KR20220096586A - 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치 - Google Patents

게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치 Download PDF

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Abstract

본 명세서는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 감소된 사이즈를 갖는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것이다. 본 명세서의 일 실시예에 따른 게이트 구동 회로는, 각각의 게이트 라인에 게이트 신호를 공급하며 Q 노드, QB 노드, Bi 노드를 포함하는 다수의 스테이지 회로를 포함한다. 본 명세서의 일 실시예에서, 각각의 스테이지 회로는 리셋부, Q 노드 제어부, Q 노드 안정화부, 인버터부, QB 노드 안정화부, Bi 노드 안정화부, Bi 노드 제어부, 캐리 신호 출력부, 게이트 신호 출력부를 포함한다.

Description

게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE INCLUDING GATE DRIVING CIRCUIT}
본 명세서는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 감소된 사이즈를 갖는 게이트 구동 회로 및 게이트 구동회로를 포함하는 표시 장치에 관한 것이다.
최근 액정 표시 장치, 유기 발광 표시 장치, 발광 다이오드 디스플레이 장치, 전기 영동 표시 장치 등 평판 표시 패널을 이용한 표시 장치가 널리 사용되고 있다.
표시 장치는 발광 소자와 발광 소자를 구동하기 위한 픽셀 회로를 갖는 픽셀들을 포함할 수 있다. 예를 들어, 픽셀 회로는 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 게이트 신호에 따라 구동 트랜지스터의 게이트-소스 전압을 제어(또는 프로그래밍)하는 적어도 하나의 스위칭 트랜지스터를 포함한다. 픽셀 회로의 스위칭 트랜지스터는 표시 패널의 기판에 배치되는 게이트 구동 회로에서 출력되는 게이트 신호에 의해 스위칭될 수 있다.
표시 장치는 영상이 표시되는 영역인 표시 영역 및 영상이 표시되지 않는 영역인 비표시 영역을 포함한다. 비표시 영역의 크기가 줄어들수록 표시 장치의 테두리 또는 베젤의 크기가 감소하고 표시 영역의 크기가 증가한다.
표시 장치에서 게이트 구동 회로는 비표시 영역에 배치되므로, 게이트 구동 회로의 크기가 감소할수록 표시 영역의 크기가 증가한다.
게이트 구동 회로는 다수의 스테이지 회로를 포함한다. 각각의 스테이지 회로는 게이트 신호를 생성하기 위한 다수의 트랜지스터를 포함한다. 각각의 스테이지 회로에 포함되는 트랜지스터의 수가 많을수록 스테이지 회로의 크기 및 게이트 구동 회로의 크기가 커진다. 따라서 게이트 구동 회로의 크기를 줄이고 표시 영역의 크기를 증가시키기 위해서는 각각의 스테이지 회로에 포함되는 트랜지스터의 수를 줄일 필요가 있다.
본 명세서는 전술한 기술적 문제를 해결하기 위한 실시예들을 제공한다.
본 명세서의 목적은 스테이지 회로를 구성하는 트랜지스터 및 트랜지스터와 연결되는 배선의 수를 줄임으로써 크기가 감소되는 게이트 구동 회로 및 표시 영역의 크기가 증가되는 표시 장치를 제공하는 것이다.
본 명세서의 일 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 게이트 구동 회로는, 각각의 게이트 라인에 게이트 신호를 공급하며 Q 노드, QB 노드, Bi 노드를 포함하는 다수의 스테이지 회로를 포함한다.
본 명세서의 일 실시예에서, 각각의 스테이지 회로는 리셋부, Q 노드 제어부, Q 노드 안정화부, 인버터부, QB 노드 안정화부, Bi 노드 안정화부, Bi 노드 제어부, 캐리 신호 출력부, 게이트 신호 출력부를 포함한다.
리셋부는 리셋 신호의 입력에 응답하여 상기 Q 노드를 제1 저전위 전압 레벨로 방전시킨다.
Q 노드 제어부는 스타트 신호의 입력에 응답하여 상기 Q 노드에 포워드 구동 전압을 공급하고, 넥스트 신호의 입력에 응답하여 상기 Q 노드에 리버스 구동 전압을 공급한다.
Q 노드 안정화부는 상기 QB 노드가 구동 전압 레벨로 충전될 때 상기 Q 노드를 상기 제1 저전위 전압 레벨로 방전시킨다.
인버터부는 상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경한다.
QB 노드 안정화부는 상기 Bi 노드가 상기 포워드 구동 전압 또는 상기 리버스 구동 전압으로 충전될 때 상기 QB 노드를 상기 제1 저전위 전압 레벨로 방전시킨다.
Bi 노드 안정화부는 상기 QB 노드가 구동 전압 레벨로 충전될 때 상기 Bi 노드를 상기 제1 저전위 전압 레벨로 방전시킨다.
Bi 노드 제어부는 상기 스타트 신호 또는 상기 넥스트 신호의 입력에 응답하여 상기 Bi 노드에 상기 포워드 구동 전압 또는 상기 리버스 구동 전압을 공급한다.
캐리 신호 출력부는 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 클럭 신호 또는 제2 저전위 전압을 기초로 캐리 신호를 출력한다.
게이트 신호 출력부는 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 상기 클럭 신호 또는 상기 제2 저전위 전압을 기초로 게이트 신호를 출력한다.
또한 본 명세서의 일 실시예에 따른 표시 장치는, 게이트 라인들 및 데이터 라인들의 교차 영역에 형성되는 서브 픽셀들을 포함하는 표시 패널, 각각의 게이트 라인에 스캔 신호를 공급하는 게이트 구동 회로, 각각의 데이터 라인에 데이터 전압을 공급하는 데이터 구동 회로 및 상기 게이트 구동 회로 및 상기 데이터 구동 회로의 구동을 제어하는 타이밍 컨트롤러를 포함한다.
본 명세서의 일 실시예에서, 상기 게이트 구동 회로는 각각의 게이트 라인에 게이트 신호를 공급하며 Q 노드, QB 노드, Bi 노드를 포함하는 다수의 스테이지 회로를 포함한다.
본 명세서의 일 실시예에서, 각각의 스테이지 회로는 리셋부, Q 노드 제어부, Q 노드 안정화부, 인버터부, QB 노드 안정화부, Bi 노드 안정화부, Bi 노드 제어부, 캐리 신호 출력부, 게이트 신호 출력부를 포함한다.
리셋부는 리셋 신호의 입력에 응답하여 상기 Q 노드를 제1 저전위 전압 레벨로 방전시킨다.
Q 노드 제어부는 스타트 신호의 입력에 응답하여 상기 Q 노드에 포워드 구동 전압을 공급하고, 넥스트 신호의 입력에 응답하여 상기 Q 노드에 리버스 구동 전압을 공급한다.
Q 노드 안정화부는 상기 QB 노드가 구동 전압 레벨로 충전될 때 상기 Q 노드를 상기 제1 저전위 전압 레벨로 방전시킨다.
인버터부는 상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경한다.
QB 노드 안정화부는 상기 Bi 노드가 상기 포워드 구동 전압 또는 상기 리버스 구동 전압으로 충전될 때 상기 QB 노드를 상기 제1 저전위 전압 레벨로 방전시킨다.
Bi 노드 안정화부는 상기 QB 노드가 구동 전압 레벨로 충전될 때 상기 Bi 노드를 상기 제1 저전위 전압 레벨로 방전시킨다.
Bi 노드 제어부는 상기 스타트 신호 또는 상기 넥스트 신호의 입력에 응답하여 상기 Bi 노드에 상기 포워드 구동 전압 또는 상기 리버스 구동 전압을 공급한다.
캐리 신호 출력부는 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 클럭 신호 또는 제2 저전위 전압을 기초로 캐리 신호를 출력한다.
게이트 신호 출력부는 상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 상기 클럭 신호 또는 상기 제2 저전위 전압을 기초로 게이트 신호를 출력한다.
본 명세서의 일 실시예에 따르면 게이트 구동 회로의 스테이지 회로를 구성하는 트랜지스터 및 트랜지스터와 연결되는 배선의 수가 감소하면서도 게이트 구동 회로의 안정적인 구동이 보장된다. 스테이지 회로를 구성하는 트랜지스터 수의 감소하면 게이트 구동 회로의 크기가 감소하며, 게이트 구동 회로의 크기 감소로 인하여 표시 장치의 표시 영역의 크기가 증가한다. 또한 스테이지 회로를 구성하는 트랜지스터 및 배선 수의 감소로 인하여 스테이지 회로 구성 및 설계가 보다 단순해지는 장점이 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 구성을 나타내는 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 패널에 포함되는 서브 픽셀 어레이의 구성을 나타낸다.
도 3은 본 명세서의 일 실시예에 따른 서브 픽셀의 회로 구성 및 타이밍 컨트롤러, 데이터 구동회로 및 서브 픽셀 간 접속 구조를 나타낸다.
도 4는 본 명세서의 일 실시예에 따른 게이트 구동 회로에 포함되는 다수의 스테이지 회로들의 구성을 나타낸다.
도 5는 본 명세서의 일 실시예에 따른 스테이지 회로의 회로도이다.
도 6은 도 5의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.
도 7은 본 명세서의 다른 실시예에 따른 스테이지 회로의 회로도이다.
도 8은 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.
도 9는 제2 저전위 전압의 크기가 -5V로 설정된 상태에서 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 QB 노드 및 Bi 노드의 전압 파형을 나타낸다.
도 10은 제2 저전위 전압의 크기가 -15V로 설정된 상태에서 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 QB 노드 및 Bi 노드의 전압 파형을 나타낸다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
신호의 흐름 관계에 대한 설명일 경우, 예를 들어, 'A 노드에서 B 노드로 신호가 전달된다'는 경우에도 '바로' 또는 '직접'이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시될 수도 있고, 2 이상의 실시예들이 함께 실시될 수도 있다.
본 명세서에서 표시 패널의 기판 상에 형성되는 서브 픽셀 회로와 게이트 구동 회로는 n 타입 MOSFET 구조의 트랜지스터로 구현될 수 있으나 이에 한정되지 않고 p 타입 MOSFET 구조의 트랜지스터로 구현될 수도 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함할 수 있다. 트랜지스터에서, 캐리어(carrier)는 소스로부터 드레인으로 흐를 수 있다. n 타입 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압은 드레인 전압보다 낮은 전압을 갖는다. n 타입 트랜지스터에서는 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압은 드레인 전압보다 높은 전압을 갖는다. p 타입 트랜지스터에서는 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 소스로부터 드레인 쪽으로 흐른다. MOSFET 구조의 트랜지스터에서 소스와 드레인은 고정된 것이 아니라 인가 전압에 따라 변경될 수 있다. 따라서, 본 명세서에서는 소스와 드레인 중 어느 하나가 제 1 소스/드레인 전극, 소스와 드레인 중 나머지 하나가 제 2 소스/드레인 전극으로 지칭된다.
이하에서는 본 명세서에 따른 게이트 구동 회로 및 이를 포함하는 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 비록 다른 도면상에 표시되더라도 동일한 구성 요소들은 동일한 부호를 가질 수 있다. 그리고, 첨부된 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치의 구성을 나타내는 블록도이다. 또한 도 2는 본 명세서의 일 실시예에 따른 표시 패널에 포함되는 서브 픽셀 어레이의 구성을 나타낸다.
도 1 및 도 2를 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(1)는 표시 패널(10), 데이터 구동회로(12), 게이트 구동회로(13), 타이밍 컨트롤러(11)를 포함한다.
표시 패널(10)에는 다수의 데이터 라인들(14)과 다수의 게이트 라인들(16)이 교차되어 배치된다. 또한 데이터 라인들(14)과 게이트 라인들(16)의 교차 영역마다 서브 픽셀들(SP)이 매트릭스 형태로 배치된다.
데이터 라인들(14)은 m(m은 양의 정수)개의 데이터 전압 공급라인들(14A_1 내지 14A_m), m개의 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)을 포함한다. 그리고, 게이트 라인들(15)은 n(n은 양의 정수)개의 제1 게이트 라인들(15A_1 내지 15A_n)과 n개의 제2 게이트 라인들(15B_1 내지 15B_n)을 포함한다.
각 서브 픽셀(SP)은 데이터 전압 공급라인들(14A_1 내지 14A_m) 중 어느 하나에, 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m) 중 어느 하나에, 제1 게이트 라인들(15A_1 내지 15A_n) 중 어느 하나에, 그리고 제2 게이트 라인들(15B_1 내지 15B_n) 중 어느 하나에 접속된다. 각 서브 픽셀(SP)은 서로 다른 색상을 표시할 수 있고, 일정 개수의 서브 픽셀(SP)들이 모여 하나의 픽셀(P)을 구성할 수 있다.
각 서브 픽셀(SP)은 데이터 전압 공급라인을 통해 데이터 전압을 입력받고, 제1 게이트 라인을 통해 제1 게이트 신호를 입력받고, 제2 게이트 라인을 통해 제2 게이트 신호를 입력받으며, 센싱 전압 리드아웃 라인을 통해 센싱 전압을 출력한다.
즉, 도 2에 도시된 서브 픽셀 어레이에서, 서브 픽셀들(SP)은 제1 게이트 라인들(15A_1 내지 15A_n)로부터 수평라인 단위로 공급되는 제1 게이트 신호 및 제2 게이트 라인들(15B_1 내지 15B_n)로부터 수평라인 단위로 공급되는 제2 게이트 신호에 응답하여 1 수평라인씩(L#1~L#n) 동작한다. 센싱 동작이 활성화되는 동일 수평라인 상의 서브 픽셀들(SP)은 데이터 전압 공급라인들(14A_1 내지 14A_m)로부터 문턱 전압 센싱용 데이터 전압을 공급받고 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)에 센싱 전압을 출력한다. 제1 게이트 신호 및 제2 게이트 신호는 각각 문턱 전압 센싱용 게이트 신호 또는 영상 표시용 게이트 신호일 수 있으나, 이에 한정되는 것은 아니다.
각 서브 픽셀(SP)은 전원 관리 회로(16)로부터 고전위 전압(EVDD)과 저전위 전압(EVSS)을 공급받는다. 서브 픽셀(SP)은 OLED, 구동 트랜지스터, 제1 및 제2 스위칭 트랜지스터, 스토리지 커패시터를 포함할 수 있다. 실시예에 따라서는 OLED가 아닌 다른 광원이 서브 픽셀(SP)에 포함될 수도 있다.
서브 픽셀(SP)을 구성하는 트랜지스터들은 p 타입으로 구현되거나 n 타입으로 구현될 수 있다. 또한, 서브 픽셀(SP)을 구성하는 트랜지스터들의 반도체층은 아몰포스 실리콘 또는 폴리 실리콘 또는 산화물을 포함할 수 있다.
영상 표시 동작 시, 데이터 구동회로(12)는 데이터 제어신호(DDC)를 기반으로 타이밍 컨트롤러(11)로부터 입력되는 보상된 영상 데이터(MDATA)를 영상 표시용 데이터 전압으로 변환하여 데이터 전압 공급라인들(14A_1 내지 14A_m)에 공급한다.
구동 트랜지스터의 문턱 전압을 센싱하기 위한 센싱 동작 시, 데이터 구동회로(12)는 수평라인 단위로 공급되는 문턱 전압 센싱용 제1 게이트 신호에 따라 문턱 전압 센싱용 데이터 전압을 서브 픽셀들(SP)에 공급하고, 센싱 전압 리드아웃 라인들(14B_1 내지 14B_m)을 통해 표시 패널(10)로부터 입력되는 센싱 전압들을 디지털 값으로 변환하여 생성되는 센싱값을 타이밍 컨트롤러(11)에 공급한다.
게이트 구동회로(13)는 게이트 제어신호(GDC)를 기반으로 게이트 신호를 생성한다. 게이트 신호는 문턱 전압 센싱용 제1 게이트 신호, 문턱 전압 센싱용 제2 게이트 신호, 영상 표시용 제1 게이트 신호, 영상 표시용 제2 게이트 신호를 포함할 수 있다.
게이트 구동회로(13)는 센싱 동작 시 문턱 전압 센싱용 제1 게이트 신호를 수평라인 단위로 제1 게이트 라인들(15A_1 내지 15A_n)에 공급하고, 문턱 전압 센싱용 제2 게이트 신호를 수평라인 단위로 제2 게이트 라인들(15B_1 내지 15B_n)에 공급할 수 있다. 게이트 구동회로(13)는 영상 표시를 위한 영상 표시 동작 시 영상 표시용 제1 게이트 신호를 수평라인 단위로 제1 게이트 라인들(15A_1 내지 15A_n)에 공급함과 아울러, 영상 표시용 제2 게이트 신호를 수평라인 단위로 제2 게이트 라인들(15B_1 내지 15B_n)에 공급할 수 있다. 본 명세서의 일 실시예에서 게이트 구동회로(13)는 GIP(Gate-driver In Panel) 방식으로 표시 패널(10) 상에 배치될 수 있다.
타이밍 컨트롤러(11)는 호스트 시스템(2)으로부터 전송되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK), 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 생성한다. 또한 타이밍 컨트롤러(11)는 데이터 구동회로(12)로부터 공급되는 센싱값을 이용하여 호스트 시스템(2)으로부터 전송되는 영상 데이터(DATA)를 보상함으로써 구동 트랜지스터의 문턱 전압 편차를 보상하기 위한 보상된 영상 데이터(MDATA)를 생성하고, 보상된 영상 데이터(MDATA)를 데이터 구동회로(12)에 공급한다.
전원 관리 회로(16)는 호스트 시스템(2)으로부터 공급되는 전력을 기초로 표시 장치(1)의 구동에 필요한 전압을 생성하여 공급한다. 본 명세서의 일 실시예에서, 전원 관리 회로(16)는 호스트 시스템(2)으로부터 공급되는 입력 전압(Vin)을 기초로 각 서브 픽셀(SP)의 구동에 필요한 구동 전압(EVDD) 및 기저 전압(EVSS)을 생성하고, 구동 전압(EVDD) 및 기저 전압(EVSS)을 표시 패널(10)로 공급한다. 또 다른 예로, 전원 관리 회로(16)는 게이트 구동 회로(13)의 구동에 필요한 게이트 구동 전압(GVDD) 및 게이트 기저 전압(GVSS)을 생성하고, 게이트 구동 전압(GVDD) 및 게이트 기저 전압(GVSS)을 게이트 구동 회로(13)에 공급할 수 있다.
도 3은 본 명세서의 일 실시예에 따른 서브 픽셀의 회로 구성 및 타이밍 컨트롤러, 데이터 구동회로 및 서브 픽셀 간 접속 구조를 나타낸다.
도 3을 참조하면, 서브 픽셀(SP)은 OLED, 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 제1 스위칭 트랜지스터(ST), 제2 스위칭 트랜지스터(ST2)를 포함한다.
OLED는 제2 노드(N2)에 접속된 애노드 전극과 저전위 구동전압(EVSS)의 입력단에 접속된 캐소드 전극과 애노드 전극과 캐소드 전극 사이에 위치하는 유기화합물층을 포함한다.
구동 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 따라 도통되어 OLED에 흐르는 전류(Ioled)를 제어한다. 구동 트랜지스터(DT)는 제1 노드(N1)에 접속된 게이트 전극, 고전위 구동전압(EVDD)의 입력단에 접속된 드레인 전극, 제2 노드(N2)에 접속된 소스 전극을 포함한다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다.
센싱 동작시 제1 스위칭 트랜지스터(ST1)는 문턱 전압 센싱용 제1 게이트 신호(SCAN)에 응답하여 데이터 전압 공급라인(14A)에 충전된 문턱 전압 센싱용 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다.
영상 표시 동작시 제1 스위칭 트랜지스터(ST1)는 영상 표시용 제1 게이트 신호(SCAN)에 응답하여 데이터 전압 공급라인(14A)에 충전된 영상 표시용 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 제1 스위칭 트랜지스터(ST1)는 제1 게이트라인(15A)에 접속된 게이트 전극, 데이터 전압 공급라인(14A)에 접속된 드레인 전극, 제1 노드(N1)에 접속된 소스 전극을 포함한다.
센싱 동작시 제2 스위칭 트랜지스터(ST2)는 문턱 전압 센싱용 제2 게이트 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(14B) 간의 전류 흐름을 스위칭함으로써, 제1 노드(N1)의 게이트전압을 추종하여 변하는 제2 노드(N2)의 소스전압을 센싱 전압 리드아웃라인(14B)의 센싱 커패시터(Cx)에 저장한다.
영상 표시 동작시 제2 스위칭 트랜지스터(ST2)는 영상 표시용 제2 게이트 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(14B) 간의 전류 흐름을 스위칭함으로써, 구동 트랜지스터(DT)의 소스전압을 초기화전압(Vpre)으로 리셋한다. 제2 스위칭 트랜지스터(ST2)의 게이트 전극은 제2 게이트라인(15B)에 접속되고, 제2 스위칭 트랜지스터(ST2)의 드레인 전극은 제2 노드(N2)에 접속되며, 제2 스위칭 트랜지스터(ST2)의 소스 전극은 센싱 전압 리드아웃라인(14B)에 접속된다.
데이터 구동회로(12)는 데이터 전압 공급라인(14A) 및 센싱 전압 리드아웃 라인(14B)을 통해 서브 픽셀(SP)과 연결된다. 센싱 전압 리드아웃 라인(14B)에는 제2 노드(N2)의 소스 전압을 센싱 전압(Vsen)으로 저장하기 위한 센싱 커패시터(Cx)가 연결된다. 데이터 구동회로(12)는 디지털-아날로그 컨버터(DAC), 아날로그-디지털 컨버터(ADC), 초기화 스위치(SW1), 샘플링 스위치(SW2)를 포함한다.
DAC는 타이밍 컨트롤러(11)의 제어하에 센싱 구간의 제1 및 제2 구간에서 문턱 전압 센싱용 데이터 전압(Vdata)을 동일 레벨 또는 서로 다른 레벨로 생성하여 데이터 전압 공급라인(14A)에 출력할 수 있다. DAC는 타이밍 컨트롤러(11)의 제어하에 영상 디스플레이 구간에서 보상된 영상 데이터(MDATA)를 영상 표시용 데이터 전압(Vdata)으로 변환하여 데이터 전압 공급라인(14A)에 출력할 수 있다.
초기화 스위치(SW1)는 초기화전압(Vpre) 입력단과 센싱 전압 리드아웃 라인(14B) 사이의 전류 흐름을 스위칭한다. 샘플링 스위치(SW2)는 센싱 전압 리드아웃 라인(14B)과 ADC 사이의 전류 흐름을 스위칭한다. ADC는 센싱 커패시터(Cx)에 저장된 아날로그 센싱 전압(Vsen)을 디지털 값인 센싱값으로 변환하여 타이밍 컨트롤러(11)에 공급한다.
타이밍 컨트롤러(11)의 제어 하에 수행되는 센싱 동작 과정은 아래와 같다. 센싱 동작을 위해 문턱 전압 센싱용 제1 및 제2 게이트 신호(SCAN, SEN)가 온 레벨(Lon)로 서브 픽셀(SP)에 인가되면, 제1 스위칭 트랜지스터(ST1) 및 제2 스위칭 트랜지스터(ST2)는 턴 온 된다. 이때, 데이터 구동회로(12) 내의 초기화 스위치(SW1)도 턴 온 된다.
제1 스위칭 트랜지스터(ST1)가 턴 온 되면 문턱 전압 센싱용 데이터 전압(Vdata)이 제1 노드(N1)에 공급된다. 초기화 스위치(SW1)와 제2 스위칭 트랜지스터(ST2)가 턴 온 되면 초기화전압(Vpre)이 제2 노드(N2)에 공급된다. 이때, 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)은 문턱 전압(Vth)보다 크게 되어 구동 트랜지스터(DT)의 드레인-소스 사이에는 전류(Ioled)가 흐른다. 이러한 전류(Ioled)에 의해 제2 노드(N2)에 충전되는 구동 트랜지스터(DT)의 소스전압(VN2)은 점점 증가하게 되고, 그에 따라 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)이 문턱 전압(Vth)이 될 때까지 구동 트랜지스터(DT)의 소스전압(VN2)은 구동 트랜지스터(DT)의 게이트전압(VN1)을 추종한다.
제2 노드(N2)에서 증가되는 구동 트랜지스터(DT)의 소스전압(VN2)은 제2 스위칭 트랜지스터(ST2)를 경유하여 센싱 전압 리드아웃 라인(14B)에 형성된 센싱 커패시터(Cx)에 센싱 전압(Vsen)으로 저장된다. 센싱 전압(Vsen)은 문턱 전압 센싱용 제2 게이트 신호(SEN)가 온 레벨로 유지되는 센싱 구간 내에서 데이터 구동회로(12) 내의 샘플링 스위치(SW2)가 턴 온 될 때 검출되어 ADC로 공급된다.
ADC는 센싱 커패시터(Cx)에 저장된 아날로그 센싱 전압(Vsen)을 디지털 값인 센싱값으로 변환하여 타이밍 컨트롤러(11)에 공급한다.
본 명세서의 일 실시예에서, 타이밍 컨트롤러(11)는 영상 표시 동작에 의해서 영상 데이터의 1프레임이 표시되는 구간, 즉 영상 표시 구간과 다음 1프레임이 표시되는 영상 표시 구간 사이의 구간, 즉 블랭크(blank) 구간에 1개의 수평라인에 대한 센싱 동작이 수행되도록 데이터 구동 회로(12) 및 게이트 구동 회로(13)를 제어할 수 있다.
타이밍 컨트롤러(11)는 데이터 구동 회로(12)에 의해서 획득된 센싱값에 기초하여 영상 데이터(DATA)를 보상하여 보상된 영상 데이터(MDATA)를 생성한다. 보상된 영상 데이터(MDATA)가 데이터 구동 회로(12)에 공급됨으로써 표시 패널(10)에는 보상된 영상 데이터(MDATA)에 기초한 영상이 표시된다.
도 4는 본 명세서의 일 실시예에 따른 게이트 구동 회로에 포함되는 다수의 스테이지 회로들의 구성을 나타낸다.
도 4를 참조하면, 본 명세서의 일 실시예에 따른 게이트 구동 회로(13)는 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)), 게이트 구동 전압 라인(131), 클럭 신호 라인(132)을 포함한다. 또한 게이트 구동 회로(128)는 제1 스테이지 회로(ST(1))의 전단에 배치되는 제1 더미 스테이지 회로(DST1) 및 제n 스테이지 회로(ST(n))의 후단에 배치되는 제2 더미 스테이지 회로(DST2)를 더 포함할 수 있다.
게이트 구동 전압 라인(131)은 전원 공급 회로(미도시)로부터 공급되는 고전위 전압(VDD) 및 저전위 전압(VSS)을 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)), 제1 더미 스테이지 회로(DST1), 제2 더미 스테이지 회로(DST2)에 각각 공급한다.
본 명세서의 일 실시예에서 게이트 구동 전압 라인(131)은 서로 다른 전압 레벨을 갖는 다수의 고전위 전압(예컨대, 포워드 구동 전압, 리버스 구동 전압, 기수 구동 전압, 우수 구동 전압 등)을 공급하는 다수의 고전위 전압 라인 및 서로 다른 전압 레벨을 갖는 다수의 저전위 전압(예컨대, 제1 저전위 전압, 제2 저전위 전압 등)을 공급하는 다수의 저전위 전압 라인을 포함할 수 있다.
클럭 신호 라인(132)은 타이밍 컨트롤러(11)로부터 공급되는 다수의 클럭 신호들(CLKs)을 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)), 제1 더미 스테이지 회로(DST1), 제2 더미 스테이지 회로(DST2)에 각각 공급한다.
도시되지는 않았으나, 도 4에 도시된 라인들(131, 132) 이외에 다른 신호들을 공급하기 위한 라인이 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)), 제1 더미 스테이지 회로(DST1), 제2 더미 스테이지 회로(DST2)와 추가적으로 연결될 수 있다.
제1 더미 스테이지 회로(DST1)는 타이밍 컨트롤러(11)로부터 공급되는 게이트 스타트 신호(VST)의 입력에 응답하여 제1 더미 캐리 신호(C)를 출력한다. 제1 더미 캐리 신호(C)는 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)) 중 어느 하나에 공급될 수 있다.
제2 더미 스테이지 회로(DST2)는 제2 더미 캐리 신호(C)를 출력한다. 제2 더미 캐리 신호(C)는 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)) 중 어느 하나에 공급될 수 있다.
제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n))는 서로 계단식으로 또는 종속적으로(cascaded) 연결될 수 있다.
도 4에 도시된 실시예에서, 각각의 스테이지 회로는 1개의 게이트 신호(SCOUT) 및 1개의 캐리 신호(C)를 출력한다. 예컨대 제1 스테이지 회로(ST(1))는 제1 게이트 신호(SCOUT(1)), 제1 캐리 신호(CS(1))를 출력하고, 제2 스테이지 회로(ST(2))는 제2 게이트 신호(SCOUT(2)), 제2 캐리 신호(CS(2))를 출력한다.
또한 도 4에 도시된 실시예에서, 2개의 스테이지 회로는 QB_o 노드 및 QB_e 노드를 공유한다. 예컨대 제1 스테이지 회로(ST(1))와 제2 스테이지 회로(ST(2))는 QB_o 노드 및 QB_e 노드를 공유하고, 제3 스테이지 회로(ST(2))와 제4 스테이지 회로(ST(4))는 QB_o 노드 및 QB_e 노드를 공유한다.
제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n))가 출력하는 게이트 신호의 수는 표시 패널(106)에 배치되는 게이트 라인(15)의 수(n)와 일치한다. 따라서 도 4에 도시된 실시예에서 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n))의 수(n)는 게이트 라인(15)의 수(n)와 동일하다.
제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n))가 출력하는 게이트 신호(SCOUT)는 문턱 전압 센싱용 게이트 신호일 수도 있고, 영상 표시용 게이트 신호일 수도 있다. 또한 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n))가 출력하는 캐리 신호(C)는 각각 다른 스테이지 회로에 공급될 수 있다.
한편, 도 4에 도시된 게이트 구동 회로(13)는 양방향 구동, 즉 정방향(FORWARD) 구동 및 역방향(REVERSE) 구동이 가능한 회로이다.
게이트 구동 회로(13)가 정방향으로 구동되면 제1 스테이지 회로(ST(1))가 가장 먼저 게이트 신호를 출력하고, 이어서 제2 스테이지 회로(ST(2)), 제3 스테이지 회로(ST(3)), ..., 제n 스테이지 회로(ST(n))의 순서로 게이트 신호를 출력한다.
반대로 게이트 구동 회로(13)가 역방향으로 구동되면 제n 스테이지 회로(ST(n))가 가장 먼저 게이트 신호를 출력하고, 이어서 제(n-1) 스테이지 회로(ST(n-1)), 제(n-2) 스테이지 회로(ST(n-2)), ..., 제1 스테이지 회로(ST(1))의 순서로 게이트 신호를 출력한다.
도 5는 본 명세서의 일 실시예에 따른 스테이지 회로의 회로도이다.
도 5에 도시된 제n 스테이지 회로(ST(n)) 및 제(n+1) 스테이지 회로(ST(n+1))는 도 4에 도시된 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)) 중 QB_o 노드 및 QB_e 노드를 공유하는 임의의 2개의 스테이지 회로이다. 이하에서는 Q1 노드 및 Q2 노드가 모두 Q 노드로 지칭되고, QB_o 노드 및 QB_e 노드가 모두 QB 노드로 지칭된다.
도 5를 참조하면, 본 명세서의 일 실시예에 따른 제n 스테이지 회로(ST(n))는 리셋부(501), Q 노드 제어부(502), Q 노드 안정화부(503), 인버터부(504), QB 노드 안정화부(505), Bi 노드 안정화부(506), Bi 노드 제어부(507), 캐리 신호 출력부(508), 게이트 신호 출력부(509)를 포함한다.
리셋부(501)는 리셋 신호(VRST)의 입력에 응답하여 Q1 노드를 저전위 전압(VSS) 레벨로 방전시킨다. 리셋부(501)는 제1 트랜지스터(T11)를 포함한다. 하이 전압 레벨의 리셋 신호(VRST)가 입력되면 제1 트랜지스터(T11)가 턴 온되어 Q1 노드가 저전위 전압(VSS) 레벨로 방전된다.
Q 노드 제어부(502)는 스타트 신호(VST1)의 입력에 응답하여 Q1 노드에 포워드 구동 전압(VDD_F)을 공급한다. 또한 Q 노드 제어부(502)는 넥스트 신호(VNEXT1)의 입력에 응답하여 Q1 노드에 리버스 구동 전압(VDD_R)을 공급한다. Q 노드 제어부(502)는 서로 직렬로 연결되는 제1 트랜지스터(T21) 및 제2 트랜지스터(T22)를 포함한다.
하이 전압 레벨의 스타트 신호(VST1)가 입력되면 제1 트랜지스터(T21)가 턴 온되어 Q1 노드에 포워드 구동 전압(VDD_F)이 공급된다. 또한 하이 전압 레벨의 넥스트 신호(VNEXT1)가 입력되면 제1 트랜지스터(T21)가 턴 온되어 Q1 노드에 리버스 구동 전압(VDD_R)이 공급된다.
본 명세서의 일 실시예에서, 게이트 구동 회로(13)가 정방향으로 구동되면 포워드 구동 전압(VDD_F)은 하이 전압 레벨로 유지되고 리버스 구동 전압(VDD_R)은 로우 전압 레벨로 유지된다. 반대로 게이트 구동 회로(13)가 역방향으로 구동되면 포워드 구동 전압(VDD_F)은 로우 전압 레벨로 유지되고 리버스 구동 전압(VDD_R)은 하이 전압 레벨로 유지된다.
또한 본 명세서의 일 실시예에서, 스타트 신호(VST1)는 전단 캐리 신호(예컨대, C(n-4))일 수 있고, 넥스트 신호(VNEXT1)는 후단 캐리 신호(예컨대, C(n+4))일 수 있다.
Q 노드 안정화부(503)는 QB 노드(QB_o 노드 및 QB_e 노드)가 구동 전압(VDD_O) 레벨로 충전될 때 Q1 노드를 저전위 전압(VSS) 레벨로 방전시킨다. Q 노드 안정화부(503)는 Q1 노드와 저전위 전압 라인 사이에 연결되는 제1 트랜지스터(T31) 및 제2 트랜지스터(T32)를 포함한다.
QB_o 노드가 기수 구동 전압(VDD_O) 레벨로 충전되면 제1 트랜지스터(T31)가 턴 온되어 Q1 노드가 저전위 전압(VSS) 레벨로 방전된다. 또한 QB_e 노드가 우수 구동 전압(VDD_E) 레벨로 충전되면 제2 트랜지스터(T32)가 턴 온되어 Q1 노드가 저전위 전압(VSS) 레벨로 방전된다.
인버터부(504)는 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경한다. 인버터부(504)는 제1 트랜지스터(T41) 내지 제5 트랜지스터(T45)를 포함한다.
제1 트랜지스터(T41)는 기수 구동 전압(VDD_O)이 하이 전압 레벨일 때 턴 온되어 제1 연결 노드(NC1)에 기수 구동 전압(VDD_O)을 공급한다.
제2 트랜지스터(T42)는 Q1 노드가 하이 전압 레벨일 때 턴 온된다. 이에 따라서 제1 연결 노드(NC1)가 저전위 전압 라인과 연결되면서 기수 구동 전압(VDD_O)이 QB_o 노드에 공급되지 않는다.
제3 트랜지스터(T43)는 제1 연결 노드(NC1)가 하이 전압 레벨일 때 턴 온되어 기수 구동 전압(VDD_O)을 QB_o 노드에 공급한다.
제4 트랜지스터(T44)는 Q2 노드가 하이 전압 레벨일 때 턴 온되어 제1 연결 노드(NC1)와 저전위 전압 라인을 전기적으로 연결시킨다.
본 명세서의 일 실시예에서, Q1 노드 또는 Q2 노드가 하이 전압 레벨이면 기수 구동 전압(VDD_O)은 QB_o 노드에 공급되지 않고, Q1 노드가 로우 전압 레벨이면 기수 구동 전압(VDD_O)은 QB_o 노드에 공급된다.
제5 트랜지스터(T45)는 Q1 노드가 하이 전압 레벨일 때 턴 온되어 QB_o 노드를 저전위 전압(VSS)으로 방전시킨다.
QB 노드 안정화부(505)는 Bi 노드가 포워드 구동 전압(VDD_F) 또는 리버스 구동 전압(VDD_R)으로 충전될 때 QB_o 노드를 저전위 전압(VSS) 레벨로 방전시킨다. QB 노드 안정화부(505)는 제1 트랜지스터(T51)를 포함한다.
제1 트랜지스터(T51)는 Bi 노드가 하이 전압 레벨일 때 턴 온되어 QB_o 노드를 저전위 전압(VSS)으로 방전시킨다.
Bi 노드 안정화부(506)는 QB 노드가 구동 전압 레벨로 충전될 때 Bi 노드를 저전위 전압(VSS) 레벨로 방전시킨다. Bi 노드 안정화부(506)는 제1 트랜지스터(T61) 및 제2 트랜지스터(T62)를 포함한다.
제1 트랜지스터(T61)는 QB_o 노드가 기수 구동 전압(VDD_O) 레벨로 충전될 때 턴 온되어 Bi 노드를 저전위 전압(VSS)으로 방전시킨다. 제2 트랜지스터(T62)는 캐리 신호 출력부(508)로부터 출력되는 하이 전압 레벨의 캐리 신호(C(n))에 의해서 턴 온되어 Bi 노드를 저전위 전압(VSS) 레벨로 방전시킨다.
Bi 노드 제어부(507)는 스타트 신호(VST1) 또는 넥스트 신호(VNEXT2)의 입력에 응답하여 Bi 노드에 포워드 구동 전압(VDD_F) 또는 리버스 구동 전압(VDD_R)을 공급한다. Bi 노드 제어부(507)는 제1 트랜지스터(T71) 및 제2 트랜지스터(T72)를 포함한다.
제1 트랜지스터(T71)는 스타트 신호(VST1)가 하이 전압 레벨일 때 턴 온되어 Bi 노드에 포워드 구동 전압(VDD_F)을 공급한다.
제2 트랜지스터(T72)는 넥스트 신호(VNEXT2)가 하이 전압 레벨일 때 턴 온되어 Bi 노드에 리버스 구동 전압(VDD_R)을 공급한다.
캐리 신호 출력부(508)는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 클럭 신호(CLK(n)) 또는 저전위 전압(VSS)을 기초로 캐리 신호(C(n))를 출력한다. 캐리 신호 출력부(508)는 제1 트랜지스터(T81) 내지 제3 트랜지스터(T83)를 포함한다.
제1 트랜지스터(T81)는 Q1 노드가 하이 전압 레벨일 때 턴 온되어 클럭 신호(CLK(n))를 기초로 제1 출력 노드(NO1)를 통해서 하이 전압 레벨의 캐리 신호(C(n))를 출력한다.
제2 트랜지스터(T82)는 QB_o 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제1 출력 노드(NO1)를 통해서 로우 전압 레벨의 캐리 신호(C(n))를 출력한다.
제3 트랜지스터(T83)는 QB_e 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제1 출력 노드(NO1)를 통해서 로우 전압 레벨의 캐리 신호(C(n))를 출력한다.
게이트 신호 출력부(509)는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 클럭 신호(CLK(n)) 또는 저전위 전압(VSS)을 기초로 게이트 신호(SCOUT(n))를 출력한다. 게이트 신호 출력부(509)는 제1 트랜지스터(T91) 내지 제3 트랜지스터(T93)를 포함한다.
제1 트랜지스터(T91)는 Q1 노드가 하이 전압 레벨일 때 턴 온되어 클럭 신호(CLK(n))를 기초로 제2 출력 노드(NO2)를 통해서 하이 전압 레벨의 게이트 신호(SCOUT(n))를 출력한다.
제2 트랜지스터(T92)는 QB_o 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제2 출력 노드(NO2)를 통해서 로우 전압 레벨의 게이트 신호(SCOUT(n))를 출력한다.
제3 트랜지스터(T93)는 QB_e 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제2 출력 노드(NO2)를 통해서 로우 전압 레벨의 게이트 신호(SCOUT(n))를 출력한다.
다시 도 5를 참조하면, 본 명세서의 일 실시예에 따른 제(n+1) 스테이지 회로(ST(n+1))는 리셋부(501'), Q 노드 제어부(502'), Q 노드 안정화부(503'), 인버터부(504'), QB 노드 안정화부(505'), Bi 노드 안정화부(506'), Bi 노드 제어부(507'), 캐리 신호 출력부(508'), 게이트 신호 출력부(509')를 포함한다.
리셋부(501')는 리셋 신호(VRST)의 입력에 응답하여 Q2 노드를 저전위 전압(VSS) 레벨로 방전시킨다. 리셋부(501')는 제1 트랜지스터(T11')를 포함한다. 하이 전압 레벨의 리셋 신호(VRST)가 입력되면 제1 트랜지스터(T11')가 턴 온되어 Q2 노드가 저전위 전압(VSS) 레벨로 방전된다.
Q 노드 제어부(502')는 스타트 신호(VST2)의 입력에 응답하여 Q2 노드에 포워드 구동 전압(VDD_F)을 공급한다. 또한 Q 노드 제어부(502')는 넥스트 신호(VNEXT2)의 입력에 응답하여 Q2 노드에 리버스 구동 전압(VDD_R)을 공급한다. Q 노드 제어부(502')는 서로 직렬로 연결되는 제1 트랜지스터(T21') 및 제2 트랜지스터(T22')를 포함한다.
하이 전압 레벨의 스타트 신호(VST2)가 입력되면 제1 트랜지스터(T21')가 턴 온되어 Q2 노드에 포워드 구동 전압(VDD_F)이 공급된다. 또한 하이 전압 레벨의 넥스트 신호(VNEXT2)가 입력되면 제1 트랜지스터(T21')가 턴 온되어 Q2 노드에 리버스 구동 전압(VDD_R)이 공급된다.
또한 본 명세서의 일 실시예에서, 스타트 신호(VST2)는 전단 캐리 신호(예컨대, C(n-5))일 수 있고, 넥스트 신호(VNEXT2)는 후단 캐리 신호(예컨대, C(n+5))일 수 있다.
Q 노드 안정화부(503')는 QB 노드(QB_e 노드 및 QB_o 노드)가 구동 전압(VDD_E) 레벨로 충전될 때 Q2 노드를 저전위 전압(VSS) 레벨로 방전시킨다. Q 노드 안정화부(503')는 Q2 노드와 저전위 전압 라인 사이에 연결되는 제1 트랜지스터(T31') 및 제2 트랜지스터(T32')를 포함한다.
QB_e 노드가 우수 구동 전압(VDD_E) 레벨로 충전되면 제1 트랜지스터(T31')가 턴 온되어 Q2 노드가 저전위 전압(VSS) 레벨로 방전된다. 또한 QB_o 노드가 기수 구동 전압(VDD_O) 레벨로 충전되면 제2 트랜지스터(T32')가 턴 온되어 Q2 노드가 저전위 전압(VSS) 레벨로 방전된다.
인버터부(504')는 Q 노드의 전압 레벨에 따라서 QB 노드의 전압 레벨을 변경한다. 인버터부(504')는 제1 트랜지스터(T41') 내지 제5 트랜지스터(T45')를 포함한다.
제1 트랜지스터(T41')는 우수 구동 전압(VDD_E)이 하이 전압 레벨일 때 턴 온되어 제1 연결 노드(NC1')에 우수 구동 전압(VDD_E)을 공급한다.
제2 트랜지스터(T42')는 Q2 노드가 하이 전압 레벨일 때 턴 온된다. 이에 따라서 제1 연결 노드(NC1')가 저전위 전우수 구동 전압(VDD_E)이 QB_e 노드에 공급되지 않는다.
제3 트랜지스터(T43')는 제1 연결 노드(NC1')가 하이 전압 레벨일 때 턴 온되어 우수 구동 전압(VDD_E)을 QB_e 노드에 공급한다.
제4 트랜지스터(T44')는 Q1 노드가 하이 전압 레벨일 때 턴 온되어 제1 연결 노드(NC1')와 저전위 전압 라인을 전기적으로 연결시킨다.
본 명세서의 일 실시예에서, Q2 노드 또는 Q1 노드가 하이 전압 레벨이면 우수 구동 전압(VDD_E)은 QB_e 노드에 공급되지 않고, Q2 노드가 로우 전압 레벨이면 우수 구동 전압(VDD_E)은 QB_e 노드에 공급된다.
제5 트랜지스터(T45')는 Q2 노드가 하이 전압 레벨일 때 턴 온되어 QB_e 노드를 저전위 전압(VSS)으로 방전시킨다.
QB 노드 안정화부(505')는 Bi 노드가 포워드 구동 전압(VDD_F) 또는 리버스 구동 전압(VDD_R)으로 충전될 때 QB_e 노드를 저전위 전압(VSS) 레벨로 방전시킨다. QB 노드 안정화부(505')는 제1 트랜지스터(T51')를 포함한다.
제1 트랜지스터(T51')는 Bi 노드가 하이 전압 레벨일 때 턴 온되어 QB_e 노드를 저전위 전압(VSS)으로 방전시킨다.
Bi 노드 안정화부(506')는 QB 노드가 구동 전압 레벨로 충전될 때 Bi 노드를 저전위 전압(VSS) 레벨로 방전시킨다. Bi 노드 안정화부(506')는 제1 트랜지스터(T61') 및 제2 트랜지스터(T62')를 포함한다.
제1 트랜지스터(T61')는 QB_e 노드가 우수 구동 전압(VDD_E) 레벨로 충전될 때 턴 온되어 Bi 노드를 저전위 전압(VSS)으로 방전시킨다. 제2 트랜지스터(T62')는 캐리 신호 출력부(508')로부터 출력되는 하이 전압 레벨의 캐리 신호(C(n))에 의해서 턴 온되어 Bi 노드를 저전위 전압(VSS) 레벨로 방전시킨다.
Bi 노드 제어부(507')는 스타트 신호(VST2) 또는 넥스트 신호(VNEXT3)의 입력에 응답하여 Bi 노드에 포워드 구동 전압(VDD_F) 또는 리버스 구동 전압(VDD_R)을 공급한다. Bi 노드 제어부(507')는 제1 트랜지스터(T71') 및 제2 트랜지스터(T72')를 포함한다.
제1 트랜지스터(T71')는 스타트 신호(VST2)가 하이 전압 레벨일 때 턴 온되어 Bi 노드에 포워드 구동 전압(VDD_F)을 공급한다.
제2 트랜지스터(T72')는 넥스트 신호(VNEXT3)가 하이 전압 레벨일 때 턴 온되어 Bi 노드에 리버스 구동 전압(VDD_R)을 공급한다.
캐리 신호 출력부(508')는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 클럭 신호(CLK(n+1)) 또는 저전위 전압(VSS)을 기초로 캐리 신호(C(n+1))를 출력한다. 캐리 신호 출력부(508')는 제1 트랜지스터(T81') 내지 제3 트랜지스터(T83')를 포함한다.
제1 트랜지스터(T81')는 Q2 노드가 하이 전압 레벨일 때 턴 온되어 클럭 신호(CLK(n+1))를 기초로 제3 출력 노드(NO3)를 통해서 하이 전압 레벨의 캐리 신호(C(n+1))를 출력한다.
제2 트랜지스터(T82')는 QB_e 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제3 출력 노드(NO3)를 통해서 로우 전압 레벨의 캐리 신호(C(n+1))를 출력한다.
제3 트랜지스터(T83')는 QB_o 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제3 출력 노드(NO3)를 통해서 로우 전압 레벨의 캐리 신호(C(n))를 출력한다.
게이트 신호 출력부(509')는 Q 노드의 전압 레벨 또는 QB 노드의 전압 레벨에 따라서 클럭 신호(CLK(n+1)) 또는 저전위 전압(VSS)을 기초로 게이트 신호(SCOUT(n+1))를 출력한다. 게이트 신호 출력부(509')는 제1 트랜지스터(T91') 내지 제3 트랜지스터(T93')를 포함한다.
제1 트랜지스터(T91')는 Q2 노드가 하이 전압 레벨일 때 턴 온되어 클럭 신호(CLK(n+1))를 기초로 제4 출력 노드(NO4)를 통해서 하이 전압 레벨의 게이트 신호(SCOUT(n+1))를 출력한다.
제2 트랜지스터(T92')는 QB_e 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제4 출력 노드(NO4)를 통해서 로우 전압 레벨의 게이트 신호(SCOUT(n+1))를 출력한다.
제3 트랜지스터(T93')는 QB_o 노드가 하이 전압 레벨일 턴 온되어 저전위 전압(VSS)을 기초로 제4 출력 노드(NO4)를 통해서 로우 전압 레벨의 게이트 신호(SCOUT(n+1))를 출력한다.
도 6은 도 5의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.
도 6에는 도 5의 제n 스테이지 회로(ST(n))가 정방향으로 구동될 때 각 신호의 파형이 도시되어 있다. 도 6에 도시된 바와 같이, 도 5의 스테이지 회로가 정방향으로 구동될 때, 포워드 구동 전압(VDD_F)은 하이 전압 레벨(VGH)로 유지되고, 리버스 구동 전압(VDD_R)은 로우 전압 레벨(VGL)로 유지된다. 도시되지는 않았으나, 도 5의 스테이지 회로가 역방향으로 구동될 때 포워드 구동 전압(VDD_F)은 로우 전압 레벨로 유지되고, 리버스 구동 전압(VDD_R)은 하이 전압 레벨로 유지된다.
또한 도 6에는 표시 패널(10)을 통해서 영상의 기수 프레임(odd frame)이 표시될 때 각 신호의 파형이 도시되어 있다. 표시 패널(10)을 통해서 영상의 기수 프레임이 표시될 때, 기수 구동 전압(VDD_O)은 하이 전압 레벨로 유지되고, 우수 구동 전압(VDD_E)은 로우 전압 레벨로 유지된다. 반대로 표시 패널(10)을 통해서 영상의 우수 프레임(even frame)이 표시될 때, 기수 구동 전압(VDD_O)은 로우 전압 레벨로 유지되고, 우수 구동 전압(VDD_E)은 하이 전압 레벨로 유지된다.
도 6을 참조하면, 구간(P2~P3)에서 Q 노드 제어부(502)의 제1 트랜지스터(T21)에 시작 신호(VST1)가 입력되면 제1 트랜지스터(T21)가 턴 온된다. 이에 따라서 하이 전압 레벨의 포워드 구동 전압(VDD_F)이 Q1 노드에 공급되어 Q1 노드가 제1 하이 전압 레벨(VGH1)로 충전된다. Q1 노드가 제1 하이 전압 레벨(VGH1)로 충전되면 캐리 신호 출력부(508)의 제1 트랜지스터(T81) 및 게이트 신호 출력부(509)의 제1 트랜지스터(T91)가 각각 턴 온된다.
또한 구간(P2~P3)에서 Bi 노드 제어부(507)의 제1 트랜지스터(T71)에 시작 신호(VST1)가 입력되면 제1 트랜지스터(T71)가 턴 온된다. 이에 따라서 하이 전압 레벨의 포워드 구동 전압(VDD_F)이 Bi 노드로 전달되어 Bi 노드 안정화부(506)의 제1 트랜지스터(T61)가 턴 온된다. 이에 따라서 QB_o 노드에 저전위 전압(VSS)이 공급되어 QB_o 노드가 로우 전압 레벨로 방전된다.
구간(P3~P4)에서 게이트 신호 출력부(509)의 제1 트랜지스터(T91)를 통해서 하이 전압 레벨의 클럭 신호(CLK(n))가 제2 출력 노드(NO2)로 공급되면서 Q1 노드가 제2 하이 전압 레벨(VGH2)로 부스팅된다. 이에 따라서 제2 출력 노드(NO2)로부터 하이 전압 레벨의 게이트 신호(SCOUT(n))가 출력된다.
또한 구간(P3~P4)에서 하이 전압 레벨의 클럭 신호(CLK(n))가 캐리 신호 출력부(508)의 제1 트랜지스터(T81)를 통해서 제1 출력 노드(NO1)로 공급된다. 이에 따라서 제1 출력 노드(NO1)로부터 하이 전압 레벨의 캐리 신호(C(n))가 출력된다.
제1 출력 노드(NO1)로부터 출력된 하이 전압 레벨의 캐리 신호(C(n))가 Bi 노드 안정화부(506)의 제2 트랜지스터(T62)에 입력되면 제2 트랜지스터(T62)가 턴 온되어 Bi 노드에 저전위 전압(VSS)이 공급된다. 이에 따라서 구간(P3~P4)에서 Bi 노드는 로우 전압 레벨로 방전된다.
구간(P4~P5)에서 Q 노드 제어부(502)의 제2 트랜지스터(T22)에 넥스트 신호(VNEXT1)가 입력되면 제2 트랜지스터(T22)가 턴 온된다. 이에 따라서 로우 전압 레벨의 리버스 구동 전압(VDD_R)이 Q1 노드에 공급되어 Q1 노드가 로우 전압 레벨로 방전된다.
Q1 노드가 로우 전압 레벨로 방전됨에 따라서 인버터부(504)의 제2 트랜지스터(T42)가 턴 오프되고 제3 트랜지스터(T43)가 턴 온된다. 이에 따라서 QB_o 노드에 기수 구동 전압(VDD_O)이 공급되어 QB_o 노드가 하이 전압 레벨로 충전된다.
도 7은 본 명세서의 다른 실시예에 따른 스테이지 회로의 회로도이다.
도 7에 도시된 제n 스테이지 회로(ST(n)) 및 제(n+1) 스테이지 회로(ST(n+1))는 도 4에 도시된 제1 내지 제n 스테이지 회로(ST(1) 내지 ST(n)) 중 QB_o 노드 및 QB_e 노드를 공유하는 임의의 2개의 스테이지 회로이다.
도 7을 참조하면, 본 명세서의 일 실시예에 따른 제n 스테이지 회로(ST(n))는 리셋부(601), Q 노드 제어부(602), Q 노드 안정화부(603), 인버터부(604), QB 노드 안정화부(605), Bi 노드 안정화부(606), Bi 노드 제어부(607), 캐리 신호 출력부(608), 게이트 신호 출력부(609)를 포함한다.
도 7에 도시된 제n 스테이지 회로(ST(n))의 리셋부(601), Q 노드 제어부(602), Q 노드 안정화부(603), 인버터부(604), QB 노드 안정화부(605), Bi 노드 제어부(607), 캐리 신호 출력부(608), 게이트 신호 출력부(609)의 구성은 각각 도 5에 도시된 제n 스테이지 회로(ST(n))의 리셋부(501), Q 노드 제어부(502), Q 노드 안정화부(503), 인버터부(504), QB 노드 안정화부(505), Bi 노드 제어부(507), 캐리 신호 출력부(508), 게이트 신호 출력부(509)의 구성과 동일하다.
다만 도 5에 도시된 Bi 노드 안정화부(506)와는 달리, 도 7에 도시된 실시예에서 Bi 노드 안정화부(606)는 제1 트랜지스터(T61)를 포함한다.
또한 도 5에 도시된 제n 스테이지 회로(ST(n))의 리셋부(501), Q 노드 제어부(502), Q 노드 안정화부(503), 인버터부(504), QB 노드 안정화부(505), Bi 노드 안정화부(506), Bi 노드 제어부(507), 캐리 신호 출력부(508), 게이트 신호 출력부(509)에는 모두 단일한 저전위 전압(VSS)이 공급된다.
그러나 도 7에 도시된 제n 스테이지 회로(ST(n))에서 리셋부(601), Q 노드 제어부(602), Q 노드 안정화부(603), 인버터부(604), QB 노드 안정화부(605), Bi 노드 안정화부(606), Bi 노드 제어부(607)에는 제2 저전위 전압(VSS2)이 공급되고, 캐리 신호 출력부(608), 게이트 신호 출력부(609)에는 제2 저전위 전압(VSS2)과 다른 제1 저전위 전압(VSS1)이 공급된다.
예컨대 제1 저전위 전압(VSS1)의 크기는 -5V로 설정될 수 있고, 제2 저전위 전압(VSS2)의 크기는 제1 저전위 전압(VSS1)보다 더 작은 값인 -15로 설정될 수 있다. 그러나 제1 저전위 전압(VSS1)의 크기 및 제2 저전위 전압(VSS2)의 크기는 실시예에 따라 다르게 설정될 수 있다.
후술하는 바와 같이 제2 저전위 전압(VSS2)의 크기가 제1 저전위 전압(VSS1)의 크기보다 낮게 설정되면 게이트 신호 출력 과정에서 QB 노드의 전압 출력이 보다 안정화되는 장점이 있다.
또한 캐리 신호 출력부(608), 게이트 신호 출력부(609)에는 도 5에 도시된 저전위 전압(VSS)과 동일한 크기의 제1 저전위 전압(VSS1)이 공급됨으로써 제2 저전위 전압(VSS2)의 크기와는 무관하게 캐리 신호(C(n)) 및 게이트 신호(SCOUT(n))의 안정적인 출력이 보장될 수 있다.
또한 도 7에 도시된 제(n+1) 스테이지 회로(ST(n+1)) 또한 제n 스테이지 회로(ST(n))와 동일한 구조를 갖는다.
도 7에 도시된 제n 스테이지 회로(ST(n)) 및 제(n+1) 스테이지 회로(ST(n+1))는 도 5에 도시된 제n 스테이지 회로(ST(n)) 및 제(n+1) 스테이지 회로(ST(n+1))에 비해서 보다 적은 수의 트랜지스터를 가지며, 그에 따라서 트랜지스터와 연결되는 배선도 감소한다. 예를 들어 동일한 해상도 및 크기를 갖는 표시 패널(10)이 제조될 때, 도 7에 도시된 스테이지 회로를 포함하는 게이트 구동 회로는 도 5에 도시된 스테이지 회로를 포함하는 게이트 구동회로에 비해서 9% 감소된 크기를 갖는다.
따라서 도 7에 도시된 스테이지 회로를 포함하는 게이트 구동 회로(13)는 도 5에 도시된 스테이지 회로를 포함하는 게이트 구동 회로(13)보다 감소된 크기를 가지며, 그에 따라서 표시 패널(10)의 비표시 영역의 크기가 상대적으로 감소하고 표시 영역의 크기가 상대적으로 증가된다.
도 8은 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 입력 신호 및 출력 신호의 파형을 나타낸다.
도 8에는 도 5의 제n 스테이지 회로(ST(n))가 정방향으로 구동될 때 각 신호의 파형이 도시되어 있다. 도 8에 도시된 바와 같이, 도 5의 스테이지 회로가 정방향으로 구동될 때, 포워드 구동 전압(VDD_F)은 하이 전압 레벨(VGH)로 유지되고, 리버스 구동 전압(VDD_R)은 로우 전압 레벨(VGL)로 유지된다. 도시되지는 않았으나, 도 7의 스테이지 회로가 역방향으로 구동될 때 포워드 구동 전압(VDD_F)은 로우 전압 레벨로 유지되고, 리버스 구동 전압(VDD_R)은 하이 전압 레벨로 유지된다.
또한 도 8에는 표시 패널(10)을 통해서 영상의 기수 프레임(odd frame)이 표시될 때 각 신호의 파형이 도시되어 있다. 표시 패널(10)을 통해서 영상의 기수 프레임이 표시될 때, 기수 구동 전압(VDD_O)은 하이 전압 레벨로 유지되고, 우수 구동 전압(VDD_E)은 로우 전압 레벨로 유지된다. 반대로 표시 패널(10)을 통해서 영상의 우수 프레임(even frame)이 표시될 때, 기수 구동 전압(VDD_O)은 로우 전압 레벨로 유지되고, 우수 구동 전압(VDD_E)은 하이 전압 레벨로 유지된다.
도 8을 참조하면, 구간(P2~P3)에서 Q 노드 제어부(602)의 제1 트랜지스터(T21)에 시작 신호(VST1)가 입력되면 제1 트랜지스터(T21)가 턴 온된다. 이에 따라서 하이 전압 레벨의 포워드 구동 전압(VDD_F)이 Q1 노드에 공급되어 Q1 노드가 제1 하이 전압 레벨(VGH1)로 충전된다. Q1 노드가 제1 하이 전압 레벨(VGH1)로 충전되면 캐리 신호 출력부(608)의 제1 트랜지스터(T81) 및 게이트 신호 출력부(609)의 제1 트랜지스터(T91)가 각각 턴 온된다.
또한 구간(P2~P3)에서 Bi 노드 제어부(607)의 제1 트랜지스터(T71)에 시작 신호(VST1)가 입력되면 제1 트랜지스터(T71)가 턴 온된다. 이에 따라서 하이 전압 레벨의 포워드 구동 전압(VDD_F)이 Bi 노드로 전달되어 Bi 노드 안정화부(606)의 제1 트랜지스터(T61)가 턴 온된다. 이에 따라서 QB_o 노드에 저전위 전압(VSS)이 공급되어 QB_o 노드가 로우 전압 레벨로 방전된다.
구간(P3~P4)에서 게이트 신호 출력부(509)의 제1 트랜지스터(T91)를 통해서 하이 전압 레벨의 클럭 신호(CLK(n))가 제2 출력 노드(NO2)로 공급되면서 Q1 노드가 제2 하이 전압 레벨(VGH2)로 부스팅된다. 이에 따라서 제2 출력 노드(NO2)로부터 하이 전압 레벨의 게이트 신호(SCOUT(n))가 출력된다.
또한 구간(P3~P4)에서 하이 전압 레벨의 클럭 신호(CLK(n))가 캐리 신호 출력부(508)의 제1 트랜지스터(T81)를 통해서 제1 출력 노드(NO1)로 공급된다. 이에 따라서 제1 출력 노드(NO1)로부터 하이 전압 레벨의 캐리 신호(C(n))가 출력된다.
구간(P4~P5)에서 Q 노드 제어부(502)의 제2 트랜지스터(T22)에 넥스트 신호(VNEXT1)가 입력되면 제2 트랜지스터(T22)가 턴 온된다. 이에 따라서 로우 전압 레벨의 리버스 구동 전압(VDD_R)이 Q1 노드에 공급되어 Q1 노드가 로우 전압 레벨로 방전된다.
Q1 노드가 로우 전압 레벨로 방전됨에 따라서 인버터부(504)의 제2 트랜지스터(T42)가 턴 오프되고 제3 트랜지스터(T43)가 턴 온된다. 이에 따라서 QB_o 노드에 기수 구동 전압(VDD_O)이 공급되어 QB_o 노드가 하이 전압 레벨로 충전된다.
또한 구간(P4~P5)에서 QB_o 노드가 하이 전압 레벨로 충전되면 Bi 노드 안정화부(606)의 제1 트랜지스터(T61)가 턴 온된다. 이에 따라서 Bi 노드에 제2 저전위 전압(VSS2)이 공급되어 Bi 노드가 로우 전압 레벨로 방전된다.
이처럼 도 7에 도시된 스테이지 회로는 도 5에 도시된 스테이지 회로와 동일한 과정에 따라서 게이트 신호를 출력한다. 즉, 도 7에 도시된 스테이지 회로는 도 5에 도시된 스테이지 회로에 비해 보다 적은 수의 트랜지스터를 포함하지만 도 5에 도시된 스테이지 회로와 마찬가지로 안정적인 구동이 보장되는 장점이 있다.
도 9는 제2 저전위 전압의 크기가 -5V로 설정된 상태에서 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 QB 노드 및 Bi 노드의 전압 파형을 나타내고, 도 10은 제2 저전위 전압의 크기가 -15V로 설정된 상태에서 도 7의 스테이지 회로가 영상 표시를 위한 게이트 신호를 출력할 때 QB 노드 및 Bi 노드의 전압 파형을 나타낸다.
도 9 및 도 10에는 도 8에 도시된 신호들의 입출력 파형 중 구간(P2~P4)에서 QB 노드 및 Bi 노드의 전압 파형이 각각 도시되어 있다. 도 9에는 제1 저전위 전압(VSS1)의 크기 및 제2 저전위 전압(VSS2)의 크기가 -5V로 설정되고, 기수 구동 전압(VDD_O) 및 포워드 구동 전압(VDD_F)의 크기가 25V로 설정되었을 때 Bi 노드의 전압 파형(902) 및 QB 노드의 전압 파형(904)이 도시된다. 또한 도 10에는 제1 저전위 전압(VSS1)의 크기가 -5V로 설정되고, 제2 저전위 전압(VSS2)의 크기가 -15V로 설정되고, 기수 구동 전압(VDD_O) 및 포워드 구동 전압(VDD_F)의 크기가 25V로 설정되었을 때 Bi 노드의 전압 파형(1002) 및 QB 노드의 전압 파형(1004) 및 이 도시된다.
본 명세서에서 라이징 에지 타이밍은 임의의 신호의 전압 레벨이 로우 전압 레벨에서 하이 전압 레벨로 상승하기 시작하는 시점을 의미하고, 폴링 에지 타이밍은 임의의 신호의 전압 레벨이 하이 전압 레벨에서 로우 전압 레벨로 하강하기 시작하는 시점을 의미한다.
또한 본 명세서에서 폴링 타임은 임의의 신호의 전압 레벨이 미리 정해진 제1 기준값에서 미리 정해진 제2 기준값에 도달하는데 소요되는 시간을 의미한다.
예를 들어 임의의 신호의 폴링 타임은 해당 신호의 전압값이 최대값의 90%인 전압값에서 최대값의 10%인 전압값에 도달하는데 소요되는 시간으로 정의될 수 있다. 다만 임의의 신호의 폴링 타임을 측정하는데 사용되는 기준값(제1 기준값, 제2 기준값)은 실시예에 따라 달라질 수 있다.
도 9 및 도 10에 도시된 바와 같이, 시점(P2)에서 Bi 노드의 전압은 로우 전압 레벨에서 하이 전압 레벨로 변경되고 QB 노드의 전압은 하이 전압 레벨에서 로우 전압 레벨로 변경된다. 또한 도 9 및 도 10에서 Bi 노드의 전압 파형(902, 1002)의 라이징 에지 타이밍은 QB 노드의 전압 파형(904, 1004)의 폴링 에지 타이밍과 일치한다.
또한 도 9 및 도 10에 도시된 바와 같이, 시점(P4)에서 Bi 노드의 전압은 하이 전압 레벨에서 로우 전압 레벨로 변경되고 QB 노드의 전압은 로우 전압 레벨에서 하이 전압 레벨로 변경된다. 또한 도 9 및 도 10에서 Bi 노드의 전압 파형(902, 1002)의 폴링 에지 타이밍은 QB 노드의 전압 파형(904, 1004)의 라이징 에지 타이밍과 일치한다.
이 때 Bi 노드와 QB 노드에는 제2 저전위 전압(VSS2) 라인으로부터 제2 저전위 전압(VSS2)이 공통적으로 공급된다. Bi 노드와 QB 노드에 제2 저전위 전압(VSS2)이 동시에 공급되면서, 시점(P2) 및 시점(P4)에서 Bi 노드의 전압 레벨과 Qb 노드의 전압 레벨이 동시에 변경될 때 QB 노드의 전압 레벨이 급격하게 변경되지 못하게 되어 QB 노드 전압의 라이징 타임(RT1) 및 폴링 타임(FT1)이 길어지는 현상이 발생한다.
전술한 바와 같이 QB 노드의 전압은 로우 전압 레벨의 캐리 신호 및 로우 전압 레벨의 게이트 신호의 출력에 관여한다. 따라서 QB 노드 전압의 라이징 타임 및 폴링 타임이 길어지면, 다시 말해서 QB 노드 전압의 출력이 불안정해지면 캐리 신호 및 게이트 신호의 출력이 불안정해진다. 캐리 신호 및 게이트 신호의 출력 불안정은 표시 장치(1)의 영상 표시 품질 저하로 이어진다.
본 명세서의 일 실시예에 따르면, 도 10에 도시된 QB 노드 전압의 폴링 타임(FT2) 및 라이징 타임(RT2)은 도 9에 도시된 QB 노드 전압의 폴링 타임(FT1) 및 라이징 타임(RT1) 보다 상대적으로 짧다.
실험에 따르면, Bi 노드와 QB 노드에 공통적으로 공급되는 제2 저전위 전압(VSS2)의 크기가 제1 저전위 전압(VSS1)의 크기보다 5V 내지 10V 만큼 작게 설정되면 도 10에 도시된 바와 같이 QB 노드 전압의 폴링 타임(FT2) 및 라이징 타임(RT2)이 짧아지는 효과가 있다. 예컨대 제1 저전위 전압(VSS1)의 크기가 -5V일 때, 제2 저전위 전압(VSS2)의 크기는 -10V 내지 -15V로 설정되는 것이 바람직하다.
즉, 도 7에 도시된 스테이지 회로에서 제2 저전위 전압(VSS2)의 크기가 위와 같은 조건에 따라서 설정되면 QB 노드 전압의 라이징 타임 및 폴링 타임이 짧아지면서 캐리 신호 및 게이트 신호의 출력이 안정되는 효과가 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (14)

  1. 각각의 게이트 라인에 게이트 신호를 공급하며 Q 노드, QB 노드, Bi 노드를 포함하는 다수의 스테이지 회로를 포함하고,
    각각의 스테이지 회로는
    리셋 신호의 입력에 응답하여 상기 Q 노드를 제1 저전위 전압 레벨로 방전시키는 리셋부;
    스타트 신호의 입력에 응답하여 상기 Q 노드에 포워드 구동 전압을 공급하고, 넥스트 신호의 입력에 응답하여 상기 Q 노드에 리버스 구동 전압을 공급하는 Q 노드 제어부;
    상기 QB 노드가 구동 전압 레벨로 충전될 때 상기 Q 노드를 상기 제1 저전위 전압 레벨로 방전시키는 Q 노드 안정화부;
    상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경하는 인버터부;
    상기 Bi 노드가 상기 포워드 구동 전압 또는 상기 리버스 구동 전압으로 충전될 때 상기 QB 노드를 상기 제1 저전위 전압 레벨로 방전시키는 QB 노드 안정화부;
    상기 QB 노드가 구동 전압 레벨로 충전될 때 상기 Bi 노드를 상기 제1 저전위 전압 레벨로 방전시키는 Bi 노드 안정화부;
    상기 스타트 신호 또는 상기 넥스트 신호의 입력에 응답하여 상기 Bi 노드에 상기 포워드 구동 전압 또는 상기 리버스 구동 전압을 공급하는 Bi 노드 제어부;
    상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 클럭 신호 또는 제2 저전위 전압을 기초로 캐리 신호를 출력하는 캐리 신호 출력부; 및
    상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 상기 클럭 신호 또는 상기 제2 저전위 전압을 기초로 게이트 신호를 출력하는 게이트 신호 출력부를 포함하는
    게이트 구동 회로.
  2. 제1항에 있어서,
    상기 Bi 노드 안정화부는
    상기 QB 노드가 구동 전압 레벨로 충전될 때 턴 온되어 상기 Bi 노드를 상기 제1 저전위 전압 레벨로 방전시키는 제1 트랜지스터를 포함하는
    게이트 구동 회로.
  3. 제1항에 있어서,
    상기 제2 저전위 전압의 크기는 상기 제1 저전위 전압의 크기보다 작게 설정되는
    게이트 구동 회로.
  4. 제3항에 있어서,
    상기 제2 저전위 전압의 크기는 상기 제1 저전위 전압의 크기보다 5V 내지 10V 만큼 작게 설정되는
  5. 제1항에 있어서,
    상기 제2 저전위 전압의 크기는 -10V 내지 -15V로 설정되는
    게이트 구동 회로.
  6. 제1항에 있어서,
    상기 QB 노드가 로우 전압 레벨로 방전되는 구간동안 상기 Bi 노드는 하이 전압 레벨로 유지되는
    게이트 구동 회로.
  7. 제1항에 있어서,
    상기 QB 노드에 충전된 전압의 라이징 에지 타이밍과 상기 Bi 노드에 충전된 전압의 폴링 에지 타이밍은 서로 동일하고, 상기 QB 노드에 충전된 전압의 폴링 에지 타이밍과 상기 Bi 노드에 충전된 전압의 라이징 에지 타이밍은 서로 동일한
    게이트 구동 회로.
  8. 게이트 라인들 및 데이터 라인들의 교차 영역에 형성되는 서브 픽셀들을 포함하는 표시 패널;
    각각의 게이트 라인에 스캔 신호를 공급하는 게이트 구동 회로;
    각각의 데이터 라인에 데이터 전압을 공급하는 데이터 구동 회로; 및
    상기 게이트 구동 회로 및 상기 데이터 구동 회로의 구동을 제어하는 타이밍 컨트롤러를 포함하고,
    상기 게이트 구동 회로는 각각의 게이트 라인에 게이트 신호를 공급하며 Q 노드, QB 노드, Bi 노드를 포함하는 다수의 스테이지 회로를 포함하고,
    각각의 스테이지 회로는
    리셋 신호의 입력에 응답하여 상기 Q 노드를 제1 저전위 전압 레벨로 방전시키는 리셋부;
    스타트 신호의 입력에 응답하여 상기 Q 노드에 포워드 구동 전압을 공급하고, 넥스트 신호의 입력에 응답하여 상기 Q 노드에 리버스 구동 전압을 공급하는 Q 노드 제어부;
    상기 QB 노드가 구동 전압 레벨로 충전될 때 상기 Q 노드를 상기 제1 저전위 전압 레벨로 방전시키는 Q 노드 안정화부;
    상기 Q 노드의 전압 레벨에 따라서 상기 QB 노드의 전압 레벨을 변경하는 인버터부;
    상기 Bi 노드가 상기 포워드 구동 전압 또는 상기 리버스 구동 전압으로 충전될 때 상기 QB 노드를 상기 제1 저전위 전압 레벨로 방전시키는 QB 노드 안정화부;
    상기 QB 노드가 구동 전압 레벨로 충전될 때 상기 Bi 노드를 상기 제1 저전위 전압 레벨로 방전시키는 Bi 노드 안정화부;
    상기 스타트 신호 또는 상기 넥스트 신호의 입력에 응답하여 상기 Bi 노드에 상기 포워드 구동 전압 또는 상기 리버스 구동 전압을 공급하는 Bi 노드 제어부;
    상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 클럭 신호 또는 제2 저전위 전압을 기초로 캐리 신호를 출력하는 캐리 신호 출력부; 및
    상기 Q 노드의 전압 레벨 또는 상기 QB 노드의 전압 레벨에 따라서 상기 클럭 신호 또는 상기 제2 저전위 전압을 기초로 게이트 신호를 출력하는 게이트 신호 출력부를 포함하는
    표시 장치.
  9. 제8항에 있어서,
    상기 Bi 노드 안정화부는
    상기 QB 노드가 구동 전압 레벨로 충전될 때 턴 온되어 상기 Bi 노드를 상기 제1 저전위 전압 레벨로 방전시키는 제1 트랜지스터를 포함하는
    표시 장치.
  10. 제8항에 있어서,
    상기 제2 저전위 전압의 크기는 상기 제1 저전위 전압의 크기보다 작게 설정되는
    표시 장치.
  11. 제10항에 있어서,
    상기 제2 저전위 전압의 크기는 상기 제1 저전위 전압의 크기보다 5V 내지 10V 만큼 작게 설정되는
    표시 장치.
  12. 제8항에 있어서,
    상기 제2 저전위 전압의 크기는 -10V 내지 -15V로 설정되는
    게이트 구동 회로.
  13. 제8항에 있어서,
    상기 QB 노드가 로우 전압 레벨로 방전되는 구간동안 상기 Bi 노드는 하이 전압 레벨로 유지되는
    표시 장치.
  14. 제8항에 있어서,
    상기 QB 노드에 충전된 전압의 라이징 에지 타이밍과 상기 Bi 노드에 충전된 전압의 폴링 에지 타이밍은 서로 동일하고, 상기 QB 노드에 충전된 전압의 폴링 에지 타이밍과 상기 Bi 노드에 충전된 전압의 라이징 에지 타이밍은 서로 동일한
    표시 장치.
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