KR20230099211A - 이미지 센서 - Google Patents

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KR20230099211A
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KR
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substrate
gate structure
image sensor
layer
pattern
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KR1020210188383A
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이규민
유승휘
김주은
홍수진
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삼성전자주식회사
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Publication date
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Abstract

이미지 센서는, 기판의 상면에 수직한 수직 방향으로 상기 기판을 관통하여, 단위 픽셀들이 각각 형성되는 단위 픽셀 영역들을 정의하는 픽셀 분리 구조물; 상기 각 단위 픽셀 영역들 내에 형성된 감광 소자; 상기 기판 상에 형성된 트랜지스터; 상기 기판 아래에 형성되며, 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 및 상기 컬러 필터 어레이 층 아래에 형성된 마이크로 렌즈를 포함하며, 상기 트랜지스터는 상기 기판의 상면으로부터 위로 돌출된 액티브 핀 상에 형성된 게이트 구조물; 및 상기 게이트 구조물에 인접한 상기 액티브 핀 부분들에 형성된 소스/드레인 영역들을 포함한다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다. 보다 자세하게, 본 발명은 트랜지스터를 포함하는 이미지 센서에 관한 것이다.
이미지 센서에는 각종 트랜지스터들이 형성되는데, 집적도가 증가함에 따라서, 종래의 트랜지스터들에 비해 향상된 전기적 특성을 갖는 트랜지스터들을 형성하는 것이 필요하다.
본 발명의 과제는 개선된 특성을 갖는 이미지 센서를 제공하는 것이다.
상기한 과제를 해결하기 위한 예시적인 실시예들에 따른 이미지 센서는, 기판의 상면에 수직한 수직 방향으로 상기 기판을 관통하여, 단위 픽셀들이 각각 형성되는 단위 픽셀 영역들을 정의하는 픽셀 분리 구조물; 상기 각 단위 픽셀 영역들 내에 형성된 감광 소자; 상기 기판 상에 형성된 트랜지스터; 상기 기판 아래에 형성되며, 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 및 상기 컬러 필터 어레이 층 아래에 형성된 마이크로 렌즈를 포함할 수 있으며, 상기 트랜지스터는 상기 기판의 상면으로부터 위로 돌출된 액티브 핀 상에 형성된 게이트 구조물; 및 상기 게이트 구조물에 인접한 상기 액티브 핀 부분들에 형성된 소스/드레인 영역들을 포함할 수 있다.
상기한 과제를 해결하기 위한 다른 예시적인 실시예들에 따른 이미지 센서는, 기판의 상면에 수직한 수직 방향으로 상기 기판을 관통하여, 단위 픽셀들이 각각 형성되는 단위 픽셀 영역들을 정의하는 픽셀 분리 구조물; 상기 각 단위 픽셀 영역들 내에 형성된 감광 소자; 상기 기판 상에 형성된 트랜지스터; 상기 기판 아래에 형성되며, 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 및 상기 컬러 필터 어레이 층 아래에 형성된 마이크로 렌즈를 포함할 수 있으며, 상기 트랜지스터는 상기 기판 상에 형성된 게이트 구조물; 및 상기 게이트 구조물에 인접한 상기 기판 부분들에 형성된 소스/드레인 영역들을 포함할 수 있고, 상기 게이트 구조물 아래에 형성된 상기 기판 상부에는 실리콘-불소막이 형성될 수 있다.
상기한 과제를 해결하기 위한 또 다른 예시적인 실시예들에 따른 이미지 센서는, 제1 기판; 상기 제1 기판 상에 형성되며, 제1 배선들을 수용하는 제1 층간 절연막; 상기 제1 층간 절연막 상에 형성되며, 제2 배선들을 수용하는 제2 층간 절연막; 상기 제2 층간 절연막 상에 형성된 제2 기판; 상기 제2 기판 내부에 형성되어 단위 픽셀들이 각각 형성되는 단위 픽셀 영역들을 정의하는 픽셀 분리 구조물; 상기 제2 기판의 상기 각 단위 픽셀 영역들 내에 형성된 감광 소자; 상기 제2 기판의 하부를 관통하여 상기 감광 소자에 접촉하는 제1 게이트 구조물; 상기 제1 게이트 구조물에 인접하는 상기 제2 기판의 하부에 형성된 플로팅 확산(FD) 영역; 상기 기판의 하면으로부터 아래로 돌출된 액티브 핀 상에 형성된 제2 게이트 구조물; 상기 제2 기판 상에 형성된 하부 평탄화 층; 상기 하부 평탄화 층 상에 형성되며, 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 및 상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈를 포함할 수 있다.
예시적인 실시예들에 따른 이미지 센서의 제조 방법에서, 기판 상부를 식각하여 액티브 핀을 형성한 후, 상기 식각 공정으로 인해 발생한 상기 액티브 핀의 표면을 불소 이온을 주입하는 공정을 통해 큐어링할 수 있다. 이에 따라, 상기 액티브 핀 상에 트랜지스터는 핀펫(finFET)일 수 있으며, 개선된 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 이미지 센서에 포함된 픽셀을 설명하기 위한 단면도이다.
도 2 내지 도 11은 예시적인 실시예들에 따른 이미지 센서의 픽셀을 형성하는 방법을 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 이미지 센서에 포함된 픽셀을 설명하기 위한 단면도이며, 도 13은 상기 이미지 센서를 제조하는 방법을 설명하기 위한 단면도이다.
도 14는 예시적인 실시예들에 따른 이미지 센서에 포함된 픽셀을 설명하기 위한 단면도이며, 도 15 및 16은 상기 이미지 센서를 제조하는 방법을 설명하기 위한 단면도들이다.
도 17은 예시적인 실시예들에 따른 이미지 센서에 포함된 픽셀을 설명하기 위한 단면도이며, 도 18은 상기 이미지 센서를 제조하는 방법을 설명하기 위한 단면도이다.
도 19는 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이고, 도 20은 도 19의 C-C'선을 따라 절단한 단면도이다.
도 21 내지 도 27은 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 이미지 센서 및 그 제조 방법에 대하여 상세하게 설명한다.
본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
또한, 기판 혹은 제1 기판 및/또는 제2 기판을 기준으로 정의되는 제1 내지 제4 영역들(I, II, III, IV)은 설명하는 부분에 따라 이들의 내부에만 정의될 수도 있고, 혹은 이들의 내부뿐만 아니라 그 상하부의 공간까지 모두 포함하는 개념으로 사용될 수도 있다.
한편, 기준이 되는 기판, 혹은 제1 기판 및/또는 제2 기판의 표면에 대해 평행한 방향은 수평 방향으로, 상기 표면에 대해 수직한 방향은 수직 방향으로 지칭한다. 본 명세서에서, 위로(up)과 아래로(down), 상에(on, over)와 아래에(beneath, under), 상면(upper surface)과 하면(lower surface), 및 상부(upper portion)와 하부(lower portion)는 각각 상기 수직 방향을 기준으로 양 측을 나타내기 위한 상대적인 개념으로서 절대적인 것이 아니며, 설명하는 부분에 따라 서로 반대의 의미를 가질 수도 있다.
도 1은 예시적인 실시예들에 따른 이미지 센서에 포함된 픽셀을 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 이미지 센서는 상기 수직 방향으로 기판(100)을 관통하며, 상부에서 보았을 때 격자 형상을 갖는 픽셀 분리 구조물(240)을 포함할 수 있다.
예시적인 실시예들에 있어서, 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 일부 혹은 전부에는 p형 불순물이 도핑된 p형 웰(well)이 형성될 수 있다.
기판(100) 내에는 픽셀 분리 구조물(240)에 의해 단위 픽셀들이 각각 형성되는 단위 픽셀 영역들이 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 단위 픽셀들은 상기 수평 방향을 따라 복수 개로 배열되어 픽셀 어레이를 형성할 수 있다.
예시적인 실시예들에 있어서, 픽셀 분리 구조물(240)은 상기 수직 방향으로 적층된 제2 매립 패턴 구조물(225) 및 제1 매립 패턴 구조물(235)을 포함할 수 있다. 이때, 제2 매립 패턴 구조물(225)은 상기 수직 방향으로 연장된 코어(core) 및 상기 코어의 측벽을 커버하는 측벽 패턴 구조물의 하부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 코어는 제2 매립 패턴(195)을 포함할 수 있으며, 상기 측벽 패턴 구조물은 제1 측벽 패턴(175) 및 제2 측벽 패턴(185)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 매립 패턴(195)은 불순물이 도핑되거나 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
제2 측벽 패턴(185)의 하부는 상기 코어의 측벽을 커버할 수 있으며, 제1 측벽 패턴(175)의 하부는 제2 측벽 패턴(185)의 하부의 측벽을 커버할 수 있다. 제1 측벽 패턴(175)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 측벽 패턴(185)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 매립 패턴 구조물(235)은 상기 코어 상에 형성된 제3 매립 패턴(205), 이의 측벽에 형성된 제1 및 제2 측벽 패턴들(175, 185)의 상부, 제1 측벽 패턴(175)의 상부의 외측벽을 커버하는 제1 매립 패턴(145), 및 제1 매립 패턴(145)의 외측벽을 커버하는 제1 및 제2 패드들(125, 135)을 포함할 수 있다.
제3 매립 패턴(205)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
각 제1 및 제2 측벽 패턴들(175, 185)은 하부가 제2 매립 패턴 구조물(225)에 포함되고, 상부가 제1 매립 패턴 구조물(235)에 포함될 수 있으며, 이들은 서로 연결되어 연속적으로 형성될 수 있다.
제1 매립 패턴(145)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 제1 패드(125)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 패드(135)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 매립 패턴 구조물(235)의 폭은 제2 매립 패턴 구조물(225)의 폭보다 클 수 있다.
한편, 픽셀 분리 구조물(240)에 인접한 기판(100) 부분에는 불순물 영역(160)이 형성될 수 있으며, 불순물 영역(160)은 예를 들어, 붕소와 같은 p형 불순물이 도핑될 수 있다.
상기 각 단위 픽셀 영역 내에는 기판(100) 상에 소자 분리 구조물(250)이 형성될 수 있으며, 이는 제1 매립 패턴(145) 및 이의 측벽 및 저면에 형성된 제1 및 제2 패드들(125, 135)을 포함할 수 있다.
상기 이미지 센서는 상기 각 단위 픽셀 영역에서 기판(100) 내에 형성된 감광 소자(210)를 포함할 수 있다. 예시적인 실시예들에 있어서, 감광 소자(210)는 예를 들어, 인(P)과 같은 n형 불순물이 도핑된 영역일 수 있으며, 포토다이오드(Photodiode: PD)의 일부일 수 있다. 즉, 기판(100) 내에 형성된 상기 p형 웰과, n형 불순물이 도핑된 감광 소자(210)는 함께 PN 접합을 이루어 PD를 형성할 수 있다.
상기 이미지 센서는 기판(100)의 상부를 관통하여 감광 소자(210)의 상면에 접촉하는 제1 게이트 구조물(290)을 포함할 수 있다. 제1 게이트 구조물(290)은 제1 게이트 절연 패턴(270) 및 제1 게이트 전극(280)을 포함할 수 있다. 제1 게이트 절연 패턴(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 게이트 전극(280)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, 제1 게이트 전극(280)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수도 있다.
상기 이미지 센서는 제1 게이트 구조물(290)에 접촉하는 기판(100) 상부에 형성된 플로팅 확산(Floating Diffusion: FD) 영역(300)을 포함할 수 있다. FD 영역(300)은 예를 들어, 인과 같은 n형 불순물이 도핑된 영역일 수 있다.
제1 게이트 구조물(290), 감광 소자(210) 및 FD 영역(300)은 함께 전송 트랜지스터(transfer transistor)를 형성할 수 있으며, 이때 제1 게이트 구조물(290)은 전송 게이트(Transfer Gate: TG)로 지칭될 수도 있다.
기판(100) 상에는 기판(100)의 상면으로부터 위로 돌출된 액티브 패턴(320)이 형성될 수 있으며, 이는 액티브 핀(active fin)으로 지칭될 수도 있다. 예시적인 실시예들에 있어서, 액티브 패턴(320)은 일 방향으로 연장될 수 있으며, 상기 연장 방향에 수직한 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
액티브 패턴(320) 상에는 제2 게이트 구조물(390)이 형성될 수 있다. 제2 게이트 구조물(390)은 제2 게이트 절연 패턴(370) 및 제2 게이트 전극(380)을 포함할 수 있다. 제2 게이트 절연 패턴(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 게이트 전극(380)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, 제2 게이트 전극(380)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수도 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(390)은 액티브 패턴(320)의 연장 방향에 수직한 방향으로 일정한 길이만큼 연장될 수 있으며, 이에 따라 상기 방향으로 하나 혹은 복수의 액티브 패턴들(320) 상에 형성될 수 있다.
한편, 제2 게이트 구조물(390)에 인접한 액티브 패턴(320) 부분, 즉 상기 액티브 패턴(320) 연장 방향으로 제2 게이트 구조물(390)의 양 측에 형성된 액티브 패턴(320) 부분들에는 각각 소스/드레인 영역들이 형성될 수 있다. 이에 따라, 제2 게이트 구조물(390) 및 상기 소스/드레인 영역들은 함께 트랜지스터를 형성할 수 있다. 이때, 제2 게이트 구조물(390)은 액티브 핀(320) 상에 형성되므로, 상기 트랜지스터는 핀펫(finFET)일 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(390) 아래의 액티브 패턴(320)의 표면에는 제1 실리콘-불소막(330)이 형성될 수 있다. 실리콘-불소막(330)은 실리콘과 불소가 공유 결합한 Si-F 본딩을 포함할 수 있으며, 또한 불소와 결합하지 않고 실리콘끼리의 결합도 포함할 수 있다.
일 실시예에 있어서, FD 영역(300)의 상부에는 제2 실리콘-불소막(340)이 형성될 수 있으며, 제1 게이트 구조물(290)에 포함된 제1 게이트 전극(280)의 표면에는 제3 실리콘-불소막(350)이 형성될 수 있다. 이와는 달리, 제2 및 제3 실리콘-불소막들(340, 350)은 형성되지 않을 수도 있다.
상기 이미지 센서는 제1 내지 제3 비아들(402, 404, 420) 및 제1 내지 제4 배선들(412, 414, 430, 440)을 수용하는 층간 절연막(450)을 포함할 수 있다.
이때, 제1 내지 제3 비아들(402, 404, 420)은 제1 게이트 구조물(290), 제2 게이트 구조물(390) 및 FD 영역(300)에 각각 연결될 수 있으며, 제1 내지 제3 배선들(412, 414, 430)은 제1 내지 제3 비아들(402, 404, 420)에 각각 연결될 수 있다. 한편, 제4 배선들(440)은 제3 배선(430)보다 상부에 형성될 수 있다.
상기 이미지 센서는 기판(100)의 저면에 접촉하는 평탄화 층(460)을 포함할 수 있으며, 평탄화 층(460) 아래에 형성되어 기판(100) 내에 형성된 픽셀 분리 구조물(240)에 상기 수직 방향으로 오버랩되는 간섭 방지 구조물(490)을 포함할 수 있다.
평탄화 층(460)은 단일막, 혹은 상기 수직 방향을 따라 순차적으로 적층된 복합막 구조를 가질 수 있다. 평탄화 층(460)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 혹은 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
간섭 방지 구조물(490)은 하나의 픽셀로 진입하는 광이 이에 인접하는 픽셀로 진입하지 못하도록 일종의 장벽 역할을 수행함으로써, 인접 픽셀들 사이의 광 간섭을 방지할 수 있다. 예시적인 실시예들에 있어서, 간섭 방지 구조물(490)은 상기 수직 방향으로 적층된 제1 및 제2 간섭 방지 패턴들(470, 480)을 포함할 수 있다. 제1 간섭 방지 패턴(470)은 금속 질화물을 포함할 수 있으며, 제2 간섭 방지 패턴(480)은 금속을 포함할 수 있다. 이와는 달리, 제2 간섭 방지 패턴(480)은 저 굴절률 물질(LRIM)을 포함할 수도 있다.
상기 이미지 센서는 간섭 방지 구조물(490)을 커버하며 평탄화 층(460)의 저면에 형성된 보호막(500)을 포함할 수 있다. 보호막(500)은 예를 들어, 알루미늄 산화물(Al2O3)와 같은 금속 산화물을 포함할 수 있다.
상기 이미지 센서는 간섭 방지 구조물(490)에 의해 서로 분리된 영역들에 각각 형성된 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층(520)을 포함할 수 있다. 예시적인 실시예들에 있어서, 컬러 필터 어레이 층(520)은 제1 컬러 필터(512), 제2 컬러 필터(514) 및 제3 컬러 필터(516)를 포함할 수 있다.
제1 내지 제3 컬러 필터들(512, 514, 516)은 평탄화 층(460) 아래에서 상기 수평 방향을 따라 서로 이격되도록 복수 개로 배열될 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제3 컬러 필터들(512, 514, 516)은 각각 녹색 컬러 필터(G), 청색 컬러 필터(B) 및 적색 컬러 필터(R)일 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
상기 이미지 센서는 컬러 필터 어레이 층(520) 및 보호막(500) 아래에 형성된 복수의 마이크로 렌즈들(530)을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 마이크로 렌즈들(530)은 각 픽셀들에 포함된 컬러 필터 아래에 배치될 수 있다. 이와는 달리, 각 마이크로 렌즈들(530)은 서로 인접하는 복수의 픽셀들에 포함된 컬러 필터들, 예를 들어 동일한 색상의 컬러 필터들 아래에 공통적으로 배치될 수도 있다.
전술한 바와 같이, 상기 이미지 센서에 포함되는 트랜지스터는 핀펫일 수 있으며, 이에 따라 평면 트랜지스터에 비해 개선된 전기적 특성을 가질 수 있다.
도 2 내지 도 11은 예시적인 실시예들에 따른 이미지 센서의 픽셀을 형성하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100)의 상부를 제거하여 제1 및 제2 트렌치들(110, 115)을 형성한 후, 제1 및 제2 트렌치들(110, 115)이 형성된 기판(100) 상에 제1 패드막(120), 제2 패드막(130) 및 제1 매립막(140)을 순차적으로 적층할 수 있다.
예시적인 실시예들에 있어서, 제1 트렌치(110)는 상부에서 보았을 때, 격자 형상으로 형성될 수 있다. 한편, 제2 트렌치(115)는 제1 트렌치들(110)로 둘러싸인 영역, 즉 각 단위 픽셀 영역 내에 형성될 수 있다.
도 3을 참조하면, 식각 공정을 통해 제1 매립막(140), 제2 패드막(130), 제1 패드막(120) 및 기판(100)을 순차적으로 식각함으로써, 제3 트렌치(150)를 형성할 수 있다.
상기 식각 공정은 예를 들어, 건식 식각 공정일 수 있으며, 이에 따라 상기 식각 공정은 제1 매립막(140) 상에 식각 마스크를 형성하고 이를 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 제3 트렌치(150)는 상기 수직 방향으로 제1 트렌치(110)에 오버랩될 수 있다. 이때, 제3 트렌치(150)은 그 폭이 제1 트렌치(110)의 폭보다 작을 수 있고, 그 깊이는 제1 트렌치(110)의 깊이보다 클 수 있다.
이후, 제3 트렌치(150)에 인접한 기판(100) 부분에, 예를 들어 이온 주입 공정을 통해서, 예를 들어 붕소와 같은 p형 불순물을 도핑하여 불순물 영역(160)을 형성할 수 있다.
이후, 제3 트렌치(150)의 내벽 및 제1 매립막(140)의 상면에 측벽막 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 측벽막 구조물은 순차적으로 적층되며 서로 다른 물질을 포함하는 제1 및 제2 측벽막들(170, 180)을 포함하도록 형성될 수 있다. 제1 측벽막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 측벽막(180)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 질화물을 포함할 수 있다. 한편, 도면 상에서는 제2 측벽막(180)이 단일막으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 제2 측벽막(180)은 전술한 물질들 중 일부 혹은 전부를 각각 포함하는 2이상의 막들이 적층된 구조를 가질 수도 있다.
이후, 상기 측벽막 구조물 상에 제3 트렌치(150)를 채우는 제2 매립막(190)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 매립막(190)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
도 4를 참조하면, 예를 들어, 에치 백 공정을 수행하여 제2 매립막(190)의 상부를 제거할 수 있으며, 이에 따라 제3 트렌치(150)의 하부에 제2 매립 패턴(195)이 잔류할 수 있다. 제2 매립 패턴(195)은 코어(core)로 지칭될 수도 있다.
이후, 제3 트렌치(150)의 상부를 채우는 제3 매립막을 제2 매립 패턴(195) 및 제2 측벽막(180) 상에 형성하고, 제2 패드막(130)의 상면이 노출될 때까지, 상기 제3 매립막, 제1 및 제2 측벽막들(170, 180) 및 제1 매립막(140)의 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
상기 평탄화 공정을 수행함에 따라서, 상기 제3 매립막은 제3 매립 패턴(205)으로 변환될 수 있고, 제1 및 제2 측벽막들(170, 180)은 각각 제1 및 제2 측벽 패턴들(175, 185)로 변환될 수 있으며, 제1 매립막(140)은 제1 매립 패턴(145)으로 변환될 수 있다. 이때, 제1 및 제2 측벽 패턴들(175, 185)은 함께 측벽 패턴 구조물을 형성할 수 있다.
이후, 상기 노출된 제2 패드막(130)을 부분적으로 제거하여 제2 패드(135)를 형성할 수 있으며, 이에 따라 하부의 제1 패드막(120)의 상면이 부분적으로 노출될 수 있다.
제2 패드막(130)은 예를 들어, 습식 식각 공정을 통해 제거될 수 있다.
도 5를 참조하면, 예를 들어, 이온 주입 공정을 수행하여 기판(100) 내에 감광 소자(210)를 형성한 후, 상기 노출된 제1 패드막(120) 부분을 제거할 수 있다. 이에 따라, 제1 패드막(120)은 제1 패드(125)로 잔류할 수 있으며, 기판(100)의 상면이 노출될 수 있다.
상기 이온 주입 공정을 통해서 예를 들어, 인과 같은 n형 불순물이 기판(100)에 도핑될 수 있으며, 이에 따라 감광 소자(210)는 n형 불순물이 도핑된 실리콘을 포함할 수 있다.
이하에서는, 제3 매립 패턴(205), 이의 측벽에 형성된 제1 및 제2 측벽 패턴들(175, 185)의 상부, 제1 매립 패턴(145), 및 제1 및 제2 패드들(125, 135)을 함께 제1 매립 패턴 구조물(235)로 지칭하기로 한다. 또한, 제2 매립 패턴(195)을 포함하는 상기 코어, 및 상기 코어의 측벽 및 저면을 커버하는 제1 및 제2 측벽 패턴들(175, 185)의 하부, 즉 상기 측벽 패턴 구조물의 하부를 함께 제2 매립 패턴 구조물(225)로 지칭하기로 한다.
한편, 상기 수직 방향으로 적층된 제2 매립 패턴 구조물(225) 및 제1 매립 패턴 구조물(235)은 함께 픽셀 분리 구조물(240)로 지칭될 수 있다. 또한, 제2 트렌치(115) 상에 형성된 제1 및 제2 패드들(125, 135) 및 제1 매립 패턴(145)은 함께 소자 분리 구조물(250)로 지칭될 수 있다.
도 6을 참조하면, 기판(100) 상부를 제거하여 감광 소자(210)의 상면을 노출시키는 제4 트렌치(260)를 형성하고, 예를 들어, 열 산화 공정을 수행하여 제1 게이트 절연막을 형성할 수 있다.
상기 제1 게이트 절연막은 제4 트렌치(260)에 의해 노출된 감광 소자(210)의 상면, 제4 트렌치(260)에 의해 노출된 기판(100)의 측벽, 및 기판(100) 상면에 형성될 수 있으며, 예를 들어, 실리콘 산화물을 포함할 수 있다.
이후, 상기 제1 게이트 절연막 상에 제1 게이트 전극막을 형성하고, 상기 제1 게이트 전극막 및 상기 제1 게이트 절연막을 패터닝하여 각각 제1 게이트 전극(280) 및 제1 게이트 절연 패턴(270)을 형성할 수 있다. 이때, 제1 게이트 절연 패턴(270) 및 제1 게이트 전극(280)은 함께 제1 게이트 구조물(290)을 형성할 수 있으며, 전송 게이트(Transfer Gate: TG)로 지칭될 수 있다.
이후, 제1 게이트 구조물(290)에 인접한 기판(100) 상부에 예를 들어, 인과 같은 n형 불순물을 도핑하여 플로팅 확산(Floating Diffusion: FD) 영역(300)을 형성할 수 있다.
제1 게이트 구조물(290), 감광 소자(210) 및 FD 영역(300)은 함께 전송 트랜지스터를 형성할 수 있다.
도 7을 참조하면, 식각 공정을 통해 기판(100) 상부를 부분적으로 제거하여 제5 트렌치(310)를 형성할 수 있으며, 이에 따라 기판(100) 상에는 액티브 패턴(320)이 형성될 수 있다. 액티브 패턴(320)은 기판(100) 상부로 돌출된 형상을 가지므로, 액티브 핀으로 지칭될 수도 있다.
예시적인 실시예들에 있어서, 제5 트렌치(310)는 일 방향으로 연장될 수 있으며, 상기 방향과 수직한 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라, 액티브 패턴(320)은 제5 트렌치(310)의 연장 방향으로 연장될 수 있으며, 이에 수직한 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제5 트렌치(310)를 형성하기 위한 상기 식각 공정 시, 실리콘을 포함하는 기판(100) 상부 및 액티브 패턴(320)의 표면은 손상을 받을 수 있으며, 실리콘 원자들의 결합이 불안정해질 수 있다.
도 8을 참조하면, 이온 주입 공정을 수행하여, 예를 들어, 불소(F) 이온과 같은 n형 불순물 이온을 기판(100) 상부 및 액티브 패턴(320)의 표면에 주입할 수 있다.
상기 이온 주입 공정을 수행함에 따라서, 기판(100) 상부 및 액티브 패턴(320)의 표면에 포함된 실리콘이 불소와 결합하여 실리콘-불소 공유 결합을 형성할 수 있으며, 이에 따라 불안정한 실리콘 원자들의 결합이 감소될 수 있다. 즉, 상기 이온 주입 공정에 의해서, 상기 식각 공정 시 손상된 기판(100) 상부 및 액티브 패턴(320)의 표면이 큐어링될 수 있다.
이와 같은 실리콘-불소 공유 결합이 형성된 실리콘-불소막은 기판(100) 상부 및 액티브 패턴(320)의 표면에 형성되어 제1 실리콘-불소막(330)을 형성할 수 있다. 한편, 상기 이온 주입 공정 시, FD 영역(300) 및 제1 게이트 전극(280)의 표면에도 각각 제2 및 제3 실리콘-불소막들(340, 350)이 형성될 수 있다.
이와는 달리, 상기 이온 주입 공정 시 이온 주입 마스크를 사용하여 FD 영역(300) 및 제1 게이트 전극(280)을 마스킹함으로써, 제2 및 제3 실리콘-불소막들(340, 350)은 형성되지 않고, 제1 실리콘-불소막(330)만이 형성되도록 할 수도 있다.
한편, 도 9를 참조하면, 상기 이온 주입 공정 시 주입되는 이온의 양 및 상기 이온 주입 공정의 시간에 따라서, 제1 내지 제3 실리콘-불소막(330, 340, 350)이 형성되는 영역이 도 8에 도시된 영역보다 더 클 수도 있다.
도 10을 참조하면, 예를 들어, 열 산화 공정을 수행하여 제2 게이트 절연막을 형성할 수 있다.
상기 제2 게이트 절연막은 기판(100)의 상면, 액티브 패턴(320)의 표면, FD 영역(300)의 상면, 및 제1 게이트 구조물(290)의 표면에 형성될 수 있으며, 예를 들어, 실리콘 산화물을 포함할 수 있다.
이후, 상기 제2 게이트 절연막 상에 제2 게이트 전극막을 형성하고, 상기 제2 게이트 전극막 및 상기 제2 게이트 절연막을 패터닝하여 각각 제2 게이트 전극(380) 및 제2 게이트 절연 패턴(370)을 형성할 수 있다. 이때, 제2 게이트 절연 패턴(370) 및 제2 게이트 전극(380)은 함께 제2 게이트 구조물(390)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(390)은 액티브 패턴(320)의 연장 방향에 수직한 방향으로 일정 길이만큼 연장될 수 있으며, 상기 연장 방향으로 배치된 하나 혹은 복수의 액티브 패턴들(320) 상에 형성될 수 있다.
이후, 제2 게이트 구조물(390)에 인접한 액티브 패턴(320) 부분들에 불순물을 도핑하여 소스/드레인 영역들을 형성할 수 있다. 즉, 제2 게이트 구조물(390)의 연장 방향과 수직한 방향으로 양 측들에 각각 형성된 액티브 패턴(320) 부분들에 상기 소스/드레인 영역들을 각각 형성할 수 있다. 상기 소스/드레인 영역들은 이온 주입 공정을 통해서, 예를 들어, 인과 같은 n형 불순물을 도핑함으로써 형성될 수 있다.
제2 게이트 구조물(390) 및 상기 소스/드레인 영역들은 함께 트랜지스터를 형성할 수 있으며, 예를 들어, 리셋 트랜지스터, 소스 팔로워(source follower) 트랜지스터 및 선택 트랜지스터 중 하나의 역할을 수행할 수 있다.
도 11을 참조하면, 제1 및 제2 게이트 구조물들(290, 390) 및 FD 영역(300)에 전기적으로 연결되는 비아 및 배선들을 형성할 수 있다.
구체적으로, 제1 게이트 구조물(290), 제2 게이트 구조물(390) 및 FD 영역(300)에 각각 연결되는 제1 내지 제3 비아들(402, 404, 420), 및 제1 내지 제3 비아들(402, 404, 420)에 각각 연결되는 제1 내지 제3 배선들(412, 414, 430)을 형성할 수 있으며, 이들보다 상부에 제4 배선들(440)을 추가적으로 형성할 수 있다.
제1 내지 제3 비아들(402, 404, 420) 및 제1 내지 제4 배선들(412, 414, 430, 440)은 싱글 다마신 공정, 듀얼 다마신 공정, 혹은 양각 패터닝 공정 등을 통해 형성될 수 있다.
이후, 제1 내지 제3 비아들(402, 404, 420) 및 제1 내지 제4 배선들(412, 414, 430, 440)을 커버하는 층간 절연막(450)을 형성할 수 있다.
다시 도 1을 참조하면, 기판(100)의 하부를 예를 들어, 그라인딩(grinding) 공정 및/또는 CMP 공정과 같은 연마 공정을 통해 제거할 수 있다. 이에 따라, 픽셀 분리 구조물(240)에 포함된 제2 매립 패턴 구조물(225)의 하부가 제거될 수 있다.
즉, 제2 매립 패턴 구조물(225)에 포함된 상기 코어 및 상기 측벽 패턴 구조물의 하부가 제거될 수 있으며, 픽셀 분리 구조물(240)은 기판(100)을 관통할 수 있다.
이후, 기판(100)의 저면에 접촉하는 평탄화 층(460)을 형성할 수 있으며, 평탄화 층(460) 아래에는 기판(100) 내에 형성된 픽셀 분리 구조물(240)에 상기 수직 방향으로 오버랩되는 위치에 간섭 방지 구조물(490)을 형성하고, 이를 커버하는 보호막(500)을 평탄화 층(460)의 저면에 형성할 수 있다.
이후, 간섭 방지 구조물(490)에 의해 서로 분리된 영역들에 각각 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층(520)을 형성할 수 있다. 예시적인 실시예들에 있어서, 컬러 필터 어레이 층(520)은 제1 컬러 필터(512), 제2 컬러 필터(514) 및 제3 컬러 필터(516)를 포함할 수 있다.
제1 내지 제3 컬러 필터들(512, 514, 516)은 평탄화 층(460) 아래에서 상기 수평 방향을 따라 서로 이격되도록 복수 개로 배열될 수 있다.
예시적인 실시예들에 있어서, 간섭 방지 구조물(490)은 상기 수직 방향으로 적층된 제1 및 제2 간섭 방지 패턴들(470, 480)을 포함하도록 형성할 수 있다.
이후, 컬러 필터 어레이 층(520) 및 보호막(500) 아래에 복수의 마이크로 렌즈들(530)을 형성할 수 있다. 예시적인 실시예들에 있어서, 각 마이크로 렌즈들(530)은 각 픽셀들에 포함된 컬러 필터 아래에 배치될 수 있다. 이와는 달리, 각 마이크로 렌즈들(530)은 서로 인접하는 복수의 픽셀들에 포함된 컬러 필터들, 예를 들어 동일한 색상의 컬러 필터들 아래에 공통적으로 배치되도록 형성될 수도 있다.
전술한 공정들을 통해 이미지 센서의 픽셀이 형성될 수 있다.
전술한 바와 같이, 제2 게이트 구조물(390)은 기판(100) 상부를 부분적으로 식각하여 제5 트렌치(310)를 형성함으로써 기판(100) 상부로 돌출된 액티브 패턴(320)을 형성하고, 상기 식각 공정에 의해 손상된 액티브 패턴(320)의 표면을 불소 이온을 주입하는 공정을 통해 큐어링한 후, 액티브 패턴(320)의 표면에 열 산화 공정을 통해 제2 게이트 절연 패턴(370)을 형성하고, 제2 게이트 절연 패턴(370) 상에 제2 게이트 전극(380)을 형성함으로써 형성될 수 있다.
이에 따라, 제2 게이트 구조물(390) 및 상기 소스/드레인 영역들을 포함하며 액티브 패턴(320) 상에 형성되는 트랜지스터는 핀펫(finFET)일 수 있으며, 평면 트랜지스터에 비해 개선된 전기적 특성을 가질 수 있다.
도 12는 예시적인 실시예들에 따른 이미지 센서에 포함된 픽셀을 설명하기 위한 단면도이며, 도 13은 상기 이미지 센서를 제조하는 방법을 설명하기 위한 단면도이다.
상기 이미지 센서는 실리콘-불소막 대신에 불소가 도핑된 폴리실리콘 막을 포함하는 것을 제외하고는 도 1을 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 12를 참조하면, 제2 게이트 구조물(390)과 액티브 패턴(320) 사이에는 불소가 도핑된 폴리실리콘 막(360)이 형성될 수 있다.
이는 도 13을 참조하면, 도 2 내지 도 7을 참조로 설명한 공정들을 수행한 후, 도 8을 참조로 설명한 이온 주입 공정을 수행하는 대신에, 불소가 도핑된 폴리실리콘 막(360)을 기판(100) 상면에 형성할 수 있다. 불소가 도핑된 폴리실리콘 막(360)은 불소 소스 가스 및 실리콘 소스 가스를 함께 사용하는 증착 공정을 수행함으로써 형성될 수 있다. 불소가 도핑된 폴리실리콘 막(360)이 형성됨으로 인해서, 이온 주입 공정을 통해 불소 이온을 도핑하는 것과 유사하게, 제5 트렌치(310) 형성을 위한 식각 공정 시, 액티브 패턴(320) 및 기판(100) 상부의 손상이 큐어링될 수 있다.
이후, 도 10을 참조로 설명한 공정들을 수행하여 제2 게이트 구조물(390)을 형성하며, 이때 제2 게이트 구조물(390)에 의해 커버되지 않는 불소가 도핑된 폴리실리콘 막(360) 부분은 제거될 수 있다.
이후, 도 11 및 도 1을 참조로 설명한 공정들을 수행함으로써 상기 이미지 센서를 제조할 수 있다.
도 14는 예시적인 실시예들에 따른 이미지 센서에 포함된 픽셀을 설명하기 위한 단면도이며, 도 15 및 16은 상기 이미지 센서를 제조하는 방법을 설명하기 위한 단면도들이다.
상기 이미지 센서는 핀펫 대신에 리세스 트랜지스터(Recessed Channel Array Transistor: RCAT)를 포함하는 것을 제외하고는 도 1을 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 14를 참조하면, 기판(100) 상에는 리세스가 형성될 수 있으며, 제2 게이트 구조물(390)은 상기 리세스를 매립하도록 형성될 수 있다.
이는 도 15를 참조하면, 도 2 내지 도 6을 참조로 설명한 공정들을 수행한 후, 도 7을 참조로 설명한 제5 트렌치(310) 형성 공정 대신에, 기판(100) 상에 리세스를 형성할 수 있다.
도 16을 참조하면, 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 실리콘-불소막(330)을 형성할 수 있으며, 이후 도 8 내지 도 11 및 도 1을 참조로 설명한 공정들을 수행함으로써 상기 이미지 센서를 제조할 수 있다.
다만, 도 12에는 제2 게이트 구조물(390)이 상기 리세스를 채울 뿐만 아니라 기판(100) 상으로 돌출된 형상을 갖지만, 본 발명의 개념은 이에 한정되지는 않으며, 제2 게이트 구조물(390)은 상기 리세스 내에만 형성될 수도 있다.
도 17은 예시적인 실시예들에 따른 이미지 센서에 포함된 픽셀을 설명하기 위한 단면도이며, 도 18은 상기 이미지 센서를 제조하는 방법을 설명하기 위한 단면도이다.
상기 이미지 센서는 실리콘-불소막 대신에 불소가 도핑된 폴리실리콘 막을 포함하는 것을 제외하고는 도 14를 참조로 설명한 이미지 센서와 실질적으로 동일하거나 유사하므로, 중복적인 설명은 생략한다.
도 17을 참조하면, 제2 게이트 구조물(390)과 액티브 패턴(320) 사이에는 불소가 도핑된 폴리실리콘 막(360)이 형성될 수 있다.
이는 도 18을 참조하면, 도 15를 참조로 설명한 공정들을 수행한 후, 불소가 도핑된 폴리실리콘 막(360)을 기판(100) 상면에 형성할 수 있다.
이후, 도 16 및 14를 참조로 설명한 공정들을 수행하여 상기 이미지 센서를 제조할 수 있다.
도 19는 예시적인 실시예들에 따른 이미지 센서를 설명하기 위한 평면도이고, 도 20은 도 19의 C-C'선을 따라 절단한 단면도이다.
상기 이미지 센서는 도 1을 참조로 설명한 픽셀과 실질적으로 동일하거나 유사한 픽셀을 포함하므로, 중복적인 설명은 생략한다. 다만 도 20에는 도 1에 도시된 픽셀이 180도 뒤집힌 형상으로 도시되어 있으며, 이에 따라 이하에서는 수직 방향으로 위와 아래가 바뀐 것으로 하여 설명한다.
이하에서는, 제1 기판(305)의 제1 면(302)에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하고, 제1 기판(305)의 제1 면(302)에 실질적으로 수직한 방향을 제3 방향(D3)으로 정의한다. 예시적인 실시예들에 있어서, 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.
도 19 및 20을 참조하면, 상기 이미지 센서는 제1 내지 제4 영역들(I, II, III, IV) 내에서 제3 방향(D3)을 따라 순차적으로 적층된 제2 기판(500), 제2 층간 절연막(520), 제1 층간 절연막(450), 제1 기판(305) 및 하부 평탄화 층(660)을 포함할 수 있으며, 제1 영역(I) 내에는 하부 평탄화 층(660) 상에 컬러 필터 어레이 층(780), 마이크로 렌즈(800) 및 투명 보호막(820)이 순차적으로 적층될 수 있고, 제2 및 제3 영역들(II, III) 내에는 하부 평탄화 층(660) 상에 배리어 패턴(700) 및 도전 패턴(710)이 적층될 수 있다. 도전 패턴(710) 상에는 광 차단 컬러 필터층(777)이 형성될 수 있으며, 이를 커버하는 상부 평탄화 층(810)이 도전 패턴(710) 상에 형성될 수 있고, 상부 평탄화 층(810) 상에는 투명 보호막(820)이 형성될 수 있다. 제4 영역(IV) 내에는 하부 평탄화 층(660) 상에 상부 평탄화 층(810) 및 투명 보호막(820)이 적층될 수 있다.
또한, 상기 이미지 센서는 제1 및 제2 영역들(I, II) 내에서 제1 층간 절연막(450) 내에 수용된 제1 내지 제4 배선들(412, 414, 430, 440) 및 제1 내지 제3 비아들(402, 404, 420), 제1 기판(305)을 관통하여 제3 방향(D3)으로 연장되는 픽셀 분리 구조물(240), 픽셀 분리 구조물(240)에 의해 정의되는 각 단위 픽셀 영역들 내에 형성된 감광 소자(210), 제1 기판(305) 아래에 형성된 소자 분리 구조물(250), 제1 기판(305)의 하부를 관통하여 연장되며 제1 기판(305)의 제1 면(302) 아래로 돌출된 하부가 제1 층간 절연막(450)에 의해 커버된 제1 게이트 구조물(290), 제1 게이트 구조물(290)에 인접한 제1 기판(305)의 하부에 형성된 FD 영역(300), 제1 기판(305)의 제1 면(302) 아래로 돌출된 액티브 핀(320), 액티브 핀(320) 아래에 형성된 제2 게이트 구조물(390), 및 제2 게이트 구조물(390) 상에 형성된 액티브 핀(320) 표면에 형성된 제1 실리콘-불소막(330, 도 1 참조)을 더 포함할 수 있다.
또한, 상기 이미지 센서는 제1 영역(I) 내에서 컬러 필터 어레이 층(780)이 포함하는 컬러 필터들(772, 774) 사이에 형성된 간섭 방지 구조물(725), 및 하부 평탄화 층(660) 상에 형성되어 간섭 방지 구조물(725)의 표면을 커버하는 보호막(760)을 더 포함할 수 있다.
또한, 상기 이미지 센서는 제3 영역(III) 내에서 제2 층간 절연막(520) 내에 수용된 제5 배선(510), 및 하부 평탄화 층(660), 제1 기판(305), 제1 층간 절연막(450), 및 제2 층간 절연막(520)의 상부를 관통하여 제4 및 제5 배선들(440, 510)에 공통적으로 접촉하는 제1 관통 비아 구조물을 더 포함할 수 있다.
또한, 상기 이미지 센서는 제4 영역(IV) 내에서 제2 층간 절연막(520) 내에 수용된 제5 배선(510), 하부 평탄화 층(660) 및 제1 기판(305)의 상부를 관통하는 도전성 패드(730), 및 하부 평탄화 층(660), 제1 기판(305), 제1 층간 절연막(450), 및 제2 층간 절연막(520)의 상부를 관통하여 제5 배선(510)에 접촉하는 제2 관통 비아 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상면에서 보았을 때, 제1 영역(I)은 정사각형 혹은 직사각형 형상을 가질 수 있고, 제2 영역(II)은 제1 영역(I)을 둘러쌀 수 있으며, 제3 영역(III)은 제2 영역(II)을 둘러쌀 수 있고, 제4 영역(IV)은 제3 영역(III)을 둘러쌀 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않을 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)은 액티브 픽셀들이 형성되는 액티브 픽셀 영역일 수 있고, 제2 영역(II)은 OB 픽셀들이 형성되는 OB 픽셀 영역일 수 있으며, 제3 영역(III)은 상기 제1 관통 비아 구조물이 형성되는 스택(stack) 영역일 수 있고, 제4 영역(IV)은 도전성 패드들(730)이 형성되는 패드 영역일 수 있다.
제1 기판(305)은 제1 면(302) 및 이에 대향하는 제2 면(304)을 포함할 수 있으며, 제2 기판(500)은 제3 면(502) 및 이에 대향하는 제4 면(504)을 포함할 수 있다. 도면 상에서, 제1 면(302)은 제2 면(304)보다 하부에 위치하고 있고, 제3 면(502)은 제4 면(504)보다 상부에 위치하고 있다.
예시적인 실시예들에 있어서, 제1 기판(305)의 일부 혹은 전부에는 p형 불순물이 도핑되어 p형 웰이 형성될 수 있다.
픽셀 분리 구조물(240)은 제1 기판(305)의 제1 및 제2 영역들(I, II) 내에서 제3 방향(D3)을 따라 연장될 수 있으며, 상부에서 보았을 때 제1 및 제2 방향들(D1, D2)로 배열된 격자 형상을 가질 수 있다. 픽셀 분리 구조물(240)에 의해 정의되는 상기 단위 픽셀 영역은 각 제1 및 제2 방향들(D1, D2)을 따라 복수 개로 배열될 수 있다.
예시적인 실시예들에 있어서, 감광 소자(210)는 포토다이오드(PD)의 일부일 수 있다. 감광 소자(210)는 제1 기판(305)의 제1 및 제2 영역들(I, II) 내에 형성된 픽셀 분리 구조물(240)에 의해 정의되는 상기 각 단위 픽셀 영역들 내에 형성될 수 있지만, 제1 기판(305)의 제2 영역(II) 내에서 픽셀 분리 구조물(240)에 의해 정의되는 일부 단위 픽셀 영역 내에는 형성되지 않을 수도 있다.
제1 게이트 구조물(290)는 제1 기판(305)의 제1 면(302)으로부터 제3 방향(D3)을 따라 위로 연장되는 매립부, 및 상기 매립부 아래에 형성되어 제1 기판(305)의 제1 면(302)보다 낮은 저면을 갖는 돌출부를 포함할 수 있다.
FD 영역(300)는 제1 기판(305)의 제1 면(302)에 인접하면서 제1 게이트 구조물(290)에 인접하는 부분에 형성될 수 있으며, 예를 들어, n형 불순물이 도핑된 영역일 수 있다.
각 제1 및 제2 층간 절연막들(450, 520)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 이보다 낮은 유전율을 갖는 저유전 물질을 포함할 수 있다.
일 실시예에 있어서, 하부 평탄화 층(660)은 제3 방향(D3)을 따라 순차적으로 적층된 제1 내지 제5 막들(610, 620, 630, 640, 650)을 포함할 수 있다. 예를 들어, 제1 내지 제5 막들(610, 620, 630, 640, 650)은 각각 알루미늄 산화물, 하프늄 산화물, 실리콘 산화물, 실리콘 질화물 및 하프늄 산화물을 포함할 수 있다.
간섭 방지 구조물(725)은 제3 방향(D3)을 따라 픽셀 분리 구조물(240)과 오버랩되도록 하부 평탄화 층(660) 상에 형성될 수 있으며, 상면에서 보았을 때 격자 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 간섭 방지 구조물(725)은 제3 방향(D3)으로 적층된 제1 간섭 방지 패턴(705) 및 제2 간섭 방지 패턴(715)을 포함할 수 있다.
예시적인 실시예들에 있어서, 광 차단 컬러 필터층(777)은 컬러 필터 어레이 층(780)에 포함된 제1 및 제2 컬러 필터들(722, 724) 및 제3 컬러 필터 중에서 상대적으로 긴 파장 영역의 광을 흡수하고 상대적으로 짧은 파장 영역의 광을 투과시키는 제2 컬러 필터(724)와 동일한 조성물을 포함할 수 있다.
광 차단 컬러 필터층(777)은 제2 및 제3 영역들(II, III) 내에서 하부 평탄화 층(660) 및 상기 제1 관통 비아 구조물 상에 형성될 수 있으며, 제1 영역(I)으로부터 상기 수평 방향으로 일정한 거리만큼 이격될 수 있다.
상기 제1 관통 비아 구조물은 하부 평탄화 층(660), 제1 기판(305), 제1 층간 절연막(450), 및 제2 층간 절연막(520)의 상부를 관통하여 제3 방향(D3)으로 연장되는 제4 매립 패턴(740), 제4 매립 패턴(740)의 측벽 및 저면을 커버하는 도전 패턴(710), 도전 패턴(710)의 측벽 및 저면을 커버하는 배리어 패턴(700), 및 제4 매립 패턴(740)의 상면에 형성된 제1 캐핑 패턴(745)을 포함할 수 있다.
또한, 상기 제2 관통 비아 구조물은 하부 평탄화 층(660), 제1 기판(305), 제1 층간 절연막(450), 및 제2 층간 절연막(520)의 상부를 관통하여 제3 방향(D3)으로 연장되는 제5 매립 패턴(750), 제5 매립 패턴(750)의 측벽 및 저면을 커버하는 도전 패턴(710), 도전 패턴(710)의 측벽 및 저면을 커버하는 배리어 패턴(700), 및 제5 매립 패턴(750)의 상면에 형성된 제2 캐핑 패턴(745)을 포함할 수 있다.
각 제4 및 제5 매립 패턴들(740, 750)은 예를 들어, 저 굴절률 물질(LRIM)을 포함할 수 있으며, 각 제1 및 제2 캐핑 패턴들(745, 755)은 예를 들어, 포토레지스트 물질을 포함할 수 있다.
이때, 상기 제1 관통 비아 구조물에 포함된 도전 패턴(710) 부분은 제4 및 제5 배선들(440, 510)에 공통적으로 접촉하여 이들을 서로 전기적으로 연결할 수 있고, 상기 제2 관통 비아 구조물에 포함된 도전 패턴(710) 부분은 제5 배선(510)에 접촉하여 이에 전기적으로 연결될 수 있다.
도전 패턴(710)은 상기 제1 및 제2 관통 비아 구조물에 포함될 뿐만 아니라, 제2 내지 제4 영역들(II, III, IV) 내에서 하부 평탄화 층(660) 상에도 형성될 수 있다. 이때, 제2 및 제3 영역들(II, III) 내에 형성된 도전 패턴(710) 부분은 광 차단 금속 패턴으로 지칭될 수도 있다.
배리어 패턴(700)은 금속 질화물을 포함할 수 있으며, 도전 패턴(710)은 금속을 포함할 수 있다.
도전성 패드(730)는 외부 배선과 전기적으로 연결되어, 상기 액티브 픽셀 및/또는 상기 OB 픽셀에 전기적 신호를 입력하거나 혹은 상기 액티브 픽셀 및/또는 상기 OB 픽셀로부터 전기적 신호가 출력되는 통로가 될 수 있다. 도전성 패드(730)는 예를 들어, 알루미늄과 같은 금속을 포함할 수 있다. 도전성 패드(730)의 측벽 및 저면은 도전 패턴(710)에 의해 커버될 수 있다.
마이크로 렌즈(800)는 제1 영역(I) 내에서 컬러 필터 어레이 층(780) 및 보호막(760) 상에 형성될 수 있고, 상부 평탄화 층(810)은 제2 내지 제4 영역들(II, III, IV) 내에서 광 차단 컬러 필터층(777) 및 상기 제2 관통 비아 구조물 상에 형성될 수 있으며, 다만 제4 영역(IV) 내에 형성되어 도전성 패드(730)의 상면을 노출시키는 제3 개구(830)를 포함할 수 있다. 예시적인 실시예들에 있어서, 마이크로 렌즈(800) 및 상부 평탄화 층(810)은 서로 동일한 물질, 예를 들어 투과도가 높은 포토레지스트 물질을 포함할 수 있다.
투명 보호막(820)은 마이크로 렌즈(800) 및 상부 평탄화 층(810) 상에 형성될 수 있다. 투명 보호막(820)은 예를 들어, SiO, SiOC, SiC, SiCN 등을 포함할 수 있다.
상기 이미지 센서는 도 1을 참조로 설명한 핀펫으로 형성된 트랜지스터, 및 상기 트랜지스터가 형성되는 액티브 패턴(320)의 표면에 형성된 제1 실리콘-불소막(330)을 포함할 수 있으며, 이에 따라 평면 트랜지스터에 비해 개선된 전기적 특성을 가질 수 있다.
도 21 내지 도 27은 예시적인 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다. 상기 이미지 센서의 제조 방법은 도 2 내지 도 11을 참조로 설명한 픽셀 형성 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 중복적인 설명은 생략한다.
도 21을 참조하면, 도 2 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 내지 제4 영역들(I, II, III, IV)을 포함하는 제1 기판(305) 내에 픽셀 분리 구조물(240), 소자 분리 구조물(250), 불순물 영역(160) 및 감광 소자(210)를 형성하고, 제1 게이트 구조물(290) 및 FD 영역(300)을 형성한 후, 액티브 패턴(320) 및 제2 게이트 구조물(390)을 형성할 수 있다.
도 22를 참조하면, 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 기판(305)의 제1 면(302) 상에 제1 내지 제3 비아들(402, 404, 420) 및 제1 내지 제4 배선들(412, 414, 430, 440)을 수용하는 제1 층간 절연막(450)을 형성할 수 있다.
도 23을 참조하면, 서로 대향하는 제3 및 제4 면들(502, 504)을 갖는 제2 기판(500)의 제3 면(502) 상에 제5 배선(510) 및 이들에 연결된 제3 비아들(도시되지 않음)을 수용하는 제2 층간 절연막(520)을 형성할 수 있다.
도면 상에서는 제5 배선(510)이 제3 방향(D3)으로 3개의 층들에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 임의의 복수의 층들에 형성될 수 있다.
도 24를 참조하면, 제1 기판(305) 상의 제1 층간 절연막(450)과 제2 기판(500) 상의 제2 층간 절연막(520)을 서로 본딩할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 층간 절연막들(450, 520)은 본딩막(도시되지 않음)을 통해 서로 본딩될 수 있다. 이와는 달리, 제1 및 제2 층간 절연막들(450, 520)은 별도의 본딩막 없이 서로 본딩될 수도 있다. 제1 및 제2 층간 절연막들(450, 520)을 서로 본딩한 후, 제1 기판(305)의 제2 면(304)이 상부를 향하도록 상기 본딩된 구조물을 뒤집을 수 있으며, 이하에서는 제1 기판(305)의 제2 면(304)이 상부를 향하는 것으로 간주하고 기술하도록 한다.
제1 및 제2 기판들(305, 500)을 서로 본딩함에 따라서, 제2 기판(500)에 형성된 제5 배선들(510)은 제3 및 제4 영역들(III, IV) 내에 배치될 수 있다.
도 25를 참조하면, 제1 기판(305)의 제2 면(304)에 인접한 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 제1 기판(305)의 제2 면(304)에 인접한 부분은 예를 들어, 그라인딩(grinding) 공정, CMP 공정 등과 같은 연마 공정을 통해 제거될 수 있다. 이에 따라, 픽셀 분리 구조물(240)에 포함된 제2 매립 패턴 구조물(225)이 부분적으로 제거될 수 있으며, 픽셀 분리 구조물(240)은 제1 기판(305)을 관통할 수 있다.
이후, 제1 기판(305)의 제2 면(304) 상에 하부 평탄화 층(660)을 형성할 수 있다.
일 실시예에 있어서, 하부 평탄화 층(660)은 제3 방향(D3)을 따라 순차적으로 적층된 제1 내지 제5 막들(610, 620, 630, 640, 650)을 포함할 수 있다.
이후, 제3 영역(III)에서 하부 평탄화 층(660), 제1 기판(305), 제1 층간 절연막(450), 및 제2 층간 절연막(520)의 상부를 제거하여 제1 개구(670)를 형성하고, 제4 영역(IV)에서 하부 평탄화 층(660) 및 제1 기판(305)의 상부를 제거하여 제6 트렌치(680)를 형성하며, 제4 영역(IV)에서 하부 평탄화 층(660), 제1 층간 절연막(450), 및 제2 층간 절연막(520)의 상부를 제거하여 제2 개구(690)를 형성할 수 있다.
제1 개구(670)는 제1 층간 절연막(450) 내에 형성된 제4 배선(440) 및 제2 층간 절연막(520) 내에 형성된 제5 배선(510)을 노출시킬 수 있으며, 제2 개구(690)는 제2 층간 절연막(520) 내에 형성된 제5 배선(510)을 노출시킬 수 있다.
도 26을 참조하면, 제1 및 제2 개구들(670, 690) 및 제6 트렌치(680)의 저면과 측벽, 및 하부 평탄화 층(660)의 상면에 배리어 막 및 제1 도전막을 순차적으로 형성하고, 상기 제1 도전막 상에 제6 트렌치(680)를 채우는 제2 도전막을 형성한 후, 상기 제1 도전막의 상면이 노출될 때까지 상기 제2 도전막 상부를 평탄화할 수 있다.
이에 따라, 제4 영역(IV)에 형성된 제6 트렌치(680) 내에는 상기 제1 도전막 상에 도전성 패드(730)가 형성될 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
이후, 상기 제1 도전막 및 도전성 패드(730)의 상면에 제1 및 제2 개구들(670, 690)을 채우는 제4 매립막을 형성한 후, 상기 절연막의 상면이 노출될 때까지 상기 제4 매립막의 상부를 평탄화할 수 있다.
이후, 상기 제4 매립막에 대해 추가적인 식각 공정을 수행함으로써, 제3 영역(III)에 형성된 제1 개구(670) 내에는 상기 제1 도전막 상에 제4 매립 패턴(740)이 형성될 수 있으며, 제4 영역(IV)에 형성된 제2 개구(690) 내에는 상기 제1 도전막 상에 제5 매립 패턴(750)이 형성될 수 있다.
이후, 제4 및 제5 매립 패턴들(740, 750), 및 상기 절연막 상에 캐핑막을 형성하고 이를 패터닝하여, 제4 및 제5 매립 패턴들(740, 750) 상에 각각 제1 및 제2 캐핑 패턴들(745, 755)을 형성할 수 있다.
이후, 제1 영역(I)에 형성된 상기 배리어 막 및 상기 제1 도전막 부분을 패터닝하여 각각 제1 간섭 방지 패턴(705) 및 제2 간섭 방지 패턴(715)을 형성할 수 있으며, 제2 영역(II)에 형성된 상기 배리어 막 및 상기 제1 도전막 부분은 각각 배리어 패턴(700) 및 도전 패턴(710)으로 잔류할 수 있다. 제1 및 제2 간섭 방지 패턴들(705, 715)은 함께 간섭 방지 구조물(725)을 형성할 수 있다.
한편, 제1 영역(I)에서는 하부 평탄화 층(660)의 상면이 부분적으로 노출될 수 있다.
제3 영역(III)에 형성된 제1 개구(670) 내에 순차적으로 적층된 배리어 패턴(700) 부분, 도전 패턴(710) 부분, 제4 매립 패턴(740) 및 제1 캐핑 패턴(745)은 함께 제1 관통 비아 구조물을 형성할 수 있으며, 제4 영역(IV)에 형성된 제2 개구(690) 내에 순차적으로 적층된 배리어 패턴(700) 부분, 도전 패턴(710) 부분, 제5 매립 패턴(750) 및 제2 캐핑 패턴(755)은 함께 제2 관통 비아 구조물을 형성할 수 있다.
이후, 제1 영역(I)에서 하부 평탄화 층(660) 및 간섭 방지 구조물(725) 상에 보호막(760)을 형성할 수 있다.
도 27을 참조하면, 제1 영역(I) 내에서 보호막(760) 상에 제1 컬러 필터(772), 제2 컬러 필터(774) 및 제3 컬러 필터를 포함하는 컬러 필터 어레이 층(780)을 형성할 수 있으며, 제2 및 제3 영역들(II, III) 내에서 도전 패턴(710) 및 상기 제1 관통 비아 구조물 상에 광 차단 컬러 필터층(777)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 컬러 필터들(772, 774) 및 상기 제3 컬러 필터는 보호막(760), 도전 패턴(710), 제1 및 제2 캐핑 패턴들(745, 755) 및 도전성 패드(730) 상에 컬러 필터막을 예를 들어, 스핀 코팅 공정을 통해 증착한 후, 이에 대한 노광 공정 및 현상 공정을 수행함으로써 형성될 수 있다.
한편, 광 차단 컬러 필터층(777)은 컬러 필터 어레이 층(780)에 포함된 컬러 필터들 중 일부, 예를 들어, 제2 컬러 필터(774)와 함께 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 컬러 필터(772), 제2 컬러 필터(774) 및 상기 제3 컬러 필터는 각각 녹색 컬러 필터(G), 청색 컬러 필터(B) 및 적색 컬러 필터(R)일 수 있으며, 이들 순서대로 형성될 수 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 각 컬러 필터들은 이와는 다른 색상의 컬러 필터일 수도 있다.
다시 도 19 및 20을 참조하면, 제1 내지 제4 영역들(I, II, III, IV) 내에서 컬러 필터 어레이 층(780), 보호막(760), 광 차단 컬러 필터층(777), 도전성 패드(730) 및 제2 캐핑 패턴(755) 상에 상부 평탄화 층(810)을 형성한 후, 제1 영역(I)에서 상부 평탄화 층(810)에 대한 패터닝 공정 및 리플로우 공정을 수행하여 마이크로 렌즈(800)를 형성할 수 있다.
이후, 마이크로 렌즈(800) 및 상부 평탄화 층(810) 상에 투명 보호막(820)을 형성하고, 제4 영역(IV)에서 도전성 패드(730)와 제7 방향(D7)으로 오버랩되는 투명 보호막(820) 부분 및 그 하부의 상부 평탄화 층(810)을 제거하여 도전성 패드(730)의 상면을 노출시키는 제3 개구(830)를 형성할 수 있다.
이후, 도전성 패드(730)에 전기적으로 연결되는 상부 배선(도시되지 않음)을 추가적으로 형성함으로써 상기 이미지 센서의 제조를 완성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
110, 115, 150, 260, 310, 680: 제1 내지 제6 트렌치
120, 130: 제1, 제2 패드막 125, 135: 제1, 제2 패드
140, 190: 제1, 제2 매립막
145, 195, 205, 740, 750: 제1 내지 제5 매립 패턴
160: 불순물 영역 170, 180: 제1, 제2 측벽막
175, 185: 제1, 제2 측벽 패턴 210: 감광 소자
235, 225: 제1, 제2 매립 패턴 구조물
240: 픽셀 분리 구조물 250: 소자 분리 구조물
270, 370: 제1, 제2 게이트 절연 패턴
280, 380: 제1, 제2 게이트 전극 290, 390: 제1, 제2 게이트 구조물
300: FD 영역 305, 500: 제1, 제2 기판
320: 액티브 패턴
330, 340, 350: 제1 내지 제3 실리콘-불소막
360: 불소가 도핑된 폴리실리콘 막
402, 404, 420: 제1 내지 제3 비아
412, 414, 430, 440, 510: 제1 내지 제5 배선
450, 520: 제1, 제2 층간 절연막 460: 평탄화 층
610, 620, 630, 640, 650: 제1 내지 제5 막
660, 810: 하부, 상부 평탄화 층 670, 690, 830: 제1 내지 제3 개구
700: 배리어 패턴 705, 715: 제1, 제2 간섭 방지 패턴
710: 도전 패턴 725: 간섭 방지 구조물
730: 도전성 패드 760: 보호막
772, 774: 제1, 제2 컬러 필터 777: 광 차단 컬러 필터층
780: 컬러 필터 어레이 층 800: 마이크로 렌즈
820: 투명 보호막

Claims (10)

  1. 기판의 상면에 수직한 수직 방향으로 상기 기판을 관통하여, 단위 픽셀들이 각각 형성되는 단위 픽셀 영역들을 정의하는 픽셀 분리 구조물;
    상기 각 단위 픽셀 영역들 내에 형성된 감광 소자;
    상기 기판 상에 형성된 트랜지스터;
    상기 기판 아래에 형성되며, 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 및
    상기 컬러 필터 어레이 층 아래에 형성된 마이크로 렌즈를 포함하며,
    상기 트랜지스터는
    상기 기판의 상면으로부터 위로 돌출된 액티브 핀 상에 형성된 게이트 구조물; 및
    상기 게이트 구조물에 인접한 상기 액티브 핀 부분들에 형성된 소스/드레인 영역들을 포함하는 이미지 센서.
  2. 제1항에 있어서, 상기 게이트 구조물 아래의 상기 액티브 핀 부분에 형성된 실리콘-불소막을 더 포함하는 이미지 센서.
  3. 제2항에 있어서, 상기 게이트 구조물은
    상기 실리콘-불소막 상에 형성된 게이트 절연 패턴; 및
    상기 게이트 절연 패턴 상에 형성된 게이트 전극을 포함하는 이미지 센서.
  4. 제1항에 있어서, 상기 게이트 구조물과 상기 액티브 핀 사이에 형성된 불소가 도핑된 폴리실리콘 막을 더 포함하는 이미지 센서.
  5. 제4항에 있어서, 상기 게이트 구조물은
    상기 불소가 도핑된 폴리실리콘 막 상에 형성된 게이트 절연 패턴; 및
    상기 게이트 절연 패턴 상에 형성된 게이트 전극을 포함하는 이미지 센서.
  6. 제1항에 있어서, 상기 게이트 구조물은 제1 게이트 구조물이고,
    상기 감광 소자의 상면에 접촉하는 제2 게이트 구조물; 및
    상기 기판 상부에 형성되어 상기 제2 게이트 구조물에 접촉하는 플로팅 확산(FD) 영역을 더 포함하며,
    상기 제2 게이트 구조물, 상기 감광 소자 및 상기 FD 영역은 함께 전송 트랜지스터를 형성하는 이미지 센서.
  7. 제1항에 있어서, 상기 트랜지스터는 리셋 트랜지스터, 소스 팔로워(source follower) 트랜지스터 및 선택 트랜지스터 중 하나인 이미지 센서.
  8. 제1항에 있어서, 상기 액티브 핀은 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 기판의 상면에 평행하며 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 게이트 구조물은 상기 제2 방향으로 연장되어 상기 복수의 액티브 핀들 상에 형성된 이미지 센서.
  9. 기판의 상면에 수직한 수직 방향으로 상기 기판을 관통하여, 단위 픽셀들이 각각 형성되는 단위 픽셀 영역들을 정의하는 픽셀 분리 구조물;
    상기 각 단위 픽셀 영역들 내에 형성된 감광 소자;
    상기 기판 상에 형성된 트랜지스터;
    상기 기판 아래에 형성되며, 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 및
    상기 컬러 필터 어레이 층 아래에 형성된 마이크로 렌즈를 포함하며,
    상기 트랜지스터는
    상기 기판 상에 형성된 게이트 구조물; 및
    상기 게이트 구조물에 인접한 상기 기판 부분들에 형성된 소스/드레인 영역들을 포함하며,
    상기 게이트 구조물 아래에 형성된 상기 기판 상부에는 실리콘-불소막이 형성된 이미지 센서.
  10. 제1 기판;
    상기 제1 기판 상에 형성되며, 제1 배선들을 수용하는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성되며, 제2 배선들을 수용하는 제2 층간 절연막;
    상기 제2 층간 절연막 상에 형성된 제2 기판;
    상기 제2 기판 내부에 형성되어 단위 픽셀들이 각각 형성되는 단위 픽셀 영역들을 정의하는 픽셀 분리 구조물;
    상기 제2 기판의 상기 각 단위 픽셀 영역들 내에 형성된 감광 소자;
    상기 제2 기판의 하부를 관통하여 상기 감광 소자에 접촉하는 제1 게이트 구조물;
    상기 제1 게이트 구조물에 인접하는 상기 제2 기판의 하부에 형성된 플로팅 확산(FD) 영역;
    상기 기판의 하면으로부터 아래로 돌출된 액티브 핀 상에 형성된 제2 게이트 구조물;
    상기 제2 기판 상에 형성된 하부 평탄화 층;
    상기 하부 평탄화 층 상에 형성되며, 복수의 컬러 필터들을 포함하는 컬러 필터 어레이 층; 및
    상기 컬러 필터 어레이 층 상에 형성된 마이크로 렌즈를 포함하는 이미지 센서.
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