KR20230096402A

KR20230096402A - 전계 발광 표시 장치

Info

Publication number: KR20230096402A
Application number: KR1020210185853A
Authority: KR
Inventors: 김보성; 유남석; 김광종
Original assignee: 엘지디스플레이 주식회사
Priority date: 2021-12-23
Filing date: 2021-12-23
Publication date: 2023-06-30
Also published as: EP4203649A1; CN116367608A; US20230209857A1

Abstract

본 발명은 제1 전극과 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 구비된 제1 발광층을 포함하여 이루어진 제1 스택; 상기 제1 스택과 상기 제2 전극 사이에 구비된 제2 발광층을 포함하여 이루어진 제2 스택; 및 상기 제1 스택과 상기 제2 스택 사이에 구비된 제1 N형 전하 생성층과 제1 P형 전하 생성층을 포함하여 이루어진 전하 생성층을 포함하고, 상기 제2 스택은 상기 제2 발광층과 상기 제2 전극 사이에서 차례로 적층된 제2 N형 전하 생성층, 제2 P형 전하 생성층, 및 제3 N형 전하 생성층을 포함하여 이루어진 전계 발광 표시 장치를 제공한다.

Description

전계 발광 표시 장치{Electroluminescent Display Device}

본 발명은 전계 발광 표시 장치에 관한 것이다.

전계 발광 표시 장치는 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 구비된 발광층을 포함하여 이루어지며, 상기 두 개의 전극 사이의 전계에 의해 상기 발광층이 발광함으로써 화상을 표시한다.

상기 발광층은 전자와 정공의 결합에 의해 엑시톤(exciton)이 생성되고 생성된 엑시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광을 하는 유기물을 포함하여 이루어질 수 있다.

이와 같은 전계 발광 표시 장치는 온도가 변화됨에 따라 그 특성의 변화가 커질 경우에는 다양한 기술 분야에 적용되기 어렵다.

일 예로, 종래의 전계 발광 표시 장치의 경우 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 특성이 떨어지는 문제가 있다.

즉, 실온의 환경에서는 전계 발광 표시 장치의 휘도 변화가 거의 없지만 고저온의 환경에서는 전계 발광 표시 장치의 휘도 변화가 커지는 문제가 있다.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 고저온의 환경에서도 휘도 변화가 적은 전계 발광 표시 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해서, 본 발명은 제1 전극과 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 구비된 제1 발광층을 포함하여 이루어진 제1 스택; 상기 제1 스택과 상기 제2 전극 사이에 구비된 제2 발광층을 포함하여 이루어진 제2 스택; 및 상기 제1 스택과 상기 제2 스택 사이에 구비된 제1 N형 전하 생성층과 제1 P형 전하 생성층을 포함하여 이루어진 전하 생성층을 포함하고, 상기 제2 스택은 상기 제2 발광층과 상기 제2 전극 사이에서 차례로 적층된 제2 N형 전하 생성층, 제2 P형 전하 생성층, 및 제3 N형 전하 생성층을 포함하여 이루어진 전계 발광 표시 장치를 제공한다.

본 발명은 또한 제1 전극과 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 구비된 발광층; 및 상기 발광층과 상기 제2 전극 사이에서 차례로 적층된 제1 N형 전하 생성층, 제1 P형 전하 생성층, 및 제2 N형 전하 생성층을 포함하여 이루어진 전계 발광 표시 장치를 제공한다.

본 발명은 또한 적색의 광을 방출하는 적색 서브 화소; 녹색의 광을 방출하는 녹색 서브 화소; 및 청색의 광을 방출하는 청색 서브 화소를 포함하여 이루어지고, 상기 적색 서브 화소, 상기 녹색 서브 화소 및 상기 청색 서브 화소 각각은 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 구비된 적어도 하나의 발광층을 포함하여 이루어지고, 상기 녹색 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 거리는 상기 적색 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 거리 및 상기 청색 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 거리보다 긴 전계 발광 표시 장치를 제공한다.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.

본 발명의 일 실시예에 따르면, 발광층과 제2 전극 사이에 차례로 적층된 제2 N형 전하 생성층, 제2 P형 전하 생성층, 및 제3 N형 전하 생성층이 포함됨으로써, 예로서 녹색 서브 화소의 두께가 증가되고 그에 따라 커패시턴스가 줄어들게 됨으로써 전계 발광 표시 장치의 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity)의 변화가 감소되는 효과가 있다.

또한, 본 발명의 일 실시예에 따르면, 발광층과 제2 전극 사이에 차례로 적층된 제2 N형 전하 생성층, 제2 P형 전하 생성층, 및 제3 N형 전하 생성층이 포함됨으로써, 예로서 녹색 서브 화소의 두께 증가에도 불구하고 구동 전압이 증가되지 않고 효율 및 수명이 저하되지 않는 효과가 있다.

도 1은 서브 화소별 커패시턴스 감소량에 따른 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 특성 변화를 보여주는 그래프이다.
도 2는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도이다.
도 6은 비교예 1 내지 3 및 실시예 1 내지 2의 전류밀도-전압(Current density-Voltage) 곡선을 도시한 것이다.
도 7은 비교예 1 내지 3 및 실시예 1 내지 2의 커패시턴스-전압(Capacitance-Voltage) 곡선을 도시한 것이다.
도 8은 실시예 1에서 제2 N형 전하 생성층, 제2 P형 전하 생성층 및 제3 N형 전하 생성층 사이의 두께 변화에 따른 전류밀도-전압(Current density-Voltage) 곡선을 도시한 것이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.

본 발명자는 온도의 변화에 따라 전계 발광 표시 장치의 휘도가 변하는 문제를 개선하기 위해서 연구를 진행할 결과, 전계 발광 표시 장치의 제1 전극과 제2 전극 사이의 커패시턴스(Capacitance)를 줄일 경우 온도 변화에 따른 휘도 변화량이 감소함을 확인하였는데, 그에 대해서 도 1을 참조하여 설명하기로 한다.

도 1은 서브 화소별 커패시턴스 감소량에 따른 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 특성 변화를 보여주는 그래프이다.

도 1에서 세로축은 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 변화 비율을 나타내는 것으로서, 0.00%는 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 변화가 없음을 의미한다.

도 1의 가로축에서, 기준 샘플은 측정된 적색(R) 서브 화소, 녹색(G) 서브 화소 및 청색(B) 서브 화소의 커패시턴스를 100%로 가정한 기준이 되는 샘플이다.

도 1의 가로축에서, 녹색 변화 샘플은 적색(R) 서브 화소와 청색(B) 서브 화소 각각의 경우 커패시턴스가 기준 샘플과 동일한 100%이고 녹색(G) 서브 화소의 경우 커패시턴스가 기준 샘플 대비 80% 및 60%로 낮춘 샘플이다.

도 1의 가로축에서, 청색 변화 샘플은 적색(R) 서브 화소와 녹색(G) 서브 화소 각각의 경우 커패시턴스가 기준 샘플과 동일한 100%이고 청색(B) 서브 화소의 경우 커패시턴스가 기준 샘플 대비 80% 및 60%로 낮춘 샘플이고,

도 1의 가로축에서, 적색 변화 샘플은 녹색(G) 서브 화소와 청색(B) 서브 화소 각각의 경우 커패시턴스가 기준 샘플과 동일한 100%이고 적색(R) 서브 화소의 경우 커패시턴스가 기준 샘플 대비 80% 및 60%로 낮춘 샘플이다.

도 1에서 알 수 있듯이, 기준 샘플의 경우에 있어서 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 변화비율은 1.27%로 매우 높음을 알 수 있다.

한편, 녹색 변화 샘플의 경우에 있어서 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 변화비율은 각각 1.08% 및 0.87%로 기준 샘플 대비 상당히 줄어듦을 알 수 있다.

또한, 청색 변화 샘플의 경우에 있어서 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 변화비율은 각각 1.19% 및 1.24%로 기준 샘플 대비 다소 줄어들기는 하지만 녹색 변화 샘플에 비해서는 크게 줄어들지 않음을 알 수 있다.

또한, 적색 변화 샘플의 경우에 있어서 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 변화비율은 각각 1.21% 및 1.18%로 기준 샘플 대비 다소 줄어들기는 하지만 녹색 변화 샘플에 비해서는 크게 줄어들지 않음을 알 수 있다.

결국, 도 1에서 알 수 있듯이, 적색(R) 서브 화소의 커패시턴스를 줄이는 경우 및 청색(B) 서브 화소의 커패시턴스를 줄이는 경우보다 녹색(G) 서브 화소의 커패시턴스를 줄이는 경우가 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 변화비율을 낮추는데 보다 효과적임을 알 수 있다.

따라서, 본 발명의 일 실시예에 따르면, 전계 발광 표시 장치의 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 변화비율을 낮추기 위해서 녹색(G) 서브 화소의 커패시턴스를 줄이고, 녹색(G) 서브 화소의 커패시턴스를 줄이기 위해서 녹색(G) 서브 화소의 두께를 증가시키는 구성을 채택할 수 있지만, 반드시 그에 한정되는 것은 아니다.

이하, 녹색(G) 서브 화소의 두께를 증가시키기 위한 본 발명의 다양한 실시예에 대해서 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도이다.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 전계 발광 표시 장치는 적색(R) 서브 화소(subpixel), 녹색(G) 서브 화소(subpixel), 및 청색(B) 서브 화소(subpixel)를 포함하여 이루어진다.

상기 적색(R) 서브 화소(subpixel), 녹색(G) 서브 화소(subpixel), 및 청색(B) 서브 화소(subpixel) 각각은 제1 전극(1^st electrode), 제2 전극(2^nd electrode), 및 상기 제1 전극(1^st electrode)과 상기 제2 전극(2^nd electrode) 사이에 차례로 적층된 제1 스택(1^st Stack), 제1 전하 생성층(1^st N-CGL, 1^st P-CGL), 및 제2 스택(2^nd Stack)을 포함하여 이루어질 수 있다.

상기 제1 전극(1^st electrode)은 전계 발광 표시 장치의 애노드(Anode)로 기능할 수 있고, 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel) 각각에 분리되도록 패턴 형성될 수 있다.

상기 제2 전극(2^nd electrode)은 전계 발광 표시 장치의 캐소드(Cathode)로 기능할 수 있고, 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 분리되지 않고 연속된 공통 전극으로 형성될 수 있다.

본 발명의 일 실시예에 따른 전계 발광 표시 장치가 상부 발광(Top emission)인 경우에는 상기 제1 전극(1^st electrode)은 반사 전극을 포함하여 이루어지고, 상기 제2 전극(2^nd electrode)은 투명 전극 또는 반투명 전극을 포함하여 이루어질 수 있다. 또는, 본 발명의 일 실시예에 따른 전계 발광 표시 장치가 하부 발광(Bottom emission)인 경우에는 상기 제1 전극(1^st electrode)은 투명 전극 또는 반투명 전극을 포함하여 이루어지고, 상기 제2 전극(2^nd electrode)은 반사 전극을 포함하여 이루어질 수 있다.

상기 적색(R) 서브 화소(subpixel)의 제1 스택(1^st Stack)은 정공 주입층(Hole Injecting Layer; HIL), 제1 정공 수송층(Hole Transporting Layer; 1^st HTL), 제1 적색 발광층(Red Emitting Layer; 1^st R-EML), 제1 정공 블록층(Hole Blocking Layer;1^st HBL), 및 제1 전자 수송층(Electron Transporting Layer; 1^st ETL)을 포함하여 이루어질 수 있다.

상기 녹색(G) 서브 화소(subpixel)의 제1 스택(1^st Stack)은 정공 주입층(Hole Injecting Layer; HIL), 제1 정공 수송층(Hole Transporting Layer; 1^st HTL), 제1 녹색 발광층(Green Emitting Layer; 1^st G-EML), 제1 정공 블록층(Hole Blocking Layer; 1^st HBL), 및 제1 전자 수송층(Electron Transporting Layer; 1^st ETL)을 포함하여 이루어질 수 있다.

상기 청색(B) 서브 화소(subpixel)의 제1 스택(1^st Stack)은 정공 주입층(Hole Injecting Layer; HIL), 제1 정공 수송층(Hole Transporting Layer; 1^st HTL), 제1 청색 발광층(Blue Emitting Layer; 1^st B-EML), 제1 정공 블록층(Hole Blocking Layer; 1^st HBL), 및 제1 전자 수송층(Electron Transporting Layer; 1^st ETL)을 포함하여 이루어질 수 있다.

상기 정공 주입층(HIL)은 상기 제1 전극(1^st electrode)과 상기 제1 정공 수송층(1^st HTL) 사이에 구비되며, 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 정공 주입층(HIL)은 당업계에 공지된 다양한 재료로 이루어질 수 있다.

상기 제1 정공 수송층(1^st HTL)은 상기 정공 주입층(HIL)과 상기 제1 적색/녹색/청색 발광층(1^st R-EML/1^st G-EML/1^st B-EML) 사이에 구비되며, 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 예로서, 마이크로 캐버티 특성 구현을 위해서 상기 적색(R) 서브 화소(subpixel)의 제1 정공 수송층(1^st HTL)의 두께가 상기 녹색(G) 서브 화소(subpixel)의 제1 정공 수송층(1^st HTL)의 두께보다 두껍고, 상기 녹색(G) 서브 화소(subpixel)의 제1 정공 수송층(1^st HTL)의 두께가 상기 청색(B) 서브 화소(subpixel)의 제1 정공 수송층(1^st HTL)의 두께보다 두껍게 형성될 수 있다. 상기 제1 정공 수송층(1^st HTL)은 당업계에 공지된 다양한 재료로 이루어질 수 있다.

상기 제1 적색/녹색/청색 발광층(1^st R-EML/1^st G-EML/1^st B-EML) 각각은 상기 제1 정공 수송층(1^st HTL)과 상기 제1 정공 블록층(1^st HBL) 사이에 구비된다. 마이크로 캐버티 특성 구현을 위해서 상기 제1 청색 발광층(1^st B-EML)의 두께가 상기 제1 적색 발광층(1^st R-EML) 및 상기 제1 녹색 발광층(1^st G-EML)의 두께보다 얇게 구성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제1 적색/녹색/청색 발광층(1^st R-EML/1^st G-EML/1^st B-EML) 각각은 당업계에 공지된 다양한 재료로 이루어질 수 있다.

상기 제1 정공 블록층(1^st HBL)은 상기 제1 적색/녹색/청색 발광층(1^st R-EML/1^st G-EML/1^st B-EML)과 상기 제1 전자 수송층(1^st ETL) 사이에 구비되며, 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제1 정공 블록층(1^st HBL)은 당업계에 공지된 다양한 재료로 이루어질 수 있다.

상기 제1 전자 수송층(1^st ETL)은 상기 제1 정공 블록층(1^st HBL)과 제1 N형 전하 생성층(1^st N-CGL) 사이에 구비되며, 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제1 전자 수송층(1^st ETL)은 당업계에 공지된 다양한 재료로 이루어질 수 있다.

상기 제1 정공 블록층(1^st HBL)과 상기 제1 전자 수송층(1^st ETL) 중에서 어느 하나의 층은 생략될 수도 있다.

상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel) 각각에서 상기 제1 전하 생성층(1^st N-CGL, 1^st P-CGL)은 상기 제1 스택(1^st Stack) 및 상기 제2 스택(2^nd Stack) 사이에 구비된 제1 N형 전하 생성층(1^st N-CGL)과 제1 P형 전하 생성층(1^st P-CGL)을 포함하여 이루어진다.

상기 제1 N형 전하 생성층(1^st N-CGL)은 상기 제1 전자 수송층(1^st ETL)과 상기 제1 P형 전하 생성층(1^st P-CGL) 사이에 구비되어 상기 제1 스택(1^st Stack)에 전자(electron)를 공급한다. 상기 제1 N형 전하 생성층(1^st N-CGL)은 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제1 N형 전하 생성층(1^st N-CGL)은 당업계에 공지된 다양한 재료로 이루어질 수 있다.

상기 제1 P형 전하 생성층(1^st P-CGL)은 상기 제1 N형 전하 생성층(1^st N-CGL)과 상기 제2 스택(2^nd Stack) 사이에 구비되어 상기 제2 스택(2^nd Stack)에 정공(Hole)을 공급한다. 상기 제1 P형 전하 생성층(1^st P-CGL)은 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제1 P형 전하 생성층(1^st P-CGL)은 당업계에 공지된 다양한 재료로 이루어질 수 있다.

상기 적색(R) 서브 화소(subpixel)의 제2 스택(2^nd Stack)은 제2 정공 수송층(2^nd HTL), 제2 적색 발광층(2^nd R-EML), 제2 정공 블록층(2^nd HBL), 제2 전자 수송층(2^nd ETL), 및 전자 주입층(Electron Injecting Layer; EIL)을 포함하여 이루어질 수 있다.

상기 녹색(G) 서브 화소(subpixel)의 제2 스택(2^nd Stack)은 제2 정공 수송층(2^nd HTL), 제2 녹색 발광층(2^nd G-EML), 제2 정공 블록층(2^nd HBL), 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL), 제3 N형 전하 생성층(3^rd N-CGL), 및 전자 주입층(Electron Injecting Layer; EIL)을 포함하여 이루어질 수 있다.

상기 청색(B) 서브 화소(subpixel)의 제2 스택(2^nd Stack)은 제2 정공 수송층(2^nd HTL), 제2 청색 발광층(2^nd B-EML), 제2 정공 블록층(2^nd HBL), 제2 전자 수송층(2^nd ETL), 및 전자 주입층(Electron Injecting Layer; EIL)을 포함하여 이루어질 수 있다.

상기 제2 정공 수송층(2^nd HTL)은 상기 제1 P형 전하 생성층(1^stP-CGL) 및 상기 제2 적색/녹색/청색 발광층(2^nd R-EML/2^nd G-EML/2^nd B-EML) 사이에 구비되며, 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 예로서, 마이크로 캐버티 특성 구현을 위해서 상기 적색(R) 서브 화소(subpixel)의 제2 정공 수송층(2^nd HTL)의 두께가 상기 녹색(G) 서브 화소(subpixel)의 제2 정공 수송층(2^nd HTL)의 두께보다 두껍고, 상기 녹색(G) 서브 화소(subpixel)의 제2 정공 수송층(2^nd HTL)의 두께가 상기 청색(B) 서브 화소(subpixel)의 제2 정공 수송층(2^nd HTL)의 두께보다 두껍게 형성될 수 있다. 상기 제2 정공 수송층(2^nd HTL)은 당업계에 공지된 다양한 재료로 이루어질 수 있다.

상기 제2 적색/녹색/청색 발광층(2^nd R-EML/2^nd G-EML/2^nd B-EML) 각각은 상기 제2 정공 수송층(2^nd HTL)과 상기 제2 정공 블록층(2^nd HBL) 사이에 구비된다. 마이크로 캐버티 특성 구현을 위해서 상기 제2 청색 발광층(2^nd B-EML)의 두께가 상기 제2 적색 발광층(2^nd R-EML) 및 상기 제2 녹색 발광층(2^nd G-EML)의 두께보다 얇게 구성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제2 적색/녹색/청색 발광층(2^nd R-EML/2^nd G-EML/2^nd B-EML) 각각은 당업계에 공지된 다양한 재료로 이루어질 수 있다.

상기 적색(R), 녹색(G) 및 청색(B) 서브 화소(subpixel)에서 제2 정공 수송층(2^nd HTL) 사이에 두께 차이가 발생할 수 있고, 상기 제2 적색/녹색/청색 발광층(2^nd R-EML/2^nd G-EML/2^nd B-EML) 사이에 두께 차이가 발생할 수 있다. 그로 인해서, 상기 적색(R) 서브 화소의 상기 제1 전극(1^st electrode)에서 상기 제2 적색 발광층(2^nd R-EML)까지의 거리는 상기 녹색(G) 서브 화소의 상기 제1 전극(1^st electrode)에서 상기 제2 녹색 발광층(2^nd G-EML)까지의 거리보다 길 수 있다. 또한, 상기 녹색(G) 서브 화소의 상기 제1 전극(1^st electrode)에서 상기 제2 녹색 발광층(2^nd G-EML)까지의 거리는 상기 청색(B) 서브 화소의 상기 제1 전극(1^st electrode)에서 상기 제2 청색 발광층(2^nd G-EML)까지의 거리보다 길 수 있다.

상기 제2 정공 블록층(2^nd HBL)은 상기 적색(R) 및 청색(B) 서브 화소(subpixel)에서는 상기 제2 적색/청색 발광층(2^nd R-EML/2^nd G-EML/2^nd B-EML)과 상기 제2 전자 수송층(2^nd ETL) 사이에 구비되고, 상기 녹색(G) 서브 화소(subpixel)에서는 상기 제2 녹색 발광층(2^nd G-EML)과 상기 제2 N형 전하 생성층(2^nd N-CGL) 사이에 구비된다. 이때 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제2 정공 블록층(2^nd HBL)은 당업계에 공지된 다양한 재료로 이루어질 수 있다. 상기 녹색(G) 서브 화소(subpixel)에서 상기 제2 정공 블록층(2^nd HBL)은 생략될 수 있다.

상기 제2 전자 수송층(2^nd ETL)은 상기 적색(R) 및 청색(B) 서브 화소(subpixel)에서 상기 제2 정공 블록층(2^nd HBL)과 상기 전자 주입층(EIL) 사이에 구비되며, 상기 적색(R) 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제2 전자 수송층(2^nd ETL)은 당업계에 공지된 다양한 재료로 이루어질 수 있다. 상기 제2 정공 블록층(2^nd HBL)과 상기 제2 전자 수송층(2^nd ETL) 중에서 어느 하나의 층은 생략될 수도 있다.

상기 녹색(G) 서브 화소에서는 상기 제2 정공 블록층(2^nd HBL)과 상기 전자 주입층(EIL) 사이에 차례로 적층된 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL), 및 제3 N형 전하 생성층(3^rd N-CGL)이 구비된다.

일반적으로 마이크로 캐버티(microcavity)에 의한 보강간섭을 통해 광을 증폭하기 위해서는, 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리를 상기 발광층(R-EML, G-EML, B-EML)에서 방출되는 광의 반파장(λ/2)의 정수배가 되도록 설계하며, 보다 정확하게는 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 유기층의 굴절률(n)을 고려하여 λ/2n의 정수배가 되도록 설계한다.

따라서, 가장 긴 파장의 적색(R) 광을 방출하는 적색(R) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리가 가장 길고, 가장 짧은 파장의 청색(B) 광을 방출하는 청색(B) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리가 가장 짧게 형성되는 것이 일반적이다.

그러나, 본 발명의 일 실시예에 따르면, 전술한 도 1에서 설명한 바와 같이, 녹색(G) 서브 화소(subpixel)의 커패시턴스를 줄이기 위해서 녹색(G) 서브 화소(subpixel)의 두께를 증가시키는 구성을 채택할 수 있다. 그에 따라 녹색(G) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리가 상기 적색(R) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 길게 형성될 수 있다. 또한, 녹색(G) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리가 상기 청색(B) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 길게 형성될 수 있다. 또한, 상기 적색(R) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리는 상기 청색(B) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 길게 형성될 수 있다.

이와 같은 구성을 갖기 위해서, 예를 들어, 상기 적색(R) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리는 λ/2n의 2배가 되도록 설정하고, 상기 청색(B) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리는 λ/2n의 2배가 되도록 설정하고, 상기 녹색(G) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리는 λ/2n의 3배가 되도록 설정할 수 있다.

이와 같이, 녹색(G) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리를 가장 길게 하기 위해서, 본 발명의 일 실시예에 따르면, 상기 녹색(G) 서브 화소의 경우 상기 제2 정공 블록층(2^nd HBL)과 상기 전자 주입층(EIL) 사이에 차례로 적층된 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL), 및 제3 N형 전하 생성층(3^rd N-CGL)이 구비되는 것이다.

녹색(G) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리를 가장 길게 하기 위한 다른 방안이 있다. 예로서, 녹색(G) 서브 화소에도 상기 제2 정공 블록층(2^nd HBL)과 상기 전자 주입층(EIL) 사이에 상기 제2 전자 수송층(2^nd ETL)을 형성하되 상기 녹색(G) 서브 화소의 제2 전자 수송층(2^nd ETL)을 상기 적색(R) 및 청색(B) 서브 화소(subpixel)의 제2 전자 수송층(2^nd ETL)보다 두껍게 형성할 수도 있다. 그러나, 그 경우에는 녹색(G) 서브 화소(subpixel)에서 구동 전압이 증가되어 효율과 수명이 현저히 저하되는 문제가 있다.

따라서, 본 발명의 일 실시예에서는 녹색(G) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리를 적색(R) 및 청색(B) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 길게 하면서도 구동 전압이 증가되는 것을 방지하거나 최소화할 수 있는 방안을 제공한다. 구체적으로, 본 발명의 일 실시예에 따르면, 상기 제2 정공 블록층(2^nd HBL)과 상기 전자 주입층(EIL) 사이에 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL), 및 제3 N형 전하 생성층(3^rd N-CGL)이 차례로 적층된다. 이와 같은 본 발명에 따른 적층 구조에 의할 때 구동 전압이 증가하거나 효율이 저하되는 문제가 방지될 수 있음은 후술하는 도 6 및 표 1을 참조하면 용이하게 이해할 수 있을 것이다.

상기 제2 N형 전하 생성층(2^nd N-CGL)과 상기 제3 N형 전하 생성층(3^rd N-CGL)은 서로 동일한 물질로 이루어질 수도 있고 서로 상이한 물질로 이루어질 수도 있으며, 각각은 전술한 제1 N형 전하 생성층(1^st N-CGL)과 동일한 물질로 이루어질 수도 있고 상이한 물질로 이루어질 수도 있다.

다만, 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께 및 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께 각각은 상기 제1 N형 전하 생성층(1^st N-CGL)의 두께보다 두껍게 형성될 수 있다. 이때, 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께와 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께는 서로 동일할 수도 있고 서로 상이할 수도 있다.

상기 제2 P형 전하 생성층(2^nd P-CGL)은 전술한 제1 P형 전하 생성층(1^st P-CGL)과 동일한 물질로 이루어질 수도 있고 상이한 물질로 이루어질 수도 있다. 다만, 상기 제2 P형 전하 생성층(2^nd P-CGL)의 두께는 상기 제1 P형 전하 생성층(1^st P-CGL)의 두께보다 두껍게 형성될 수 있다.

한편, 상기 제2 P형 전하 생성층(2^nd P-CGL)의 두께가 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께 및 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께 각각보다 두껍게 형성될 경우에는 상기 전자 주입층(EIL)에서 상기 제2 녹색 발광층(G-EML) 방향으로 전자(electron)이 이동이 원활하지 못하게 되어 바람직하지 않을 수 있다. 따라서, 상기 제2 P형 전하 생성층(2^nd P-CGL)의 두께는 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께 및 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께 각각과 동일하거나 그보다 얇게 형성될 수 있다.

상기 녹색(G) 서브 화소(subpixel)에 구비된 상기 제2 N형 전하 생성층(2^nd N-CGL)/제2 P형 전하 생성층(2^nd P-CGL)/제3 N형 전하 생성층(3^rd N-CGL)의 3층 구조와 상기 적색(R) 및 청색(B) 서브 화소(subpixel)에 구비된 상기 제2 전자 수송층(ETL) 사이에 두께 차이가 발생한다. 그로 인해서, 상기 녹색(G) 서브 화소의 상기 제2 전극(2^nd electrode)에서 상기 제2 녹색 발광층(2^nd G-EML)까지의 거리는 상기 적색(R) 서브 화소의 상기 제2 전극(2^nd electrode)에서 상기 제2 적색 발광층(2^nd R-EML)까지의 거리보다 길 수 있다. 또한, 상기 녹색(G) 서브 화소의 상기 제2 전극(2^nd electrode)에서 상기 제2 녹색 발광층(2^nd G-EML)까지의 거리는 상기 청색(B) 서브 화소의 상기 제2 전극(2^nd electrode)에서 상기 제2 청색 발광층(2^nd B-EML)까지의 거리 보다 길 수 있다.

상기 전자 주입층(EIL)은 상기 적색(R) 및 청색(B) 서브 화소(subpixel)에서는 상기 제2 전자 수송층(2^nd ETL)과 상기 제2 전극(2^nd electrode) 사이에 구비되고, 상기 녹색(G) 서브 화소(subpixel)에서는 상기 제3 N형 전하 생성층(3^rd N-CGL)과 상기 제2 전극(2^nd electrode) 사이에 구비되며, 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 전자 주입층(EIL)은 당업계에 공지된 다양한 재료로 이루어질 수 있다.

도시하지는 않았지만, 상기 제2 전극(2^nd electrode) 상에 캡핑층(Capping layer)이 추가로 구비될 수 있다.

도 3은 본 발명의 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도이다. 도 3은 녹색(G) 서브 화소(subpixel)에서 제2 정공 블록층(2^nd HBL)과 전자 주입층(EIL) 사이에 구비되는 구성이 변경된 점을 제외하고 전술한 도 2에 따른 전계 발광 표시 장치와 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면 부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.

도 3에서 알 수 있듯이, 녹색(G) 서브 화소(subpixel)에서 제2 정공 블록층(2^nd HBL)과 전자 주입층(EIL) 사이에 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL), 제3 N형 전하 생성층(3^rd N-CGL), 제3 P형 전하 생성층(3^rd P-CGL), 및 제4 N형 전하 생성층(4^th N-CGL)이 차례로 적층되어 있다.

상기 제2 N형 전하 생성층(2^nd N-CGL), 상기 제3 N형 전하 생성층(3^rd N-CGL), 및 상기 제4 N형 전하 생성층(4^th N-CGL)은 서로 동일한 물질로 이루어질 수도 있고 서로 상이한 물질로 이루어질 수도 있으며, 각각은 제1 N형 전하 생성층(1^st N-CGL)과 동일한 물질로 이루어질 수도 있고 상이한 물질로 이루어질 수도 있다.

다만, 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께, 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께, 및 상기 제4 N형 전하 생성층(4^th N-CGL)의 두께 각각은 상기 제1 N형 전하 생성층(1^st N-CGL)의 두께보다 두껍게 형성될 수 있다. 이때, 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께, 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께, 및 상기 제4 N형 전하 생성층(4^th N-CGL)의 두께는 서로 동일할 수도 있고 서로 상이할 수도 있다.

상기 제2 P형 전하 생성층(2^nd P-CGL) 및 상기 제3 P형 전하 생성층(3^rd P-CGL)은 서로 동일한 물질로 이루어질 수도 있고 서로 상이한 물질로 이루어질 수도 있으며, 각각은 제1 P형 전하 생성층(1^st P-CGL)과 동일한 물질로 이루어질 수도 있고 상이한 물질로 이루어질 수도 있다.

다만, 상기 제2 P형 전하 생성층(2^nd P-CGL)의 두께 및 상기 제3 P형 전하 생성층(3^rd P-CGL)의 두께 각각은 상기 제1 P형 전하 생성층(1^st P-CGL)의 두께보다 두껍게 형성될 수 있다. 이때, 상기 제2 P형 전하 생성층(2^nd P-CGL)의 두께 및 상기 제3 P형 전하 생성층(3^rd P-CGL)의 두께는 서로 동일할 수도 있고 서로 상이할 수도 있다.

한편, 상기 제2 P형 전하 생성층(2^nd P-CGL)의 두께가 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께, 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께, 및 상기 제4 N형 전하 생성층(4^th N-CGL)의 두께보다 두껍게 형성될 경우에는 상기 전자 주입층(EIL)에서 상기 제2 녹색 발광층(G-EML) 방향으로 전자(electron)이 이동이 원활하지 못하게 되어 바람직하지 않을 수 있다. 따라서, 상기 제2 P형 전하 생성층(2^nd P-CGL)의 두께는 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께, 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께, 및 상기 제4 N형 전하 생성층(4^th N-CGL)의 두께 각각과 동일하거나 그보다 얇게 형성될 수 있다.

또한, 상기 제3 P형 전하 생성층(3^rd P-CGL)의 두께가 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께, 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께, 및 상기 제4 N형 전하 생성층(4^th N-CGL)의 두께보다 두껍게 형성될 경우에도 상기 전자 주입층(EIL)에서 상기 제2 녹색 발광층(G-EML) 방향으로 전자(electron)이 이동이 원활하지 못하게 되어 바람직하지 않을 수 있다.

따라서, 상기 제3 P형 전하 생성층(3^rd P-CGL)의 두께는 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께, 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께, 및 상기 제4 N형 전하 생성층(4^th N-CGL)의 두께 각각과 동일하거나 그보다 얇게 형성될 수 있다.

도 4는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도이다. 전술한 도 2 및 도 3에 따른 전계 발광 표시 장치는 2 스택(stack) 구조에 관한 것인 반면, 도 4 및 후술하는 도 5에 따른 전계 발광 표시 장치는 1 스택(stack) 구조에 관한 것이다.

도 4에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치는 적색(R) 서브 화소(subpixel), 녹색(G) 서브 화소(subpixel), 및 청색(B) 서브 화소(subpixel)를 포함하여 이루어진다.

상기 적색(R) 서브 화소(subpixel)는 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이에 차례로 적층된 정공 주입층(HIL), 정공 수송층(HTL), 적색 발광층(R-EML), 정공 블록층(HBL), 전자 수송층(ETL), 및 전자 주입층(EIL)을 포함하여 이루어질 수 있다.

상기 녹색(G) 서브 화소(subpixel)는 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이에 차례로 적층된 정공 주입층(HIL), 정공 수송층(HTL), 녹색 발광층(G-EML), 정공 블록층(HBL), 제1 N형 전하 생성층(1^st N-CGL), 제1 P형 전하 생성층(1^st P-CGL), 제2 N형 전하 생성층(2^nd N-CGL), 및 전자 주입층(EIL)을 포함하여 이루어질 수 있다.

상기 청색(B) 서브 화소(subpixel)는 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이에 차례로 적층된 정공 주입층(HIL), 정공 수송층(HTL), 청색 발광층(B-EML), 정공 블록층(HBL), 전자 수송층(ETL), 및 전자 주입층(EIL)을 포함하여 이루어질 수 있다.

상기 제1 전극(1^st electrode)과 상기 제2 전극(2^nd electrode)은 전술한 실시예와 동일하다.

상기 정공 주입층(HIL)은 상기 제1 전극(1^st electrode)과 상기 정공 수송층(HTL) 사이에 구비되며, 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.

상기 정공 수송층(HTL)은 상기 정공 주입층(HIL)과 상기 적색/녹색/청색 발광층(R-EML/G-EML/B-EML) 사이에 구비되며, 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 예로서, 마이크로 캐버티 특성 구현을 위해서 상기 적색(R) 서브 화소(subpixel)의 정공 수송층(HTL)의 두께가 상기 녹색(G) 서브 화소(subpixel)의 정공 수송층(HTL)의 두께보다 두껍고, 상기 녹색(G) 서브 화소(subpixel)의 정공 수송층(HTL)의 두께가 상기 청색(B) 서브 화소(subpixel)의 정공 수송층(HTL)의 두께보다 두껍게 형성될 수 있다.

상기 적색/녹색/청색 발광층(R-EML/G-EML/B-EML) 각각은 상기 정공 수송층(HTL)과 상기 정공 블록층(HBL) 사이에 구비된다. 마이크로 캐버티 특성 구현을 위해서 상기 청색 발광층(B-EML)의 두께가 상기 적색 발광층(R-EML) 및 상기 녹색 발광층(G-EML)의 두께보다 얇게 구성될 수 있지만, 반드시 그에 한정되는 것은 아니다.

상기 정공 블록층(HBL)은 상기 적색(R) 및 청색(B) 서브 화소(subpixel)에서는 상기 적색/청색 발광층(R-EML/B-EML)과 상기 전자 수송층(ETL) 사이에 구비되고, 상기 녹색(G) 서브 화소(subpixel)에서는 상기 녹색 발광층(G-EML)과 상기 제1 N형 전하 생성층(1^st N-CGL) 사이에 구비된다. 이때 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 녹색(G) 서브 화소에서 상기 정공 블록층(HBL)은 생략될 수 있다.

상기 전자 수송층(ETL)은 상기 적색(R) 및 청색(B) 서브 화소(subpixel)에서 상기 정공 블록층(HBL)과 상기 전자 주입층(EIL) 사이에 구비되며, 상기 적색(R) 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.

상기 정공 블록층(HBL)과 상기 전자 수송층(ETL) 중에서 어느 하나의 층은 생략될 수도 있다.

상기 녹색(G) 서브 화소에서는 상기 정공 블록층(HBL)과 상기 전자 주입층(EIL) 사이에 차례로 적층된 제1 N형 전하 생성층(1^st N-CGL), 제1 P형 전하 생성층(1^st P-CGL), 및 제2 N형 전하 생성층(2^nd N-CGL)이 구비된다.

본 발명의 또 다른 실시예에 따르면, 녹색(G) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리가 상기 적색(R) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 길고, 상기 청색(B) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 길다. 또한, 상기 적색(R) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리는 상기 청색(B) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 길다.

이와 같은 구성을 갖기 위해서, 예를 들어, 상기 적색(R) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리는 λ/2n의 1배가 되도록 설정하고, 상기 청색(B) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리는 λ/2n의 1배가 되도록 설정하고, 상기 녹색(G) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리는 λ/2n의 2배가 되도록 설정할 수 있다.

상기 제1 N형 전하 생성층(1^st N-CGL)과 상기 제2 N형 전하 생성층(2^nd N-CGL)은 서로 동일한 물질로 이루어질 수도 있고 서로 상이한 물질로 이루어질 수도 있다.

상기 제1 N형 전하 생성층(1^st N-CGL)의 두께와 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께는 서로 동일할 수도 있고 서로 상이할 수도 있다. 또한, 상기 제1 P형 전하 생성층(1^st P-CGL)의 두께는 상기 제1 N형 전하 생성층(1^st N-CGL)의 두께 및 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께 각각과 동일하거나 그보다 얇게 형성될 수 있다.

상기 적색(R), 녹색(G) 및 청색(B) 서브 화소(subpixel)에서 상기 전자 수송층(ETL)과 상기 제1 N형 전하 생성층(1^st N-CGL)/제1 P형 전하 생성층(1^st P-CGL)/제2 N형 전하 생성층(2^nd N-CGL)의 3층 구조 사이의 두께 차이로 인해서, 상기 녹색(R) 서브 화소의 상기 제2 전극(2^nd electrode)에서 상기 녹색 발광층(G-EML)까지의 거리는 상기 적색(R) 서브 화소의 상기 제2 전극(2^nd electrode)에서 상기 적색 발광층(R-EML)까지의 거리 및 상기 청색(B) 서브 화소의 상기 제2 전극(2^nd electrode)에서 상기 청색 발광층(B-EML)까지의 거리 각각보다 길 수 있다.

상기 전자 주입층(EIL)은 상기 적색(R) 및 청색(B) 서브 화소(subpixel)에서는 상기 전자 수송층(ETL)과 상기 제2 전극(2^nd electrode) 사이에 구비되고, 상기 녹색(G) 서브 화소(subpixel)에서는 상기 제2 N형 전하 생성층(2^nd N-CGL)과 상기 제2 전극(2^nd electrode) 사이에 구비되며, 상기 적색(R), 녹색(G), 및 청색(B) 서브 화소(subpixel)에서 동일한 물질로 동일한 두께로 형성될 수 있지만, 반드시 그에 한정되는 것은 아니다.

도 5는 본 발명의 또 다른 실시예에 따른 전계 발광 표시 장치의 개략적인 단면도이다. 도 5는 녹색(G) 서브 화소(subpixel)에서 정공 블록층(HBL)과 전자 주입층(EIL) 사이에 구비되는 구성이 변경된 점을 제외하고 전술한 도 4에 따른 전계 발광 표시 장치와 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면 부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.

도 5에서 알 수 있듯이, 녹색(G) 서브 화소(subpixel)에서 정공 블록층(HBL)과 전자 주입층(EIL) 사이에 제1 N형 전하 생성층(1^st N-CGL), 제1 P형 전하 생성층(1^st P-CGL), 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL), 및 제3 N형 전하 생성층(3^rd N-CGL)이 차례로 적층되어 있다.

상기 제1 N형 전하 생성층(1^st N-CGL), 상기 제2 N형 전하 생성층(2^nd N-CGL), 및 상기 제3 N형 전하 생성층(3^rd N-CGL)은 서로 동일한 물질로 이루어질 수도 있고 서로 상이한 물질로 이루어질 수도 있다. 또한, 상기 제1 N형 전하 생성층(1^st N-CGL)의 두께, 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께, 및 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께는 서로 동일할 수도 있고 서로 상이할 수도 있다.

상기 제1 P형 전하 생성층(1^st P-CGL) 및 상기 제2 P형 전하 생성층(2^nd P-CGL)은 서로 동일한 물질로 이루어질 수도 있고 서로 상이한 물질로 이루어질 수도 있다. 또한, 상기 제1 P형 전하 생성층(1^st P-CGL)의 두께 및 상기 제2 P형 전하 생성층(2^nd P-CGL)의 두께는 서로 동일할 수도 있고 서로 상이할 수도 있다.

또한, 상기 제1 P형 전하 생성층(1^st P-CGL)의 두께 및 상기 제2 P형 전하 생성층(2^nd P-CGL)의 두께 각각은 상기 제1 N형 전하 생성층(1^st N-CGL)의 두께, 상기 제2 N형 전하 생성층(2^nd N-CGL)의 두께, 및 상기 제3 N형 전하 생성층(3^rd N-CGL)의 두께 각각과 동일하거나 그보다 얇게 형성될 수 있다.

이상의 도 2 및 도 4에 따른 실시예는 녹색(G) 서브 화소(subpixel)의 녹색 발광층(G-EML)과 전자 주입층(EIL) 사이에 차례로 적층된 N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), 및 N형 전하 생성층(N-CGL)의 3층 구조를 형성한 실시예이다.

또한, 도 3 및 도 5에 따른 실시예는 녹색(G) 서브 화소(subpixel)의 녹색 발광층(G-EML)과 전자 주입층(EIL) 사이에 차례로 적층된 N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), N형 전하 생성층(N-CGL)의 5층 구조를 형성한 실시예이다.

본 발명이 반드시 이와 같은 실시예에 한정되는 것은 아니고, 녹색 발광층(R-EML)과 전자 주입층(EIL) 사이에 차례로 적층된 N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), 및 N형 전하 생성층(N-CGL)의 7층 구조를 형성하는 것도 가능하고, 경우에 따라 9층 구조 또는 11층 구조 등으로 형성하는 것도 가능하다. 즉, 본 발명은 N형 전하 생성층(N-CGL)과 P형 전하 생성층(P-CGL)이 교대로 반복되면서 맨 아래층과 맨 위층이 N형 전하 생성층(N-CGL)으로 이루어진 홀수층의 적층 구조가 녹색(G) 서브 화소(subpixel)의 녹색 발광층(R-EML)과 전자 주입층(EIL) 사이에 구비된 구조를 포함한다.

또한, 이상의 도 2 내지 도 5에 따른 실시예는 녹색(G) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리가 상기 적색(R) 및 상기 청색(B) 서브 화소(subpixel) 각각에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 긴 경우에 해당하는 것으로서, 본 발명이 반드시 그에 한정되는 것은 아니다.

즉, 전술한 도 1에서 알 수 있듯이, 적색(R) 서브 화소의 커패시턴스를 줄이는 경우 및 청색(B) 서브 화소의 커패시턴스를 줄이는 경우도 온도에 따른 휘도 민감도 TLS(Temperature Luminance Sensitivity) 변화비율을 낮출 수 있다.

따라서, 도시하지는 않았지만, 적색(R) 서브 화소(subpixel)의 적색 발광층(R-EML)과 전자 주입층(EIL) 사이에 차례로 적층된 N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), 및 N형 전하 생성층(N-CGL)의 3층 구조를 형성하거나 또는 차례로 적층된 N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), N형 전하 생성층(N-CGL)의 5층 구조를 형성할 수 있다. 그 경우, 적색(R) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리가 녹색(G) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 길고, 청색(B) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 길게 된다.

또한, 청색(B) 서브 화소(subpixel)의 청색 발광층(B-EML)과 전자 주입층(EIL) 사이에 차례로 적층된 N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), 및 N형 전하 생성층(N-CGL)의 3층 구조를 형성하거나 또는 차례로 적층된 N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), N형 전하 생성층(N-CGL), P형 전하 생성층(P-CGL), N형 전하 생성층(N-CGL)의 5층 구조를 형성할 수 있다. 그 경우, 청색(B) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리가 녹색(G) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 길고, 적색(R) 서브 화소(subpixel)에서의 상기 제1 전극(1^st electrode)과 제2 전극(2^nd electrode) 사이의 거리보다 길게 된다.

도 6은 비교예 1 내지 3 및 실시예 1 내지 2의 전류밀도-전압(Current density-Voltage) 곡선을 도시한 것이고, 도 7은 비교예 1 내지 3 및 실시예 1 내지 2의 커패시턴스-전압(Capacitance-Voltage) 곡선을 도시한 것이다. 또한, 아래 표 1은 비교예 1 내지 3 및 실시예 1 내지 2의 구동전압, 효율, 수명 및 커패시턴스-전압(Capacitance-Voltage; CV)을 보여주는 것이다.

	구동전압	효율	수명	CV
비교예1	0.0	100%	100%	100%
비교예2	+0.8	60%	40%	72%
비교예3	+1.6	40%	50%	62%
실시예1	0.0	97%	95%	71%
실시예2	+0.1	95%	95%	74%

도 6, 도 7, 및 표 1에서 비교예 1 내지 3 및 실시예 1 내지 2는 다음과 같은 녹색 서브 화소의 적층 구조에 해당한다. 아래 적층 구조에서 Å은 각각의 층의 두께에 해당하고, %는 각각의 층에 포함된 도펀트 농도에 해당한다.

비교예 1은 제1 스택, 제2 스택, 상기 제1 스택과 제2 스택 사이에 구비된 전하 생성층, 및 상기 제2 스택 위에 차례로 적층된 제2 전극(Ag:Mg = 9:1, 155Å)과 캡핑층(630Å)을 구비한 구조이다. 비교예 1의 제1 스택은 정공 주입층(HIL)(100Å,4% P-HTL), 제1 정공 수송층(1^st HTL)(300Å), 제1 녹색 발광층(1^st G-EML)(380Å, 8%), 및 제1 정공 블록층(1^st HBL)(80Å)으로 구성된다. 비교예 1의 전하 생성층은 제1 N형 전하 생성층(1^st N-CGL)(120Å, 2%)과 제1 P형 전하 생성층(1^st P-CGL)(75Å, 12%)으로 구성된다. 비교예 1의 제2 스택은 제2 정공 수송층(2^nd HTL)(300Å), 제2 녹색 발광층(2^nd R-EML)(380Å, 8%), 제2 정공 블록층(2^nd HBL)(50Å), 제2 전자 수송층(2^nd ETL)(300Å) 및 전자 주입층(EIL)(Yb:LiF=1:1, 20Å)로 이루어진다.

비교예 2는 상기 비교예 1에서 제2 전자 수송층(2^nd ETL)의 두께를 증가시킨 것으로서, 구체적으로 제2 전자 수송층(2^nd ETL)(300Å) 대신에 제2 전자 수송층(2^nd ETL)(1000Å)이 적용된 적층 구조이다.

비교예 3은 상기 비교예 1에서 제2 전자 수송층(2^nd ETL)(300Å) 대신에 차례로 적층된 제2 N형 전하 생성층(2^nd N-CGL)(500Å, 2%)과 제2 P형 전하 생성층(2^nd P-CGL)(500Å, 12%)이 적용된 적층 구조이다.

실시예 1은 상기 비교예 1에서 제2 전자 수송층(2^nd ETL)(300Å) 대신에 차례로 적층된 제2 N형 전하 생성층(2^nd N-CGL)(333Å, 2%), 제2 P형 전하 생성층(2^nd P-CGL)(333Å, 12%), 및 제3 N형 전하 생성층(3^rd N-CGL)(333Å, 2%)의 3층 구조가 적용된 적층 구조이다.

실시예 2는 상기 비교예 1에서 제2 전자 수송층(2^nd ETL)(300Å) 대신에 차례로 적층된 제2 N형 전하 생성층(2^nd N-CGL)(200Å, 2%), 제2 P형 전하 생성층(2^nd P-CGL)(200Å, 12%), 제3 N형 전하 생성층(3^rd N-CGL)(200Å, 2%), 제3 P형 전하 생성층(3^rd P-CGL)(200Å, 12%), 및 제4 N형 전하 생성층(4^th N-CGL)(200Å, 2%)이 적용된 적층 구조이다.

도 6, 도 7 및 표 1에서 알 수 있듯이, 비교예 1은 기준이 되는 구조이다.

도 7 및 표 1을 참조하면, 비교예 2, 비교예 3, 실시예 1 및 실시예 2는 비교예 1에 비하여 커패시턴스-전압(Capacitance-Voltage; CV)이 줄어들어 온도 변화에 따른 휘도 변화량이 감소할 수 있다.

그러나, 도 6 및 표 1을 참조하면, 비교예 2의 경우는 비교예 1의 경우에 비하여 단순히 제2 전자 수송층(ETL)의 두께만을 변경하여 캐리어의 모빌러티(mobility)가 감소됨으로써, 비교예 1의 경우에 비하여 구동전압이 크게 증가하고, 그에 따라 효율 및 수명이 크게 감소함을 알 수 있다.

또한, 비교예 3의 경우는 비교예 1의 제2 전자 수송층(ETL)을 제2 N형 전하 생성층(2^nd N-CGL)과 제2 P형 전하 생성층(2^nd P-CGL)의 2층 구조로 변경하여 상기 제2 P형 전하 생성층(2^nd P-CGL)에 의한 전자 블록킹(electron blocking)이 발생함으로써, 비교예 2보다도 구동전압이 증가하고, 효율 및 수명이 감소함을 알 수 있다.

그에 반하여, 실시예 1의 경우는 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL) 및 제3 N형 전하 생성층(3^rd N-CGL)의 3층 구조에 의한 전하 생성 효과로 인해서 캐리어의 모빌러티(mobility)가 증가됨으로써, 비교예 1의 경우에 비하여 두께가 증가했음에도 불구하고 비교예 1과 비교하여 구동전압 증가가 없고 효율 및 수명도 비교예 1의 경우와 유사한 정도를 보임을 알 수 있다.

실시예 2의 경우도 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL), 제3 N형 전하 생성층(3^rd N-CGL), 제3 P형 전하 생성층(3^rd P-CGL), 및 제4 N형 전하 생성층(4^th N-CGL)의 5층 구조에 의한 전하 생성 효과로 인해서 캐리어의 모빌러티(mobility)가 증가됨으로써, 비교예 1의 경우에 비하여 두께가 증가했음에도 불구하고 비교예 1과 비교하여 구동전압 증가가 거의 없고 효율 및 수명도 비교예 1의 경우와 유사한 정도를 보임을 알 수 있다.

도 8은 실시예 1에서 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL) 및 제3 N형 전하 생성층(3^rd N-CGL) 사이의 두께 변화에 따른 전류밀도-전압(Current density-Voltage) 곡선을 도시한 것이다.

도 8에서의 실시예 1은 전술한 도 6, 도 7, 및 표 1에서의 실시예 1과 동일한 구조이다.

도 8에서 알 수 있듯이, 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL) 및 제3 N형 전하 생성층(3^rd N-CGL) 사이의 두께가 1:1:1인 경우에 비하여 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL) 및 제3 N형 전하 생성층(3^rd N-CGL) 사이의 두께가 1:2:1인 경우는 구동 전압이 증가함을 알 수 있다.

또한, 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL) 및 제3 N형 전하 생성층(3^rd N-CGL) 사이의 두께가 1:1:1인 경우에 비하여 제2 N형 전하 생성층(2^nd N-CGL), 제2 P형 전하 생성층(2^nd P-CGL) 및 제3 N형 전하 생성층(3^rd N-CGL) 사이의 두께가 3:1:3인 경우는 구동 전압이 감소함을 알 수 있다.

따라서, 제2 P형 전하 생성층(2^nd P-CGL)의 두께를 제2 N형 전하 생성층(2^nd N-CGL)의 두께 및 제3 N형 전하 생성층(3^rd N-CGL)의 두께보다 크게 형성할 경우 구동 전압이 증가함을 알 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

HIL: 정공 주입층 HTL: 정공 수송층
EML: 발광층 HBL: 정공 블록층
ETL: 전자 수송층 CGL: 전하 생성층
EIL: 전자 주입층

Claims

제1 전극과 제2 전극;
상기 제1 전극과 상기 제2 전극 사이에 구비된 제1 발광층을 포함하여 이루어진 제1 스택;
상기 제1 스택과 상기 제2 전극 사이에 구비된 제2 발광층을 포함하여 이루어진 제2 스택; 및
상기 제1 스택과 상기 제2 스택 사이에 구비된 제1 N형 전하 생성층과 제1 P형 전하 생성층을 포함하여 이루어진 전하 생성층을 포함하고,
상기 제2 스택은 상기 제2 발광층과 상기 제2 전극 사이에서 차례로 적층된 제2 N형 전하 생성층, 제2 P형 전하 생성층, 및 제3 N형 전하 생성층을 포함하여 이루어진 전계 발광 표시 장치.
제1항에 있어서,
상기 제1 발광층 및 상기 제2 발광층은 녹색 발광층으로 이루어진 전계 발광 표시 장치.
제1항에 있어서,
상기 제2 N형 전하 생성층의 두께 및 상기 제3 N형 전하 생성층의 두께 각각은 상기 제1 N형 전하 생성층의 두께 보다 두꺼운 전계 발광 표시 장치.
제1항에 있어서,
상기 제2 P형 전하 생성층의 두께는 상기 제1 P형 전하 생성층의 두께 보다 두꺼운 전계 발광 표시 장치.
제1항에 있어서,
상기 제2 P형 전하 생성층의 두께는 상기 제2 N형 전하 생성층의 두께와 같거나 그보다 얇은 전계 발광 표시 장치.
제1항에 있어서,
상기 제2 스택은 상기 제3 N형 전하 생성층과 상기 제2 전극 사이에 구비된 전자 주입층을 추가로 포함하여 이루어진 전계 발광 표시 장치.
제1항에 있어서,
상기 제2 스택은 제3 N형 전하 생성층 상에 차례로 적층된 제3 P형 전하 생성층 및 제4 N형 전하 생성층을 추가로 포함하여 이루어진 전계 발광 표시 장치.
제1 전극과 제2 전극;
상기 제1 전극과 상기 제2 전극 사이에 구비된 발광층; 및
상기 발광층과 상기 제2 전극 사이에서 차례로 적층된 제1 N형 전하 생성층, 제1 P형 전하 생성층, 및 제2 N형 전하 생성층을 포함하여 이루어진 전계 발광 표시 장치.
제8항에 있어서,
상기 발광층은 녹색 발광층으로 이루어진 전계 발광 표시 장치.
제8항에 있어서,
상기 제1 P형 전하 생성층의 두께는 상기 제1 N형 전하 생성층의 두께와 같거나 그보다 얇은 전계 발광 표시 장치.
제8항에 있어서,
상기 제2 N형 전하 생성층과 상기 제2 전극 사이에 구비된 전자 주입층을 추가로 포함하여 이루어진 전계 발광 표시 장치.
제8항에 있어서,
상기 제2 N형 전하 생성층 상에 차례로 적층된 제2 P형 전하 생성층 및 제3 N형 전하 생성층을 추가로 포함하여 이루어진 전계 발광 표시 장치.
적색의 광을 방출하는 적색 서브 화소;
녹색의 광을 방출하는 녹색 서브 화소; 및
청색의 광을 방출하는 청색 서브 화소를 포함하여 이루어지고,
상기 적색 서브 화소, 상기 녹색 서브 화소 및 상기 청색 서브 화소 각각은 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 구비된 적어도 하나의 발광층을 포함하여 이루어지고,
상기 녹색 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 거리는 상기 적색 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 거리 및 상기 청색 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 거리보다 긴 전계 발광 표시 장치.
제13항에 있어서,
상기 적색 서브 화소와 상기 녹색 서브 화소 각각은,
상기 제1 전극과 상기 제2 전극 사이에 구비된 제1 발광층을 포함하여 이루어진 제1 스택;
상기 제1 스택과 상기 제2 전극 사이에 구비된 제2 발광층을 포함하여 이루어진 제2 스택; 및
상기 제1 스택과 상기 제2 스택 사이에 구비된 제1 N형 전하 생성층과 제1 P형 전하 생성층을 포함하여 이루어진 전하 생성층을 포함하고,
상기 적색 서브 화소의 제2 스택은 상기 제2 발광층과 상기 제2 전극 사이에 전자 수송층을 포함하고,
상기 녹색 서브 화소의 제2 스택은 상기 제2 발광층과 상기 제2 전극 사이에 차례로 적층된 제2 N형 전하 생성층, 제2 P형 전하 생성층, 및 제3 N형 전하 생성층을 포함하여 이루어진 전계 발광 표시 장치.
제14항에 있어서,
상기 적색 서브 화소의 상기 제1 전극에서 상기 제2 발광층까지의 거리는 상기 녹색 서브 화소의 상기 제1 전극에서 상기 제2 발광층까지의 거리보다 긴 전계 발광 표시 장치.
제14항에 있어서,
상기 녹색 서브 화소의 상기 제2 전극에서 상기 제2 발광층까지의 거리는 상기 적색 서브 화소의 상기 제2 전극에서 상기 제2 발광층까지의 거리보다 긴 전계 발광 표시 장치.
제14항에 있어서,
상기 적색 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 거리는 λ/2n의 2배가 되도록 설정하고,
상기 녹색 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 거리는 λ/2n의 3배가 되도록 설정하고,
여기서, 상기 λ는 방출되는 광의 파장이고, 상기 n은 상기 제1 전극과 상기 제2 전극 사이의 유기층의 굴절률인 전계 발광 표시 장치.
제13항에 있어서,
상기 적색 서브 화소는 상기 제1 전극과 상기 제2 전극 사이에 구비된 발광층 및 상기 발광층과 상기 제2 전극 사이에 구비된 전자 수송층을 포함하고,
상기 녹색 서브 화소는 상기 제1 전극과 상기 제2 전극 사이에 구비된 발광층 및 상기 발광층과 상기 제2 전극 사이에 차례로 적층된 제1 N형 전하 생성층, 제1 P형 전하 생성층, 및 제2 N형 전하 생성층을 포함하여 이루어진 전계 발광 표시 장치.
제18항에 있어서,
상기 녹색 서브 화소의 상기 제2 전극에서 상기 발광층까지의 거리는 상기 적색 서브 화소의 상기 제2 전극에서 상기 발광층까지의 거리보다 긴 전계 발광 표시 장치.
제18항에 있어서,
상기 적색 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 거리는 λ/2n의 1배가 되도록 설정하고,
상기 녹색 서브 화소의 상기 제1 전극과 상기 제2 전극 사이의 거리는 λ/2n의 2배가 되도록 설정하고,
여기서, 상기 λ는 방출되는 광의 파장이고, 상기 n은 상기 제1 전극과 상기 제2 전극 사이의 유기층의 굴절률인 전계 발광 표시 장치.