KR20230095243A - 유기 발광 표시 장치 - Google Patents

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transistor
light emitting
voltage
organic light
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KR1020210184524A
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박성민
채수진
한민지
이태경
이영재
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엘지디스플레이 주식회사
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Abstract

본 발명은 표시 패널에 복수의 화소가 배치되고, 복수의 화소 각각은, 구동 전류에 의해 발광하는 유기 발광 소자, 구동 전류를 제어하고, 제1 노드인 소스 전극, 제2 노드인 게이트 전극 및 제3 노드인 드레인 전극을 포함하는 구동 트랜지스터, 제2 노드 및 제3 노드를 다이오드 커넥팅시키는 제1 트랜지스터, 제1 노드에 데이터전압을 인가하는 제2 트랜지스터, 제2 노드에 고전위 구동전압(VDD)을 인가하는 제3 트랜지스터, 구동 트랜지스터와 유기 발광 소자 간의 전류 패스를 형성하는 제4 트랜지스터, 구동 트랜지스터에 스트레스 전압(Vobs)과 초기화 전압(Vini)을 선택적으로 인가하는 제5 트랜지스터, 유기 발광 소자의 애노드 전극인 제4 노드에 리셋 전압(VAR)을 인가하는 제6 트랜지스터 및 제2 노드에 일 전극이 연결되는 스토리지 커패시터를 포함할 수 있다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DISPLAY DEVICE}
본 발명은 유기 발광 표시 장치에 관한 것으로서, 보다 상세하게는 발광 신호에 따라 유기 발광 소자를 발광하는 유기 발광 표시 장치에 관한 것이다.
자발광 소자인 유기 발광 소자(Organic Light Emitting Diode; OLED)는 애노드 전극 및 캐소드 전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 및 전자수송층(Electron transport layer, ETL)으로 이루어진다. 애노드 전극과 캐소드 전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다. 액티브 매트릭스 타입의 유기 발광 표시 장치는 스스로 발광하는 유기 발광 소자(Organic Light Emitting Diode; OLED)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점으로 인해서 다양하게 이용되고 있다.
유기 발광 표시 장치는 유기 발광 소자를 각각 포함한 화소들을 매트릭스 형태로 배열하고 비디오 데이터의 계조에 따라 화소들의 휘도를 조절한다. 화소들 각각은 유기 발광 소자, 게이트-소스 간 전압에 따라 유기 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 및 구동 트랜지스터의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위치 트랜지스터를 포함한다. 유기 발광 소자, 구동 트랜지스터 및 적어도 하나 이상의 스위치 트랜지스터를 포함하는 화소 회로는 스캔 신호 및 발광 신호에 따라 구동된다..
이에, 화소 회로는, 스캔 신호 및 발광 신호에 따라 유기 발광 소자에 구동 전류를 공급한다. 이 때, 화소 회로에서 일부 노드는 차지 쉐어링 현상이 발생하게 되어 유기 발광 소자가 발광 시에 블랙 뜸 현상이 발생하거나 표시 패널의 휘도가 불균일하게 되는 문제점이 발생한다.
본 발명의 발명자들은 상술한 문제를 개선하기 위하여, 화소 회로를 새롭게 설계한 유기 발광 표시 장치를 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 블랙 뜸 현상을 개선할 수 있는 유기 발광 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 유기 발광 표시 장치의 화소 휘도를 균일화 할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 표시 패널에 복수의 화소가 배치되고, 복수의 화소 각각은, 구동 전류에 의해 발광하는 유기 발광 소자, 구동 전류를 제어하고, 제1 노드인 소스 전극, 제2 노드인 게이트 전극 및 제3 노드인 드레인 전극을 포함하는 구동 트랜지스터, 제2 노드 및 제3 노드를 다이오드 커넥팅시키는 제1 트랜지스터, 제1 노드에 데이터전압을 인가하는 제2 트랜지스터, 제2 노드에 고전위 구동전압(VDD)을 인가하는 제3 트랜지스터, 구동 트랜지스터와 유기 발광 소자 간의 전류 패스를 형성하는 제4 트랜지스터, 구동 트랜지스터에 스트레스 전압(Vobs)과 초기화 전압(Vini)을 선택적으로 인가하는 제5 트랜지스터, 유기 발광 소자의 애노드 전극인 제4 노드에 리셋 전압(VAR)을 인가하는 제6 트랜지스터 및 제2 노드에 일 전극이 연결되는 스토리지 커패시터를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 유기 발광 소자의 애노드 전극에 일정한 전압 레벨을 유지할 수 있어, 유기 발광 표시 장치의 휘도 변화는 최소화되어 영상 품질이 상승될 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소를 나타내는 회로도이다.
도 3은 리프레쉬 프레임 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 발광 신호 및 스캔 신호를 나타내는 파형도이다.
도 4는 리셋 프레임 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 발광 신호 및 스캔 신호를 나타내는 파형도이다.
도 5a는 온 바이어스 스트레스 기간 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 회로도이다.
도 5b는 이니셜 기간 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 회로도이다.
도 5c는 샘플링 기간 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 회로도이다.
도 5d는 에미션 기간 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 회로도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개선 효과를 비교예와 실시예를 통해 나타낸 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 상세히 살펴보기로 한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 표시 패널(100), 타이밍 제어회로(200), 데이터 드라이버(300) 및 게이트 드라이버(401, 402)를 포함한다.
표시 패널(100)은 화상을 표시하는 표시 영역(A/A)과 표시 영역(A/A)의 외측에 위치하고, 각종 신호라인과 게이트 드라이버(401, 402)가 배치된 비표시 영역(N/A)을 포함한다.
표시 영역(A/A)에는 화상을 표시하기 위하여, 복수 개의 화소(P)들이 배치된다. 그리고 표시 영역(A/A)에는 제1 방향으로 배치된 n개의 게이트 라인(GL1 내지 GLn)과 제1 방향과 다른 방향으로 배치된 m개의 데이터 라인(DL1 내지 DLm)이 배치된다. 복수의 화소(P)는 n개의 게이트 라인(GL1 내지 GLn) 및 m개의 데이터 라인(DL1 내지 DLm)과 전기적으로 연결된다. 이에, 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)을 통해 각각의 화소(P)들에 게이트 전압 및 데이터 전압이 인가된다. 그리고, 각각의 화소(P)들은 게이트 전압 및 데이터 전압에 의해 계조를 구현한다. 최종적으로, 각각의 화소(P)들이 표시하는 계조에 의해, 표시 영역(A/A)에는 화상이 표시된다.
비표시 영역(N/A)에는 표시 영역(A/A)에 배치된 화소(P)의 동작을 제어하는 신호를 전달하는 각종 신호 라인(GL1 내지 GLn 및 DL1 내지 DLm)과 게이트 드라이버(401, 402)가 배치된다.
타이밍 제어회로(200)는 호스트 시스템으로부터 수신된 입력 영상신호(RGB)를 데이터 드라이버(300)로 전송한다.
타이밍 제어회로(200)는 영상 데이터(RGB)와 함께 수신되는 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호를 이용하여 게이트 드라이버(401, 402) 및 데이터 드라이버(300)의 동작 타이밍을 제어하기 위한 제어신호(GCS, DCS)를 생성한다. 여기서, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는데 걸리는 시간을 나타내는 신호이며, 데이터 인에이블 신호(DE)는 표시 패널(100)에 정의된 화소(P)에 데이터 전압을 공급하는 기간을 나타내는 신호이다.
다시 설명하면, 타이밍 제어회로(200)는 타이밍 신호를 인가 받아, 게이트 드라이버(401, 402)에 게이트 제어신호(GCS)를 출력하고, 데이터 드라이버(300)에 데이터 제어신호(DCS)를 출력한다.
데이터 드라이버(300)는 데이터 제어신호(DCS)를 인가 받아, 데이터 라인(DL1 내지 DLm)에 데이터 전압을 출력한다.
구체적으로, 데이터 드라이버(300)는 데이터 제어신호(DCS)에 따라 샘플링 신호를 생성하고, 영상 데이터(RGB)를 샘플링 신호에 따라 래치하여 데이터 전압으로 변경한 후, 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 데이터 전압을 데이터 라인(DL1 내지 DLm)에 공급한다.
데이터 드라이버(300)는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시 패널(100)의 본딩 패드에 연결되거나, 표시 패널(100)에 직접 배치될 수도 있으며, 경우에 따라 표시 패널(100)에 집적화되어 배치될 수도 있다. 또한, 데이터 드라이버(300)는 칩 온 필름(Chip On Film; COF) 방식으로 배치될 수 있다.
게이트 드라이버(401, 402)는 게이트 제어신호(GCS)에 따라 순차적으로 게이트 라인(GL1 내지 GLn)에 게이트 전압에 해당하는 스캔 신호, 발광 신호 및 리셋 신호를 공급한다.
일반적인 게이트 드라이버(401, 402)는 표시 패널(100)과 독립적으로 형성되어 다양한 방식으로 표시 패널과 전기적으로 연결될 수 있다. 다만, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 게이트 드라이버(401, 402)는 표시 패널(100)의 기판 제조 시 박막 패턴 형태로 형성되어, 비표시 영역(N/A) 상에 게이트 인 패널(Gate In Panel; GIP) 방식으로 내장될 수 있다.
그리고, 게이트 드라이버(401, 402)는 표시 패널(100)의 양 측에 배치되는 제1 게이트 드라이버(401) 및 제2 게이트 드라이버(402)로 분리될 수 있다.
구체적으로, 제1 게이트 드라이버(401)는 복수의 화소(P)에 스캔 신호 및 리셋 신호를 공급한다. 이에, 제1 게이트 드라이버(401)는 복수의 스캔 구동 스테이지 및 복수의 리셋 구동 스테이지를 포함할 수 있다. 그리고, 복수의 스캔 구동 스테이지는 복수의 화소(P)에 스캔 신호를 공급하고, 복수의 리셋 구동 스테이지는 복수의 화소(P)에 리셋 신호를 공급한다.
그리고, 제2 게이트 드라이버(402)는 복수의 화소(P)에 스캔 신호 및 발광 신호를 공급한다. 이에, 제2 게이트 드라이버(402)는 복수의 스캔 구동 스테이지 및 복수의 발광 구동 스테이지를 포함할 수 있다. 그리고, 복수의 스캔 구동 스테이지는 복수의 화소(P)에 스캔 신호를 공급하고, 복수의 발광 구동 스테이지는 복수의 화소(P)에 발광 신호를 공급한다.
이하에서는, 복수의 화소(P)의 구성 및 구동 방식에 대해서 구체적으로 설명한다.
복수의 화소(P) 각각을 구성하는 스위치 소자들은 n 타입 또는 p 타입 MOSFET 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다.
부가적으로, 트랜지스터는 게이트(gate) 전극, 소스(source) 전극 및 드레인(drain) 전극을 포함한 3 전극 소자이다. 소스 전극은 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스 전극 으로부터 흐르기 시작한다. 드레인 전극은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스 전극으로부터 드레인 전극으로 흐른다. n타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스 전극에서 드레인 전극으로 전자가 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 낮다. n타입 MOSFET에서 전자가 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류의 방향은 드레인 전극으로부터 소스 전극 쪽으로 흐른다. p타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스 전극으로부터 드레인 전극으로 정공이 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 높다. p타입 MOSFET에서 정공이 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류가 소스 전극 으로부터 드레인 전극쪽으로 흐른다. MOSFET의 소스 전극과 드레인 전극은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스 전극과 드레인 전극으로 인하여 발명이 한정되어서는 안된다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소를 나타내는 회로도이다.
화소(P) 각각은 유기 발광 소자(OLED), 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터(T1~T6) 및 커패시터(Cst)를 포함한다.
유기 발광 소자(OLED)는 구동 트랜지스터(DT)로부터 공급되는 구동 전류에 의해 발광한다. 유기 발광 소자(OLED)의 애노드 전극과 캐소드 전극 사이에는 다층의 유기 화합물층이 형성된다. 유기 화합물층은 적어도 하나의 정공전달층 및 전자전달층과, 발광층(Emission layer, EML)을 포함할 수 있다. 여기서, 정공전달층은 발광층으로 정공을 주입하거나 정공을 전달하는 층으로, 예를 들어, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 및 전자저지층(Electron blocking layer, EBL) 등일 수 있다. 그리고, 전자전달층은 발광층에 전자를 주입하거나 전자를 전달하는 층으로, 예를 들어, 전자수송층(Electron transport layer, ETL), 전자주입층(Electron Injection layer, EIL), 및 정공저지층(Hole blocking layer, HBL) 등일 수 있다. 유기 발광 소자(OLED)의 애노드 전극은 제4 노드(N4)에 접속되고, 유기 발광 소자의 캐소드 전극은 저전위 구동전압(VSS)의 입력단에 접속된다.
구동 트랜지스터(DT)는 자신의 소스-게이트 간 전압(Vsg)에 따라 유기 발광 소자(OLED)에 인가되는 구동 전류를 제어한다. 구동 트랜지스터(DT)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터일 수 있다. 그리고, 구동 트랜지스터(DT)의 소스 전극은 제1 노드(N1)에 접속되고, 게이트 전극은 제2 노드(N2)에 접속되고, 드레인 전극은 제3 노드(N3)에 접속된다.
제1 트랜지스터(T1)는 게이트 전극 및 드레인 전극을 다이오드 커넥팅시킨다. 제1 트랜지스터(T1)는 누설전류를 최소화시키기 위하여, n타입 MOSFET(NMOS)일 수 있고, 산화물(Oxide) 박막 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)에 접속되는 드레인 전극, 제2 노드(N2)에 접속되는 소스 전극 및 제1 스캔 신호(SC1(n))를 전송하는 제1 스캔 신호 라인에 접속하는 게이트 전극을 포함한다. 이에, 제1 트랜지스터(T1)는 턴온 레벨인 하이 레벨의 제1 스캔 신호(SC1(n))에 응답하여, 구동 트랜지스터(DT)의 게이트 전극 및 드레인 전극을 다이오드 커넥팅시킨다.
제2 트랜지스터(T2)는 데이터라인으로부터 공급받는 데이터전압(Vdata)을 구동 트랜지스터(DT)의 소스 전극인 제1 노드(N1)에 인가한다. 제2 트랜지스터(T2)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 데이터라인에 연결되는 소스 전극, 제1 노드(N1)에 연결되는 드레인 전극 및 제2 스캔 신호(SC2(n))를 전송하는 제2 스캔 신호 라인에 연결되는 게이트 전극을 포함한다. 이에, 제2 트랜지스터(T2)는 턴온 레벨인 로우 레벨의 제2 스캔 신호(SC2(n))에 응답하여, 데이터라인으로부터 공급받는 데이터전압(Vdata)을 구동 트랜지스터(DT)의 소스 전극인 제1 노드(N1)에 인가한다.
제3 트랜지스터(T3)는 고전위 구동전압(VDD)을 구동 트랜지스터(DT)의 소스 전극인 제1 노드(N1)에 인가한다. 제3 트랜지스터(T3)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터일 수 있다. 제3 트랜지스터(T3)는 고전위 구동전압(VDD)을 전송하는 고전위 구동전압라인에 연결되는 소스 전극, 제1 노드(N1)에 연결되는 드레인 전극 및 제3 발광 신호(EM(n+2))를 전송하는 발광 신호 라인에 연결되는 게이트 전극을 포함한다. 이에, 제3 트랜지스터(T3)는 턴온 레벨인 로우 레벨의 제3 발광 신호(EM(n+2))에 응답하여 고전위 구동전압(VDD)을 구동 트랜지스터(DT)의 소스 전극인 제1 노드(N1)에 인가한다.
제4 트랜지스터(T4)는 구동 트랜지스터(DT)와 유기 발광 소자(OLED) 간의 전류 패스를 형성한다. 제4 트랜지스터(T4)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터일 수 있다. 제4 트랜지스터(T4)는 제3 노드(N3)에 접속하는 소스 전극, 제4 노드(N4)에 접속하는 드레인 전극 및 제1 발광 신호(EM(n))를 전송하는 발광 신호 라인에 접속하는 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 제1 발광 신호(EM(n))에 응답하여 제4 트랜지스터(T4)의 소스 전극인 제3 노드(N3)와 제4 트랜지스터(T4)의 드레인 전극인 제4 노드(N4) 간의 전류 패스를 형성한다. 이에, 제4 트랜지스터(T4)는 턴온 레벨인 로우 레벨의 제1 발광 신호(EM(n))에 응답하여 구동 트랜지스터(DT)와 유기 발광 소자(OLED) 간의 전류 패스를 형성한다.
제5 트랜지스터(T5)는 초기화 전압(Vini)을 구동 트랜지스터(DT)의 드레인 전극인 제3 노드(N3)에 인가한다. 제5 트랜지스터(T5)는 p타입 MOSFET(PMOS)일 수 있고, LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터일 수 있다. 제5 트랜지스터(T5)는 온 바이어스 스트레스 전압(Vobs, 이하"스트레스 전압"이라 명명함)과 초기화 전압(Vini)을 선택적으로 전송하는 디지털 초기화 전압 라인(DVini)에 접속하는 소스 전극, 제3 노드(N3)에 접속하는 드레인 전극 및 제3 스캔 신호(SC3(n))를 전송하는 제3 스캔 신호 라인에 접속하는 게이트 전극을 포함한다. 이에, 제5 트랜지스터(T5)는 턴온 레벨인 로우 레벨의 제3 스캔 신호(SC3(n))에 응답하여 초기화 전압(Vini)을 구동 트랜지스터(DT)의 드레인 전극인 제3 노드(N3)에 인가한다. 또한, 디지털 초기화 전압 라인(DVini)에서 공급되는 스트레스 전압(Vobs)과 초기화 전압(Vini)은 서로 다른 전압 레벨일 수 있다. 스트레스 전압(Vobs)은 초기화 전압(Vini)보다 큰 전압 레벨일 수 있다.
제6 트랜지스터(T6)는 리셋 전압(VAR)을 유기 발광 소자의 애노드 전극인 제4 노드(N4)에 인가한다. 제6 트랜지스터(T6)는 p타입 MOSFET(PMOS)일 수 있으나, 별도의 신호를 추가하지 않고 발광 신호를 공용으로 사용하기 위해 n타입 MOSFET(NMOS)일 수 있고, 산화물(Oxide) 박막 트랜지스터일 수 있다. 제6 트랜지스터(T6)는 리셋 전압(VAR)을 전송하는 리셋 전압 라인에 접속하는 소스 전극, 제4 노드(N4)에 접속하는 드레인 전극 및 제2 발광 신호(EM(n+1))를 전송하는 발광 신호 라인에 연결되는 게이트 전극을 포함한다. 이에, 제6 트랜지스터(T6)는 턴온 레벨인 하이 레벨의 제2 발광 신호(EM(n+1))에 응답하여 리셋 전압(VAR)을 유기 발광 소자의 애노드인 제4 노드(N4)에 인가한다.
스토리지 커패시터(Cst)는 제2 노드(N2)에 연결되는 제1 전극 및 고전위 구동전압(VDD)을 전송하는 고전위 구동전압라인에 연결되는 제2 전극을 포함한다. 즉, 스토리지 커패시터(Cst)의 일 전극은 구동 트랜지스터(DT)의 게이트 전극에 연결되고, 스토리지 커패시터(Cst)의 다른 전극은 제3 트랜지스터(T3)의 소스 전극에 연결된다.
도 3은 리프레쉬 프레임 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 발광 신호 및 스캔 신호를 나타내는 파형도이다.
도 4는 리셋 프레임 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 발광 신호 및 스캔 신호를 나타내는 파형도이다.
도 5a는 온 바이어스 스트레스 기간 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 회로도이다.
도 5b는 이니셜 기간 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 회로도이다.
도 5c는 샘플링 기간 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 회로도이다.
도 5d는 애노드 리셋 기간 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 회로도이다.
도 5e는 에미션 기간 동안 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소의 회로도이다.
도 2 내지 도 5e를 참조하여, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 구동을 살펴보면 다음과 같다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치는 리프레시 프레임과 리셋 프레임으로 분리 구동될 수 있다. 리프레시 프레임에서는 각각의 화소(P)에 데이터 전압(Vdata)을 프로그래밍하고, 유기 발광 소자(OLED)가 발광한다. 그리고, 리셋 프레임은 수직 블랭크 프레임일 수 있으며, 리셋 프레임 동안에 유기 발광 소자(OLED)의 애노드를 리셋한다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 리프레시 프레임 은 온 바이어스 스트레스 기간(Tobs, 이하 "스트레스 기간"으로 명명함), 이니셜 기간(Ti), 샘플링 기간(Ts), 에미션 기간(Te) 및 애노드 리셋 기간(Tar, 이하 "리셋 기간"으로 명명함)으로 구분될 수 있다. 스트레스 기간(Tobs)는 구동 트랜지스터(DT)의 소스 전극인 제1 노드(N1)에 바이어스 스트레스를 주는 기간이다. 이니셜 기간(Ti)은 구동 트랜지스터(DT)의 드레인 전극인 제3 노드(N3)의 전압을 초기화하는 기간이다. 샘플링 기간(Ts)은 구동 트랜지스터(DT)의 문턱전압(Vth)을 샘플링하고, 데이터 전압(Vdata)을 프로그래밍하는 기간이다. 에미션 기간(Te)은 프로그래밍된 구동 트랜지스터(DT)의 소스-게이트 간 전압에 의한 구동 전류에 따라 유기 발광 소자(OLED)를 발광시키는 기간이다. 리셋 기간(Tar)은 에미션 기간(Te)를 제외한 나머지 기간 동안 유기 발광 소자(OLED)의 애노드 전극의 전압 레벨을 리셋 전압(VAR)으로 고정시키는 기간이다.
구체적으로, 도 3 및 도 5a를 참조하면, 첫번째 스트레스 기간(Tobs) 동안, 제2 발광 신호(EM(n+1))는 턴온 레벨인 하이 레벨이고, 제3 스캔 신호(SC3(n))는 턴온 레벨인 로우 레벨이다. 이에, 제6 트랜지스터(T6)는 턴온되어, 제4 노드(N4)에 리셋 전압(VAR)을 인가한다. 즉, 유기 발광 소자(OLED)의 애노드 전극은 리셋 전압(VAR)으로 리셋된다. 그리고, 제5 트랜지스터(T5)는 턴온되어, 디지털 초기화 전압 라인(DVini)으로부터 제3 노드(N3)에 스트레스 전압(Vobs)을 인가한다. 스트레스 전압(Vobs)은 유기 발광 소자(OLED)의 동작전압보다 충분히 높은 전압 범위 내에서 선택할 수 있으며, 고전위 구동전압(VDD)과 같거나 낮은 전압으로 설정될 수 있다. 즉, 스트레스 기간(Tobs) 동안 구동 트랜지스터(DT)의 드레인 전극인 제3 노드(N3)에 바이어스 스트레스를 인가하여, 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)을 하강시킬 수 있다. 이에, 스트레스 기간(Tobs) 동안, 구동 트랜지스터(DT)의 소스 드레인 전류(Ids)를 흐르게 함으로써, 구동 트랜지스터(DT)의 히스테리시스를 완화할 수 있다. 그리고, 도 3 및 도 5b를 참조하면, 이니셜 기간(Ti) 동안, 제1 스캔 신호(SC1(n))는 턴온 레벨인 하이 레벨이고, 제3 스캔 신호(SC3(n))는 턴온 레벨인 로우 레벨이고, 제2 발광 신호(EM(n+1))는 턴온 레벨인 하이 레벨이다. 이에, 제1 트랜지스터(T1) 및 제5 트랜지스터(T5)는 턴온되어, 디지털 초기화 전압 라인(DVini)으로부터 제2 노드(N2)에 초기화 전압(Vini)을 인가한다. 그 결과, 구동 트랜지스터(DT)의 게이트 전극은 초기화 전압(Vini)으로 초기화된다. 초기화 전압(Vini)은 유기 발광 소자(OLED)의 동작전압보다 충분히 낮은 전압 범위 내에서 선택할 수 있으며, 저전위 구동전압(VSS)과 같거나 낮은 전압으로 설정될 수 있다. 그리고, 이니셜 기간(Ti)에서, 제6 트랜지스터(T6)는 여전히 턴온되어, 제4 노드(N4)에는 리셋 전압(VAR)이 유지된다.
그리고, 도 3 및 도 5c를 참조하면, 샘플링 기간(Ts) 동안, 제1 스캔 신호(SC1(n))는 턴온 레벨인 하이 레벨이고, 제2 스캔 신호(SC2(n))는 턴온 레벨인 로우 레벨이고, 제2 발광 신호(EM(n+1))는 턴온 레벨인 하이 레벨이다. 그리고, 샘플링 기간(Ts) 동안, 제2 트랜지스터(T2)는 턴온되어, 데이터 전압(Vdata)은 제1 노드(N1)에 인가된다. 그리고 제1 트랜지스터(T1)도 턴온 됨으로써, 구동 트랜지스터(DT)는 다이오드 커넥션(diode connection)되어, 구동 트랜지스터(DT) 게이트 전극과 드레인 전극이 쇼트됨으로써, 구동 트랜지스터(DT)가 다이오드처럼 동작된다.
샘플링 기간(Ts)에서, 구동 트랜지스터(DT)의 소스-드레인 사이에는 전류(Ids)가 흐른다. 구동 트랜지스터(DT)의 게이트 전극과 드레인 전극은 다이오드 커넥션 된 상태이기 때문에, 소스 전극에서 드레인 전극으로 흐르는 전류에 의해서 제2 노드(N2)의 전압은 구동 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)이 Vth일때까지 상승한다.
그리고, 도 3 및 도 5a를 참조하면, 두번째 스트레스 구간(Tobs) 동안, 제2 발광 신호(EM(n+1))는 턴온 레벨인 하이 레벨이고, 제3 스캔 신호(SC3(n))는 턴온 레벨인 로우 레벨이다. 이에, 제6 트랜지스터(T6)는 턴온되어, 제4 노드(N4)에 리셋 전압(VAR)을 인가한다. 즉, 유기 발광 소자(OLED)의 애노드 전극은 리셋 전압(VAR)으로 리셋된다. 그리고, 제5 트랜지스터(T5)는 턴온되어, 제3 노드(N3)에 스트레스 전압(Vobs)을 인가한다. 즉, 스트레스 구간(Tobs) 동안 구동 트랜지스터(DT)의 드레인 전극인 제3 노드(N3)에 바이어스 스트레스를 인가하여, 구동 트랜지스터(DT)의 히스테리시스 효과를 완화할 수 있다.
그리고, 도 3 및 도 5d를 참조하면, 리셋 기간(Tar) 동안, 제1 발광 신호(EM(n))는 턴온 레벨인 로우 레벨이고, 제2 발광 신호(EM(n+1))는 턴온 레벨인 하이 레벨이다. 이에, 제6 트랜지스터(T6)는 턴온되어, 제4 노드(N4)에 리셋 전압(VAR)을 인가한다. 즉, 유기 발광 소자(OLED)의 애노드 전극은 리셋 전압(VAR)으로 리셋된다. 그리고, 제4 트랜지스터(T4)는 턴온되어, 제3 노드(N3)와 제4 노드(N4)는 동전위가 형성될 수 있다.
이 때, 턴온 레벨인 제2 발광 신호(EM(n+1))로 인해 제6 트랜지스터(T6)는 턴온된 상태이므로, 제4 노드(N4)에는 리셋 전압(VAR)이 공급되고 있다. 다시 말해, 제4 트랜지스터(T4)는 p타입 MOSFET(PMOS)이고, 제6 트랜지스터(T6)는 n타입 MOSFET(NMOS)이므로, 제1 발광 신호(EM(n))이 로우 레벨이고, 제2 발광 신호(EM(n+1))가 하이 레벨인 구간에서 제3 노드(N3)와 제4 노드(N4)는 리셋 전압(VAR) 레벨로 동전위가 될 수 있다.
만약, 제6 트랜지스터(T6)가 p타입 MOSFET(PMOS)이거나, 또는 제2 발광 신호(EM(n+1))이 아닌 제3 스캔 신호(SC3(n))과 같이 다른 스캔 신호가 인가될 경우에는, 에미션 기간(Te)에 제1 발광 신호(EM(n))가 턴온 레벨인 로우 레벨로 바뀌는 순간에 제3 노드(N3)와 제4 노드(N4) 사이에 차지 쉐어링 현상이 발생하게 된다. 즉, 유기 발광 소자(OLED)가 발광하는 순간에는 블랙으로 화상을 구동하더라도 차지 쉐어링 현상으로 인해, 블랙 계조가 아닌 약 0.7~1nit의 저계조 상태로 구동되는 블랙 뜸 불량이 발생할 수 있다.
따라서, 본 발명의 일 실시예와 같이 제2 발광 신호(EM(n+1)를 이용하여 제6 트랜지스터(T6)를 구동할 경우에는, 에미션 기간(Te)에 제1 발광 신호(EM(n))가 턴온 레벨인 로우 레벨로 바뀌더라도 제4 노드(N4)에 유기 발광 소자(OLED)의 구동 전압보다 낮은 전압 레벨의 리셋 전압(VAR)이 공급되고 있으므로, 유기 발광 소자(OLED)는 발광하지 않고, 제3 노드(N3)와 제4 노드(N4)는 리셋 전압(VAR) 레벨로 동전위가 될 수 있다.
또한, 제4 노드(N4)는 에미션 기간(Te)를 제외한 나머지 기간동안 지속적으로 리셋 전압(VAR)이 인가되고 있으므로, 제4 노드(N4)는 플로팅 상태 또는 이로 인한 전위 상승이 발생하지 않을 수 있고, 제1 발광 신호(EM(n))에 따라 제4 트랜지스터(T4)가 턴온되더라도 제4 노드(N4)의 전위는 제2 발광 신호(EM(n+1)가 턴오프 될 때까지 리셋 전압(VAR)에 의존할 수 있다.
그리고, 도 3 및 도 5e를 참조하면, 에미션 기간(Te) 동안, 제1 발광 신호(EM(n))와 제3 발광 신호(EM(n+2))는 턴온 레벨인 로우 레벨이다 이에, 제3 트랜지스터(T3)는 턴온되어, 제1 노드(N1)에 고전위 구동전압(VDD)을 인가한다. 그리고, 제2 노드(N2)는 저장 커패시터(Cst)를 통해서 고전위 구동전압(VDD)에 커플링되어 있으므로, 제2 노드(N2)에도 고전위 구동전압(VDD)이 반영된다. 그리고, 제4 트랜지스터(T4)도 턴온되어, 제3 노드(N3) 및 제4 노드(N4)의 전류 패스를 형성한다. 결국, 구동 트랜지스터(DT)의 소스 전극과 드레인 전극을 경유하는 구동 전류(Ioled)는 유기 발광 소자(OLED)에 인가된다.
그리고, 도 4를 참조하면, 리셋 프레임 동안, 제1 스캔 신호(SC1(n))는 턴오프 레벨인 로우 레벨으로 유지되고, 제2 스캔 신호(SC2(n))도 턴오프 레벨인 하이 레벨로 유지된다. 이에, 리셋 프레임 동안 각각의 화소(P)에 데이터 전압(Vdata)을 프로그래밍하지 않는다.
그러나, 제1 발광 신호(EM(n)), 제2 발광 신호(EM(n+1)), 제3 발광 신호(EM(n+2)) 및 제3 스캔 신호(SC3(n)) 각각은 주기적으로 스윙한다. 즉, 제3 스캔 신호(SC3(n))가 주기적으로 스윙하므로, 리셋 프레임은 복수의 스트레스 기간(Tobs)을 포함할 수 있다.
즉, 리셋 프레임 동안 유기 발광 소자(OLED)의 애노드 전극은 리셋 전압(VAR)으로 리셋될 뿐만 아니라, 구동 트랜지스터(DT)의 드레인 전극인 제3 노드(N3)에 바이어스 스트레스를 인가할 수 있다.
결국, 본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 리프레시 프레임 및 리셋 프레임에 걸쳐 유기 발광 소자(OLED)의 애노드 전극은 주기적으로 리셋될 수 있다. 이에, 누설 전류에 기인한 유기 발광 소자(OLED)의 애노드 전극의 전압의 지속적인 상승은 방지되므로, 유기 발광 소자(OLED)의 애노드 전극은 일정한 전압 레벨을 유지할 수 있다. 따라서, 유기 발광 표시 장치의 휘도 변화는 최소화되어 영상 품질이 상승될 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개선 효과를 비교예와 실시예를 통해 나타낸 도면들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소에서 유기 발광 소자(OLED)에 흐르는 구동 전류(Ioled)의 변화량을 나타낸 도면이다. 비교예에서 제3 스캔 신호(SC3(n))로 제6 트랜지스터(T6)를 구동하는 경우에 구동 전류(Ioled)는, 제1 발광 신호(EM(n))가 턴온 레벨인 로우 레벨로 바뀌는 순간에 제3 노드(N3)와 제4 노드(N4)의 차지 쉐어링 현상에 따라 일정하지 않고 변화하는 것을 확인할 수 있다.
이에 반해, 실시예는 제2 발광 신호(EM(n+1))에 따라 구동되므로, 제2 발광 신호(EM(n+1))이 턴오프 레벨인 하이 레벨로 변하기 전까지 제4 노드(N4)는 리셋 전압(VAR)으로 고정되어 구동 전류(Ioled)는 변화하지 않고 고정된 값으로 유지될 수 있다.
다시 말해, 리셋 기간(Tar) 동안 구동 전류(Ioled)는 스캔 신호의 변화에 따라 영향을 받지 않고 일정한 값으로 고정되므로, 리셋 전압(VAR)과 저전위 구동전압(VSS)의 전압 레벨 차이가 1.7V인 경우까지 편차가 발생하더라도 블랙 뜸 불량이 발생하지 않을 수 있다.
도 6b를 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 화소에서 제4 노드(N4)의 리셋 전압(VAR)과 구동 전류(Ioled)를 나타낸 도면이다. a는 표시 패널(100)에서 밝은 부분의 화소에 대한 구동 전류(Ioled)이고, b는 어두운 부분의 화소에 대한 구동 전류(Ioled)이다.
비교예와 같이 제4 노드(N4)에 리셋 전압(VAR)을 공급하는 제6 트랜지스터(T6)는 p타입 MOSFET(PMOS)이므로, 제3 스캔 신호(SC3(n))가 하이 레벨일 때 리셋 전압(VAR)이 인가되어 점차 상승한다. 이 때, 제1 발광 신호(EM(n))가 턴온 레벨인 하이 레벨로 변함에 따라 제3 노드(N3)와 제4 노드(N4)는 차지 쉐어링 상태가 되어 리셋 전압(VAR)이 순간적으로 상승하는 피크가 발생하게 된다.
이에 반해, 실시예는 n타입 MOSFET(NMOS)을 적용하므로, 비교예와 반대로, 제1 발광 신호(EM(n)가 턴온 레벨인 하이 레벨일 때 리셋 전압(VAR)은 감소하는 방향으로 변하게 된다. 따라서, 리셋 전압(VAR)에 따라 구동 전류(Ioled)도 감소하며, 밝은 부분과 어두운 부분의 구동 전류(Ioled) 차이가 줄어들게 되어 표시 패널(100)의 저계조 균일도가 향상되는 효과를 얻을 수 있다.
도 6c를 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 화소 별로 구동 트랜지스터(DT)의 문턱 전압(Vth)의 산포에 따른 구동 전류(Ioled)를 나타낸 도면이다.
제조 공정 중 산포에 따라 구동 트랜지스터(DT)의 문턱 전압(Vth)이 차이가 있을 수 있다. 이 때, 문턱 전압(Vth)의 산포가 클수록 유기 발광 소자(OLED)에 흐르는 구동 전류(Ioled)의 차이도 클 수 있다. 다시 말해, 실시예의 화소 구조를 적용할 경우, 비교예보다 구동 전류(Ioled) 편차를 작게 하므로, 표시 패널(100)의 저계조 균일도가 향상될 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 블랙 뜸 현상이 개선되고, 저계조의 휘도 편차가 최소화되어 영상 품질이 상승될 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치는 다음과 같이 설명될 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 표시 패널에 복수의 화소가 배치되고, 복수의 화소 각각은, 구동 전류에 의해 발광하는 유기 발광 소자, 구동 전류를 제어하고, 제1 노드인 소스 전극, 제2 노드인 게이트 전극 및 제3 노드인 드레인 전극을 포함하는 구동 트랜지스터, 제2 노드 및 제3 노드를 다이오드 커넥팅시키는 제1 트랜지스터, 제1 노드에 데이터전압을 인가하는 제2 트랜지스터, 제2 노드에 고전위 구동전압(VDD)을 인가하는 제3 트랜지스터, 구동 트랜지스터와 유기 발광 소자 간의 전류 패스를 형성하는 제4 트랜지스터, 구동 트랜지스터에 스트레스 전압(Vobs)과 초기화 전압(Vini)을 선택적으로 인가하는 제5 트랜지스터, 유기 발광 소자의 애노드 전극인 제4 노드에 리셋 전압(VAR)을 인가하는 제6 트랜지스터 및 제2 노드에 일 전극이 연결되는 스토리지 커패시터를 포함할 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 화소에 데이터전압을 프로그래밍하는 리프레시 프레임과 유기 발광 소자의 애노드를 리셋하는 리셋 프레임으로 분리 구동되고, 리프레시 프레임은 스트레스 기간, 이니셜 기간, 샘플링 기간, 리셋 기간 및 에미션 기간으로 구분되고, 스트레스 기간 동안, 구동 트랜지스터에 바이어스 스트레스가 인가되고, 이니셜 기간 동안, 제2 노드 또는 제3 노드는 초기화 전압으로 초기화되고, 샘플링 기간 동안, 제2 노드는 데이터전압과 구동 트랜지스터의 문턱전압(Vth)의 합에 해당하는 전압으로 충전되고, 리셋 기간 동안, 제4 노드는 리셋 전압(VAR)으로 리셋되고, 에미션 기간 동안, 유기 발광 소자에 구동 전류가 인가되어, 유기 발광 소자는 발광할 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 리셋 기간에 제4 트랜지스터가 턴온 될 때, 제3 노드 및 제4 노드는 리셋 전압(VAR)으로 동전위가 될 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 구동 트랜지스터와 제6 트랜지스터는 n타입 MOSFET(NMOS)일 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 제1 내지 제5 트랜지스터는 p타입 MOSFET(PMOS)일 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 구동 트랜지스터와 제6 트랜지스터는 산화물 박막 트랜지스터일 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 제1 내지 제5 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터일 수 있다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 제1 트랜지스터는 제3 노드에 접속되는 드레인 전극, 제2 노드에 접속되는 소스 전극 및 제1 스캔 신호를 전송하는 제1 스캔 신호 라인에 접속하는 게이트 전극을 포함하고, 제2 트랜지스터는 데이터라인에 연결되는 소스 전극, 제1 노드에 연결되는 드레인 전극 및 제2 스캔 신호를 전송하는 제2 스캔 신호 라인에 연결되는 게이트 전극을 포함하고, 제3 트랜지스터는 고전위 구동전압을 전송하는 고전위 구동전압라인에 연결되는 소스 전극, 제1 노드에 연결되는 드레인 전극 및 제3 발광 신호를 전송하는 제3 발광 신호 라인에 연결되는 게이트 전극을 포함하고, 제4 트랜지스터는 제3 노드에 접속하는 소스 전극, 제4 노드에 접속하는 드레인 전극 및 제1 발광 신호를 전송하는 제1 발광 신호 라인에 접속하는 게이트 전극을 포함하고, 제5 트랜지스터는 스트레스 전압 또는 초기화 전압을 선택적으로 전송하는 디지털 초기화 전압 라인에 접속하는 소스 전극, 제3 노드에 접속하는 드레인 전극 및 제3 스캔 신호를 전송하는 제3 스캔 신호 라인에 접속하는 게이트 전극을 포함하고, 제6 트랜지스터는 리셋 전압을 전송하는 리셋 전압 라인에 접속하는 소스 전극, 제4 노드에 접속하는 드레인 전극 및 제2 발광 신호를 전송하는 제2 발광 신호 라인에 접속하는 게이트 전극을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널
200: 타이밍 제어회로
300: 데이터 드라이버
401: 제1 게이트 드라이버
402: 제2 게이트 드라이버

Claims (12)

  1. 표시 패널에 복수의 화소가 배치되고,
    상기 복수의 화소 각각은,
    구동 전류에 의해 발광하는 유기 발광 소자;
    상기 구동 전류를 제어하고, 제1 노드인 소스 전극, 제2 노드인 게이트 전극 및 제3 노드인 드레인 전극을 포함하는 구동 트랜지스터;
    상기 제2 노드 및 상기 제3 노드를 다이오드 커넥팅시키는 제1 트랜지스터;
    상기 제1 노드에 데이터전압을 인가하는 제2 트랜지스터;
    상기 제1 노드에 고전위 구동전압(VDD)을 인가하는 제3 트랜지스터;
    상기 구동 트랜지스터와 유기 발광 소자 간의 전류 패스를 형성하는 제4 트랜지스터;
    상기 제3 노드에 스트레스 전압(Vobs)과 초기화 전압(Vini)을 선택적으로 인가하는 제5 트랜지스터;
    상기 유기 발광 소자의 애노드 전극인 제4 노드에 리셋 전압(VAR)을 인가하는 제6 트랜지스터; 및
    상기 제2 노드에 일 전극이 연결되는 스토리지 커패시터를 포함하는, 유기 발광 표시 장치.
  2. 제1항에 있어서,
    상기 화소에 상기 데이터전압을 프로그래밍하는 리프레시 프레임과 상기 유기 발광 소자의 애노드를 리셋하는 리셋 프레임으로 분리 구동되고,
    상기 리프레시 프레임은 스트레스 기간, 이니셜 기간, 샘플링 기간, 리셋 기간 및 에미션 기간으로 구분되고,
    상기 스트레스 기간 동안, 상기 구동 트랜지스터에 바이어스 스트레스가 인가되고,
    상기 이니셜 기간 동안, 상기 제2 노드 또는 제3 노드는 상기 초기화 전압으로 초기화되고,
    상기 샘플링 기간 동안, 상기 제2 노드는 상기 데이터전압과 상기 구동 트랜지스터의 문턱전압(Vth)의 합에 해당하는 전압으로 충전되고,
    상기 리셋 기간 동안, 상기 제4 노드는 상기 리셋 전압(VAR)으로 리셋되고,
    상기 에미션 기간 동안, 상기 유기 발광 소자에 상기 구동 전류가 인가되어, 상기 유기 발광 소자는 발광하는, 유기 발광 표시 장치.
  3. 제1항에 있어서,
    상기 리셋 기간에 상기 제4 트랜지스터가 턴온 될 때, 상기 제3 노드 및 상기 제4 노드는 상기 리셋 전압(VAR)으로 동전위가 되는, 유기 발광 표시 장치.
  4. 제1항에 있어서,
    상기 구동 트랜지스터와 상기 제6 트랜지스터는 n타입 MOSFET(NMOS)인, 유기 발광 표시 장치.
  5. 제1항에 있어서,
    상기 제1 내지 제5 트랜지스터는 p타입 MOSFET(PMOS)인, 유기 발광 표시 장치.
  6. 제1항에 있어서,
    상기 구동 트랜지스터와 상기 제6 트랜지스터는 산화물 박막 트랜지스터인, 유기 발광 표시 장치.
  7. 제1항에 있어서,
    상기 제1 내지 제5 트랜지스터는 저온 다결정 실리콘 박막 트랜지스터인, 유기 발광 표시 장치.
  8. 제1항에 있어서,
    상기 제1 트랜지스터는 상기 제3 노드에 접속되는 드레인 전극, 상기 제2 노드에 접속되는 소스 전극 및 제1 스캔 신호를 전송하는 제1 스캔 신호 라인에 접속하는 게이트 전극을 포함하고,
    상기 제2 트랜지스터는 데이터라인에 연결되는 소스 전극, 상기 제1 노드에 연결되는 드레인 전극 및 제2 스캔 신호를 전송하는 제2 스캔 신호 라인에 연결되는 게이트 전극을 포함하고,
    상기 제3 트랜지스터는 상기 고전위 구동전압을 전송하는 고전위 구동전압라인에 연결되는 소스 전극, 상기 제1 노드에 연결되는 드레인 전극 및 제3 발광 신호를 전송하는 제3 발광 신호 라인에 연결되는 게이트 전극을 포함하고,
    상기 제4 트랜지스터는 상기 제3 노드에 접속하는 소스 전극, 상기 제4 노드에 접속하는 드레인 전극 및 제1 발광 신호를 전송하는 제1 발광 신호 라인에 접속하는 게이트 전극을 포함하고,
    상기 제5 트랜지스터는 상기 스트레스 전압 또는 상기 초기화 전압을 선택적으로 전송하는 디지털 초기화 전압 라인에 접속하는 소스 전극, 상기 제3 노드에 접속하는 드레인 전극 및 제3 스캔 신호를 전송하는 제3 스캔 신호 라인에 접속하는 게이트 전극을 포함하고,
    상기 제6 트랜지스터는 상기 리셋 전압을 전송하는 리셋 전압 라인에 접속하는 소스 전극, 상기 제4 노드에 접속하는 드레인 전극 및 제2 발광 신호를 전송하는 제2 발광 신호 라인에 접속하는 게이트 전극을 포함하는, 유기 발광 표시 장치.
  9. 표시 패널에 복수의 화소가 배치되고,
    상기 복수의 화소 각각은,
    유기 발광 소자와 상기 유기 발광 소자에 구동 전류를 공급하고, 제1 노드인 소스 전극, 제2 노드인 게이트 전극 및 제3 노드인 드레인 전극을 포함하는 구동 트랜지스터 및 상기 유기 발광 소자의 애노드 전극인 제4 노드에 리셋 전압(VAR)을 인가하는 리셋 트랜지스터를 포함하고,
    상기 복수의 화소 각각은 스트레스 기간, 이니셜 기간, 샘플링 기간, 리셋 기간 및 에미션 기간으로 구분되어 구동하고,
    상기 스트레스 기간 동안, 상기 구동 트랜지스터에 바이어스 스트레스가 인가되고,
    상기 이니셜 기간 동안, 상기 제2 노드 또는 제3 노드는 상기 초기화 전압으로 초기화되고,
    상기 샘플링 기간 동안, 상기 제2 노드는 데이터전압과 상기 구동 트랜지스터의 문턱전압(Vth)의 합에 해당하는 전압으로 충전되고,
    상기 리셋 기간 동안, 상기 제4 노드는 상기 리셋 전압(VAR)으로 리셋되고,
    상기 에미션 기간 동안, 상기 유기 발광 소자에 상기 구동 전류가 인가되어, 상기 유기 발광 소자는 발광하는, 유기 발광 표시 장치.
  10. 제9항에 있어서,
    상기 리셋 기간에 상기 제4 트랜지스터가 턴온 될 때, 상기 제3 노드 및 상기 제4 노드는 상기 리셋 전압(VAR)으로 동전위가 되는, 유기 발광 표시 장치.
  11. 제9항에 있어서,
    상기 구동 트랜지스터와 상기 제6 트랜지스터는 n타입 MOSFET(NMOS)인, 유기 발광 표시 장치.
  12. 제9항에 있어서,
    상기 구동 트랜지스터와 상기 제6 트랜지스터는 산화물 박막 트랜지스터인, 유기 발광 표시 장치.
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