KR20230085571A - 열전 모듈 및 그 제조 방법 - Google Patents

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KR20230085571A
KR20230085571A KR1020210173874A KR20210173874A KR20230085571A KR 20230085571 A KR20230085571 A KR 20230085571A KR 1020210173874 A KR1020210173874 A KR 1020210173874A KR 20210173874 A KR20210173874 A KR 20210173874A KR 20230085571 A KR20230085571 A KR 20230085571A
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Abstract

본 발명의 일 실시형태는 복수의 절연층의 적층 구조, 상기 절연층을 사이에 두고 형성되며, 제1형 반도체 소자, 제2형 반도체 소자, 상기 제1형 반도체 소자와 접속된 제1 전극, 상기 제2형 반도체 소자와 접속된 제2 전극 및 상기 제1형 및 제2형 반도체 소자를 연결하는 연결 전극을 포함하는 복수의 열전 소자 및 상기 절연층을 관통하여 상기 복수의 열전 소자 중 서로 인접하여 배치된 것들을 연결하는 도전성 비아를 포함하는 열전 모듈을 제공한다.

Description

열전 모듈 및 그 제조 방법{THERMOELECTRIC MODULE AND METHOD FOR FABRICATING THE SAME}
본 발명은 열전 모듈 및 그 제조 방법에 관한 것이다.
열전 현상은 크게 두 가지 기술로 나눌 수 있는데, 펠티에 효과를 응용한 냉각 기술 및 제벡 효과를 이용한 에너지 발전(energy harvesting) 기술로 분류되며, 두 경우 모두 향후 기업의 흥망성쇠를 좌우할 만큼 중요한 기술이라고 할 수 있다. 특히, 현 시점에서 화석에너지 사용의 급증으로 인한 지구온난화 및 에너지 고갈 문제는 신재생에너지 개발에 대한 연구를 가속화시키고 있다. 또한, 모든 장비 및 전자기기는 투입된 대부분의 에너지를 열의 형태로 버리고 있다.
따라서, 버려지는 열 에너지를 재사용하여 새로운 영역에 응용할 수 있다면 에너지 위기를 극복하는 좋은 방법론이 될 것이다. 그 일례로 자동차 폐열, 폐기물 소각로, 제철소, 발전소, 지열, 전자기기, 체온 등에서 버려지는 많은 폐열을 이용하여 전기 에너지로 재생산하려는 노력이 세계적으로 많이 연구되고 있는 실정이다.
특히 열전 발전은 체적 발전이며 다른 발전과 융합이 가능하므로 미래에 대한 응용성 면에서 매우 큰 장점을 가지고 있다. 냉각 분야에서도 IT 산업의 발달과 더불어 전자 부품의 소형화, 고전력화, 고집적화, 슬림화에 따라 발열량이 증가하고 있으며, 발생된 열은 전자기기의 오작동 및 효율을 떨어뜨리는 중요한 요인으로 작용하고 있다. 이러한 문제점을 해결하기 위하여 열전 모듈을 사용하고 있으며, 열전 모듈의 무소음, 빠른 냉각 속도, 국부 냉각 등의 기능을 충분히 활용한다면 그 응용성은 더욱 커질 수밖에 없다.
종래의 열전 모듈은 크게 n형 반도체, p형 반도체, p-n 접합을 연결하는 금속 전극 및 세라믹 기판으로 구성된 단일 모듈을 직렬로 반복해서 형성하고, 각 단일 모듈을 금속 전극으로 연결되며, 금속 전극은 세라믹 기판과 연결된 구조를 가졌다.
다만, 종래의 열전 모듈은 고집적화 및 소형화에 한계가 존재하고, 압축 강도에 비해 전단 강도(Shear Strength)가 약하며, 반복적인 열 응력에 의해 세라믹 기판과 연결된 금속 전극에 크랙(crack)이 발생하거나, 접합 분리(delamination)가 발생하는 문제점이 존재하였다. 또한, 열전 모듈이 고온에서 작동 시 산화에 의해 성능이 열화되는 문제점에 대한 개선이 요구되는 실정이다.
KR 10-2013-0073554 A
본 발명의 여러 목적 중 하나는 칩 형태의 열전 모듈을 구현하여 열전 모듈을 고집적화 및 소형화하기 위함이다.
본 발명의 여러 목적 중 하나는 열전 모듈의 기계적 강도를 개선하여 크랙 및 접합 분리 등의 결함을 방지하기 위함이다.
본 발명의 여러 목적 중 하나는 열전 모듈의 성능이 고온에서 열화되는 문제를 해결하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는 복수의 절연층의 적층 구조, 상기 절연층을 사이에 두고 형성되며, 제1형 반도체 소자, 제2형 반도체 소자, 상기 제1형 반도체 소자와 접속된 제1 전극, 상기 제2형 반도체 소자와 접속된 제2 전극 및 상기 제1형 및 제2형 반도체 소자를 연결하는 연결 전극을 포함하는 복수의 열전 소자 및 상기 절연층을 관통하여 상기 복수의 열전 소자 중 서로 인접하여 배치된 것들을 연결하는 도전성 비아를 포함하는 열전 모듈을 제공한다.
본 발명의 다른 실시형태는 복수의 비아가 형성된 세라믹 그린시트를 마련하는 단계, 상기 비아에 도전성 페이스트를 충전하여 도전성 비아를 형성하는 단계, 상기 세라믹 그린시트 상에 소정의 간격을 두고 복수의 열전 소자를 형성하는 단계, 상기 복수의 열전 소자가 형성된 세라믹 그린시트를 적층하여 적층체를 형성하는 단계 및 상기 적층체를 1개의 열전 모듈에 대응하는 영역으로 절단하고 소성하여 복수의 절연층의 적층 구조를 형성하는 단계를 포함하고, 상기 열전 소자를 형성하는 단계는, 제1형 및 제2형 반도체 소자를 형성하는 단계, 상기 제1형 반도체 소자와 접속되는 제1 전극, 상기 제2형 반도체 소자와 접속되는 제2 전극 및 상기 제1형 및 제2형 반도체 소자를 연결하는 연결 전극을 형성하는 단계를 포함하는 열전 모듈의 제조 방법을 제공한다.
본 발명의 여러 효과 중 하나는 칩 형태의 열전 모듈을 구현하여 열전 모듈을 고집적화 및 소형화하는 것이다.
본 발명의 여러 효과 중 하나는 열전 모듈의 기계적 강도를 개선하여 크랙 및 접합 분리 등의 결함을 방지하는 것이다.
본 발명의 여러 효과 중 하나는 열전 모듈의 성능이 고온에서 열화되는 문제를 해결하는 것이다.
도 1은 본 발명의 일 실시형태에 따른 열전 모듈을 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 열전 모듈의 절연층과 열전 소자의 적층 구조에 대한 분해 사시도이다.
도 3은 본 발명의 일 실시형태에 따른 열전 모듈의 열전 소자와 도전성 비아의 구조를 나타내는 사시도이다.
도 4는 도 1의 Ⅰ-Ⅰ' 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시형태에 따른 열전 모듈의 열전 소자 및 열전 소자와 연결되는 도전성 비아를 한 평면에 나타낸 평면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 열전 모듈의 열전 소자 및 열전 소자와 연결되는 도전성 비아를 한 평면에 나타낸 평면도이다.
도 7a 내지 도 7g는 본 발명의 다른 실시형태에 따른 열전 모듈의 제조방법을 개략적으로 나타내는 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 두께(T) 방향, 제2 방향은 길이(L) 방향 또는 적층 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다.
이하, 도 1 내지 도 5b를 참조하여, 본 발명의 일 실시형태에 따른 열전 모듈에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 열전 모듈(100)은 복수의 절연층(111)의 적층 구조(110), 상기 절연층을 사이에 두고 형성되며, 제1형 반도체 소자(121, 131), 제2형 반도체 소자(122, 132), 상기 제1형 반도체 소자와 접속된 제1 전극(123, 133), 상기 제2형 반도체 소자와 접속된 제2 전극(124, 134) 및 상기 제1형 및 제2형 반도체 소자를 연결하는 연결 전극(125, 135)을 포함하는 복수의 열전 소자(120, 130) 및 상기 절연층을 관통하여 상기 복수의 열전 소자 중 서로 인접하여 배치된 것들을 연결하는 도전성 비아(141, 142)를 포함한다.
절연층(111)은 절연 특성을 가지는 재료를 포함하여 충분한 절연성을 얻을 수 있는 한 특별히 제한되지 않는다. 절연층(111)은 인접하는 열전 소자(120, 130)를 서로 분리시키는 역할을 수행하며, 후술할 바와 같이, 절연층(111)을 관통하는 도전성 비아(141, 142)에 의해 서로 인접하여 배치된 열전 소자(120, 130)가 연결될 수 있다.
열전 소자(120, 130)가 복수의 절연층(111)의 적층 구조(110)에 의해 밀봉(Hermatic Sealing)되어 외부 하중에 의한 응력 및/또는 열 응력에 대한 내성이 향상될 수 있고, 열전 소자(120, 130)의 산화로 인한 성능 저하를 방지하고, 기계적 강도가 우수한 열전 모듈(100)을 제공할 수 있다.
상기 절연층(111)은 제1형 반도체 소자(121, 131), 제2형 반도체 소자(122, 132)를 형성하는 반도체 슬러리와, 제1 전극(123, 133), 제2 전극(124, 134), 연결 전극(125, 135) 및 도전성 비아(141, 142)를 형성하는 도전성 페이스트와 동시에 소결되는 재료를 포함할 수 있다.
이에 따라, 절연층(111)은 상기 반도체 슬러리 및 도전성 페이스트와 동시에 소결되는 저온 동시 소성 세라믹(LTCC; Low Temperature Co-fired Ceramics)을 포함할 수 있다. 즉, 절연층(111)은 세라믹 소결체일 수 있으며, 보다 구체적으로는 저온 동시 소성 세라믹 소결체일 수 있다.
이때, 절연층(111)의 평균 두께는 열전 모듈(100)의 사이즈에 맞추어 임의로 변경할 수 있으며, 1층의 두께가 소결 후 0.1 내지 10μm 가 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1형 반도체 소자(121, 131) 및 제2형 반도체 소자(122, 132)는 서로 다른 반도체 물질로 이루어질 수 있으며, 예컨대, 제1형 반도체 소자(121, 131)는 P형 반도체 소자로, 제2형 반도체 소자(122, 132)는 N형 반도체 소자로 이루어질 수 있다. 이 경우, 제1형 반도체 소자(121, 131)와 제2형 반도체 소자(122, 132)는 하나의 단위 셀을 형성할 수 있다.
상기 제1형 반도체 소자(121, 131) 및 제2형 반도체 소자(122, 132)는 당 기술 분야에서 채용되는 공지의 열전 재료로 형성될 수 있으며, 예를 들어 전이금속, 희토류 원소, 13족 원소, 14족 원소, 15족 원소 및 16족 원소로 이루어진 군으로부터 선택된 2종 이상의 원소를 포함하는 반도체를 하나 이상 사용할 수 있다. 상기 희토류 원소로서는 Y, Ce, La 등을 사용할 수 있으며, 상기 전이금속으로서는 Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Fe, Co, Ni, Cu, Zn, Ag, Re 중 하나 이상을 사용할 수 있고, 상기 13족 원소로서는 B, Al, Ga, In 중 하나 이상을 사용할 수 있으며, 상기 14족 원소로서는 C, Si, Ge, Sn, Pb 중 하나 이상을 사용할 수 있으며, 상기 15족 원소로서는 P, As, Sb, Bi 중 하나 이상을 사용할 수 있고, 상기 16족 원소로서는 S, Se, Te 중 하나 이상을 사용할 수 있다. 이와 같은 원소를 포함하는 반도체의 예로서는 Bi-Te계, Co-Sb계, Pb-Te계, Si-Ge계, Fe-Si계 또는 Sb-Te계 반도체로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으며, 보다 바람직하게는 Bi-Te계 반도체를 포함할 수 있다.
이들 반도체들은 상기 전이금속, 희토류 원소, 13족 원소, 14족 원소, 15족 원소 및 16족 원소로 이루어진 군으로부터 선택된 하나 이상의 원소를 도펀트로서 포함하여 전기적 특성 등을 개선할 수 있다. 예를 들어, Bi-Te계 반도체로서는 Sb 및 Se가 도펀트로서 사용된 Bi0.8Sb1.2Te3, Bi0.5Sb1.5Te2.7Se0.3, Bi2Te3, Bi2Te2.39Se0.6 및 Bi2Se3 중 하나 이상을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 전극(123, 133)은 제1형 반도체 소자(121, 131)와 접속되고, 제2 전극(124, 134)은 제2형 반도체 소자(122, 132)와 접속된다. 또한, 연결 전극(125, 135)에 의해 제1형 반도체 소자(121, 131) 및 제2형 반도체 소자(122, 132)가 전기적으로 연결된다.
이때, 절연층(111)을 관통하는 도전성 비아(141, 142)는 절연층(111)을 사이에 두고 인접한 제1 전극(123, 133)과 제2 전극(124, 134)과 연결되어 복수의 열전 소자(120, 130) 중 서로 인접하여 배치된 것들을 연결한다.
도전성 비아(141, 142)는 상기 절연층(111)과 동일 평면 상에 배치될 수 있으며, 이에 따라 열전 모듈(100)을 소형화하면서도 상기 절연층(111)을 사이에 두고 인접한 열전 소자(120, 130)를 서로 연결할 수 있다.
상기 제1 전극(123, 133), 제2 전극(124, 134), 연결 전극(125, 135) 및 도전성 비아(141, 142)는 Ag, Al, Cu, Ni 및 이들의 합금으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.
상기 금속 성분은 전기 전도도가 우수하고, 특히, 니켈(Ni)의 경우, 제1형 반도체 소자(121, 131) 및 제2형 반도체 소자(122, 132) 사이에서 발생할 수 있는 상기 반도체 원소의 마이그레이션(Migration)을 효과적으로 억제할 수 있다. 또한, 상기 은(Ag) 및 알루미늄(Al)은 상대적으로 낮은 온도에서 소결이 가능하여, 상기 제1형 및 제2형 반도체 소자를 형성하는 열전 재료와 용이하게 동시 소결될 수 있다.
열전 소자(120, 130)는 절연층(111)과 동시 소결된 것일 수 있으며, 전술한 바와 같이, 상기 제1형 및 제2형 반도체 소자를 형성하는 재료 및 상기 제1 전극, 제2 전극 및 연결 전극을 형성하는 금속 성분을 적절히 선택하여 절연층(111)과 동시 소결될 수 있다.
열전 소자(120, 130)의 적층 수는 열전 모듈(100)의 사이즈 및 용도에 따라 결정될 수 있으며, 예를 들어 10층 이상, 또는 100층 이상 적층될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이러한 열전 소자(120, 130)의 평균 두께는 열전 모듈(100)의 사이즈 및 열전 소자(120, 130)의 적층 수에 따라 결정될 수 있으며, 예를 들어 0.1 내지 1.0μm의 범위 내에 있도록 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
복수의 열전 소자는 절연층(111)을 사이에 두고 인접한 제1 열전 소자(120) 및 제2 열전 소자(130)를 포함할 수 있으며, 도 3 및 도 4를 참조하면, 제1 도전성 비아(141)는 제1 열전 소자(120)의 제1 전극(123)과 제2 열전 소자(130)의 제2 전극(134)을 연결할 수 있다. 또한, 제2 도전성 비아(142)는 제1 열전 소자(120)의 제2 전극(124)과 제2 열전 소자(130)의 제1 전극(133)을 연결할 수 있다.
상기 본 발명의 일 실시형태에 따른 열전 모듈(100)에 전원이 공급되면, 펠티에 효과에 의해, 제1형 반도체 소자(121, 131)에서 제2형 반도체 소자(122, 132)로 전류가 흐르는 측은 열이 발생될 수 있으며, 반대로 제2형 반도체 소자(122, 132)에서 제1형 반도체 소자(121, 131)로 전류가 흐르는 측은 열을 흡수할 수 있다.
즉, 열전 모듈(100)에 전원이 공급되면 상기 P형 반도체 소자 및 N형 반도체 소자가 전기적으로 직렬 연결되어 전류가 흐르게 되고, 상기 P형 반도체 소자 내의 정공(Hole)은 (-) 쪽으로 열을 갖고 이동하고, 상기 N형 반도체 소자 내의 전자(Electron)는 (+) 쪽으로 열을 갖고 이동하여 제1 방향으로 대향하는 열전 모듈(100)의 상면 및 하면 중 상기 하면은 냉각되고, 상기 상면은 가열될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 열전 소자(120)의 제1형 반도체 소자(121)는 제2 열전 소자(130)의 제2형 반도체 소자(132)와 상기 복수의 절연층(111)의 적층 방향으로 오버랩 되고, 제1 열전 소자(120)의 제2형 반도체 소자(122)는 제2 열전 소자(130)의 제1형 반도체 소자(131)와 상기 복수의 절연층(111)의 적층 방향으로 오버랩 될 수 있다.
즉, 적층 방향을 기준으로, 제1형 반도체 소자(121, 131)와 제2형 반도체 소자(122, 132)가 교대로 번갈아 배치될 수 있다. 이와 같은 구조에 따라, 본 발명의 일 실시형태에 따른 열전 모듈(100)은 동일 부피 내에서 열전 소자(120, 130)의 적층 수가 증가될 수 있으며, 동일 부피 내에서 보다 높은 수준의 직렬 연결을 구현할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 복수의 절연층(111)의 적층 구조(110)에서, 상기 적층 방향으로 서로 마주보는 제1면(S1) 및 제2면(S2)에 각각 배치된 제1 및 제2 외부 전극(161, 162)을 더 포함할 수 있다. 상기 제1 및 제2 외부 전극(161, 162)에 의해 복수의 열전 소자(120, 130)가 외부와 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(161, 162)은 실장 편의성을 고려하여, 상기 적층 구조(110)의 하면으로 연장된 형태를 가질 수 있다. 적층 구조(110)의 하면이란, 제1 방향으로 대향하는 양 면 중, 실장되는 면을 의미할 수 있다.
제1 및 제2 외부 전극(161, 162)은 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 외부 전극(161, 162)은 복수의 층으로 이루어질 수 있으며, 실장 특성을 향상시키기 위해 외부 전극 상에 도금층이 더 형성될 수 있다.
이때, 도 4를 참조하면, 상기 절연층(111)을 관통하여 상기 제1 전극(123, 133)과 상기 제1 외부 전극(161)을 연결하는 제1 접속 비아(151) 및 상기 절연층(111)을 관통하여 상기 제2 전극(124, 134)과 상기 제2 외부 전극(162)을 연결하는 제2 접속 비아(152)를 더 포함할 수 있다.
제1 및 제2 접속 비아(151, 152)는 제1 및 제2 도전성 비아(141, 142)와 동일한 금속 성분을 포함할 수 있으며, 동일한 공법에 의해 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
절연층(111)을 사이에 두고 인접하여 배치된 열전 소자(120, 130)를 연결하는 도전성 비아(141, 142)와 달리, 접속 비아(151, 152)는 제2 방향(적층 방향)을 기준으로 최외각에 배치된 제1 전극(123, 133)과 제1 외부 전극(161)을 연결하고, 제2 방향(적층 방향)을 기준으로 최외각에 배치된 제2 전극(124, 134)과 제2 외부 전극(162)을 연결할 수 있다.
한편, 도 4를 참조하면, 제1 및 제2 접속 비아(151, 152)는 상기 적층 방향을 기준으로 제1 도전성 비아(141)와 오버랩 되도록 배치되나, 본 발명이 이에 한정되는 것은 아니며, 상기 적층 방향을 기준으로 제2 도전성 비아(142)와 오버랩 되도록 배치될 수 있음은 물론이다.
도 6a 및 6b는 본 발명의 일 실시예에 따른 열전 모듈의 열전 소자 및 열전 소자와 연결되는 도전성 비아를 한 평면에 나타낸 평면도이다. 즉, 도전성 비아(241, 242)가 관통 배치된 절연층(211)과 상기 절연층 상에 적층된 열전 소자(220, 230)를 한 평면에 나타내고, 도전성 비아(241, 242)가 관통 배치된 절연층(211)을 일점쇄선으로, 적층된 열전 소자(220, 230)를 실선으로 나타낸 것이다.
본 발명의 일 실시예에서, 복수의 열전 소자(220, 230) 중 적어도 하나는 제1형 반도체 소자(221, 231), 제2형 반도체 소자(222, 232) 및 연결 전극(225, 235)을 각각 복수 개 포함할 수 있다.
도 6a 및 6b를 참조하면, 상기 복수의 열전 소자 중 적어도 하나는 상기 절연층(211)을 사이에 두고 인접한 제1 열전 소자(220) 및 제2 열전 소자(230)를 포함하고, 제1 및 제2 열전 소자(220, 230)는 제1형 반도체 소자(221, 231), 제2형 반도체 소자(222, 232) 및 연결 전극(225, 235)을 각각 복수 개 포함할 수 있다.
이에 따라, 상기 열전 소자(220, 230)는 동일한 절연층(211) 내에 복수 개의 단위 셀을 형성할 수 있고, 동일 부피 내에서 보다 높은 수준의 직렬 연결을 형성함으로써 열전 모듈의 고집적화 및 소형화를 구현할 수 있다.
이때, 복수의 제1형 반도체 소자(221, 231)와 복수의 제2형 반도체 소자(222, 232)는 일 방향으로 서로 교대로 배치되며, 복수의 연결 전극(225, 235)은 상기 일 방향으로 상기 제1형 및 제2형 반도체 소자의 일단 측과 타단 측에 교대로 배치될 수 있다.
도 6a를 참조하면, 제1 열전 소자(220)의 제1형 반도체 소자(221)와 제2형 반도체 소자(222)는 제3 방향으로 서로 교대로 배치되며, 복수의 연결 전극(225)이 상기 제3 방향으로 상기 제1형 및 제2형 반도체 소자(221, 222)의 일단 측과 타단 측에 교대로 배치될 수 있다.
도 6b를 참조하면, 제2 열전 소자(230)의 제1형 반도체 소자(231)와 제2형 반도체 소자(232)는 제3 방향으로 서로 교대로 배치되며, 복수의 연결 전극(235)이 상기 제3 방향으로 상기 제1형 및 제2형 반도체 소자(231, 232)의 일단 측과 타단 측에 교대로 배치될 수 있다.
이와 같은 구조에 따라, 복수의 연결 전극(235)은 서로 이격되어 동일한 절연층(211) 내에 형성된 복수 개의 단위 셀을 서로 연결할 수 있다. 따라서, 절연층(211)의 동일 면적 내에서 보다 높은 수준의 직렬 연결을 형성함으로써 열전 모듈의 고집적화 및 소형화를 구현할 수 있다.
또한, 열전 소자(220, 230)의 제1 도전성 비아(241)는 제1 열전 소자(220)의 제1 전극(223)과 제2 열전 소자(230)의 제2 전극(234)을 연결할 수 있다. 또한, 제2 도전성 비아(242)는 제1 열전 소자(220)의 제2 전극(224)과 제2 열전 소자(230)의 제1 전극(233)을 연결할 수 있다.
이에 따라, 제1 열전 소자(220)의 제1형 반도체 소자(221)는 제2 열전 소자(230)의 제2형 반도체 소자(232)와 상기 복수의 절연층(211)의 적층 방향으로 오버랩 되고, 제1 열전 소자(220)의 제2형 반도체 소자(222)는 제2 열전 소자(230)의 제1형 반도체 소자(231)와 상기 복수의 절연층(211)의 적층 방향으로 오버랩 될 수 있다.
한편, 도 6a 및 6b에서 열전 소자(220, 230)가 제1형 반도체 소자(221, 231) 및 제2형 반도체 소자(222, 232)를 각각 2개씩 포함하는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 상기 제1형 및 제2형 반도체 소자 각각의 치수, 제조 공법 등을 고려하여 제1형 반도체 소자(221, 231) 및 제2형 반도체 소자(222, 232)를 각각 3개 이상 포함할 수 있다.
도 7a 내지 7g는 본 발명의 다른 실시형태에 따른 열전 모듈의 제조방법을 개략적으로 나타내는 사시도이다.
본 발명의 다른 실시형태에 따르면, 복수의 비아가 형성된 세라믹 그린시트(311)를 마련하는 단계; 상기 비아에 도전성 페이스트를 충전하여 도전성 비아(341, 342)를 형성하는 단계; 상기 세라믹 그린시트(311) 상에 소정의 간격을 두고 복수의 열전 소자(320, 330)를 형성하는 단계; 상기 복수의 열전 소자(320, 330)가 형성된 세라믹 그린시트(311)를 적층하여 적층체(300)를 형성하는 단계; 및 상기 적층체(300)를 1개의 열전 모듈에 대응하는 영역으로 절단하고 소성하여 복수의 절연층의 적층 구조를 형성하는 단계;를 포함하고, 상기 열전 소자(320, 330)를 형성하는 단계는, 제1형 및 제2형 반도체 소자(321, 322, 331, 332)를 형성하는 단계, 상기 제1형 반도체 소자(321, 331)와 접속되는 제1 전극(323, 333), 상기 제2형 반도체 소자(322, 332)와 접속되는 제2 전극(324, 334) 및 상기 제1형 및 제2형 반도체 소자(321, 322, 331, 332)를 연결하는 연결 전극(325, 335)을 형성하는 단계를 포함한다.
이하, 본 발명의 다른 실시형태에 따른 열전 모듈의 제조 방법을 상세히 설명한다.
도 7a 내지 7g에 도시된 바와 같이, 복수의 비아가 형성된 세라믹 그린시트(311)를 마련한다. 상기 세라믹 그린시트(311)는 세라믹 파우더, 바인더 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법 등으로 수 μm의 두께를 가지는 시트(sheet)형으로 제작한 것이다. 특히, 상기 세라믹 파우더는 저온 동시 소성 세라믹(LTCC; Low Temperature Co-fired Ceramics)을 포함하는 것이 바람직하며, 소결 온도를 낮추기 위해 미립의 세라믹 파우더를 포함할 수 있다.
이후, 상기 비아에 도전성 페이스트를 충진하여 도전성 비아(341, 342)를 형성할 수 있다. 상기 비아는 세라믹 그린시트(311)에 레이저 공법 또는 펀칭 등으로 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 세라믹 그린시트(311) 상에 소정의 간격을 두고 복수의 열전 소자(320, 330)를 형성할 수 있다. 먼저, 세라믹 그린시트(311) 상에 제1형 반도체 소자(321, 331) 및 제2형 반도체 소자(322, 332)를 형성할 수 있다. 보다 구체적으로, 제1 세라믹 그린시트(311) 상에 제1 열전 소자(320)의 제1형 반도체 소자(321) 및 제2형 반도체 소자(322)를 형성하고, 제2 세라믹 그린시트(311) 상에 제2 열전 소자(330)의 제1형 반도체 소자(331) 및 제2형 반도체 소자(332)를 형성할 수 있다.
제1형 반도체 소자(321, 331) 및 제2형 반도체 소자(322, 332)를 형성하는 단계는 세라믹 그린시트(311) 상에 제1형 반도체 슬러리 및 제2형 반도체 슬러리를 인쇄하는 방법으로 수행될 수 있으며, 스크린 인쇄 공법 등에 의해 수행될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제1형 및 제2형 반도체 슬러리는 열전 재료 파우더, 분산제 및 용매를 혼합함으로써 형성될 수 있으며, 소결 온도를 조절하기 위해 세라믹 공재 및 표면 조도 개선을 위한 평탄제를 더 포함할 수 있다. 또한, 소결 온도를 조절하기 위해 서로 다른 열전 재료 파우더를 혼합하여 사용할 수도 있다. 상기 분산제는 폴리비닐피롤리돈(Polyvinyl Pyrrolidone)과 같은 수용성 분산제를 포함할 수 있고, 상기 용매는 디메틸포름아마이드(Dimethylmethanamide)와 같은 용매를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 제1형 반도체 소자(321, 331)와 접속되는 제1 전극(323, 333), 제2형 반도체 소자(322, 332)와 접속되는 제2 전극(324, 334) 및 상기 제1형 및 제2형 반도체 소자를 연결하는 연결 전극(325, 335)을 형성할 수 있다.
제1 전극(323, 333), 제2 전극(324, 334) 및 연결 전극(325, 335)을 형성하는 단계는 세라믹 그린시트(311) 상에 도전성 페이스트를 인쇄하는 방법으로 수행될 수 있으며, 스크린 인쇄 공법 등에 의해 수행될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 복수의 열전 소자(320, 330)가 형성된 세라믹 그린시트(311)를 적층하여 적층체(300)를 형성할 수 있다. 이때, 도 7a 내지 7f에 도시된 바와 같이, 제1 열전 소자(320)가 형성된 제1 세라믹 그린시트(311)와 제2 열전 소자(330)가 형성된 제2 세라믹 그린시트(311)가 교대로 적층될 수 있다. 이에 따라, 제1 열전 소자(320)의 제1형 반도체 소자(321)와 제2 열전 소자(330)의 제2형 반도체 소자(332)가 적층 방향(제2 방향)을 기준으로 교대로 번갈아 가며 형성되며, 제1 열전 소자(320)의 제2형 반도체 소자(322)와 제2 열전 소자(330)의 제1형 반도체 소자(331)가 적층 방향(제2 방향)을 기준으로 교대로 번갈아 가며 형성될 수 있다.
즉, 제1 열전 소자(320)의 제1 전극(323)과 제2 열전 소자(330)의 제2 전극(334)이 제1 도전성 비아(341)에 의해 연결되고, 제1 열전 소자(320)의 제2 전극(324)과 제2 열전 소자(330)의 제1 전극(333)이 제2 도전성 비아(342)에 의해 연결될 수 있다.
이때, 도 7g를 참조하면, 제1 및 제2 도전성 비아(341, 342) 중 상기 적층 방향(제2 방향)을 기준으로 최외곽에 배치되는 제1 및 제2 접속 비아(351, 미도시)를 포함할 수 있다. 제1 및 제2 접속 비아(351, 미도시)는 적층 방향을 기준으로 최외곽에 배치되어 외부 전극과 연결될 수 있는 것을 제외하고는, 도전성 비아(341, 342)와 동일한 구성을 가지며, 동일한 공정에 의해 형성될 수 있다.
다음으로, 도 7g를 참조하면, 적층체(300)를 1개의 열전 모듈에 대응하는 영역으로 절단하고 소성하여 복수의 절연층의 적층 구조를 형성할 수 있다. 즉, 적층체(300)를 절단하여 형성된 복수의 적층 칩(310)을 소성함으로써 복수의 절연층(111)의 적층 구조(110), 복수의 열전 소자(120, 130) 및 도전성 비아(141, 142)가 형성될 수 있다. 즉, 열전 소자(120, 130)와 절연층(111)은 동시 소결된 것일 수 있다.
이때, 소결 온도는 세라믹 그린시트, 반도체 슬러리 및 도전성 페이스트를 동시에 소결할 수 있는 온도면 족하며, 예를 들어 350 내지 600℃ 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 소결 온도를 조절하기 위해 저온 소결(Cold Sintering) 또는 방전 플라즈마 소결(Spark Plasma Sintering)를 이용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에서, 적층 구조(110)의 상기 적층 방향(제2 방향)으로 대향하는 양 면에 제1 및 제2 외부 전극(161, 162)을 형성하는 단계를 더 포함할 수 있다. 제1 및 제2 외부 전극(161, 162)은 도전성 페이스트를 적층 구조(110)에 도포한 후 건조 및 소결함으로써 형성된 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니며, 무전해 도금법 또는 스퍼터링 공법을 이용하여 형성될 수도 있다. 또한, 제1 및 제2 외부 전극(161, 162)은 적층 구조(110)의 하면으로 연장된 형태를 가질 수 있다.
그 외 상술한 본 발명의 일 실시형태에서의 특징과 동일한 부분에 대한 설명은 중복을 피하기 위하여 여기서는 생략하도록 한다.
이상에서 본 발명의 실시형태에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 열전 모듈
110: 적층 구조
111, 211: 절연층
120, 220, 320: 제1 열전 소자
130, 230, 330: 제2 열전 소자
121, 131, 221, 231, 321, 331: 제1형 반도체 소자
122, 132, 222, 232, 322, 332: 제2형 반도체 소자
123, 133, 223, 233, 323, 333: 제1 전극
124, 134, 224, 234, 324, 334: 제2 전극
125, 135, 225, 235, 325, 335: 연결 전극
141, 241, 341: 제1 도전성 비아
142, 242, 342: 제2 도전성 비아
151, 351: 제1 접속 비아
152: 제2 접속 비아
161: 제1 외부 전극
162: 제2 외부 전극
300: 적층체
310: 적층 칩
311: 세라믹 그린시트

Claims (23)

  1. 복수의 절연층의 적층 구조;
    상기 절연층을 사이에 두고 적층되며, 제1형 반도체 소자, 제2형 반도체 소자, 상기 제1형 반도체 소자와 접속된 제1 전극, 상기 제2형 반도체 소자와 접속된 제2 전극 및 상기 제1형 및 제2형 반도체 소자를 연결하는 연결 전극을 포함하는 복수의 열전 소자; 및
    상기 절연층을 관통하여 상기 복수의 열전 소자 중 서로 인접하여 배치된 것들을 연결하는 도전성 비아;를 포함하는 열전 모듈.
  2. 제1항에 있어서,
    상기 복수의 열전 소자는 상기 절연층을 사이에 두고 인접한 제1 열전 소자 및 제2 열전 소자를 포함하고,
    상기 도전성 비아는 상기 제1 열전 소자의 제1 전극과 상기 제2 열전 소자의 제2 전극을 연결하고, 상기 제1 열전 소자의 제2 전극과 상기 제2 열전 소자의 제1 전극을 연결하는 열전 모듈.
  3. 제1항에 있어서,
    상기 열전 소자는 상기 절연층을 사이에 두고 인접한 제1 열전 소자 및 제2 열전 소자를 포함하고,
    상기 제1 열전 소자의 제1형 반도체 소자는 상기 제2 열전 소자의 제2형 반도체 소자와 상기 복수의 절연층의 적층 방향으로 오버랩 되고, 상기 제1 열전 소자의 제2형 반도체 소자는 상기 제2 열전 소자의 제1형 반도체 소자와 상기 복수의 절연층의 적층 방향으로 오버랩 되는 열전 모듈.
  4. 제1항에 있어서,
    상기 제1형 반도체 소자는 P형 반도체 소자이고, 상기 제2형 반도체 소자는 N형 반도체 소자인 열전 모듈.
  5. 제1항에 있어서,
    상기 도전성 비아는 상기 절연층과 동일 평면 상에 배치되는 열전 모듈.
  6. 제1항에 있어서,
    상기 절연층은 세라믹 소결체인 열전 모듈.
  7. 제6항에 있어서,
    상기 열전 소자는 상기 절연층과 동시 소결된 열전 모듈.
  8. 제1항에 있어서,
    상기 적층 구조의 상기 적층 방향으로 서로 마주보는 제1면 및 제2면에 각각 배치된 제1 및 제2 외부 전극을 더 포함하는 열전 모듈.
  9. 제8항에 있어서,
    상기 절연층을 관통하여 상기 제1 전극과 상기 제1 외부 전극을 연결하는 제1 접속 비아; 및
    상기 절연층을 관통하여 상기 제2 전극과 상기 제2 외부 전극을 연결하는 제2 접속 비아;를 더 포함하는 열전 모듈.
  10. 제8항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 적층 구조의 하면으로 연장된 형태인 열전 모듈.
  11. 제1항에 있어서,
    상기 제1 전극, 제2 전극, 연결 전극 및 도전성 비아는 Ag, Al, Cu, Ni 및 이들의 합금으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 열전 모듈.
  12. 제1항에 있어서,
    상기 복수의 열전 소자 중 적어도 하나는 상기 제1형 반도체 소자, 제2형 반도체 소자 및 연결 전극을 각각 복수 개 포함하는 열전 모듈.
  13. 제12항에 있어서,
    상기 복수의 제1형 반도체 소자와 상기 복수의 제2형 반도체 소자는 일 방향으로 서로 교대로 배치되며,
    상기 복수의 연결 전극은 상기 일 방향으로 상기 제1형 및 제2형 반도체 소자의 일단 측과 타단 측에 교대로 배치된 열전 모듈.
  14. 복수의 비아가 형성된 세라믹 그린시트를 마련하는 단계;
    상기 비아에 도전성 페이스트를 충전하여 도전성 비아를 형성하는 단계;
    상기 세라믹 그린시트 상에 소정의 간격을 두고 복수의 열전 소자를 형성하는 단계;
    상기 복수의 열전 소자가 형성된 세라믹 그린시트를 적층하여 적층체를 형성하는 단계; 및
    상기 적층체를 1개의 열전 모듈에 대응하는 영역으로 절단하고 소성하여 복수의 절연층의 적층 구조를 형성하는 단계;를 포함하고,
    상기 열전 소자를 형성하는 단계는,
    제1형 및 제2형 반도체 소자를 형성하는 단계, 상기 제1형 반도체 소자와 접속되는 제1 전극, 상기 제2형 반도체 소자와 접속되는 제2 전극 및 상기 제1형 및 제2형 반도체 소자를 연결하는 연결 전극을 형성하는 단계를 포함하는 열전 모듈의 제조 방법.
  15. 제14항에 있어서,
    상기 제1형 및 제2형 반도체 소자를 형성하는 단계는 상기 세라믹 그린시트상에 제1형 및 제2형 반도체 슬러리를 인쇄하는 방법으로 수행되는 열전 모듈의 제조 방법.
  16. 제14항에 있어서,
    상기 제1 전극, 제2 전극 및 연결 전극을 형성하는 단계는 상기 세라믹 그린시트 상에 도전성 페이스트를 인쇄하는 방법으로 수행되는 열전 모듈의 제조 방법.
  17. 제14항에 있어서,
    상기 복수의 열전 소자는 상기 절연층을 사이에 두고 인접한 제1 열전 소자 및 제2 열전 소자를 포함하고,
    상기 도전성 비아는 상기 제1 열전 소자의 제1 전극과 상기 제2 열전 소자의 제2 전극을 연결하고, 상기 제1 열전 소자의 제2 전극과 상기 제2 열전 소자의 제1 전극을 연결하는 열전 모듈의 제조 방법.
  18. 제14항에 있어서,
    상기 열전 소자는 상기 절연층을 사이에 두고 인접한 제1 열전 소자 및 제2 열전 소자를 포함하고,
    상기 제1 열전 소자의 제1형 반도체 소자는 상기 제2 열전 소자의 제2형 반도체소자와 상기 복수의 절연층의 적층 방향으로 오버랩 되고, 상기 제1 열전 소자의 제2형 반도체 소자는 상기 제2 열전 소자의 제1형 반도체 소자와 상기 복수의 절연층의 적층 방향으로 오버랩 되는 열전 모듈의 제조 방법.
  19. 제14항에 있어서,
    상기 제1형 반도체 소자는 P형 반도체 소자이고, 상기 제2형 반도체 소자는 N형 반도체 소자인 열전 모듈의 제조 방법.
  20. 제14항에 있어서,
    상기 열전 소자는 상기 절연층과 동시 소결된 열전 모듈의 제조 방법.
  21. 제14항에 있어서,
    상기 적층 구조의 상기 적층 방향으로 대향하는 양 면에 제1 및 제2 외부 전극을 형성하는 단계;를 더 포함하는 열전 모듈의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 적층 구조의 하면으로 연장된 형태인 열전 모듈의 제조 방법.
  23. 제14항에 있어서,
    상기 제1 전극, 제2 전극, 연결 전극 및 도전성 비아는 Ag, Al, Cu, Ni 및 이들의 합금으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 열전 모듈의 제조 방법.
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