KR20230069888A - 고라우팅 밀도 패치를 갖는 반도체 패키지 - Google Patents

고라우팅 밀도 패치를 갖는 반도체 패키지 Download PDF

Info

Publication number
KR20230069888A
KR20230069888A KR1020230057642A KR20230057642A KR20230069888A KR 20230069888 A KR20230069888 A KR 20230069888A KR 1020230057642 A KR1020230057642 A KR 1020230057642A KR 20230057642 A KR20230057642 A KR 20230057642A KR 20230069888 A KR20230069888 A KR 20230069888A
Authority
KR
South Korea
Prior art keywords
patch
substrate
die
routing
semiconductor die
Prior art date
Application number
KR1020230057642A
Other languages
English (en)
Other versions
KR102569791B1 (ko
Inventor
켈리 마이클
패트릭 휴모엘러 로날드
존 하이너 데이비드
Original Assignee
앰코 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 인코포레이티드 filed Critical 앰코 테크놀로지 인코포레이티드
Publication of KR20230069888A publication Critical patent/KR20230069888A/ko
Priority to KR1020230106777A priority Critical patent/KR20230124860A/ko
Application granted granted Critical
Publication of KR102569791B1 publication Critical patent/KR102569791B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29294—Material of the matrix with a principal constituent of the material being a liquid not provided for in groups H01L2224/292 - H01L2224/29291
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/2939—Base material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

고라우팅 밀도 패치를 갖는 반도체 패키지를 위한 방법들 및 시스템들이 발명되고, 서브스트레이트에 본딩된 반도체 다이와 서브스트레이트 및 반도체 다이에 본딩된 고라우팅 밀도 패치를 포함하되, 고라우팅 밀도 패치는 서브스트레이트보다 조밀한 트레이스 라인 밀도를 포함한다. 고라우팅 밀도 패치는, BEOL 영역을 포함하는, 실리콘이 없는 집적 모듈(SLIM) 패치일 수 있고, 그리고 TSV가 없을 수 있다. 금속 컨택들이 서브스트레이트의 제2면에 형성될 수 있다. 제2반도체 다이가 서브스트레이트와 고라우팅 밀도 패치에 본딩될 수 있다. 고라우팅 밀도 패치는 반도체 다이 사이에 전기적 상호 접속을 제공할 수 있다. 서브스트레이트는 실리콘 인터포저에 본딩될 수 있다. 고라우팅 밀도 패치는 10 마이크론 이하의 두께를 가질 수 있다. 서브스트레이트는 10 마이크론 이하의 두께를 가질 수 있다.

Description

고라우팅 밀도 패치를 갖는 반도체 패키지{SEMICONDUCTOR PACKAGE WITH HIGH ROUTING DENSITY PATCH}
본 발명의 특정 실시예들은 반도체 칩 패키징과 관련된다. 특히, 본 발명의 특정 실시예들은 실리콘이 없는 집적 모듈(silicon-less integrated module, SLIM)을 포함하는 고라우팅 밀도 패치를 갖는 반도체 패키지를 위한 방법 및 시스템과 관련된다.
반도체 패키징은 물리적 충격 및 외부 스트레스로부터 집적 회로 또는 칩들을 보호한다. 또한, 예를 들어, 그것은 칩에서 생성된 열을 효율적으로 제거하기 위한 열 전도 경로를 제공할 수 있고, 인쇄 회로 기판과 같은 다른 컴포넌트들에 대한 전기적 연결을 제공할 수 있다.
기존 및 전통의 방법들의 추가적인 제약 및 단점들은 도면을 참조하여 본 출원의 나머지에서 제시될 것처럼 본 발명의 이러한 시스템과의 비교를 통해, 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 사람에게 명백하게 될 것이다.
도 1은 본 발명의 예시적인 실시예에 따른 고라우팅 밀도 패치에 본딩된 상부 다이를 갖는 반도체 패키지를 도시한 것이다.
도 2A-2D는 본 발명의 예시적인 실시예에 따른 고라우팅 밀도 패치에 본딩된 상부 다이를 갖는 반도체 패키지를 형성하는 예시적인 단계들을 도시한 것이다.
도 3은 본 발명의 예시적인 실시예에 따른 후면 실장된 고라우팅 밀도 패치를 갖는 반도체 패키지를 도시한 것이다.
도 4A-4D는 본 발명의 예시에 따른 후면 실장된 고라우팅 밀도 패치를 갖는 반도체 패키지를 형성하는 예시적인 단계들을 도시한 것이다.
도 5는 본 발명의 예시적인 실시예에 따른 인터포저 상의 고라우팅 밀도 패치를 갖는 반도체 패키지를 도시한 것이다.
도 6A-6C는 본 발명의 예시적인 실시예에 따른 인터포저 상의 고라우팅 밀도 패치를 갖는 반도체 패키지를 형성하는 예시적인 단계들을 도시한 것이다.
본 발명의 특정 양태들은 고라우팅 밀도 패치를 갖는 반도체 패키지에서 발견될 수 있는데, 이는 라우팅 밀도를 증가시키기 위해 실리콘이 없는 집적 모듈(silicon-less integrated module: SLIM)을 포함할 수 있다.
본 발명의 예시적 양태들은 제 1 기판 측면 및 제 1 기판 측면에 대향하는 제 2 기판 측면을 갖는 기판(일부 예들에서, 서스브스트레이트로 지칭될 수 있음); 제 1 기판 측면에 결합되되, 제 1 기판 측면의 폭보다 작은 폭을 갖는 유전체 층을 포함하고, 기판보다 더 조밀한 트레이스 라인 밀도를 포함하는, 고라우팅 밀도 패치(high routing density patch); 제 1 기판 측면 및 고라우팅 밀도 패치 상에 장착된 제 1 반도체 다이; 및 제 1 기판 측면 및 고라우팅 밀도 패치 상에 장착된 제 2 반도체 다이를 포함하되, 제 1 반도체 다이는 제 1 높이를 갖는 제 1 전도성 필라 및 제 1 전도성 필라와 구별되고 수직으로 더 짧은 제 1 솔더를 사용하여 기판에 전기적으로 결합되고; 제 1 반도체 다이는 제 1 높이보다 더 짧은 제 2 높이를 갖는 제 2 전도성 필라 및 제 2 전도성 필라와 구별되는 제 2 솔더를 사용하여 고라우팅 밀도 패치에 전기적으로 결합되며; 제 2 반도체 다이는 제 3 높이를 갖는 제 3 전도성 필라 및 제 3 전도성 필라와 구별되고 수직으로 더 짧은 제 3 솔더를 사용하여 기판에 전기적으로 결합되고; 그리고 제 2 반도체 다이는 제 3 높이보다 더 짧은 제 4 높이를 갖는 제 4 전도성 필라 및 제 4 전도성 필라와 구별되는 제 4 솔더를 사용하여 고라우팅 밀도 패치에 전기적으로 결합된, 전자 장치를 포함한다. 고라우팅 밀도 패치는 고라우팅 밀도 패치를 통해 전체적으로 연장되는 수직 전도성 비아가 없다. 고라우팅 밀도 패치는 유기 유전층을 포함한다. 고라우팅 밀도 패치는 반도체 재료가 없다.
본 발명의 예시적 양태들은 제 1 기판 측면 및 제 1 기판 측면에 대향하는 제 2 기판 측면을 포함하는 기판; 제 1 기판 측면에 결합되되, 제 1 기판 측면의 폭보다 작은 폭을 갖는 유전체 층을 포함하는, 고라우팅 밀도 패치(high routing density patch); 및 제 2 기판 측면에 결합된 반도체 다이를 포함하되, 고라우팅 밀도 패치는 기판보다 더 조밀한 트레이스 라인 밀도를 포함하고; 반도체 다이는 제 1 높이를 갖는 제 1 전도성 필라 및 제 1 전도성 필라와 구별되고 수직으로 더 짧은 제 1 솔더를 사용하여 기판에 전기적으로 결합되고; 그리고 반도체 다이는 제 1 높이와 동일한 제 2 높이를 갖는 제 2 전도성 필라에 의해 기판에 전기적으로 결합되되, 반도체 다이는 제 2 전도성 필라 및 기판을 통해 고라우팅 밀도 패치에 전기적으로 결합된, 전자 장치를 포함한다. 제 2 기판 측면에 결합되고 고라우팅 밀도 패치로부터 직접 측부 방향으로 변위된 전도성 상호 접속 구조를 포함한다. 전도성 상호 접속 구조는 고라우팅 밀도 패치에 수직으로 걸쳐 있다. 전도성 상호 접속 구조는 솔더 볼이다. 제 2 기판 측면에 결합된 제 2 반도체 다이를 포함하고, 고라우팅 밀도 패치는 반도체 다이와 제 2 반도체 다이 사이의 전기적 경로의 적어도 일부를 제공한다. 고라우팅 밀도 패치를 제 1 기판 측면에 결합시키는 패치 전도성 상호 연결 구조; 및 고라우팅 밀도 패치와 기판 사이에 직접 제공되고, 패치 전도성 상호 연결 구조를 측부에서 둘러 싸는 언더필 재료를 포함한다. 제 1 전도성 필라는 반도체 다이와 제 1 솔더 사이에 수직으로 있고, 제 2 전도성 필라는 반도체 다이와 제 2 솔더 사이에 수직으로 있다.
본 발명의 예시적 양태들은 제 1 SRS 측면 및 제 1 SRS 측면에 대향하는 제 2 SRS 측면을 포함하되, 적어도 제 1 SRS 전도성 층 및 제 1 SRS 유전체 층을 포함하는 신호 재분배 구조(SRS: signal redistribution structure); 제 1 SRS 측면에 결합되되, 제 1 SRS 측면의 폭보다 작은 폭을 갖는 유전체 층을 포함하는, 고라우팅 밀도 패치; 및 제 2 SRS 측면에 결합된 반도체 다이를 포함하되, 고라우팅 밀도 패치는 SRS보다 더 조밀한 트레이스 라인 밀도를 포함하고; 반도체 다이는 제 1 높이를 갖는 제 1 전도성 필라 및 제 1 전도성 필라와 구별되고 수직으로 더 짧은 제 1 솔더를 이용하여 SRS에 전기적으로 결합되며; 그리고 반도체 다이는 제 1 높이와 동일한 제 2 높이를 갖는 제 2 전도성 필라를 사용하여 SRS에 전기적으로 결합되되, 반도체 다이는 제 2 전도성 필라 및 SRS를 통해 고라우팅 밀도 패치에 전기적으로 결합된, 전자 장치를 포함한다. 고라우팅 밀도 패치로부터 측부 방향으로 변위된 전도성 상호 접속 구조를 포함하되, 반도체 다이는 신호 재분배 구조를 통해 전도성 상호 접속 구조에 전기적으로 결합된다. 전도성 상호 접속 구조들 각각은 전체 고라우팅 밀도 패치에 수직으로 걸쳐 있고, 고라우팅 밀도 패치의 최하부 표면 아래로 연장된다. 전도성 상호 접속 구조들 각각은 전체 고라우팅 밀도 패치에 수직으로 걸쳐있는 단일 연속 금속 층을 포함한다. 고라우팅 밀도 패치는 실리콘 기판을 포함한다. 신호 재분배 구조는 적어도 하나의 유전체 층 및 복수의 전도성 층을 포함한다.
본 발명의 예시적 양태들은 제 1 기판 측면 및 제 1 기판 측면에 대향하는 제 2 기판 측면을 포함하는 기판; 기판에 결합되되, 제 1 기판 측면의 폭보다 작은 폭을 갖는 유전체 층을 포함하고, 기판보다 더 조밀한 트레이스 라인 밀도를 포함하는, 고라우팅 밀도 패치; 제 1 기판 측면 및 고라우팅 밀도 패치 위에 있는 반도체 다이; 반도체 다이에 연결되고 제 1 높이를 갖되, 반도체 다이가 기판에 전기적으로 결합되도록 하는 제 1 전도성 필라; 반도체 다이에 연결되고 제 1 높이와 동일한 제 2 높이를 갖되, 반도체 다이가 고라우팅 밀도 패치에 전기적으로 결합되도록 하는 제 2 전도성 필라를 포함하는, 전자 장치를 포함한다. 기판에 결합되고 고라우팅 밀도 패치로부터 직접 측부 방향으로 변위된 복수의 전도성 상호 접속 구조를 포함한다. 전도성 상호 접속 구조는 고라우팅 밀도 패치에 수직으로 걸쳐 있다. 전도성 상호 접속 구조는 솔더 볼이다. 고라우팅 밀도 패치는 제 2 기판 측면에 결합된다. 제 1 기판 측면 및 고라우팅 밀도 패치 위에 있는 제 2 반도체 다이를 포함하고, 고라우팅 밀도 패치는 반도체 다이와 제 2 반도체 다이 사이의 전기적 경로의 적어도 일부를 제공한다. 고라우팅 밀도 패치와 기판 사이에 있는 직접 접착 재료를 포함한다. 반도체 다이를 기판에 전기적으로 결합되도록 하고, 제 1 전도성 필라와 구별되며 수직으로 더 짧은 제 1 솔더; 및 반도체 다이를 고라우팅 밀도 패치에 전기적으로 결합되도록 하고, 제 2 전도성 필라와 구별되며 수직으로 더 짧은 제 2 솔더를 포함한다. 제 1 전도성 필라는 반도체 다이와 제 1 솔더 사이에 수직으로 있고; 그리고 제 2 전도성 필라는 반도체 다이와 제 2 솔더 사이에 수직으로 있다. 고라우팅 밀도 패치는 웨이퍼의 일부를 포함한다. 고라우팅 밀도 패치를 기판에 접착시키는 접착층을 포함한다. 고라우팅 밀도 패치는 고라우팅 밀도 패치를 통해 전체적으로 연장되는 수직 전도성 비아가 없다. 제 1 전도성 필라는 제 1 단부를 포함하고, 제 2 전도성 필라는 제 1 전도성 필라의 제 1 단부와 동일 평면에 있는 제 1 단부를 포함한다. 기판은 복수의 금속층 및 복수의 유기 유전층을 포함하는 인터포저를 포함한다. 반도체 다이와 기판 사이에 수직으로 배치되고, 반도체 다이와 고밀도 라우팅 밀도 패치 사이에 수직으로 배치된 제 1 재료; 및 제 1 재료 및 반도체 다이를 측부 방향으로 둘러싸는 제 2 재료를 포함한다.
본 발명의 예시적 양태들은 제 1 기판 측면 및 제 1 기판 측면에 대향하는 제 2 기판 측면을 포함하는 기판을 수용하는 단계; 고라우팅 밀도 패치를 기판에 결합하되, 고라우팅 밀도 패치는 제 1 기판 측면의 폭보다 작은 폭을 갖는 유전체 층을 포함하고 기판보다 더 조밀한 트레이스 라인 밀도를 포함하는, 단계; 및 반도체 다이를 제 1 기판 측면 및 고라우팅 밀도 패치 위에 결합하는 단계를 포함하되, 결합은 반도체 다이에 연결된 제 1 전도성 필라를 통해 반도체 다이를 기판에 전기적으로 결합하되, 제 1 전도성 필라가 제 1 높이를 갖는, 단계; 및 반도체 다이에 연결된 제 2 전도성 필라를 통해 반도체 다이를 고라우팅 밀도 패치에 전기적으로 결합하되, 제 2 전도성 필라가 제 1 높이와 동일한 제 2 높이를 갖는, 단계를 포함하는, 전자 장치를 제조하는, 방법을 포함한다. 전도성 상호 접속 구조를 기판에 결합시키는 단계를 포함하되, 전도성 상호 접속 구조는 고라우팅 밀도 패치로부터 직접 측부 방향으로 변위된다. 전도성 상호 접속 구조는 고라우팅 밀도 패치에 수직으로 걸쳐 있다. 제 1 전도성 필라와 구별되고 수직으로 더 짧은 제 1 솔더를 통해 반도체 다이를 기판에 전기적으로 결합시키는 단계; 및 제 2 전도성 필라와 구별되고 수직으로 더 짧은 제 2 솔더를 통해 반도체 다이를 고라우팅 밀도 패치에 전기적으로 결합시키는 단계를 더 포함한다. 제 1 전도성 필라가 제 1 단부를 포함하고, 제 2 전도성 필라가 제 1 전도성 필라의 제 1 단부와 동일 평면에 있는 제 1 단부를 포함한다.
본 발명의 예시적 양태들은 서브스트레이트의 제1면에 본딩된 반도체 다이와 서브스트레이트에 본딩된 고라우팅 밀도 패치를 포함하는데, 고라우팅 밀도 패치는 서브스트레이트보다 조밀한 트레이스 라인 밀도를 포함한다. 일부 예들로서, 고라우팅 밀도 패치의 라우팅 밀도는 서브마이크론 범위일 수 있다. 전자 장치는 또한 인캡슐란트를 이용하여 인캡슐레이션된 적어도 반도체 다이, 고라우팅 밀도 패치, 및 서브스트레이트의 제1면의 일 영역을 인캡슐레이션하는 인캡슐란트와, 서브스트레이트의 제2면 위에 형성된 금속 컨택들을 포함할 수 있다. 제2반도체 다이가 서브스트레이트의 제1면과 고라우팅 밀도 패치에 본딩될 수 있다. 고라우팅 밀도 패치는 반도체 다이와 제2반도체 다이 사이의 전기적 상호 접속을 제공할 수 있다. 서브스트레이트는 인터포저 위에 있을 수 있으며, 이는 실리콘을 포함할 수 있다. 고라우팅 밀도 패치는 10 마이크론 이하의 두께를 가질 수 있다. 금속 컨택들은 솔더볼들을 포함할 수 있다. 서브스트레이트는 10 마이크론 이하의 두께를 가질 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 고라우팅 밀도 패치에 본딩된 상부 다이를 갖는 반도체 패키지를 도시한 것이다. 도 1을 참조하면, 반도체 다이(101A, 101B), 고라우팅 밀도 패치(103), 서브스트레이트(105), 언더필 재료(107), 금속 컨택(109), 컨택 구조(111), 언더 범프 메탈(UBM, 113) 및 인캡슐란트(115)를 포함한 패키지(100)가 도시된다. 도 1에 도시된 것과 같이, 패치(103)는 반도체 다이(101A/B)의 표면과 서브스트레이트(105)의 표면의 사이에 위치될 수 있으나, 패치(103)는 반도체 다이(101A/B)의 이러한 표면의 전체를 커버할 필요는 없고, 반도체 다이(101A/B)의 이러한 표면의 둘레를 지나 연장될 수 있다.
다이(101A, 101B)는 각각 반도체 웨이퍼로부터 분리된 집적 회로 다이를 포함할 수 있고, 예를 들어, 디지털 신호 프로레서(DSPs), 네트워크 프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 무선 베이스밴드 시스템-온-칩(COC) 프로세서, 센서 및 응용 주문형 집적 회로(application specific integrated circuits)와 같은 전기적 회로를 포함할 수 있다.
패치(103)는 예를 들어, 반도체 다이(101A/101B)의 사이 및/또는 반도체 다이(101A/101B)와 서브스트레이트(105)의 사이에서 고밀도 상호 접속 구조를 제공할 수 있다. 본 예시에서, 패치(103)는 실리콘이 없는 집적 모듈(SLIM)을 포함할 수 있어서, 그 계층 구조에서 실리콘 또는 다른 반도체가 거의 없거나, 및/또는 그를 관통하는 어떠한 관통-실리콘 비아(TSV)도 없을 수 있다. 패치(103)는 일부 SLIM 실시예들에서 두 영역으로 생산될 수 있다. SLIM 패치의 BEOL(Back-End-Of-the-Line) 영역(예를 들어, 도 1에서 삽도의 "a" 영역 참조)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2) 또는 산화질화물(oxy-nitride)와 같은 무기 유전 재료를 포함할 수 있고 및/또는 유기 유전 재료가 없을 수 있는 반도체-팹-스타일(semiconductor-fab-style BEOL) BEOL 상호 접속층을 포함하도록 제조될 수 있다. SLIM 패치의 RDL영역(예를 들어, 도 1에서 삽도의 "b" 영역 참조)은 BEOL 영역 상에 형성된 포스트-팹(post-fab) 재배선층(RDL)을 포함하도록 형성될 수 있고, 폴리이미드 및/또는 PBO와 같은 유기 유전 물질을 구비할 수 있다. 일부 예시들에서, BEOL의 두께는 SLIM 패치의 RDL 영역의 두께에 비해 클 수 있다. 동일한 또는 다른 예시에서, SLIM 패치의 BEOL 영역은 SLIM 패치의 RDL 영역에 비해 더 많은 도전성층을 포함할 수 있다. 비제한적인 예시로서, 일부 구현예에서 무기 BEOL은 유기 유전체로 RDL을 통해 생산된 것들에 비해 보다 평면을 생산할 수 있어서, 패치의 BEOL 영역이 셋 이상의 도전층을 구비할 수 있는 반면, RDL 영역은 평평도 문제(planarity concerns)로 인해 셋 이하의 도전층으로 제한될 필요가 있을 수 있다. 위의 것에도 불구하고, BEOL 영역이 셋 이하의 도전층을 포함할 수 있다. 동일한 또는 다른 예시에서, SLIM 패치의 BEOL 영역에서 도전층 사이에서 분리 및/또는 유전체는 SLIM 패치의 RDL 영역에서 보다 더 얇을 수 있다. 그러나, SLIM 패치가 RDL 영역이 없는 BEOL 영역을 포함할 수 있는 예시가 있을 수 있다. 패치(103)가 SLIM 패치를 구비할 필요가 없는 예시들도 역시 가능하나 여전히 서브스트레이트(105)에 비해 더 높은 라우팅 밀도를 포함한다.
패치(103)의 도전층은 예를 들어, 구리, 니켈 및/또는 금을 포함할 수 있다. 실리콘 및 글래스는 SLIM 구조의 유전/금속 구조에 비교하여 보다 더 손실이 많기(lossy) 때문에, SLIM 구조는 실리콘 또는 글래스 인터포저와 같은 반도체 물질이 거의 없을 수 있다. 또한, SLIM 구조는 실리콘 또는 글래스 인터포저에 비해 더 얇을 수 있고 및/또는 그곳의 도전성 트레이스를 위한 더 미세한 피치를 제공할 수 있다.
패치(103)는 5-10 ㎛ 두께(또는 예를 들어, < 5 ㎛ 두께)일 수 있고, 0.1-1.0 ㎛ 라인 및/또는 라인 사이의 라인 간격(또는 예를 들어, < 0.5 ㎛ 라인 또는 라인 간격) 및/또는 예를 들어, 열을 위한 30 ㎛ 피치와 같은 고라우팅 밀도를 갖는 상호 접속의 행 및/또는 열들을 포함할 수 있으나, 더 크거나 더 작은 트레이스 라인 또는 라인 간격 크기/피치가 원하는 상호 접속 밀도에 의존하여 사용될 수 있기 때문에 본 발명은 제한되지 않는다. 패치(103)에 결합된 디바이스 및 구조를 위한 독립된 고밀도 전기적 상호 접속을 제공하기 위해 패치(103)는 하나 이상의 금속층(106) 및 유전층(108)(예를 들어, 도 2A 참조)를 포함할 수 있다.
서브스트레이트(105)는 유전/금속층 구조를 갖는 서브스트레이트를 포함할 수 있으나, 패치(103)의 보다 고비용 고라우팅 밀도 상호 접속에 비해 보다 저비용 구조를 가능하게 하는 더 낮은 라우팅 밀도를 가질 수 있다. 서브스트레이트(105)는 서브스트레이트에 결합된 디바이스들 및 구조들을 위한 분리된 전기적 상호 접속을 제공하기 위해 하나 이상의 금속층(116) 및 유전층(118(예를 들어, 도 2A 참조)를 포함할 수 있다. 일부 예시에서, 서브스트레이트(105)는 위에서 설명한 것처럼 패치(103)의 SLIM 버전과 유사한 SLIM일 수 있으나, 패치(103)에 비해 더 낮은 라우팅 밀도를 포함할 수 있다.
언더필 재료(107)는 다이(101A/101B)의 사이 및/또는 다이(101A/101B) 및 서브스트레이트(105)의 사이의 공간을 채우도록 사용될 수 있다. 언더필 재료(107)는 금속 컨택(109)을 위한 보호를 제공하는 것 뿐만 아니라, 다이(101A/101B) 및 서브스트레이트(105) 사이, 및 다이(101A/101B) 및 패치(103) 사이의 본딩에 대해 물리적인 지지를 제공할 수 있다. 언더필 재료(107)는 미리 도포된 언더필 또는 서브스트레이트(105)에 대해 다이(101A/101B)의 본딩을 후속하는데 도포되는 캐필러리 언더필을 포함할 수 있다. 예시적인 시나리오에서, 언더필 재료(107)는 비전도성 페이스트를 포함할 수 있다.
인캡슐란트(115)는 예를 들어, 외부 환경으로부터 다이, 패치(103) 및 서브스트레이트(105)를 보호하고 패키지(100)에 대해 물리적 강도를 제공할 수 있는 에폭시 물질 또는 몰드 컴파운드를 포함할 수 있다. 인캡슐란트는 선택적인 구조이고, 예를 들어, 서브스트레이트(105)가 패키지(100)를 위한 충분한 물리적 강도를 제공하는 때 배제될 수 있음을 주지하여야 한다.
금속 컨택(109)은 예를 들어, 마이크로-범프들, 금속 필라들, 솔더 범프들, 솔더 볼들과 같이 서브스트레이트에 다이를 본딩하기 위한 금속(또는 도전성) 상호 접속의 다양한 타입을 포함할 수 있다. 예시적인 시나리오에서, 금속 컨택(109)은 서브스트레이트(105) 상에 컨택 패드를 리플로우하고 본딩하기 위한 솔더 범프(또는 캡)를 갖는 구리 필라를 포함한다. 동일한 또는 다른 예시에서, 금속 컨택(109)은 대략 20-50 ㎛의 미세 피치 및/또는 대략 90-100 ㎛의 굵은 피치를 포함할 수 있다.
컨택 구조(111)는 예를 들어, 금속 필라들, 솔더 범프들, 솔더 볼들, 마이크로-범프들 또는 랜드들을 포함할 수 있다. 컨택 구조는 100-200 ㎛의 범프 또는 20-100 ㎛의 마이크로-범프/필라와 같은 다른 크기 범위를 가질 수 있다. 솔더 범프가 사용되는 경우에 있어서, 컨택 구조는 다른 금속에 비해 더 낮은 온도에서 용융되는 하나 이상의 솔더 금속을 포함할 수 있어서, 용융 및 후속하는 냉각 시 컨택 구조(111)는 반도체 패키지(100)와 외부 회로 기판 또는 다른 패키지의 사이에서 물리적 및 전기적 본딩을 제공한다. 컨택 구조(111)는 예를 들어, 볼 그리드 어레이(BGA) 또는 랜드 그리드 어레이(LGA)를 포함할 수 있다. 솔더볼이 도시되어 있으나, 컨택(111)은 컨택의 다양한 종류의 어떤 것도 포함할 수 있다.
UBM(113)은 컨택 구조(111)를 수용하기 위한 서브스트레이트(105) 상에 형성된 얇은 금속층을 포함할 수 있다. UBM(113)은 구리, 크롬/크롬-구리 합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu), 알루미늄/니켈/구리(Al/Ni/Cu) 또는 서브스트레이트(105)와 컨택 구조(111)와 컨택을 형성하기 위한 다른 적절한 금속과 같은 단일 또는 다층을 포함할 수 있다.
전체 시스템-온-칩(SOC)을 10nm CMOS(예를 들어, 10nm 게이트 길이 CMOS 프로세스)와 같은 보다 미세한 CMOS 기술 노드로 설계하기 위한 비용은 매우 비쌀 수 있다. 다음 기술 노드에서 x-y 크기에서 스케일이 작아지지 않는 다이 내 일부 구성들로 인해, 다이 크기는 빠르게 축소되지 않고 있다. L0 또는 L1 캐시를 위해 사용되는 SRAM은 게이트 크기로 스케일이 작아지지 않는 다이 크기의 예시이다. 10nm 노드의 10nm 결함 밀도인 네트 아웃컴(net outcome)은 제조 복잡성에 의해 훨씬 높을 것이고, 웨이퍼당 14/15nm CMOS 의 비용을 두배로 만들 수 있는 반면, 그렇다고 하더라도 결과된 다이 크기는 그렇게 축소되지 않는다.
이러한 이유로, 10nm 실리콘 CMOS 노드는 성능(더 빠른 트랜지스터로부터)에서 페이백이 요구(예를 들어, CPU 코어, GPU 코어 등)되는 이러한 아이템들을 위해 유리하게 사용될 수 있고, 다이의 다른 기능들은 예를 들어 28nm 또는 14nm의 더 예전 노드에서 적절하게 제조될 수 있다. 이것은 개별적인 다이의 기능을 IC 패키지 레벨에서 재집적되는 것인, 역사적으로 싱글 다이 SOC를 멀티 다이 솔루션으로 되어왔던 것을 깨뜨리는 것(breaking)을 의미한다. 이것은 "다이 분할(die split)" 또는 "다이 해체(deconstruction)"로 불려진다. 이러한 디자인을 위한 다양한 플랫폼은 관통-반도체 비아(TSV), 또는 관통 글래스 비아(TGV) 인터포저 접근법을 사용할 수 있다. 그러나, 이러한 인터포저는 상대적으로 비싸고 두꺼워서(최소 50-200um), 더 낮은 가격 및 더 작은 디바이스를 허용하기 위해, 특히 모바일 마켓에서의 그것과 같은 더 작은 패키지를 위해 본 발명의 고라우팅 밀도 패치 및/또는 서브스트레이트가 사용될 수 있다.
SLIM 패치/서브스트레이트는 10nm 이하의 기술 노드에 대해서만 적용될 수 있는 것이 아님을 주지해야 한다. 따라서, SLIM 패치/서브스트레이트는 고밀도 상호 접속이 요구되고, 특히 패치가 가장 공간 및 비용 효율적일 수 있는 작은 영역에서 요구되는 어느 작용에서도 사용될 수 있다. 예를 들어, SLIM 패치/서브스트레이트는 14nm 기술로 사용될 수 있다.
다이 분리에서, 요구되는 신호 라우팅 밀도는 도 1의 삽도에서 도시된 것처럼, 다른 하나에 바로 인접한 두 개의 다이의 영역을 위해 매우 까다롭게 요구될 수 있다. 비록 더 큰 다이 수량이 있을 수 있더라도, 두 개의 다이가 여기서 설명적인 목적을 위해 단순하게 도시된다. SLIM의 비용은 예를 들어, 1) 층 카운트(layer count), 2) 요구되는 라인 두께 및 간격에 의해 결정될 수 있다. 예를 들어, 전체 SLIM 구조가 2 ㎛ 라인 및 2 ㎛ 간격으로 라우트될 수 있다면, 상당히 경제적일 것이다. 그러나, 도 1의 삽도에서 보듯이, 다이 사이 또는 다른 영역들에서의 라우팅 요구는 더 까다롭게 요구되고, 더 많은 층 및/또는 더 높은 열, 라인, 또는 라인 간격 밀도를 필요로 할 수 있고, 이것은 비용을 심각하게 증가시킨다. 만약, 0.5/0.5 ㎛ 라인 및/또는 라인 간격(예를 들어)를 갖는 SLIM 서브스트레이트 상에 단지 하나의 작은 위치가 있다면, 전체 서브스트레이트의 가격은 라우팅 프리미엄에 있을 것이다. 도 2A에서 보듯이, 서브스트레이트(105)는 웨이퍼(201) 상에 형성된 SLIM일 수 있고, 서브스트레이트(105)는 예를 들어, BEOL 프로세싱 동안 그리고 나서 완료된 패키지(100)를 위해 제거되는 실리콘을 포함할 수 있다. 다른 예시적인 시나리오에서, 웨이퍼(201)의 실리콘의 얇은 층은 서브스트레이트(105) 상에서 분리될 수 있다.
예시적인 시나리오에서, 만약 더 높은 라우팅 밀도가 요구되는 영역, 예를 들어 도 1의 삽도에 도시된 영역이 패치(103)와 같은 고라우팅 밀도 패치를 사용하여 상호 접속될 수 있다면, 그러한 고라우팅 밀도를 필요로하지 않는 영역의 나머지가 서브스트레이트(105)와 같은 보다 낮은 비용의 보다 낮은 밀도 라우팅으로 적절하게 서비스될 수 있기 때문에, 전체 패키지 비용은 더 낮아질 수 있다. 이러한 더 작은 고라우팅 밀도 패치들을 포함하는 웨이퍼는 많은 수의 유닛을 생산할 수 있고, 따라서, 고라우팅 밀도 패치당 가격은 더 작을 수 있다. 두 개의 다이의 x-y 차원에서 스패닝하는 비-고라우팅 밀도 서브스트레이트(예를 들어, 서브스트레이트(105))는 고라우팅 밀도 패치의 그것에 비해 더 굵은 라인 및/또는 라인 간격 밀도(예를 들어, 2 ㎛/2 ㎛, 라인 및 라인 간격 또는 그 이상)를 가질 수 있다.
도 2A-2D는 본 발명의 예시적인 실시예에 따른 고라우팅 밀도 패치에 본딩된 상부 다이를 갖는 반도체 패키지를 형성하는 예시적인 단계들을 도시한 것이다. 도 2A-2D는 도 1의 어느 및 모든 구조를 공유할 수 있다. 도 2A를 참조하면, 패치(103) 및 서브스트레이트(105)가 도시되어 있다. 패치(103)는 패치(103) 및 서브스트레이트(105) 상의 대응되는 금속 컨택을 사용하여 서브스트레이트(105)에 본딩될 수 있다. 그러나 일부 예시에서, 패치(103)는 접착제를 통해 서브스트레이트(105)에 본딩될 수 있고 및/또는 단지 반도체 다이(101A, 101B) 사이에서만 상호 접속을 제공하는 이러한 케이스에서 의도된 때, 서브스트레이트(105)에 직접적으로 전기적으로 결합될 필요가 없을 수 있다.
예시적인 시나리오에서, 서브스트레이트(105) 및 패치(103)는 각각 예를 들어, 웨이퍼 또는 다이 형태에 있을 수 있는 서브스트레이트(201, 203) 과 같은 더 두꺼운 지지 구조상에 또는 이에 의해 지지될 수 있다. 예시적인 시나리오에서, 서브스트레이트(201)는 실리콘 또는 글래스 웨이퍼를 포함할 수 있고, 서브스트레이트(203)는 다이싱된 웨이퍼인 실리콘 또는 글래스 다이를 포함할 수 있다. 대안적으로, 서브스트레이트(201, 203)는 모두 웨이퍼 형태일 수 있다.
패치(103)는 다양한 본딩 기술(예를 들어, 접착제, 열 전도 본딩, 상대적으로 고온의 리플로우 등)을 사용하여 서브스트레이트(105)에 본딩될 수 있다. 서브스트레이트(105)에 대한 핸들링 및 본딩된 때 물리적 지지를 위해 패치(103)가 서브스트레이트(203)를 포함하는 경우, 서브스트레이트(203)는 대략적으로 또는 완전히 본딩의 전 또는 후에 제거될 수 있다.
도 2B를 참조하면, 다이(101A, 101B)는 패치(103) 및 서브스트레이트(105) 모두에 본딩될 수 있다. 예시적인 시나리오에서, 리플로우 프로세스는 금속 컨택(109)을 패치(103) 및 서브스트레이트(105)에 본딩하기 위해 사용될 수 있다. 금속 컨택(109)은 예를 들어, 솔더 범프를 갖는 금속 필라를 포함할 수 있고, 필라는 그들이 패치(103) 또는 서브스트레이트(105)에 본딩되어 있는지 여부에 따라 종속하여 다양한 높이를 가질 수 있다. 예시적인 시나리오에서, 필라는 예를 들어, 다양한 단면 형태, 폭 및/또는 피치를 포함할 수 있다.
도 2C는 비록 언더필 재료(107)가 다이(101A/101B)의 본딩에 앞서서 대신 미리 도포될 수 있음에도 불구하고, 예를 들어 캐필러리 언더필 공정에서 적용될 수 있는 도 2B의 구조에 대해 언더필(107)의 도포를 도시한 것이다. 또한, 도 2C는 서브스트레이트(105)의 하면에 적용된 UBM(113)을 도시한 것이다. 패시배이션층은 UBM(113)의 후속적인 형성을 위한 오프닝을 구비하여 서브스트레이트(105)의 후면에 적용될 수 있다. 따라서, 서브스트레이트(105)는 분리와 외부 오염으로부터 보호를 위해 상부 및 바닥면에 금속 컨택 및 패시배이션층을 포함할 수 있다.
반도체 다이(101A, 101B) 및 언더필(107)은 주변적인 보호 및/또는 패키지의 물리적인 강도를 위한 인캡슐란트(115)에 의해 인캡슐레이션될 수 있다. 인캡슐란트(115)는 선택적인 구조이고, 예를 들어 서브스트레이트(105)가 패키지(100)를 위한 충분한 물리적인 강도를 제공하는 때 배제될 수 있다. 인캡슐란트(115)가 사용되는 경우, 서브스트레이트(201)는 예를 들어 에칭 또는 화학적-물리적 폴리싱에 의해 제거될 수 있다.
최종적으로, 도 2D에서, 컨택 구조(111)는 UBM(113) 상에 위치될 수 있고, 최종 구조, 반도체 패키지(100)를 제공한다. 컨택 구조(111)는 예를 들어, 외부 인쇄 회로 기판 또는 다른 디바이스에 대해 본딩을 위한 솔더볼을 포함할 수 있다. 그러나, 컨택 구조의 다양한 어느 것이라도 사용될 수 있음을 주지해야 한다.
도 3은 본 발명의 예시적인 실시예에 따라 후면 실장된 고라우팅 밀도 패치를 갖는 반도체 패키지를 도시한 것이다. 도 3은 도 1-2의 어떠한 및 모든 대응되는 구성들을 공유할 수 있다. 도 3을 참조하면, 반도체 다이(301A, 301B), 패치(303), 서브스트레이트(305), 언더필 재료(307), 금속 컨택(309), 컨택 구조(311), UBM(313), 언더필 재료(315) 및 패치 컨택(317)을 포함하는 반도체 패키지(300)이 도시되어 있다.
이러한 예에서, 패치(103)와 유사한 고라우팅 밀도 패치를 포함할 수 있는 패치(303)는, 서브스트레이트(105)와 유사한 서브스트레이트(305)의 바닥면에 본딩될 수 있다. 패치(303)의 두께가 5 ㎛ 정도, 그리고 지역 면당 수 밀리미터 정도일 수 있음에 따라, 반도체 패키지(300)의 BGA 본딩의 사용 또는 5 ㎛보다 큰 스탠드오프를 갖는 임의의 다양한 다른 컨택 구조들의 이용을 배제하지 않는다. 유사하게, 서브스트레이트(305)는 SLIM 서브스트레이트를 포함할 수 있으나, 패치(303)에 비해 낮은 라우팅 밀도를 가질 수 있다.
언더필 재료(315)가 패치(303)와 서브스트레이트(305) 사이의 공간을 채우기 위해 이용될 수 있고, 그리고 패치 컨택들(317)을 위한 보호를 제공할 뿐만 아니라 구조들 사이에 본딩을 위한 기계적 지지 구조를 제공할 수 있다. 언더필 재료(315)는, 예를 들면, 미리 도포된 언더필 또는 도포된 캐필러리 언더필을 포함할 수 있으며, 이후 패치(303)의 서브스트레이트(305)에 대한 본딩이 수행된다. 예시적 시나리오에서, 언더필 재료(313)가 비-도전성 페이스트를 포함할 수 있다.
패치 컨택들(317)은, 마이크로-범프들, 금속 필라들, 솔더 범프들, 솔더볼들 등과 같이, 패치(303)를 서브스트레이트(305)에 본딩하기 위한 다양한 타입의 금속 상호 연결 구조들을 포함할 수 있다.
도 4A-4D는 본 발명의 예시에 따른 후면 실장된 고라우팅 밀도 패치를 갖는 반도체 패키지를 형성하는 예시적인 단계들을 도시한 것이다. 도 4a-4d는 도 1-3의 임의 및 모든 대응 특징들을 공유할 수 있다. 도4a를 참조하면, 다이(301A/301B)는 금속 컨택들(309)을 이용하여 서브스트레이트(305)에 본딩될 수 있다. 서브스트레이트(305)는 5-10 ㎛ 정도의 유전층/금속층 구조를 갖는 SLIM 서브스트레이트를 포함할 수 있고, 금속 컨택들(309)을 수용하기 위한 금속층(306)과, 서브스트레이트(305)에서 금속 상호 접속 구조들을 분리하기 위한 유전층(308)을 포함할 수 있다.
금속 컨택들(309)은, 금속 필라들, 솔더볼들, 마이크로-범프들 등과 같이, 다이를 서브스트레이트에 본딩하기 위한 다양한 타입의 금속 상호 접속 구조들을 포함할 수 있다. 예시적 시나리오에서, 금속 컨택들(309)은 금속 컨택들(309)을 서브스트레이트(305) 상에서 금속층(306)의 컨택 패드들에 본딩하기 위한 리플로우 공정을 위해 솔더 범프(또는 캡)를 갖는 카파 필라들을 포함할 수 있다.
도 4b에서, 언더필 재료(307)가, 예를 들면, 캐필러리 언더필 공정에서 도포될 수 있다. 다른 예시적 시나리오에서, 언더필 재료(307)는 금속 컨택들(309)을 서브스트레이트(305)에 본딩할 때 도움을 주는 미리 도포된 언더필일 수 있다.
도 4b는 또한 컨택 구조들(311)을 수용하기 위한 서브스트레이트(305)의 바닥면 상의 UBM(313)의 형성을 보여준다. 따라서, 서브스트레이트(305)는 UBM(313)을 수용하기 위한 금속층들(308)에서의 컨택 패드들과, 전기적 분리와 환경 오염들로부터 보호를 위한 상부와 바닥 표면들 상의 패시베이션층들을 포함할 수 있다.
도 4c에서, 패치(303)는, 서브스트레이트(305) 상의 금속층들(306)에 있는 금속 컨택들(미도시)과 패치(303) 상의 동일한 층들을 이용하여, 서브스트레이트(305)의 바닥면에 본딩될 수 있다. 언더필 재료(315)가 서브스트레이트(305) 상에 미리 도포되거나 또는 캐필러리 언더필 공정에서 본딩 이후에 서브스트레이트(305)와 패치(303)의 사이에 도포될 수 있다. 언더필 재료(315)는 패치(303)의 본딩 공정에서 서브스트레이트(305)에 도움을 줄 수 있다.
최종적으로, 컨택 구조들(311)이 UBM(313) 상에 형성될 수 있고, 최종 구조인 반도체 패키지(300)를 만든다. 리플로우 공정이 컨택 구조들(311)의 부착을 위해 이용될 수 있는데, 이는, 예를 들면, UBM(313)에 대한 솔더볼들을 포함할 수 있다. 여기에서 설명된 바와 같이, 도 4에 관련하여 도시되고 논의된 방법 및 구조는 여기에 논의된 다른 방법들 및 구조들과 임의 또는 모든 특징들을 공유할 수 있다. 게다가, 다이 또한 서브스트레이트의 양측에 본딩될 수 있다.
도 5는 본 발명의 예시적인 실시예에 따른 인터포저 상의 고라우팅 밀도 패치를 갖는 반도체 패키지를 도시한 것이다. 도 5를 참조하면, 반도체 다이(501A 및 501B), 패치(503), 서브스트레이트(505), 언더필 재료(507), 금속 컨택들(509), 그리고 인터포저(510)를 포함하는 반도체 패키지(500)가 도시되어 있다. 도 5는 도 1-4의 임의 및 모든 대응 특징들을 공유할 수 있다. 예를 들면, 패치(503)는 패치(103)과 유사할 수 있으며, 그리고/또는 서브스트레이트(505)는 서브스트레이트(105)와 유사할 수 있다.
이러한 예에서, 고라우팅 밀도 패치를 포함할 수 있는 패치(503)는 인터포저(510)의 상면에 본딩될 수 있다. 도 5에서 구조들의 두께는 실제 두께가 아니다. 예를 들면, 일반적으로 인터포저들은, 예를 들면, 50-200 νm 정도인 SLIM 구조들, 패치(503) 및 서브스트레이트(505)보다 훨씬 두껍다. 게다가, 표준 인터포저 구조를 갖는 패치에 고라우팅 밀도 상호 접속 구조들을 결합함에 의해, 패치(503)를 결합함에 의해, 인터포저(510)에서 박막 라우팅의 층 수가 감소할 수 있기 때문에, 비용이 크게 감소할 수 있다.
도 6A-6C는 본 발명의 예시적인 실시예에 따른 인터포저 상의 고라우팅 밀도 패치를 갖는 반도체 패키지를 형성하는 예시적인 단계들을 도시한 것이다. 도 6a-6c는 도 1-5의 임의 및 모든 특징들을 공유할 수 있다. 도 6a를 참조하면, 인터포저(510), 패치(503), 및 서브스트레이트(505)가 도시되어 있다. 패치(503) 및/또는 서브스트레이트(505)는 패치(103) 및 서브스트레이트(105)에 대하여 각각 위에서 설명한 바와 같이 금속 및 유전층들을 포함하는 SLIM 구조들을 포함할 수 있다.
서브스트레이트(505)는 도 6a의 단면도이고, 그리고 SLIM 고밀도 패치를 포함할 수 있는 패치(503)가 인터포저(510)에 본딩될 수 있는, 중앙에 오프닝을 갖는 SLIM 서브스트레이트를 포함할 수 있다. 서브스트레이트(505)는 다수의 금속층들(506)과 유전층들(508)을 포함할 수 있으며, 그리고 전기 신호가 더 손실될 수 있는, 적층 구조 내에 실질적으로 실리콘을 포함하지 않을 수 있다.
인터포저(510)(그리고 여기에 발명된 임의의 인터포저)는, 예를 들면, 다이(501A/501B)와 인터포저(510)가 본딩되는 구조 사이, 패치(503) 또는 서브스트레이트(505)를 통하여, 전기적 컨택을 제공하기 위한 절연성 및 도전성 재료들을 갖는, TSV를 갖는 실리콘 또는 글래스 인터포저, 또는 라미네이트 인터포저를 포함할 수 있다. 서브스트레이트(505)에서 금속층들(506) 내부 또는 위의 금속 컨택들이, 도 6b의 결과적 구조인 도 6a에 도시된 바와 같이, 인터포저(510)의 비아들(512)에 전기적으로 연결될 수 있다.
도 6b는 금속 컨택들(509)을 이용하여 패치(503)와 서브스트레이트(505)에 본딩되는 다이(501A/501B)를 도시한다. 금속 컨택들(509)은, 금속 필라들, 솔더볼들, 마이크로-범프들 등과 같이, 다이를 서브스트레이트에 본딩하기 위한 다양한 타입의 금속 상호 접속 구조들을 포함할 수 있다. 예시적 시나리오에서, 금속 컨택들(509)은 서브스트레이트(505) 위의 금속층(506)에서 금속 컨택들(509)을 컨택 패드들에 본딩하는 리플로우 공정을 위한 솔더 범프(또는 캡)을 갖는 카파 필라들을 포함한다.
금속 컨택들(509)은, 구조들의 두께가 다른 경우, 패치(503) 또는 서브스트레이트(505)에 본딩되는지의 여부에 따라 다른 높이일 수 있다. 패치가 다이(501A 및 501B)와 인터포저(510)에 연결되는 다른 구조들 사이에서 다수의 고라우팅 밀도 상호 접속 구조들을 위한 다층을 포함하는 경우 패치(503)는 서브스트레이트(505) 보다 두꺼울 수 있다. 또한, 패치(503)는 서브스트레이트(505)(예를 들면, 서브스트레이트(505)에 대한 연결보다 패치(503)에 대한 연결을 위해 더 긴 금속 컨택들(509)이 만들어짐) 보다 얇거나 또는 동일한 두께(예를 들면, 패치(503) 및 서브스트레이트(505)의 연결을 위한 일반적으로 일정한 컨택 길이가 만들어짐)일 수 있다.
언더필 재료(507)가 다이(501A/501B) 사이뿐만 아니라 다이(501A/501B), 서브스트레이트(505) 그리고 패치(503) 사이에 형성될 수 있다. 예시적 시나리오에서, 언더필 재료(507)는 캐필러리 언더필 공정에서 형성될 수 있다. 다른 시나리오에서, 언더필 재료(507)가 미리 도포된 언더필일 수 있고 그리고 금속 컨택들(509)이 서브스트레이트(510)에 본딩되는데 도움을 줄 수 있다. 결과적인 구조가 도 6c에 도시되어 있다.
인더포저(510)는, 예를 들면, 금속 컨택들(509) 및 패치/서브스트레이트(503/505)를 통하여 반도체 다이(501A 및 501B)를 외부 인쇄회로기판 또는 다른 외부 장치들에 전기적으로 연결하기 위한 TSV들(512)을 갖는 실리콘 서브스트레이트를 포함할 수 있다. 인터포저(510)를 갖는, 패치(503)인, 고라우팅 밀도 패치의 결합에 의해, 인터포저(510)에서 박막의 층 수가 감소될 수 있도록 패치(503)가 고밀도 상호 접속 구조를 포함하므로, 비용이 크게 감소될 수 있다.
다른 변형들이 예상된다. 예를 들면, 서브스트레이트(105)(도 1-2) 및/또는 서브스트레이트(305)(도 3-4)는 인터포저이거나 인터포저로 지칭될 수 있고, 이는 몇몇 실시예들에서 인터포저(510)와 유사할 수 있다. 또한, 도 1-4에 관련하여 설명된 바와 같이, SLIM 패치를 서브스트레이트에 마운트할 수 있고, 그리고 인터포저를 갖거나 갖지 않은 채, 다이를 SLIM+서브스트레이트의 전체 결합 구조에 본딩할 수 있다. 몇몇 케이스에서, 다수의 SLIM 패치들이 다수의 다이가 이러한 방식으로 연결될 수 있도록 서브스트레이트에 본딩될 수 있다. 예를 들면, SLIM 포맷 및/또는 낮은 라우팅 밀도의 여부에 따라, 그리고/또는 인터포저(510) 또는 비-SLIM 서브스트레이트로의 연결 여부에 따라, 도 5-6의 서브스트레이트(들)(505)가 패치(503)와 유사한 패치 형태일 수 있다. 다른 예로, 도 1-4는 다수의 다이 사이에서 추가적인 상호 접속 구조를 제공하도록 다수의 패치들(103 및/또는 303)의 조합을 포함할 수 있다.
본 발명의 한 실시예에서, 방법 및 시스템이 실리콘이 없는 집적 모듈(SLIM)을 포함할 수 있는 고라우팅 밀도 패치를 갖는 반도체 패키지를 위해 발명된다. 이와 관련하여, 본 발명의 측면들은 반도체 다이를 서브스트레이트의 제1면과 서브스트레이트에 본딩된 고라우팅 밀도 패치에 본딩함을 포함한다. 반도체 다이, 고라우팅 밀도 패치, 및 서브스트레이트는 인캡슐란트를 이용하여 인캡슐레이션될 수 있다.
금속 컨택들은 서브스트레이트의 제2면에 형성될 수 있다. 제2반도체 다이가 서브스트레이트의 제1면과 고라우팅 밀도 패치에 본딩될 수 있다. 고라우팅 밀도 패치는 반도체 다이 사이에 전기적 상호 접속 구조를 제공할 수 있다. 서브스트레이트가 인터포저에 본딩될 수 있다. 고라우팅 밀도 패치는 10 마이크론 이하의 두께를 가질 수 있다. 금속 컨택들은 솔더볼들을 포함할 수 있다. 서브스트레이트는 10마이크론 이하의 두께를 가질 수 있다.
고라우팅 밀도 패치의 두께중 일 영역은 금속 및 무기 유전층(BEOL 구조)의 교차 층들 구조를 포함하고 그리고 고라우팅 밀도 패치의 두께중 다른 영역은 금속과 유기 유전층들의 교번층들을 포함할 수 있다.
본 발명의 일 실시예에서, 반도체 다이는 서브스트레이트의 제1면 및 제1면의 반대인 서브스트레이트의 제2면에 본딩된 고라우팅 밀도 패치에 본딩될 수 있되, 서브스트레이트 및 고라우팅 밀도 패치는 반도체층들을 포함하지 않는다. 적어도 반도체 다이 및 서브스트레이트의 일 영역이 인캡슐란트를 이용하여 인캡슐레이션될 수 있고 금속 컨택들이 서브스트레이트의 제2면 위에 있을 수 있다.
제2반도체 다이가 서브스트레이트의 제1면에 본딩될 수 있다. 고라우팅 밀도 패치는 반도체 다이와 제2반도체 다이 사이에 전기적 연결 구조를 제공할 수 있다. 고라우팅 밀도 패치는 10마이크론 이하의 두께를 가질 수 있다.
몇몇 예들에서, 서브스트레이트(105,305, 및/또는 505)는 SLIM 서브스트레이트일 필요는 없으며, 예를 들면, 인터포저(510)에 관련하여 설명된 바와 같이, 비아들을 갖는 라미네이트 인터포저 또는 실리콘/글래스 인터포저일 수 있다.
발명이 특정 실시예들을 참조하여 설명되었지만, 다양한 변경이 이뤄질 수 있고 균등물들이 본 발명의 범위를 벗어나지 않고 대체될 수 있음을 당업자는 이해할 것이다. 또한, 많은 변형이 본 발명의 범위를 벗어나지 않고 본 발명의 교시에 특정 상황 또는 재료에 적합하도록 이루어질 수 있다. 따라서, 본 발명은 발명된 특정 실시예에 한정되지 않으나, 본 발명은 첨부된 청구항들의 범위 내에 들어오는 모든 실시예들을 포함할 것으로 의도된다.
101A, 101B; 반도체 다이 103; 고라우팅 밀도 패치
105; 서브스트레이트 107; 언더필 재료
109; 금속 컨택 115; 인캡슐란트

Claims (20)

  1. 기판 상부측 및 기판 하부측을 포함하는 기판;
    제1 다이 상부측 및 제1 다이 하부측을 포함하는 제1 반도체 다이 - 상기 제1 다이 하부측은 상기 기판 상부측에 결합됨 -;
    제2 다이 상부측 및 제2 다이 하부측을 포함하는 제2 반도체 다이 - 상기 제2 다이 하부측은 상기 기판 상부측에 결합됨 -;
    패치 상부측, 패치 하부측, 및 상기 패치 상부측을 따른 패치 컨택을 포함하는 라우팅 패치;
    상기 패치 컨택은 상기 패치 상부측 위로 돌출하고 상기 패치 상부측을 상기 기판 하부측에 연결하며; 그리고
    상기 라우팅 패치는 상기 제1 반도체 다이를 상기 제2 반도체 다이에 연결하는 상기 패치 컨택 사이의 신호 경로를 포함함; 및
    상기 기판 하부측에 결합된 전도성 상호 접속 구조 - 상기 전도성 상호 접속 구조는 상기 라우팅 패치를 측부 방향으로 둘러쌈-;를 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 라우팅 패치의 신호 경로는 상기 기판의 신호 경로보다 조밀한 신호 라우팅 밀도를 갖는 전자 장치.
  3. 제1항에 있어서,
    상기 라우팅 패치의 신호 경로의 트레이스 라인은 상기 기판의 트레이스 라인보다 작은 전자 장치.
  4. 제1항에 있어서,
    상기 라우팅 패치의 신호 경로는 상기 기판의 신호 경로보다 미세한 피치(finer pitch)를 갖는 전자 장치.
  5. 제1항에 있어서,
    각각의 전도성 상호 접속 구조는 상기 기판 하부측에 결합된 상단부 및 상기 패치 하부측보다 낮은 하단부를 포함하는 전자 장치.
  6. 제1항에 있어서,
    각각의 전도성 상호 접속 구조는 상기 라우팅 패치에 수직으로 걸쳐 있는 전자 장치.
  7. 제1항에 있어서,
    각각의 전도성 상호 접속 구조는 솔더 볼을 포함하는 전자 장치.
  8. 제1항에 있어서,
    상기 패치 상부측과 상기 기판 하부측 사이의 언더필 재료를 포함하고,
    상기 언더필 재료는 상기 패치 컨택을 측부 방향으로 둘러싸는 전자 장치.
  9. 제1항에 있어서,
    상기 라우팅 패치는 BOL(back-end-of-the-line) 상호 접속층을 포함하고; 그리고
    상기 패치 상부측은 상기 BOL 상호 접속층의 상부측을 포함하는 전자 장치.
  10. 제1항에 있어서,
    상기 라우팅 패치는 BOL(back-end-of-the-line) 상호 접속층 및 상기 BOL 상호 접속층의 상부측에 있는 재배선층을 포함하고;
    상기 BOL 상호 접속층은 하나 이상의 무기 유전 물질층을 포함하며;
    상기 재배선층은 하나 이상의 유기 유전 물질층을 포함하고; 그리고
    상기 패치 상부측은 상기 재배선층의 상부측을 포함하는 전자 장치.
  11. 재배선 구조 상부측 및 재배선 구조 하부측을 포함하는 재배선 구조;
    제1 다이 상부측, 제1 다이 하부측, 및 상기 제1 다이 상부측과 상기 제1 다이 하부측 사이의 제1 다이 측부측을 포함하는 제1 반도체 다이;
    상기 제1 다이 하부측을 상기 재배선 구조 상부측에 연결하는 제1 전도성 필라;
    제2 다이 상부측, 제2 다이 하부측, 및 상기 제2 다이 상부측과 상기 제2 다이 하부측 사이의 제2 다이 측부측을 포함하는 제2 반도체 다이;
    상기 제2 다이 하부측을 상기 재배선 구조 상부측에 연결하는 제2 전도성 필라;
    상기 제1 반도체 다이 및 상기 제2 반도체 다이를 언더필하는 언더필 재료 - 상기 언더필 재료는 상기 제1 다이 측부측 및 상기 제2 다이 측부측과 접촉함 -;
    패치 상부측 및 패치 하부측을 포함하는 라우팅 패치;
    상기 패치 상부측은 상기 재배선 구조 하부측에 결합되고;
    상기 라우팅 패치는 상기 제1 반도체 다이를 상기 제2 반도체 다이에 연결하는 패치 트레이스를 포함하고;
    상기 패치 트레이스는 상기 재배선 구조의 트레이스 라인 밀도보다 더 조밀한 트레이스 라인 밀도를 가짐; 및
    상기 재배선 구조 아래에 있고 상기 라우팅 패치에서 측부 방향으로 변위된 전도성 상호 접속 구조;를 포함하는 전자 장치.
  12. 제11항에 있어서,
    상기 라우팅 패치의 상기 패치 트레이스는 상기 재배선 구조의 트레이스보다 조밀한 신호 라우팅 밀도를 갖는 전자 장치.
  13. 제11항에 있어서,
    상기 라우팅 패치의 패치 트레이스는 상기 재배선 구조의 트레이스보다 더 가는(thinner) 전자 장치.
  14. 제11항에 있어서,
    상기 라우팅 패치의 상기 패치 트레이스는 상기 재배선 구조의 트레이스보다 더 미세한 피치(finer pitch)를 갖는 것을 특징으로 하는 전자 장치.
  15. 제11항에 있어서,
    각각의 전도성 상호 접속 구조는 상기 재배선 구조 하부측에 결합된 상단부 및 상기 패치 하부측보다 낮은 하단부를 포함하는 전자 장치.
  16. 제11항에 있어서,
    각각의 전도성 상호 접속 구조는 상기 라우팅 패치에 수직으로 걸쳐 있는 전자 장치.
  17. 제11항에 있어서,
    상기 재배선 구조 하부측에 상기 라우팅 패치를 결합하는 패치 전도성 상호 접속 구조; 및
    상기 패치 상부측과 상기 재배선 구조 하부측 사이의 언더필 재료를 포함하고: 그리고
    상기 언더필 재료는 상기 패치 전도성 상호 접속 구조를 측부 방향으로 둘러 싸는 전자장치.
  18. 제11항에 있어서,
    상기 라우팅 패치는 BOL(back end of the line) 상호 접속층을 포함하고; 그리고
    상기 패치 상부측은 상기 BOL 상호 접속층의 상부측을 포함하는 전자 장치.
  19. 제11항에 있어서,
    상기 전도성 상호 접속 구조는 상기 재배선 구조 하부측, 상기 제1 전도성 필라 및 상기 제2 전도성 필라를 통해 상기 제1 반도체 다이 및 상기 제2 반도체 다이에 결합되는 전자 장치.
  20. 제11항에 있어서,
    상기 제1 다이 측부측은 상기 제2 다이 측부측을 향하고; 그리고
    상기 언더필 재료는 실질적으로 상기 제1 다이 측부측을 덮고 실질적으로 상기 제2 다이 측부측을 덮는 전자 장치.



KR1020230057642A 2015-04-14 2023-05-03 고라우팅 밀도 패치를 갖는 반도체 패키지 KR102569791B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020230106777A KR20230124860A (ko) 2015-04-14 2023-08-16 고라우팅 밀도 패치를 갖는 반도체 패키지

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/686,725 2015-04-14
US14/686,725 US10074630B2 (en) 2015-04-14 2015-04-14 Semiconductor package with high routing density patch
KR1020160045827A KR102532029B1 (ko) 2015-04-14 2016-04-14 고라우팅 밀도 패치를 갖는 반도체 패키지

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020160045827A Division KR102532029B1 (ko) 2015-04-14 2016-04-14 고라우팅 밀도 패치를 갖는 반도체 패키지

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020230106777A Division KR20230124860A (ko) 2015-04-14 2023-08-16 고라우팅 밀도 패치를 갖는 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20230069888A true KR20230069888A (ko) 2023-05-19
KR102569791B1 KR102569791B1 (ko) 2023-08-23

Family

ID=57129884

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020160045827A KR102532029B1 (ko) 2015-04-14 2016-04-14 고라우팅 밀도 패치를 갖는 반도체 패키지
KR1020230057642A KR102569791B1 (ko) 2015-04-14 2023-05-03 고라우팅 밀도 패치를 갖는 반도체 패키지
KR1020230106777A KR20230124860A (ko) 2015-04-14 2023-08-16 고라우팅 밀도 패치를 갖는 반도체 패키지

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020160045827A KR102532029B1 (ko) 2015-04-14 2016-04-14 고라우팅 밀도 패치를 갖는 반도체 패키지

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020230106777A KR20230124860A (ko) 2015-04-14 2023-08-16 고라우팅 밀도 패치를 갖는 반도체 패키지

Country Status (3)

Country Link
US (4) US10074630B2 (ko)
KR (3) KR102532029B1 (ko)
TW (4) TW202331972A (ko)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
US9865566B1 (en) * 2016-06-15 2018-01-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
KR20180086804A (ko) 2017-01-23 2018-08-01 앰코 테크놀로지 인코포레이티드 반도체 디바이스 및 그 제조 방법
US10340251B2 (en) 2017-04-26 2019-07-02 Nxp Usa, Inc. Method for making an electronic component package
US10943869B2 (en) 2017-06-09 2021-03-09 Apple Inc. High density interconnection using fanout interposer chiplet
US10453821B2 (en) 2017-08-04 2019-10-22 Samsung Electronics Co., Ltd. Connection system of semiconductor packages
CN107393900B (zh) * 2017-08-08 2019-07-26 中国电子科技集团公司第五十八研究所 极多层布线的埋置型tsv转接板结构
US10622311B2 (en) * 2017-08-10 2020-04-14 International Business Machines Corporation High-density interconnecting adhesive tape
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
KR102450580B1 (ko) 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치
JP2019176056A (ja) * 2018-03-29 2019-10-10 富士通株式会社 電子装置
US10742217B2 (en) 2018-04-12 2020-08-11 Apple Inc. Systems and methods for implementing a scalable system
US10403577B1 (en) 2018-05-03 2019-09-03 Invensas Corporation Dielets on flexible and stretchable packaging for microelectronics
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US10535608B1 (en) 2018-07-24 2020-01-14 International Business Machines Corporation Multi-chip package structure having chip interconnection bridge which provides power connections between chip and package substrate
KR102560697B1 (ko) 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지
CN109686722A (zh) * 2018-11-30 2019-04-26 中国电子科技集团公司第五十八研究所 一种基于桥联芯片的高密度互联封装结构
CN112889149B (zh) * 2019-01-18 2023-09-08 华为技术有限公司 一种多中介层互联的集成电路
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
KR20210007692A (ko) 2019-07-12 2021-01-20 삼성전자주식회사 재배선 층을 포함하는 반도체 패키지 및 이를 제조하기 위한 방법
US11094654B2 (en) 2019-08-02 2021-08-17 Powertech Technology Inc. Package structure and method of manufacturing the same
US11164817B2 (en) 2019-11-01 2021-11-02 International Business Machines Corporation Multi-chip package structures with discrete redistribution layers
US11094637B2 (en) 2019-11-06 2021-08-17 International Business Machines Corporation Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers
CN111554628B (zh) * 2020-04-30 2023-05-16 通富微电子股份有限公司 一种芯片封装方法
CN111554617A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554615B (zh) * 2020-04-30 2022-10-28 通富微电子股份有限公司 一种芯片封装方法
CN111554619A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554631A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554614B (zh) * 2020-04-30 2022-10-28 通富微电子股份有限公司 一种芯片封装方法
CN111554627B (zh) * 2020-04-30 2022-10-11 通富微电子股份有限公司 一种芯片封装方法
US11552015B2 (en) 2020-06-12 2023-01-10 Qualcomm Incorporated Substrate comprising a high-density interconnect portion embedded in a core layer
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
KR20220006932A (ko) 2020-07-09 2022-01-18 삼성전자주식회사 인터포저를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법
KR20220022218A (ko) 2020-08-18 2022-02-25 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11824037B2 (en) * 2020-12-31 2023-11-21 International Business Machines Corporation Assembly of a chip to a substrate
KR20220133013A (ko) 2021-03-24 2022-10-04 삼성전자주식회사 관통 비아 구조물을 갖는 반도체 장치
US12039244B2 (en) 2021-08-06 2024-07-16 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid node chiplet stacking design
US11791207B2 (en) 2021-08-13 2023-10-17 Deca Technologies Usa, Inc. Unit specific variable or adaptive metal fill and system and method for the same
EP4345895A1 (en) * 2022-09-27 2024-04-03 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Ic substrate with embedded bridge element, arrangement, and manufacture method
CN116884947B (zh) * 2023-09-05 2024-01-23 长电集成电路(绍兴)有限公司 半导体封装结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6656827B1 (en) * 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US20110044015A1 (en) * 2009-08-20 2011-02-24 Fujitsu Limited Multichip module and method for manufacturing the same
KR20130076748A (ko) * 2011-12-28 2013-07-08 브로드콤 코포레이션 반도체 관통 비아 없는 초박형 인터포저를 갖는 반도체 패키지
KR20130076749A (ko) * 2011-12-28 2013-07-08 브로드콤 코포레이션 브릿지 인터포저를 갖는 반도체 패키지

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP2004039867A (ja) * 2002-07-03 2004-02-05 Sony Corp 多層配線回路モジュール及びその製造方法
JP4581768B2 (ja) * 2005-03-16 2010-11-17 ソニー株式会社 半導体装置の製造方法
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
US7589395B2 (en) * 2006-06-30 2009-09-15 Intel Corporation Multiple-dice packages using elements between dice to control application of underfill material to reduce void formation
US8064224B2 (en) * 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
US7781883B2 (en) * 2008-08-19 2010-08-24 International Business Machines Corporation Electronic package with a thermal interposer and method of manufacturing the same
KR100990396B1 (ko) * 2008-11-13 2010-10-29 삼성전기주식회사 적층 웨이퍼 레벨 패키지 및 이의 제조 방법
US8227904B2 (en) * 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US8288201B2 (en) * 2010-08-25 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with discrete semiconductor components mounted under and over semiconductor die
TWI553775B (zh) * 2010-12-09 2016-10-11 史達晶片有限公司 利用焊料遮罩補片局限導電凸塊材料的半導體裝置及方法
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
US8531032B2 (en) * 2011-09-02 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced structure for multi-chip device
US8816495B2 (en) * 2012-02-16 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structures and formation methods of packages with heat sinks
FR2987170A1 (fr) 2012-02-17 2013-08-23 St Microelectronics Grenoble 2 Boitier et dispositif electroniques
US9026872B2 (en) * 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
US8872326B2 (en) * 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
US9136236B2 (en) * 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US8889484B2 (en) * 2012-10-02 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for a component package
US9355924B2 (en) * 2012-10-30 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit underfill scheme
US8946900B2 (en) * 2012-10-31 2015-02-03 Intel Corporation X-line routing for dense multi-chip-package interconnects
US8901748B2 (en) * 2013-03-14 2014-12-02 Intel Corporation Direct external interconnect for embedded interconnect bridge package
KR101473093B1 (ko) * 2013-03-22 2014-12-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9673131B2 (en) * 2013-04-09 2017-06-06 Intel Corporation Integrated circuit package assemblies including a glass solder mask layer
CN103258806B (zh) * 2013-05-08 2016-01-27 日月光半导体制造股份有限公司 具桥接结构的半导体封装构造及其制造方法
US8916981B2 (en) * 2013-05-10 2014-12-23 Intel Corporation Epoxy-amine underfill materials for semiconductor packages
US9147663B2 (en) * 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
US9627229B2 (en) * 2013-06-27 2017-04-18 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming trench and disposing semiconductor die over substrate to control outward flow of underfill material
US10192810B2 (en) * 2013-06-28 2019-01-29 Intel Corporation Underfill material flow control for reduced die-to-die spacing in semiconductor packages
US9349703B2 (en) * 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9642259B2 (en) * 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
US9209154B2 (en) * 2013-12-04 2015-12-08 Bridge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
US9418877B2 (en) * 2014-05-05 2016-08-16 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
US9935081B2 (en) * 2014-08-20 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect for chip stacking
US20160141234A1 (en) * 2014-11-17 2016-05-19 Qualcomm Incorporated Integrated device package comprising silicon bridge in photo imageable layer
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6656827B1 (en) * 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US20110044015A1 (en) * 2009-08-20 2011-02-24 Fujitsu Limited Multichip module and method for manufacturing the same
KR20130076748A (ko) * 2011-12-28 2013-07-08 브로드콤 코포레이션 반도체 관통 비아 없는 초박형 인터포저를 갖는 반도체 패키지
KR20130076749A (ko) * 2011-12-28 2013-07-08 브로드콤 코포레이션 브릿지 인터포저를 갖는 반도체 패키지

Also Published As

Publication number Publication date
TW202331972A (zh) 2023-08-01
KR102569791B1 (ko) 2023-08-23
TWI692070B (zh) 2020-04-21
US10672740B2 (en) 2020-06-02
US20190043829A1 (en) 2019-02-07
TWI649849B (zh) 2019-02-01
TW202029439A (zh) 2020-08-01
KR102532029B1 (ko) 2023-05-12
US20220223563A1 (en) 2022-07-14
TWI799690B (zh) 2023-04-21
US11289451B2 (en) 2022-03-29
US11901335B2 (en) 2024-02-13
TW201907535A (zh) 2019-02-16
US20200411475A1 (en) 2020-12-31
KR20160122670A (ko) 2016-10-24
TW201701432A (zh) 2017-01-01
KR20230124860A (ko) 2023-08-28
US20160307870A1 (en) 2016-10-20
US10074630B2 (en) 2018-09-11

Similar Documents

Publication Publication Date Title
KR102569791B1 (ko) 고라우팅 밀도 패치를 갖는 반도체 패키지
US10325879B2 (en) Fan-out stacked system in package (SIP) and the methods of making the same
US11158614B2 (en) Thermal performance structure for semiconductor packages and method of forming same
KR101892801B1 (ko) 집적 팬아웃 패키지 및 그 제조 방법
US9607967B1 (en) Multi-chip semiconductor package with via components and method for manufacturing the same
US20180197837A1 (en) Integrated Fan-out Package and the Methods of Manufacturing
KR101830904B1 (ko) 리세스된 반도체 기판
KR101802570B1 (ko) 반도체 디바이스를 위한 패키징 디바이스 및 그 제조방법
TWI496270B (zh) 半導體封裝件及其製法
CN111710664A (zh) 半导体装置
KR101684787B1 (ko) 반도체 패키지 디바이스 및 그 형성 방법
US10276403B2 (en) High density redistribution layer (RDL) interconnect bridge using a reconstituted wafer
US11139285B2 (en) Semiconductor package
US20230114652A1 (en) Integrated Fan-Out Package and the Methods of Manufacturing
US9147668B2 (en) Method for fabricating semiconductor structure
US11201142B2 (en) Semiconductor package, package on package structure and method of froming package on package structure
US20170084562A1 (en) Package structure, chip structure and fabrication method thereof
CN221327718U (zh) 半导体封装件
US20230062468A1 (en) Package structure and manufacturing method thereof
US20240234302A1 (en) Semiconductor packages and methods of forming same
CN113838840A (zh) 半导体封装及制造半导体封装的方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
E701 Decision to grant or registration of patent right