KR20230064550A - 패키지 인 안테나 장치 및 그 제조 방법 - Google Patents

패키지 인 안테나 장치 및 그 제조 방법 Download PDF

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KR20230064550A
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KR
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pcb
antenna
semiconductor
semiconductor package
connector
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Application number
KR1020220139251A
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English (en)
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훈택 이
경희 박
김 경환
이 성현
박 상준
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 디바이스는 안테나가 있는 PCB와 PCB상에 실장된 반도체 패키지로 구성된다. 에폭시 몰딩 컴파운드 범프는 반도체 패키지 반대편의 PCB 위에 형성되거나 배치된다. 제1 차폐층이 PCB 위에 형성된다. 반도체 패키지 위에 제2 차폐층이 형성된다. 기판 대 기판(B2B) 커넥터는 PCB상에 배치되거나 반도체 패키지의 일부로서 배치된다. 반도체 패키지와 PCB 사이에는 전도성 범프가 배치된다.

Description

패키지 인 안테나 장치 및 그 제조 방법{antenna-In-Package devices and methods of making}
본 발명은 일반적으로 반도체 디바이스에 관한 것이며, 보다 상세하게는 패키지 인 안테나 장치 및 그 제조 방법에 대한 것이다.
반도체 디바이스는 현대 전자 제품에서 흔히 볼 수 있다. 반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호 송수신, 전자 장치 제어, 태양광을 전기로 변환하는 장치, 텔레비전 디스플레이용 시각적 이미지 생성과 같은 광범위한 기능을 수행한다. 반도체 디바이스는 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트 및 소비자 제품 분야에서 사용된다. 반도체 디바이스는 군용 애플리케이션, 항공, 자동차, 산업용 컨트롤러 및 사무 장비에서도 찾아볼 수 있다.
반도체 제조의 한 가지 목표는 더 작은 반도체 장치를 생산하는 것이다. 더 작은 장치는 일반적으로 더 적은 전력을 소비하고 더 높은 성능을 가지며 더 효율적으로 생산할 수 있다. 또한, 더 작은 반도체 장치는 더 작은 풋 프린트를 가지므로 더 작은 최종 제품에 바람직하다. 더 작은 반도체 다이 크기는 프런트 엔드 프로세스를 개선하여 더 작고 더 높은 밀도의 능동 및 수동 컴포넌트를 갖는 반도체 다이를 생성함으로써 달성할 수 있다. 백엔드 프로세스는 전기적 상호 연결 및 패키징 재료의 개선으로 인해 더 작은 풋 프린트를 갖는 반도체 디바이스 패키지를 생성할 수 있다.
최근에는 반도체 시스템과 안테나가 하나의 패키지로 집적된 AiP(Antenna-in-Package) 장치가 휴대폰 및 기타 휴대용 멀티미디어 장치에 채택되고 있다. 그러나 현재 제조되고 있는 AiP 패키지는 감소된 인터페이스 피치, 더 많은 인터페이스 핀 수, 감소된 두께, 엄격한 뒤틀림 제어, 첨단 셀룰러 기술에 필요한 더 높은 수준의 집적도 및 감소된 장치 크기에 대한 일반적인 요구를 충족하기에 충분하지 않다. 따라서, 개선된 AiP 장치 및 이의 제조 방법이 필요하다.
도 1a 내지 도 1c는 톱 스트리트(saw street)에 의해 분리된 복수의 반도체 다이를 갖는 반도체 웨이퍼를 도시한다.
도 2a 내지 도 2i는 AiP 장치에서 사용하기 위한 SiP 모듈을 형성하는 것을 도시한다.
도 3a 내지 도 3e는 AiP 장치에 사용하기 위한 안테나 PCB를 형성하는 것을 도시한다.
도 4는 SiP 모듈 및 안테나 PCB를 AiP 장치로 결합하는 것을 도시한다.
도 5a-5e는 제2 SiP 모듈 실시예를 도시한다.
도 6은 제2 SiP 모듈 실시예를 갖는 AiP 장치를 도시한다. 그리고
도 7은 AiP 장치를 전자 장치에 집적하는 것을 도시한다.
본 발명은 도면을 참조하여 다음의 설명에서 하나 이상의 실시예로 설명되며, 도면에서 유사한 번호는 동일하거나 유사한 요소를 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최선의 방식으로 설명되지만, 첨부된 청구범위에 의해 정의된 발명 및 다음 개시 및 도면에 의해 뒷받침되는 그 등가물, 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 균등물을 포함하도록 의도된 것이 당업자에 의해 인식될 것이다. 본 명세서에서 사용되는 "반도체 다이"라는 용어는 단수형과 복수형을 모두 의미하므로, 단일 반도체 소자 및 다중 반도체 소자를 모두 지칭할 수 있다.
반도체 디바이스는 일반적으로 프론트-엔드 제조 및 백엔드 제조의 두 가지 복잡한 제조 프로세스를 사용하여 제조된다. 프론트 엔드 제조는 반도체 웨이퍼의 표면에 다수의 다이를 형성하는 것을 포함한다. 웨이퍼의 각 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동 전기 구성 요소를 포함한다. 트랜지스터 및 다이오드와 같은 능동 전기 컴포넌트는 전류의 흐름을 제어하는 기능이 있다. 커패시터, 인덕터 및 저항과 같은 수동 전기 컴포넌트는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 사이의 관계를 생성한다.
백-엔드 제조(Back-end manufacturing)는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 싱귤레이팅하고 구조적 지지, 전기적 상호접속 및 환경적 보호를 위해 반도체 다이를 패키징하는 것을 지칭한다. 반도체 다이를 싱귤레이팅하기 위해 웨이퍼는 톱 스트리트(saw street) 또는 스크라이브(scribe)라고 불리는 웨이퍼의 비기능 영역을 따라 스코어링되고 절단된다. 웨이퍼는 레이저 절단 도구 또는 톱날을 사용하여 개별화된다. 싱귤레이션 후에, 개별 반도체 다이는 다른 시스템 구성 요소와의 상호 연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 실장(mount)된다. 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉부에 연결된다. 전기 연결은 도전층, 범프, 스터드 범프, 도전성 페이스트, 와이어 본드 또는 다른 적절한 인터커넥트 로 이루어질 수 있다. 물리적 지지와 전기적 절연을 제공하기 위해 패키지 위에 인캡슐런트 또는 기타 몰딩 재료가 증착된다. 그런 다음 완성된 패키지를 전기 시스템에 삽입하고 반도체 디바이스의 기능을 다른 시스템 구성 요소에서 사용할 수 있게 된다.
도 1a는 구조적 지지를 위해 실리콘, 게르마늄, 알루미늄 인화물, 알루미늄 비소, 갈륨 비소, 갈륨 질화물, 인듐 인화물, 실리콘 카바이드, 또는 다른 벌크 물질과 같은 베이스 기판 물질(102)을 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 구성요소(104)는 전술한 바와 같이 비활성 다이 간 웨이퍼 영역 또는 톱 스트리트(106)에 의해 분리된 웨이퍼(100) 상에 형성된다. 소우 스트리트(saw street)(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이트하기 위한 절단 영역을 제공한다. 일 실시예에서, 반도체 웨이퍼(100)는 100 - 450 밀리미터(mm)의 폭 또는 직경을 갖는다.
도 1b는 반도체 웨이퍼(100)의 일부의 단면도를 도시한다. 반도체 다이(104) 각각은 후면(back surface) 또는 비활성 표면(108) 및 능동 소자, 수동 소자, 도전층 및 다이 내부 또는 위에 형성되고 다이의 전기적 설계 및 기능에 따라 전기적으로 상호 연결된 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함하는 활성 표면(110)을 갖는다. 예를 들어, 회로는 디지털 신호 프로세서(DSP), 파워 증폭기, 주문형 반도체(ASIC), 메모리 또는 기타 신호 처리 회로와 같은 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(110) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 요소를 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 처리를 위한 인덕터, 커패시터 및 저항기와 같은 집적 수동 소자(IPD)를 포함할 수 있다.
전기 도전층(112)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 공정을 사용하여 활성 표면(110) 위에 형성된다. 도전층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 다른 적절한 전기 도전성 재료의 하나 이상의 층을 포함한다. 도전층(112)은 활성 표면(110) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다.
전기 전도성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 도전층(112) 위에 증착된다. 범프 재료는 Al, Sn, Ni, Au, Ag, 납(Pb), 비스무트(Bi), Cu, 땜납, 이들의 조합, 또는 선택적인 플럭스 솔루션을 갖는 다른 적절한 전도성 재료일 수 있다. 예를 들어, 범프 재료는 공융 Sn/Pb, 고연 솔더 또는 무연 솔더일 수 있다. 범프 재료는 적절한 부착 또는 본딩 프로세스를 사용하여 도전층(112)에 본딩된다. 예를 들어, 범프 재료는 볼 또는 범프(114)를 형성하기 위해 재료를 융점 이상으로 가열함으로써 리플로우 될 수 있다. 일 실시예에서, 범프(114)는 습윤층, 장벽층, 및 접착층을 갖는 하부 범프 금속화(UBM) 위에 형성된다. 범프(114)는 또한 도전층(112)에 압축 본딩되거나 열압착 본딩될 수 있다. 범프(114)는 도전층(112) 위에 형성될 수 있는 한 유형의 상호접속 구조를 나타낸다. 상기 상호접속 구조는 또한 본드 와이어, 도전성 페이스트, 스터드 범프, 마이크로 범프 또는 기타 전기 상호접속을 사용할 수 있다.
도 1c에 도시된 바와 같이, 반도체 웨이퍼(100)는 톱날 또는 레이저 절단 도구(118)를 사용하여 톱 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이팅된다. 개별 반도체 다이(104)는 싱귤레이션 후 알려진 양호한 다이(KGD)의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a-2i는 반도체 다이(104)로 SiP 모듈(150)을 형성하는 것을 도시한다. 도 2a는 SiP 모듈(150)을 제조하기 위한 베이스로서 사용되는 기판(152)의 부분 단면도이다. 기판(152)은 더 큰 패널로부터 분리된 단위 기판일 수 있거나 제조 공정의 나중까지 더 큰 기판 패널의 일부로 남을 수 있다. 수백 또는 수천 개의 패키지가 단일 기판 패널 내에, 또는 이미 단일화된 단위 기판이 있는 공통 캐리어 상에 일반적으로 형성되며, 단일 단위에 대해 본원 명세서에 설명된 동일한 단계를 사용하지만 일괄적으로 수행될 수 있다.
기판(152)은 하나 이상의 도전층(156)이 개재된 하나 이상의 절연층(154)을 포함한다. 절연층(154)은 일 실시예에서 코어 절연 기판이며, 상부 및 하부 표면 위에 패터닝된 도전층(156), 예를 들어 구리- 클래드 라미네이트 기판을 갖는다. 도전층(156)은 또한 절연층(154)을 통해 전기적으로 연결된 도전성 비아를 포함한다. 기판(152)은 서로 위에 삽입된 임의의 수의 도전층 및 절연층을 포함할 수 있다. 솔더 마스크 또는 패시베이션 층이 기판(152)의 어느 한 면 위에 형성될 수 있다. 다른 실시예에서 임의의 적합한 유형의 기판 또는 리드프레임이 기판(152)에 사용된다.
SiP 모듈(150)의 의도된 기능을 구현하기 위해 원하는 임의의 컴포넌트는 기판(152)에 실장되거나 기판(152) 위에 배치되고 도전층(156)에 전기적으로 연결된다. 전기 컴포넌트는 임의의 적절한 구성으로 상부 표면(157) 및 하부 표면(159) 상에 실장된다. 도 2a는 단지 하나의 예로서 상부 표면(157) 상에 실장된 반도체 다이(104) 및 개별 컴포넌트(186)를 도시한다.
기판(152) 상의 SiP 모듈(150)의 제조는 상부 표면(157) 상의 반도체 다이(104) 및 개별 부품(186)의 표면 실장(mount)으로 시작된다. 반도체 다이(104)는 도전층(156)의 접촉 패드 상의 범프(114)와 함께 기판(152) 상에 선택 및 배치될 수 있다. 저항기, 커패시터, 인덕터, 트랜지스터 또는 다이오드와 같은 개별 컴포넌트(186)는 솔더 페이스트 또는 다른 적절한 부착 및 연결 메커니즘을 사용하여 실장된다. 범프(114)가 반도체 다이(104)를 부착하기 위해 리플로우되는 것과 동시에 솔더 페이스트는 개별 컴포넌트(186)의 단자와 상부 표면(157) 상의 도전층(156)의 접촉 패드 사이에서 리플로우된다. 일부 실시예에서, 접착제 또는 언더필 층이 반도체 다이(104) 와 기판(152) 사이에 사용된다.
도 2b에서, 인캡슐런트 또는 몰딩 화합물(188)은 페이스트 프린팅, 압축 몰딩, 트랜스퍼 몰딩, 액체 인캡슐런트 몰딩, 진공 라미네이션, 스핀 코팅, 또는 다른 적절한 도포기를 사용하여 기판(152), 반도체 다이(104), 및 개별 컴포넌트(186) 위에 증착된다. 인캡슐런트(188)는 에폭시 수지, 에폭시 아크릴레이트, 또는 필러가 있거나 없는 폴리머와 같은 폴리머 복합 재료일 수 있다. 인캡슐런트(188)는 비전도성이며 외부 요소 및 오염 물질로부터 반도체 장치를 환경적으로 보호한다. 인캡슐런트(188)는 또한 광 노출로 인한 열화로부터 반도체 다이(104)를 보호한다.
도 2c에 도시된 바와 같이, 기판(150)은 바닥 표면(159)이 접근 가능하도록 뒤집히거나 그렇지 않으면 배향된다. 전도성 범프(190)는 도전층(112) 상의 전도성 범프(114)와 유사한 방식으로 도전층(156)의 접촉 패드 상에 형성 또는 배치된다. 도 2d는 하부 표면(159) 상에 배치된 보조 반도체 다이(192)를 도시한다. 반도체 다이(192)는 반도체 다이(104)와 구조적으로 유사하지만 상이한 크기 및 기능을 가질 수 있다. 일 실시예에서, 예를 들어, 반도체 다이(104)는 마이크로프로세서 또는 마이크로컨트롤러 집적 회로(IC)이고 반도체 다이(192)는 반도체 다이(104)가 셀룰러 신호를 전송 및 수신하기 위해 사용하는 5세대(5G) 트랜시버 IC이다. 반도체 다이(104, 192)는 임의의 적절한 목적을 수행할 수 있다.
도 2e는 인캡슐런트(188)와 유사한 몰딩 공정에서 바닥 표면(159) 위에 증착된 인캡슐런트(194)를 도시한다. 도 2f에 도시된 바와 같이, 인캡슐런트(194)는 화학적 에칭, 기계적 연삭, 그라인더(196)를 사용하는 화학적 기계적 평탄화(CMP), 또는 다른 적절한 공정을 사용하여 선택적으로 백그라인딩된다. 그라인더(196)는 반도체 다이(192) 위의 인캡슐런트(194)를 제거하여 반도체 다이의 후면을 노출시킨다. 반도체 다이(192)는 선택적으로 백그라인딩되어 인캡슐런트(194)와 함께 반도체 다이의 높이를 감소시킨다. 백그라인딩 프로세스는 결국 인캡슐런트(194)의 표면이 반도체 다이(192)의 후면과 동일 평면이 되도록 한다.
도 2g에 도시된 바와 같이, 개구(198)는 전도성 범프(190)를 노출시키기 위해 인캡슐런트(194) 내에 형성 된다. 개구(198)는 레이저(199)에 의한 레이저 절제, 기계적 드릴링, 화학적 에칭, 또는 다른 적절한 수단을 사용하여 형성된다. 도 2h의 개구(198) 내에 추가 땜납이 증착되며, 범프(190)와 함께 리플로우 되어서, 더욱 큰 범프(200)를 형성하도록 하며, 동 범프가 인캡슐런트(194)의 외부 표면 위로 연장되고, SiP 모듈(150)이 나중에 더 큰 전기 시스템의 PCB 또는 기판에 실장될 수 있도록 한다.
도 2i에서, SiP 모듈(150)은 범프(200)가 캐리어를 향하도록 배향되고 인캡슐런트(188)가 프로세싱을 위해 접근가능하도록 다시 뒤집힌다. 전도성 물질이 SiP 모듈(150) 위에 스퍼터링되어 전도성 차폐층(210)을 형성한다. 차폐층(210)은 임의의 적절한 금속 증착 기술, 예를 들어 화학 기상 증착, 물리적 기상 증착, 기타 스퍼터링 방법, 분무 또는 도금을 사용하여 형성된다. 스퍼터링된 재료는 구리, 강철, 알루미늄, 금, 이들의 조합, 또는 임의의 다른 적합한 전도성 재료일 수 있다. 일부 실시예에서, 차폐층(210)은 예를 들어 스테인리스강-구리-스테인리스 강 또는 티타늄-구리와 같은 상이한 재료의 다중층 상에 스퍼터링함으로써 제조될 수 있다. 차폐층(210)은 SiP 모듈(150)의 컴포넌트와 다른 근처의 전자 장치 사이의 전자기 간섭(EMI)을 감소시킨다. 차폐층(210)은 EMI 감소를 개선하기 위해 도전층(156)을 통해 선택적으로 접지된다.
도 3a 내지 도 3e는 AiP 장치를 형성하기 위해 SiP 모듈(150)과 함께 사용 가능한 안테나 PCB를 형성하는 과정을 도시한다. 도 3a는 안테나 PCB의 패널(220)의 부분 단면도를 도시한다. 패널(220)은 PCB의 대향 측면상에 2개의 주요 표면(바닥 표면(221) 및 상부 표면(223))을 갖는다. 패널(220)의 안테나 PCB는 안테나를 형성하고 안테나를 외부 장치에 상호 연결하는 데 필요에 따라 PCB 위 및 내부에 도전층을 포함한다. 일반적으로, 안테나는 바닥 표면(221) 위 또는 바로 내부에서 각 유닛에 대해 형성된다. SiP 모듈(150)을 실장하기 위한 접촉 패드는 상부 표면(223) 상에 형성된다. 전도성 비아는 상부 표면(223)과 바닥 표면(221) 사이의 안테나 PCB를 통해 형성되어 전기적으로 상부 표면(223) 상의 접촉 패드를 하부 표면(221) 상의 안테나에 연결한다. 전도성 패드, 트레이스, 비아, 및 임의의 다른 적절한 구조가 필요에 따라 패널(220) 내에 또는 패널(220) 상에 형성될 수 있다.
범프(224)는 바닥 표면(221) 상에 형성된다. 범프(224)는 에폭시 몰딩 화합물(EMC) 또는 다른 중합체 재료로부터 형성된다. 일부 실시예에서 하부 안테나에 대한 영향을 줄이기 위해 유전 상수가 높은 재료가 선택된다. 범프(224)는 패널(220) 상의 몰딩 또는 인쇄 공정을 사용하여 형성된다. 다른 실시예에서, 범프(224)는 별도로 형성된 다음 패널(220)에 실장된다.
도 3b에 도시된 바와 같이, 패널(220)은 상부 표면(223)이 캐리어로부터 멀어지게 배향된 상태로 캐리어(225) 상으로 뒤집혀진다. 마스킹 필름 또는 테이프(226)는 패널(220) 상에 적층된다. 마스킹 테이프(226)가 있는 패널(220)은 도 2의 레이저 절단 도구(228), 워터 절단 도구, 톱날, 또는 다른 적절한 메커니즘을 사용하여 개별 안테나 PCB(230)로 싱귤레이팅된다. 도 3d에서, 차폐층(240)은 스퍼터링 또는 다른 적절한 방법, 예를 들어 차폐층(210)에 대해 위에서 설명된 방법에 의해 안테나 PCB(230) 위에 형성된다. 마스킹 테이프(226)는 도 3e에 도시된 바와 같이, 마스킹 테이프 상의 차폐층(240) 부분과 함께 제거되며, 안테나 PCB(230)에서 차폐층(240)이 안테나 PCB의 측면 표면에만 있도록 한다. 차폐층(240)은 선택적이다. 일부 실시예에서, 패널(220)은 범프(224)를 적용한 직후에 안테나 PCB(220)로 싱귤레이팅된다. 도 3b, 3d 및 3e의 단계는 차폐층(240)이 필요하지 않은 경우 수행되지 않는다.
도 3e 의 안테나 PCB(230)는 완료되어서 AiP 장치에 통합할 준비가 되었다. 도 4는 안테나 PCB(230) 및 SiP 모듈(150)을 갖는 AiP 장치(250)를 도시한다. 통합을 시작하기 위해, 안테나 PCB(230)는 테이프 및 릴(tape-and-reel)로부터, 또는 다른 유형의 저장 매체로부터 선택되어 캐리어(225)로부터 떨어져서 배치되고, 캐리어(252) 상에 배치된다. 캐리어(252)는 함께 제조되는 하나 이상의 AiP 장치(250)를 위한 개구(253)를 포함한다. 개구(253)는 범프(224)의 결합된 풋프린트보다 더 넓어서, 안테나 PCB(230)의 둘레가 개구 외부의 캐리어(252) 상에 놓이는 동안 모든 범프가 개구 내에 맞도록 한다. 다른 실시예에서, AiP 장치(250)는 캐리어(225) 상에 남아있는 안테나 PCB(230)로 형성된다.
SiP 모듈(150) 및 기판 대 기판 커넥터(254)는 상부 표면(223) 상에 실장된다. 도전층(256)은 상부 표면(223) 상에 또는 그 아래에 형성되는 것으로 도시되어 있으며, SiP 모듈(150), B2B 커넥터(254) 및 다른 원하는 컴포넌트의 실장을 위한 접촉 패드를 포함한다. 땜납 범프(200)는 도전층(256) 상으로 리플로우되어 SiP 모듈(150)을 안테나 PCB(230)에 기계적으로 전기적으로 결합한다. B2B 커넥터(254)는 리본 케이블 또는 다른 유형의 전기 도관을 AiP 장치(250)에 부착하여 다른 패키지가 통신할 수 있도록 하고, 반도체 다이(104, 192)의 기능을 이용하도록 사용된다. SiP 모듈(150)은 도전층(256)을 통해 B2B 커넥터(254)에 연결된다. SiP 모듈(150)은 안테나 PCB(230)에 실장될 수 있는 하나의 예시적인 반도체 패키지이다. 임의의 원하는 반도체 패키지가 B2B 커넥터(254)와 함께 안테나 PCB(230) 상으로 실장될 수 있다.
안테나(260)는 바닥 표면(221) 위 또는 바닥 표면 내에 도전층에 의해 형성되는 것으로 도시되어 있다. 안테나(260)는 마이크로스트립 안테나, 평면 역-F 안테나, 슬롯형 도파관 안테나, 근거리 통신(NFC) 안테나, 프랙탈 안테나 등과 같은 임의의 적합한 유형의 안테나일 수 있다. 일부 실시예에서, 다수의 잠재적으로 상이한 유형의 안테나가 단일 안테나 PCB(230) 상에 형성된다. 전도성 비아(262)가 안테나 PCB(230)를 통해 형성되어 SiP 모듈(150)을 안테나(260)에 상호 연결한다. 반도체 다이(104), 반도체 다이(192), 또는 둘 모두는 전도성 비아(262), 범프(200), 및 기판(152)을 통해 안테나(260)에 전기적으로 연결된다.
일 실시예에서, 안테나 PCB(230)는 안테나(260) 및 SiP 모듈(150)과 안테나 사이의 전도성 경로를 제외하고는 다른 전기 컴포넌트를 포함하지 않는다. 모든 시스템 기능은 SiP 모듈(150) 내의 컴포넌트에 의해 수행되며 안테나 PCB는 전자기 복사를 방송하고 수신하기 위한 안테나를 수용하는 데만 사용된다. SiP 모듈(150)은 안테나(260) 바로 위에 안테나 PCB(230) 상에 배치된다.
안테나(260)는 반도체 다이(104) 및 다른 시스템 컴포넌트를 포함하는 SiP 모듈(150)과 별개인 안테나 PCB(230)의 일부로서 형성된다. AiP(250)의 개별적으로 형성되고 적층된 패키지 컴포넌트는 더 많은 인터페이스 핀 수(pin count), 각 개별 구조의 감소된 두께, 엄격한 뒤틀림 제어 및 더 높은 수준의 통합을 가능하게 한다. 종래 기술의 단일 시스템 플러스 안테나 기판 상의 적층 수의 감소로 인해 제조 수율이 개선된다. 감소된 기판 두께는 휨 특성을 향상시킨다. 안테나(260)가 별도의 기판에 형성되더라도, AiP(250)는 종래 기술에서 사용되는 구조와 같거나 더 나은 성능, 예를 들어, 턴어라운드 시간 특성을 유지한다.
도 5a-5e는 대안적인 SiP 모듈 실시예를 도시한다. 도 5a는 위의 SiP 모듈(150)의 형성과 유사하게 상부 표면(357) 상에 반도체 다이(104) 및 개별 컴포넌트(186)를 배치함으로써 기판(352) 상에 형성되는 SiP 모듈(350)을 도시한다. 반도체 다이(192)는 또 다른 단면상의 상부 표면(357) 상에 배치되거나, 이후 단계에서 하부 표면(359) 상에 배치되거나, 사용되지 않을 수 있다.
도 5b는 기판(352), 반도체 다이(104), 및 개별 컴포넌트(186) 위에 증착된 인캡슐런트(388)를 도시한다. 상부 표면(357)의 일부는 마스크를 사용함으로써 또는 증착 후 인캡슐런트를 에칭 또는 연마함으로써 인캡슐런트가 없는 상태로 남아 있다. 도전층(356)의 일부는 후속적인 전기 상호접속을 위해 인캡슐런트 외부의 상부 표면(357) 상에 노출된 채로 유지된다.
도 5c에 도시된 바와 같이, 차폐층(390)은 위에서 설명한 차폐층(210)과 유사하게 형성된다. 인캡슐런트(388)로부터 노출된 채로 남아 있는 상부 표면(357)의 부분은 또한 차폐층(390)으로부터 노출된 채로 남아 있어서 전기 컴포넌트가 그 위에 배치되고 도전층(356)에 전기적으로 연결될 수 있다. 차폐층(390)의 스퍼터링 동안 마스크 또는 덮개가 사용되어 차폐층이 인캡슐런트(388)가 증착되지 않은 기판(352) 상에 직접 형성됨을 차단한다. 마스크 또는 덮개는 노출된 상부 표면(357)의 부분을 남겨두기 위해 제거된다.
B2B 커넥터(392)는 도 5d에서 도시된 바와 같이, 기판(352)의 노출된 부분 상에 배치된다. 도 5e에서, 범프(394)는 안테나 PCB로의 추후 연결을 위해 바닥 표면(359) 상에 배치된다. 도 6은 AiP 소자(396)를 형성하기 위해 안테나 PCB(230) 상에 실장된 SiP 모듈(350)을 도시한다. 위에서 설명한 AiP 소자(250)와 유사하게, 반도체 다이(104)는 전도성 비아(262), 도전층(256), 범프(394), 도전층(356), 및 범프(114)를 통해 안테나(260)에 결합된다. 일부 실시예에서, 하나 이상의 개별 컴포넌트(186)는 또한 반도체 다이(104)와 안테나(260) 사이에서 직렬로 연결된다. AiP 장치(396)는 AiP 장치(250)의 모든 이점을 갖는다. B2B 커넥터(392)는 AiP 장치(250)에서 안테나 PCB(230) 대신 기판(352) 상에 배치된다. SiP 모듈(350)은 안테나 PCB(230)와 함께 사용할 수 있는 B2B 커넥터를 포함하는 반도체 패키지의 한 예일 뿐이다. SiP 모듈(150)과 같은 양면 패키지를 포함하여 반도체 패키지의 임의의 적절한 토폴로지가 사용될 수 있다.
도 7은 전술한 AiP 장치, 예를 들어 AiP 장치(396)를 전자 장치(400)에 통합하는 것을 도시한다. 전자 장치(400)는 AiP 장치(396)를 포함하는, PCB의 표면 상에 실장된 복수의 반도체 패키지를 갖는 PCB(402)를 포함한다. 커넥터(410)가 있는 리본 케이블(412)은 B2B 커넥터(392)에 연결되어 AiP 장치(396)의 컴포넌트에 다른 장치를 전기적으로 연결한다. 커넥터(410)는 B2B 커넥터(392)와 인터페이스 하도록 구성되어 리본 케이블(412)은 리본 케이블을 통해 AiP 장치(396)로 그리고 그로부터 전기 신호를 전도할 수 있다. 리본 케이블(412)은 AiP 장치(396)를 PCB(402), PCB(402)상의 다른 패키지, 동일하거나 다른 전자 장치의 다른 PCB, 또 다른 PCB의 또 다른 패키지, 또 다른 전자 장치, 테스트 장비 등에 연결하는 데 사용할 수 있다. 다른 유형의 케이블 또는 동축 케이블이나 트위스트 페어 케이블과 같은 도체를 리본 케이블 대신 사용할 수 있다. 리본 케이블(412)은 기판(152)을 통해 반도체 다이(104) 및 개별 컴포넌트(186)에 연결된다.
전자 장치(400)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 선택적으로, 전자 장치(400)는 더 큰 시스템의 서브컴포넌트일 수 있다. 예를 들어, 전자 장치(400)는 태블릿 컴퓨터, 셀룰러 폰, 디지털 카메라, 통신 시스템, 또는 다른 전자 장치의 일부일 수 있다. 선택적으로, 전자 장치(400)는 또한 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터에 삽입되는 또 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASICs, 논리 회로, 아날로그 회로, RF 회로, 개별 능동 또는 수동 장치, 또는 기타 반도체 다이 또는 전기 컴포넌트를 포함할 수 있다.
도 7에 도시된 바와 같이, PCB(402)는 PCB 상에 실장된 반도체 패키지의 구조적 지지 및 전기적 상호접속을 위한 일반적인 기판을 제공한다. 도전성 신호 트레이스(404)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 공정을 사용하여 PCB(402)의 층 위에 또는 표면 내에 형성된다. 신호 트레이스(404)는 반도체 패키지, 실장된 컴포넌트, 및 기타 외부 시스템 또는 컴포넌트 각각 사이의 전기 통신을 제공한다. 트레이스(404)는 또한 필요에 따라 반도체 패키지 각각에 대한 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 2개의 패키징 레벨을 갖는다. 제1 레벨 패키징은 반도체 다이를 중간 기판에 기계적으로 및 전기적으로 부착하는 기술이다. 제2 레벨 패키징은 중간 기판을 PCB(402)에 기계적으로 및 전기적으로 부착하는 것을 포함한다. 다른 실시예에서, 반도체 디바이스는 다이가 PCB(402)에 기계적으로 및 전기적으로 직접 실장되는 제1 레벨 패키징만을 가질 수 있다.
설명의 목적을 위해, 본드 와이어 패키지(446) 및 플립칩(448)을 포함하는, 여러 유형의 제1 레벨 패키징이 PCB(402) 상에 도시되어 있다. 또한, 볼 그리드 어레이(BGA)(450), 범프 칩 캐리어(BCC)(452), 랜드 그리드 어레이(LGA)(456), 멀티칩 모듈(MCM)(458), 쿼드 플랫 무연 패키지(QFN)(460), 쿼드 플랫 패키지(462) 및 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(464)를 포함하는 제2 유형의 제2 레벨 패키징이 AiP 장치(396)와 함께 PCB(402) 상에 실장된 것으로 도시되어 있다. 전도성 트레이스(404)는 PCB(402) 상에 배치된 다양한 패키지 및 컴포넌트를 서로 전기적으로 결합시킨다.
시스템 요구사항에 따라, 제1 및 제2 레벨 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지의 임의의 조합뿐만 아니라 다른 전자 컴포넌트가 PCB(402)에 연결될 수 있다. 일부 실시 예에서, 전자 장치(400)는 단일 부착 반도체 패키지인 반면, 다른 실시 예에서는 다중 상호 연결된 패키지를 요구한다. 단일 기판 위에 하나 이상의 반도체 패키지를 결합함으로써 제조업체는 미리 만들어진 구성 요소를 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지는 정교한 기능을 포함하고 있기 때문에 보다 저렴한 구성요소와 간소화된 제조 공정을 통해 전자 장치가 제조될 수 있다. 결과적인 장치는 실패할 가능성이 적고 제조 비용이 저렴하여 소비자 비용이 절감된다.
본 발명의 하나 이상의 실시예가 상세하게 예시되었지만, 당업자는 이러한 실시예에 대한 수정 및 변경이 다음 청구범위에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다.

Claims (15)

  1. 안테나를 포함하는 PCB를 제공하는 단계;
    반도체 패키지를 제공하는 단계; 그리고
    반도체 패키지를 PCB상에 실장(mount)하는 단계를 포함하는, 반도체 디바이스 제조방법.
  2. 제1항에 있어서, 상기 반도체 패키지 반대편에 있는 PCB 위에 EMC(에폭시 몰딩 컴파운드) 범프를 배치하는 단계를 더욱 포함하는, 반도체 디바이스 제조방법.
  3. 제1항에 있어서,
    PCB 위에 제1 차폐층을 형성하는 단계; 그리고
    반도체 패키지 위에 제2 차폐층을 형성하는 단계를 더욱 포함하는, 반도체 디바이스 제조방법.
  4. 제1항에 있어서, 상기 PCB로의 기판 대 기판(B2B) 커넥터를 실장하는 단계를 더욱 포함하는, 반도체 디바이스 제조방법.
  5. 제1항에 있어서, 상기 반도체 패키지가 기판 대 기판(B2B) 커넥터를 포함하는, 반도체 디바이스 제조방법.
  6. 제1항에 있어서, 반도체 패키지와 PCB 사이에 전도성 범프를 배치하는 단계를 더욱 포함하는, 반도체 디바이스 제조방법.
  7. 안테나 PCB를 제공하는 단계; 그리고
    안테나 PCB 위에 반도체 패키지를 배치하는 단계를 포함하는, 반도체 디바이스 제조방법.
  8. 제7항에 있어서,
    안테나 PCB 위에 마스크를 배치하는 단계;
    안테나 PCB 및 마스크 위에 차폐층을 형성하는 단계; 그리고
    상기 마스크 제거하는 단계를 더욱 포함하는, 반도체 디바이스 제조방법.
  9. 제7항에 있어서, 상기 안테나 PCB 위에 기판 대 기판(B2B) 커넥터를 배치하는 단계를 더욱 포함하고, 상기 B2B 커넥터는 상기 안테나 PCB를 통해 상기 반도체 패키지에 결합되는, 반도체 디바이스 제조방법.
  10. 제7항에 있어서, 상기 반도체 패키지가 양면(double-sided) SiP 모듈을 포함하는, 반도체 디바이스 제조방법.
  11. 안테나 PCB; 그리고
    안테나 PCB 위에 배치된 반도체 패키지를 포함하는, 반도체 디바이스.
  12. 제11항에 있어서, 상기 안테나 PCB 위에 형성된 차폐층을 더욱 포함하는, 반도체 디바이스.
  13. 제11항에 있어서, 상기 안테나 PCB 위에 배치된 B2B 커넥터를 더욱 포함하고, 상기 B2B 커넥터는 상기 안테나 PCB를 통해 상기 반도체 패키지에 연결되는, 반도체 디바이스.
  14. 제11항에 있어서, 상기 반도체 패키지는 양면 SiP 모듈을 포함하는, 반도체 디바이스.
  15. 제11항에 있어서, 상기 안테나 PCB 위에 배치되는 범프를 더욱 포함하고, 상기 범프는 높은 유전율을 포함하는, 반도체 디바이스.
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