KR20230058669A - 광전자 반도체 컴포넌트 및 하나 이상의 광전자 반도체 컴포넌트를 제조하기 위한 방법 - Google Patents

광전자 반도체 컴포넌트 및 하나 이상의 광전자 반도체 컴포넌트를 제조하기 위한 방법 Download PDF

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알렉산더 포이페르
코르비니안 페르츨마이어
크리스토프 클렘프
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에이엠에스-오스람 인터내셔널 게엠베하
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Abstract

본 발명은 광전자 반도체 컴포넌트(optoelectronic semiconductor component)(16)에 관한 것으로, 상기 광전자 반도체 컴포넌트는
- 하나 이상의 측면 표면(9A), 제1 주 표면(9B) 및 제2 주 표면(9C)을 포함하는 층 스택(layer stack)(9),
- 상기 층 스택(9)의 제1 반도체 영역(4)의 전기 접촉을 위해 제공되어 있는, 상기 제1 주 표면(9B)에 배치된 제1 접촉 수단(12),
- 상기 층 스택(9)의 제2 반도체 영역(5)의 전기 접촉을 위해 제공되어 있고 방사선 투과성을 갖는, 상기 제2 주 표면(9C)에 배치된 제2 접촉 수단(17),
- 상기 제2 접촉 수단(17)으로부터 상기 측면 표면(9A)에 걸쳐서 상기 제1 주 표면(9B)까지 뻗는, 상기 층 스택(9) 상에 배치된 전기 전도성 에지 층(edge layer)(11), 및
- 상기 에지 층(11)과 상기 층 스택(9) 사이에 배치된 제1 유전체 층(10)을 포함하고, 이때 상기 제2 주 표면(9C)은 상기 제1 유전체 층(10)에 의해 덮여 있지 않다.
또한, 본 발명은 하나 이상의 광전자 반도체 컴포넌트를 제조하기 위한 방법에 관한 것이다.

Description

광전자 반도체 컴포넌트 및 하나 이상의 광전자 반도체 컴포넌트를 제조하기 위한 방법
본 발명은 광전자 반도체 컴포넌트(optoelectronic semiconductor component) 및 그 제조 방법에 관한 것이다. 예를 들어 광전자 반도체 컴포넌트로는 플립 칩(flip chip)이 고려된다.
플립 칩들의 경우, 제1 및 제2 전도 타입(conductivity type)의 전하 캐리어들(charge carriers)이 전형적으로 플립 칩의 외부 표면이 아닌, 반도체 층 아래에서 공급되어 분배된다. 이 경우, 활성 구역 위에서 상기 반도체 층의 접촉을 위해, 부품 내에서 재배선(rewiring)이 요구된다. 반도체 층을 전기적으로 접근 가능하도록 만들기 위해, 에칭된(etched) 블라인드 홀들(blind holes)을 사용하는 플립 칩들이 공지되어 있다. 그러나 이는 플립 칩의 면적 효율의 감소를 야기한다.
본 발명의 과제는 면적이 최적화된 광전자 반도체 컴포넌트를 제시하는 것이다. 본 발명의 또 다른 과제는 면적이 최적화된 광전자 반도체 컴포넌트를 제조하기 위한 방법을 제시하는 것이다.
이와 같은 과제들은 특히 독립 청구항들의 특징들을 갖는 광전자 반도체 컴포넌트 및 광전자 반도체 컴포넌트를 제조하기 위한 방법에 의해 해결된다.
광전자 반도체 컴포넌트의 하나 이상의 실시 형태에 따르면, 이와 같은 광전자 반도체 컴포넌트는 제1 전도 타입의 제1 반도체 영역, 제2 전도 타입의 제2 반도체 영역 및 상기 제1 반도체 영역과 제2 반도체 영역 사이에 배치된 활성 구역을 포함하는 층 스택(layer stack)을 포함한다. 예를 들어 제1 반도체 영역으로는 p-도핑된(doped) 영역이 고려되고, 제2 반도체 영역으로는 n-도핑된 영역이 고려된다. 계속해서 활성 구역은 바람직하게 전자기 방사선을 발생시키기 위해 제공되어 있다.
계속해서 층 스택은, 상기 층 스택을 측면 방향으로 제한하는 하나 이상의 측면 표면, 제1 주 표면 및 상기 제1 주 표면에 마주 놓인 제2 주 표면을 포함하고, 이때 상기 제1 및 제2 주 표면은 상기 측면 표면에 대해 각각, 바람직하게 평행한 방향도 아니고 수직 방향도 아닌 횡 방향으로 배치되어 있다. 특히 제1 주 표면으로는 제1 반도체 영역의 측면에 배치된 층 스택의 표면이 고려되고, 제2 주 표면으로는 제2 반도체 영역의 측면에 배치된 층 스택의 표면이 고려된다. 바람직하게 발생한 방사선의 대부분은 제2 주 표면의 측면에서 반도체 컴포넌트로부터 방출된다.
층 스택으로는 광전자 반도체 컴포넌트의 가장 두꺼운 층이 고려될 수 있다. 예를 들어 층 스택은 광전자 반도체 컴포넌트의 두께의 50％를 차지할 수 있다. 이 경우, 두께는 예컨대 반도체 컴포넌트의 주 연장 평면에 대해 수직 방향으로의 길이를 지칭한다.
또한, 광전자 반도체 컴포넌트는 제1 반도체 영역의 전기 접촉을 위해 제공되어 있는, 제1 주 표면에 배치된 제1 접촉 수단 및 제2 반도체 영역의 전기 접촉을 위해 제공되어 있고 방사선 투과성을 갖는, 제2 주 표면에 배치된 제2 접촉 수단, 그리고 상기 제2 접촉 수단으로부터 측면 표면에 걸쳐서 상기 제1 주 표면까지 뻗는, 층 스택 상에 배치된 전기 전도성 에지 층(edge layer)을 포함한다.
에지 층은 측면 방향으로, 다시 말해 하나 이상의 측면 표면에서, 적어도 국부적으로 층 스택 뒤에 배치될 수 있다.
계속해서 에지 층은 제2 주 표면에 배치된 단부 영역을 포함할 수 있는데, 상기 단부 영역은 상기 전기 전도성 에지 층의 두께에 상응하는 측면 방향 길이를 갖는다. 이 경우, 두께에 상응하는 측면 방향 길이는 동일한 값으로 이해될 뿐만 아니라, 2배까지, 특히 1.5배까지 더 큰 값으로도 이해된다. 예를 들어 동일한 값은 에지 층과 제2 주 표면 사이가 직각(right angle)인 경우에 달성되는 반면, 더 큰 값들은 더 작은 각도들, 특히 30˚보다 더 크고 90˚보다 더 작은 각도들에서 취해진다.
예를 들어 에지 층은 제2 주 표면에서 킹크(kink) 없이 또는 만곡(curvature) 없이 형성될 수 있다. 다시 말해 에지 층은 하나 이상의 측면 표면에 부합하도록 배치될 수 있다.
특히 에지 층은 제1 주 표면의 측면에서 제2 반도체 영역의 전기 접촉을 가능하게 한다.
바람직하게 제2 반도체 영역은 방사선 방출을 위해 제공된 광전자 반도체 컴포넌트의 전면에 배치되어 있고, 제1 반도체 영역은 상기 전면에 마주 놓인 광전자 반도체 컴포넌트의 후면에 배치되어 있다.
더 나아가 광전자 반도체 컴포넌트는 에지 층과 층 스택 사이에 배치된 제1 유전체 층을 포함하고, 이때 제2 주 표면은 상기 제1 유전체 층에 의해 덮여 있지 않다. 제1 유전체 층은 특히 활성 구역의 p-n-전이부의 전기 절연을 위해 이용된다. 제1 유전체 층은 단 하나의 층으로만 구성될 수 있다. 대안적으로 제1 유전체 층은, 특히 굴절률이 교대하는 복수의 층을 포함할 수 있다. 이와 같은 경우에 제1 유전체 층은 추가로 거울 기능을 가질 수 있다.
제1 유전체 층의 재료들로는 예컨대 AlxOy, SiOx, SixNy, NbOx, TiOx, HfOx, TaOx, AlxNy 및 TixNy와 같은 산화물 및 질화물 화합물들, 그리고 예컨대 패럴린(parylene), BCB, 실리콘(silicone), 실록산(siloxane), 포토레지스트(photoresist), 스핀 온 글래스(spin on glass), 유기-무기 하이브리드 재료(hybrid material), 에폭시드(epoxide) 및 아크릴(acrylic)과 같은 유기 고분자들이 고려된다.
제1 유전체 층은 측면 방향으로, 다시 말해 하나 이상의 측면 표면에서, 적어도 국부적으로 층 스택 뒤에 배치될 수 있다.
계속해서 제1 유전체 층은 제2 주 표면에 배치된 단부 영역을 포함할 수 있는데, 상기 단부 영역은 상기 제1 유전체 층의 두께에 상응하는 측면 방향 길이를 갖는다. 이 경우, 두께에 상응하는 측면 방향 길이는 동일한 값으로 이해될 뿐만 아니라, 2배까지, 특히 1.5배까지 더 큰 값으로도 이해된다. 예를 들어 동일한 값은 제1 유전체 층과 제2 주 표면 사이가 직각인 경우에 달성되는 반면, 더 큰 값들은 더 작은 각도들, 특히 30˚보다 더 크고 90˚보다 더 작은 각도들에서 취해진다.
예를 들어 제1 유전체 층은 제2 주 표면에서 킹크 없이 또는 만곡 없이 형성될 수 있다. 다시 말해 제1 유전체 층은 하나 이상의 측면 표면에 부합하도록 배치될 수 있다.
하나 이상의 실시 형태에 따르면, 제2 접촉 수단은 제1 유전체 층을 접촉한다.
활성 구역은 단일 층들의 시퀀스(sequence)를 포함할 수 있는데, 상기 단일 층들에 의해서는 양자 우물 구조, 특히 단일 양자 우물 구조(SQW, single quantum well) 또는 다중 양자 우물 구조(MQW, multiple quantum well)가 형성된다.
계속해서 제1 및 제2 반도체 영역은 하나 또는 복수의 반도체 층을 포함할 수 있다. 반도체 영역들의 반도체 층들에 대해 질화물-, 인화물- 또는 비화물-화합물 반도체들을 기초로 하는 재료들이 고려된다. “질화물-, 인화물- 또는 비화물-화합물 반도체들을 기초로 한다”는 것은 본 맥락에서, 반도체 층들이 AlnGamIn1-n-mN, AlnGamIn1-n-mP 또는 AlnGamIn1-n-mAs을 포함하고, 이때 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 및 n+m ≤ 1이라는 사실을 의미한다. 이 경우, 이와 같은 재료가 반드시 상기 화학식에 따른 수학적으로 정확한 조성을 가질 필요는 없다. 오히려 상기 재료는 하나 또는 복수의 도펀트(dopant) 및 AlnGamIn1-n-mN- , AlnGamIn1-n-mP- 또는 AlnGamIn1-n-mAs-재료의 특징적인 물리적 특성들을 실질적으로 변경하지 않는 추가 성분들을 포함할 수 있다. 그러나 간소화를 위해, 주요 성분들이 부분적으로 소량의 또 다른 물질들에 의해 대체될 수 있는 경우에도, 상기 화학식은 단지 결정 격자의 주요 성분들(Al, Ga, In, P 또는 As)만을 포함한다.
하나 이상의 실시 형태에 따르면, 제2 주 표면은 에지 층에 의해 실질적으로, 다시 말해 통상적인 제조 공차들의 범주 내에서 덮여 있지 않다. 바람직하게 에지 층은 층 스택을 등지는 제2 주 표면의 측면에서 상기 제2 주 표면 위로 돌출하지 않는다. 다른 말로 하면, 에지 층은 수직 박향으로 바람직하게 제2 주 표면 위로 돌출하지 않는다. 특히 바람직하게 에지 층은 제2 주 표면과 동일 평면에서 종료한다. 이는, 제2 주 표면의 노출 이전에 에지 층이 층 스택 상으로 제공되어 노출 시 함께 제거되는 경우에 제조에 기인하여 야기될 수 있다.
하나 이상의 실시 형태에 따르면, 제2 반도체 영역은 제2 주 표면에 배치된, 반도체 재료로부터 형성된 접촉층을 포함하고, 상기 접촉층 상에 제2 접촉 수단이 적어도 부분적으로 직접 배치되어 있다. 특히 접촉층으로는 고도핑된(highly doped) 반도체 층이 고려된다.
바람직한 하나의 설계예에서 제2 접촉 수단은 다음 재료들 중 하나 이상의 재료를 포함하거나, 또는 다음 재료들 중 하나 이상의 재료로 구성된다: TCO, 금속, 반도체, 그래핀(graphene).
“TCO”는 투명 전도성 산화물(transparent conductive oxide, 축약해서 “TCO”)로 이해된다. TCO들은 투명한 전도성 재료들, 일반적으로 예를 들어 산화아연, 산화주석, 산화카드뮴, 산화티탄, 산화인듐 및/또는 산화인듐주석(ITO)과 같은 금속 산화물들이다. 예를 들어 ZnO, SnO2 또는 In2O3와 같은 이원계 금속 산소 화합물들과 더불어, 예를 들어 Zn2SnO4, CdSnO3, ZnSnO3, MgIn2O4, GaInO3, Zn2In2O5 또는 In4Sn3O12와 같은 삼원계 금속 산소 화합물들 혹은 서로 다른 투명 전도성 산화물들의 혼합물들도 TCO들의 그룹(group)에 속한다. 계속해서 TCO들은 반드시 화학양론적 조성에 상응하지 않고 p- 또는 n-도핑될 수도 있다.
바람직하게 제2 접촉 수단으로는 제2 주 표면상으로 제공된 층이 고려된다. 제2 접촉 수단은, 특히 TCO로부터 형성되어 있는 경우, 균일층일 수 있거나, 또는 예를 들어 금속으로부터 형성되어 있는 경우, 구조화 층일 수 있다. 예를 들어 제2 접촉 수단은 메탈 메쉬(metal mesh) 또는 역전형(inverted) 메탈 메쉬로서 설계될 수 있다.
특히 제2 주 표면은 제2 접촉 수단에 의해 최소 20％까지, 바람직하게 최소 50％까지, 특히 바람직하게 최소 80％까지 덮인다.
하나 이상의 실시 형태에 따르면, 층 스택의 하나 또는 복수의 측면 표면은 적어도 대부분 에지 층에 의해 덮여 있다. 바람직하게 층 스택의 모든 측면 표면들이 에지 층에 의해 완전히 덮여 있다.
바람직한 하나의 설계예에서 에지 층은 층 스택의 미러 코팅(mirror coating)을 형성한다. 그럼으로써 활성 구역에 의해 발생한 방사선이 바람직하게 제2 주 표면 쪽으로 편향될 수 있다. 이 경우, 에지 층은 금속을 포함하거나, 또는 금속으로 구성될 수 있으며, 이때 금속들로서 특히 Rh, Al, Cr, Ti, Pt, W, Au 및 Ni가 고려된다.
하나 이상의 실시 형태에 따르면, 에지 층은 다음 재료들 중 하나 이상의 재료를 포함하거나, 또는 다음 재료들 중 하나 이상의 재료로 구성된다: TCO, 금속, 그래핀.
하나 이상의 실시 형태에 따르면, 광전자 반도체 컴포넌트는 제1 주 표면의 측면에서 제1 접촉 수단 및 에지 층에 의해 외부로부터 전기 접속 가능하다. 이 경우, 제1 주 표면은 부분적으로 에지 층에 의해 덮이고, 이때 상기 에지 층은 제2 전도 타입의 콘택 패드(contact pad)로서 이용된다. 이 경우, 에지 층과 제2 접촉 수단은 서로 다른 재료들로부터 형성될 수 있다. 특히 제1 접촉 수단은 금속 또는 금속 화합물을 포함하거나, 혹은 금속 또는 금속 화합물로 구성된다.
또한, 광전자 반도체 컴포넌트는 제1 주 표면에 배치된 제3 접촉 수단을 포함할 수 있다. 제3 접촉 수단은 바람직하게 제2 전도 타입의 콘택 패드로서 이용되고 에지 층과 전기 전도성으로 연결되어 있다. 에지 층과 제3 접촉 수단은 서로 다른 재료들로부터 형성될 수 있다. 특히 제3 접촉 수단은 금속 또는 금속 화합물을 포함하거나, 혹은 금속 또는 금속 화합물로 구성된다. 제1 접촉 수단 및 제3 접촉 수단에 의해 광전자 반도체 컴포넌트는 제1 주 표면의 측면에서 외부로부터 전기 접속 가능하다.
제1 및 제2 반도체 영역의 전기 접촉을 위한 수단들은 층 스택 외부에 배치되어 있음으로써, 결과적으로 접촉을 위해 면적이 “소비”되지 않고, 그에 따라 면적 효율이 향상될 수 있다. 그뿐 아니라 반도체 컴포넌트는 외부 측면의 접촉에 의해 스케일 가능(scalable)해진다. 특히 반도체 컴포넌트는 관통 홀들(plated-through holes)을 포함하지 않는다.
계속해서, 반도체 컴포넌트는 캐리어(carrier)를 포함하지 않을 수 있다.
가능한 하나의 변형예에서 광전자 반도체 컴포넌트는 에지 층 상에 배치된 제2 유전체 층을 포함하고, 상기 제2 유전체 층은 제1 주 표면에서 상기 에지 층을 외부로 전기 절연한다. 계속해서 에지 층은 하나 이상의 측면 표면에서 제2 유전체 층에 의해 외부로 전기 절연될 수 있다. 제2 유전체 층에 대해 특히 제1 유전체 층에 대해 언급된 재료들이 고려된다.
하나 이상의 실시 형태에 따르면, 광전자 반도체 컴포넌트는 제1 및 제2 접촉 수단에 의해 서로 마주 놓인 두 개의 측면에서 외부로부터 전기 접속 가능하다. 이 경우, 제2 접촉 수단은 제2 전도 타입의 콘택 패드로서 이용된다.
바람직한 하나의 실시 형태에 따르면, 층 스택은 메사형(mesa-like)으로 형성되어 있고, 이때 제2 주 표면은 제1 주 표면보다 더 크다. 이 경우, 방사선 방출은 특히 더 큰 주 표면의 측면에서 발생한다.
제2 주 표면은 평탄하게 형성될 수 있다. 대안적으로 제2 반도체 영역은, 예를 들어 방사선 디커플링(radiation decoupling)을 증가시키기 위해, 제2 주 표면에 구조 요소들(structural elements)을 포함할 수 있거나, 또는 러프닝될(roughened) 수 있다. 계속해서 반도체 컴포넌트는, 특히 방사선 디커플링을 증가시키기 위해, 제2 주 표면상에 배치된 디커플링 구조(decoupling structure)를 포함할 수 있다.
제1 전도 타입의 콘택 패드로서 이용되는 제1 접촉 수단에 대해, 그리고 제2 전도 타입의 콘택 패드로서 이용되는 에지 층 또는 제3 접촉 수단에 대해 다양한 설계예들이 고려된다.
예를 들어 제1 접촉 수단은 제1 주 표면상에서 중심에 배치되어 모든 측면에서 에지 층 또는 제3 접촉 수단에 의해 둘러싸일 수 있다. 또한, 제1 접촉 수단이 에지 측면에 배치되어 둘레 측면에서 단지 부분적으로만 에지 층 또는 제3 접촉 수단에 의해 둘러싸이는 것도 가능하다. 계속해서, 제1 및 제3 접촉 수단이 제1 주 표면상에 나란히 배치되어 있는 것도 가능하다. 그 사이에는 전기 절연을 위해 적어도 제1 유전체 층이 위치한다. 또한, 전기 절연을 위해 그 사이에 제1 및 제2 유전체 층이 위치할 수 있다.
다음에서 기술되는 방법은 위에 언급된 유형의 하나의 광전자 반도체 컴포넌트 또는 복수의 광전자 반도체 컴포넌트를 제조하기 위해 적합하다. 따라서 반도체 컴포넌트와 관련하여 기술되는 특징들은 상기 방법을 위해서도 이용될 수 있고, 역으로 상기 방법과 관련하여 기술되는 특징들이 상기 반도체 컴포넌트를 위해서도 이용될 수 있다.
위에 언급된 유형의 하나 이상의 광전자 반도체 컴포넌트를 제조하기 위한 방법의 하나 이상의 실시 형태에 따르면, 이와 같은 방법은:
- 캐리어 및 상기 캐리어 상에 배치되어 있는 반도체 층 시퀀스(semiconductor layer sequence)를 포함하는 반도체 웨이퍼(semiconductor wafer)를 제공하는 단계,
- 상기 캐리어를 등지는 상기 반도체 층 시퀀스의 측면으로부터 출발하여 상기 반도체 웨이퍼 내에 하나 이상의 리세스(recess)를 생성함으로써 하나 이상의 층 스택을 제조하는 단계,
- 상기 층 스택이 제1 유전체 층에 의해 덮이도록, 상기 반도체 웨이퍼 상으로 제1 유전체 층을 제공하는 단계,
- 상기 제1 유전체 층 상으로, 에지 층을 형성하기 위해 제공되어 있는 전기 전도층을 제공하는 단계,
- 상기 층 스택의 제2 주 표면을 노출하는 단계(이때 상기 제1 유전체 층 및 제2 반도체 영역의 영역들은 동일한 단계에서 제거됨)를 포함한다.
바람직하게 방법 단계들은 제시된 순서로 실시된다. 이는 특히, 에지 층이 제2 주 표면의 노출 이전에 제1 유전체 층 상으로 제공된다는 사실을 의미한다. 계속해서 제2 주 표면의 노출 시 에지 층의 영역들이 제거된다. 특히, 에지 층이 층 스택을 등지는 제2 주 표면의 측면에서 상기 제2 주 표면 위로 돌출하지 않거나, 또는 이와 같은 제2 주 표면과 동일 평면에서 종료하도록, 제2 주 표면의 노출 시 에지 층의 영역들이 제거될 수 있다.
바람직하게 캐리어로는, 그 위에 반도체 층 시퀀스가 에피택셜 성장(epitaxially grown)하는 성장 기판이 고려된다. 이 경우, 특히 캐리어 상에 제2 반도체 영역이 성장하고, 상기 제2 반도체 영역 상에 제1 반도체 영역이 성장한다. 제2 주 표면의 노출 시 특히 제2 반도체 영역의 영역들이 제거된다.
본 발명에 따른 방법의 바람직한 하나의 설계예에서 제2 주 표면의 노출 단계에 의해 복수의 층 스택이 개별화된다. 이는 특히, 반도체 웨이퍼가 캐리어 측면으로부터 출발하여 하나 이상의 리세스까지 얇아짐으로써 발생한다.
바람직하게 제2 주 표면의 노출은 연마(polishing) 및/또는 에칭(etching) 및/또는 레이저 리프트 오프(laser lift off)-방법에 의해 실시된다.
본 발명에 따른 방법 또는 반도체 컴포넌트의 구조는 통상의 포토리소그래피(fotolithografisch) 공정 단계들을 이용하지 않고 제2 반도체 영역의 접촉을 제공한다.
광전자 반도체 컴포넌트는 특히 비디오 월(video wall), 프로젝터(projector) 및 고성능 부품들에 대해 적합하다.
또 다른 장점들, 바람직한 실시 형태들 및 개선예들은 다음에서 도면들과 관련하여 기술되는 실시예들로부터 주어진다.
도 1 내지 도 4 및 도 7 내지 도 11a는 제1 실시예에 따른 광전자 반도체 컴포넌트를 제조하기 위한 방법의 서로 다른 단계들의 개략적인 횡단면도들이고, 그리고 도 11b는 제1 실시예에 따른 광전자 반도체 컴포넌트의 개략적인 횡단면도이며,
도 5는 제2 실시예에 따른 광전자 반도체 컴포넌트를 제조하기 위한 방법의 하나의 단계의 개략적인 횡단면도이고,
도 6은 제3 실시예에 따른 광전자 반도체 컴포넌트를 제조하기 위한 방법의 하나의 단계의 개략적인 횡단면도이며,
도 12는 제4 실시예에 따른 광전자 반도체 컴포넌트를 제조하기 위한 방법의 하나의 단계의 개략적인 횡단면도 및 제4 실시예에 따른 광전자 반도체 컴포넌트의 개략적인 횡단면도이고,
도 13은 제5 실시예에 따른 광전자 반도체 컴포넌트를 제조하기 위한 방법의 하나의 단계의 개략적인 횡단면도 및 제5 실시예에 따른 광전자 반도체 컴포넌트의 개략적인 횡단면도이며,
도 14 내지 도 16은 서로 다른 실시예들에 따른 광전자 반도체 컴포넌트들의 후면을 바라보는 개략적인 평면도들이고,
도 17a는 제6 실시예에 따른 광전자 반도체 컴포넌트를 제조하기 위한 방법의 하나의 단계의 개략적인 횡단면도 및 제6 실시예에 따른 광전자 반도체 컴포넌트의 개략적인 횡단면도이며, 그리고 도 17b는 제6 실시예에 따른 광전자 반도체 컴포넌트의 후면을 바라보는 개략적인 평면도이고,
도 18a는 제7 실시예에 따른 광전자 반도체 컴포넌트를 제조하기 위한 방법의 하나의 단계의 개략적인 횡단면도 및 제7 실시예에 따른 광전자 반도체 컴포넌트의 개략적인 횡단면도이며, 그리고 도 18b는 제7 실시예에 따른 광전자 반도체 컴포넌트의 하부면을 바라보는 개략적인 평면도이다.
실시예들 및 도면들에서 동일한, 동일한 유형의, 또는 동일하게 작용하는 요소들에는 각각 동일한 도면 부호들이 제공될 수 있다. 도시된 요소들 및 상기 요소들의 상호 크기 비율들은 반드시 척도에 맞는 것으로 간주하지 않으며; 오히려 단일 요소들이 더 나은 도해 및/또는 더 나은 이해를 위해 과도하게 크게 도시될 수 있다.
도 1은 제1 실시예에 따른 광전자 반도체 컴포넌트를 제조하기 위한 방법의 시작 단계를 보여주는데, 이때 반도체 층 시퀀스(2) 및 그 위에 상기 반도체 층 시퀀스(2)가 제공되어 있는 캐리어(3)를 포함하는 반도체 웨이퍼(1)가 제공된다. 상기 반도체 층 시퀀스(2)는 제1 전도 타입의 제1 반도체 영역(4), 제2 전도 타입의 제2 반도체 영역(5) 및 상기 제1 반도체 영역(4)과 제2 반도체 영역(5) 사이에 배치된 활성 구역(6)을 포함한다. 상기 제1 반도체 영역(4)은 수직 방향(V)으로 상기 제2 반도체 영역(5) 뒤에 배치되어 있다. 예를 들어 상기 제1 반도체 영역(4)으로는 p-도핑된 영역이 고려되고, 상기 제2 반도체 영역(5)으로는 n-도핑된 영역이 고려된다. 계속해서 상기 캐리어(3)로는 바람직하게, 그 위에 상기 반도체 층 시퀀스(2)가 에피택셜 성장하는 성장 기판이 고려된다. 또한, 상기 반도체 웨이퍼(1)는 상기 제1 반도체 영역(4)의 전기 접촉을 위한 접촉층(7)을 포함하는데, 상기 접촉층은 상기 제1 반도체 영역(4) 상에 배치되어 있다. 상기 접촉층(7)은 TCO 및/또는 금속으로부터 형성될 수 있다.
상기 반도체 영역들(4, 5) 및 활성 구역(6), 그리고 그 내부에 포함된 반도체 층들에 대해, 이미 위에서 더 언급된 것처럼, 질화물-, 인화물- 또는 비화물-화합물 반도체들을 기초로 하는 금속들이 고려된다. “질화물-, 인화물- 또는 비화물-화합물 반도체들을 기초로 한다”는 것은 본 맥락에서, 상기 반도체 영역들(4, 5) 및 활성 구역(6) 또는 그 내부에 포함된 반도체 층들이 AlnGamIn1-n-mN, AlnGamIn1-n-mP 또는 AlnGamIn1-n-mAs을 포함하고, 이때 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 및 n+m ≤ 1이라는 사실을 의미한다.
도 2는, 층 스택들(9)의 생성을 위해 상기 반도체 웨이퍼(1)가 구조화되는 다음 방법 단계를 보여준다. 특히 층 스택(9)을 제조하기 위해, 상기 캐리어(3)를 등지는 상기 반도체 층 시퀀스(2)의 측면으로부터 출발하여 상기 반도체 웨이퍼(1) 내로 리세스(8)가 삽입된다. 상기 반도체 층 시퀀스(2)를 바라보는 평면도에서 상기 리세스(8)는 프레임형(frame-shaped)으로 형성될 수 있다. 또한, 상기 리세스(8)는 상기 캐리어(3)의 방향으로 가늘어지는 횡단면을 가질 수 있다. 그럼으로써 상기 층 스택(9)은 바람직하게 메사형 형상을 갖는다. 상기 리세스(8)는 바람직하게 적어도 상기 제2 반도체 영역(5)의 접촉층(5A) 내부까지 도달한다.
도 3은, 상기 캐리어(3)를 등지는 상기 반도체 층 시퀀스(2)의 측면에 상기 반도체 웨이퍼(1) 상으로 제1 유전체 층(10)이 제공되는 다음 방법 단계를 보여주는데, 이때 상기 층 스택(9)은 상기 제1 유전체 층(10)에 의해 덮인다. 바람직하게 상기 제1 유전체 층(10)은 상기 반도체 웨이퍼(1)의 표면상으로 전체 면적으로 제공되어, 상기 제1 유전체 층은 상기 캐리어(3)를 등지는 상기 반도체 층 시퀀스(2)의 측면에서 상기 반도체 웨이퍼(1)를 외부로 제한한다.
특히 상기 층 스택(9)을 측면 방향으로 제한하는 상기 층 스택(9)의 측면 표면들(9A)은 상기 제1 유전체 층(10)에 의해 완전히 덮인다. 이 경우, “측면 방향”은 수직 방향(V)에 대해 횡 방향으로, 특히 수직 방향으로 배치된 측면 방향들(L)을 지칭한다. 계속해서 상기 측면 표면들(9A)에 대해 횡 방향으로 배치된 상기 층 스택(9)의 제1 주 표면(9B)은 상기 제1 유전체 층(10)에 의해 완전히 덮인다.
더 나아가 상기 유전체 층(10)은 상기 리세스(9)의 바닥 표면(8A)상에 배치되어 있다.
도 4a는, 상기 제1 유전체 층(10) 상으로 전기 전도층(11A)이 제공되는 또 다른 하나의 방법 단계를 보여준다. 특히 상기 전기 전도층(11A)은 상기 유전체 층(10) 상으로 전체 면적으로 제공되고 후속하여 개방됨으로써, 상기 측면 표면들(9A) 상에, 그리고 부분적으로 상기 제1 주 표면(9B) 상에 배치된 에지 층(11)이 형성된다.
도 4b에 도시된 것처럼, 상기 유전체 층(10)도 개방됨으로써, 결과적으로 상기 제1 주 표면(9B)은 덮여 있지 않은 영역을 포함한다. 상기 덮여 있지 않은 영역 내에, 상기 제1 반도체 영역(4)의 전기 접촉을 위해 제공되어 있는 제1 접촉 수단(12)이 배치된다. 특히 상기 제1 접촉 수단(12)은 금속 또는 금속 화합물로부터 형성되어 있고 제1 전도 타입의 콘택 패드로서 이용된다.
도 5는, 상기 전기 전도층(11A)의 제공 이전에 상기 유전체 층(10)이 개방되는 제2 실시예에 따른 방법의 방법 단계를 보여준다. 상기 전기 전도층(11A)은 상기 반도체 웨이퍼(1) 상으로 전체 면적으로 제공되고 개방된 영역 내에서 상기 제1 주 표면(9B)상에 직접 배치되어 있다. 후속하여, 상기 전기 전도층으로부터 상기 층 스택(9)의 측면 표면들(9A) 상에 배치된 에지 층(11) 및 상기 제1 주 표면(9B)상에 배치된 제1 접촉 수단(12)이 생성되도록, 상기 전기 전도층(11A)이 구조화된다.
상기 전기 전도층(11A)은 단층 또는 다층으로 형성될 수 있고 TCO 및/또는 금속 및/또는 그래핀을 포함할 수 있다. 그에 상응하게 상기 에지 층(11) 및 상기 제1 접촉 수단(12)도 단층 또는 다층으로 형성될 수 있고 TCO 및/또는 금속 및/또는 그래핀을 포함할 수 있다.
도 6은, 상기 에지 층(11)의 제조 이후에 상기 리세스들(8) 내에 상기 반도체 웨이퍼(1)의 안정화를 위한 충전재(13)가 배치되는 제3 실시예에 따른 방법의 방법 단계를 보여준다. 상기 충전재(13)에 대해, 예를 들어 플라스틱 재료(plastic material)가 고려된다.
도 7은, 캐리어 측면에 마주 놓인, 상기 반도체 웨이퍼(1) 및 추가적으로 제공된 층들(10, 11, 12)을 포함하는 복합재의 측면에 중간 캐리어(14), 예컨대 플라스틱 캐리어가 배치되고, 상기 중간 캐리어는 연결층(15), 예컨대 UV-방사선 또는 열에 의해 해제 가능한 필름(film)에 의해 상기 복합재에 고정되는 또 다른 하나의 방법 단계를 보여준다. 상기 중간 캐리어(14)의 제공 이후에 상기 캐리어(3)는 제거될 수 있다.
도 8은, 상기 제1 주 표면(9B)에 마주 놓인 상기 층 스택(9)의 제2 주 표면(9C)이 노출되는 다음 방법 단계를 보여준다. 이 경우, 특히 상기 제2 반도체 영역(5)의 영역들이 상기 접촉층(5A)까지 제거된다. 이 경우, 상기 리세스(8) 내에 배치된 상기 제1 유전체 층(10) 및 상기 에지 층(11)의 영역들도 함께 제거됨으로써, 결과적으로 특히 상기 제1 유전체 층(10) 및 상기 에지 층(11)은 상기 제2 주 표면(9C)과 동일 평면에서 종료하거나, 또는 결과적으로 상기 에지 층(11)이 상기 층 스택(9)을 등지는 상기 제2 주 표면(9C)의 측면에서 상기 제2 주 표면(9C) 위로 돌출하지 않는다.
상기 반도체 웨이퍼(1)는 수직 방향(V)으로 적어도 상기 리세스(8)의 바닥 표면(8A)(이와 관련하여 도 3 참조)까지 얇아짐으로써, 결과적으로 상기 제2 반도체 영역(5)에 의해 연결된 상기 층 스택들(9)은 서로 분리되거나, 또는 개별화된다.
바람직하게 상기 제2 주 표면(9C)의 노출은 연마 및/또는 에칭 및/또는 레이저 리프트 오프-방법에 의해 실시된다.
도 9는, 상기 제2 주 표면(9C)상으로 상기 제2 반도체 영역(5)의 전기 접촉을 위해 제공되어 있는 제2 접촉 수단(17)이 제공되는 또 다른 하나의 방법 단계를 보여준다. 이 경우, 상기 제2 접촉 수단(17)은 측면 방향으로 상기 제2 주 표면(9C) 위로 돌출함으로써, 결과적으로 상기 제2 접촉 수단(17)은 상기 제1 유전체 층(10) 및 상기 에지 층(11)을 접촉한다.
상기 제2 접촉 수단(17)은 다음 재료들 중 하나 이상의 재료를 포함할 수 있거나, 또는 다음 재료들 중 하나 이상의 재료로 구성된다: TCO, 금속, 반도체, 그래핀. 바람직하게 상기 제2 접촉 수단(17)으로는 상기 제2 주 표면(9C)상으로 제공된 균일층 또는 구조화 층이 고려된다. 특히 상기 제2 주 표면은 상기 제2 접촉 수단(9C)에 의해 최소 20％까지, 바람직하게 최소 50％까지, 특히 바람직하게 최소 80％까지 덮인다.
도 10은, 상기 중간 캐리어(14)가, 예를 들어 UV-방사선 또는 열의 작용에 의해(화살표들에 의해 표시됨), 부분적으로 또는 완전히 해제됨으로써, 결과적으로 상기 광전자 반도체 컴포넌트들(16)의 적어도 일부가 상기 중간 캐리어(14)에 더는 부착되지 않거나, 또는 단지 약하게만 부착되는 또 다른 하나의 방법 단계를 보여준다.
도 11a는, 상기 광전자 반도체 컴포넌트들(16)이 운반 장치(18), 예를 들어 흡입 노즐(suction nozzle) 또는 스탬프(stamp)에 의해 운반되는 또 다른 하나의 방법 단계를 보여준다.
도 11b는 상기 제1 또는 제3 실시예에 따른 방법에 의해 제조될 수 있는 광전자 반도체 컴포넌트(16)를 보여준다. 따라서 상기 방법과 관련하여 기술되는 특징들은 상기 광전자 반도체 컴포넌트(16)를 위해서도 이용될 수 있고, 역으로 상기 광전자 반도체 컴포넌트(16)와 관련하여 기술되는 특징들이 상기 방법을 위해서도 이용될 수 있다.
상기 광전자 반도체 컴포넌트(16)는 제1 전도 타입의 제1 반도체 영역(4), 제2 전도 타입의 제2 반도체 영역(5) 및 상기 제1 반도체 영역과 제2 반도체 영역 사이에 배치된 활성 구역(6)을 포함하는 층 스택(9)을 포함하고, 상기 활성 구역은 특히 가시광선, 자외선 또는 적외선 스펙트럼 범위(spectral range) 내에서 전자기 방사선을 방출하기 위해 제공되어 있다. 계속해서 상기 층 스택(9)은 상기 층 스택(9)을 측면 방향으로 제한하는 복수의 측면 표면(9A), 제1 주 표면(9B) 및 상기 제1 주 표면(9B)에 마주 놓인 제2 주 표면(9C)을 포함하고, 이때 상기 제1 및 제2 주 표면(9B, 9C)은 상기 측면 표면(9A)에 대해 각각, 특히 수직 방향이 아닌 횡 방향으로 배치되어 있다.
또한, 상기 광전자 반도체 컴포넌트(16)는 상기 제1 반도체 영역(4)의 전기 접촉을 위해 제공되어 있는, 상기 제1 주 표면(9B)에 인접하여, 또는 그 위에 배치된 제1 접촉 수단(12) 및 상기 제2 반도체 영역(5)의 전기 접촉을 위해 제공되어 있고 방사선 투과성을 갖는, 상기 제2 주 표면(9C)에 인접하여, 또는 그 위에 배치된 제2 접촉 수단(17)을 포함한다.
계속해서 상기 광전자 반도체 컴포넌트(16)는, 상기 제2 접촉 수단(17)으로부터 상기 측면 표면들(9A)에 걸쳐서 상기 제1 주 표면(9B)까지 뻗는, 상기 층 스택(9) 상에 배치된 전기 전도성 에지 층(11)을 포함한다. 상기 에지 층(11)은 상기 제2 주 표면(9C)에 배치된 단부 영역(11B)을 포함하고, 상기 단부 영역은 상기 전기 전도성 에지 층(11)의 두께(d1)에 상응하는 측면 방향 길이(b1)를 갖는다. 이 경우, 상기 두께(d1)에 상응하는 측면 방향 길이(b1)는 동일한 값으로 이해될 뿐만 아니라, 2배까지, 특히 1.5배까지 더 큰 값으로도 이해된다. 예를 들어 동일한 값은 상기 에지 층(11)과 제2 주 표면(9C) 사이가 직각인 경우에 달성되는 반면, 더 큰 값들은 더 작은 각도들, 특히 30˚보다 더 크고 90˚보다 더 작은 각도들에서 취해진다.
예를 들어 상기 에지 층(11)은 상기 제2 주 표면(9C)에서 킹크 없이 또는 만곡 없이 형성될 수 있다. 다시 말해 상기 에지 층(11)은 상기 측면 표면들(9A)에 부합하도록 배치될 수 있다.
바람직하게 상기 에지 층(11)은 상기 층 스택(9)의 미러 코팅을 형성한다. 그럼으로써 상기 활성 구역(6)에 의해 발생한 방사선이 바람직하게 상기 제2 주 표면(9C) 쪽으로 편향될 수 있다. 이 경우, 상기 에지 층(11)은 바람직하게 금속을 포함하거나, 또는 금속으로 구성될 수 있으며, 이때 금속들로서 특히 Rh, Al, Cr, Ti, Pt, W, Au 및 Ni가 고려된다.
더 나아가 상기 광전자 반도체 컴포넌트(16)는 상기 에지 층(11)과 상기 층 스택(9) 사이에 배치된 제1 유전체 층(10)을 포함하고, 이때 상기 제2 주 표면(9C)은 상기 제1 유전체 층(10)에 의해 덮여 있지 않다.
바람직하게 상기 층 스택(9)의 모든 측면 표면들(9A)은 상기 유전체 층(10) 및 에지 층(11)에 의해 완전히 덮인다.
상기 제1 유전체 층(10)은 상기 제2 주 표면(9C)에 배치된 단부 영역(10A)을 포함하고, 상기 단부 영역은 상기 제1 유전체 층(10)의 두께(d2)에 상응하는 측면 방향 길이(b2)를 갖는다. 이 경우, 상기 두께(d2)에 상응하는 측면 방향 길이(b2)는 동일한 값으로 이해될 뿐만 아니라, 2배까지, 특히 1.5배까지 더 큰 값으로도 이해된다. 예를 들어 동일한 값은 상기 유전체 층과 제2 주 표면(9C) 사이가 직각인 경우에 달성되는 반면, 더 큰 값들은 더 작은 각도들, 특히 30˚보다 더 크고 90˚보다 더 작은 각도들에서 취해진다.
예를 들어 상기 제1 유전체 층(10)은 상기 제2 주 표면(9C)에서 킹크 없이 또는 만곡 없이 형성될 수 있다. 다시 말해 상기 제1 유전체 층(10)은 상기 하나 이상의 측면 표면(9C)에 부합하도록 배치될 수 있다.
상기 제2 접촉 수단(17)이 상기 반도체 컴포넌트(16)의 전면(16B) 상에 배치되어 있음에도 불구하고, 상기 에지 층(11)은 상기 반도체 컴포넌트의 후면(16A) 에서 상기 제2 반도체 영역(5) 또는 상기 반도체 컴포넌트(16)의 전기 접촉을 가능하게 한다. 상기 제1 접촉 수단(12)도 상기 후면(16A) 상에 배치되어 있음으로써, 결과적으로 상기 광전자 반도체 컴포넌트(16)는 상기 제1 주 표면(9B)의 측면에서, 또는 자체 후면(16A)에서 상기 제1 접촉 수단(12) 및 에지 층(11)에 의해 외부로부터 전기 접속 가능하다. 왜냐하면, 상기 제1 주 표면(9B)은 부분적으로 상기 에지 층(11)에 의해 덮이고, 이때 상기 에지 층(11)은 제2 전도 타입의 콘택 패드로서 이용되기 때문이다.
도 11b에 도시된 광전자 반도체 컴포넌트(16)로는 플립 칩이 고려된다. 이 경우, 상기 제1 및 제2 반도체 영역(4, 5)의 전기 접촉을 위한 수단들(11, 12)이 상기 층 스택(9) 외부에 배치되어 있음으로써, 결과적으로 접촉을 위해 면적이 “소비”되지 않고, 그에 따라 통상의 플립 칩들과 비교해서 면적 효율이 향상될 수 있다. 그뿐 아니라 상기 반도체 컴포넌트(16)는 외부 측면의 접촉에 의해 스케일 가능해진다.
도 12는 제4 실시예에 따른 하나의 방법 단계 또는 광전자 반도체 컴포넌트(16)를 보여준다. 도 11b에 도시된 실시예와 다르게, 제2 주 표면(9C)은 평탄하게 형성되지 않는다. 오히려 제2 반도체 영역(5)은, 특히 방사선 디커플링을 증가시키기 위해, 구조 요소들(19)을 포함한다. 구조 요소들(19)을 생성하기 위해, 접촉층(5A)과 캐리어(3) 사이에 배치된 상기 제2 반도체 영역(5)의 영역 내부까지 도달할 만큼(이와 관련하여 도 2 참조)의 깊이로 리세스(8)가 형성됨으로써, 결과적으로 구조화될 영역은 구조화를 위해 충분한 두께를 갖는다.
도 13은 제5 실시예에 따른 하나의 방법 단계 또는 광전자 반도체 컴포넌트(16)를 보여준다. 이 경우, 상기 광전자 반도체 컴포넌트(16)는, 특히 방사선 디커플링을 증가시키기 위해, 제2 주 표면(9C)상에 배치된 디커플링 구조(20)를 포함한다.
상기 디커플링 구조(20)는 예를 들어, 특히 굴절률 조정된 유전체 재료, 예를 들어 Nb2O5로 구성되고 0.5㎛ 내지 1.5㎛의 두께를 갖는 방사선 투과층이 상기 제2 주 표면(9C) 또는 제2 접촉 수단(17) 상으로 제공되어 구조화됨으로써, 결과적으로 상기 방사선 투과층이 복수의 구조 요소(19)를 포함함으로써 제조될 수 있다.
예를 들어 반도체 웨이퍼(1)의 안정화를 위해 리세스(8) 내에 충전재(13)가 배치될 수 있고, 상기 충전재는 상기 반도체 웨이퍼(1)가 얇아질 때 마찬가지로 제거된다.
도 14 내지 도 16에 의해 후면 상에 제1 접촉 수단(12) 및 에지 층(11)을 설계하기 위한 다양한 가능성들이 설명된다.
예를 들어 제1 접촉 수단(12)은 제1 주 표면상에서 중심에 배치되어 모든 측면에서 에지 층(11)에 의해 둘러싸일 수 있는데, 이때 유전체 층(10)은 전기 절연부로서 그 사이에 배치되어 있다(도 14 참조). 이 경우, 상기 제1 접촉 수단(12)은 예를 들어 원형으로 형성될 수 있다. 이 경우, 상기 유전체 층(10)은 고리형 형상을 가질 수 있다.
또한, 제1 접촉 수단(12)이 에지 측면에, 그리고 그에 따라 중심 밖에 배치되어 둘레 측면에서 단지 부분적으로만 에지 층(11)에 의해 둘러싸이는 것도 가능하다(도 15 참조). 이 경우, 상기 제1 접촉 수단(12)은 예를 들어 타원형으로 형성될 수 있다. 이 경우, 유전체 층(10)은 포물선형(parabolic) 형상을 가질 수 있다.
특히 복합재 내 제조 시 이웃한 두 개의 컴포넌트(16)의 제1 접촉 수단들(12)은 각각 이웃한 컴포넌트(16)를 향해 있는 측면 에지(16C)에 배치될 수 있다. 그에 따라 바람직하게 상기 제1 접촉 수단들(12)의 생성 시 이웃한 두 개의 컴포넌트(16)의 전기 전도층들은 하나의 단계에서 개방될 수 있다. 또한, 상기 접촉 수단들(12)의 에지 측면의 배치는 두 개의 반도체 컴포넌트(16)의 상호 직렬연결을 수월하게 한다.
도 16이 보여주는 것처럼, 전기 전도층 내 개구는 도 15에 도시된 실시예에서와 같이 컴포넌트(16)의 측면 에지(16C)에서 종료할 필요가 없고, 오히려 이웃한 컴포넌트(16)의 전기 전도층 내부까지 뻗을 수 있음으로써, 결과적으로 하나의 컴포넌트(16)의 에지 층(11)은 서로 마주 놓인 두 개의 측면 에지(16C)로부터 뒤로 물러나 있다.
도 11b, 도 12, 도 13에 도시된 광전자 반도체 컴포넌트들(16)로 플립 칩들이 고려되는 반면, 도 17과 관련하여, 제1 및 제2 접촉 수단(12, 17)에 의해 서로 마주 놓인 두 개의 측면에서 외부로부터 전기 접속될 수 있는 광전자 반도체 컴포넌트(16)가 기술된다. 이 경우, 상기 제2 접촉 수단(17)은 제2 전도 타입의 콘택 패드로서 이용된다.
상기 광전자 반도체 컴포넌트(16)는 에지 층(11) 상에 배치된 제2 유전체 층(22)을 포함하고, 상기 제2 유전체 층은 제1 주 표면(9B) 또는 후면(16A)에서 상기 에지 층(11)을 외부로 전기 절연함으로써, 결과적으로 상기 에지 층(11)은 상기 후면(16A)에서 노출되어 있지 않다. 계속해서 상기 에지 층(11)은 측면 표면들(9A)에서 상기 제2 유전체 층(22)에 의해 외부로 전기 절연되어 있다.
이와 같은 실시예(도 17b 참조)에서 상기 제1 접촉 수단(12)은 상기 제1 주 표면(9B)의 대부분을 덮고 바람직하게 상기 후면(16A)에서 미러 코팅을 형성한다.
도 18은, 광전자 반도체 컴포넌트(16)가 마찬가지로(도 17 참조) 에지 층(11) 상에 배치되어 있는 제2 유전체 층(22)을 포함하고, 상기 제2 유전체 층은 제1 주 표면(9B) 또는 후면(16A)에서 상기 에지 층(11)을 외부로 전기 절연하는 또 다른 하나의 실시예를 보여준다. 계속해서 상기 에지 층(11)은 측면 표면들(9A)에서 상기 제2 유전체 층(22)에 의해 외부로 전기 절연되어 있다. 이와 같은 실시예에서 상기 광전자 반도체 컴포넌트(16)로서 플립 칩이 고려된다.
도 17에 도시된 실시예와 다르게, 상기 제2 유전체 층(22)은, 그 내부에 후면(16A)에서 상기 에지 층(11)의 전기 접촉을 위한 제3 접촉 수단(21)이 배치되어 있는 개구를 포함한다. 상기 에지 층(11)과 상기 제3 접촉 수단(21)은 바람직하게 별도의 두 개의 단계에서 생성되고, 그에 따라 서로 다른 재료들로부터 형성될 수 있다.
상기 제1 접촉 수단(12) 및 상기 제3 접촉 수단(21)은 제1 주 표면(9B)상에서 나란히 배치되어 있다. 그에 따라 상기 광전자 반도체 컴포넌트(16)는 상기 제1 주 표면(9B) 또는 후면(16A)의 측면에서 상기 제1 접촉 수단(12) 및 상기 제3 접촉 수단(21)에 의해 외부로부터 전기 접속 가능하다.
본 발명은 실시예들을 참조하는 설명에 의해 제한되어 있지 않다. 오히려 본 발명은 각각의 새로운 특징 및 특징들의 각각의 조합을 포함하며, 이는 비록 이와 같은 특징 또는 이와 같은 조합 자체가 명시적으로 특허 청구항들 또는 실시예들에 제시되어 있지 않은 경우에도, 특히 특징들의 각각의 조합을 특허 청구항들 내에 포함한다는 사실을 의미한다.
본 특허 출원서는 독일 특허 출원서 102020124258.1의 우선권을 청구하며, 그에 따라 상기 출원서의 공개 내용은 인용의 방식으로 본 출원서에 포함된다.
1 반도체 웨이퍼
2 반도체 층 시퀀스
3 캐리어
4 제1 전도 타입의 제1 반도체 영역
5 제2 전도 타입의 제2 반도체 영역
5A 제2 반도체 영역의 접촉층
6 활성 구역
7 접촉층
8 리세스
8A 리세스의 바닥 표면
9 층 스택
9A 측면 표면
9B 제1 주 표면
9C 제2 주 표면
10 제1 유전체 층
10A 단부 영역
11 에지 층
11A 전기 전도층
11B 단부 영역
12 제1 접촉 수단
13 충전재
14 중간 캐리어
15 연결층
16 광전자 반도체 컴포넌트
16A 후면
16B 전면
16C 측면 에지
17 제2 접촉 수단
18 운반 장치
19 구조 요소
20 디커플링 구조
21 제3 접촉 수단
22 제2 유전체 층
L 측면 방향
V 수직 방향
b1, b2 측면 길이
d1, d2 두께

Claims (21)

  1. 광전자 반도체 컴포넌트(optoelectronic semiconductor component)로서,
    - 층 스택(layer stack)(9)을 포함하고, 상기 층 스택은
    - 제1 전도 타입(conductivity type)의 제1 반도체 영역(4),
    - 제2 전도 타입의 제2 반도체 영역(5),
    - 상기 제1 반도체 영역(4)과 제2 반도체 영역(5) 사이에 배치된 활성 구역(6),
    - 상기 층 스택(9)을 측면 방향으로 제한하는 하나 이상의 측면 표면(9A),
    - 제1 주 표면(9B) 및 상기 제1 주 표면(9B)에 마주 놓인 제2 주 표면(9C)(이때 상기 제1 및 제2 주 표면(9B, 9C)은 상기 측면 표면(9A)에 대해 각각 횡 방향으로 배치되어 있음)을 포함하며,
    - 상기 제1 반도체 영역(4)의 전기 접촉을 위해 제공되어 있는, 상기 제1 주 표면(9B)에 배치된 제1 접촉 수단(12),
    - 상기 제2 반도체 영역(5)의 전기 접촉을 위해 제공되어 있고 방사선 투과성을 갖는, 상기 제2 주 표면(9C)에 배치된 제2 접촉 수단(17),
    - 상기 제2 접촉 수단(17)으로부터 상기 측면 표면(9A)에 걸쳐서 상기 제1 주 표면(9B)까지 뻗고 상기 제2 주 표면(9C)에 배치된 단부 영역(11B)을 포함하는, 상기 층 스택(9) 상에 배치된 전기 전도성 에지 층(edge layer)(11)(이때 상기 단부 영역(11B)은 상기 전기 전도성 에지 층(11)의 두께(d1)에 상응하는 측면 방향 길이(b1)를 가짐) 및
    - 상기 에지 층(11)과 상기 층 스택(9) 사이에 배치된 제1 유전체 층(10)(이때 상기 제2 주 표면(9C)은 상기 제1 유전체 층(10)에 의해 덮여 있지 않음)을 포함하는, 광전자 반도체 컴포넌트(16).
  2. 광전자 반도체 컴포넌트로서,
    - 층 스택(9)을 포함하고, 상기 층 스택은
    - 제1 전도 타입의 제1 반도체 영역(4),
    - 제2 전도 타입의 제2 반도체 영역(5),
    - 상기 제1 반도체 영역(4)과 제2 반도체 영역(5) 사이에 배치된 활성 구역(6),
    - 상기 층 스택(9)을 측면 방향으로 제한하는 하나 이상의 측면 표면(9A),
    - 제1 주 표면(9B) 및 상기 제1 주 표면(9B)에 마주 놓인 제2 주 표면(9C)(이때 상기 제1 및 제2 주 표면(9B, 9C)은 상기 측면 표면(9A)에 대해 각각 횡 방향으로 배치되어 있음)을 포함하며,
    - 상기 제1 반도체 영역(4)의 전기 접촉을 위해 제공되어 있는, 상기 제1 주 표면(9B)에 배치된 제1 접촉 수단(12),
    - 상기 제2 반도체 영역(5)의 전기 접촉을 위해 제공되어 있고 방사선 투과성을 갖는, 상기 제2 주 표면(9C)에 배치된 제2 접촉 수단(17),
    - 상기 제2 접촉 수단(17)으로부터 상기 측면 표면(9A)에 걸쳐서 상기 제1 주 표면(9B)까지 뻗는, 상기 층 스택(9) 상에 배치된 전기 전도성 에지 층(11), 및
    - 상기 에지 층(11)과 상기 층 스택(9) 사이에 배치된 제1 유전체 층(10)(이때 상기 제2 주 표면(9C)은 상기 제1 유전체 층(10)에 의해 덮여 있지 않고, 상기 제1 유전체 층(10)은 상기 제2 주 표면(9C)과 동일 평면에서 종료함)을 포함하는, 광전자 반도체 컴포넌트(16).
  3. 제1항 또는 제2항에 있어서,
    상기 에지 층(11)은 상기 하나 이상의 측면 표면(9A)에 부합하도록 배치되는, 광전자 반도체 컴포넌트(16).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 주 표면(9C)은 상기 에지 층(11)에 의해 덮이지 않은, 광전자 반도체 컴포넌트(16).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 에지 층(11)은 상기 층 스택(9)을 등지는 상기 제2 주 표면(9C)의 측면에서 상기 제2 주 표면(9C) 위로 돌출하지 않는, 광전자 반도체 컴포넌트(16).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 반도체 영역(5)은 상기 제2 주 표면(9C)에 배치된, 반도체 재료로부터 형성된 접촉층(5A)을 포함하고, 상기 접촉층 상에 상기 제2 접촉 수단(17)이 적어도 부분적으로 직접 배치되는, 광전자 반도체 컴포넌트(16).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2 접촉 수단(17)은 다음 재료들: TCO, 금속, 반도체, 그래핀(graphene) 중 하나 이상의 재료를 포함하거나, 또는 이들 재료 중 하나 이상의 재료로 구성되는, 광전자 반도체 컴포넌트(16).
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 접촉 수단(17)으로는 상기 제2 주 표면(9C)상으로 제공된 층이 고려되는, 광전자 반도체 컴포넌트(16).
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 하나 또는 복수의 측면 표면(9A)은 적어도 대부분 상기 에지 층(11)에 의해 덮이는, 광전자 반도체 컴포넌트(16).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 에지 층(11)은 상기 층 스택(9)의 미러 코팅(mirror coating)을 형성하는, 광전자 반도체 컴포넌트(16).
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 에지 층(11)은 다음 재료들: TCO, 금속, 그래핀 중 하나 이상의 재료를 포함하거나, 또는 이들 재료 중 하나 이상의 재료로 구성되는, 광전자 반도체 컴포넌트(16).
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 광전자 반도체 컴포넌트는 상기 에지 층(11) 상에 배치된 제2 유전체 층(22)을 포함하고, 상기 제2 유전체 층은 상기 제1 주 표면(9B)에서 상기 에지 층(11)을 외부로 전기 절연하는, 광전자 반도체 컴포넌트(16).
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 광전자 반도체 컴포넌트는 상기 제1 및 제2 접촉 수단(12, 17)에 의해 서로 마주 놓인 두 개의 측면에서 외부로부터 전기 접속 가능한, 광전자 반도체 컴포넌트(16).
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 광전자 반도체 컴포넌트(16)는 상기 제1 주 표면(9B)의 측면에서 상기 제1 접촉 수단(12) 및 상기 에지 층(11)에 의해 외부로부터 전기 접속 가능하거나, 또는 상기 제1 접촉 수단(12) 및 제3 접촉 수단(21)에 의해 외부로부터 전기 접속 가능한, 광전자 반도체 컴포넌트(16).
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 층 스택(9)은 메사형(mesa-like)으로 형성되어 있고, 상기 제2 주 표면(9C)은 상기 제1 주 표면(9B)보다 더 큰, 광전자 반도체 컴포넌트(16).
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 제2 반도체 영역(5)은 상기 제2 주 표면(9C)에 구조 요소들(structural elements)(19)을 포함하는, 광전자 반도체 컴포넌트(16).
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 광전자 반도체 컴포넌트는 상기 제2 주 표면(9C)상에 배치된 디커플링 구조(decoupling structure)(20)를 포함하는, 광전자 반도체 컴포넌트(16).
  18. 제1항 내지 제17항 중 어느 한 항에 따른 하나 이상의 광전자 반도체 컴포넌트(16)를 제조하기 위한 방법으로서,
    - 캐리어(carrier)(3) 및 상기 캐리어(3) 상에 배치되어 있는 반도체 층 시퀀스(semiconductor layer sequence)(2)를 포함하는 반도체 웨이퍼(semiconductor wafer)(1)를 제공하는 단계,
    - 상기 캐리어(3)를 등지는 상기 반도체 층 시퀀스(2)의 측면으로부터 출발하여 상기 반도체 웨이퍼(1) 내에 하나 이상의 리세스(recess)(8)를 생성함으로써 하나 이상의 층 스택(9)을 제조하는 단계,
    - 상기 층 스택(9)이 제1 유전체 층(10)에 의해 덮이도록, 상기 반도체 웨이퍼(1) 상으로 제1 유전체 층(10)을 제공하는 단계,
    - 상기 제1 유전체 층(10) 상으로, 에지 층(11)을 형성하기 위해 제공되어 있는 전기 전도층(11A)을 제공하는 단계,
    - 상기 층 스택(9)의 제2 주 표면(9C)을 노출하는 단계(이때 상기 제1 유전체 층(10) 및 제2 반도체 영역(5)의 영역들은 동일한 단계에서 제거됨)를 포함하는, 하나 이상의 광전자 반도체 컴포넌트를 제조하기 위한 방법.
  19. 제18항에 있어서,
    상기 제2 주 표면(9C)의 노출 단계에 의해 복수의 층 스택(9)이 개별화되는, 하나 이상의 광전자 반도체 컴포넌트를 제조하기 위한 방법.
  20. 제18항 또는 제19항에 있어서,
    상기 제2 주 표면(9C)의 노출 시 상기 에지 층(11)의 영역들이 제거되는, 하나 이상의 광전자 반도체 컴포넌트를 제조하기 위한 방법.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서,
    상기 제2 주 표면(9C)의 노출은 연마(polishing) 및/또는 에칭(etching) 및/또는 레이저 리프트 오프(laser lift off)-방법에 의해 실시되는, 하나 이상의 광전자 반도체 컴포넌트를 제조하기 위한 방법.
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