KR20230058492A - 반도체 장치 - Google Patents

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KR20230058492A
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KR
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oxide
metal layer
ceramic plate
ceramic
semiconductor device
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KR1020237010993A
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세이이치 타카하시
마사요시 시모다
마코토 이소자키
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후지 덴키 가부시키가이샤
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Abstract

세라믹 적층 기판의 열화를 방지할 수 있다. 세라믹 판(20)은, 판 형상이며 표면과 표면의 반대측인 이면을 구비하고, 복수의 세라믹 입자를 구비한다. 금속층(30)은, 고전위의 전압이 인가되고, 세라믹 판(20)의 표면에 접합되고, 반도체 칩에 전기적으로 접속되며, 구리를 포함한다. 금속층(40)은, 저전위의 전압이 인가되고, 세라믹 판(20)의 이면에 접합되고, 구리를 포함한다. 중간층(50b)은, 세라믹 판(20)의 이면 및 금속층(40) 사이에 형성되며, 마그네슘을 구비하는 산화물인 마그네슘을 구비하는 산화물(51b)을 포함한다. 세라믹 적층 기판(10)은, 세라믹 판(20)과 금속층(40) 사이에 포함되는 마그네슘을 구비하는 산화물(51b)에 의해, 고온하에서 고전압이 인가되더라도, 세라믹 판(20)에 대해 금속층(40)의 접합성 저하가 억제된다.

Description

반도체 장치
[0001] 본 발명은, 반도체 장치에 관한 것이다.
[0002] 반도체 장치는, 파워 디바이스를 포함하며, 전력 변환 장치로서 이용된다. 파워 디바이스는, 예컨대, IGBT(Insulated Gate Bipolar Transistor), 전력 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다. 반도체 장치는, 파워 디바이스를 포함하는 반도체 칩과 세라믹 적층 기판을 포함한다. 세라믹 적층 기판은, 세라믹 판과 세라믹 판의 표면에 형성되어, 회로 패턴을 구성하는 복수의 금속층과 세라믹 판의 이면에 형성된 금속층을 포함하고 있다. 회로 패턴에는, 반도체 칩, 리드 프레임 등이 접합되어 있다.
[0003] 1. 일본 특허공개공보 제2017-147327호
[0004] 이러한 반도체 장치에서는, 반도체 칩이 구동되면 반도체 칩이 발열되어, 반도체 칩의 바로 아래(直下)는 가열된다. 나아가, 반도체 장치에서는 리드 프레임에 큰 전압이 인가(印加)되기 때문에, 리드 프레임 바로 아래의 세라믹 판의 표면과 이면 사이의 금속층에 큰 전압이 인가된다. 이 상황이 계속되면, 세라믹 판과 금속층 간의 접합성이 저하되어 버릴 우려가 있다. 이와 같이 하여 세라믹 적층 기판이 열화(劣化)되면, 반도체 장치의 고장의 원인이 될 수 있고, 반도체 장치의 신뢰성이 저하될 가능성이 있다.
[0005] 본 발명은, 이러한 점을 감안하여 이루어진 것이며, 세라믹 적층 기판의 열화가 방지된 반도체 장치를 제공하는 것을 목적으로 한다.
[0006] 본 발명의 하나의 관점에 의하면, 반도체 칩과, 접합 부재와, 판 형상이며 표면과 상기 표면의 반대측인 이면을 구비하고, 상기 반도체 칩이 상기 표면에 상기 접합 부재를 통해 접합되는 적층 기판을 구비하며, 상기 적층 기판은, 판 형상이며 제1 주면과 상기 제1 주면의 반대측인 제2 주면을 구비하고, 복수의 세라믹 입자를 구비하는 세라믹 판과, 상기 제1 주면에 접합되고, 구리를 포함하는 고전위 금속층과, 상기 제2 주면에 접합되고, 구리를 포함하고, 상기 제1 주면보다 전위가 낮은 저전위 금속층과, 상기 제2 주면 및 상기 저전위 금속층의 사이에 형성되고, 마그네슘, 망간 중 적어도 어느 하나를 구비하는 제1 산화물을 포함하는 중간층을 갖는 반도체 장치가 제공된다.
[0007] 개시(開示)된 기술에 의하면, 세라믹 적층 기판의 열화를 방지하여, 반도체 장치의 신뢰성 저하를 억제할 수 있다.
[0008] 본 발명의 상기 및 다른 목적, 특징 및 이점은 본 발명의 예로서 바람직한 실시형태를 나타내는 첨부의 도면과 관련된 이하의 설명에 의해 명확해질 것이다.
[0009] 도 1은, 제1 실시형태의 반도체 장치의 평면도이다.
도 2는, 제1 실시형태의 반도체 장치의 측면도이다.
도 3은, 제1 실시형태의 반도체 장치에 의해 실현되는 기능을 나타내는 등가 회로이다.
도 4는, 제1 실시형태의 반도체 장치에 포함되는 세라믹 적층 기판의 제조 방법을 나타내는 플로차트이다.
도 5는, 비교예 1의 세라믹 적층 기판의 단면 모식도이다.
도 6은, 비교예 1의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다.
도 7은, 제1 실시형태(실시예 1-1)의 세라믹 적층 기판의 단면 모식도이다.
도 8은, 제1 실시형태(실시예 1-1)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다.
도 9는, 제1 실시형태(실시예 1-2)의 세라믹 적층 기판의 단면 모식도이다.
도 10은, 제1 실시형태(실시예 1-2)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다.
도 11은, 제1 실시형태(실시예 1-3)의 세라믹 적층 기판의 단면 모식도이다.
도 12는, 제1 실시형태(실시예 1-3)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다.
도 13은, 제1 실시형태의 세라믹 적층 기판의 시험 결과를 정리한 표이다.
도 14는, 비교예 2의 세라믹 적층 기판의 단면 모식도이다.
도 15는, 비교예 2의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다.
도 16은, 제2 실시형태(실시예 2-1)의 세라믹 적층 기판의 단면 모식도이다.
도 17은, 제2 실시형태(실시예 2-1)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다.
도 18은, 제2 실시형태(실시예 2-2)의 세라믹 적층 기판의 단면 모식도이다.
도 19는, 제2 실시형태(실시예 2-2)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다.
도 20은, 제2 실시형태(실시예 2-3)의 세라믹 적층 기판의 단면 모식도이다.
도 21은, 제2 실시형태(실시예 2-3)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다.
도 22는, 제3 실시형태의 세라믹 적층 기판(이면 금속층이 저전위)의 중간층을 필요로 하는 영역을 설명하기 위한 도면이다.
도 23은, 제3 실시형태의 세라믹 적층 기판(이면 금속층이 고전위)의 중간층을 필요로 하는 영역을 설명하기 위한 도면이다.
도 24는, 제3 실시형태의 세라믹 적층 기판(이면 금속층이 부유(浮遊) 전위)의 중간층을 필요로 하는 영역을 설명하기 위한 도면이다.
도 25는, 제3 실시형태의 세라믹 적층 기판의 중간층을 필요로 하는 영역을 설명하기 위한 도면이다.
[0010] 이하에서는, 도면을 참조하여, 실시형태에 대해 설명한다. 이하의 설명에 있어서, 「표면」 및 「상면」이란, 도면의 반도체 장치(1)에 있어서, 상측(+Z 방향)을 향한 X-Y면을 나타낸다. 마찬가지로 「상」이란, 도면의 반도체 장치(1)에 있어서, 상측(+Z 방향)의 방향을 나타낸다. 「이면」 및 「하면」이란, 도면의 반도체 장치(1)에 있어서, 하측(-Z 방향)을 향한 X-Y면을 나타낸다. 마찬가지로 「하」란, 도면의 반도체 장치(1)에 있어서, 하측(-Z 방향)의 방향을 나타낸다. 필요에 따라서 다른 도면이라 하더라도 동일한 방향성을 의미한다. 「표면」, 「상면」, 「상」, 「이면」, 「하면」, 「하」, 「측면」은, 상대적인 위치 관계를 특정하는 편의적인 표현에 지나지 않으며, 본 발명의 기술적 사상을 한정하는 것은 아니다. 예컨대, 「상」 및 「하」는, 반드시 지면(地面)에 대한 연직 방향을 의미하는 것은 아니다. 즉, 「상」 및 「하」의 방향은, 중력 방향으로 한정되지 않는다. 또한, 이하의 설명에 있어서 「주성분」이란, 80vol％ 이상 포함하는 경우를 나타낸다.
[0011] 또한, 이하의 설명에 있어서 함유량을 「산화물 환산」으로서 나타내는 경우가 있다. 「산화물 환산」이란, 조성(組成) 분석으로 확인된 각 금속 원소를 각각의 산화물로서 환산하여 산출한 것이다. 예컨대, 조성 분석으로 확인된 알루미늄, 실리콘, 나트륨, 마그네슘, 망간, 지르코늄, 이트륨 등의 모든 원소를, 산화알루미늄(Al2O3), 산화실리콘(SiO2), 산화나트륨(Na2O), 산화마그네슘(MgO), 산화망간(MnO), 산화지르코늄(ZrO2), 산화이트륨(Y2O3) 등의 산화물로 환산하여, 산화물 환산된 중량의 총합에 대한, 각각의 산화물로서의 중량의 비율을 나타낸 것이다. 참고로, 조성 분석의 방법은, 예컨대, XRF(형광 X선 분석)법, ICP(고주파 유도 결합 플라즈마) 발광 분석법, EPMA(전자선 마이크로 애널라이저)법, EDX(에너지 분산형 X선 분광법)법을 들 수 있다.
[0012] 또한, 이하의 설명에 있어서, 원소 혹은 화합물을 「포함하지 않는다」, 「확인되지 않는다」 혹은 「형성되어 있지 않다」란, 상기의 조성 분석에 있어서의 측정 한계 이하인 것을 가리킨다. 예컨대, 망간 및 마그네슘이라면, 산화물 환산으로 0.01wt％ 미만인 경우를 가리킨다. 예컨대, 나트륨이라면, 산화물 환산으로 0.001wt％ 미만을 가리킨다.
[0013] [제1 실시형태]
(반도체 장치의 구성)
제1 실시형태의 반도체 장치에 대해, 도 1∼도 3을 이용하여 설명한다. 도 1은, 제1 실시형태의 반도체 장치의 평면도이며, 도 2는, 제1 실시형태의 반도체 장치의 측면도이다. 도 3은, 제1 실시형태의 반도체 장치에 의해 실현되는 기능을 나타내는 등가 회로이다. 참고로, 도 1에서는, 시일(seal, 封止) 부재에 대한 도시는 생략되어 있다. 도 2는, 도 1의 반도체 장치(1)를 +X 방향으로 바라본 측면도이다.
[0014] 반도체 장치(1)는, 적어도, 세라믹 적층 기판(10)과 반도체 칩(60a, 60b, 65a, 65b)과 외부 접속 단자(71∼75)를 포함하고 있다. 나아가, 케이스(90)와 시일 부재(91)(도 2 참조)를 포함하고 있어도 된다. 반도체 장치(1)는, 외부 접속 단자(71∼75)가 표면으로부터 상방(+Z 방향)으로 연신(延伸)되어 있다.
[0015] 세라믹 적층 기판(10)은, 세라믹 판(20)과, 세라믹 판(20)의 표면에 형성된 금속층(30a∼30f)과, 세라믹 판(20)의 이면에 형성된 금속층(40)을 갖고 있다. 참고로, 이하에서는, 금속층(30a∼30f)을 총칭하여, 금속층(30)이라 하는 경우가 있다.
[0016] 세라믹 판(20)은, 절연성이며, 열전도성이 양호한 세라믹을 주성분으로 하여 구성되어 있다. 이러한 세라믹은, 예컨대, 산화알루미늄(Al2O3), 또는, 산화지르코늄(ZrO2)을 주성분으로 하는 재료에 의해 구성되어도 된다. 여기서는, 세라믹은, 산화알루미늄(Al2O3)을 주성분으로 한다. 또한, 제2 실시형태에서는, 추가로, 산화지르코늄(ZrO2)을 포함하고 있다. 해당 세라믹은, 세라믹 입자를 주로 포함하고 있다. 세라믹 입자는, 산화알루미늄(Al2O3)을 주성분으로 하는 재료에 의해 구성되어도 된다. 또한, 세라믹 판(20)은, 세라믹 입자의 입계(粒界) 및 삼중점(三重點)에 형성되는 입계 재료도 포함해도 된다. 이러한 입계 재료는, 예컨대, 실리콘을 구비하는 산화물(제2 산화물)을 포함해도 된다. 또한, 세라믹 판(20)은, 평면 시점으로 볼 때(平面視) 직사각형이다. 나아가, 모서리부(角部)가 R 모따기(R면 가공)나, C 모따기(C면 가공)되어 있어도 된다. 세라믹 판(20)의 두께는, 0.1mm 이상, 1.0mm 이하이며, 예컨대, 0.3mm 정도이다. 세라믹 판(20)의 상세한 내용에 대해서는 후술한다.
[0017] 세라믹 판(20)의 표면에 형성된 금속층(30)은, 도전성이 우수한 금속을 주성분으로 하여 구성되어 있다. 이러한 금속은, 예컨대, 구리, 알루미늄, 또는, 적어도 이들 중 1종을 포함하는 합금을 들 수 있다. 여기서 이용되는 금속층(30)은, 구리를 주성분으로 하여 구성되어 있다. 금속층(30)의 표면에 대해, 내식성(耐蝕性)을 향상시키기 위해, 도금 처리를 실시해도 된다. 이때, 이용되는 도금재(材)는, 예컨대, 니켈, 니켈-인 합금, 니켈-붕소 합금을 들 수 있다. 금속층(30)은, 세라믹 판(20)의 표면에 복수 형성되어 있다. 예컨대, 제1 실시형태에서는, 복수의 금속층(30a∼30f)이 세라믹 판(20)의 표면에 형성되어 있다. 이하에서는, 금속층(30a∼30f)을 구별하지 않는 경우에는, 금속층(30)으로 나타내는 경우가 있다. 금속층(30)은, 반도체 칩(60a, 60b, 65a, 65b)과 전기적으로 접속되어 있다. 금속층(30)은, 반도체 칩(60a, 60b, 65a, 65b) 및 외부 접속 단자(71∼75)가 땜납 등의 접합 부재(35)를 통해 접합되어 있어도 된다. 각각의 금속층(30)은, 다각형이어도 된다. 나아가, 모서리부가 R 모따기나, C 모따기되어 있어도 된다. 복수의 금속층(30)은, 세라믹 판(20)의 내측에 형성되어 있다. 금속층(30)의 두께는, 각각, 0.1mm 이상, 0.5mm 이하이며, 0.3mm 정도여도 된다.
[0018] 세라믹 판(20)의 이면에 형성된 금속층(40)은, 열전도성이 우수한 금속을 주성분으로 하여 구성되어 있다. 이러한 금속은, 예컨대, 구리, 알루미늄, 또는, 적어도 이들 중 1종을 포함하는 합금이어도 된다. 여기서 이용되는 금속층(40)은, 구리를 주성분으로 하여 구성되어 있다. 금속층(40)의 표면에 대해, 내식성을 향상시키기 위해, 도금 처리를 실시해도 된다. 이때, 이용되는 도금재는, 예컨대, 니켈, 니켈-인 합금, 니켈-붕소 합금을 들 수 있다. 금속층(40)은, 세라믹 판(20)의 이면에, 금속층(30)에 대응하여 형성되어 있다. 즉, 금속층(40)은, 평면 시점으로 볼 때, 세라믹 판(20)의 표면에 형성된 금속층(30a∼30f)을 포함한다. 금속층(40)은, 방열(放熱) 부재(92)에, 땜납, 납재, 방열 페이스트 등을 통해 접속되어 있어도 된다. 세라믹 적층 기판(10)은, 반도체 칩(60a, 60b, 65a, 65b)에서 발생한 열을 금속층(30), 세라믹 판(20), 금속층(40)을 통해, 외측의 방열 부재(92)로 전열(傳熱)시킬 수 있다. 따라서, 반도체 장치(1)의 운전 시에는, 세라믹 판(20)이 가열되고 있다. 또한, 금속층(40)은, 평면 시점으로 볼 때 직사각형이다. 나아가, 모서리부가 R 모따기나, C 모따기되어 있어도 된다. 금속층(40)은, 세라믹 판(20)의 내측에 형성되어 있다. 그리고, 금속층(30)에 대향(對向)되는 영역을 덮도록 형성되어 있다. 금속층(40)의 두께는, 0.1mm 이상, 0.5mm 이하이며, 0.3mm 정도여도 된다.
[0019] 또한, 세라믹 판(20) 및 금속층(30, 40)의 사이에는 중간층(50a, 50b)이 형성되어 있다. 중간층(50a, 50b)은, 마그네슘, 망간 중 적어도 어느 하나를 포함한 산화물(제1 산화물)을 포함하고 있다. 해당 산화물은, 예컨대, 산화마그네슘(MgO), 산화망간(MnO), (Mg, Mn)O, (Mg, Mn)Mn2O4여도 된다. 이들 산화물은, 중간층(50a, 50b)에 있어서, 세라믹 판(20)의 표면측 및 이면측에 많이 포함되어 있다.
[0020] 또한, 중간층(50a, 50b)에 포함되는 산화물은, 이것들에 더하여, 알루미늄을 포함해도 된다. 이러한 산화물은, 알루미늄을 구비하는 스피넬 결정계(結晶系)를 포함해도 된다. 스피넬 결정계는, 예컨대, MgAl2O4, MnAl2O4, (Mg, Mn)Al2O4, (Mg, Mn)(Al, Mn)2O4를 들 수 있다. 또한, 세라믹 적층 기판(10)은, 중간층(50a) 또는 중간층(50b) 중 적어도 어느 한쪽(一方)을 포함하고 있으면 된다.
[0021] 이러한 구성을 갖는 세라믹 적층 기판(10)으로서, 예컨대, DCB(Direct Copper Bonding) 기판, AMB(Active Metal Brazed) 기판을 이용해도 된다. 참고로, 세라믹 적층 기판(10)의 제조 방법 및 상세한 내용에 대해서는, 후술한다.
[0022] 반도체 칩(60a, 60b, 65a, 65b)은, 실리콘 또는 탄화실리콘을 주성분으로 하여 구성되어 있다. 반도체 칩(60a, 60b)은, 스위칭 소자이다. 스위칭 소자는, 예컨대, IGBT, 전력 MOSFET이다. 이러한 반도체 칩(60a, 60b)은, 이면에 입력 전극(주전극)으로서 드레인 전극 또는 콜렉터 전극을 구비하고 있다. 또한, 반도체 칩(60a, 60b)은, 표면에, 제어 전극(61a, 61b)으로서 게이트 전극 및 출력 전극(62a, 62b)(주전극)으로서 소스 전극 또는 이미터 전극을 각각 구비하고 있다. 상기의 반도체 칩(60a, 60b)은, 그 이면측이 금속층(30b, 30c) 상에 땜납(도시 생략)에 의해 접합되어 있다.
[0023] 반도체 칩(65a, 65b)은, 다이오드 소자이다. 다이오드 소자는, 예컨대, SBD(Schottky Barrier Diode), PiN(P-intrinsic-N) 다이오드 등의 FWD(Free Wheeling Diode)이다. 이러한 반도체 칩(65a, 65b)은, 이면에 출력 전극(주전극)으로서 캐소드 전극을, 표면에 입력 전극(66a, 66b)(주전극)으로서 애노드 전극을 각각 구비하고 있다. 상기의 반도체 칩(65a, 65b)은, 그 이면측이 금속층(30b, 30c) 상에, 앞서 기술한 땜납(도시 생략)에 의해 접합되어 있다. 또한, 반도체 칩(60a, 60b, 65a, 65b)은, 스위칭 소자 및 다이오드 소자를 하나의 반도체 칩으로 한 RC(Reverse Conductive)-IGBT 소자, RB(Reverse Blocking))-IGBT 소자여도 된다.
[0024] 반도체 칩(60a, 60b, 65a, 65b)과 금속층(30b, 30c)을 접합하는 접합 부재(35)는, 땜납이어도 된다. 땜납은, 무연땜납(Pb-free solder)이 이용된다. 무연땜납은, 예컨대, 주석, 은, 구리, 아연, 안티몬, 인듐, 비스무트 중 적어도 2가지를 포함하는 합금을 주성분으로 한다. 나아가, 땜납에는, 첨가물이 포함되어도 된다. 접합 부재(35)는, 땜납 대신에, 금속 소결체를 이용해도 된다. 금속 소결체의 재료는, 은 또는 은 합금을 주성분으로 한다. 또한, 이러한 땜납 및 금속 소결체는, 반도체 칩(60a, 60b)과 금속층(30b, 30c) 간의 접합에 한정되지 않고, 후술하는 외부 접속 단자(71∼75)의 금속층(30a, 30e, 30c, 30f, 30d)에 대한 접합에 이용해도 된다.
[0025] 외부 접속 단자(71∼75)는, 각각 판 형상, 각기둥 형상, 원통 형상 중 어느 하나의 형상을 이루고 있다. 본 실시형태에서는, 각기둥 형상인 경우를 예시하고 있다. 외부 접속 단자(71∼75)는, 각각의 일단부(一端部)가 세라믹 적층 기판(10)의 금속층(30a, 30e, 30c, 30f, 30d)에 전기적 및 기계적으로 접합되어 있다. 또한, 각각의 타단부(他端部)가 시일 부재(91)로부터 연장되어 나와 있다. 타단부는, 도시되지 않은 외부 기기에 접속되어 있어도 된다.
[0026] 외부 접속 단자(71∼75)는, 도전성이 우수한 금속을 주성분으로 하여 구성되어 있다. 이러한 금속은, 예컨대, 알루미늄, 구리, 철, 니켈, 또는, 적어도 이들 중 1종을 포함하는 합금을 들 수 있다. 외부 접속 단자(71∼75)의 표면에 대해서도, 내식성을 향상시키기 위해, 도금 처리를 해도 된다. 이때, 이용되는 도금재는, 예컨대, 니켈, 니켈-인 합금, 니켈-붕소 합금을 들 수 있다. 또한, 외부 접속 단자(71∼75)와 금속층(30a, 30e, 30c, 30f, 30d) 간의 접합은, 반도체 칩(60a, 60b, 65a, 65b)의 접합과 마찬가지로 땜납 및 금속 소결체를 이용해도 된다. 또한, 외부 접속 단자(71∼75)와 금속층(30a, 30e, 30c, 30f, 30d) 간의 접합은, 초음파, 레이저를 이용하여 직접 접합해도 된다.
[0027] 본딩 와이어(80a∼80e)는, 도전성이 우수한 금속을 주성분으로 하고 있다. 이러한 금속은, 알루미늄, 구리, 또는, 적어도 이들 중 1종을 포함하는 합금에 의해 구성되어 있다. 본딩 와이어(80a)는, 금속층(30a, 30b) 간을 기계적 및 전기적으로 접속하고 있다. 본딩 와이어(80d)는, 금속층(30e) 및 반도체 칩(60a)의 제어 전극(61a)을 기계적 및 전기적으로 접속하고 있다. 본딩 와이어(80b)는, 반도체 칩(60a)의 출력 전극(62a)과 반도체 칩(65a)의 입력 전극(66a)과 금속층(30c)을 기계적 및 전기적으로 접속하고 있다. 본딩 와이어(80e)는, 금속층(30f) 및 반도체 칩(60b)의 제어 전극(61b)을 기계적 및 전기적으로 접속하고 있다. 본딩 와이어(80c)는, 반도체 칩(60b)의 출력 전극(62b)과 반도체 칩(65b)의 입력 전극(66b)과 금속층(30d)을 기계적 및 전기적으로 접속하고 있다. 또한, 제어용 본딩 와이어(80d, 80e)의 직경은, 예컨대, 25μm 이상, 400μm 이하이고, 주전류용 본딩 와이어(80a∼80c)의 직경은, 250μm 이상, 600μm 이하이다.
[0028] 케이스(90)는, 세라믹 적층 기판(10)의 표면의 금속층(30), 반도체 칩(60a, 60b, 65a, 65b)과 외부 접속 단자(71∼75)의 일단부를 수납한다. 외부 접속 단자(71∼75)의 타단부가 케이스의 표면으로부터 상방(+Z 방향)으로 연신되어도 된다. 케이스(90)는, 수지에 의해 구성되어 있다. 이러한 수지는, 열가소성 수지를 주성분으로 하여 구성되어 있다. 열가소성 수지는, 예컨대, 폴리페닐렌설파이드 수지, 폴리부틸렌테레프탈레이트 수지, 폴리부틸렌석시네이트 수지, 폴리아미드 수지, 또는, 아크릴로니트릴부타디엔스티렌 수지이다.
[0029] 시일 부재(91)는, 케이스(90)의 내측을 시일하고 있어도 된다. 즉, 시일 부재(91)는, 세라믹 적층 기판(10)의 표면의 금속층(30), 반도체 칩(60a, 60b, 65a, 65b)과 외부 접속 단자(71∼75)의 일단부를 시일한다. 시일 부재(91)는, 예컨대, 열경화성 수지와 열경화성 수지에 함유되는 충전제를 포함하고 있다. 열경화성 수지는, 예컨대, 에폭시 수지, 페놀 수지 또는 말레이미드 수지이다. 이러한 시일 부재의 일례로서, 충전제가 함유된 에폭시 수지가 있다. 충전제는, 무기물이 이용된다. 무기물의 예로서, 산화실리콘, 산화알루미늄, 질화붕소 또는 질화알루미늄이 있다. 시일 부재(91)는, 앞서 기술한 재료에 더하여, 실리콘 겔이어도 된다.
[0030] 또한, 도 3에 나타낸 바와 같이, 반도체 장치(1)는, 상측 아암부(A) 및 하측 아암부(B)를 포함하는 하프 브리지 회로를 구성한다. 접속점 P는, 외부 전원(도시 생략)의 양극에 접속된다. 접속점 P와 반도체 칩(60a)의 콜렉터 전극의 접속점 C1이 배선(81)으로 접속된다. 접속점 M은 부하(도시 생략)에 접속된다. 접속점 M과, 반도체 칩(60a)의 이미터 전극 및 반도체 칩(60b)의 콜렉터 전극의 접속점 E1C2가 배선(83)으로 접속된다. 접속점 N은, 외부 전원(도시 생략)의 음극에 접속된다. 접속점 N과 반도체 칩(60b)의 이미터 전극의 접속점 E2가 배선(85)으로 접속된다. 여기서, 반도체 장치(1)의 운전 시에, 접속점 P는, 접속점 M보다 고전위가 된다. 이 때문에, 배선(81)은, 배선(83)보다 고전위이다. 또한, 접속점 M은, 접속점 N보다 고전위이다. 이 때문에, 배선(83)은, 배선(85)보다 고전위이다. 배선(81)의 전위는, 배선(83)보다 250V 이상, 1000V 미만만큼 높아도 된다. 또한, 배선(83)의 전위는, 배선(85)의 전위보다 250V 이상, 1000V 미만만큼 높아도 된다.
[0031] 접속점 G1, G2는, 제어 전원(도시 생략)에 접속된다. 접속점 G1은, 배선(82)으로 반도체 칩(60a)의 제어 전극(61a)(도 3에서는 도시를 생략함, 도 1 참조)에 접속된다. 접속점 G2는, 배선(84)으로 반도체 칩(60b)의 제어 전극(61b)(도 3에서는 도시를 생략함, 도 1 참조)에 접속된다.
[0032] 반도체 장치(1)의 상측 아암부(A)는, 세라믹 적층 기판(10)의 금속층(30a, 30b, 30e), 반도체 칩(60a, 65a), 외부 접속 단자(71, 73, 72) 및 이들을 접속하는 본딩 와이어(80a, 80b, 80d)를 포함한다. 반도체 장치(1)의 하측 아암부(B)는, 세라믹 적층 기판(10)의 금속층(30d, 30c, 30f), 반도체 칩(60b, 65b), 외부 접속 단자(75, 73, 74) 및 이들을 접속하는 본딩 와이어(80c, 80e)를 포함한다. 또한, 금속층(30b, 30c)이 본딩 와이어(80b)로 전기적으로 접속됨으로써, 상측 아암부(A)와 하측 아암부(B)가 접속된다. 이렇게 함으로써, 반도체 장치(1)는, 상측 아암부(A) 및 하측 아암부(B)를 포함하는 하프 브리지 회로로서 기능시킬 수 있다.
[0033] 배선(81)은, P 단자(양극)인 외부 접속 단자(71), 외부 접속 단자(71)가 접속되는 금속층(30a), 반도체 칩(60a, 65a)이 배치되는 금속층(30b), 및, 금속층(30a)과 금속층(30b)을 접속하는 본딩 와이어(80a)를 포함한다. 또한, 배선(83)은, M 단자인 외부 접속 단자(73), 외부 접속 단자(73) 및 반도체 칩(60b, 65b)이 배치되는 금속층(30c), 및, 금속층(30c)과 반도체 칩(60a, 65a)을 접속하는 본딩 와이어(80b)를 포함한다. 또한, 배선(85)은, N 단자(음극)인 외부 접속 단자(75), 외부 접속 단자(75)가 배치되는 금속층(30d), 및, 금속층(30d)과 반도체 칩(60b, 65b)을 접속하는 본딩 와이어(80c)를 포함한다.
[0034] 따라서, 반도체 장치(1)의 운전 시에는, 세라믹 판(20)의 이면에 형성된 금속층(40)이 N 단자와 동일 전위가 되도록 접지되었을 경우, 배선(81, 83)에 대응하는 금속층(30a, 30b, 30c)에 대해, 금속층(40)이 저전위가 된다. 즉, 이 경우, 저전위의 금속층은, 세라믹 판(20)의 이면에 형성된 금속층(40)이며, 고전위의 금속층은, 세라믹 판(20)의 표면에 형성된 금속층(30a, 30b, 30c)이다. 예컨대, 금속층(40)은, 금속층(30a, 30b)에 대해, 500V 이상, 2000V 미만만큼 전위가 낮아진다. 또한, 금속층(40)은, 금속층(30c)에 대해, 250V 이상, 1000V 미만만큼 전위가 낮아진다.
[0035] 또한, 반도체 장치(1)의 운전 시에는, 세라믹 판(20)의 이면에 형성된 금속층(40)이, M 단자와 동일 전위가 되도록 접지되었을 경우, 또는, 접지되지 않고 부유하는 경우, 배선(81)에 대응하는 금속층(30a, 30b)에 대해, 금속층(40)이 저전위가 된다. 즉, 이 경우, 저전위의 금속층은, 세라믹 판(20)의 이면에 형성된 금속층(40)이며, 고전위의 금속층은, 세라믹 판(20)의 표면에 형성된 금속층(30a, 30b)이다. 예컨대, 금속층(40)은, 금속층(30a, 30b)에 대해, 250V 이상, 1000V 미만만큼, 전위가 낮아진다. 또한, 금속층(40)에 대해, 배선(85)에 대응하는 금속층(30d)이 저전위가 된다. 즉, 이 경우, 저전위의 금속층은, 세라믹 판(20)의 표면에 형성된 금속층(30d)이며, 고전위의 금속층은, 세라믹 판(20)의 이면에 형성된 금속층(40)이다. 예컨대, 금속층(30d)은, 금속층(40)에 대해, 250V 이상, 1000V 미만만큼, 전위가 낮아진다.
[0036] (반도체 장치의 제조 방법)
다음으로, 반도체 장치(1)에 포함되는 세라믹 적층 기판(10)의 제조 방법에 대해, 도 4를 이용하여 설명한다. 도 4는, 제1 실시형태의 반도체 장치에 포함되는 세라믹 적층 기판의 제조 방법을 나타낸 플로차트이다. 세라믹 적층 기판(10)을 제조함에 있어서, 우선, 세라믹 판 및 금속박(箔)을 제작한다(단계 S1a, S1b). 이 단계 S1a, S1b는 어느 쪽을 먼저 실시해도 된다.
[0037] 세라믹 판의 제작에 대해 설명한다(단계 S1a). 우선, 산화알루미늄(Al2O3) 분말에 산화실리콘(SiO2) 분말을 첨가하고, 바인더 등과 함께 교반하여 판 형상으로 성형한다. 판 형상으로 성형된 성형물의 표면에 산화마그네슘(MgO) 분말을 코팅(塗工)하여, 소정의 온도로 소정 시간 동안 소성한다. 이와 같이 하여 소성되어 형성된 세라믹 판은 세라믹 입자로서 산화알루미늄을 포함하고, 세라믹 입자의 입계 및 삼중점에 실리콘을 구비하는 산화물(제2 산화물)을 포함하며, 또한, 표면에는, 마그네슘을 구비하는 산화물이 형성된다. 또한, 세라믹 입자의 입계 및 삼중점에 마그네슘을 구비하는 산화물이 형성되어 있어도 된다. 이때의 산화마그네슘 분말에 의한 코팅은 생략해도 된다. 세라믹 입자의 평균 입경은, 0.5μm 이상, 25μm 이하이다. 보다 바람직하게는, 1μm 이상, 10μm 이하이다.
[0038] 세라믹 판(20)에서는, 산화알루미늄의 함유량이, 산화물 환산으로 전체의 90wt％ 이상, 99wt％ 이하이며, 보다 바람직하게는, 92wt％ 이상, 98wt％ 이하이다. 또한, 세라믹 판(20)에 대해, 실리콘을 구비하는 산화물의 함유량은, 산화물 환산된 전체량에 대한 산화실리콘(SiO2) 환산으로, 0.01wt％ 이상, 3.0wt％ 이하이며, 보다 바람직하게는, 1.0wt％ 이상, 3.0wt％ 이하이다. 실리콘을 구비하는 산화물의 함유량이 너무 적으면 세라믹 판에 공극(空隙)이 많이 남아, 깨지기 쉬워진다. 또한, 너무 많으면 반도체 장치(1)의 운전 시에 세라믹 판 중의 이온의 전도가 많아져, 절연성 저하나 동박(銅箔)의 접합성 저하가 일어나기 쉬워진다.
[0039] 또한, 이러한 세라믹 판(20)은, 세라믹 입자, 마그네슘을 구비하는 산화물, 실리콘을 구비하는 산화물 이외에도, 제조에 이용되는 다양한 재료를 포함한다. 이러한 재료의 일례로서, 나트륨을 구비하는 산화물이 있다. 예컨대, 산화나트륨(Na2O)이 있다. 세라믹 판(20)에 대해, 나트륨을 구비하는 산화물의 함유량은, 산화물 환산된 전체량에 대한 산화나트륨(Na2O) 환산으로, 0.001wt％ 이상, 0.2wt％ 이하이며, 보다 바람직하게는, 0.002wt％ 이상, 0.2wt％ 이하이다. 나트륨을 구비하는 산화물의 함유량이 너무 적으면, 세라믹 원료 분말의 정제가 곤란해진다. 또한, 너무 많으면, β-알루미나(Na2O·11Al2O3)가 형성되어, 절연성 저하나 강도 저하가 일어나기 쉬워진다. 세라믹 판(20)에서는, 바람직하게는, β-알루미나를 포함하지 않는다.
[0040] 금속박의 형성에 대해 설명한다(단계 S1b). 구리를 주성분으로 하는 금속박을 준비하고, 그 표면을 산화시킨다. 이에 의해, 금속박의 표면에는 10nm 이상, 1μm 이하의 산화구리(CuxO) 피막이 형성된다. 또한, 이 산화 공정에서는, 습식 산화법 또는 건식 산화법을 행해도 된다. 습식 산화법에서는, 예컨대, 망간 함유 용액 중에 구리를 주성분으로 하는 금속박을 침지시켜 산화시킬 수 있다. 망간 함유 용액을 이용한 습식 산화법에 의해, 금속박의 표면에 산화구리가 형성되는 동시에, 망간을 구비하는 산화물도 형성된다. 또한, 건식 산화법에서는, 예컨대, 대기 또는 산소 가스 분위기 중에서 구리를 주성분으로 하는 금속박을 가열한다. 이에 의해, 건식 산화법에서는, 금속박의 표면의 대부분에 산화구리가 형성되며, 망간을 포함하여 다른 금속은 형성되어 있지 않다.
[0041] 이어서, 단계 S1a에서 형성된 세라믹 판의 표면 및 이면에 단계 S1b에서 형성된 금속박을 접합한다(단계 S2). 즉, 단계 S1a에서 형성된 세라믹 판의 표면 및 이면에 단계 S1b에서 형성된 금속박을 서로 겹치고, 소정의 온도로 소정 시간 동안 열처리를 행한다. 이때, 세라믹 판의 표면 및 이면에 형성되는 금속층은, 습식 산화법 또는 건식 산화법 중 어느 하나로 형성된 금속박이 이용된다. 즉, 습식 산화법으로 형성된 금속박을 세라믹 판의 표면 및 이면에 각각 서로 겹친다. 건식 산화법으로 형성된 금속박을 세라믹 판(20)의 표면 및 이면에 각각 서로 겹친다.
[0042] 이와 같이 서로 겹쳐서 열처리를 행하면, 세라믹 판과 금속층의 접촉 계면(界面)에는, 산화구리(CuxO)가 형성되어 있다. 또한, 세라믹 판과 금속층의 접촉 계면에는, 소정의 방법에 의해, 마그네슘, 망간 중 적어도 어느 하나를 구비하는 산화물을 포함하는 중간층(50a, 50b)을 형성할 수 있다. 소정의 방법이란, 세라믹 판의 소성 시에 산화마그네슘을 코팅하는 것, 혹은, 금속층이 망간 함유 용액을 이용한 습식 산화법으로 형성되는 것 중 적어도 어느 하나면 된다.
[0043] 후술하는 실시예 1-1의 세라믹 적층 기판(10)은, 세라믹 판(20)의 소성 시에 산화마그네슘을 코팅한 것이다. 이 때문에, 세라믹 판(20)과 금속층(30, 40)의 접촉 계면에, 제1 산화물로서 마그네슘을 구비하는 산화물을 포함하는 중간층(50a, 50b)이 형성되어 있다.
[0044] 후술하는 실시예 1-2의 세라믹 적층 기판(10)은, 세라믹 판(20)의 소성 시에 산화마그네슘을 코팅하고, 또한, 금속층(30, 40)이 망간 함유 용액을 이용한 습식 산화법에 의해 형성되도록 한 것이다. 이 때문에, 세라믹 판(20)과 금속층(30, 40)의 접촉 계면에, 제1 산화물로서 마그네슘 및 망간을 모두 구비하는 산화물을 포함하는 중간층(50a, 50b)이 형성되어 있다.
[0045] 후술하는 실시예 1-3의 세라믹 적층 기판(10)은, 세라믹 판(20)의 소성 시에 금속층(30, 40)이 망간 함유 용액을 이용한 습식 산화법으로 형성되도록 한 것이다. 이 때문에, 세라믹 판(20)과 금속층(30, 40)의 접촉 계면에, 제1 산화물로서 망간을 구비하는 산화물을 포함하는 중간층(50a, 50b)이 형성되어 있다. 이에 의해, 세라믹 판(20)과 금속층(30, 40)이 적합하게 접합된다.
[0046] 이어서, 단계 S2에서 세라믹 판에 형성된 금속층에 대해 에칭을 행한다(단계 S3). 즉, 세라믹 판의 표면에 형성된 금속층을 소정의 형상으로 에칭함으로써, 금속층(30a∼30f)이 형성된다. 또한, 세라믹 판의 이면에 형성된 금속층을 에칭함으로써, 금속층(40)이 형성된다. 또한, 금속층(30a∼30f)의 표면, 및, 금속층(40)의 표면에는, 산화구리(CuxO)의 피막이 형성되어 있지 않아도 된다. 산화구리(CuxO)의 피막은, 접합 시(단계 S2)에 환원 분위기에서 열처리하거나, 접합 혹은 에칭 후에 표면 연마함으로써, 제거할 수 있다. 세라믹 판(20)의 두께는, 0.32mm 정도이다. 금속층(30, 40)의 두께는, 0.3mm 정도이다.
[0047] 이상에 의해, 세라믹 판(20)과 금속층(30, 40) 사이에 중간층(50a, 50b)이 포함되는 세라믹 적층 기판(10)이 제조된다. 이러한 세라믹 적층 기판(10)에서는, 중간층(50a, 50b)에 의해 금속층(30, 40)과 세라믹 판(20) 간의 접합성 저하가 억제된다. 또한, 단계 S1a에 있어서, 산화마그네슘 분말의 코팅을 행하였을 경우, 세라믹 적층 기판(10)에서는, 세라믹 판(20)과 중간층(50a, 50b)에 있어서의 마그네슘을 구비하는 산화물의 함유량은, 산화물 환산된 전체량에 대해 산화마그네슘(MgO) 환산으로, 0.1wt％ 이상, 1.5wt％ 이하이다. 나아가, 이 경우, 산화마그네슘(MgO) 환산한 마그네슘의 함유량은, 산화실리콘(SiO2) 환산한 실리콘의 함유량에 대해, 10wt％ 이상, 50wt％ 이하이다. 단계 S1a에 있어서, 산화마그네슘 분말의 코팅을 행하지 않은 경우, 세라믹 적층 기판(10)에서는, 마그네슘은 포함되지 않는다(측정 하한인 0.01wt％ 미만임). 또한, 단계 S1b에 있어서, 망간 함유 용액을 이용한 습식 산화법을 행하였을 경우, 세라믹 적층 기판(10)에서는, 세라믹 판(20)과 중간층(50a, 50b)에 있어서의 망간을 구비하는 산화물의 함유량은, 산화물 환산된 전체량에 대해 산화망간(MnO) 환산으로, 0.01wt％ 이상, 0.15wt％ 이하이다. 나아가, 이 경우, 산화망간(MnO) 환산한 망간의 함유량은, 산화실리콘(SiO2) 환산한 실리콘의 함유량에 대해, 1.0wt％ 이상, 5.0wt％ 이하이다. 단계 S1b에 있어서, 망간 함유 용액을 이용한 습식 산화법을 행하지 않은 경우, 세라믹 적층 기판(10)에서는, 망간은 포함되지 않는다(측정 하한인 0.01wt％ 미만임).
[0048] 후술하는 실시예 1-1의 세라믹 적층 기판(10)은, 산화마그네슘 분말의 코팅을 행하고, 망간 함유 용액을 이용한 습식 산화법을 행하지 않은 경우이다. 이 경우, 세라믹 적층 기판(10), 마그네슘을 구비하는 산화물을 포함하고, 망간을 구비하는 산화물을 포함하지 않는다. 후술하는 실시예 1-2의 세라믹 적층 기판은, 산화마그네슘 분말의 코팅, 및, 망간 함유 용액을 이용한 습식 산화법을 둘 다 행한 경우이다. 따라서, 세라믹 적층 기판(10)에서는, 마그네슘을 구비하는 산화물, 및, 망간을 구비하는 산화물을 둘 다 포함한다. 후술하는 실시예 1-3의 세라믹 적층 기판(10)은, 산화마그네슘 분말을 코팅하지 않고, 망간 함유 용액을 이용한 습식 산화법을 행한 경우이다. 따라서, 세라믹 적층 기판(10)에서는, 마그네슘을 구비하는 산화물을 포함하지 않고, 망간을 구비하는 산화물을 포함한다. 또한, 후술하는 비교예의 세라믹 적층 기판(100)은, 산화마그네슘 분말의 코팅, 및, 망간 함유 용액을 이용한 습식 산화법을 둘 다 행하지 않은 경우이다. 따라서, 세라믹 적층 기판(100)에서는, 마그네슘을 구비하는 산화물, 및, 망간을 구비하는 산화물을 둘 다 포함하지 않는다.
[0049] (비교예 1의 세라믹 적층 기판)
이하에서는, 중간층(50a, 50b)에 의한 금속층(30, 40)의 접합성 저하의 억제를 설명함에 있어서, 우선, 비교예 1로서, 중간층(50a, 50b)을 포함하지 않는 세라믹 적층 기판에 대해, 도 5, 도 6 및 도 13을 이용하여 설명한다. 도 5는, 비교예 1의 세라믹 적층 기판의 단면 모식도이며, 도 6은, 비교예 1의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다. 도 13은, 세라믹 적층 기판의 시험 결과를 정리한 표이다. 참고로, 도 5는, 도 2에 있어서의 파선(破線)으로 둘러싼 범위에 있어서의 마이크로 상태를 모식적으로 나타내고 있다. 또한, 도 6에서는, 도 5에 있어서, 고온하에서 금속층(30, 40)의 사이에 고전압을 인가하였을 때의 마이크로 상태를 모식적으로 나타내고 있다. 또한, 도 13은, 비교예 1과 함께, 이후에 설명하는, 제1∼제3 실시형태에 있어서의 시험 결과도 아울러 나타내고 있다.
[0050] 비교예 1의 세라믹 적층 기판에 포함되는 세라믹 판(120)은, 도 4의 단계 S1a에 있어서 산화마그네슘 코팅을 하지 않고 제작된 것이다. 이 세라믹 판은, 산화알루미늄을 주성분으로 하며, 그 밖에, 실리콘을 구비하는 산화물 및 나트륨을 구비하는 산화물을 포함하고 있다. 또한, 비교예 1의 세라믹 적층 기판에 포함되는 금속층은, 도 4의 단계 S1b의 건식 산화법에 의해 형성된 것이다. 이러한 세라믹 판과 금속층을 도 4의 단계 S2, S3의 공정을 거쳐, 비교예 1의 세라믹 적층 기판(100)이 제조된다. 세라믹 적층 기판(100)은, 마그네슘 및 망간을 포함하지 않는다. 즉, 이와 같이 하여 제조된 세라믹 적층 기판(100)은, 마그네슘, 망간 중 적어도 어느 하나를 구비하는 산화물을 포함하는 중간층(50a, 50b)이 형성되어 있지 않다.
[0051] 이와 같이 하여 제조된 세라믹 적층 기판(100)은, 도 5에 나타낸 바와 같이, 금속층(40), 세라믹 판(120), 금속층(30)이 아래로부터 순서대로 적층되어 구성되어 있다. 세라믹 판(120)은, 적어도, 산화알루미늄(21)(Al2O3) 입자와, 그 입계 및 삼중점에 실리콘을 구비하는 산화물(22)(Si-O)과 산화나트륨(23)(Na2O)을 포함하고 있다. 또한, 금속층(30, 40)은, 구리(Cu)를 주성분으로 하여, 산소를 포함하지 않고 구성되어 있다. 금속층(30, 40) 및 세라믹 판(120)의 경계에는, 구리를 구비하는 산화물(31, 41)(Cu-O)이 각각 형성되어 있다.
[0052] 이러한 세라믹 적층 기판(100)에 대한 벗겨내기 강도의 평가 시험 결과에 대해 설명한다. 벗겨내기 강도의 평가 시험이란, 신뢰성 시험의 전후에 있어서의 세라믹 적층 기판(100)의 세라믹 판(120)에 대한 금속층(30, 40)의 벗겨내기 강도를 측정한다. 이어서, 측정 결과로부터 세라믹 판(120)에 대한 금속층(30, 40)의 접합 강도를 평가하는 시험이다. 벗겨내기 강도의 값은, 40 군데에 있어서의 측정값의 평균값으로 구하였다.
[0053] 우선, 신뢰성 시험은, 고온 환경하에 있어서 하프 브리지 회로를 소정의 온, 오프 패턴으로 소정 시간동안, 연속적으로 운전한다. 여기서는, 세라믹 판(20)의 이면에 형성된 금속층(40)이 N 단자와 동일 전위가 되도록 접지하였다. 이 때문에, 세라믹 판(20)의 표면에 형성된 금속층(30)이 고전위의 금속층이고, 이면에 형성된 금속층(40)이 저전위의 금속층이다. 이러한 연속 운전을 세라믹 적층 기판(100)의 표면에 행한다.
[0054] 벗겨내기 강도의 측정은 이하와 같이 행해진다. 세라믹 적층 기판(100)에 있어서, 금속층(30, 40)의 일부에 소정의 폭을 갖는 스트립(strip) 형상의 패턴을 가공하여, 스트립 형상의 금속층(30, 40)의 일단(一端)을 세라믹 판(120)으로부터 벗겨내고, 벗겨낸 일단을 세라믹 적층 기판(100)의 주면(主面)에 대해 수직 방향으로 일정한 속도로 소정의 길이 이상, 잡아당겨 벗긴다. 이 잡아당길 때의 하중을 측정한다.
[0055] 신뢰성 시험의 전후에 있어서의 세라믹 적층 기판(100)에 포함되는 금속층(30, 40)의 벗겨내기 강도의 변화에 의해 평가를 행한다. 신뢰성 시험 전의 벗겨내기 강도에 대해, 신뢰성 시험 후의 벗겨내기 강도가 95％ 이상이면, 「Excellent(우수)」, 95％ 미만, 90％ 이상이면, 「Very Good(양호)」, 90％ 미만, 60％ 이상이면, 「Good(가능)」, 60％ 미만이면, 「Not Good(불가)」로 평가한다(도 13을 참조). 참고로, 도 13은, 실시예 1-1∼1-3 및 비교예 1에 대해, 해당 평가에 이용된 세라믹 판, 금속층, 중간층 및 시험 결과를 나타내고 있다.
[0056] 비교예 1에 대한 평가 결과는, 도 13(최우측란)에 나타낸 바와 같이, 세라믹 적층 기판(100)의 표면에서 「Excellent」지만, 이면에서 「Not Good」으로 되어 있다. 즉, 세라믹 적층 기판(100)은 신뢰성 시험에 의해, 금속층(40)의 세라믹 판(120)의 이면에 대한 접합력이 저하되어 버린 상태가 되어 있다. 그 이유는 현시점에서는 아직 충분히 해명되어 있지 않으며, 또한, 이론에 구속되는 것은 아니지만, 이하와 같이 생각할 수 있다.
[0057] 신뢰성 시험 후의 세라믹 적층 기판(100)은 도 6에 나타낸 바와 같은 조성이 된다. 고온하에서 금속층(30, 40)에 고전위(양극) 및 저전위(음극)의 전압이 인가됨으로써, 산화나트륨(23)(도 5를 참조)이, 나트륨 이온(24)(Na+)과 산소 이온(25)(O2-)으로 분리된다. 나트륨 이온(24)은, 산화알루미늄(21)의 입계의 실리콘을 구비하는 산화물(22)을 통과하여, 음극인 저전위의 금속층(40)측으로 이동한다. 또한, 산소 이온(25)은, 산화알루미늄(21)의 입계의 실리콘을 구비하는 산화물(22)을 통과하여, 양극인 고전위의 금속층(30)측으로 이동한다.
[0058] 양극으로 이동한 산소 이온(25)은, 금속층(30)에 포함되는 구리와 반응하여, 구리를 구비하는 산화물(31)을 형성한다. 양극에서는, 구리를 구비하는 산화물(31)이 증가하여, 산화알루미늄(21) 및 실리콘을 구비하는 산화물(22) 각각에 대한 접합력이 향상된다.
[0059] 다른 한편, 음극으로 이동한 나트륨 이온(24)은, 구리를 구비하는 산화물(41)(도 5를 참조)과 반응하여, 산화구리를 환원시키고, 나트륨 이온(24)과 반응한 음극의 구리를 구비하는 산화물(41)은 Cu가 되어, 금속층(40)에 포함된다. 또한, 나트륨 이온(24)은 산화되어, 산화나트륨이 된다. 이와 같이, 산화알루미늄(21) 및 실리콘을 구비하는 산화물(22) 각각에 대해 접합력이 큰 구리를 구비하는 산화물(41)이 감소된다. 또한, 음극의 금속층(40)의 경계 근방의 세라믹 판(120)에 있어서, 나트륨 이온(산화나트륨(23))의 농도가 증가하여, 산화알루미늄(21)의 입자의 이탈이 생기기 쉬워진다. 이 때문에, 세라믹 판(120)에 대한 금속층(40)의 접합 강도가 저하되어 버린다.
[0060] 이러한 세라믹 적층 기판(100)을, 반도체 장치(1)의 세라믹 적층 기판(10) 대신에 적용하는 경우, 금속층(40)을 접지시키면, 금속층(40)이 저전위(기준 전위)가 되고, 금속층(30a)이 고전위가 되고, 또한, 금속층(30c)이 중간 전위가 된다. 이 때문에, 금속층(30a, 30c)(특히 고전위의 금속층(30))에 대향되는 금속층(40)의 부분에서 접합성이 저하된다.
[0061] 또한, 금속층(40)을 접지시키지 않고 부유 전위로 해도 되고, 또는, 금속층(40)을 중간점 접지(금속층(30c)과 동일 전위가 되도록 접지)시켜도 된다. 이러한 경우, 상측 아암부의 콜렉터측의 금속층(30a, 30b)이 고전위가 되고, 금속층(40)이 저전위가 된다. 이 때문에, 금속층(30a, 30b)에 대향되는 금속층(40)의 부분의 접합성이 저하되어 버린다. 다른 한편, 하측 아암부의 이미터측의 금속층(30d)은 저전위가 되고, 금속층(30d)에 대향되는 금속층(40)이 고전위가 되어, 금속층(30d)의 접합성이 저하되어 버린다.
[0062] 또한, 이하에서는, 산화알루미늄을 주성분으로 하는 세라믹 판(20)을 포함하는 세라믹 적층 기판(10)에 있어서, 중간층(50a, 50b)에 따른 실시예 1-1∼1-3에 대해 설명한다.
[0063] (실시예 1-1의 세라믹 적층 기판)
다음으로, 중간층(50a, 50b)을 포함하는 세라믹 적층 기판(10)에 대해, 도 7, 도 8 및 도 13을 이용하여 설명한다. 도 7은, 제1 실시형태(실시예 1-1)의 세라믹 적층 기판의 단면 모식도이며, 도 8은, 제1 실시형태(실시예 1-1)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다. 참고로, 도 7은, 도 2에서의 파선으로 둘러싼 범위에 있어서의 마이크로 상태를 모식적으로 나타내고 있다. 또한, 도 8에서는, 도 2에 있어서, 고온하에서 금속층(30, 40)의 사이에 고전압을 인가하였을 때의 마이크로 상태를 모식적으로 나타내고 있다.
[0064] 실시예 1-1의 세라믹 적층 기판(10)은, 도 7에 나타낸 바와 같이, 금속층(40), 중간층(50b), 세라믹 판(20), 중간층(50a), 금속층(30)이 아래로부터 순서대로 적층되어 구성되어 있다.
[0065] 세라믹 판(20)은, 도 4의 단계 S1a에 있어서 산화마그네슘 분말을 코팅하여 제조된 것이다. 또한, 금속층(30, 40)은, 도 4의 단계 S1b에 있어서 건식 산화법에 의해 제조된 것이다. 세라믹 판(20)은, 제2 산화물로서, 산화알루미늄(21)의 입자 사이(입계 및 삼중점)에 실리콘을 구비하는 산화물(22)과 산화나트륨(23)을 포함한다. 나아가, 산화마그네슘을 포함해도 된다.
[0066] 또한, 중간층(50a, 50b)은, 제1 산화물로서, 마그네슘을 구비하는 산화물(51a, 51b)(Mg-O)을 각각 포함하고 있다. 마그네슘을 구비하는 산화물(51a, 51b)은, 중간층(50a, 50b)에 있어서, 세라믹 판(20)의 표면측 및 이면측에 각각 많이 형성되어 있다. 나아가, 금속층(30, 40) 및 세라믹 판(20)의 경계, 그리고, 마그네슘을 구비하는 산화물(51a, 51b)과 금속층(30, 40)과 세라믹 판(20) 간의 경계에 구리를 구비하는 산화물(31, 41)이 각각 형성되어 있다.
[0067] (신뢰성 시험 전의) 세라믹 적층 기판(10)에서는, 마그네슘을 구비하는 산화물(51a, 51b)이 너무 많으면, 세라믹 판(20)과 금속층(30, 40) 간의 접합 강도가 저하되어 버린다. 이 때문에, 마그네슘을 구비하는 산화물(51a, 51b)을 포함하는 중간층(50a, 50b)은, 세라믹 판(20)과 금속층(30, 40) 간의 접합면에 대해, 10％ 이상, 80％ 이하를 덮도록 형성되는 것이 바람직하며, 20％ 이상, 50％ 이하인 것이 보다 바람직하다.
[0068] 이러한 세라믹 적층 기판(10)에 대해서도 벗겨내기 강도의 평가 시험을 실시하였다. 실시예 1-1에 대한 평가 결과는, 도 13에 나타낸 바와 같이, 세라믹 적층 기판(10)의 표면에서는 「Excellent」, 이면에서는 「Good」으로 되어 있다. 즉, 세라믹 적층 기판(10)은 신뢰성 시험을 실시하더라도, 비교예 1에 비해, 금속층(40)의 세라믹 판(20)의 이면에 대한 접합력이 어느 정도 개선되어, 접합성 저하가 억제되어 있다. 그 이유는 현시점에서는 아직 충분히 해명되어 있지 않으며, 또한, 이론에 구속되는 것은 아니지만, 이하와 같이 생각할 수 있다.
[0069] 신뢰성 시험 후의 세라믹 적층 기판(10)은 도 8에 나타낸 바와 같은 조성이 된다. 고온하에서, 금속층(30, 40)에 고전위(양극) 및 저전위(음극)의 전압이 인가됨으로써, 산화나트륨(23)(도 7을 참조)이, 나트륨 이온(24)(Na+)과 산소 이온(25)(O2-)으로 분리된다. 나트륨 이온(24)은, 산화알루미늄(21)의 입계 및 삼중점의 실리콘을 구비하는 산화물(22)을 통과하여, 음극인 저전위의 금속층(40)측으로 이동한다. 또한, 산소 이온(25)은, 산화알루미늄(21)의 입계 및 삼중점의 실리콘을 구비하는 산화물(22)을 통과하여, 양극인 고전위의 금속층(30)측으로 이동한다.
[0070] 양극으로 이동한 산소 이온(25)은, 금속층(30)의 구리와 반응하여, 구리를 구비하는 산화물(31)을 형성한다. 이와 같이, 양극에서는, 구리를 구비하는 산화물(31)이 증가하여, 산화알루미늄(21) 및 실리콘을 구비하는 산화물(22) 각각에 대해 접합력이 향상된다.
[0071] 다른 한편, 음극으로 이동한 나트륨 이온(24)은, 마그네슘을 구비하는 산화물(51b)이 존재하지 않는 부분(個所)에서는, 구리를 구비하는 산화물(41)(도 7을 참조)과 반응하여, 산화구리를 환원시키고, 나트륨 이온(24)과 반응한 음극의 구리를 구비하는 산화물(41)은 Cu가 되어, 금속층(40)에 포함된다. 또한, 나트륨 이온(24)은 산화되어, 산화나트륨이 된다. 이와 같이, 산화알루미늄(21) 및 실리콘을 구비하는 산화물(22) 각각에 대해 접합력이 큰 구리를 구비하는 산화물(41)이 감소된다. 또한, 음극의 금속층(40)의 경계 근방의 세라믹 판(120)에 있어서, 나트륨 이온(산화나트륨(23))의 농도가 증가하여, 산화알루미늄(21) 입자의 이탈이 생기기 쉬워진다.
[0072] 그런데, 세라믹 적층 기판(10)은, 비교예 1과는 달리, 산화마그네슘(26)이 중간층(50a, 50b)에 배치되어 있다. 이 때문에, 나트륨 이온(24)이 구리를 구비하는 산화물(41)과 반응하는 것을 차단(block)한다. 따라서, 마그네슘을 구비하는 산화물(51b)이 형성되어 있는 부분에는, 구리를 구비하는 산화물(41)이 Cu가 되는 일 없이 존재한다. 또한, 산화마그네슘(26)이 산화알루미늄(21)의 입계 및 삼중점에 존재하고 있다. 이 때문에, 입계의 실리콘을 구비하는 산화물(22)의 일부의 이동 루트가 차단되어, 일부의 나트륨 이온(24)의 이동이 차단된다. 따라서, 나트륨 이온(24)과 구리를 구비하는 산화물(41) 간의 반응이 억제된다. 따라서, 이 부분에 있어서는, 세라믹 판(20)과 금속층(40) 간의 접합 강도가 유지된다.
[0073] 이상에 의해, 실시예 1-1의 세라믹 적층 기판(10)은, 비교예 1의 경우와 비교하면, 세라믹 판(20)으로부터의 금속층(40)의 접합 강도의 저하가 억제되어, 세라믹 판(20)에 대한 금속층(40)의 접합 강도가 향상된다.
[0074] 비교예 1에 의하면, 중간층(50a, 50b)이 없어도 세라믹 판(120)의 표면(고전위측)의 금속층(30)의 접합 강도는 어느 정도 유지할 수 있으며, 세라믹 판(120)의 이면(저전위측)에서 금속층(40)의 접합성 저하가 발생한다. 제1 실시형태의 세라믹 적층 기판(10)의 세라믹 판(20)의 이면(저전위측)과 금속층(40) 사이의 중간층(50b)에 의해 금속층(40)의 접합성 저하가 억제된다. 따라서, 세라믹 적층 기판(10)에서는, 적어도, 세라믹 판(20)의 이면(저전위측)과 금속층(40) 사이에 중간층(50b)이 있으면, 금속층(40)의 접합성 저하가 억제되어, 세라믹 적층 기판(10)의 열화를 방지할 수 있다.
[0075] 상기의 반도체 장치(1)는, 반도체 칩(60a, 60b, 65a, 65b)과, 접합 부재(35)와, 판 형상이고 표면과 표면의 반대측인 이면을 구비하며, 반도체 칩(60a, 60b, 65a, 65b)이 표면에 접합 부재(35)를 통해 접합되는 세라믹 적층 기판(10)을 구비한다. 세라믹 적층 기판(10)은, 세라믹 판(20)과, 금속층(30, 40)과, 중간층(50b)을 갖는다. 세라믹 판(20)은, 판 형상이고 제1 주면(제1 실시형태에서는 표면)과 제1 주면의 반대측인 제2 주면(제1 실시형태에서는 이면)을 구비하며, 세라믹 입자를 구비한다. 금속층(30)은, 고전위의 전압이 인가되고, 세라믹 판(20)의 제1 주면에 접합되고, 구리를 포함한다. 금속층(40)은, 저전위의 전압이 인가되고, 세라믹 판(20)의 제2 주면에 접합되고, 구리를 포함한다. 중간층(50b)은, 세라믹 판(20)의 제2 주면 및 저전위의 금속층(40) 사이에 형성되고, 마그네슘을 구비하는 산화물(51b)을 포함한다. 세라믹 적층 기판(10)은, 세라믹 판(20)과 저전위의 금속층(40) 사이에 포함되는 마그네슘을 구비하는 산화물(51b)에 의해, 고온하에서 고전압이 인가되더라도, 세라믹 판(20)에 대해 금속층(40)의 접합성 저하가 억제된다. 이 때문에, 세라믹 적층 기판(10)의 열화를 방지하여, 반도체 장치(1)의 신뢰성 저하를 억제할 수 있다.
[0076] 또한, 제1 및 제2 실시형태에서는, 세라믹 판(20)의 이면에 형성된 금속층(40)이 N 단자와 동일 전위가 되도록 접지되었을 경우, 고전위의 금속층은, 세라믹 판(20)의 표면에 형성된 금속층(30a, 30b, 30c)이다. 저전위의 금속층은, 세라믹 판(20)의 이면에 형성된 금속층(40)이다.
[0077] 또한, 제1 및 제2 실시형태에서는, 세라믹 판(20)의 이면에 형성된 금속층(40)이, M 단자와 동일 전위가 되도록 접지되었을 경우, 또는, 설치되지 않고 부유하는 경우, 고전위의 금속층은, 세라믹 판(20)의 표면에 형성된 금속층(30a, 30b)이며, 저전위의 금속층은, 세라믹 판(20)의 이면에 형성되어, 금속층(30a, 30b)에 대향되는 금속층(40)이다. 또한, 이 경우, 저전위의 금속층은, 세라믹 판(20)의 표면에 형성된 금속층(30d)이며, 고전위의 금속층은, 세라믹 판(20)의 이면에 형성되어, 금속층(30d)에 대향되는 금속층(40)이다.
[0078] 또한, 반도체 장치(1)의 구동 시 또는 정지 시에 있어서의, 세라믹 판(20)의 금속층(30) 및 금속층(40) 간의 전위에 따라 중간층이 필요해지는 영역(위치)에 대해서는 제3 실시형태에서 설명한다.
[0079] 또한, 본 실시형태에서는, 중간층(50a, 50b)에 마그네슘을 구비하는 산화물을 형성하는 방법에 대해, 세라믹 판 제작 공정(단계 S1a)에 있어서, 판 형상 성형물의 표면에 산화마그네슘 분말을 코팅하고, 소정의 온도로, 소정 시간 동안, 소성하는 것을 설명하였다. 이에 한정되지 않고, 세라믹 판 제작 공정(단계 S1a)에 있어서, 판 형상 성형물의 표면에 망간을 구비하는 용액을 코팅하여, 소성해도 된다. 세라믹 판 제작 공정(단계 S1a) 및 금속박 형성 공정(단계 S1b) 시에, 세라믹 판 혹은 금속박에 스퍼터링 또는 증착으로 마그네슘, 혹은 마그네슘을 구비하는 산화물을 형성하는 것으로도, 중간층(50a, 50b)에 마그네슘을 구비하는 산화물을 형성할 수 있다.
[0080] 또한, 본 실시형태에서는, 중간층(50a, 50b)에 망간을 구비하는 산화물을 형성하는 방법에 대해, 금속박 형성 공정(단계 S1b)에 있어서, 망간 함유 용액 중에 금속박을 침지시켜 산화시키는 것을 설명하였다. 이에 한정되지 않고, 세라믹 판 제작 공정(단계 S1a)에 있어서, 판 형상 성형물의 표면에 망간을 구비하는 분말 혹은 용액을 코팅하여, 소성해도 된다. 세라믹 판 제작 공정(단계 S1a)이나 금속박 형성 공정(단계 S1b) 시에, 세라믹 판 혹은 금속박에 스퍼터링이나 증착으로 망간, 혹은 망간을 구비하는 산화물을 형성하는 것으로도, 중간층(50a, 50b)에 망간을 구비하는 산화물을 형성할 수 있다.
[0081] (실시예 1-2의 세라믹 적층 기판)
실시예 1-2의 형태에서는, 세라믹 적층 기판(10)의 세라믹 판(20)이 도 4의 단계 S1a에서 산화마그네슘 분말을 코팅하여 제조되고, 금속층(30, 40)이 습식 산화법에 의해 제조된 경우에 대해, 도 9, 도 10 및 도 13을 이용하여 설명한다. 도 9는, 제1 실시형태(실시예 1-2)의 세라믹 적층 기판의 단면 모식도이고, 도 10은, 제1 실시형태(실시예 1-2)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다. 또한, 도 9는, 도 2에 있어서의 파선으로 둘러싼 범위에 대응하는 부분에 있어서의 마이크로 상태를 모식적으로 나타내고 있다. 또한, 도 10에서는, 도 2에 있어서, 금속층(30, 40)의 사이에 고온하에서 고전압을 인가하였을 때의 마이크로 상태를 모식적으로 나타내고 있다.
[0082] 실시예 1-2의 세라믹 적층 기판(10)은, 도 9에 나타낸 바와 같이, 금속층(40), 중간층(50b), 세라믹 판(20), 중간층(50a), 금속층(30)이 아래로부터 순서대로 적층되어 구성되어 있다.
[0083] 세라믹 판(20)은, 실시예 1-1과 마찬가지로, 도 4의 단계 S1a에 있어서 산화마그네슘 분말을 코팅하여 제조된 것이다. 한편으로, 금속층(30, 40)은, 실시예 1-1과는 달리, 도 4의 단계 S1b에 있어서 습식 산화법에 의해 제조된 것이다. 세라믹 판(20)은, 제2 산화물로서, 산화알루미늄(21)의 입자 사이(입계 및 삼중점)에 실리콘을 구비하는 산화물(22)과 산화나트륨(23)을 포함한다. 나아가, 산화마그네슘을 포함해도 된다.
[0084] 또한, 금속층(30, 40)은, 구리를 주성분으로 하여 구성되어 있다. 중간층(50a, 50b)은, 제1 산화물로서, 마그네슘 및 망간을 구비하는 산화물(52a, 52b)(Mg-Mn-O)을 각각 포함하고 있다. 마그네슘 및 망간을 구비하는 산화물(52a, 52b)은, 중간층(50a, 50b)에 있어서, 세라믹 판(20)의 표면측 및 이면측에 각각 많이 형성되어 있다. 나아가, 금속층(30, 40)과 세라믹 판(20)과 마그네슘 및 망간을 구비하는 산화물(52a, 52b)의 경계에 구리를 구비하는 산화물(31, 41)이 각각 형성되어 있다.
[0085] 실시예 1-1에 있어서, (신뢰성 시험 전의) 세라믹 적층 기판(10)에서는, 중간층(50a, 50b)의 덮는 범위를 제한하여, 세라믹 판(20)과 금속층(30, 40) 간의 접합 강도를 높일 수가 없었다. 실시예 1-2에서는, 마그네슘 및 망간을 구비하는 산화물(52a, 52b)을 포함하는 중간층(50a, 50b)을 넓게 형성할 수 있다. 이에 따라, 실시예 1-1보다, 세라믹 판(20)과 금속층(30, 40) 간의 접합 강도를 높일 수 있다. 이러한 중간층(50a, 50b)은, 세라믹 판(20)과 금속층(30, 40) 간의 접합면에 대해, 20％ 이상, 80％ 이하를 덮도록 형성되는 것이 바람직하다.
[0086] 이러한 세라믹 적층 기판(10)에 대해서도 벗겨내기 강도의 평가 시험을 실시하였다. 실시예 1-2에 대한 평가 결과는, 도 13에 나타낸 바와 같이, 세라믹 적층 기판(10)의 표면 및 이면에서 「Excellent」로 되어 있다. 즉, 세라믹 적층 기판(10)은 신뢰성 시험을 실시하더라도, 실시예 1-1에 비해, 금속층(40)의 세라믹 판(20)의 이면에 대한 접합력이 개선되어, 접합성 저하가 억제되어 있다. 그 이유는 현시점에서는 아직 충분히 해명되어 있지 않으며, 또한, 이론에 구속되는 것은 아니지만, 이하와 같이 생각할 수 있다.
[0087] 신뢰성 시험 후의 세라믹 적층 기판(10)은 도 10에 나타낸 바와 같은 조성이 된다. 고온하에서, 금속층(30, 40)에 고전위(양극) 및 저전위(음극)의 전압이 인가됨으로써, 산화나트륨(23)(도 9를 참조)이, 나트륨 이온(24)과 산소 이온(25)으로 분리된다. 나트륨 이온(24)은, 산화알루미늄(21)의 입계 및 삼중점의 실리콘을 구비하는 산화물(22)을 통과하여, 음극인 저전위의 금속층(40)측으로 이동한다. 또한, 산소 이온(25)은, 산화알루미늄(21)의 입계의 실리콘을 구비하는 산화물(22)을 통과하여, 양극인 고전위의 금속층(30)측으로 이동한다.
[0088] 양극으로 이동한 산소 이온(25)은, 금속층(30)의 구리와 반응하여, 구리를 구비하는 산화물(31)을 형성한다. 이와 같이, 양극에서는, 구리를 구비하는 산화물(31)이 증가하여, 산화알루미늄(21) 및 실리콘을 구비하는 산화물(22) 각각에 대해 접합력이 향상된다.
[0089] 그런데, 실시예 1-2에서는, 세라믹 적층 기판(10)에서는, 산화마그네슘(26)이 산화알루미늄(21)의 입계 및 삼중점에 배치되어 있다. 또한, 음극의 산화알루미늄(21)과 저전위의 금속층(40) 간의 경계 및 삼중점에서 마그네슘 및 망간을 구비하는 산화물(52b)이 형성되어 있다. 특히, 실시예 1-1의 마그네슘을 구비하는 산화물(51b)보다, 마그네슘 및 망간을 구비하는 산화물(52b)이 형성되어 있는 영역이 넓다. 이 때문에, 음극으로 이동한 나트륨 이온(24)은, 마그네슘 및 망간을 구비하는 산화물(52b)에 의해 이동을 차단당한다. 따라서, 실시예 1-1의 경우보다, 나트륨 이온(24)과 구리를 구비하는 산화물(41) 간의 반응이 더욱 저해되게 된다. 이 때문에, 산화알루미늄(21)과 금속층(40)과 마그네슘 및 망간을 구비하는 산화물(52b) 간의 경계에 구리를 구비하는 산화물(41)이 Cu가 되는 일 없이 존재한다. 따라서, 실시예 1-1보다, 세라믹 판(20)과 금속층(40) 간의 접합 강도가 유지된다.
[0090] 이상에 의해, 실시예 1-2의 세라믹 적층 기판(10)은, 실시예 1-1의 경우와 비교하면, 세라믹 판(20)으로부터의 금속층(40)의 접합 강도 저하가 억제되어, 세라믹 판(20)에 대한 금속층(40)의 접합 강도가 향상된다.
[0091] (실시예 1-3의 세라믹 적층 기판)
실시예 1-3에서는, 세라믹 적층 기판(10)의 세라믹 판(20)이 도 4의 단계 S1a에서 산화마그네슘 분말을 코팅하지 않고 제조되고, 금속층(30, 40)이 습식 산화법에 의해 제조된 경우에 대해, 도 11, 도 12 및 도 13을 이용하여 설명한다. 도 11은, 제1 실시형태(실시예 1-3)의 세라믹 적층 기판의 단면 모식도이며, 도 12는, 제1 실시형태(실시예 1-3)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다. 도 11은, 도 2에 있어서의 파선으로 둘러싼 범위에 있어서의 마이크로 상태를 모식적으로 나타내고 있다. 또한, 도 12에서는, 도 2에 있어서, 금속층(30, 40) 사이에 고온하에서 고전압을 인가하였을 때의 마이크로 상태를 모식적으로 나타내고 있다.
[0092] 실시예 1-3의 세라믹 적층 기판(10)은, 도 11에 나타낸 바와 같이, 금속층(40), 중간층(50b), 세라믹 판(20), 중간층(50a), 금속층(30)이 아래로부터 순서대로 적층되어 구성되어 있다.
[0093] 세라믹 판(20)은, 실시예 1-1 및 실시예 1-2와는 달리, 도 4의 단계 S1a에 있어서 산화마그네슘 분말을 코팅하지 않고 제조된 것이다. 또한, 금속층(30, 40)은, 실시예 1-2와 마찬가지로, 도 4의 단계 S1b에 있어서 습식 산화법에 의해 제조된 것이다. 세라믹 판(20)은, 제2 산화물로서, 산화알루미늄(21)의 입자 사이(입계 및 삼중점)에 실리콘을 구비하는 산화물(22)과 산화나트륨(23)을 포함한다.
[0094] 또한, 금속층(30, 40)은, 구리를 주성분으로 하여 구성되어 있다. 중간층(50a, 50b)은, 제1 산화물로서, 망간을 구비하는 산화물(53a, 53b)(Mn-O)을 각각 포함하고 있다. 망간을 구비하는 산화물(53a, 53b)은, 중간층(50a, 50b)에 있어서, 세라믹 판(20)의 표면측 및 이면측에 각각 많이 형성되어 있다. 또한, 금속층(30, 40)과 세라믹 판(20)과 망간을 구비하는 산화물(53a, 53b)의 경계에 구리를 구비하는 산화물인 구리를 구비하는 산화물(31, 41)이 각각 형성되어 있다.
[0095] (신뢰성 시험 전의) 세라믹 적층 기판(10)에서는, 망간을 구비하는 산화물(53a, 53b)이 너무 많으면, 세라믹 판(20)과 금속층(30, 40) 간의 접합 강도가 저하되어 버린다. 이 때문에, 망간을 구비하는 산화물(53a, 53b)을 포함하는 중간층(50a, 50b)은, 세라믹 판(20)과 금속층(30, 40) 간의 접합면에 대해, 10％ 이상, 80％ 이하를 덮도록 형성되는 것이 바람직하며, 20％ 이상, 50％ 이하인 것이 보다 바람직하다.
[0096] 이러한 세라믹 적층 기판(10)에 대해서도 벗겨내기 강도의 평가 시험을 실시하였다. 실시예 1-3에 대한 평가 결과는, 도 13에 나타낸 바와 같이, 세라믹 적층 기판(10)의 표면에서 「Excellent」, 이면에서 「Very Good」으로 되어 있다. 즉, 세라믹 적층 기판(10)은 신뢰성 시험을 실시하더라도, 제1 실시형태에 비해, 금속층(40)의 세라믹 판(20)의 이면에 대한 접합력이 어느 정도 개선되어, 접합성 저하가 억제되어 있다. 그 이유는 현시점에서는 아직 충분히 해명되어 있지 않으며, 또한, 이론에 구속되는 것은 아니지만, 이하와 같이 생각할 수 있다.
[0097] 신뢰성 시험 후의 세라믹 적층 기판(10)은 도 12에 나타낸 바와 같은 조성이 된다. 고온하에서, 금속층(30, 40)에 고전위(양극) 및 저전위(음극)의 전압이 인가됨으로써, 산화나트륨(23)(도 11을 참조)이, 나트륨 이온(24)과 산소 이온(25)으로 분리된다. 나트륨 이온(24)은, 산화알루미늄(21)의 입계 및 삼중점의 실리콘을 구비하는 산화물(22)을 통과하여, 음극인 저전위의 금속층(40)측으로 이동한다. 또한, 산소 이온(25)은, 산화알루미늄(21)의 입계의 실리콘을 구비하는 산화물(22)을 통과하여, 양극인 고전위의 금속층(30)측으로 이동한다.
[0098] 양극으로 이동한 산소 이온(25)은, 금속층(30)의 구리와 반응하여, 구리를 구비하는 산화물(31)을 형성한다. 이와 같이, 양극에서는, 구리를 구비하는 산화물(31)이 증가하여, 산화알루미늄(21) 및 실리콘을 구비하는 산화물(22) 각각에 대해 접합력이 향상된다.
[0099] 다른 한편, 음극으로 이동한 나트륨 이온(24)은, 망간을 구비하는 산화물(53b)이 존재하지 않는 부분에서는, 구리를 구비하는 산화물(41)(도 11을 참조)과 반응하여, 산화구리를 환원시키고, 나트륨 이온(24)과 반응한 음극의 구리를 구비하는 산화물(41)은 Cu가 되어, 금속층(40)에 포함된다. 또한, 나트륨 이온(24)은 산화되어, 산화나트륨이 된다. 이와 같이, 산화알루미늄(21) 및 실리콘을 구비하는 산화물(22) 각각에 대해 접합력이 큰 구리를 구비하는 산화물(41)이 감소된다. 또한, 음극의 금속층(40)의 경계 근방의 실리콘을 구비하는 산화물(22)의 입계 및 삼중점에 있어서, 나트륨 이온(산화나트륨(23))의 농도가 증가하여, 산화알루미늄(21)의 입자의 이탈이 생기기 쉬워진다.
[0100] 그런데, 실시예 1-3의 세라믹 적층 기판(10)은, 산화망간(27)이 중간층(50a, 50b)에 배치되어 있다. 이 때문에, 나트륨 이온(24)이 구리를 구비하는 산화물(41)과 반응하는 것을 차단한다. 따라서, 망간을 구비하는 산화물(53b)이 형성되어 있는 부분에는, 구리를 구비하는 산화물(41)이 Cu가 되는 일 없이 존재한다. 또한, 산화망간(27)이 산화알루미늄(21)의 입계 및 삼중점에 배치되어 있다. 이 때문에, 입계의 실리콘을 구비하는 산화물(22)의 일부의 이동 루트가 차단되어, 일부의 나트륨 이온(24)의 이동이 차단된다. 따라서, 나트륨 이온(24)과 구리를 구비하는 산화물(41) 간의 반응이 억제된다. 따라서, 이 부분에 있어서는, 세라믹 판(20)과 금속층(40) 간의 접합 강도가 유지된다. 또한, 이때의 접합 강도는, 실시예 1-3보다 클 것으로 생각된다.
[0101] 이상에 의해, 실시예 1-3의 세라믹 적층 기판(10)은, 실시예 1-1의 경우와 비교하면, 세라믹 판(20)으로부터의 금속층(40)의 접합 강도의 저하가 억제되어, 세라믹 판(20)에 대한 금속층(40)의 접합 강도가 향상된다.
[0102] [제2 실시형태]
제2 실시형태의 세라믹 적층 기판(10)에 포함되는 세라믹 판(20)은, 제1 실시형태의 세라믹 판(20)에 대해, 추가로, 산화지르코늄(ZrO2)이 포함되어 있다. 제2 실시형태에서도, 제1 실시형태의 반도체 장치(1)(도 1 및 도 2)에 근거하여 설명한다.
[0103] (반도체 장치의 제조 방법)
제2 실시형태의 세라믹 적층 기판(10)도 또한, 제1 실시형태의 도 4의 제조 방법의 플로차트에 따라 제조된다. 제2 실시형태에서도, 세라믹 적층 기판(10)을 제조함에 있어서, 우선, 세라믹 판 및 금속박을 제작한다(단계 S1a, S1b). 이 단계 S1a, S1b는 어느 쪽을 먼저 실시해도 된다.
[0104] 세라믹 판의 제작에 대해 설명한다(단계 S1a). 우선, 산화알루미늄(Al2O3) 분말에 산화실리콘(SiO2) 분말과 함께, 산화지르코늄(ZrO2) 분말을 첨가하고, 바인더 등과 함께 교반하여 판 형상으로 성형한다. 판 형상으로 성형된 성형물의 표면에 산화마그네슘(MgO) 분말을 코팅하고, 소정의 온도로, 소정 시간 동안, 소성한다. 이와 같이 하여 소성되어 형성된 세라믹 판은 세라믹 입자로서 산화알루미늄을 포함하고, 세라믹 입자의 입계 및 삼중점에 지르코늄을 구비하는 산화물 및 실리콘을 구비하는 산화물(제2 산화물)을 포함하고, 그리고, 표면에는, 마그네슘을 구비하는 산화물이 형성된다. 또한, 세라믹 입자의 입계 및 삼중점에 마그네슘을 구비하는 산화물이 형성되어 있어도 된다. 지르코늄을 구비하는 산화물이 있음으로써, 지르코늄을 구비하는 산화물이 없는 경우에 비해 항절(抗折) 강도를 높일 수 있다.
[0105] 제2 실시형태의 세라믹 판(20)을 제조하려면, 산화지르코늄(ZrO2) 분말에 더해, 산화이트륨(Y2O3), 산화마그네슘(MgO), 혹은, 산화칼슘(CaO)의 분말을 첨가해도 된다. 또는, 산화지르코늄(ZrO2) 분말 대신에 부분 안정화 지르코니아의 분말을 첨가해도 된다. 이렇게 함으로써, 세라믹 판(20)은 세라믹 입자로서 산화알루미늄을 포함하고, 세라믹 입자의 입계 및 삼중점에 부분 안정화 지르코니아와 실리콘을 구비하는 산화물(제2 산화물)을 포함한다. 이 경우의 부분 안정화 지르코니아는, 바람직하게는, 산화지르코늄(ZrO2)으로 환산한 지르코니아에 대해, 산화이트륨(Y2O3)으로 환산한 이트륨이, 2.5mol％ 이상, 3.5mol％ 이하 포함되어 있다. 이렇게 함으로써, 산화지르코늄만인 경우에 비해, 항절 강도를 더욱 높일 수 있다. 또한, 세라믹 입자의 평균 입경은, 0.5μm 이상, 25μm 이하이다. 보다 바람직하게는, 1μm 이상, 10μm 이하이다.
[0106] 세라믹 판(20)에서는, 산화알루미늄의 함유량이, 산화물 환산으로 전체의 80wt％ 이상, 95wt％ 이하이며, 보다 바람직하게는, 84wt％ 이상, 92wt％ 이하이다. 또한, 지르코늄을 구비하는 산화물의 함유량이, 산화물 환산된 전체량에 대한 산화지르코늄(ZrO2) 환산으로, 전체의 5.0wt％ 이상, 20.0wt％ 이하이며, 보다 바람직하게는, 8wt％ 이상, 16wt％ 이하 포함되어 있다. 또한, 세라믹 판(20)에 대해, 실리콘을 구비하는 산화물의 함유량은, 산화물 환산된 전체량에 대한 산화실리콘(SiO2) 환산으로, 0.01wt％ 이상, 3.0wt％ 이하이며, 보다 바람직하게는, 1.0wt％ 이상, 3.0wt％ 이하이다. 실리콘을 구비하는 산화물의 함유량이 너무 적으면 세라믹 판에 공극이 많이 남아, 깨지기 쉬워진다. 또한, 너무 많으면 세라믹 판의 열전도성이 저하되어, 방열성(放熱性)이 나빠진다.
[0107] 또한, 제2 실시형태의 세라믹 판(20)에서도, 세라믹 입자, 마그네슘을 구비하는 산화물, 실리콘을 구비하는 산화물, 지르코늄을 구비하는 산화물 이외에도, 제조에 이용되는 다양한 재료를 포함한다. 이러한 재료의 일례로서, 나트륨을 구비하는 산화물이 있다. 예컨대, 산화나트륨이 있다. 세라믹 판(20)에 대해, 나트륨을 구비하는 산화물의 함유량은, 산화물 환산된 전체량에 대한 산화나트륨(Na2O) 환산으로, 0.001wt％ 이상, 0.2wt％ 이하이며, 보다 바람직하게는, 0.002wt％ 이상, 0.2wt％ 이하이다. 나트륨을 구비하는 산화물의 함유량이 너무 적으면, 세라믹 원료 분말의 정제가 곤란해진다. 또한, 너무 많으면, β-알루미나가 형성되어, 절연성 저하나 강도 저하가 일어나기 쉬워진다. 세라믹 판(20)에서는, 바람직하게는, β-알루미나를 포함하지 않는다.
[0108] 단계 S1b의 금속박의 형성은 제1 실시형태와 동일하게 실시된다. 또한, 단계 S2 이후의 제조 방법은, 제2 실시형태의 단계 S1a에서 제작된 세라믹 판을 이용하여 제1 실시형태와 동일하게 실시된다.
[0109] 이상에 의해, 세라믹 판(20)과 금속층(30, 40) 사이에 중간층(50a, 50b)이 포함되는 세라믹 적층 기판(10)이 제조된다. 이러한 세라믹 적층 기판(10)에서는, 중간층(50a, 50b)에 의해 금속층(30, 40)과 세라믹 판(20) 간의 접합성 저하가 억제된다. 또한, 제2 실시형태의 단계 S1a에 있어서, 산화마그네슘 분말의 코팅을 행하였을 경우, 세라믹 적층 기판(10)에서는, 세라믹 판(20)과 중간층(50a, 50b)에 있어서의 마그네슘을 구비하는 산화물의 함유량은, 산화물 환산된 전체량에 대해 산화마그네슘(MgO) 환산으로, 0.1wt％ 이상, 1.5wt％ 이하이다. 나아가, 이 경우, 산화마그네슘(MgO) 환산한 마그네슘의 함유량은, 산화지르코늄(ZrO2) 환산한 지르코늄의 함유량에 대해, 2.0wt％ 이상, 20.0wt％ 이하이며, 보다 바람직하게는, 7.5wt％ 이상, 15wt％ 이하이다. 제2 실시형태의 단계 S1a에 있어서, 산화마그네슘 분말의 코팅을 행하지 않은 경우, 세라믹 적층 기판(10)에서는, 마그네슘은 포함되지 않는다(측정 하한인 0.01wt％ 미만임). 또한, 단계 S1b에 있어서, 망간 함유 용액을 이용한 습식 산화법을 행하였을 경우, 세라믹 적층 기판(10)에서는, 세라믹 판(20)과 중간층(50a, 50b)에 있어서의 산화망간의 함유량은, 0.01wt％ 이상, 0.15wt％ 이하이다. 나아가, 이 경우, 산화망간 환산한 망간의 함유량은, 산화지르코늄 환산한 지르코늄의 함유량에 대해, 0.05wt％ 이상, 2wt％ 이하이며, 보다 바람직하게는, 0.2wt％ 이상, 0.8wt％ 이하이다. 단계 S1b에 있어서, 망간 함유 용액을 이용한 습식 산화법을 행하지 않은 경우, 세라믹 적층 기판(10)에서는, 망간의 함유는 확인되지 않고, 측정 하한인 0.01wt％ 미만이다.
[0110] 또한, 제2 실시형태에서도, 이에 한정되지 않고, 세라믹 판 제작(단계 S1a) 및 금속박 형성(단계 S1b) 시에, 세라믹 판 혹은 금속박에 스퍼터링 또는 증착으로 마그네슘, 혹은 마그네슘을 구비하는 산화물을 형성하는 것으로도, 중간층(50a, 50b)에 마그네슘을 구비하는 산화물을 형성할 수 있다. 세라믹 판 제작 공정(단계 S1a)에 있어서, 판 형상 성형물의 표면에 마그네슘, 혹은 마그네슘을 구비하는 분말 혹은 용액을 코팅하여, 소성해도 된다.
[0111] 이하에서는, 산화알루미늄 및 산화지르코늄을 주성분으로 하는 세라믹 판을 포함하는 세라믹 적층 기판(10)에 있어서, 중간층(50a, 50b)에 따른 실시예 2-1∼2-3에 대해 설명한다. 또한, 제2 실시형태에서도, 제1 실시형태와 동일한 신뢰성 시험을 행한다.
[0112] (비교예 2의 세라믹 적층 기판)
이하에서는, 제2 실시형태의 세라믹 판(20)에 대해, 중간층(50a, 50b)에 의한 금속층(30, 40)의 접합성 저하의 억제를 설명함에 있어서, 우선, 비교예 2로서, 중간층(50a, 50b)을 포함하지 않는 세라믹 적층 기판(10)에 대해, 도 14 및 도 15를 이용하여 설명한다. 도 14는, 비교예 2의 세라믹 적층 기판의 단면 모식도이며, 도 15는, 비교예 2의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다. 또한, 도 14는, 도 2에 있어서의 파선으로 둘러싼 범위에 있어서의 마이크로 상태를 모식적으로 나타내고 있다. 또한, 도 15에서는, 도 2에 있어서, 고온하에서 금속층(30, 40)의 사이에 고전압을 인가하였을 때의 마이크로 상태를 모식적으로 나타내고 있다.
[0113] 비교예 2의 세라믹 판(120)은, 도 4의 단계 S1a(제2 실시형태)에 있어서 산화마그네슘 분말을 코팅하지 않고 제조된 것이다. 또한, 금속층(30, 40)은, 도 4의 단계 S1b에 있어서 건식 산화법에 의해 제조된 것이다.
[0114] 이와 같이 하여 제조된 세라믹 적층 기판(100)은, 도 14에 나타낸 바와 같이, 금속층(40), 세라믹 판(120), 금속층(30)이 아래로부터 순서대로 적층되어 구성되어 있다. 세라믹 판(120)은, 제2 산화물로서, 산화알루미늄(21)의 입자 사이(입계 및 삼중점)에 실리콘을 구비하는 산화물(22)과 산화지르코늄(28)을 포함한다. 나아가, 산화나트륨(23)을 포함해도 된다. 또한, 산화지르코늄(28) 대신에, 지르코늄을 구비하는 산화물이어도 되며, 예컨대, 부분 안정화 지르코니아여도 된다. 또한, 금속층(30, 40)은, 제1 실시형태와 마찬가지로, 구리를 주성분으로 하여 구성되어 있다.
[0115] 비교예의 세라믹 적층 기판(100)은, 마그네슘 및 망간을 포함하지 않는다. 즉, 이와 같이 하여 제조된 세라믹 적층 기판(100)은, 마그네슘, 망간 중 적어도 어느 하나를 구비하는 산화물을 포함하는 중간층(50a, 50b)이 형성되어 있지 않다.
[0116] 이러한 세라믹 적층 기판(100)에 대해서도 또한 제1 실시형태와 동일한 벗겨내기 강도의 평가 시험을 실시하였다. 평가 결과는, 세라믹 판의 표면 및 이면에 있어서, 모두 「Not Good」이었다(표의 도시는 생략함). 그 이유는 현시점에서는 아직 충분히 해명되어 있지 않으며, 또한, 이론에 구속되는 것은 아니지만, 이하와 같이 생각할 수 있다.
[0117] 도 15에 나타낸 바와 같이, 비교예 2의 세라믹 적층 기판(100)은, 고온하에서, 금속층(30, 40)에 고전위(양극) 및 저전위(음극)의 전압이 인가된다. 이에 의해, 음극측의 금속층(40)과 세라믹 판(120)의 산화지르코늄(28) 간의 경계에 형성되어 있는 구리를 구비하는 산화물(41)(Cu-O)이 환원된다. 예컨대, CuO+2e(전자)→Cu+O2-의 반응이 생긴다. 이 때문에, 음극측에서는, 구리를 구비하는 산화물(41)이 감소하여, 금속층(40)과 세라믹 적층 기판(10)의 접합력이 저하된다. 그리고, 구리를 구비하는 산화물(41)(Cu-O)의 환원에 의해 생성된 산소 이온(25)은, 산화알루미늄(21)의 입계 및 삼중점의 산화지르코늄(28)을 통과하여, 양극인 고전위의 금속층(30)측으로 이동한다. 양극으로 이동한 산소 이온(25)은, 금속층(30)의 구리와 반응하여, 구리를 구비하는 산화물(31)을 성장시킨다. 예컨대, Cu+O2-→CuO+2e(전자)의 반응이 생긴다. 이 때문에, 양극에서는, 구리를 구비하는 산화물(31)이 과잉되게 증가하여, 금속층(30)과 세라믹 적층 기판(10)의 접합력이 저하된다.
[0118] 제2 실시형태에 있어서의 비교예 2의 세라믹 적층 기판(100)의 세라믹 판(120)에서는, 이미 기술한 바대로, 산소 이온의 이동이 산화지르코늄에 의해 촉진된다. 이 때문에, 음극측에서 환원이 진행되고, 양극측에서는 산화가 진행되게 된다. 따라서, 제1 실시형태에 있어서의 비교예 1보다 더 세라믹 적층 기판(100)에 대한 금속층(30, 40)의 접합 강도가 저하되어 버린다.
[0119] (실시예 2-1의 세라믹 적층 기판)
다음으로, 중간층(50a, 50b)을 포함하는 세라믹 적층 기판(10)에 대해, 도 16 및 도 17을 이용하여 설명한다. 참고로, 실시예 2-1은, 실시예 1-1에 대응하고 있다. 도 16은, 제2 실시형태(실시예 2-1)의 세라믹 적층 기판의 단면 모식도이며, 도 17은, 제2 실시형태(실시예 2-1)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다. 또한, 도 16은, 도 2에 있어서의 파선으로 둘러싼 범위에 있어서의 마이크로 상태를 모식적으로 나타내고 있다. 또한, 도 17에서는, 도 2에 있어서, 고온하에서 금속층(30, 40)의 사이에 고전압을 인가하였을 때의 마이크로 상태를 모식적으로 나타내고 있다.
[0120] 실시예 2-1의 세라믹 적층 기판(10)은, 도 16에 나타낸 바와 같이, 금속층(40), 중간층(50b), 세라믹 판(20), 중간층(50a), 금속층(30)이 아래로부터 순서대로 적층되어 구성되어 있다.
[0121] 세라믹 판(20)은, 도 4의 단계 S1a(제2 실시형태)에 있어서 산화마그네슘 분말을 코팅하여 제조된 것이다. 또한, 금속층(30, 40)은, 도 4의 단계 S1b에 있어서 건식 산화법에 의해 제조된 것이다.
[0122] 세라믹 판(20)은, 제2 산화물로서, 산화알루미늄(21)의 입자 사이(입계 및 삼중점)에 실리콘을 구비하는 산화물(22)과 산화지르코늄(28)을 포함한다. 나아가, 산화나트륨(23)이나 산화마그네슘을 포함해도 된다. 또한, 산화지르코늄(28) 대신에, 지르코늄을 구비하는 산화물이어도 되며, 예컨대, 부분 안정화 지르코니아여도 된다.
[0123] 또한, 금속층(30, 40)은, 제1 실시형태와 마찬가지로, 구리를 주성분으로 하여 구성되어 있다. 중간층(50a, 50b)은, 제1 산화물로서, 마그네슘을 구비하는 산화물(51a, 51b)을 각각 포함하고 있다. 마그네슘을 구비하는 산화물(51a, 51b)은, 중간층(50a, 50b)에 있어서, 세라믹 판(20)의 표면측 및 이면측에 각각 많이 형성되어 있다. 나아가, 금속층(30, 40) 및 세라믹 판(20)의 경계, 그리고, 마그네슘을 구비하는 산화물(51a, 51b)과 금속층(30, 40)과 세라믹 판(20) 간의 경계에 구리를 구비하는 산화물(31, 41)이 각각 형성되어 있다.
[0124] (신뢰성 시험 전의) 세라믹 적층 기판(10)에서는, 마그네슘을 구비하는 산화물(51a, 51b)이 너무 많으면, 세라믹 판(20)과 금속층(30, 40) 간의 접합 강도가 저하되어 버린다. 이 때문에, 마그네슘을 구비하는 산화물(51a, 51b)을 포함하는 중간층(50a, 50b)은, 세라믹 판(20)과 금속층(30, 40) 간의 접합면에 대해, 10％ 이상, 80％ 이하를 덮도록 형성되는 것이 바람직하고, 20％ 이상, 50％ 이하인 것이 보다 바람직하다.
[0125] 이러한 세라믹 적층 기판(10)에 대해서도 벗겨내기 강도의 평가 시험을 실시하였다. 실시예 2-1에 대한 평가 결과는, 세라믹 적층 기판(10)의 표면에서 「Good」, 이면에서 「Good」이었다. 즉, 세라믹 적층 기판(10)은, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력이 비교예에 비해 어느 정도 개선되어, 접합성 저하가 억제되어 있다. 그 이유는 현시점에서는 아직 충분히 해명되어 있지 않으며, 또한, 이론에 구속되는 것은 아니지만, 이하와 같이 생각할 수 있다.
[0126] 도 17에 나타낸 바와 같이, 실시예 2-1의 세라믹 적층 기판(10)은, 고온하에서, 금속층(30, 40)에 고전위(양극) 및 저전위(음극)의 전압이 인가되고 있다. 마그네슘을 구비하는 산화물(51b)을 포함하는 중간층(50b)이 존재하지 않는 부분에서는, 음극측의 금속층(40)과 세라믹 판(20)의 산화지르코늄(28) 간의 경계에 있어서 구리를 구비하는 산화물(41)(Cu-O)이 환원된다. 그런데, 세라믹 적층 기판(10)은, 비교예 2와는 달리, 음극측에 마그네슘을 구비하는 산화물(51b)을 포함하는 중간층(50b)이 배치되어 있다. 이 때문에, 음극측에 있어서, 중간층(50b)이 형성된 부분에서는, 산화지르코늄(28)과 구리를 구비하는 산화물(41)(Cu-O)이 직접 접촉하지 않아, 구리를 구비하는 산화물(41)의 환원이 억제된다. 즉, 중간층(50b)이 구리를 구비하는 산화물(41)의 환원을 차단한다. 따라서, 중간층(50b)이 형성되어 있는 부분에는, 구리를 구비하는 산화물(41)이 구리가 되는 일 없이 존재한다. 또한, 음극에 있어서의 환원이 억제되기 때문에, 산소 이온의 발생이 적어, 양극측에 있어서도 금속층(30)과 세라믹 판(20) 간의 경계에 있어서 구리가 과잉되게 산화되는 것이 억제된다. 따라서, 음극측에 마그네슘을 구비하는 산화물(51b)을 포함하는 중간층(50b)이 형성되어 있음으로써, 비교예 2에 비해, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력이 어느 정도 개선되어, 접합성 저하가 억제되어 있다.
[0127] 또한, 산화마그네슘(26)은, 입계 및 삼중점에 존재하고 있어도 된다. 이렇게 함으로써, 입계에서의 산소 이온의 이동 루트가 일부 차단된다. 이에 의해서도, 양극 및 음극에 있어서의 산화 환원 반응이 억제된다. 또한, 세라믹 적층 기판(10)은, 양극측에 마그네슘을 구비하는 산화물(51a)을 포함하는 중간층(50a)이 형성되어 있어도 된다. 이렇게 함으로써, 양극측에 있어서, 중간층(50b)이 형성된 부분에서는, 산화지르코늄(28)과 구리를 구비하는 산화물(31)(Cu-O)이 직접 접촉하지 않아, 금속층(30)의 산화가 억제된다. 즉, 중간층(50a)이 금속층(30)의 산화를 차단한다. 이렇게 함으로써, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력이 더욱 개선되어, 접합성 저하가 억제되어 있다.
[0128] 이상에 의해, 실시예 2-1의 세라믹 적층 기판(10)은, 실시예 1-1과 마찬가지로, 세라믹 판(20)으로부터의 금속층(40)의 접합 강도의 저하가 억제되어, 세라믹 판(20)에 대한 금속층(40)의 접합 강도가 향상된다. 실시예 2-1도 또한, 실시예 1-1과 마찬가지로, 세라믹 적층 기판(10)에서는, 적어도, 세라믹 판(20)의 이면(저전위측)과 금속층(40) 사이에 중간층(50b)이 있으면, 금속층(40)의 접합성 저하가 억제되어, 세라믹 적층 기판(10)의 열화를 방지할 수 있다.
[0129] (실시예 2-2의 세라믹 적층 기판)
실시예 2-2에서는, 세라믹 적층 기판(10)의 세라믹 판(20)이 도 4의 단계 S1a(제2 실시형태)에서 산화마그네슘 분말을 코팅하여 제조되고, 금속층(30, 40)이 습식 산화법에 의해 제조된 경우에 대해, 도 18 및 도 19를 이용하여 설명한다. 도 18은, 제2 실시형태(실시예 2-2)의 세라믹 적층 기판의 단면 모식도이며, 도 19는, 제2 실시형태(실시예 2-2)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다. 참고로, 도 18은, 도 2에 있어서의 파선으로 둘러싼 범위에 대응하는 부분에 있어서의 마이크로 상태를 모식적으로 나타내고 있다. 또한, 도 19에서는, 도 2에 있어서, 금속층(30, 40)의 사이에 고온하에서 고전압을 인가하였을 때의 마이크로 상태를 모식적으로 나타내고 있다.
[0130] 실시예 2-2의 세라믹 적층 기판(10)은, 도 18에 나타낸 바와 같이, 금속층(40), 중간층(50b), 세라믹 판(20), 중간층(50a), 금속층(30)이 아래로부터 순서대로 적층되어 구성되어 있다.
[0131] 세라믹 판(20)은, 실시예 2-1과 마찬가지로 도 4의 단계 S1a(제2 실시형태)에 있어서 산화마그네슘 분말을 코팅하여 제조된 것이다. 또한, 금속층(30, 40)은, 실시예 2-1과는 달리, 도 4의 단계 S1b에 있어서 습식 산화법에 의해 제조된 것이다.
[0132] 세라믹 판(20)은, 제2 산화물로서, 산화알루미늄(21)의 입자 사이(입계 및 삼중점)에 실리콘을 구비하는 산화물(22)과 산화지르코늄(28)을 포함한다. 나아가, 산화나트륨(23)이나 산화마그네슘을 포함해도 된다. 또한, 산화지르코늄(28) 대신에, 지르코늄을 구비하는 산화물이어도 되며, 예컨대, 부분 안정화 지르코니아여도 된다.
[0133] 또한, 금속층(30, 40)은, 구리를 주성분으로 하여 구성되어 있다. 중간층(50a, 50b)은, 실시예 1-2와 마찬가지로, 제1 산화물로서, 마그네슘 및 망간을 구비하는 산화물(52a, 52b)을 각각 포함하고 있다. 마그네슘 및 망간을 구비하는 산화물(52a, 52b)은, 중간층(50a, 50b)에 있어서, 세라믹 판(20)의 표면측 및 이면측에 각각 많이 형성되어 있다. 또한, 금속층(30, 40)과 세라믹 판(20)과 마그네슘 및 망간을 구비하는 산화물(52a, 52b)의 경계에 구리를 구비하는 산화물(31, 41)이 각각 형성되어 있다.
[0134] 실시예 2-1에 있어서, (신뢰성 시험 전의) 세라믹 적층 기판(10)에서는, 중간층(50a, 50b)의 덮는 범위를 제한하여, 세라믹 판(20)과 금속층(30, 40) 간의 접합 강도를 높일 수가 없었다. 실시예 2-2에서는, 마그네슘 및 망간을 구비하는 산화물(52a, 52b)을 포함하는 중간층(50a, 50b)을 넓게 형성할 수 있다. 이에 따라, 실시예 2-1보다, 세라믹 판(20)과 금속층(30, 40) 간의 접합 강도를 높일 수 있다. 이러한 중간층(50a, 50b)은, 세라믹 판(20)과 금속층(30, 40) 간의 접합면에 대해, 20％ 이상, 80％ 이하를 덮도록 형성되는 것이 바람직하다.
[0135] 이러한 세라믹 적층 기판(10)에 대해서도 벗겨내기 강도의 평가 시험을 실시하였다. 실시예 2-2에 대한 평가 결과는, 세라믹 적층 기판(10)의 표면에서 「Excellent」, 이면에서 「Excellent」였다. 즉, 세라믹 적층 기판(10)은, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력 저하가 비교예에 비해, 큰폭으로 억제되어 있다. 나아가, 실시예 2-1보다, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력 저하가 억제되어 있다. 그 이유는 현시점에서는 아직 충분히 해명되어 있지 않으며, 또한, 이론에 구속되는 것은 아니지만, 이하와 같이 생각할 수 있다.
[0136] 도 19에 나타낸 바와 같이, 실시예 2-2의 세라믹 적층 기판(10)은, 고온하에서, 금속층(30, 40)에 고전위(양극) 및 저전위(음극)의 전압이 인가되고 있다. 세라믹 적층 기판(10)은, 음극측에 마그네슘 및 망간을 구비하는 산화물(52b)을 포함하는 중간층(50b)이 배치되어 있다. 이 때문에, 음극측에 있어서, 중간층(50b)이 형성된 부분에서는, 산화지르코늄(28)과 구리를 구비하는 산화물(41)(Cu-O)이 직접 접촉하지 않아, 구리를 구비하는 산화물(41)의 환원이 억제된다. 즉, 중간층(50b)이 구리를 구비하는 산화물(41)의 환원을 차단한다. 따라서, 중간층(50b)이 형성되어 있는 부분에는, 구리를 구비하는 산화물(41)이 구리가 되는 일 없이 존재한다. 또한, 음극에 있어서의 환원이 억제되기 때문에, 산소 이온의 발생이 적어, 양극측에 있어서도 금속층(30)과 세라믹 판(20) 간의 경계에서 구리가 과잉되게 산화되는 것이 억제된다. 따라서, 음극측에 마그네슘 및 망간을 구비하는 산화물(52b)을 포함하는 중간층(50b)이 형성되어 있음으로써, 비교예 2에 비해, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력이 큰폭으로 개선되어, 접합성 저하가 억제되어 있다. 나아가, 실시예 2-1 및 후술하는 실시예 2-3보다, 환원을 차단하기 때문에, 실시예 2-1, 2-3보다, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력 저하가 억제되어 있는 것으로 생각된다.
[0137] 또한, 산화마그네슘(26)이 입계 및 삼중점에 존재하고 있어도 된다. 이렇게 함으로써, 입계에서의 산소 이온의 이동 루트가 일부 차단된다. 이에 의해서도, 양극 및 음극에 있어서의 산화 환원 반응이 억제된다. 또한, 세라믹 적층 기판(10)은, 양극측에 마그네슘 및 망간을 구비하는 산화물(52a)을 포함하는 중간층(50a)이 형성되어 있어도 된다. 이렇게 함으로써, 양극측에 있어서, 중간층(50b)이 형성된 부분에서는, 산화지르코늄(28)과 구리를 구비하는 산화물(31)(Cu-O)이 직접 접촉하지 않아, 금속층(30)의 산화가 억제된다. 즉, 중간층(50a)이 금속층(30)의 산화를 차단한다. 이렇게 함으로써, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력이 더욱 개선되어, 접합성 저하가 억제되어 있다.
[0138] 이상에 의해, 실시예 2-2의 세라믹 적층 기판(10)은, 실시예 2-1 및 후술하는 실시예 2-3의 경우와 비교하면, 세라믹 판(20)으로부터의 금속층(40)의 접합 강도의 저하가 더욱 억제되어, 세라믹 판(20)에 대한 금속층(40)의 접합 강도가 향상된다.
[0139] (실시예 2-3의 세라믹 적층 기판)
실시예 2-3에서는, 세라믹 적층 기판(10)의 세라믹 판(20)이 도 4의 단계 S1a(제2 실시형태)에서 산화마그네슘 분말을 코팅하지 않고 제조되고, 금속층(30, 40)이 습식 산화법에 의해 제조된 경우에 대해, 도 20 및 도 21을 이용하여 설명한다. 도 20은, 제2 실시형태(실시예 2-3)의 세라믹 적층 기판의 단면 모식도이며, 도 21은, 제2 실시형태(실시예 2-3)의 세라믹 적층 기판에 대해 고온하에서 고전압을 인가하였을 때의 단면 모식도이다. 참고로, 도 20은, 도 2에 있어서의 파선으로 둘러싼 범위에 있어서의 마이크로 상태를 모식적으로 나타내고 있다. 또한, 도 21에서는, 도 2에 있어서, 금속층(30, 40)의 사이에 고온하에서 고전압을 인가하였을 때의 마이크로 상태를 모식적으로 나타내고 있다.
[0140] 실시예 2-3의 세라믹 적층 기판(10)은, 도 20에 나타낸 바와 같이, 금속층(40), 중간층(50b), 세라믹 판(20), 중간층(50a), 금속층(30)이 아래로부터 순서대로 적층되어 구성되어 있다.
[0141] 세라믹 판(20)은, 실시예 2-1, 2-2와는 달리, 도 4의 단계 S1a(제2 실시형태)에서 산화마그네슘 분말을 코팅하지 않고 제조된 것이다. 또한, 금속층(30, 40)은, 실시예 2-2와 마찬가지로 도 4의 단계 S1b에서 습식 산화법에 의해 제조된 것이다.
[0142] 세라믹 판(20)은, 제2 산화물로서, 산화알루미늄(21)의 입자 사이(입계 및 삼중점)에 실리콘을 구비하는 산화물(22)과 산화지르코늄(28)을 포함한다. 나아가, 산화나트륨(23)을 포함해도 된다. 또한, 산화지르코늄(28) 대신에, 지르코늄을 구비하는 산화물이어도 되며, 예컨대, 부분 안정화 지르코니아여도 된다.
[0143] 또한, 금속층(30, 40)은, 구리를 주성분으로 하여 구성되어 있다. 중간층(50a, 50b)은, 제1 산화물로서, 망간을 구비하는 산화물(53a, 53b)을 각각 포함하고 있다. 망간을 구비하는 산화물(53a, 53b)은, 중간층(50a, 50b)에 있어서, 세라믹 판(20)의 표면측 및 이면측에 각각 많이 형성되어 있다. 나아가, 금속층(30, 40)과 세라믹 판(20)과 망간을 구비하는 산화물(53a, 53b)의 경계에 구리를 구비하는 산화물인 구리를 구비하는 산화물(31, 41)이 각각 형성되어 있다.
[0144] (신뢰성 시험 전의) 세라믹 적층 기판(10)에서는, 망간을 구비하는 산화물(53a, 53b)이 너무 많으면, 세라믹 판(20)과 금속층(30, 40) 간의 접합 강도가 저하되어 버린다. 이 때문에, 망간을 구비하는 산화물(53a, 53b)을 포함하는 중간층(50a, 50b)은, 세라믹 판(20)과 금속층(30, 40) 간의 접합면에 대해, 10％ 이상, 80％ 이하를 덮도록 형성되는 것이 바람직하고, 20％ 이상, 50％ 이하인 것이 보다 바람직하다.
[0145] 이러한 세라믹 적층 기판(10)에 대해서도 벗겨내기 강도의 평가 시험을 실시하였다. 실시예 2-2에 대한 평가 결과는, 세라믹 적층 기판(10)의 표면에서 「Excellent」, 이면에서 「Very Good」이었다. 즉, 세라믹 적층 기판(10)은, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력 저하가 비교예 2에 비해, 억제되어 있다. 또한, 실시예 2-1보다, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력 저하가 억제되어 있다. 그 이유는 현시점에서는 아직 충분히 해명되어 있지 않으며, 또한, 이론에 구속되는 것은 아니지만, 이하와 같이 생각할 수 있다.
[0146] 도 21에 나타낸 바와 같이, 실시예 2-3의 세라믹 적층 기판(10)은, 고온하에서, 금속층(30, 40)에 고전위(양극) 및 저전위(음극)의 전압이 인가되고 있다. 세라믹 적층 기판(10)은, 음극측에 망간을 구비하는 산화물(53b)을 포함하는 중간층(50b)이 배치되어 있다. 이 때문에, 음극측에 있어서, 중간층(50b)이 형성된 부분에서는, 산화지르코늄(28)과 구리를 구비하는 산화물(41)(Cu-O)이 직접 접촉하지 않아, 구리를 구비하는 산화물(41)의 환원이 억제된다. 즉, 중간층(50b)이 구리를 구비하는 산화물(41)의 환원을 차단한다. 따라서, 중간층(50b)이 형성되어 있는 부분에는, 구리를 구비하는 산화물(41)이 구리가 되는 일 없이 존재한다. 또한, 음극에 있어서의 환원이 억제되기 때문에, 산소 이온의 발생이 적어, 양극측에 있어서도 금속층(30)과 세라믹 판(20) 간의 경계에 있어서 구리가 과잉되게 산화되는 것이 억제된다. 따라서, 음극측에 망간을 구비하는 산화물(52b)을 포함하는 중간층(50b)이 형성되어 있음으로써, 비교예 2에 비해, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력이 개선되어, 접합성 저하가 억제되어 있다. 나아가, 실시예 2-1보다, 환원을 차단하기 때문에, 실시예 2-1보다, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력 저하가 억제되어 있는 것으로 생각된다.
[0147] 또한, 세라믹 적층 기판(10)은, 양극측에 망간을 구비하는 산화물(53a)을 포함하는 중간층(50a)이 형성되어 있어도 된다. 이렇게 함으로써, 양극측에 있어서, 중간층(50b)이 형성된 부분에서는, 산화지르코늄(28)과 구리를 구비하는 산화물(31)(Cu-O)이 직접 접촉하지 않아, 금속층(30)의 산화가 억제된다. 즉, 중간층(50a)이 금속층(30)의 산화를 차단한다. 이렇게 함으로써, 금속층(30, 40)의 세라믹 판(20)에 대한 접합력이 더욱 개선되어, 접합성 저하가 억제되어 있다.
[0148] 이상에 의해, 실시예 2-3의 세라믹 적층 기판(10)은, 실시예 2-1의 경우와 비교하면, 세라믹 판(20)으로부터의 금속층(40)의 접합 강도의 저하가 더욱 억제되어, 세라믹 판(20)에 대한 금속층(40)의 접합 강도가 향상된다.
[0149] [제3 실시형태]
제1 및 제2 실시형태에서 설명한 바와 같이, 세라믹 적층 기판(10)에 있어서, 금속판(30, 40) 중 한쪽(一方)이 고전위이고, 금속판(30, 40) 중 다른 쪽(他方)이 저전위인 경우, 적어도, 저전위인 금속판과 세라믹 판(20) 사이에 중간층이 형성된다. 이에 의해, 세라믹 판(20)에 대한(중간층이 형성된) 금속판의 박리가 억제된다.
[0150] 제3 실시형태에서는, 도 1∼도 3에 나타낸 반도체 장치(1)에 있어서, 반도체 장치(1)의 운전 시 및 정지 시의 세라믹 적층 기판(10)의 금속판(30, 40)에 생기는 전위차에 근거하여, 중간층이 필요해지는 영역에 대해 설명한다.
[0151] 우선, 반도체 장치(1)의 정지 시에 대해 설명한다. 반도체 장치(1)의 정지 시는, 반도체 칩(60a, 60b)의 제어 전극(61a, 61b)에 입력되는 제어 신호가 각각 오프이다. 따라서, 세라믹 적층 기판(10)에 있어서, 금속층(30a, 30b)이 고전위이고, 금속층(30d)이 저전위이다. 이때의 상측 아암부(A) 및 하측 아암부(B)를 각각 정지 상태라고 부른다. 또한, 이 반도체 장치(1)의 정지 시는, 후술하는 도 22의 (A), 도 23의 (A), 도 24의 (A)에 각각 대응한다.
[0152] 반도체 장치(1)의 구동 시에 대해 설명한다. 반도체 장치(1)의 구동 시는, 반도체 칩(60a)의 제어 전극(61a)에 입력되는 제어 신호가 온이며, 반도체 칩(60b)의 제어 전극(61b)에 입력되는 제어 신호가 오프이다. 따라서, 세라믹 적층 기판(10)에 있어서, 금속층(30a, 30b, 30c)이 고전위이고, 금속층(30d)이 저전위이다. 이때의 상측 아암부(A)를 구동 상태, 하측 아암부(B)를 정지 상태라고 부른다. 또한, 이 반도체 장치(1)의 구동 시는, 후술하는 도 22의 (B), 도 23의 (B), 도 24의 (B)의 경우에 각각 대응한다.
[0153] 또한, 반도체 장치(1)의 다른 구동 시는, 반도체 칩(60a)의 제어 전극(61a)이 오프이며, 반도체 칩(60b)의 제어 전극(61b)이 온이다. 따라서, 세라믹 적층 기판(10)에 있어서, 금속층(30a, 30b)이 고전위이고, 금속층(30c, 30d)이 저전위이다. 이때의 상측 아암부(A)를 정지 상태, 하측 아암부(B)를 구동 상태라고 부른다. 또한, 이 반도체 장치(1)의 구동 시는, 후술하는 도 22의 (C), 도 23의 (C), 도 24의 (C)의 경우에 각각 대응한다.
[0154] 다음으로, 세라믹 적층 기판(10)의 금속판(30, 40)의 전위별로 중간층을 필요로 하는 영역에 대해, 도 22∼도 25를 이용하여 설명한다. 도 22는, 제3 실시형태의 세라믹 적층 기판(이면 금속층이 저전위)의 중간층을 필요로 하는 영역을 설명하기 위한 도면이다. 도 23은, 제3 실시형태의 세라믹 적층 기판(이면 금속층이 고전위)의 중간층을 필요로 하는 영역을 설명하기 위한 도면이다. 도 24는, 제3 실시형태의 세라믹 적층 기판(이면 금속층이 부유 전위)의 중간층을 필요로 하는 영역을 설명하기 위한 도면이다. 도 25는, 제3 실시형태의 세라믹 적층 기판의 중간층을 필요로 하는 영역을 설명하기 위한 도면이다.
[0155] 참고로, 도 22∼도 24는, 도 2의 세라믹 적층 기판(10), 반도체 칩(60a, 60b), 외부 접속 단자(71∼75)를 간략하게 도시하고 있다. 설명에 필요한 구성 부품에만 부호가 붙어 있다. 도 22의 (A), 도 23의 (A), 도 24의 (A)는, 상부 아암부(A) 및 하부 아암부(B)가 정지 상태인 경우에 대응하고 있다. 도 22의 (B), 도 23의 (B), 도 24의 (B)는, 상부 아암부(A)가 구동 상태이고, 하부 아암부(B)가 정지 상태인 경우에 대응하고 있다. 도 22의 (C), 도 23의 (C), 도 24의 (C)는, 상부 아암부(A)가 정지 상태이고, 하부 아암부(B)가 구동 상태인 경우에 대응하고 있다. 도 22의 (D), 도 23의 (D), 도 24의 (D)는, 중간층의 형성 영역을 각각 나타내고 있다.
[0156] 도 22에 의해, 세라믹 적층 기판(10)에 있어서 이면 금속층인 금속층(40)이 저전위인 경우에 대해 설명한다. 이때, 상측 아암부(A) 및 하측 아암부(B)가 정지 상태인 경우는, 도 22의 (A)에 나타낸 바와 같이, 금속층(30a, 30b)이 고전위가 되고, 금속층(30d)이 저전위가 된다. 또한, 금속층(30c)은, 부유 전위가 된다. 세라믹 판(20)에 있어서 고전위의 금속층(30a, 30b) 및 저전위의 금속층(40) 간(파선으로 표시되는 P1, P2 영역)에 전위차가 생긴다. 이 때문에, P1 영역의 세라믹 판(20)과 금속층(30a)에 대향되는 금속층(40)의 영역 사이에서 금속층(40)의 박리가 생기는 것으로 생각된다. 또한, P2 영역의 세라믹 판(20)과 금속층(30b)에 대향되는 금속층(40)의 영역 사이에서 금속층(40)의 박리가 생기는 것으로 생각된다.
[0157] 이어서, 상측 아암부(A)가 구동 상태이고, 하측 아암부(B)가 정지 상태인 경우는, 도 22의 (B)에 나타낸 바와 같이, 금속층(30a, 30b, 30c)이 고전위가 되고, 금속층(30d)이 저전위가 된다. 세라믹 판(20)에 있어서 고전위의 금속층(30a, 30b, 30c) 및 저전위의 금속층(40) 간(파선으로 표시되는 P1∼P3 영역)에 전위차가 생긴다. 이 때문에, P1 영역의 세라믹 판(20)과 금속층(30a)에 대향되는 금속층(40)의 영역 사이에서 금속층(40)의 박리가 생기는 것으로 생각된다. P2 영역의 세라믹 판(20)과 금속층(30b)에 대향되는 금속층(40)의 영역 사이에서 금속층(40)의 박리가 생기는 것으로 생각된다. P3 영역의 세라믹 판(20)과 금속층(30c)에 대향되는 금속층(40)의 영역 사이에서 금속층(40)의 박리가 생기는 것으로 생각된다.
[0158] 이어서, 상측 아암부(A)가 정지 상태이고, 하측 아암부(B)가 구동 상태인 경우는, 도 22의 (C)에 나타낸 바와 같이, 금속층(30a, 30b)이 고전위가 되고, 금속층(30c, 30d)이 저전위가 된다. 세라믹 판(20)에 있어서 고전위의 금속층(30a, 30b) 및 저전위의 금속층(40) 간(파선으로 표시되는 P1, P2 영역)에 전위차가 생긴다. 이 때문에, P1 영역의 세라믹 판(20)과 금속층(30a)에 대향되는 금속층(40)의 영역 사이에서 금속층(40)의 박리가 생기는 것으로 생각된다. 또한, P2 영역의 세라믹 판(20)과 금속층(30b)에 대향되는 금속층(40)의 영역 사이에서 금속층(40)의 박리가 생기는 것으로 생각된다.
[0159] 상기한 도 22의 (A)∼도 22의 (C)에 있어서, 반도체 장치(1)의 정지 시 및 구동 시에 생기는 전위차에 근거하여, 도 22의 (D)에 나타낸 L1∼L3 영역에 중간층을 형성할 필요가 있다. L1 영역은, 세라믹 판(20)과 금속층(30a)에 대향되는 금속층(40)의 영역 간의 경계이다. L2 영역은, 세라믹 판(20)과 금속층(30b)에 대향되는 금속층(40)의 영역 간의 경계이다. L3 영역은, 세라믹 판(20)과 금속층(30c)에 대향되는 금속층(40)의 영역 간의 경계이다. 특히, 도 22의 (A)∼도 22의 (C)에 의하면, 세라믹 판(20)과 금속층(30a, 30b)에 대향되는 금속층(40)의 영역 간에 전위차가 발생하는 빈도가 높을 것으로 생각된다. 이 때문에, 적어도, L1, L2 영역에 중간층을 형성할 필요가 있다.
[0160] 도 23에 의해, 세라믹 적층 기판(10)에 있어서 이면 금속층인 금속층(40)이 고전위인 경우에 대해 설명한다. 이때, 상측 아암부(A) 및 하측 아암부(B)가 정지 상태인 경우는, 도 23의 (A)에 나타낸 바와 같이, 금속층(30a, 30b)이 고전위가 되고, 금속층(30d)이 저전위가 된다. 또한, 금속층(30c)은, 부유 전위가 된다. 세라믹 판(20)에 있어서 저전위의 금속층(30d) 및 고전위의 금속층(40) 간(파선으로 표시되는 P4 영역)에 전위차가 생긴다. 이 때문에, P4 영역의 세라믹 판(20)과 금속층(30d) 사이에서 금속층(30d)의 박리가 생기는 것으로 생각된다.
[0161] 이어서, 상측 아암부(A)가 구동 상태이고, 하측 아암부(B)가 정지 상태인 경우는, 도 23의 (B)에 나타낸 바와 같이, 금속층(30a, 30b, 30c)이 고전위가 되고, 금속층(30d)이 저전위가 된다. 세라믹 판(20)에 있어서 저전위의 금속층(30d) 및 고전위의 금속층(40) 간(파선으로 표시되는 P4 영역)에 전위차가 생긴다. 이 때문에, P4 영역의 세라믹 판(20)과 금속층(30d) 사이에서 금속층(30d)의 박리가 생기는 것으로 생각된다.
[0162] 이어서, 상측 아암부(A)가 정지 상태이고, 하측 아암부(B)가 구동 상태인 경우는, 도 23의 (C)에 나타낸 바와 같이, 금속층(30a, 30b)이 고전위가 되고, 금속층(30c, 30d)이 저전위가 된다. 세라믹 판(20)에 있어서 저전위의 금속층(30c, 30d) 및 고전위의 금속층(40) 간(파선으로 표시되는 P3, P4 영역)에 전위차가 생긴다. 이 때문에, P3 영역의 세라믹 판(20)과 금속층(30c) 사이에서 금속층(30c)의 박리가 생기는 것으로 생각된다. 또한, P4 영역의 세라믹 판(20)과 금속층(30d) 사이에서 금속층(30d)의 박리가 생기는 것으로 생각된다.
[0163] 상기의 도 23의 (A)∼도 23의 (C)에 있어서, 반도체 장치(1)의 정지 시 및 구동 시에 생기는 전위차에 근거하여, 도 23의 (D)에 나타낸 L4, L5 영역에 중간층을 형성할 필요가 있다. L4 영역은, 세라믹 판(20)과 금속층(30c) 간의 경계이다. L5 영역은, 세라믹 판(20)과 금속층(30d) 간의 경계이다. 특히, 도 23의 (A)∼도 23의 (C)에 의하면, 세라믹 판(20)과 금속층(30d) 간에 전위차가 발생하는 빈도가 높을 것으로 생각된다. 이 때문에, 적어도, L5 영역에 중간층을 형성할 필요가 있다.
[0164] 도 24에 의해, 세라믹 적층 기판(10)에 있어서 이면 금속층인 금속층(40)이 부유 전위인 경우에 대해 설명한다. 즉, 반도체 장치(1)가 구동되고 있지 않은 경우에는, 금속층(40)에 전위가 전혀 인가되고 있지 않은 경우이다. 이때, 상측 아암부(A) 및 하측 아암부(B)가 정지 상태인 경우는, 도 24의 (A)에 나타낸 바와 같이, 금속층(30a, 30b)이 고전위가 되고, 금속층(30d)이 저전위가 된다. 이때, 이면 금속층인 금속층(40)은, 표면의 전위의 면적비(比)에 따른 전위가 된다. 본 실시형태에서는, 고전위의 면적이 저전위의 면적에 비해 커진다(도 1 참조). 이 때문에, 금속층(40)은, 저전위보다 고전위에 가까운 전위가 된다. 따라서, 세라믹 판(20)에 있어서 저전위의 금속층(30d)과 금속판(40) 간(파선으로 표시되는 P4 영역)에 전위차가 생긴다. 이 때문에, P4 영역의 세라믹 판(20)과 금속층(30d) 사이에서 금속층(30d)의 박리가 생기는 것으로 생각된다.
[0165] 이어서, 상측 아암부(A)가 구동 상태이고, 하측 아암부(B)가 정지 상태인 경우는, 도 24의 (B)에 나타낸 바와 같이, 금속층(30a, 30b, 30c)이 고전위가 되고, 금속층(30d)이 저전위가 된다. 이때, 이면 금속층인 금속층(40)은, 표면의 전위의 면적비에 따른 전위가 된다. 본 실시형태에서는, 고전위의 면적이 저전위의 면적에 비해 매우 커진다(도 1 참조). 이 때문에, 금속층(40)은, 고전위와 거의 동등한 전위가 된다. 따라서, 금증층(40)은, 금속층(30a, 30b, 30c)과 거의 동등한 전위가 된다. 세라믹 판(20)에 있어서 저전위의 금속층(30d)과 고전위의 금속층(40) 간(파선으로 표시되는 P4 영역)에 전위차가 생긴다. 이 때문에, P4 영역의 세라믹 판(20)과 금속층(30d) 사이에서 금속층(30d)의 박리가 생기는 것으로 생각된다.
[0166] 이어서, 상측 아암부(A)가 정지 상태이고, 하측 아암부(B)가 구동 상태인 경우는, 도 24의 (C)에 나타낸 바와 같이, 금속층(30a, 30b)이 고전위가 되고, 금속층(30c, 30d)이 저전위가 된다. 이때, 이면 금속층인 금속층(40)은, 표면의 전위의 면적비에 따른 전위가 된다. 본 실시형태에서는, 고전위의 면적과 저전위의 면적이 거의 동일해진다(도 1 참조). 이 때문에, 금속층(40)은, 고전위와 저전위의 대략 중간의 전위가 된다. 세라믹 판(20)에 있어서 고전위의 금속층(30a, 30b)과 금속층(40) 간(파선으로 표시되는 P1, P2 영역)에, 고전위와 저전위의 차(差)의 절반의 전위차가 생긴다. 또한, 저전위의 금속층(30c, 30d)과 금속층(40) 간(파선으로 표시되는 P3, P4 영역)에, 고전위와 저전위의 차의 절반의 전위차가 생긴다. 이 때문에, P1, P2 영역의 세라믹 판(20)과 금속층(40) 사이에서 박리가 생기는 것으로 생각된다. 또한, P3, P4 영역의 세라믹 판(20)과 금속층(30c, 30d) 사이에서 박리가 생기는 것으로 생각된다.
[0167] 상기의 도 24의 (A)∼도 24의 (C)에 있어서, 반도체 장치(1)의 정지 시 및 구동 시에 생기는 전위차에 근거하여, 도 24의 (D)에 나타낸 L1, L2 영역 및 L5 영역에 중간층을 형성할 필요가 있다. L1 영역은, 세라믹 판(20)과 금속층(30a)에 대향되는 금속층(40)의 영역 간의 경계이다. L2 영역은, 세라믹 판(20)과 금속층(30b)에 대향되는 금속층(40)의 영역 간의 경계이다. L5 영역은, 세라믹 판(20)과 금속층(30d) 간의 경계이다. 특히, 도 24의 (A)∼도 24의 (C)에 의하면, 세라믹 판(20)과 금속층(30d) 간에 전위차가 발생하는 빈도가 높을 것으로 생각된다. 이 때문에, 적어도, L5 영역에 중간층을 형성할 필요가 있다.
[0168] 상기한 도 22의 (D), 도 23의 (D), 도 24의 (D)에 근거하면, 세라믹 적층 기판(10)은, 도 25에 나타낸 바와 같이, 파선으로 표시되는 L1 영역∼L5 영역에, 중간층을 형성할 필요가 있다. L1 영역은, 세라믹 판(20)과 금속층(30a)에 대향되는 금속층(40)의 영역 간의 경계이다. L2 영역은, 세라믹 판(20)과 금속층(30b)에 대향되는 금속층(40)의 영역 간의 경계이다. L3 영역은, 세라믹 판(20)과 금속층(30c)에 대향되는 금속층(40)의 영역 간의 경계이다. L4 영역은, 세라믹 판(20)과 금속층(30c) 간의 경계이다. L5 영역은, 세라믹 판(20)과 금속층(30d) 간의 경계이다. 또한, 도 22∼도 24의 전위차가 발생하는 빈도에 비추어 보면, 적어도, L1 영역, L2 영역 및 L5 영역에 중간층을 형성할 필요가 있다.
[0169] 다른 한편, 세라믹 판(20)과 금속층(30a, 30b) 간의 경계에는 중간층은 없어도 된다. 또한, 세라믹 판(20)과 금속층(30d)과 대향되는 금속층(40)의 영역 간의 경계에도 중간층은 없어도 된다.
[0170] 상기의 내용은 단지 본 발명의 원리를 나타낸 것이다. 나아가, 다수의 변형, 변경이 당업자에게 있어서 가능하고, 본 발명은 상기에 기술 및 설명한 정확한 구성 및 응용예에 한정되는 것이 아니며, 대응하는 모든 변형예 및 균등물은, 첨부되는 청구항 및 그 균등물에 의한 본 발명의 범위로 간주된다. 예컨대, 세라믹 판(20)은, 절연성이며, 열전도성이 양호한 세라믹을 주성분으로 하여 구성되어 있으면 된다. 이러한 세라믹은, 산화알루미늄이나 산화지르코늄에 한정되지 않는다. 예컨대, 질화알루미늄(AlN)이나 질화규소(Si3N4)를 주성분으로 해도 된다. 나아가, 이러한 질화알루미늄이나 질화규소에, 산화지르코늄이 첨가되어 있어도 된다. 또한, 세라믹 판(20)은, 세라믹 입자의 입계 및 삼중점에 형성되는 입계 재료도 포함해도 된다. 이러한 입계 재료는, 예컨대, 알루미늄이나 실리콘을 구비하는 산화물(제2 산화물)을 포함해도 된다.
[0171] 1 : 반도체 장치
10 : 세라믹 적층 기판
20 : 세라믹 판
21 : 산화알루미늄
22 : 실리콘을 구비하는 산화물
23 : 산화나트륨
24 : 나트륨 이온
25 : 산소 이온
26 : 산화마그네슘
27 : 산화망간
30, 30a∼30f : 금속층(고전위 금속층)
35 : 접합 부재
31, 41 : 구리를 구비하는 산화물
40 : 금속층(저전위 금속층)
50a, 50b : 중간층
51a, 51b : 마그네슘을 구비하는 산화물
52a, 52b : 마그네슘 및 망간을 구비하는 산화물
53a, 53b : 망간을 구비하는 산화물
60a, 60b, 65a, 65b : 반도체 칩
61a, 61b : 제어 전극
62a, 62b : 출력 전극
66a, 66b : 입력 전극
71∼75 : 외부 접속 단자
80a∼80e : 본딩 와이어
81∼85 : 배선
90 : 케이스
91 : 시일 부재
92 : 방열 부재

Claims (35)

  1. 반도체 칩과,
    접합 부재와,
    판 형상이며 표면과 상기 표면의 반대측인 이면을 구비하고, 상기 반도체 칩이 상기 표면에 상기 접합 부재를 통해 접합되는 적층 기판
    을 구비하며,
    상기 적층 기판은,
    판 형상이며 제1 주면(主面)과 상기 제1 주면의 반대측인 제2 주면을 구비하고, 복수의 세라믹 입자를 구비하는 세라믹 판과,
    상기 제1 주면에 접합되고, 구리를 포함하는 고전위 금속층과,
    상기 제2 주면에 접합되고, 구리를 포함하고, 상기 제1 주면보다 전위가 낮은 저전위 금속층과,
    상기 제2 주면 및 상기 저전위 금속층의 사이에 형성되고, 마그네슘, 망간 중 적어도 어느 하나를 구비하는 제1 산화물을 포함하는 중간층
    을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 주면은, 상기 적층 기판의 표면측이고,
    상기 제2 주면은, 상기 적층 기판의 이면측이며,
    상기 반도체 칩은, 상기 고전위 금속층에 전기적으로 접속되어 있는,
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 주면은, 상기 적층 기판의 이면측이고,
    상기 제2 주면은, 상기 적층 기판의 표면측이며,
    상기 반도체 칩은, 상기 저전위 금속층에 전기적으로 접속되어 있는,
    반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 세라믹 판 및 상기 중간층은, 산화물 환산으로 마그네슘을 0.1wt％ 이상, 1.5wt％ 이하, 또는,
    상기 세라믹 판 및 상기 중간층은, 산화물 환산으로 망간을 0.01wt％ 이상, 0.15wt％ 이하
    중 적어도 한쪽을 포함하고 있는,
    반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 중간층은, 상기 제2 주면의 10％ 이상, 80％ 이하를 덮고 있는,
    반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 산화물은, 더욱이, 상기 제2 주면측의 상기 복수의 세라믹 입자의 사이에 배치되어 있는,
    반도체 장치.
  7. 제6항에 있어서,
    상기 제1 산화물은, 상기 중간층에 있어서 상기 제2 주면측에 많이 형성되어 있는,
    반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 산화물은, 추가로, 알루미늄을 구비하는 산화물을 포함하고 있는,
    반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 산화물은, MgO, MnO, (Mg, Mn)O, (Mg, Mn)Mn2O4 중 어느 하나를 포함하고 있는,
    반도체 장치.
  10. 제8항에 있어서,
    상기 제1 산화물은, 알루미늄을 구비하는 스피넬 결정계(結晶系)를 포함하고 있는,
    반도체 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 세라믹 판은, 추가로, 상기 복수의 세라믹 입자의 입계(粒界) 및 삼중점(三重點) 중 적어도 어느 한쪽에 실리콘을 구비하는 제2 산화물을 포함하고 있는,
    반도체 장치.
  12. 제11항에 있어서,
    상기 세라믹 판에 있어서의 상기 실리콘의 함유량은, 산화물 환산으로 0.01wt％ 이상, 3.0wt％ 이하인,
    반도체 장치.
  13. 제11항에 있어서,
    상기 세라믹 판에 있어서의 상기 실리콘의 함유량은, 산화물 환산으로 1.0wt％ 이상, 3.0wt％ 이하인,
    반도체 장치.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 적층 기판은, 상기 마그네슘을 구비하는 산화물을 포함하고 있으며, 산화마그네슘(MgO) 환산한 마그네슘을, 산화실리콘(SiO2) 환산한 상기 실리콘의 함유량에 대해, 10wt％ 이상, 50wt％ 이하, 또는,
    상기 적층 기판은, 상기 망간을 구비하는 산화물을 포함하고 있으며, 산화망간(MnO) 환산한 망간을, 산화실리콘(SiO2) 환산한 상기 실리콘의 함유량에 대해, 1.0wt％ 이상, 5.0wt％ 이하
    중 적어도 어느 한쪽을 포함하는,
    반도체 장치.
  15. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 세라믹 판은, 추가로, 상기 복수의 세라믹 입자의 입계 및 삼중점 중 적어도 어느 한쪽에 산화나트륨을 포함하는 상기 제2 산화물을 포함하며,
    상기 세라믹 판에 있어서의, 상기 산화나트륨의 함유량은, 산화물 환산으로 0.001wt％ 이상, 0.2wt％ 이하인,
    반도체 장치.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 복수의 세라믹 입자는, 산화알루미늄을 포함하고 있는,
    반도체 장치.
  17. 제16항에 있어서,
    상기 세라믹 판에 대한 상기 산화알루미늄의 함유량은, 90wt％ 이상, 99wt％ 이하인,
    반도체 장치.
  18. 제16항 또는 제17항에 있어서,
    상기 세라믹 판은, 추가로, 상기 복수의 세라믹 입자의 입계 및 삼중점 중 적어도 어느 한쪽에 지르코늄을 구비하는 산화물을 포함하고 있는,
    반도체 장치.
  19. 제16항 또는 제17항에 있어서,
    상기 세라믹 판은, 추가로, 상기 복수의 세라믹 입자의 입계 및 삼중점 중 적어도 어느 한쪽에 지르코늄 및 이트륨을 구비하는 산화물을 포함하고 있는,
    반도체 장치.
  20. 제18항 또는 제19항에 있어서,
    상기 세라믹 판에 대한 상기 산화지르코늄의 함유량은, 산화물 환산으로 5.0wt％ 이상, 20.0wt％ 이하인,
    반도체 장치.
  21. 제19항에 있어서,
    상기 지르코늄 및 이트륨을 구비하는 산화물은, 산화지르코늄(ZrO2)으로 환산한 지르코니아에 대해, 산화이트륨(Y2O3)으로 환산한 이트륨이, 2.5mol％ 이상, 3.5mol％ 이하 포함되어 있는,
    반도체 장치.
  22. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 적층 기판은, 마그네슘을 구비하는 산화물을 포함하고 있으며, 산화마그네슘(MgO) 환산한 마그네슘을, 산화지르코늄(ZrO2) 환산한 지르코늄에 대해, 2.0wt％ 이상, 20.0wt％ 이하를 포함하는,
    반도체 장치.
  23. 제19항 내지 제22항 중 어느 한 항에 있어서,
    상기 적층 기판은, 망간을 구비하는 산화물을 포함하고 있으며, 산화망간(MnO) 환산한 마그네슘을, 산화지르코늄(ZrO2) 환산한 지르코늄에 대해, 0.05wt％ 이상, 2.0wt％ 이하를 포함하는,
    반도체 장치.
  24. 제2항에 있어서,
    상기 반도체 칩은, 제1 반도체 칩 및 제2 반도체 칩을 포함하고,
    상기 고전위 금속층은,
    양극 단자가 접속되는 양극 금속층과,
    상기 제1 반도체 칩이 접합되는 칩 금속층과,
    상기 제2 반도체 칩이 접합되고, 출력 단자가 접속되는 출력 금속층과,
    음극 단자가 접속되는 음극 금속층
    을 포함하고,
    상기 제2 주면의 상기 양극 금속층에 대향되는 영역에 상기 중간층이 포함되어 있는,
    반도체 장치.
  25. 제24항에 있어서,
    상기 제2 주면의 상기 칩 금속층에 대향되는 영역에, 추가로, 상기 중간층이 포함되어 있는,
    반도체 장치.
  26. 제3항에 있어서,
    상기 반도체 칩은, 제1 반도체 칩 및 제2 반도체 칩을 포함하고,
    상기 저전위 금속층은,
    양극 단자가 접속되는 양극 금속층과,
    상기 제1 반도체 칩이 접합되는 칩 금속층과,
    상기 제2 반도체 칩이 접합되고, 출력 단자가 접속되는 출력 금속층과,
    음극 단자가 접속되는 음극 금속층
    을 포함하고,
    상기 제2 주면과 상기 음극 금속층에 대향되는 영역에 상기 중간층이 포함되어 있는,
    반도체 장치.
  27. 제26항에 있어서,
    상기 제2 주면의 상기 출력 금속층에 대향되는 영역에, 추가로, 상기 중간층이 포함되어 있는,
    반도체 장치.
  28. 제1항에 있어서,
    상기 제1 주면은, 상기 적층 기판의 표면측이고,
    상기 제2 주면은, 상기 적층 기판의 이면측이고, 상기 저전위 금속층이 부유 전위이며,
    상기 반도체 칩은, 상기 고전위 금속층에 전기적으로 접속되어 있는,
    반도체 장치.
  29. 제28항에 있어서,
    상기 반도체 칩은, 제1 반도체 칩 및 제2 반도체 칩을 포함하고,
    상기 고전위 금속층은,
    양극 단자가 접속되는 양극 금속층과,
    상기 제1 반도체 칩이 접합되는 칩 금속층과,
    상기 제2 반도체 칩이 접합되고, 출력 단자가 접속되는 출력 금속층과,
    음극 단자가 접속되는 음극 금속층
    을 포함하고,
    상기 제1 주면의 상기 음극 금속층에 대향되는 영역에 상기 중간층이 포함되어 있는,
    반도체 장치.
  30. 제29항에 있어서,
    상기 제2 주면의 상기 양극 금속층 및 상기 칩 금속층에 대향되는 영역에, 추가로, 상기 중간층이 포함되어 있는,
    반도체 장치.
  31. 제1 반도체 칩 및 제2 반도체 칩과,
    접합 부재와,
    판 형상이며 표면과 상기 표면의 반대측인 이면을 구비하고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩이 상기 표면에 상기 접합 부재를 통해 접합되는 적층 기판
    을 구비하며,
    상기 적층 기판은,
    판 형상이며 제1 주면과 상기 제1 주면의 반대측인 제2 주면을 구비하고, 복수의 세라믹 입자를 구비하는 세라믹 판과,
    상기 제1 주면에 접합되고, 구리를 포함하는 제1 금속층과,
    상기 제2 주면에 접합되고, 구리를 포함하는 제2 금속층과,
    마그네슘, 망간 중 적어도 어느 하나를 구비하는 제1 산화물을 포함하는 중간층
    을 가지며,
    상기 제1 금속층은
    양극 단자가 접속되는 양극 금속층과,
    상기 제1 반도체 칩이 접합되는 칩 금속층과,
    상기 제2 반도체 칩이 접합되고, 출력 단자가 접속되는 출력 금속층과,
    음극 단자가 접속되는 음극 금속층
    을 포함하며,
    상기 중간층은, 상기 제2 주면의 상기 양극 금속층 및 상기 칩 금속층에 각각 대향되는 영역과, 상기 제1 주면의 상기 음극 금속층에 대향되는 영역에 포함되어 있는,
    반도체 장치.
  32. 제31항에 있어서,
    상기 중간층은, 추가로, 상기 제2 주면의 상기 출력 금속층에 대향되는 영역과, 상기 제1 주면의 상기 출력 금속층에 대향되는 영역에 포함되어 있는,
    반도체 장치.
  33. 반도체 칩과,
    접합 부재와,
    판 형상이며 표면과 상기 표면의 반대측인 이면을 구비하고, 상기 반도체 칩이 상기 표면에 상기 접합 부재를 통해 배치되는 적층 기판
    을 구비하고,
    상기 적층 기판은,
    세라믹 입자와 마그네슘을 포함하는 제1 산화물과 실리콘을 포함하는 제2 산화물을 포함하며, 상기 제2 산화물의 함유량에 대해, 10wt％ 이상, 50wt％ 이하의 상기 제1 산화물을 포함하는 세라믹 판과,
    상기 세라믹 판의 주면에 접합되는 금속층
    을 갖는 반도체 장치.
  34. 제33항에 있어서,
    상기 세라믹 판은,
    추가로, 산화나트륨 환산에 의한 함유량이 0.001wt％ 이상, 0.2wt％ 이하인 산화나트륨을 포함하는,
    반도체 장치.
  35. 반도체 칩과,
    접합 부재와,
    판 형상이며 표면과 상기 표면의 반대측인 이면을 구비하고, 상기 반도체 칩이 상기 표면에 상기 접합 부재를 통해 배치되는 적층 기판
    을 구비하며,
    상기 적층 기판은,
    세라믹 입자를 포함하는 세라믹 판과,
    상기 세라믹 판의 주면에 접합되는 금속층과,
    상기 주면 및 상기 금속층의 사이에 형성된, 망간을 포함한 제1 산화물을 포함하는 중간층
    을 갖는 반도체 장치.
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