KR20230046868A - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 명세서의 일 실시 예에 따른 표시 패널은, 복수의 픽셀이 배치되는 제1 영역과, 적어도 하나의 픽셀을 포함하는 적어도 2개의 픽셀 그룹, 상기 적어도 2개의 픽셀 그룹 사이에 배치되어 빛을 투과시키는 투광부, 및 상기 투광부의 경계에 대응하도록 형성되어 상기 적어도 하나의 픽셀과 관련된 캐소드가 적어도 일부에 배치된 홀(hole)을 포함하는 제2 영역을 포함할 수 있다.

Description

표시 패널 및 이를 포함하는 표시 장치{DISPLAY PANEL AND DISPLAY APPARATUS COMPRISING THE SAME}
본 명세서의 실시 예는 캐소드(cathode)가 배치되는 홀(hole)을 포함하는 표시 패널 및 이러한 표시 패널을 포함하는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 노트북, 태블릿PC, 스마트폰 및 스마트 워치 등과 같이 다양한 표시 장치가 널리 이용된다. 이러한 표시 장치는 영상 표시 기능뿐 아니라, 다양한 방식의 데이터 생성 기능을 갖는다. 전자 장치는 표시 기능을 위한 표시 패널(display panel)과 데이터 생성을 위한 광 센서를 포함할 수 있다. 여기서 광 센서는 예를 들면 CCD(Charge Coupled Device), 카메라 및 적외선 센서 등을 포함할 수 있다.
표시 패널은 차광재료의 신호배선 또는 전극패턴을 포함한다. 이에 따라 광 센서로 향하는 광이 표시 패널에 의해 반사 또는 흡수되는 것을 방지하기 위해, 광 센서는 표시 패널 위에 배치될 수 있다. 이 경우, 광 센서가 배치되는 영역으로 인해, 표시 패널의 베젤 너비가 증가되거나, 표시 패널의 표시 영역 중 광 센서와 중첩되는 영역이 광 센서에 가려져서 영상 표시 기능이 제한될 수 있다. 즉, 표시 패널의 표시 영역 일부에 영상이 표시되지 않아 풀 스크린 디스플레이(full screen display)의 구현에 어려움이 생길 수 있다.
본 명세서의 실시 예가 해결하고자 하는 과제는, 투광부 형성과 관련된 캐소드 패터닝 과정에서 발생 가능한 캐소드 들뜸 현상을 최소화하는 표시 패널 및 이를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 명세서의 과제들은 이상에서 언급한 바로 제한되지 않으며, 이하의 실시 예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
본 명세서의 일 실시 예에 따른 표시 패널은, 복수의 픽셀이 배치되는 제1 영역과, 적어도 하나의 픽셀을 포함하는 적어도 2개의 픽셀 그룹, 상기 적어도 2개의 픽셀 그룹 사이에 배치되어 빛을 투과시키는 투광부, 및 상기 투광부의 경계에 대응하도록 형성되어 상기 적어도 하나의 픽셀과 관련된 캐소드가 적어도 일부에 배치된 홀(hole)을 포함하는 제2 영역을 포함할 수 있다.
본 명세서의 일 실시 예에 따른 표시 장치는, 복수의 픽셀들이 배치되는 제1 영역; 및 적어도 하나의 픽셀을 포함하는 적어도 2개의 픽셀 그룹이 배치된 픽셀 영역, 상기 적어도 2개의 픽셀 그룹 사이에 배치되어 빛을 투과시키는 투광부, 및 상기 투광부의 경계에 대응하도록 형성되어 상기 적어도 하나의 픽셀과 관련된 캐소드가 적어도 일부에 배치된 홀을 포함하는 제2 영역;을 포함하는 표시 패널과, 상기 제2 영역에 대응하도록 상기 디스플레이 패널의 일측에 배치되는 광 센서를 포함할 수 있다.
기타 실시 예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서에 따른 표시 장치는, 투광부의 경계에 대응하도록 형성된 홀에 캐소드가 배치되도록 함으로써 투광부 형성과 관련된 캐소드 패터닝 과정에서 발생 가능한 캐소드의 들뜸 현상을 방지할 수 있다.
다만,　본　명세서에서　얻을　수　있는　효과는　이상에서　언급한　효과들로　제한되지　않으며,　언급하지　않은　또　다른　효과들은　아래의　기재로부터　본　명세서가　속하는　기술　분야에서　통상의　지식을　가진　자에게　명확하게　이해될　수　있을　것이다.
도 1은 본 명세서의 일 실시 예에 따른 표시 장치의 일면을 나타내는 도면이다.
도 2는 본 명세서의 일 실시 예에 따른 표시 장치의 제1 영역의 픽셀 배치를 나타내는 도면이다.
도 3은 본 명세서의 일 실시 예에 따른 표시 장치의 제2 영역의 픽셀 배치를 나타내는 도면이다.
도 4는 본 명세서의 일 실시 예에 따른 표시 장치의 일부의 단면도이다.
도 5는 본 명세서의 일 실시 예에 따른 표시 장치의 홀을 설명하기 위한 도면이다.
도 6 및 도 7은 본 명세서의 일 실시 예에 따른 표시 장치의 홀의 예와 배치를 설명하기 위한 도면이다.
도 8은 본 명세서의 일 실시 예에 따른 표시 장치의 홀의 예를 설명하기 위한 도면이다.
도 9는 본 명세서의 일 실시 예에 따른 표시 장치의 홀에 배치되는 캐소드의 예를 설명하기 위한 도면이다.
실시 예들에서 사용되는 용어는 본 개시에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 '포함'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
명세서 전체에서 기재된 'a, b, 및 c 중 적어도 하나'의 표현은, ‘a 단독’, ‘b 단독’, ‘c 단독’, ‘a 및 b’, ‘a 및 c’, ‘b 및 c’, 또는 ‘a, b, 및 c 모두’를 포괄할 수 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다.
본 명세서에서 실시 예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서의 실시 예가 도시된 사항에 제한되는 것은 아니다. 또한, 실시 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 실시 예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 또한, 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 소자 또는 층이 다른 소자 또는 층 '위(on)'로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등과 같은 용어가 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
명세서 내에 서술된 각 구성의 면적, 길이, 또는 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시 예들 각각의 특징은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시할 수도 있고 연관 관계로 함께 실시할 수도 있다.
그리고　후술되는　용어들은　본　명세서의　실시에서의　기능을　고려하여　정의된　용어들로서　이는　사용자,　운용자의　의도　또는　관례　등에　따라　달라질　수　있다.　그러므로　그　정의는　본　명세서　전반에　걸친　내용을　토대로　내려져야　할　것이다.
'제1', '제2', '제3'과 같은 표현은 실시 예 별로 구성을 구분하기 위해 사용되는 용어로서 이러한 용어에 실시 예가 제한되는 것은 아니다. 따라서 동일한 용어라도 실시 예에 따라 다른 구성을 지칭할 수도 있음을 밝혀둔다.
본 명세서의 실시 예들은 유기 발광 표시 장치를 중심으로 설명된다. 하지만, 본 발명의 실시 예들은 유기 발광 표시 장치에 제한되지 않고, 무기 발광 물질을 포함한 무기 발광 표시 장치를 포함하여 다양한 표시 장치에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들은 양자점(quantum dot) 표시장치에도 적용될 수 있다. 또한 표시 장치가 아니더라도 검사 장치를 이용한 검사를 수행할 수 있는 다양한 장치에 적용될 수도 있다.
이하에서는 도면을 참조하여 본 명세서의 실시 예들을 설명한다.
도 1은 본 명세서의 일 실시 예에 따른 표시 장치의 일면을 나타내는 도면이다. 예를 들어, 도 1은 표시 장치의 전면을 나타내는 도면일 수 있다.
도 1에서는 표시 장치(100)가 스마트 폰의 형태로 구현되는 경우를 나타내었으나, 이에 제한되는 것은 아니고 표시 장치(100)는 다양한 전자 장치(예: 스마트 워치, 태블릿 PC 등)로 구현될 수 있다.
도 1을 참조하면, 표시 장치(100)는 영상 표시 기능을 위한 표시 영역(AA; Active Area)을 포함하는 표시 패널과 촬상 기능(또는 센싱 기능)을 위한 광 센서를 포함할 수 있다.
표시 패널은 표시 장치(100)에 다양한 컨텐츠를 표시하기 위한 구성으로 예를 들어 발광소자(예: 유기발광소자)를 포함할 수 있다. 이러한 표시 패널은 표시 장치(100)의 전면(前面)에 배치될 수 있다. 표시 패널과 관련하여 통상에 기술자에게 용이한 일반적인 내용에 대한 설명은 본 명세서 상에서 생략될 수 있다.
광 센서는 표시 패널을 투과하는 광을 감지하는 광학 소자에 대응할 수 있다. 예를 들어 광 센서는 대상 객체에 의해 반사된 광량에 대응한 전기신호를 생성하는 광학소자로서, 카메라, CCD(Charge Coupled Device) 및 적외선 센서 중 적어도 하나를 포함할 수 있다.
실시 예에서, 표시 패널의 표시 영역(AA) 중 일부는 표시 패널 아래에 배치된 광 센서에 중첩될 수 있다. 이러한 경우, 표시 영역(AA) 중 일부는 광 센서에 중첩되는 센싱 영역(SA; Sensing Area)(또는 광 센서 영역(light sensing area))에 대응하고, 표시 영역(AA) 중 다른 일부는 센싱 영역과 구분되는 일반 영역(GA; General Area)에 대응할 수 있다.
실시 예에서, 센싱 영역(SA)은 영상(또는 이미지) 표시 기능과 광 투과 기능을 가질 수 있다. 예를 들어 센싱 영역(SA)에는 이미지가 표시되기도 하면서 광 센서로 향하는 광이 투과 될 수 있다. 이와 같이 센싱 영역(SA) 내에서 광 센서로 향하는 광이 투과되는 영역을 이하에서는 투광부라 지칭하겠으며, 센싱 영역(SA) 내에서 투광부 이외의 영역을 픽셀 영역이라 지칭하겠다. 그러나 이러한 용어에 제한되는 것은 아니다.
실시 예에서, 센싱 영역(SA)과 일반 영역(GA)에는 적어도 하나의 픽셀이 배치될 수 있다. 센싱 영역(SA)에서 픽셀이 배치되는 밀도는 일반 영역(GA)의 픽셀이 배치되는 밀도보다 낮을 수 있다. 즉 센싱 영역(SA)의 픽셀 밀도는 일반 영역(GA)의 픽셀 밀도 보다 작을 수 있다. 센싱 영역(SA)의 해상도는 일반 영역(GA)의 해상도 보다 낮을 수 있다.
도 1에서는 센싱 영역(SA)이 표시 장치(100)의 상단 중앙에 배치되는 경우를 예시적으로 나타내었으나 이에 제한되는 것은 아니고 표시 장치(100)의 다른 부분에 배치될 수도 있다. 예를 들어 센싱 영역(SA)은 표시 장치(100)의 상단 좌측, 상단 우측, 또는 중앙에 배치될 수 있다.
이하에서는 일반 영역(GA)은 제1 영역으로 지칭하고 센싱 영역(SA)은 제2 영역으로 지칭할 수 있으며 이러한 용어에 실시 예가 제한되지는 않는다.
도 2는 본 명세서의 일 실시 예에 따른 표시 장치의 제1 영역의 픽셀 배치를 나타내는 도면이다.
도 2를 참조하면, 제1 영역(또는 일반 영역)(GA)은 고 PPI로 배열된 픽셀들을 포함한다. 픽셀들 각각은 R(Red), G(Green) 및 B(Blue) 중 적어도 하나의 서브 픽셀을 포함할 수 있다. 경우에 따라 픽셀들 중 적어도 일부는 W(White) 서브 픽셀(미도시)을 더 포함할 수 있다.
실시 예에서, 서브 픽셀의 컬러에 따라 발광 소자의 발광 효율이 결정될 수 있다. 이를 고려하여, 서브 픽셀들의 크기가 컬러에 따라 결정될 수 있다. 예를 들어, R, G, 및 B 서브 픽셀들 중에서 B 서브 픽셀이 가장 크고, G 서브 픽셀이 가장 작을 수 있다.
픽셀들은 제1 방향(X축), 제1 방향과 직교하는 제2 방향(Y축), 제1 방향과 제2 방향 사이의 경사각 방향(Θx 및 ΘY축)에서 반복한다. Θx 및 Θy 는 각각 X축 및 Y축이 45° 회전된 경사축 방향을 나타낸다.
도 3은 본 명세서의 일 실시 예에 따른 표시 장치의 제2 영역의 픽셀 배치를 나타내는 도면이다.
도 3를 참조하면, 제2 영역(또는 센싱 영역)(SA)은 적어도 하나의 픽셀을 포함하는 픽셀 그룹(PG)과 투광부(AG)를 포함할 수 있다. 도시된 바와 같이 제2 영역(SA)은 복수의 픽셀 그룹과 복수의 투광부를 포함할 수 있다. 픽셀 그룹(PG) 각각은 소정 거리만큼 이격되어 배치될 수 있다. 투광부(AG)는 픽셀 그룹(PG)들 사이의 공간에 배치될 수 있다.
실시 예에서 투광부(AG)를 통해 표시 장치 외부의 광이 투광부(AG) 에 대응하여 배치되는 렌즈로 수광될 수 있다. 투광부(AG)은 투과율이 높은 투명한 매질을 포함할 수 있다. 투광부(AG)는 비금속 물질을 포함할 수 있다. 예를 들어 투광부(AG)는 금속 배선이나 픽셀들을 포함하지 않고 투명한 절연 재료로 이루어질 수 있다. 실시 예에 따라 투광부들(AG)은 화면 내에서 모든 금속층들이 제거된 영역으로 정의될 수 있으나, 이에 제한되는 것은 아니다.
실시 예에서, 표시 영역의 투과율은 투광부(AG)의 개수 및 크기 중 적어도 하나에 따라 결정될 수 있다. 예를 들어 표시 영역의 투과율을 투광부(AG)의 크기가 클수록 또는 투광부(AG)의 개수가 많을수록 높은 값을 가질 수 있다. 도 2와 도 3을 비교하면 제2 영역(SA)에 투광부(AG)가 배치되기 때문에 제2 영역(SA)의 투과율이 제1 영역(GA) 보다 더 높을 수 있다. 이에 따라 제2 영역(SA)의 PPI가 제1 영역(GA)의 PPI보다 낮을 수 있다.
실시 예에서, 픽셀 그룹(PG)은 R, G, 및 B 중 하나에 대응하는 적어도 하나의 서브 픽셀을 포함할 수 있다. 예를 들어 도시된 바와 같이 픽셀 그룹(PG)는 R에 대응하는 서브 픽셀 1개, G에 대응하는 서브 픽셀 2개, 및 B에 대응하는 서브 픽셀 1개를 포함할 수 있다.
실시 예에서, 제2 영역(SA)에 배치된 픽셀 그룹(PG)은 각각이 적어도 하나의 서브 픽셀을 포함하는 두 개의 픽셀(PIX1, PIX2)을 포함할 수 있다. 구체적으로, 픽셀 그룹(PG)은 제1 픽셀(PIX1)과 제2 픽셀(PIX2)을 포함할 수 있다. 제1 픽셀(PIX1)은 R 및 G 서브 픽셀을 포함하고, 제2 픽셀(PIX2)은 B 및 G 서브 픽셀을 포함할 수 있다.
실시 예에서, 서브 픽셀 렌더링 알고리즘에 기초하여, 제1 및 제2 픽셀들(PIX1, PIX2) 각각에서 부족한 컬러 표현은 이웃한 픽셀들 간의 해당 컬러 데이터들의 평균값으로 보상될 수 있다. 예를 들어 제1 및 제2 픽셀들(PIX1, PIX2)의 R, G, 및 B 서브 픽셀들을 조합하여 백색이 표현될 수 있다.
실시 예에서, 투광부(AG)의 형상과 픽셀 그룹(PG)의 배치 형태는 다양한 형태로 구현될 수 있다. 예를 들어 투광부(AG)는 원형 또는 타원형으로 형성될 수 있다. 이러한 경우 플레어(Flare) 현상이 최소화된 촬상 이미지가 획득될 수 있고 제2 영역(SA)의 투과율이 향상될 수 있다. 픽셀 그룹(PG)은 원형, 타원형, 마름모 또는 정사각형의 형태로 형상될 수 있다.
실시 예에서, 투광부(AG)에는 금속이 포함되지 않을 수 있다. 이를 위해 표시 패널의 제조 단계에서 캐소드 전극(이하 캐소드)으로 이용되는 금속은 투광부(AG) 영역에 한정하여 제거될 수 있다. 예를 들어, 우선 제2 영역에 캐소드로 이용되는 금속이 균일하게 증착될 수 있다. 그 후 레이저 공정을 이용하여 투광부(AG)에 해당하는 영역의 금속이 제2 영역에서 제거될 수 있다.
실시 예에서, 픽셀 그룹(PG) 각각은 서브 픽셀 각각의 픽셀 회로가 배치되는 회로층과 발광 소자를 포함할 수 있다. 회로층과 발광 소자층은 적어도 일부가 중첩되거나 공간적으로 분리될 수 있다.
실시 에에서, 픽셀 그룹(PG)의 회로층은 픽셀 그룹(PG)의 배치 형상에 대응하도록 배치될 수 있다. 예를 들어 픽셀 그룹(PG)이 마름모 또는 정사각형으로 배치되는 경우 회로층도 마름모 또는 정사각형으로 배치될 수 있다.
도 4는 본 명세서의 일 실시 예에 따른 표시 장치의 일부의 단면도이다. 구체적으로, 도 4는 표시 장치의 투광부 및 그 주변 영역의 단면을 설명하기 위한 도면이다.
도 4에서 TFT는 픽셀 회로의 구동 트랜지스터(DT)를 나타낸다. 도 4를 참조하면, 픽셀 영역(PIX)에서 회로층, 발광 소자층 등이 기판(PI1, PI2) 상에 적층될 수 있다. 기판(PI1, PI2)은 제1 PI 기판(PI1) 및 제2 PI 기판(PI2)을 포함할 수 있다. 제1 PI 기판(PI1)과 제2 PI 기판(PI2) 사이에 무기막(IPD)이 위치할 수 있다. 무기막(IPD)은 수분 침투를 차단할 수 있다.
제1 버퍼층(BUF1)은 제2 PI 기판(PI2) 상에 형성될 수 있다. 제1 버퍼층(BUF1) 상에 제1 금속층(BSM)이 형성될 수 있고, 제1 금속층(BSM) 상에 제2 버퍼층(BUF2)이 형성될 수 있다. 제1 및 제2 버퍼층(BUF1, BUF2) 각각은 무기 절연재료로 형성되고, 하나 이상의 절연층으로 이루어질 수 있다.
경우에 따라, 제1 금속층(BSM)은 제1 버퍼층(BUF1)의 하부에 형성될 수 있다. 이러한 경우 제1 금속층(BSM) 상에 제1 및 제2 버퍼층(BUF1, BUF2)이 형성될 수 있다.
제1 금속층(BSM)은 포토리소그래피(Photolithography) 공정에서 패터닝될 수 있다. 제1 금속층(BSM)은 광쉴드 패턴을 포함할 수 있다. 광쉴드 패턴은 TFT의 액티브층에 빛이 조사되지 않도록 외부 광을 차단하여 픽셀 영역에 형성된 TFT의 광전류(photo current)를 방지할 수 있다. 광쉴드 패턴이 센싱 영역(SA)에서 제거되어야 할 금속층(예: 캐소드)에 비하여 레이저 어블레이션 공정에서 이용되는 레이저 파장의 흡수 계수가 낮은 금속으로 형성되면, 광쉴드 패턴은 레이저 어블레이션 공정에서 레이저 빔(LB)을 차단하는 차폐층의 역할을 겸할 수 있다.
실시 예에서, 제1 금속층(BSM)은 도시된 바와 같이 홀(410) 하부 영역을 덮도록 배치될 수 있으며, 이와 관련된 구체적인 예는 도 5를 참고할 수 있다.
액티브층(ACT)은 제2 버퍼층(BUF2) 상에 반도체 물질로 형성되고 포토-리소그래피 공정에 의해 패터닝될 수 있다. 액티브층(ACT)은 픽셀 회로의 TFT들과 게이트 구동부의 TFT 각각의 액티브 패턴을 포함할 수 있다. 액티브층(ACT)은 이온 도핑에 의해 일 부분이 금속화될 수 있다. 금속화된 부분은 픽셀 회로의 일부 노드에서 금속층들을 연결하는 점퍼 패턴(jumper pattern)으로 이용되어 픽셀 회로의 구성 요소들을 연결할 수 있다.
게이트 절연층(GI)은 액티브층(ACT)을 덮도록 제2 버퍼층(BUF2) 상에 형성될 수 있다. 게이트 절연층(GI)은 무기 절연재료로 이루어질 수 있다.
제2 금속층(GATE)은 제2 게이트 절연층(GI) 상에 형성될 수 있다. 제2 금속층(GATE)은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 제2 금속층(GATE)은 게이트 라인, 게이트 전극, 스토리지 커패시터의 하부 전극, 제1 금속층(BSM)과 제3 금속층(TM)의 패턴을 연결하는 점퍼 패턴 등으로 사용될 수 있다.
제1 층간 절연층(ILD1)은 제2 금속층(GATE)을 덮도록 게이트 절연층(GI) 상에 형성될 수 있다. 제1 층간 절연층(ILD1) 상에 제3 금속층(TM)이 형성되고, 제2 층간 절연층(ILD2)이 제3 금속층(TM)을 덮을 수 있다. 제3 금속층(TM)은 포토-리소그래피 공정에 의해 패터닝될 수 있다. 제3 금속층(TM)은 스토리지 커패시터의 상부 전극과 같은 금속 패턴들을 포함할 수 있다. 제1 및 제2 층간 절연층들(ILD1, ILD2)은 무기 절연재료를 포함할 수 있다.
제2 층간 절연층(ILD2) 상에 제4 금속층(SD1)이 형성되고, 그 위에 무기 절연층(PAS1)과 제1 평탄화층(PLN1)이 적층될 수 있다. 제5 금속층(SD2)은 제1 평탄화층(PLN1) 상에 형성될 수 있다. 제1 및 제2 평탄화층(PLN1, PLN2)은 표면을 평탄하게 하는 유기 절연재료로 이루어질 수 있다.
제4 금속층(SD1)은 제2 층간 절연층(ILD2)을 관통하는 콘택홀을 통해 TFT의 액티브 패턴에 연결되는 TFT의 제1 및 제2 전극에 연결될 수 있다. 데이터 라인과, 전원 배선들은 제4 금속층(SD1) 또는 제5 금속층(SD2)으로 구현될 수 있다.
발광 소자(OLED)의 제1 전극층인 애노드 전극(이하, 애노드)(AND)은 제2 평탄화층(PLN2) 상에 형성될 수 있다. 애노드(AND)은 제2 평탄화층(PLN2)을 관통하는 콘택홀을 통해 구동 TFT의 전극에 연결될 수 있다. 애노드(AND)은 투명 또는 반투명 전극 물질로 이루어질 수 있다.
픽셀 정의막(또는 뱅크)(BNK)은 발광 소자(OLED)의 애노드(AND)을 덮을 수 있다. 픽셀 정의막(BNK)은 픽셀들 각각에서 외부로 빛이 통과되는 발광 영역(또는 개구 영역)을 정의하는 패턴으로 형성될 수 있다. 픽셀 정의막(BNK) 상에 스페이서(SPC)가 형성될 수 있다.
경우에 따라, 픽셀 정의막(BNK)과 스페이서(SPC)는 동일한 유기 절연 재료로 일체화될 수 있다. 스페이서(SPC)는 발광층(또는 유기 화합물)(EL)의 증착 공정에서 FMM(Fine Metal Mask)가 애노드(AND)과 접촉되지 않도록 FMM과 애노드(AND) 사이의 갭(gap)을 확보할 수 있다.
픽셀 정의막(BNK)에 의해 정의된 픽셀들 각각의 발광 영역에 발광층(EL)이 형성될 수 있다. 발광 소자(OLED)의 제2 전극층인 캐소드(CAT)은 픽셀 정의막(BNK), 스페이서(SPC), 및 발광층(EL)을 덮도록 표시 장치(100)의 전면에 형성될 수 있다. 캐소드(CAT)은 그 하부의 금속층들 중 어느 하나로 형성된 VSS 라인에 연결될 수 있다.
도시하지는 않았으나 캐소드(CAT) 상에는 캡핑층(CPL)이 배치될 수 있다. 캡핑층(CPL)은 캐소드(CAT)을 덮을 수 있다. 캡핑층(CPL)은 무기 절연재료로 형성되어 공기(air)와 캡핑층(CPL) 상에 도포되는 유기 절연재료의 아웃 개싱(out gassing)의 침투를 차단하여 캐소드(CAT)을 보호할 수 있다. 캡핑층(CPL) 상에는 봉지층이 배치될 수 있다. 실시 예에 따라 캡핑층(CPL)은 봉지층에 포함될 수 있다.
봉지층은 무기 절연층(PAS2, PAS3)와 그 사이의 이물보상층(PCL)을 포함할 수 있다. 일 예로 하부 무기 절연층(PAS2)이 캡핑층(CPL)을 덮고, 하부 무기 절연층(PAS2) 상에 이물보상층(PCL)이 형성될 수 있다. 이물보상층(PCL)은 유기 절연 재료를 포함할 수 있다. 상부 무기 절연층(PAS3)이 이물보상층(PCL) 상에 형성될 수 있다.
상부 무기 절연층 상에는 터치 구성이 배치될 수 있다. 예를 들어 상부 무기 절연층 상에는 터치 버퍼(ToE-BUF)과 터치 절연층(ToE-ILD)이 배치될 수 있다. 터치 절연층의 적어도 일부에 형성된 홀에는 터치 브릿지(ToE-B)와 터치 센서(ToE-S)가 배치될 수 있다. 터치 센서(ToE-S)의 적어도 일부는 터치 브릿지(ToE-B) 상에 배치되고 다른 적어도 일부는 터치 절연층(ToE-ILD) 상에 배치될 수 있다. 터치 절연층(ToE-ILD)과 터치 센서(ToE-S) 상에는 포토아크릴(PAC)가 배치될 수 있다. 포토아크릴(PAC)은 유기 절연막일 수 있다.
도 4를 참조하면, 캐소드(CAT)은 픽셀 영역(PIX)에는 배치되지만 픽셀 영역(PIX) 사이의 투광부(AG)에서는 생략될 수 있다. 이에 따라 캐소드(CAT)이 생략된 개구부가 형성될 수 있다. 즉 개구부의 경계까지 캐소드(CAT)가 형성될 수 있다. 이러한 경우 개구부는 투광부(AG)에 대응하는 영역만큼 형성될 수 있다. 개구부는 픽셀 정의막(BNK) 상에 캐소드(CAT)을 형성한 후 캐소드(CAT)과 픽셀 정의막(BNK)을 한번에 식각함에 따라 형성될 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 다양한 방식으로 형성될 수 있다.
센싱 영역(SA)에는 센서(또는 광 센서)(400)가 배치될 수 있다. 구체적으로, 디스플레이 패널의 센싱 영역(SA)에 대응하는 영역의 적어도 일부에 센서(400)가 배치될 수 있다. 예를 들어 투광부(AG) 하부와 투광부(AG)에 인접한 픽셀 영역(PIX)의 하부에 센서(400)가 배치될 수 있다. 센서(400)는 광 센서를 포함할 수 있으나 이에 제한되는 것은 아니며 적외선 센서, 자외선 센서 등 다양한 종류의 센서를 포함할 수 있다.
투광부(AG)의 경계(또는 개구부의 경계) 중 적어도 일부에는 홀이 배치될 수 있다. 홀은 도 4에 도시된 바와 같이 제2 평탄화층(PLN2)의 적어도 일부와 동일 평면 상에 배치될 수 있다. 캐소드(CAT)은 개구부의 경계에 형성된 홀의 적어도 일부에 배치될 수 있다. 홀은 소정의 깊이를 가지도록 형성될 수 있다. 홀의 깊이는 미리 지정된 것으로서 제2 평탄화층(PLN2)의 깊이 미만일 수 있다.
실시 예에서 홀은 투광부(AG)의 경계에 대응하도록 형성될 수 있다. 예를 들어 홀은 투광부(AG)의 경계를 따라 투광부(AG)의 경계에 대응하도록 형성될 수 있다. 이러한 경우 홀은 후술하는 도 6 및 도 7에서 나타나는 캐소드(CAT)의 배치와 동일한 형상으로 형성될 수 있다.
도 4에서는 홀의 표면을 따라 투광부(AG)의 경계선까지 캐소드(CAT)가 배치되는 예를 나타내었으나, 이에 제한되는 것은 아니고 캐소드(CAT)는 홀의 표면의 적어도 일부에 배치될 수 있다. 홀에 배치되는 캐소드(CAT) 상에는 픽셀 영역(PIX)과 마찬가지로 무기 절연층(PAS2)이 배치될 수 있다.
실시 예에 따라 홀은 복수로 구성될 수 있다. 즉, 투광부(AG)의 경계에는 복수의 홀이 마련될 수 있다. 복수의 홀을 구분하는 벽의 상면은 제2 평탄화층(PLN2)의 상면과 상이한 평면 상에 배치될 수 있다. 그러나 이에 제한되는 것은 아니며 경우에 따라 복수의 홀을 구분하는 벽의 상면은 제2 평탄화층(PLN2)의 상면과 동일한 평면 상에 배치될 수 있다. 이와 관련된 보다 구체적인 설명은 도 8을 참고할 수 있다.
홀이 복수로 구성되는 경우 홀의 바닥면이 홀의 개수에 비례하여 증가할 수 있으나 이에 제한되는 것은 아니다. 만약 홀의 바닥면이 홀의 개수에 비례하여 증가하는 경우 투광부(AG)의 경계에서 홀 상에 배치되는 캐소드(CAT)의 면적도 증가할 수 있다. 이와 관련된 구체적인 예는 도 6 및 도 7을 참고할 수 있다.
도 5는 본 명세서의 일 실시 예에 따른 표시 장치의 홀을 설명하기 위한 도면이다. 구체적으로 도 5는 투광부의 주변에 홀과 캐소드가 배치되는 경우 그 단면의 예를 개념적으로 나타낸다.
도 5를 참조하면, 투광부는 캐소드(515)의 배치가 생략된 개구부(510)를 포함할 수 있다. 개구부(510)의 양단에는 홀(520)이 배치될 수 있다. 홀(520)은 개구부(510)의 경계를 따라 경계 형상에 대응하도록 형성될 수 있다. 예를 들어 개구부(510)가 원형으로 형성되어 개구부(510)의 경계가 원형의 형상을 나타내는 경우 홀(520)은 개구부(510)의 경계를 둘러싸는 원형으로 개구부(510)의 경계를 따라 형성될 수 있다. 홀(520)이 개구부(510)의 경계를 따라 형성되는 예는 도 6 및 도 7을 참고할 수 있다.
실시 예에서, 홀(520)은 일정 간격을 가지고 투광부(510)의 둘레에 형성될 수 있다. 이러한 경우 홀(520)은 복수의 홀로 구현될 수 있으며 복수의 홀 각각의 적어도 일부에는 캐소드(515)가 증착될 수 있다.
홀(520)은 평탄화층의 적어도 일부, 예를 들어 제1 평탄화층(511)에 형성될 수 있다. 홀(520)의 깊이와 너비는 미리 지정될 수 있다. 구체적으로, 홀(520)의 깊이는 홀의 너비보다 크도록 형성될 수 있다. 예를 들어 홀(510)의 깊이는 홀의 너비의 2배 이상으로 형성될 수 있다. 이러한 경우 홀(520)은 평탄화층(511)을 핀(바늘)으로 찌른 것과 같은 형태의, 좁고 깊은 형태를 가질 수 있다. 이러한 홀(520)은 실시 예에 따라 핀홀(pin hole)로 지칭될 수도 있다.
실시 예에서, 홀(520)과 픽셀 정의막(513)이 형성된 후 캐소드(515)가 증착될 수 있다. 캐소드(515)는 픽셀 정의막(513)과 홀의 적어도 일부 위에 형성될 수 있다.
제1 평탄화층(511)의 하부에는 제2 평탄화층(512)이 배치될 수 있다. 다만 이에 제한되는 것은 아니고 제2 평탄화층(512)은 생략되거나 제1 평탄화층(511)과 일체로 형성될 수 있다. 제1 평탄화층(511)은 도 4의 제2 평탄화층(PLN2)에 대응하고 제2 평탄화층(512)은 도 4의 제1 평탄화층(PLN1)에 대응할 수 있다.
실시 예에서, 홀(520)이 배치되는 평면의 하부, 예를 들어 제2 평탄화층(512)의 하부에는 금속층(BSM)(517)이 배치될 수 있다. 금속층(517)은 홀(520)의 끝 단과 대응하도록 또는 끝 단보다 더 길게 연장될 수 있다. 예를 들어 금속층(517)의 개구부(510) 쪽 일단은 홀(520)의 개구부(510) 쪽 일단보다 개구부(510)에 더 인접하도록 배치될 수 있다. 이러한 경우 홀(520)의 하부 영역은 금속층(517)에 의해 덮히게 될 수 있다.
실시 예에서, 설명의 편의를 위해 도시하지는 않았으나, 제2 평탄화층(512)과 금속층(517) 사이에는 다양한 구성이 추가적으로 배치될 수 있다. 예를 들어 제2 평탄화층(512)과 금속층(517) 사이에는 절연층 또는 TFT가 배치될 수 있다. 이와 관련된 예는 도 4를 통해 설명하였는바 구체적인 설명은 생략하겠다. 또한 본 명세서 상에서 후술하는 내용에서도 평탄화층과 금속층 사이의 구성은 생략될 수 있다.
실시 예에서, 홀(520)에는 발광층(EL)의 적어도 일부가 배치될 수 있다. 이러한 경우 캐소드(515)는 발광층 상에 배치될 수 있다. 발광층(EL)이 배치되는 홀의 영역과 캐소드(515)가 배치되는 홀의 영역은 대응할 수 있다. 이에 대한 구체적인 예는 도 9의 참조번호 910을 참고할 수 있다. 경우에 따라 발광층(EL)이 배치되는 홀의 영역과 캐소드(515)가 배치되는 홀의 영역은 상이할 수 있다. 이에 대한 구체적인 예는 도 9의 참조번호 920을 참고할 수 있다.
도 5에서는 평탄화층(511) 하부에 배치되는 구성을 간략히 표시한 것으로 도 5에 도시된 바에 따라 본 명세서의 실시 예가 제한되지는 않는다.
실시 예에서, 캐소드(515)는 레이저 패터닝(laser patterning)에 의해 홀 상에 증착될 수 있다. 레이저 패터닝에 기반하여 형성된 캐소드(515)는 두께가 소정 값 미만으로 얇게 형성될 수 있다. 이러한 캐소드(515)가 홀에 배치된 후 무기 절연층(PAS1)이 캐소드(515) 상에 배치될 수 있다. 이러한 경우 무기 절연층(PAS1)은 홀 내에 배치되기 때문에 캐소드(515)는 일단이 말려 올라가는 들뜸 현상 없이 안정적으로 배치될 수 있다.
도 6 및 도 7은 본 명세서의 일 실시 예에 따른 표시 장치의 홀의 예와 배치를 설명하기 위한 도면이다. 구체적으로 도 6 및 도 7은 투광부(또는 개구부)의 경계를 따라 홀이 배치되는 경우 그 평면의 예를 개념적으로 나타낸다.
실시 예에서 도 6은 센싱 영역(SA)의 적어도 일부의 평면을 나타낼 수 있다. 투광부(610)의 주변에는 적어도 하나의 픽셀(예: 제1 픽셀(617), 제2 픽셀(619))을 포함하는 픽셀 그룹(예: 제1 픽셀 그룹(620))이 복수개 배치될 수 있다. 이러한 경우 투광부(610)는 적어도 2개의 픽셀 그룹 사이에 배치될 수 있다.
실시 예에서 적어도 2개의 픽셀 그룹 각각은 적색, 녹색, 청색 및 백색 중 적어도 하나에 대응하는 픽셀을 포함할 수 있다. 예를 들어 적어도 2개의 픽셀 그룹 각각은 적색에 대응하는 제1 픽셀, 녹색에 대응하는 제2 픽셀, 및 청색에 대응하는 제3 픽셀을 포함할 수 있다. 다른 예를 들면 적어도 2개의 픽셀 그룹 각각은 적색에 대응하는 제1 픽셀, 녹색에 대응하는 제2 픽셀, 청색에 대응하는 제3 픽셀, 및 백색에 대응하는 제4 픽셀을 포함할 수 있다.
투광부(610)는 빛을 투과시킬 수 있다. 투광부(610)는 원형으로 형성될 수 있다. 이에 따라 투광부(610)의 경계는 원형에 대응할 수 있다. 홀은 투광부(610)의 경계를 따라 형성되고, 홀의 적어도 일부에 캐소드(615)가 배치될 수 있다.
실시 예에서, 투광부(610)의 평면은 다양한 형태로 구현될 수 있다. 예를 들어 투광부(610)의 평면은 원형 또는 다각형에 대응할 수 있다. 이러한 경우 홀은 투광부(610)의 평면의 형태에 대응하여 투광부(610)의 경계를 따라 형성될 수 있다.
실시 예에서, 캐소드(615)는 투광부(610)의 경계 중 적어도 일부에 대응하는 영역이 생략된 채로 형성될 수 있다. 예를 들어 캐소드(615)는 투광부(610) 둘레의 일부(예: 1/2)에 해당하는 영역에 형성될 수 있다.
실시 예에서, 제1 픽셀 그룹(620)은 제1 층 상에 배치되고, 이러한 경우 홀(615)은 제1 층 내에 마련될 수 있다. 예를 들어 제1 픽셀 그룹(620)은 평탄화층 상에 배치되고, 홀은 평탄화층의 적어도 일부가 제거됨에 기초하여 평탄화층 내에 마련될 수 있다.
실시 예에서, 도시하지는 않았으나 캐소드(615)는 투광부 주변에 배치되는 적어도 2개의 픽셀 그룹에 포함되는 적어도 하나의 픽셀, 예를 들어 제1 픽셀(617)에 포함될 수 있다. 이러한 경우 캐소드(615)는 제1 픽셀(617)로부터 홀의 상단까지 연장되어 투광부의 경계에 형성될 수 있다.
실시 예에서, 평탄화층은 투광부 주변에 배치되는 적어도 2개의 픽셀 그룹의 구동 회로 상에 배치될 수 있다. 예를 들어 평탄화층은 제1 픽셀 그룹(620)의 구동 회로 상에 배치될 수 있다.
실시 예에서, 홀 상에 배치되는 캐소드(615)의 제1 지점의 두께는 캐소드(615)의 제2 지점의 두께보다 더 얇을 수 있다. 이 때 제1 지점은 제2 지점보다 투광부에 더 인접한 지점일 수 있다. 즉, 캐소드(615)는 투광부에 인접할수록 두께가 얇아지는 형태로 형성될 수 있다.
도 7은 도 6보다 홀의 너비가 더 넓게 형성되는 경우를 나타낸다. 이하 도 7과 관련된 설명에서는 도 6과 중복되는 내용에 대한 설명을 생략하겠다.
도 7을 참고하면, 홀의 너비가 도 6의 경우보다 더 넓게 형성될 수 있고, 이에 따라 홀 상에 배치되는 캐소드(715)의 면적이 더 크게 형성될 수 있다.
실시 예에서, 복수의 홀이 투광부의 경계를 따라 형성될 수 있다. 예를 들어 홀은 복수의 서브홀을 포함하도록 구현될 수 있다. 서브홀은 홀 내에 포함된 기둥에 의해 공간이 복수개로 구분될 때 구분된 공간 각각을 지칭하는 것일 수 있다. 서브홀에 대한 구체적인 예는 도 8을 참고할 수 있다.
이러한 경우 서브홀 각각의 너비는 도 6의 홀의 너비에 대응할 수 있다. 캐소드는 복수의 서브홀 상에 배치될 수 있고, 이에 따라 홀 상에 배치되는 캐소드의 면적이 도 6보다 더 크게 형성될 수 있다.
다른 실시 예에서 홀은 1개이되 바닥면의 너비가 도 6 보다 넓게 형성될 수 있다. 너비는 미리 지정된 값일 수 있다.
도 8은 본 명세서의 일 실시 예에 따른 표시 장치의 홀의 예를 설명하기 위한 도면이다. 구체적으로 도 8은 표시 장치의 홀이 다양하게 구성되는 실시 예들을 개념적으로 나타낸다.
참조번호 810은 표시 장치가 하나의 홀을 포함하는 경우를 나타낸다. 참조번호 810은 홀의 단면을 개념적으로 나타낸 것이다. 홀은 도시된 바와 같이 평탄화층(PLN)의 적어도 일부에 깊게 파인 형태로 형성될 수 있다.
캐소드(815)는 홀의 상면의 적어도 일부를 덮도록 형성될 수 있다. 참조번호 810에서는 캐소드(815)가 홀의 상면을 전체적으로 덮고 있는 예를 나타내었으나 이에 제한되지는 않는다. 만약 캐소드(815)가 홀의 상면 중 일부를 덮고 있는 경우 투광부(AG)에 인접할수록 캐소드(815)의 두께는 감소할 수 있다.
참조번호 820 및 830은 표시 장치의 홀이 복수의 서브홀을 포함하는 경우를 나타낸다.
참조번호 820의 경우 복수의 서브홀 각각을 구분하는 기둥(column), 예를 들어 제1 기둥(821)과 제2 기둥(822)을 포함할 수 있다. 제1 기둥(821)과 제2 기둥(822)의 높이는 도시된 바와 같이 동일할 수 있으나 이에 제한되지 않고 서로 다를 수도 있다.
참조번호 830의 경우 복수의 서브홀 각각을 구분하는 기둥이 참조번호 820과 다른 형태로 구현되는 실시 예를 나타낸다. 구체적으로, 복수의 서브홀 각각을 구분하는 기둥의 높이는 제1 높이로 미리 지정될 수 있다. 제1 높이는 홀의 깊이 보다 낮을 수 있다. 이 때 홀의 깊이(h1)는 평탄화층(PLN)의 상면에서 홀의 바닥면까지의 거리에 대응하고, 기둥의 높이(h2)는 기둥의 상면에서 홀의 바닥면까지의 거리에 대응할 수 있다.
실시 예에서, 평탄화층(PLN)의 깊이는 2.3μm이고, 홀의 깊이(h1)는 2.0μm에 대응할 수 있다. 홀 상부의 너비는 1μm에 대응하고 홀 하부의 너비는 0.5μm에 대응할 수 있다. 다만 이는 예일뿐 이러한 예에 본 실시 예가 제한되지는 않는다.
도 9는 본 명세서의 일 실시 예에 따른 표시 장치의 홀에 배치되는 캐소드의 예를 설명하기 위한 도면이다. 구체적으로, 도 9는 홀 상에 발광층과 캐소드가 배치되는 영역의 단면을 개념적으로 나타낸다.
도 9의 참조번호 910에 의하면 홀의 상면 중 적어도 일부에 발광층(903)과 캐소드(905)가 배치될 수 있다. 실시 예에 따라 도시된 바와 같이 투광부(AG)의 일 측에서는 홀의 상면 전체에 발광층(903)과 캐소드(905)가 배치되고 다른 일 측에서는 홀의 상면 중 일부에 발광층(903)과 캐소드(905)가 배치될 수 있다.
실시 예에서, 발광층(903)과 캐소드(905)의 두께는 투광부(AG)에 인접할수록 얇아질 수 있으나 이에 제한되는 것은 아니다. 발광층(903)은 적어도 하나의 픽셀과 관련된 것일 수 있다.
도시된 바와 같이 홀의 상면에는 캐소드(905)와 발광층(903)이 배치되고, 이 때 캐소드(905)는 발광층(903) 상에 배치될 수 있다. 다만 이에 제한되는 것은 아니고 예를 들어 발광층(903)은 생략된 채로 캐소드(905)만 배치될 수 있다.
참조번호 920에 의하면, 발광층(903)과 캐소드(905)가 홀 상에 배치되는 영역은 서로 구분될 수 있다. 예를 들어 발광층(903)은 홀의 상면 중 제1 영역에 배치되고 캐소드(905)는 홀의 상면 중 제1 영역을 포함하는 보다 넓은 영역인 제2 영역에 배치될 수 있다. 다른 예를 들면 발광층(903)은 홀의 상면 중 제1 영역에 배치되고 캐소드(905)는 홀의 상면 중 제1 영역 보다 좁은 영역인 제2 영역에 배치될 수 있다.
본 명세서의 실시 예에 따른 표시 장치는 센싱 영역의 투광부의 경계에 대응하여 홀을 포함하고, 홀 상에 캐소드가 배치되도록 함으로써 투광부에 캐소드가 생략됨에 의해 발생가능한 캐소드 잔막의 잔여물을 최소화하고, 캐소드의 일단이 말리는 오름 현상의 발생을 최소화할 수 있다.
본 명세서의 일 실시 예에 따른 표시 패널은 복수의 픽셀이 배치되는 제1 영역과, 적어도 하나의 픽셀을 포함하는 적어도 2개의 픽셀 그룹, 상기 적어도 2개의 픽셀 그룹 사이에 배치되어 빛을 투과시키는 투광부, 및 상기 투광부의 경계에 대응하도록 형성되어 상기 적어도 하나의 픽셀과 관련된 캐소드가 적어도 일부에 배치된 홀(hole)을 포함하는 제2 영역을 포함할 수 있다.
실시 예에서, 상기 캐소드의 제1 지점의 두께는 상기 캐소드의 제2 지점의 두께보다 더 얇고, 상기 제1 지점은 상기 제2 지점보다 상기 투광부와 더 가까울 수 있다.
실시 예에서, 상기 투광부에는 상기 캐소드의 배치가 생략될 수 있다. 상기 캐소드는 상기 투광부에서 개구부가 형성될 수 있으며, 상기 투광부 이외의 영역에 배치될 수 있다.
실시 예에서, 상기 적어도 2개의 픽셀 그룹은 제1 층 상에 배치될 수 있다.
상기 홀은 상기 제1 층의 적어도 일부가 제거됨에 기초하여 상기 제1 층 내에 마련되며, 상기 캐소드는 상기 적어도 2개의 픽셀 그룹에 포함되는 적어도 하나의 픽셀 중 제1 픽셀에 포함되며, 상기 제1 픽셀로부터 상기 홀의 상단까지 연장될 수 있다. 상기 제1 층은 상기 적어도 2개의 픽셀 그룹의 구동 회로 상에 배치되는 평탄화층을 포함할 수 있다.
실시 예에서, 상기 홀은 복수의 서브홀을 포함할 수 있다. 상기 복수의 서브홀은 제1 높이를 가지는 적어도 하나의 기둥(column)에 의해 구분될 수 있다. 상기 제1 높이는 상기 홀의 깊이 보다 낮을 수 있다. 상기 홀의 적어도 일부에는 상기 적어도 하나의 픽셀과 관련된 발광층(emission layer)이 배치될 수 있다. 상기 발광층은 상기 홀의 상면과 상기 홀의 적어도 일부에 배치되는 캐소드 사이에 배치될 수 있다.
실시 예에서, 상기 투광부의 평면은 원형 또는 다각형에 대응할 수 있다.
실시 예에서, 상기 적어도 2개의 픽셀 그룹 각각은 적색, 녹색, 청색 및 백색 중 적어도 하나에 대응하는 픽셀을 포함할 수 있다. 상기 제1 영역의 픽셀 밀도 보다 상기 제2 영역의 픽셀 밀도가 더 클 수 있다.
본 명세서의 일 실시 예에 따른 표시 장치는, 복수의 픽셀들이 배치되는 제1 영역; 및 적어도 하나의 픽셀을 포함하는 적어도 2개의 픽셀 그룹이 배치된 픽셀 영역, 상기 적어도 2개의 픽셀 그룹 사이에 배치되어 빛을 투과시키는 투광부, 및 상기 투광부의 경계에 대응하도록 형성되어 상기 적어도 하나의 픽셀과 관련된 캐소드가 적어도 일부에 배치된 홀(hole)을 포함하는 제2 영역;을 포함하는 표시 패널과, 상기 제2 영역에 대응하도록 상기 디스플레이 패널의 일측에 배치되는 광 센서를 포함할 수 있다.
실시 예에서, 상기 캐소드의 제1 지점의 두께는 상기 캐소드의 제2 지점의 두께보다 더 얇고, 상기 제1 지점은 상기 제2 지점보다 상기 투광부와 더 가까울 수 있다.
실시 예에서, 상기 투광부에는 상기 캐소드의 배치가 생략될 수 있다.
실시 예에서, 상기 적어도 2개의 픽셀 그룹은 제1 층 상에 배치되고, 상기 홀은 상기 제1 층의 적어도 일부가 제거됨에 기초하여 상기 제1 층 내에 마련되며, 상기 캐소드는 상기 적어도 2개의 픽셀 그룹에 포함되는 적어도 하나의 픽셀 중 제1 픽셀에 포함되며, 상기 제1 픽셀로부터 상기 홀의 상단까지 연장될 수 있다. 상기 제1층은 상기 적어도 2개의 픽셀 그룹의 구동 회로 상에 배치되는 평탄화 층을 포함할 수 있다.
실시 예에서, 상기 광 센서는 카메라 및 적외선 센서 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시 예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
400: 센서
510: 개구부
515: 캐소드
511: 평탄화층
513: 픽셀 정의막

Claims (19)

  1. 복수의 픽셀이 배치되는 제1 영역과,
    적어도 하나의 픽셀을 포함하는 적어도 2개의 픽셀 그룹, 상기 적어도 2개의 픽셀 그룹 사이에 배치되어 빛을 투과시키는 투광부, 및 상기 투광부의 경계에 대응하도록 형성되어 상기 적어도 하나의 픽셀과 관련된 캐소드가 적어도 일부에 배치된 홀(hole)을 포함하는 제2 영역을 포함하는, 표시 패널.
  2. 제1항에 있어서,
    상기 캐소드의 제1 지점의 두께는 상기 캐소드의 제2 지점의 두께보다 더 얇고,
    상기 제1 지점은 상기 제2 지점보다 상기 투광부와 더 가까운, 표시 패널.
  3. 제1항에 있어서,
    상기 투광부에는 상기 캐소드의 배치가 생략되는, 표시 패널.
  4. 제1항에 있어서,
    상기 적어도 2개의 픽셀 그룹은 제1 층 상에 배치되고,
    상기 홀은 상기 제1 층의 적어도 일부가 제거됨에 기초하여 상기 제1 층 내에 마련되며,
    상기 캐소드는 상기 적어도 2개의 픽셀 그룹에 포함되는 적어도 하나의 픽셀 중 제1 픽셀에 포함되며, 상기 제1 픽셀로부터 상기 홀의 상단까지 연장되는, 표시 패널.
  5. 제4항에 있어서,
    상기 제1 층은 상기 적어도 2개의 픽셀 그룹의 구동 회로 상에 배치되는 평탄화층을 포함하는, 표시 패널.
  6. 제1항에 있어서,
    상기 홀은 복수의 서브홀을 포함하는, 표시 패널.
  7. 제5항에 있어서,
    상기 복수의 서브홀은 제1 높이를 가지는 적어도 하나의 기둥(column)에 의해 구분되는, 표시 패널.
  8. 제7항에 있어서,
    상기 제1 높이는 상기 홀의 깊이 보다 낮은, 표시 패널.
  9. 제1항에 있어서,
    상기 홀의 적어도 일부에는 상기 적어도 하나의 픽셀과 관련된 발광층(emission layer)이 배치되는, 표시 패널.
  10. 제9항에 있어서,
    상기 발광층은 상기 홀의 상면과 상기 홀의 적어도 일부에 배치되는 캐소드 사이에 배치되는, 표시 패널.
  11. 제1항에 있어서,
    상기 투광부의 평면은 원형 또는 다각형에 대응하는, 표시 패널.
  12. 제1항에 있어서,
    상기 적어도 2개의 픽셀 그룹 각각은 적색, 녹색, 청색 및 백색 중 적어도 하나에 대응하는 픽셀을 포함하는, 표시 패널.
  13. 제12항에 있어서,
    상기 제1 영역의 픽셀 밀도 보다 상기 제2 영역의 픽셀 밀도가 더 큰, 표시 패널.
  14. 복수의 픽셀들이 배치되는 제1 영역; 및 적어도 하나의 픽셀을 포함하는 적어도 2개의 픽셀 그룹이 배치된 픽셀 영역, 상기 적어도 2개의 픽셀 그룹 사이에 배치되어 빛을 투과시키는 투광부, 및 상기 투광부의 경계에 대응하도록 형성되어 상기 적어도 하나의 픽셀과 관련된 캐소드가 적어도 일부에 배치된 홀(hole)을 포함하는 제2 영역;을 포함하는 표시 패널과,
    상기 제2 영역에 대응하도록 디스플레이 패널의 일측에 배치되는 광 센서를 포함하는, 표시 장치.
  15. 제14항에 있어서,
    상기 캐소드의 제1 지점의 두께는 상기 캐소드의 제2 지점의 두께보다 더 얇고,
    상기 제1 지점은 상기 제2 지점보다 상기 투광부와 더 가까운, 표시 장치.
  16. 제14항에 있어서,
    상기 투광부에는 상기 캐소드의 배치가 생략되는, 표시 장치.
  17. 제14항에 있어서,
    상기 적어도 2개의 픽셀 그룹은 제1 층 상에 배치되고,
    상기 홀은 상기 제1 층의 적어도 일부가 제거됨에 기초하여 상기 제1 층 내에 마련되며,
    상기 캐소드는 상기 적어도 2개의 픽셀 그룹에 포함되는 적어도 하나의 픽셀 중 제1 픽셀에 포함되며, 상기 제1 픽셀로부터 상기 홀의 상단까지 연장되는, 표시 장치.
  18. 제17항에 있어서,
    상기 제1 층은 상기 적어도 2개의 픽셀 그룹의 구동 회로 상에 배치되는 평탄화 층을 포함하는, 표시 장치.
  19. 제14항에 있어서,
    상기 광 센서는 카메라 및 적외선 센서 중 적어도 하나를 포함하는, 표시 장치.
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