KR20230034827A - 전계 발광 표시 장치 - Google Patents

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김용일
김병진
박진권
정우석
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 전계 발광 표시 장치는, 표시 영역 및 비표시 영역으로 구분되는 기판, 상기 표시 영역의 기판 위에 배치되는 제1 차광층 및 데이터 배선, 상기 제1 차광층 및 상기 데이터 배선 위에 배치되는 제1 버퍼층, 상기 제1 버퍼층 상부에 배치되며, 산화물 반도체로 구성된 반도체층, 상기 반도체층 위에 배치되는 게이트 절연층, 상기 게이트 절연층 위에 배치되는 게이트 전극, 상기 게이트 전극 상부에 배치되는 보호층 및 제1 평탄화층, 상기 제1 평탄화층의 일부 영역이 제거되어 노출된 상기 보호층 위에 배치되는 드레인 전극, 상기 드레인 전극 및 상기 제1 평탄화층 위에 배치되는 제2 평탄화층 및 상기 제2 평탄화층 상부에 배치되며, 애노드, 발광부 및 캐소드로 이루어진 발광 소자를 포함할 수 있다. 본 발명에 의하면, 산화물 박막 트랜지스터를 제조하는데 필요한 마스크 공정 수를 감소시킴으로써 생산성을 증가시키고 공정 및 재료비를 절감할 수 있게 된다.

Description

전계 발광 표시 장치 {ELECTROLUMINESCENT DISPLAY DEVICE}
본 발명은 전계 발광 표시 장치에 관한 것으로, 보다 상세하게는 산화물 박막 트랜지스터를 이용한 전계 발광 표시 장치에 관한 것이다.
현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시 장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시 장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
대표적인 표시 장치로 액정 표시 장치(Liquid Crystal Display device; LCD), 전기 습윤 표시 장치(Electro-Wetting Display device; EWD) 및 유기 발광 표시 장치(Organic Light Emitting Display Device; OLED) 등이 있다.
이중에서 유기 발광 표시 장치를 포함하는 전계 발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 전계 발광 표시 장치는 저전압 구동에 의해 소비전력 측면에서 유리할 뿐만 아니라, 색상구현, 응답속도, 시야각(viewing angle), 명암 대비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.
전계 발광 표시 장치는 애노드(anode)와 캐소드(cathode)로 지칭된 2개의 전극 사이에 유기물을 사용한 발광층을 배치하여 구성된다. 그리고, 애노드에서의 정공(hole)을 발광층으로 주입시키고, 캐소드에서의 전자(electron)를 발광층으로 주입시키면, 주입된 전자와 정공이 서로 재결합(recombination)하면서 발광층에서 여기자(exciton)를 형성하며 발광한다.
본 발명이 해결하고자 하는 과제는 마스크 공정 수를 감소시킨 산화물 박막 트랜지스터를 이용한 전계 발광 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 외부나 봉지층으로부터의 수소를 차단하여 특성이 향상된 산화물 박막 트랜지스터를 이용한 전계 발광 표시 장치를 제공하는 것이다
본 발명이 해결하고자 하는 또 다른 과제는 기생 용량을 감소시켜 스토리지 커패시터(storage capacitor)의 충전율을 증가시킨 산화물 박막 트랜지스터를 이용한 전계 발광 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 전계 발광 표시 장치는, 표시 영역 및 비표시 영역으로 구분되는 기판, 상기 표시 영역의 기판 위에 배치되는 제1 차광층 및 데이터 배선, 상기 제1 차광층 및 상기 데이터 배선 위에 배치되는 제1 버퍼층, 상기 제1 버퍼층 상부에 배치되며, 산화물 반도체로 구성된 반도체층, 상기 반도체층 위에 배치되는 게이트 절연층, 상기 게이트 절연층 위에 배치되는 게이트 전극, 상기 게이트 전극 상부에 배치되는 보호층 및 제1 평탄화층, 상기 제1 평탄화층의 일부 영역이 제거되어 노출된 상기 보호층 위에 배치되는 드레인 전극, 상기 드레인 전극 및 상기 제1 평탄화층 위에 배치되는 제2 평탄화층 및 상기 제2 평탄화층 상부에 배치되며, 애노드, 발광부 및 캐소드로 이루어진 발광 소자를 포함할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 일 실시예에 따른 전계 발광 표시 장치는, 표시 영역 및 비표시 영역으로 구분되는 기판, 상기 표시 영역의 기판 위에 배치되는 제1 차광층 및 데이터 배선, 상기 제1 차광층 및 상기 데이터 배선 위에 배치되는 제1 버퍼층, 상기 제1 버퍼층 상부에 배치되며, 산화물 반도체로 구성된 반도체층, 상기 반도체층 위에 배치되는 게이트 절연층, 상기 게이트 절연층 위에 배치되는 게이트 전극, 상기 게이트 전극 위에 배치되는 제1 평탄화층, 상기 제1 평탄화층의 일부 영역이 제거되어 노출된 상기 보호층 위에 배치되는 드레인 전극, 상기 드레인 전극 및 상기 제1 평탄화층 위에 배치되는 제2 평탄화층 및 상기 제2 평탄화층 상부에 배치되며, 애노드, 발광부 및 캐소드로 이루어진 발광 소자를 포함할 수 있다.
기타 실시예의 구체적인 사항은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은, 산화물 박막 트랜지스터를 제조하는데 필요한 마스크 공정 수를 감소시킴으로써 생산성을 증가시키고 공정 및 재료비를 절감할 수 있게 된다.
본 발명은, 산화물 박막 트랜지스터 상부에 수소 포집 역할을 하는 드레인 전극을 형성하여 산화물 박막 트랜지스터로의 수소 유입을 방지함으로써 박막 트랜지스터의 특성 및 신뢰성을 개선할 수 있게 된다.
본 발명은, 차광층 컨택 홀과 드레인 컨택 홀을 중첩하여 배치하고, 동종 전극을 상하 단차를 가지도록 형성함으로써 기생 용량(parasitic capacitance)을 감소시켜 스토리지 커패시터(storage capacitor)의 충전율을 증가시킬 수 있게 된다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 전계 발광 표시 장치의 개략적인 구성도이다.
도 2는 도 1의 전계 발광 표시 장치의 평면도이다.
도 3은 도 2의 III-III'선에 따른 단면을 포함하는 단면도이다.
도 4는 도 3의 A 부분을 확대하여 보여주는 도면이다.
도 5는 도 3의 B 부분을 확대하여 보여주는 도면이다.
도 6은 본 발명의 제2 실시예에 따른 전계 발광 표시 장치의 평면도이다.
도 7은 본 발명의 제3 실시예에 따른 전계 발광 표시 장치의 평면도이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 위에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~ 위에', '~ 상부에', '~ 하부에', '~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 제한되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 전계 발광 표시 장치의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 제1 실시예의 전계 발광 표시 장치(100)는, 복수의 서브 화소(SP)를 포함하는 표시 패널(PN), 표시 패널(PN)에 각종 신호를 공급하는 게이트 드라이버(GD)와 데이터 드라이버(DD) 및 게이트 드라이버(GD)와 데이터 드라이버(DD)를 제어하는 타이밍 컨트롤러(TC)를 포함할 수 있다.
게이트 드라이버(GD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선(SL)에 복수의 스캔 신호를 공급할 수 있다. 복수의 스캔 신호는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)를 포함할 수 있다.
데이터 드라이버(DD)는 타이밍 컨트롤러(TC)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(TC)로부터 입력되는 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 신호(Vdata)로 변환할 수 있다. 그리고, 데이터 드라이버(DD)는 변환된 데이터 신호(Vdata)를 복수의 데이터 배선(DL)에 공급할 수 있다.
타이밍 컨트롤러(TC)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 드라이버(DD)에 공급하고, 외부에서 입력되는 동기 신호(SYNC)를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다.
이하에서 도 2 및 도 3을 참조하여, 본 발명의 제1 실시예에 따른 전계 발광 표시 장치의 화소 구조를 보다 상세히 설명하기로 한다.
도 2는 도 1의 전계 발광 표시 장치의 평면도이다.
도 3은 도 2의 III-III'선에 따른 단면을 포함하는 단면도이다.
도 4는 도 3의 A 부분을 확대하여 보여주는 도면이다.
도 5는 도 3의 B 부분을 확대하여 보여주는 도면이다.
도 2는 하나의 서브 화소(SP)의 화소 구조를 보여주고 있으며, 도 3은 표시 영역(AA) 및 패드부를 포함하는 비표시 영역(NA)의 일부를 보여주고 있다.
도 2에서는 편의상 발광 소자(120) 중에 애노드(121)만을 도시하고 있다.
우선, 본 발명의 제1 실시예의 전계 발광 표시 장치는, 표시 패널, 플렉서블 필름 및 인쇄 회로 기판을 포함할 수 있다.
표시 패널은 사용자에게 영상을 표시하기 위한 패널이다.
표시 패널은 영상을 표시하기 위한 표시 소자, 표시 소자를 구동하기 위한 구동 소자, 및 표시 소자 및 구동 소자로 각종 신호를 전달하는 배선 등이 배치될 수 있다. 표시 소자는 표시 패널의 종류에 따라 상이하게 정의될 수 있으며, 예를 들어, 표시 패널이 전계 발광 표시 패널인 경우, 표시 소자는 애노드, 유기 발광층 및 캐소드를 포함하는 발광 소자일 수 있다.
이하에서는 표시 패널이 전계 발광 표시 패널인 것으로 가정하지만, 표시 패널이 전계 발광 표시 패널로 제한되는 것은 아니다.
도 2 및 도 3을 참조하면, 표시 패널은 표시 영역(AA) 및 비표시 영역(NA)을 포함할 수 있다.
표시 영역(AA)은 표시 패널에서 영상이 표시되는 영역이다.
표시 영역(AA)에는 복수의 화소를 구성하는 복수의 서브 화소(SP) 및 복수의 서브 화소(SP)를 구동하기 위한 회로가 배치될 수 있다. 복수의 서브 화소(SP)는 표시 영역(AA)을 구성하는 최소 단위로, 복수의 서브 화소(SP) 각각에 표시 소자가 배치될 수 있고, 복수의 서브 화소(SP)는 화소를 구성할 수 있다. 예를 들어, 복수의 서브 화소(SP) 각각에는 애노드(121), 발광부(122) 및 캐소드(123)를 포함하는 발광 소자(120)가 배치될 수 있으나, 이에 제한되지 않는다. 또한, 복수의 서브 화소(SP)를 구동하기 위한 회로에는 구동 소자 및 배선 등이 포함될 수 있다. 예를 들어, 회로는 박막 트랜지스터(T1, T4), 스토리지 커패시터, 스캔 배선(SL), 데이터 배선(DL) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
복수의 서브 화소(SP)는 서로 다른 색상의 광을 발광하는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소를 포함할 수 있다. 예를 들어, 제1 서브 화소는 녹색 서브 화소이고, 제2 서브 화소는 적색 서브 화소이며, 제3 서브 화소는 청색 서브 화소일 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다.
복수의 서브 화소(SP)의 배치, 개수 및 색상 조합은 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
비표시 영역(NA)은 영상이 표시되지 않는 영역이다.
표시 영역(AA) 및 비표시 영역(NA)은 전계 발광 표시 장치를 탑재한 전자장치의 디자인에 적합한 형태일 수 있다.
비표시 영역(NA)에는 표시 영역(AA)의 발광 소자(120)를 구동하기 위한 다양한 배선 및 회로 등이 배치될 수 있다. 예를 들어, 비표시 영역(NA)에는 표시 영역(AA)의 복수의 서브 화소(SP) 및 회로로 신호를 전달하기 위한 패드 배선(PAD), 링크 배선 또는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 구동 IC 등이 배치될 수 있으나, 이에 제한되지 않는다.
이때, 게이트 드라이버 IC는, 표시 패널과 독립되게 형성되어, 다양한 방식으로 표시 패널과 전기적으로 연결될 수 있는 형태로 구성될 수 있으나, 표시 패널 내에 실장되어 있는 게이트 인 패널(Gate In Panel; GIP) 방식으로 구성될 수도 있다.
전계 발광 표시 장치는, 다양한 신호를 생성하거나 표시 영역(AA) 내 픽셀을 구동하기 위한, 다양한 부가 요소들을 포함할 수 있다. 픽셀을 구동하기 위한 부가 요소는 인버터 회로, 멀티플렉서, 정전기 방전(Electro Static Discharge; ESD) 회로 등을 포함할 수 있다. 전계 발광 표시 장치는 픽셀 구동 이외의 기능과 연관된 부가 요소도 포함할 수 있다. 일 예로, 전계 발광 표시 장치는 터치 감지 기능, 사용자 인증 기능(예: 지문 인식), 멀티 레벨 압력 감지 기능, 촉각 피드백(tactile feedback) 기능 등을 제공하는 부가 요소들을 포함할 수 있다. 이러한 부가 요소들은 비표시 영역(NA) 및/또는 연결 인터페이스와 연결된 외부 회로에 위치할 수 있다.
플렉서블 필름은 표시 영역(AA)의 복수의 서브 화소(SP) 및 회로로 신호를 공급하기 위한 필름으로, 표시 패널과 전기적으로 연결될 수 있다. 플렉서블 필름은 표시 패널의 비표시 영역(NA)의 일단에 배치되어 전원 전압, 데이터 전압 등을 표시 영역의 복수의 서브 화소(SP) 및 회로로 공급할 수 있다. 플렉서블 필름에는, 예를 들어, 데이터 드라이버 IC와 같은 구동 IC가 배치될 수 있다.
인쇄 회로 기판은 플렉서블 필름의 일단에 배치되어 플렉서블 필름과 연결될 수 있다. 인쇄 회로 기판은 구동 IC에 신호를 공급하는 부품이다. 인쇄 회로 기판은 구동 신호, 데이터 신호 등과 같은 다양한 신호를 구동 IC로 공급할 수 있다.
화소 구조를 구체적으로 설명하면, 기판(110)은 표시 영역(AA)과 표시 영역(AA) 외측의 비표시 영역(NA)으로 구분될 수 있다.
표시 영역(AA)의 기판(110) 상부에 박막 트랜지스터(T1, T4)와 발광 소자(120) 및 봉지층(미도시)이 배치될 수 있다.
비표시 영역(NA)의 기판(110) 상부에는 패드 배선(PAD) 및 봉지층이 배치될 수 있다.
기판(110)은 상부에 배치되는 전계 발광 표시 장치의 구성요소들을 지지 및 보호하는 역할을 한다.
최근에 플라스틱과 같은 플렉서블 특성을 가지는 연성의 물질로 플렉서블 기판(110)을 사용할 수 있다.
플렉서블 기판(110)은 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자, 및 이들의 공중합체로 이루어진 군 중에서 하나를 포함하는 필름 형태일 수 있다.
기판(110) 위에 제1 차광층(118, 119)이 배치될 수 있다.
제1 차광층(118, 119)은 박막 트랜지스터(T1, T4) 하부의 표시 영역(AA)에 배치될 수 있다.
제1 차광층(118, 119)은 박막 트랜지스터(T1, T4)의 반도체층(ACT1, ACT4)으로 외부의 빛이 유입되는 것을 차단하기 위해, 차광 기능을 갖는 금속 재료로 형성될 수 있다.
제1 차광층(118, 119)은 하나의 층으로 구성될 수 있으나, 편의상 우측의 제1 차광층(118) 및 좌측의 제1 차광층(119)으로 구분하여 지칭하기로 한다.
제1 차광층(118, 119)은 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 몰리브덴(Mo) 및 구리(Cu) 등의 불투명 금속 중의 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
표시 영역(AA)의 기판(110) 위에 데이터 배선(DL), 고전위 전원 배선(HPPL), 저전위 전원 배선(LPPL)이 배치될 수 있다.
또한, 비표시 영역(NA)의 기판(110) 위에 패드 배선(PAD)이 배치될 수 있다.
데이터 배선(DL), 고전위 전원 배선(HPPL), 저전위 전원 배선(LPPL) 및 패드 배선(PAD)은 제1 차광층(118, 119)과 동일한 층에 동일한 금속으로 형성될 수 있으나, 이에 제한되지 않는다.
제1 차광층(118, 119) 및 데이터 배선(DL), 고전위 전원 배선(HPPL), 저전위 전원 배선(LPPL), 패드 배선(PAD)이 배치된 기판(110) 위에 제1 버퍼층(111)이 배치될 수 있다.
제1 버퍼층(111)은 기판(110)으로부터 유입되는 수분이나 산소 등을 포함하는 이물질을 차단하기 위해서, 단일 절연층 또는 복수의 절연층이 적층된 구조로 형성될 수 있다. 이때, 제1 버퍼층(111)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다. 제1 버퍼층(111)은 박막 트랜지스터(T1, T4)의 종류에 따라 삭제될 수도 있다.
제1 버퍼층(111) 위에 제2 차광층(128, 129)이 배치될 수 있다.
제2 차광층(128, 129)은 박막 트랜지스터(T1, T4) 하부의 표시 영역(AA)에 배치될 수 있다.
제2 차광층(128, 129)은 박막 트랜지스터(T1, T4)의 반도체층(ACT1, ACT4)으로 외부의 빛이 유입되는 것을 차단하기 위해, 차광 기능을 갖는 금속 재료로 형성될 수 있다.
제2 차광층(128, 129)은 하나의 층으로 구성될 수 있으나, 편의상 우측의 제2 차광층(128) 및 좌측의 제2 차광층(129)으로 구분하여 지칭하기로 한다.
우측의 제2 차광층(128) 및 좌측의 제2 차광층(129)은 각각 우측의 제1 차광층(118) 및 좌측의 제1 차광층(119) 상부에 배치되어 스토리지 커패시터를 구성할 수 있다.
제2 차광층(128, 129)은 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 몰리브덴(Mo) 및 구리(Cu) 등의 불투명 금속 중의 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
한편, 제1 차광층(118, 119) 및 제2 차광층(128, 129)은 Ti와 같은 수소 포집 능력이 있는 금속 또는 Ti/Al/Ti와 같은 Ti 합금으로 이루어질 수 있다.
제1 차광층(118, 119) 및 제2 차광층(128, 129)을 구성하는 물질로 Ti 이외에 수소 포집 능력이 우수한 Sc, V, Mn, Fe, Pd, Nb, Zr, Y, Ta, Ce, La, Sm, U 등을 포함할 수 있다.
제2 차광층(128, 129) 위에 제2 버퍼층(112)이 배치될 수 있다.
제2 버퍼층(112)은 기판(110)으로부터 유입되는 수분이나 산소 등을 포함하는 이물질을 차단하기 위하여, 단일 절연층 또는 복수의 절연층이 적층된 구조로 형성될 수 있다. 제2 버퍼층(112)은 실리콘 산화물, 실리콘 질화물, 산화 알루미늄 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다. 제2 버퍼층(112)은 박막 트랜지스터(T1, T4)의 종류에 따라 삭제될 수도 있다.
제1, 제2 버퍼층(111, 112)의 일부 영역이 제거되어 우측의 제1 차광층(118)의 일부를 노출시키는 제1 컨택 홀(140a)이 형성될 수 있다.
또한, 제1, 제2 버퍼층(111, 112)의 일부 영역이 제거되어 데이터 배선(DL)의 일부를 노출시키는 제2 컨택 홀(140b)이 형성될 수 있다.
제1, 제2 버퍼층(111, 112)의 일부 영역이 제거되어 좌측의 제1 차광층(119)의 일부를 노출시키는 제3 컨택 홀(140c)이 형성될 수 있다.
제1, 제2 버퍼층(111, 112)의 일부 영역이 제거되어 고전위 전원 배선(HPPL)의 일부를 노출시키는 제4 컨택 홀(140d)이 형성될 수 있다.
제1, 제2 버퍼층(111, 112)의 일부 영역이 제거되어 저전위 전원 배선(LPPL)의 일부를 노출시키는 제5 컨택 홀이 형성될 수 있다.
제1, 제2 버퍼층(111, 112)의 일부 영역이 제거되어 패드 배선(PAD)의 일부를 노출시키는 제6 컨택 홀이 형성될 수 있다.
제2 버퍼층(112) 상부에 박막 트랜지스터(T1, T4)가 배치될 수 있다.
표시 영역(AA)의 제1 박막 트랜지스터(T1)는 스위칭 트랜지스터일 수 있으며, 제4 박막 트랜지스터(T4)는 구동 트랜지스터일 수 있으나, 이에 제한되지 않는다. 이외의 센싱 트랜지스터 및 보상 회로 등도 본 발명의 전계 발광 표시 장치에 포함될 수 있다.
제1 박막 트랜지스터(T1)는 스캔 배선(SL)으로 공급되는 게이트 펄스에 의해 턴-온되어, 데이터 배선(DL)으로 공급되는 데이터 전압을 구동 트랜지스터(T4)의 제4 게이트 전극(GE4)으로 전송한다. 이를 위해 제1 박막 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 반도체층(ACT1), 제1 소스 전극 및 제1 드레인 전극(DE1)을 포함할 수 있다.
제4 박막 트랜지스터(T4)는 스위칭 트랜지스터(T1)로부터 전달받은 신호에 의해 고전위 전원 배선(HPPL)을 통해 전달되는 전류를 애노드(121)로 전달하고, 애노드(121)로 전달되는 전류에 의해 발광을 제어할 수 있다. 이를 위해 제4 박막 트랜지스터(T4)는 제4 게이트 전극(GE4), 제4 반도체층(ACT4), 제4 소스 전극 및 제4 드레인 전극(DE4)을 포함할 수 있다.
반도체층(ACT1, ACT4)은 산화물 반도체로 구성할 수 있다. 높은 이동도와 낮은 누설 전류(off current)의 특성을 가진 산화물 박막 트랜지스터를 이용하면 표시 패널)의 우수한 특성을 확보할 수 있다. 특히, 표시 영역(AA)과 동일하게 GIP 영역의 박막 트랜지스터를 산화물 박막 트랜지스터로 구성하는 경우에 공정수 및 비용이 절감되는 이점이 있다.
산화물 반도체는 이동도와 균일도가 우수한 특성을 갖고 있다. 산화물 반도체는 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO)계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO)계 재료, 인듐 주석 아연 산화물(InSnZnO)계 재료, 알루미늄 아연 산화물(InAlZnO)계 재료, 주석 갈륨 아연 산화물(SnGaZnO)계 재료, 알루미늄 갈륨 아연 산화물(AlGaZnO)계 재료, 인듐 주석 알루미늄 아연 산화물(SnAlZnO)계 재료, 2원계 금속 산화물인 인듐 아연 산화물(InZnO)계 재료, 주석 아연 산화물(SnZnO)계 재료, 알루미늄 아연 산화물(AlZnO)계 재료, 아연 마그네슘 산화물(ZnMgO)계 재료, 주석 마그네슘 산화물(SnMgO)계 재료, 인듐 마그네슘 산화물(InMgO)계 재료, 인듐 산화물(InO)계 재료, 주석 산화물(SnO)계 재료, 인듐 갈륨 산화물(InGaO)계 재료, 아연 산화물(ZnO)계 재료 등으로 구성할 수 있으며, 각각의 원소의 조성 비율은 제한되지 않는다.
이중에서, 제1 반도체층(ACT1)은 일부가 제1 컨택 홀(140a)을 통해 우측의 제1 차광층(118)에 전기적으로 접속하고, 다른 일부가 제2 컨택 홀(140b)을 통해 데이터 배선(DL)에 전기적으로 접속할 수 있다. 이 경우, 제1 반도체층(ACT1)/우측의 제1 차광층(118) 및 우측의 제2 차광층(128) 사이에 스토리지 커패시터가 구성될 수 있다.
그리고, 제4 반도체층(ACT4)은 일부가 제3 컨택 홀(140c)을 통해 좌측의 제2 차광층(129)에 전기적으로 접속하고, 다른 일부가 제4 컨택 홀(140d)을 통해 고전위 전원 배선(HPPL)에 전기적으로 접속할 수 있다. 이 경우, 제4 반도체층(ACT4)/좌측의 제2 차광층(129) 및 좌측의 제1 차광층(119) 사이에 추가로 커패시터가 구성될 수 있다.
반도체층(ACT1, ACT4)은 p형 또는 n형의 불순물을 포함하는 소스 영역, 드레인 영역 및 소스 영역 및 드레인 영역 사이에 채널 영역(channel region)을 포함할 수 있으며, 채널 영역과 인접한 소스 영역 및 드레인 영역 사이에는 저농도 도핑 영역을 더 포함할 수도 있으나, 이에 제한되지 않는다.
소스 영역 및 드레인 영역은 불순물이 고농도로 도핑된 영역으로, 박막 트랜지스터(T1, T4)의 소스 전극 및 드레인 전극(DE1, DE4)이 각각 접속될 수 있다.
불순물 이온은 p형 불순물 또는 n형 불순물을 이용할 수 있는데, p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중의 하나일 수 있으며, n형 불순물은 인(P), 비소(As) 및 안티몬(Sb) 중에서 하나일 수 있다.
채널 영역은 NMOS 또는 PMOS의 박막 트랜지스터 구조에 따라, n형 불순물 또는 p형 불순물로 도핑될 수 있다.
한편, 저전위 전원 배선(LPPL) 상부에는 제5 컨택 홀을 통해 저전위 전원 배선(LPPL)과 전기적으로 접속되는 제1 연결 전극(125)이 배치될 수 있다. 또한, 패드 배선(PAD) 상부에는 제6 컨택 홀을 통해 패드 배선(PAD)과 전기적으로 접속되는 제2 연결 전극(126)이 배치될 수 있다.
제1 연결 전극(125) 및 제2 연결 전극(126)은 도체화된 반도체층으로 구성될 수 있으나, 이에 제한되지 않는다. 필요에 따라 제1 연결 전극(125) 및 제2 연결 전극(126)은 생략될 수도 있다. 도체화된 반도체층은 반도체층에 불순물 이온이 도핑된 도핑층으로 구성될 수도 있으며, 플라즈마 처리에 의해 도체화된 산화물 반도체층으로 구성될 수도 있다.
또한, 제1 반도체층(ACT1)의 일부는 데이터 배선(DL)과 교차하는 방향으로 연장되어 초기화 전압 공급 배선(Vini)에 연결될 수 있다. 한편, 제2 버퍼층(112) 위에 초기화 전압 공급 배선(Vini)과 나란한 방향으로 기준 전압 배선(RVL)이 배치될 수 있다. 기준 전압 배선(RVL)의 일부는 고전위 전원 배선(HPPL)과 나란한 방향으로 연장될 수 있으나, 이에 제한되지 않는다.
반도체층(ACT1, ACT4) 및 제1 연결 전극(125), 제2 연결 전극(126) 위에 게이트 절연층(113)이 배치될 수 있다.
게이트 절연층(113)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)의 단일층 또는 이들의 다중 층으로 구성되며, 반도체층(ACT1, ACT4)에 흐르는 전류가 게이트 전극(GE1, GE4)으로 흘러가지 않도록 게이트 전극(GE1, GE4)과 반도체층(ACT1, ACT4) 사이에 배치될 수 있다. 실리콘 산화물은 금속보다는 연성이 떨어지지만, 실리콘 질화물에 비해서는 연성이 우수하며 그 특성에 따라서 단일층 또는 복수 층으로 형성할 수 있다. 일 예로, 게이트 절연층(113)은 실리콘 산화물로 구성하는 것이 바람직하지만, 이에 제한되지 않는다.
게이트 절연층(113)의 일부 영역이 제거되어 제1 연결 전극(125)의 일부를 노출시키는 제7 컨택 홀이 형성될 수 있다.
또한, 게이트 절연층(113)의 일부 영역이 제거되어 제2 연결 전극(126)의 일부를 노출시키는 제8 컨택 홀이 형성될 수 있다.
게이트 절연층(113) 위에 게이트 전극(GE1, GE4)이 배치될 수 있다.
게이트 절연층(113) 위에 데이터 배선(DL)과 교차하는 방향으로 스캔 배선(SL) 및 발광 제어 신호 배선(EML)이 배치될 수 있다. 또한, 게이트 절연층(113) 위에 스캔 배선(SL)과 나란한 방향으로 센싱 배선(SSL) 및 초기화 신호 배선(ISL)이 배치될 수 있다.
게이트 전극(GE1, GE4)은 도전성 금속인 구리(Cu), 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 금(Au), 티타늄(Ti), 니켈(Ni), 및 네오디뮴(Nd) 등이나, 이에 대한 합금으로 단일층 또는 다중 층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 전극(GE1, GE4) 위에 보호층(114)이 배치될 수 있다.
보호층(114)은, 그 상하에 배치되는 구성요소 사이의 불필요한 전기적 연결을 막고 외부로부터의 오염이나 손상 등을 막는 역할을 할 수 있다. 보호층(114)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)의 단일층 또는 이들의 다중 층으로 구성될 수 있다.
이때, 게이트 절연층(113) 및 보호층(114)의 일부 영역이 제거되어 제1 반도체층(ACT1)의 일부를 노출시키는 제9 컨택 홀(140i)이 형성될 수 있다.
또한, 보호층(114)의 일부 영역이 제거되어 제4 게이트 전극(GE4)의 일부를 노출시키는 제10 컨택 홀(140j)이 형성될 수 있다.
또한, 게이트 절연층(113) 및 보호층(114)의 일부 영역이 제거되어 제4 반도체층(ACT4)의 일부를 노출시키는 제11 컨택 홀(140k)이 형성될 수 있다.
또한, 게이트 절연층(113) 및 보호층(114)의 일부 영역이 제거되어 제1 연결 전극(125)의 일부를 노출시키는 제12 컨택 홀이 형성될 수 있다.
또한, 게이트 절연층(113) 및 보호층(114)의 일부 영역이 제거되어 제2 연결 전극(126)의 일부를 노출시키는 제13 컨택 홀이 형성될 수 있다.
특히, 본 발명은 제1 컨택 홀(140a) 상부에 제9 컨택 홀(140i)을 중첩 형성하고, 제3 컨택 홀(140c) 상부에 제11 컨택 홀(140k)을 중첩 형성함으로써 마진 증가를 통해 주변 데이터 배선(DL)이나 고전위 전원 배선(HPPL)과의 기생 용량을 감소시킬 수 있으며, 이에 스토리지 커패시터(storage capacitor)의 충전율을 증가시킬 수 있게 된다(도 4 참조). 여기서 도 4는 설명의 편의상 제9 컨택 홀(140i)에 형성되는 제1 드레인 전극(DE1)의 도시를 생략하고 있다. 도 4를 참조하면, 제1 컨택 홀(140a) 상부에 점선을 기준으로 제9 컨택 홀(140i)을 중첩 형성되는 것을 알 수 있다.
보호층(114) 위에 제1 평탄화층(115)이 배치될 수 있다.
제1 평탄화층(115)은 아크릴계 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylene resin), 폴리페닐렌설파이드계 수지(polyphenylene sulfides resin), 및 벤조사이클로부텐(benzocyclobutene) 중의 하나 이상의 물질로 형성될 수 있으며, 이에 제한되지 않는다.
이때, 제1 평탄화층(115)의 일부 영역이 제거되어 제9 컨택 홀(140i)과 제10 컨택 홀(140j) 및 보호층(114)의 일부를 노출시키는 오픈 영역이 형성될 수 있다.
또한, 제1 평탄화층(115)의 일부 영역이 제거되어 제11 컨택 홀(140k)을 노출시키는 제14 컨택 홀이 형성될 수 있다.
제1 평탄화층(115)의 일부 영역이 제거되어 제12 컨택 홀을 노출시키는 제15 컨택 홀이 형성될 수 있다.
비표시 영역(NA)의 제1 평탄화층(115)의 일부 영역이 제거되어 제13 컨택 홀을 노출시킬 수 있다.
보호층(114) 및 제1 평탄화층(115) 상부에 소스 전극 및 드레인 전극(DE1, DE4)이 배치될 수 있다. 다만, 본 발명의 경우에, 데이터 배선(DL)이나 고전위 전원 배선(HPPL)의 일부로 소스 전극을 구성할 경우 소스 전극은 생략될 수 있다.
이때, 제1 드레인 전극(DE1)은 오픈 영역의 보호층(114) 위에 배치되며, 일부는 제9 컨택 홀(140i)을 통해 제1 반도체층(ACT1)과 전기적으로 접속하고, 다른 일부는 제10 컨택 홀(140j)을 통해 제4 게이트 전극(GE4)에 전기적으로 접속할 수 있다.
제4 드레인 전극(DE4)은 제1 평탄화층(115) 위에 배치되며, 제14 컨택 홀을 통해 제4 반도체층(ACT4)에 전기적으로 접속할 수 있다.
이와 같이 제1 드레인 전극(DE1)이 오픈 영역의 제1 평탄화층(115) 위에 배치됨에 따라 동종 전극, 즉 제4 드레인 전극(DE4)과의 상하 단차 형성으로 동종 전극간 단락(short) 불량을 개선할 수 있으며, 또한 기생 용량이 감소되어 동종 전극 사이의 간격을 감소시킬 수 있게 된다(도 5 참조). 또한, 제1 드레인 전극(DE1) 및 제4 드레인 전극(DE4)의 면적을 증가시킬 수 있으며, 이에 충전량의 증가로 검사 정확성이 향상될 수 있다. 또한, 고이동도 산화물 박막 트랜지스터일수록 봉지층의 수소에 매우 취약할 수 있는데, 도 5를 참조하면, 본 발명의 제1 실시예의 경우 제1 평탄화층(115)이 제거된 오픈 영역(OA)에 수소 포집 층인 제1, 제4 드레인 전극(DE1, DE4)을 배치함으로써 수소 포집 효과를 향상시킬 수 있게 된다. 즉, 제1 드레인 전극(DE1)의 일부를 오픈 하여, 산화물 박막 트랜지스터(T1, T4)와 보다 가까운 보호층(114) 위에 제1, 제4 드레인 전극(DE1, DE4)을 배치함으로써 수소 포집 효과가 더 향상될 수 있다.
보호층(114) 위에 추가 저전위 전원 배선(135)이 배치될 수 있다. 추가 저전위 전원 배선(135)은 제15 컨택 홀을 통해 제1 연결 전극(125)에 전기적으로 접속할 수 있다. 이에, 추가 저전위 전원 배선(135)은 저전위 전원 배선(LPPL)에 전기적으로 접속할 수 있다.
추가 저전위 전원 배선(135)은 저전위 전원 배선(LPPL)과 함께 저전위 전원 신호를 공급함으로써 대면적 표시 패널에서 균일한 전원을 유지할 수 있게 된다.
추가 저전위 전원 배선(135)은 데이터 배선(DL)에 나란한 방향으로 데이터 배선(DL) 주위에 배치될 수 있으나, 이에 제한되지 않는다.
보호층(114) 위에 패드 전극(136)이 배치될 수 있다. 패드 전극(136)은 노출된 제13 컨택 홀을 통해 제2 연결 전극(126)에 전기적으로 접속할 수 있다.
추가 저전위 전원 배선(135), 패드 전극(136) 및 제1, 제4 드레인 전극(DE1, DE4)은 도전성 금속인 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 구리(Cu) 및 네오디뮴(Nd) 등의 금속 재료나 이에 대한 합금으로 단일층 또는 다중 층으로 구성할 수 있으나, 이에 제한되지 않는다.
특히, 제1, 제4 드레인 전극(DE1, DE4)은 Ti와 같은 수소 포집 능력이 있는 금속 또는 Ti/Al/Ti와 같은 Ti 합금으로 이루어질 수 있다.
제1, 제4 드레인 전극(DE1, DE4)을 구성하는 물질로 Ti 이외에 수소 포집 능력이 우수한 Sc, V, Mn, Fe, Pd, Nb, Zr, Y, Ta, Ce, La, Sm, U 등을 포함할 수 있다.
참고로, TiH의 수소 용해도가 AlH, NiH, AgH, CuH 및 ZnH보다 우수하다.
금속 수소화물을 살펴보면, 예를 들어 Ti의 수소화물은 TiH2.00으로, 이는 Ti 하나에 H가 2개 저장될 수 있는 것을 의미하며, Al의 수소화물인 AlH<2.5x10-8에 대해 수소 흡착 능력이 100만배 더 우수하다는 것을 알 수 있다.
Sc, V, Pd, Nb, Zr, Y, Ta, Ce, La, Sm, U의 수소화물은 각각 ScH>1.86, VH1.00, PdH0.724, NbH1.1, ZrH>1.70, YH>2.85, TaH0.79, CeH>2.5, LaH>2.03, SmH3.00, UH>3.00인 것을 알 수 있다.
이와 같이 본 발명은 산화물 박막 트랜지스터(T1, T4) 상부에 수소 포집 역할을 하는 드레인 전극(DE1, DE4)을 형성하여 산화물 박막 트랜지스터(T1, T4)로의 수소 유입을 방지함으로써 산화물 박막 트랜지스터(T1, T4)의 특성 및 신뢰성을 개선할 수 있게 된다.
한편, 제1 평탄화층(115) 위에 추가 고전위 전원 배선(HPPL')이 배치될 수 있다. 추가 고전위 전원 배선(HPPL')은 고전위 전원 배선(HPPL)과 함께 고전위 전원 신호를 공급함으로써 대면적 표시 패널에서 균일한 전원을 유지할 수 있게 된다.
추가 고전위 전원 배선(HPPL')은 고전위 전원 배선(HPPL)에 나란한 방향으로 고전위 전원 배선(HPPL) 주위에 배치될 수 있으나, 이에 제한되지 않는다.
박막 트랜지스터(T1, T4)는 박막 트랜지스터(T1, T4)를 구성하는 구성요소들의 위치에 따라 코프라나(coplanar) 구조와 인버티드 스태거드(inverted staggered) 구조로 분류될 수 있다. 이때, 예를 들어, 인버티드 스태거드 구조의 박막 트랜지스터는 반도체층을 기준으로 게이트 전극이 소스 전극 및 드레인 전극의 반대 쪽에 위치할 수 있다. 도 3과 같이, 코프라나 구조의 박막 트랜지스터(T1, T4)는 반도체층(ACT1, ACT4)을 기준으로 하여 게이트 전극(GE1, GE4)이 제1, 제4 드레인 전극(DE1, DE4)과 같은 쪽에 위치할 수 있다.
도 3에서는 코프라나 구조의 박막 트랜지스터(T1, T4)가 예로 도시되었으나, 본 발명의 제1 실시예에 따른 전계 발광 표시 장치는 인버티드 스태거드 구조의 박막 트랜지스터를 포함할 수도 있다.
또한, 일부의 박막 트랜지스터(T1, T4)는 코프라나 구조를 가지며, 다른 일부의 박막 트랜지스터(T1, T4)는 인버티드 스태거드 구조를 가질 수도 있다. 또한, 본 발명의 박막 트랜지스터(T1, T4)는 코프라나 구조 및 인버티드 스태거드 구조가 혼합된 구조를 가질 수도 있다.
박막 트랜지스터(T1, T4) 상부에 추가로 보호층을 배치할 수도 있다.
보호층은, 그 상하에 배치되는 구성요소 사이의 불필요한 전기적 연결을 막고 외부로부터의 오염이나 손상 등을 막는 역할을 할 수 있다.
박막 트랜지스터(T1, T4) 위에 제2 평탄화층(116)이 배치될 수 있다. 제2 평탄화층(116)은 박막 트랜지스터(T1, T4)를 보호하고 이로 인해 발생되는 단차를 완화시키며, 박막 트랜지스터(T1, T4), 스캔 배선(SL) 및 데이터 배선(DL), 발광 소자(120)들 사이에서 발생되는 기생 정전 용량(parasitic capacitance)을 감소시키기 위해 박막 트랜지스터(T1, T4) 상부에 배치될 수 있다.
제2 평탄화층(116)은 아크릴계 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylene resin), 폴리페닐렌설파이드계 수지(polyphenylene sulfides resin), 및 벤조사이클로부텐(benzocyclobutene) 중의 하나 이상의 물질로 형성될 수 있으며, 이에 제한되지 않는다.
제1, 제2 평탄화층(115, 116)은 비표시 영역(NA)의 일부까지 연장, 배치될 수 있다. 또한, 제1, 제2 평탄화층(115, 116)은 패드 전극(136)을 노출시키도록 비표시 영역(NA)의 일부까지 연장, 배치될 수 있다.
제2 평탄화층(116)의 일부 영역이 제거되어 제4 드레인 전극(DE4)의 일부를 노출시키는 제16 컨택 홀(140o)이 형성될 수 있다.
제2 평탄화층(116) 위에 애노드(121), 발광부(122) 및 캐소드(123)로 이루어진 발광 소자(120)가 배치될 수 있다.
애노드(121)는 제2 평탄화층(116) 위에 배치될 수 있다.
애노드(121)는 발광부(122)에 정공(hole)을 공급하는 역할을 하는 전극으로, 제16 컨택 홀(140o)을 통해 제4 박막 트랜지스터(T4)에 전기적으로 접속할 수 있다.
애노드(121)가 배치된 하부로 광을 발광하는 바텀 에미션(bottom emission) 방식일 경우에는, 애노드(121)는 투명 도전성 물질인 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zin Oxide; IZO) 등으로 구성할 수 있으나, 이에 제한되지 않는다.
반면, 표시 패널이 캐소드(123)가 배치된 상부로 광을 발광하는 탑 에미션(top emission) 방식일 경우, 발광된 광이 애노드(121)에서 반사되어 보다 원활하게 캐소드(123)가 배치된 상부 방향으로 방출될 수 있도록, 반사층을 더 포함할 수 있다.
즉, 애노드(121)는 투명 도전성 물질로 구성된 투명 도전층과 반사층이 차례로 적층된 2층 구조이거나, 투명 도전층, 반사층 및 투명 도전층이 차례로 적층된 3층 구조일 수 있으며, 반사층은 은(Ag) 또는 은을 포함하는 합금일 수 있다.
애노드(121) 및 제2 평탄화층(116) 위에 뱅크(150)가 배치될 수 있다.
애노드(121) 및 제2 평탄화층(116) 상부에 배치되는 뱅크(150)는 실제로 광을 발광하는 영역, 즉 발광 영역을 구획하여 서브 화소(SP)를 정의할 수 있다.
애노드(121) 상부에 포토레지스트(photoresist)를 형성한 후에 사진 식각 공정(photolithography)을 통해 뱅크(150)를 형성할 수 있다. 포토레지스트는 광의 작용에 의해 현상액에 대한 용해성이 변화되는 감광성 수지를 말하며, 포토레지스트를 노광 및 현상하여 특정 패턴이 얻어질 수 있다. 포토레지스트는 포지티브형 포토레지스트와 네거티브형 포토레지스트로 분류될 수 있다. 이때, 포지티브형 포토레지스트는 노광으로 노광부의 현상액에 대한 용해성이 증가되는 포토레지스트를 말하며, 포지티브형 포토레지스트를 현상하면 노광부가 제거된 패턴이 얻어진다. 네거티브형 포토레지스트는 노광으로 노광부의 현상액에 대한 용해성이 저하되는 포토레지스트를 말하며, 네거티브형 포토레지스트를 현상하면 비노광부가 제거된 패턴이 얻어 진다.
발광 소자(120)의 발광부(122)를 형성하기 위해 증착 마스크인 FMM(Fine Metal Mask)을 사용할 수 있다.
또한, 뱅크(150) 위에 배치되는 증착 마스크와 접촉하여 발생될 수 있는 손상을 방지하고, 뱅크(150)와 증착 마스크 사이에 일정한 거리를 유지하기 위해, 뱅크(150) 상부에 투명 유기물인 폴리이미드, 포토 아크릴 및 벤조사이클로부텐 중 하나로 구성되는 스페이서(spacer)(156)를 배치할 수 있다.
발광 영역의 뱅크(150)의 일부가 제거되어 애노드(121)의 일부를 노출시키는 개구부(OP)를 형성할 수 있다
한편, 서브 화소(SP) 사이의 뱅크(150)의 일부 영역이 제거되어 복수의 트렌치 패턴(155)이 형성될 수도 있다.
트렌치 패턴(155)은 복수의 서브 화소(SP) 사이에 복수로 배치될 수 있다. 트렌치 패턴(155)은 뱅크(119)의 상부 두께 일부가 제거되어 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니며, 뱅크(119)의 두께 전부가 제거되어 형성될 수도 있다.
트렌치 패턴(155)에 의해 이웃하는 서브 화소(SP) 사이의 발광부(122)의 두께를 얇게 하거나 패스(path)를 길게 하여, 또는 이웃하는 서브 화소(SP) 사이에 발광부(122)의 일부를 단선(단절)시킴으로써 이웃하는 서브 화소(SP)간 발광부(122)에 의한 누설 전류를 최소화할 수 있다.
트렌치 패턴(155)은 멀티 스택(multi stack) 구조에서 발생하는 측면 누설 전류를 최소화할 수 있다.
즉, 전계 발광 표시 장치의 품질 및 생산성 향상을 위해서 발광 소자의 효율, 수명 향상 및 소비 전력 저감 등을 위한 다양한 발광 소자 구조가 제안되고 있다.
이에 따라, 하나의 스택(stack) 즉, 하나의 발광 유닛(electroluminescence unit: EL unit)을 적용하는 발광 소자 구조 뿐만 아니라, 향상된 효율 및 수명 특성을 구현하기 위해 복수의 스택, 즉 복수의 발광 유닛의 적층을 이용하는 탠덤(Tandem) 구조의 발광 소자가 제안되고 있다.
이와 같은 탠덤 구조, 즉, 제1 발광 유닛과 제2 발광 유닛의 적층을 이용한 2 스택 구조의 발광 소자는 전자와 정공의 재결합(recombination)을 통해서 발광이 일어나는 발광 영역이 제1 발광 유닛과 제2 발광 유닛 각각에 위치하며, 제1 발광 유닛의 제1 발광층과 제2 발광 유닛의 제2 발광층에서 각각 발광하는 빛이 보강 간섭을 일으키면서 단일 스택 구조의 발광 소자 대비 높은 휘도를 제공할 수 있다.
또한, 발광 소자에 있어서 하나의 화소를 구성하는 복수의 서브 화소들 간의 거리는 전계 발광 표시 장치가 고해상도로 갈수록 작아지게 되는데, 발광층(emission layer: EML)을 제외한 정공 주입층(EIL), 정공 수송층(HTL), 전하 생성층(CGL), 전자 주입층(EIL), 전자 수송층(ETL) 등과 같은 보조 유기층들은 공통 마스크(Common Mask)를 이용하여 복수 개의 서브 화소 모두에 대응되도록 증착 되어 공통층(common layer)으로 형성되며, 각각 상이한 파장의 빛을 발생시키는 복수의 서브 화소 내 발광층은 파인 메탈 마스크(fine metal mask)를 이용하여 각각의 서브 화소에 대응되도록 개별적으로 증착 되어 형성될 수 있다.
위와 같은 발광 소자의 경우, 애노드와 캐소드 사이에 전압이 인가될 때, 상기와 같이 발광 소자 내 형성된 공통층을 통해 발광 소자의 수평 방향으로 수평 누설 전류(lateral leakage current)가 발생하면서, 발광이 요구되는 서브 화소 뿐만 아니라 인접하여 위치하는 원하지 않는 서브 화소가 발광하면서 나타나는 혼색 불량이 발생하고 있다.
위와 같은 혼색 불량은 단일 스택 구조의 발광 소자 대비 빛의 보강 간섭을 이용하는 제1 발광 유닛과 제2 발광 유닛의 적층을 이용한 2 스택 구조의 발광 소자에 있어서 더 심하게 나타날 수 있다.
이에 본 발명은, 도 2 및 도 3에 도시된 바와 같이, 복수의 서브 화소(SP) 사이에 트렌치 패턴(155)을 형성하여 이웃하는 서브 화소(SP) 사이에 발광부(122)의 두께를 얇게 하거나 패스를 길게 하여, 또는 이웃하는 서브 화소(SP) 사이에 발광부(122)의 일부를 단선(단절)시킴으로써 이웃하는 서브 화소(SP)간 발광부(122)에 의한 누설 전류를 최소화하는 것을 특징으로 한다.
뱅크(150)는 비표시 영역(NA)의 일부까지 연장, 배치될 수 있으나, 이에 제한되지 않는다.
애노드(121)와 캐소드(123) 사이에는 발광부(122)가 배치될 수 있다.
발광부(122)는 광을 발광하는 역할을 하는데, 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 발광층, 전자 수송층(Electron Transport Layer; ETL), 전자주입층(Electron Injection Layer; EIL) 중 적어도 하나의 층을 포함할 수 있으며, 전계 발광 표시 장치의 구조나 특성에 따라서 일부 구성요소는 생략될 수도 있다. 여기서, 발광층은 전계 발광층 및 무기 발광층을 적용하는 것도 가능하다.
정공 주입층은 애노드(121) 위에 배치되어 정공의 주입이 원활하게 하는 역할을 한다.
정공 수송층은 정공 주입층 위에 배치되어 발광층으로 원활하게 정공을 전달하는 역할을 한다.
발광층은 정공수송층 위에 배치되며, 특정 색의 광을 발광할 수 있는 물질을 포함하여 특정 색의 광을 발광할 수 있다. 그리고, 발광물질은 인광물질 또는 형광물질을 이용하여 형성할 수 있다.
전자 수송층 위에 전자 주입층이 더 배치될 수도 있다. 전자 주입층은 캐소드(123)로부터 전자의 주입을 원활하게 하는 유기층으로, 전계 발광 표시 장치의 구조와 특성에 따라서 생략될 수 있다.
한편, 발광층과 인접한 위치에 정공 또는 전자의 흐름을 저지하는 전자 저지층(electron blocking layer) 또는 정공 저지층(hole blocking layer)을 더 배치하여 전자가 발광층에 주입될 때에 발광층에서 이동하여 인접한 정공 수송층으로 통과하거나 정공이 발광층에 주입될 때 발광층에서 이동하여 인접한 전자 수송층으로 통과하는 현상을 방지하여 발광효율을 향상시킬 수 있다.
캐소드(123)는 발광부(122) 위에 배치되어, 발광부(122)로 전자를 공급하는 역할을 한다. 바텀 에미션 방식에서, 캐소드(123)는 전자를 공급하여야 하므로 일 함수가 낮은 도전성 물질인 마그네슘, 은-마그네슘 등과 같은 금속 물질로 구성할 수 있으며, 이에 제한되지 않는다.
반면, 탑 에미션 방식인 경우, 캐소드(123)는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide; ITZO), 아연 산화물(Zinc Oxide; ZnO) 및 주석 산화물(Tin Oxide; TO) 계열의 투명 도전성 산화물로 구성할 수 있다.
캐소드(123) 위에 봉지층(미도시)이 배치될 수 있다.
봉지층을 구체적으로 설명하면, 발광 소자(120)가 형성된 기판(110)의 상면에 캡핑층이 형성되고, 그 위에 1차 보호막과 유기막 및 2차 보호막이 차례대로 형성되어 봉지수단인 봉지층을 구성한다. 다만, 봉지층을 구성하는 무기막들과 유기막들의 수는 이에 제한되지 않는다.
1차 보호막의 경우 무기절연막으로 이루어져 있어 하부 단차에 의해 스택 커버리지(stack coverage)가 좋지 않으나, 유기막이 평탄화 역할을 하기 때문에 2차 보호막은 하부 막에 의한 단차에 영향을 받지 않는다. 또한, 폴리머로 이루어진 유기막의 두께가 충분히 두껍기 때문에 이물에 의한 크랙(crack)도 보완할 수 있다.
2차 보호막을 포함하는 기판(110) 전면에는 봉지를 위해 다층으로 이루어진 보호필름이 대향하여 위치할 수 있고, 봉지층과 보호필름 사이에는 투명하며 접착 특성을 갖는 점착제가 개재될 수 있다.
보호필름 위에는 외부로부터 입사된 광의 반사를 막기 위한 편광판이 부착될 수 있으나, 이에 제한되지 않는다.
한편, 본 발명은 산화물 박막 트랜지스터를 제조하는데 필요한 마스크 공정 수를 감소시킴으로써 생산성을 증가시키고 공정 및 재료비를 절감할 수 있게 된다. 즉, 이전에는 제1 차광층에서부터 발광 소자까지 형성하는데 총 13번의 마스크 공정이 필요하였으나, 본 발명은 데이터 배선을 제1 차광층과 동일 층에 형성하고, 애노드와의 전기적 접속을 위한 중간 전극을 제거하며, 보호층을 삭제함으로써 총 11-12번의 마스크 공정으로 제조할 수 있게 된다.
한편, 전술한 바와 같이 필요에 따라 비표시 영역의 제2 연결 전극이 생략될 수도 있으며, 이를 도 6을 참조하여 설명한다.
도 6은 본 발명의 제2 실시예에 따른 전계 발광 표시 장치의 평면도이다.
도 6의 제2 실시예는 전술한 도 2 및 도 3의 제1 실시예와 비교하여 패드 배선(PAD)이 제2 연결 전극 없이 패드 전극(236)과 직접 전기적으로 접속하는 것만 상이할 뿐, 다른 구성은 실질적으로 동일하므로, 중복 설명은 생략한다. 동일한 구성에 대해서는 동일한 도면 부호를 사용하기로 한다.
도 6을 참조하면, 표시 영역(AA)의 기판(110) 상부에 박막 트랜지스터(T1, T4)와 발광 소자(120) 및 봉지층(미도시)이 배치될 수 있다.
비표시 영역(NA)의 기판(110) 상부에는 패드 배선(PAD) 및 봉지층이 배치될 수 있다.
박막 트랜지스터(T1, T4) 하부의 표시 영역(AA)에 제1 차광층(118, 119) 및 제2 차광층(128, 129)이 배치될 수 있다.
제1 차광층(118, 119) 및 제2 차광층(128, 129)은 Ti와 같은 수소 포집 능력이 있는 금속 또는 Ti/Al/Ti와 같은 Ti 합금으로 이루어질 수 있다.
제1 차광층(118, 119) 및 제2 차광층(128, 129)을 구성하는 물질로 Ti 이외에 수소 포집 능력이 우수한 Sc, V, Mn, Fe, Pd, Nb, Zr, Y, Ta, Ce, La, Sm, U 등을 포함할 수 있다.
제2 버퍼층(112) 상부에 박막 트랜지스터(T1, T4)가 배치될 수 있다.
제1 박막 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 반도체층(ACT1), 제1 소스 전극 및 제1 드레인 전극(DE1)을 포함할 수 있다.
제4 박막 트랜지스터(T4)는 제4 게이트 전극(GE4), 제4 반도체층(ACT4), 제4 소스 전극 및 제4 드레인 전극(DE4)을 포함할 수 있다.
본 발명의 박막 트랜지스터(T1, T4)는 산화물 반도체로 구성된 반도체층(ACT1, ACT4)을 포함할 수 있다.
보호층(114) 및 제1 평탄화층(115) 상부에 드레인 전극(DE1, DE4)이 배치될 수 있다.
이와 같이 제1 드레인 전극(DE1)이 오픈 영역의 제1 평탄화층(115) 위에 배치됨에 따라 동종 전극, 즉 제4 드레인 전극(DE4)과의 상하 단차 형성으로 동종 전극간 단락(short) 불량을 개선할 수 있으며, 또한 기생 용량이 감소되어 동종 전극 사이의 간격을 감소시킬 수 있게 된다. 또한, 제1 드레인 전극(DE1) 및 제4 드레인 전극(DE4)의 면적을 증가시킬 수 있으며, 이에 충전량의 증가로 검사 정확성이 향상될 수 있다.
또한, 보호층(114) 위에 패드 전극(236)이 배치될 수 있다.
본 발명의 제2 실시예에 따른 패드 전극(236)은 전술한 제1 실시예와 같은 제2 연결 전극 없이 패드 배선(PAD)에 전기적으로 접속할 수 있다. 즉, 패드 전극(236)은 적어도 하나의 컨택 홀을 통해 그 하부의 패드 배선(PAD)에 전기적으로 접속할 수 있다.
패드 전극(236) 및 제1, 제4 드레인 전극(DE1, DE4)은 Ti와 같은 수소 포집 능력이 있는 금속 또는 Ti/Al/Ti와 같은 Ti 합금으로 이루어질 수 있다.
패드 전극(236) 및 제1, 제4 드레인 전극(DE1, DE4)을 구성하는 물질로 Ti 이외에 수소 포집 능력이 우수한 Sc, V, Mn, Fe, Pd, Nb, Zr, Y, Ta, Ce, La, Sm, U 등을 포함할 수 있다.
제1 평탄화층(115) 및 제2 평탄화층(116)은 패드 전극(236)을 노출시키도록 비표시 영역(NA)의 일부까지 연장, 배치될 수 있다.
또한, 뱅크(150)는 제1 평탄화층(115) 및 제2 평탄화층(116)을 덮으며, 패드 전극(236)의 상면 일부를 덮도록 비표시 영역(NA)의 일부까지 연장, 배치될 수 있다.
본 발명의 제1 실시예 및 제2 실시예의 경우에는, 총 12번의 마스크 공정으로 제1 차광층에서부터 발광 소자까지 형성할 수 있게 되어 이전에 비해 한번의 마스크 공정을 줄일 수 있다. 그 결과 생산성을 증가시키고 공정 및 재료비를 절감할 수 있게 된다. 특히, 제2 실시예의 경우, 패드 전극(236)이 제2 연결 전극 없이 패드 배선(PAD)에 전기적으로 접속함에 따라 제2 연결 전극의 형성 및 도체화 공정을 생략할 수 있어 공정이 단축되는 이점이 있다.
한편, 본 발명은 게이트 전극이 Cu로 구성되거나 상층이 Cu로 구성되는 경우 이외에는 게이트 전극 위의 보호층을 생략할 수 있어, 한번의 마스크 공정을 더 줄일 수 있게 되는데, 이를 도 7을 참조하여 상세히 설명한다.
도 7은 본 발명의 제3 실시예에 따른 전계 발광 표시 장치의 평면도이다.
도 7의 제3 실시예는 전술한 도 2 및 도 3의 제1 실시예와 비교하여 제1, 제4 게이트 전극(GE1, GE4) 위의 보호층이 생략된 것만 상이할 뿐, 다른 구성은 실질적으로 동일하므로, 중복 설명은 생략한다. 동일한 구성에 대해서는 동일한 도면 부호를 사용하기로 한다.
도 7을 참조하면, 표시 영역(AA)의 기판(110) 상부에 박막 트랜지스터(T1, T4)와 발광 소자(120) 및 봉지층(미도시)이 배치될 수 있다.
비표시 영역(NA)의 기판(110) 상부에는 패드 배선(PAD) 및 봉지층이 배치될 수 있다.
박막 트랜지스터(T1, T4) 하부의 표시 영역(AA)에 제1 차광층(118, 119) 및 제2 차광층(128, 129)이 배치될 수 있다.
예를 들면, 제1 차광층(118, 119)은 Cu/MoTi로 구성되며, 제2 차광층(128, 129)은 MoTi 또는 ITO로 구성될 수 있으나, 이에 제한되지 않는다.
또한, 제1 차광층(118, 119) 및 제2 차광층(128, 129)은 Ti와 같은 수소 포집 능력이 있는 금속 또는 Ti/Al/Ti와 같은 Ti 합금으로 이루어질 수도 있다.
제1 차광층(118, 119) 및 제2 차광층(128, 129)을 구성하는 물질로 Ti 이외에 수소 포집 능력이 우수한 Sc, V, Mn, Fe, Pd, Nb, Zr, Y, Ta, Ce, La, Sm, U 등을 포함할 수 있다.
제1 차광층(118, 119) 위에 제1 버퍼층(111)이 배치되고, 제2 차광층(128, 129) 위에 제2 버퍼층(112)이 배치될 수 있다.
이때, 제1 버퍼층(111) 및 제2 버퍼층(112)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 이들의 다중 층으로 구성할 수 있으나, 이에 제한되지 않는다.
제2 버퍼층(112) 위에 제1, 제4 반도체층(ACT1, ACT4)이 배치될 수 있다.
제1, 제4 반도체층(ACT1, ACT4)은 산화물 반도체로 구성될 수 있다.
제1, 제4 반도체층(ACT1, ACT4)과 동일 층에 도체화된 반도체층으로 구성되며, 패드 배선(PAD)과 전기적으로 접속되는 제2 연결 전극(126)이 배치될 수 있다. 다만, 필요에 따라 제2 연결 전극(126)은 생략될 수도 있다.
제1, 제4 반도체층(ACT1, ACT4) 및 제2 연결 전극(126) 위에 실리콘 산화물(SiOx)로 구성된 게이트 절연층(113)이 배치될 수 있다.
게이트 절연층(113) 위에 제1, 제4 게이트 전극(GE1, GE4)이 배치될 수 있다.
예를 들면, 제1, 제4 게이트 전극(GE1, GE4)은 Mo, MoTi 또는 Ti/Al/Ti로 구성될 수 있으나, 이에 제한되지 않는다. 특히, 본 발명의 제3 실시예에 따른 제1, 제4 게이트 전극(GE1, GE4)은 Cu로 구성되거나 상층이 Cu로 구성되는 경우를 제외한, 도전 물질의 단일층 또는 이들의 다중 층으로 구성될 수 있다.
이에, 제1, 제4 게이트 전극(GE1, GE4) 위에 유기막의 제1 평탄화층(115)이 배치될 수 있다.
제1 평탄화층(115)은 아크릴계 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylene resin), 폴리페닐렌설파이드계 수지(polyphenylene sulfides resin), 및 벤조사이클로부텐(benzocyclobutene) 중의 하나 이상의 물질로 구성될 수 있으며, 이에 제한되지 않는다.
본 발명의 제3 실시예의 경우에는, 제1, 제4 게이트 전극(GE1, GE4)이 Cu를 제외한 도전 물질로 구성됨에 따라 그 상부에 유기막의 제1 평탄화층(115)을 바로 배치할 수 있다. 즉, Cu 위에 유기막을 증착하는 경우 계면 특성이 좋지 않기 때문에 게이트 전극이 Cu로 구성되는 경우에는 무기막의 보호층을 배치한 후 제1 평탄화층을 배치하게 된다.
본 발명의 제3 실시예의 경우에는 게이트 절연층(113) 및 제1 평탄화층(115) 상부에 드레인 전극(DE1, DE4)이 배치될 수 있다.
즉, 제1 드레인 전극(DE1)은 오픈 영역의 게이트 절연층(113) 위에 배치되며, 일부는 컨택 홀을 통해 제1 반도체층(ACT1)과 전기적으로 접속하고, 다른 일부는 제4 게이트 전극(GE4)에 직접 접속할 수 있다.
또한, 제4 드레인 전극(DE4)은 제1 평탄화층(115) 위에 배치되며, 컨택 홀을 통해 제4 반도체층(ACT4)에 전기적으로 접속할 수 있다.
이와 같이 제1 드레인 전극(DE1)이 오픈 영역의 게이트 절연층(113) 위에 배치됨에 따라 동종 전극, 즉 제4 드레인 전극(DE4)과의 상하 단차 형성으로 동종 전극간 단락(short) 불량을 개선할 수 있으며, 또한 기생 용량이 감소되어 동종 전극 사이의 간격을 감소시킬 수 있게 된다. 또한, 제1 드레인 전극(DE1) 및 제4 드레인 전극(DE4)의 면적을 증가시킬 수 있으며, 이에 충전량의 증가로 검사 정확성이 향상될 수 있다.
제1, 제4 드레인 전극(DE1, DE4)은 Ti와 같은 수소 포집 능력이 있는 금속 또는 Ti/Al/Ti와 같은 Ti 합금으로 이루어질 수 있다.
또한, 제1, 제4 드레인 전극(DE1, DE4)을 구성하는 물질로 Ti 이외에 수소 포집 능력이 우수한 Sc, V, Mn, Fe, Pd, Nb, Zr, Y, Ta, Ce, La, Sm, U 등을 포함할 수 있다.
특히, 제3 실시예의 경우에는 보호층의 생략으로 제1, 제4 드레인 전극(DE1, DE4)과 산화물 박막 트랜지스터(T1, T4)와의 거리가 더 가까워짐에 따라 수소 포집 효과가 극대화될 수 있다.
또한, 본 발명의 제3 실시예의 경우에는, 보호층의 생략으로 총 11번의 마스크 공정으로 제1 차광층에서부터 발광 소자까지 형성할 수 있게 되어 제1, 제2 실시예에 비해 한번의 마스크 공정을 더 줄일 수 있다. 그 결과 생산성을 더 증가시키고 공정 및 재료비를 더 절감할 수 있게 된다.
본 발명의 실시예들에 따른 전계 발광 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 전계 발광 표시 장치는, 표시 영역 및 비표시 영역으로 구분되는 기판, 상기 표시 영역의 기판 위에 배치되는 제1 차광층 및 데이터 배선, 상기 제1 차광층 및 상기 데이터 배선 위에 배치되는 제1 버퍼층, 상기 제1 버퍼층 상부에 배치되며, 산화물 반도체로 구성된 반도체층, 상기 반도체층 위에 배치되는 게이트 절연층, 상기 게이트 절연층 위에 배치되는 게이트 전극, 상기 게이트 전극 상부에 배치되는 보호층 및 제1 평탄화층, 상기 제1 평탄화층의 일부 영역이 제거되어 노출된 상기 보호층 위에 배치되는 드레인 전극, 상기 드레인 전극 및 상기 제1 평탄화층 위에 배치되는 제2 평탄화층 및 상기 제2 평탄화층 상부에 배치되며, 애노드, 발광부 및 캐소드로 이루어진 발광 소자를 포함할 수 있다.
본 발명의 다른 일 실시예에 따른 전계 발광 표시 장치는, 표시 영역 및 비표시 영역으로 구분되는 기판, 상기 표시 영역의 기판 위에 배치되는 제1 차광층 및 데이터 배선, 상기 제1 차광층 및 상기 데이터 배선 위에 배치되는 제1 버퍼층, 상기 제1 버퍼층 상부에 배치되며, 산화물 반도체로 구성된 반도체층, 상기 반도체층 위에 배치되는 게이트 절연층, 상기 게이트 절연층 위에 배치되는 게이트 전극, 상기 게이트 전극 위에 배치되는 제1 평탄화층, 상기 제1 평탄화층의 일부 영역이 제거되어 노출된 상기 보호층 위에 배치되는 드레인 전극, 상기 드레인 전극 및 상기 제1 평탄화층 위에 배치되는 제2 평탄화층 및 상기 제2 평탄화층 상부에 배치되며, 애노드, 발광부 및 캐소드로 이루어진 발광 소자를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 제1 버퍼층 위에 상기 제1 차광층과 중첩하도록 배치되는 제2 차광층 및 상기 제2 차광층 위에 배치되는 제2 버퍼층을 더 포함하며, 상기 반도체층은 상기 제2 버퍼층 위에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 차광층 및 상기 제2 차광층은, Ti 또는 Ti 합금으로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체층은, 일부는 상기 데이터 배선에 전기적으로 접속하며, 다른 일부는 상기 제1 차광층에 전기적으로 접속할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체층은 제1 차광층 컨택 홀을 통해 상기 제1 차광층에 접속하고, 상기 드레인 전극은 드레인 컨택 홀을 통해 상기 반도체층에 접속하며, 상기 제1 차광층 컨택 홀과 상기 드레인 컨택 홀은 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 기판 위에 배치되는 고전위 전원 배선, 상기 제1 버퍼층 위에 배치되는 제2 차광층 및 상기 반도체층과 동일 층에 상기 산화물 반도체로 구성된 구동 반도체층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 구동 반도체층 상부에 배치되는 구동 게이트 전극을 더 포함하며, 상기 드레인 전극은 컨택 홀을 통해 상기 구동 게이트 전극에 전기적으로 접속할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 보호층 및 상기 제1 평탄화층 상부에 배치되며, 상기 구동 반도체층에 전기적으로 접속하는 구동 드레인 전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 기판 위에 배치되는 고전위 전원 배선, 상기 제1 버퍼층 위에 배치되는 제2 차광층 및 상기 반도체층과 동일 층에 상기 산화물 반도체로 구성된 구동 반도체층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 구동 반도체층 상부에 배치되는 구동 게이트 전극을 더 포함하며, 상기 드레인 전극은 상기 구동 게이트 전극에 직접 접속할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 제1 평탄화층 위에 배치되며, 상기 구동 반도체층에 전기적으로 접속하는 구동 드레인 전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 구동 반도체층은, 일부는 상기 고전위 전원 배선과 전기적으로 접속하며, 다른 일부는 상기 제2 차광층과 전기적으로 접속할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 드레인 전극 및 상기 구동 드레인 전극은, Ti 또는 Ti 합금으로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 구동 반도체층은 제2 차광층 컨택 홀을 통해 상기 제2 차광층에 접속하고, 상기 구동 드레인 전극은 구동 드레인 컨택 홀을 통해 상기 구동 반도체층에 접속하며, 상기 제2 차광층 컨택 홀과 상기 구동 드레인 컨택 홀은 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 비표시 영역의 기판 위에 배치되는 패드 배선을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 제2 버퍼층 위에 배치되어 상기 패드 배선에 전기적으로 접속하는 연결 전극을 더 포함하며, 상기 연결 전극은 상기 산화물 반도체의 도체화된 반도체로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 보호층 위에 배치되어 상기 연결 전극에 전기적으로 접속하는 패드 전극을 더 포함하며, 상기 패드 전극은 상기 드레인 전극과 동일 층에 상기 드레인 전극과 동일 도전 물질로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 보호층 위에 배치되어 상기 패드 배선에 전기적으로 접속하는 패드 전극을 더 포함하며, 상기 패드 전극은 상기 드레인 전극과 동일 층에 상기 드레인 전극과 동일 도전 물질로 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 전계 발광 표시 장치는, 상기 제2 평탄화층 위에 배치되며, 상기 애노드의 일부를 노출시키는 개구부를 포함하는 뱅크 및 상기 뱅크의 일부 영역이 제거되어 구성된 트렌치 패턴을 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 전계 발광 표시 장치
110: 기판
111: 제1 버퍼층
112: 제2 버퍼층
113: 게이트 절연층
114: 보호층
115: 제1 평탄화층
116: 제2 평탄화층
118, 119: 제1 차광층
120: 발광 소자
121: 애노드
122: 발광부
123: 캐소드
125: 제1 연결 전극
126: 제2 연결 전극
135: 추가 저전위 전윈 배선
136, 236: 패드 전극
150: 뱅크
155: 트렌치 패턴
156: 스페이서
AA: 표시 영역
ACT1, ACT4:
DL: 데이터 배선
DE1, DE4: 드레인 전극
EML: 발광 제어 신호 배선
GE1, GE4: 게이트 전극
HPPL: 고전위 전원 배선
HPPL': 추가 고전위 전원 배선
ISL: 초기화 신호 배선
LPPL: 저전위 전원 배선
NA: 비표시 영역
OA: 오픈 영역
OP: 개구부
PAD: 패드 배선
PN: 표시 패널
SL: 스캔 배선
SP: 서브 화소
SSL: 센싱 배선
T1, T4: 박막 트랜지스터

Claims (20)

  1. 표시 영역 및 비표시 영역으로 구분되는 기판;
    상기 표시 영역의 기판 위에 배치되는 제1 차광층 및 데이터 배선;
    상기 제1 차광층 및 상기 데이터 배선 위에 배치되는 제1 버퍼층;
    상기 제1 버퍼층 상부에 배치되며, 산화물 반도체로 구성된 반도체층;
    상기 반도체층 위에 배치되는 게이트 절연층;
    상기 게이트 절연층 위에 배치되는 게이트 전극;
    상기 게이트 전극 상부에 배치되는 보호층 및 제1 평탄화층;
    상기 제1 평탄화층의 일부 영역이 제거되어 노출된 상기 보호층 위에 배치되는 드레인 전극;
    상기 드레인 전극 및 상기 제1 평탄화층 위에 배치되는 제2 평탄화층; 및
    상기 제2 평탄화층 상부에 배치되며, 애노드, 발광부 및 캐소드로 이루어진 발광 소자를 포함하는, 전계 발광 표시 장치.
  2. 표시 영역 및 비표시 영역으로 구분되는 기판;
    상기 표시 영역의 기판 위에 배치되는 제1 차광층 및 데이터 배선;
    상기 제1 차광층 및 상기 데이터 배선 위에 배치되는 제1 버퍼층;
    상기 제1 버퍼층 상부에 배치되며, 산화물 반도체로 구성된 반도체층;
    상기 반도체층 위에 배치되는 게이트 절연층;
    상기 게이트 절연층 위에 배치되는 게이트 전극;
    상기 게이트 전극 위에 배치되는 제1 평탄화층;
    상기 제1 평탄화층의 일부 영역이 제거되어 노출된 상기 게이트 절연층 위에 배치되는 드레인 전극;
    상기 드레인 전극 및 상기 제1 평탄화층 위에 배치되는 제2 평탄화층; 및
    상기 제2 평탄화층 상부에 배치되며, 애노드, 발광부 및 캐소드로 이루어진 발광 소자를 포함하는, 전계 발광 표시 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 버퍼층 위에 상기 제1 차광층과 중첩하도록 배치되는 제2 차광층; 및
    상기 제2 차광층 위에 배치되는 제2 버퍼층을 더 포함하며,
    상기 반도체층은 상기 제2 버퍼층 위에 배치되는, 전계 발광 표시 장치.
  4. 제 3 항에 있어서,
    상기 제1 차광층 및 상기 제2 차광층은, Ti 또는 Ti 합금으로 구성된, 전계 발광 표시 장치.
  5. 제 2 항에 있어서,
    상기 반도체층은, 일부는 상기 데이터 배선에 전기적으로 접속하며, 다른 일부는 상기 제1 차광층에 전기적으로 접속하는, 전계 발광 표시 장치.
  6. 제 5 항에 있어서,
    상기 반도체층은 제1 차광층 컨택 홀을 통해 상기 제1 차광층에 접속하고,
    상기 드레인 전극은 드레인 컨택 홀을 통해 상기 반도체층에 접속하며,
    상기 제1 차광층 컨택 홀과 상기 드레인 컨택 홀은 중첩하는, 전계 발광 표시 장치.
  7. 제 1 항에 있어서,
    상기 기판 위에 배치되는 고전위 전원 배선;
    상기 제1 버퍼층 위에 배치되는 제2 차광층; 및
    상기 반도체층과 동일 층에 상기 산화물 반도체로 구성된 구동 반도체층을 더 포함하는, 전계 발광 표시 장치.
  8. 제 7 항에 있어서,
    상기 구동 반도체층 상부에 배치되는 구동 게이트 전극을 더 포함하며,
    상기 드레인 전극은 컨택 홀을 통해 상기 구동 게이트 전극에 전기적으로 접속하는, 전계 발광 표시 장치.
  9. 제 8 항에 있어서,
    상기 보호층 및 상기 제1 평탄화층 상부에 배치되며, 상기 구동 반도체층에 전기적으로 접속하는 구동 드레인 전극을 더 포함하는, 전계 발광 표시 장치.
  10. 제 2 항에 있어서,
    상기 기판 위에 배치되는 고전위 전원 배선;
    상기 제1 버퍼층 위에 배치되는 제2 차광층; 및
    상기 반도체층과 동일 층에 상기 산화물 반도체로 구성된 구동 반도체층을 더 포함하는, 전계 발광 표시 장치.
  11. 제 10 항에 있어서,
    상기 구동 반도체층 상부에 배치되는 구동 게이트 전극을 더 포함하며,
    상기 드레인 전극은 상기 구동 게이트 전극에 직접 접속하는, 전계 발광 표시 장치.
  12. 제 11 항에 있어서,
    상기 제1 평탄화층 위에 배치되며, 상기 구동 반도체층에 전기적으로 접속하는 구동 드레인 전극을 더 포함하는, 전계 발광 표시 장치.
  13. 제 9 항 또는 제 12 항에 있어서,
    상기 구동 반도체층은, 일부는 상기 고전위 전원 배선과 전기적으로 접속하며, 다른 일부는 상기 제2 차광층과 전기적으로 접속하는, 전계 발광 표시 장치.
  14. 제 13 항에 있어서,
    상기 드레인 전극 및 상기 구동 드레인 전극은, Ti 또는 Ti 합금으로 구성된, 전계 발광 표시 장치.
  15. 제 13 항에 있어서,
    상기 구동 반도체층은 제2 차광층 컨택 홀을 통해 상기 제2 차광층에 접속하고,
    상기 구동 드레인 전극은 구동 드레인 컨택 홀을 통해 상기 구동 반도체층에 접속하며,
    상기 제2 차광층 컨택 홀과 상기 구동 드레인 컨택 홀은 중첩하는, 전계 발광 표시 장치.
  16. 제 3 항에 있어서,
    상기 비표시 영역의 기판 위에 배치되는 패드 배선을 더 포함하는, 전계 발광 표시 장치.
  17. 제 16 항에 있어서,
    상기 제2 버퍼층 위에 배치되어 상기 패드 배선에 전기적으로 접속하는 연결 전극을 더 포함하며,
    상기 연결 전극은 상기 산화물 반도체의 도체화된 반도체로 구성되는, 전계 발광 표시 장치.
  18. 제 17 항에 있어서,
    상기 보호층 위에 배치되어 상기 연결 전극에 전기적으로 접속하는 패드 전극을 더 포함하며,
    상기 패드 전극은 상기 드레인 전극과 동일 층에 상기 드레인 전극과 동일 도전 물질로 구성되는, 전계 발광 표시 장치.
  19. 제 16 항에 있어서,
    상기 보호층 위에 배치되어 상기 패드 배선에 전기적으로 접속하는 패드 전극을 더 포함하며,
    상기 패드 전극은 상기 드레인 전극과 동일 층에 상기 드레인 전극과 동일 도전 물질로 구성되는, 전계 발광 표시 장치.
  20. 제 3 항에 있어서,
    상기 제2 평탄화층 위에 배치되며, 상기 애노드의 일부를 노출시키는 개구부를 포함하는 뱅크; 및
    상기 뱅크의 일부 영역이 제거되어 구성된 트렌치 패턴을 더 포함하는, 전계 발광 표시 장치.
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