KR20230032950A - 세라믹 전자 부품 및 그 제조 방법 - Google Patents

세라믹 전자 부품 및 그 제조 방법 Download PDF

Info

Publication number
KR20230032950A
KR20230032950A KR1020220107450A KR20220107450A KR20230032950A KR 20230032950 A KR20230032950 A KR 20230032950A KR 1020220107450 A KR1020220107450 A KR 1020220107450A KR 20220107450 A KR20220107450 A KR 20220107450A KR 20230032950 A KR20230032950 A KR 20230032950A
Authority
KR
South Korea
Prior art keywords
metal
layer
metal layer
ceramic electronic
electronic component
Prior art date
Application number
KR1020220107450A
Other languages
English (en)
Inventor
와까아끼 무라이
Original Assignee
다이요 유덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다이요 유덴 가부시키가이샤 filed Critical 다이요 유덴 가부시키가이샤
Publication of KR20230032950A publication Critical patent/KR20230032950A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G13/00—Apparatus specially adapted for manufacturing capacitors; Processes specially adapted for manufacturing capacitors not provided for in groups H01G4/00 - H01G11/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/248—Terminals the terminals embracing or surrounding the capacitive element, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

외부 전극의 박리를 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공한다.
세라믹 전자 부품은, 세라믹을 주성분으로 하는 복수의 유전체층과, 복수의 내부 전극층이 교대로 적층되고, 적층된 복수의 내부 전극층이 복수의 부위에 교대로 노출되도록 형성된 적층 칩과, 상기 복수의 부위 각각에 마련된 외부 전극을 구비하고, 상기 외부 전극은, 적어도 일부에, 상기 적층 칩과 접하여 마련된 제1 금속층과, 상기 제1 금속층 상에 마련된 도금층을 구비하고, 상기 제1 금속층은, 제1 금속과, 상기 제1 금속보다도 낮은 영률을 갖는 제2 금속을 포함하는 것을 특징으로 한다.

Description

세라믹 전자 부품 및 그 제조 방법{CERAMIC ELECTRONIC DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은, 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
적층 세라믹 콘덴서 등의 세라믹 전자 부품은, 유전체층과 내부 전극층이 교대로 적층되고, 적층된 복수의 내부 전극층이 복수의 부위에 교대로 노출되도록 형성된 적층 칩과, 당해 복수의 부위에 마련된 외부 전극이 마련된 구조를 갖고 있다(예를 들어, 특허문헌 1 참조).
일본 특허 공개 제 2015-65394호 공보
그러나, 외부 전극은, 적층 칩으로부터 박리되는 경우가 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것이며, 외부 전극의 박리를 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 세라믹 전자 부품은, 세라믹을 주성분으로 하는 복수의 유전체층과, 복수의 내부 전극층이 교대로 적층되고, 적층된 복수의 내부 전극층이 복수의 부위에 교대로 노출되도록 형성된 적층 칩과, 상기 복수의 부위 각각에 마련된 외부 전극을 구비하고, 상기 외부 전극은, 적어도 일부에, 상기 적층 칩과 접하여 마련된 제1 금속층과, 상기 제1 금속층 상에 마련된 도금층을 구비하고, 상기 제1 금속층은, 제1 금속과, 상기 제1 금속보다도 낮은 영률을 갖는 제2 금속을 포함하는 것을 특징으로 한다.
상기 세라믹 전자 부품에 있어서, 상기 외부 전극은, 상기 복수의 부위에 접하여 마련된 하지층 상에, 상기 도금층이 마련된 구조를 갖고 있고, 상기 하지층의 도중 끊김(途切) 개소에 있어서, 상기 제1 금속층이 상기 적층 칩과 접하여 마련되어 있어도 된다.
상기 세라믹 전자 부품에 있어서, 상기 제2 금속의 영률은, 상기 제1 금속의 영률의 2/3 이하여도 된다.
상기 세라믹 전자 부품의 상기 제1 금속층에 있어서, 상기 제1 금속을 100at％로 한 경우에, 상기 제2 금속의 양은 1at％ 이하여도 된다.
상기 세라믹 전자 부품에 있어서, 상기 제1 금속은 Ti 또는 Cr이어도 된다.
상기 세라믹 전자 부품에 있어서, 상기 제2 금속은 Sn 또는 In이어도 된다.
상기 세라믹 전자 부품에 있어서, 상기 제1 금속층의 두께는 5nm 이상 100nm 이하여도 된다.
상기 세라믹 전자 부품은, 상기 제1 금속층과 상기 도금층 사이에 마련된 제2 금속층을 더 구비하고 있어도 된다.
상기 세라믹 전자 부품에 있어서, 상기 유전체층은, 티타늄산바륨을 주성분으로 해도 된다.
본 발명에 관한 세라믹 전자 부품의 제조 방법은, 세라믹을 주성분으로 하는 복수의 유전체층과, 복수의 내부 전극층이 교대로 적층되고, 적층된 복수의 내부 전극층이 복수의 부위에 교대로 노출되도록 형성된 적층 칩을 준비하는 공정과, 상기 적층 칩과 접하고, 또한 상기 복수의 부위에 노출된 상기 내부 전극층과 전기적으로 접속되는 금속층을, 스퍼터링 또는 증착에 의해 형성하는 공정과, 상기 금속층 상에 도금층을 형성하는 공정을 포함하고, 상기 금속층은, 제1 금속과, 상기 제1 금속보다도 낮은 영률을 갖는 제2 금속을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 외부 전극의 박리를 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공할 수 있다.
도 1은 적층 세라믹 콘덴서의 부분 단면 사시도이다.
도 2는 도 1의 A-A선 단면도이다.
도 3은 도 1의 B-B선 단면도이다.
도 4는 외부 전극의 단면도이며, 도 1의 A-A선의 부분 단면도이다.
도 5는 도 4의 부분 확대도이다.
도 6은 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면이다.
도 7의 (a) 및 (b)는 적층 공정을 예시하는 도면이다.
도 8의 (a)는 금속 페이스트의 도포를 예시하는 도면이며, (b)는 금속층 형성 공정을 예시하는 도면이다.
도 9의 (a)는 단면의 SEM 사진을 트레이스한 도면이며, (b)는 부분 A의 확대도이며, (c)는 부분 B의 확대도이다.
이하, 도면을 참조하면서, 실시 형태에 대하여 설명한다.
(실시 형태)
도 1은, 실시 형태에 관한 적층 세라믹 콘덴서(100)의 부분 단면 사시도이다. 도 2는, 도 1의 A-A선 단면도이다. 도 3은, 도 1의 B-B선 단면도이다. 도 1 내지 도 3에서 예시한 바와 같이, 적층 세라믹 콘덴서(100)는, 대략 직육면체 형상을 갖는 적층 칩(10)과, 적층 칩(10) 중 어느 것의 대향하는 2 단부면에 마련된 외부 전극(20a, 20b)을 구비한다. 또한, 적층 칩(10)의 당해 2 단부면 이외의 4면 중, 적층 방향의 상면 및 하면 이외의 2면을 측면이라고 칭한다. 외부 전극(20a, 20b)은, 적층 칩(10)의 적층 방향의 상면, 하면 및 2 측면으로 연장되어 있다. 단, 외부 전극(20a, 20b)은 서로 이격되어 있다.
또한, 도 1 내지 도 3에 있어서, X축 방향은 적층 칩(10)의 2 단부면이 대향하는 방향이며, 외부 전극(20a)과 외부 전극(20b)이 대향하는 방향이다. Y축 방향은 적층 칩(10)의 2 측면이 대향하는 방향이다. Z축 방향은 적층 방향이며, 적층 칩(10)의 상면과 하면이 대향하는 방향이다. X축 방향과, Y축 방향과, Z축 방향은, 서로 직교하고 있다.
적층 칩(10)은, 유전체로서 기능하는 세라믹 재료를 포함하는 유전체층(11)과, 비금속 재료를 포함하는 내부 전극층(12)이 교대로 적층된 구성을 갖는다. 각 내부 전극층(12)의 단부 테두리는, 적층 칩(10)의 복수의 부위에 교대로 노출되어 있다. 예를 들어, 각 내부 전극층(12)의 단부 테두리는, 적층 칩(10)의 외부 전극(20a)이 마련된 단부면과, 외부 전극(20b)이 마련된 단부면에 있어서, 교대로 노출되어 있다. 그것에 의해, 각 내부 전극층(12)은 외부 전극(20a)과 외부 전극(20b)에, 교대로 전기적으로 접속되어 있다. 그 결과, 적층 세라믹 콘덴서(100)는, 복수의 유전체층(11)이 내부 전극층(12)을 개재하여 적층된 구성을 갖는다. 또한, 유전체층(11)과 내부 전극층(12)의 적층체에 있어서, 적층 방향의 최외층에는 내부 전극층(12)이 배치되고, 당해 적층체의 상면 및 하면은, 커버층(13)에 의해 덮여 있다. 커버층(13)은 세라믹 재료를 주성분으로 한다. 예를 들어, 커버층(13)의 재료는, 유전체층(11)과 세라믹 재료의 주성분이 동일해도 상관없다.
적층 세라믹 콘덴서(100)의 사이즈는, 예를 들어 X축 방향의 길이 1.0±0.05mm, Y축 방향의 폭 0.5±0.05mm, Z축 방향의 높이 0.0975±0.0125mm이며, 또는 길이 0.6mm, 폭 0.3mm, 높이 0.110mm이며, 또는 길이 1.0mm, 폭 0.5mm, 높이 0.1mm이지만, 이들 사이즈에 한정되는 것은 아니다.
내부 전극층(12)은 Ni(니켈), Cu(구리), Sn(주석) 등의 비금속을 주성분으로 한다. 내부 전극층(12)으로서, Pt(백금), Pd(팔라듐), Ag(은), Au(금) 등의 귀금속이나 이들을 포함하는 합금을 사용해도 된다. 내부 전극층(12)의 두께는, 예를 들어 0.1㎛ 이상 3㎛ 이하이고, 0.1㎛ 이상 1㎛ 이하이고, 0.1㎛ 이상 0.5㎛ 이하이다.
유전체층(11)은, 예를 들어 일반식 ABO3으로 표시되는 페로브스카이트 구조를 갖는 세라믹 재료를 주상으로 한다. 또한, 당해 페로브스카이트 구조는, 화학 양론 조성으로부터 벗어난 ABO3-α를 포함한다. 예를 들어, 당해 세라믹 재료로서, BaTiO3(티타늄산바륨), CaZrO3(지르콘산칼슘), CaTiO3(티타늄산칼슘), SrTiO3(티타늄산스트론튬), MgTiO3(티타늄산마그네슘), 페로브스카이트 구조를 형성하는 Ba1-x-yCaxSryTi1-zZrzO3(0≤x≤1, 0≤y≤1, 0≤z≤1) 등 중의 적어도 하나로부터 선택하여 사용할 수 있다. Ba1-x-yCaxSryTi1-zZrzO3은, 티타늄산바륨스트론튬, 티타늄산바륨칼슘, 지르콘산바륨, 티타늄산지르콘산바륨, 티타늄산지르콘산칼슘 및 티타늄산지르콘산바륨칼슘 등이다. 1층당 유전체층(11)의 두께는, 예를 들어 0.05㎛ 이상 5㎛ 이하이며, 또는 0.1㎛ 이상 3㎛ 이하이며 또는 0.2㎛ 이상 1㎛ 이하이다.
도 2에서 예시한 바와 같이, 외부 전극(20a)에 접속된 내부 전극층(12)과 외부 전극(20b)에 접속된 내부 전극층(12)이 대향하는 영역은, 적층 세라믹 콘덴서(100)에 있어서 전기 용량을 발생하는 영역이다. 그래서, 당해 전기 용량을 발생하는 영역을, 용량 영역(14)이라고 칭한다. 즉, 용량 영역(14)은, 다른 외부 전극에 접속된 인접하는 내부 전극층(12)끼리가 대향하는 영역이다.
외부 전극(20a)에 접속된 내부 전극층(12)끼리가, 외부 전극(20b)에 접속된 내부 전극층(12)을 개재하지 않고 대향하는 영역을, 엔드 마진(15)이라고 칭한다. 또한, 외부 전극(20b)에 접속된 내부 전극층(12)끼리가, 외부 전극(20a)에 접속된 내부 전극층(12)을 개재하지 않고 대향하는 영역도, 엔드 마진(15)이다. 즉, 엔드 마진(15)은, 동일한 외부 전극에 접속된 내부 전극층(12)이 다른 외부 전극에 접속된 내부 전극층(12)을 개재하지 않고 대향하는 영역이다. 엔드 마진(15)은 전기 용량을 발생하지 않는 영역이다.
도 3에서 예시한 바와 같이, 적층 칩(10)에 있어서, 적층 칩(10)의 2 측면으로부터 내부 전극층(12)에 이르기까지의 영역을 사이드 마진(16)이라고 칭한다. 즉, 사이드 마진(16)은, 상기 적층 구조에 있어서 적층된 복수의 내부 전극층(12)이 2 측면측으로 연장된 단부를 덮도록 마련된 영역이다. 사이드 마진(16)도, 전기 용량을 발생하지 않는 영역이다.
도 4는, 외부 전극(20b)의 단면도이며, 도 1의 A-A선의 부분 단면도이다. 또한, 도 4에서는, 단면을 나타내는 해치를 생략하고 있다. 도 4에서 예시한 바와 같이, 외부 전극(20b)은, 하지층(24) 상에 도금층이 형성된 구조를 갖는다. 도금층은, 예를 들어 하지층(24)측으로부터, Cu 등의 제1 도금층(21), Ni 등의 제2 도금층(22), 및 Sn 등의 제3 도금층(23)을 순서대로 포함한다.
하지층(24)은 적층 칩(10)의 단부면에 접하고, 당해 단부면을 덮도록 마련되어 있다. 하지층(24)은 당해 단부면으로부터 대향하는 단부면을 향하고, 적층 칩(10)의 2 측면, 상면 및 하면으로 연장되어 있어도 된다. 하지층(24)은 Cu, Ni, Al(알루미늄), Zn(아연) 등의 금속을 주성분으로 하고, 하지층(24)의 치밀화를 위한 유리 성분이나, 하지층(24)의 소결성을 제어하기 위한 공재가 포함되어 있어도 된다. 이들 세라믹 성분이 많이 포함되는 하지층(24)은, 세라믹 재료를 주성분으로 하는 유전체층(11) 및 커버층(13)과 양호한 밀착성을 갖는다. 외부 전극(20a)도, 외부 전극(20b)과 마찬가지의 적층 구조를 갖는다.
하지층(24)과 도금층 사이에는, 제1 금속층(25)이 마련되어 있다. 제1 금속층(25)은 하지층(24)의 도금층측의 표면을 덮고 있다. 제1 금속층(25)은 대향하는 단부면을 향하고, 적층 칩(10)의 2 측면, 상면 및 하면으로 연장되어 있다. 제1 금속층(25)은 하지층(24)보다도, 대향하는 단부면측까지 연장되어 있다. 제1 금속층(25)이 하지층(24)보다도 대향하는 단부면측으로 연장되는 영역에서는, 적층 칩(10)의 표면에 제1 금속층(25)이 접하여 마련되고, 제1 금속층(25) 상에 도금층이 접하여 마련되어 있다. 예를 들어, 제1 금속층(25)은, 하지층(24)이 마련되지 않은 영역에서는, 커버층(13) 및 사이드 마진(16)의 표면에 접하여 마련되어 있다. 또한, 제1 금속층(25)은 하지층(24)과 접해 있기 때문에, 내부 전극층과도 전기적으로 접속되어 있다. 외부 전극(20a)도, 외부 전극(20b)과 마찬가지의 적층 구조를 갖는다.
하지층(24)이 마련되지 않은 영역에서는, 제1 금속층(25)은 도금 공정에서의 시드층으로서 기능한다. 따라서, 하지층(24)이 마련되지 않은 영역에 제1 금속층(25)이 마련되어 있음으로써, 도금층의 박리를 억제할 수 있다.
하지층(24)이 마련되어 있는 영역에 있어서도, 하지층(24)이 부분적으로 형성되어 있지 않고 도중에 끊어져 있는 도중 끊김 개소(구멍 등)가 발생하는 경우가 있다. 예를 들어, 금속 페이스트를 소성함으로써 하지층(24)을 형성하는 경우에는, 크레이터링 등에 기인하여, 적층 칩(10)의 표면의 일부에 금속 페이스트가 부착되지 않는 경우가 있다. 이 경우, 도 5에서 예시한 바와 같이, 금속 페이스트가 부착되지 않은 개소에서 하지층(24)이 형성되지 않을 우려가 있다. 하지층(24)이 형성되지 않은 개소에서는, 도금층이 적층 칩(10)으로부터 박리될 우려가 있다. 그러나, 본 실시 형태에 있어서는, 하지층(24)이 형성되지 않은 개소에 제1 금속층(25)이 마련되어 있는 점에서, 도금층의 박리를 억제할 수 있다.
제1 금속층(25)은, 예를 들어 티타늄(Ti) 등의 제1 금속을 주성분으로 한다. 단, Ti는 106GPa 정도의 큰 영률을 갖고 있다. 따라서, 도금 공정이나 그 후의 핸들링 공정에 있어서, 적층 세라믹 콘덴서끼리가 충돌하는 충격에 대하여 유연성이 부족하고, 외부 전극(20a, 20b)이 박리될 우려가 있다. 그래서, 본 실시 형태에 있어서는, 제1 금속층(25)은, 제1 금속보다도 작은 영률을 갖는 제2 금속을 포함하고 있다. 그것에 의해, 제1 금속층(25) 전체로서의 영률이 저하되고, 제1 금속층(25)에 유연성을 갖게 할 수 있다. 따라서, 외부 전극(20a, 20b)의 박리를 억제할 수 있다. 표 1에, 각 금속의 영률을 예시한다.
Figure pat00001
제1 금속층(25)의 유연성을 높이는 관점에서, 제2 금속의 영률은 작을수록 바람직하다. 예를 들어, 제2 금속의 영률은, 제1 금속의 영률의 2/3 이하인 것이 바람직하고, 1/2 이하인 것이 보다 바람직하고, 1/3 이하인 것이 더욱 바람직하다.
제1 금속층(25)에 있어서, 제2 금속의 양이 너무 많으면, 융해의 우려가 있다. 따라서, 제1 금속층(25)에 있어서의 제2 금속의 양에 상한을 설정하는 것이 바람직하다. 예를 들어, (제1 금속+제2 금속)을 100at％로 한 경우에, 제2 금속의 양이 20at％ 이하인 것이 바람직하고, 5at％ 이하인 것이 보다 바람직하고, 1at％ 이하인 것이 더욱 바람직하다.
예를 들어 Ti의 저항값은 Cu의 20 내지 30배 정도이기 때문에, 제1 금속층(25)이 두껍게 형성되어 있으면, 접속 불량의 우려가 있다. 그래서, 제1 금속층(25)의 두께에 상한을 설정하는 것이 바람직하다. 예를 들어, 제1 금속층(25)의 두께는, 100nm 이하인 것이 바람직하고, 75nm 이하인 것이 보다 바람직하고, 50nm 이하인 것이 더욱 바람직하다.
한편, 제1 금속층(25)이 얇게 형성되어 있으면, 박리의 우려가 있다. 그래서, 제1 금속층(25)의 두께에 하한을 마련하는 것이 바람직하다. 예를 들어, 제1 금속층(25)의 두께는, 5nm 이상인 것이 바람직하고, 10nm 이상인 것이 보다 바람직하고, 20nm 이상인 것이 더욱 바람직하다.
예를 들어, 제1 금속으로서, Ti를 사용하는 것이 바람직하다. 하지인 티타늄산바륨과의 사이에 Ti-O 결합 상태를 만들고, 제1 도금층(21)이 Cu인 경우에 Ti-Cu 결합 상태를 만들어, 밀착성을 향상시키기 때문이다. 그 밖에도, 제1 금속으로서 Cr 등을 사용하는 것이 바람직하다. Cr-O, Cr-Cu의 결합 상태를 만들기 때문이다.
예를 들어, 제2 금속으로서, 주석(Sn)을 사용하는 것이 바람직하다. 영률이 작은 재료를 사용함으로써 박리가 억제되기 때문이다. 그 밖에도, 제2 금속으로서 In 등을 사용하는 것이 바람직하다. Sn과 원자 번호가 가까워, Sn과 기계적, 전기적인 성질이 유사하기 때문이다.
또한, 도 5에서 예시한 바와 같이, 제1 금속층(25)과 도금층 사이에, 제2 금속층(26) 등이 마련되어 있어도 된다. 예를 들어, 제1 금속층(25)을 덮도록 제2 금속층(26)이 마련되어 있어도 된다. 제2 금속층(26)은 도금층의 밀착성의 관점에서 마련되어 있다. 예를 들어, 제2 금속층(26)으로서, 제1 도금층(21)과 동일한 금속을 사용하는 것이 바람직하다. 또한, Cu는 수소의 침입을 방지하는 작용을 갖고 있기 때문에, 제1 도금층(21) 및 제2 금속층(26)의 양쪽 모두 Cu인 것이 바람직하다.
또한, 외부 전극(20a, 20b)의 두께를 억제하는 관점에서 하지층(24)을 얇게 하는 경우에 있어서, 하지층(24)에 도중 끊김이 발생하기 쉬워져, 제1 금속층(25)을 마련하는 효과가 현저해진다. 예를 들어, 하지층(24)의 두께가, 0.1㎛ 이상 10㎛ 이하, 0.2㎛ 이상 5㎛ 이하, 0.5㎛ 이상 3㎛ 이하인 경우에, 제1 금속층(25)을 마련하는 효과가 현저해진다.
외부 전극(20a, 20b)의 각각에 있어서, 적층 칩(10)의 상면, 하면, 및 2 측면에 있어서, 하지층(24)이 마련되어 있지 않고 제1 금속층(25)이 적층 칩(10)에 접해 있는 영역의 X축 방향의 길이는, 예를 들어 적층 세라믹 콘덴서(100)의 X축 방향의 길이에 대하여 1/10 이상, 4/10 이하이다.
계속해서, 적층 세라믹 콘덴서(100)의 제조 방법에 대하여 설명한다. 도 6은, 적층 세라믹 콘덴서(100)의 제조 방법의 플로우를 예시하는 도면이다.
(원료 분말 제작 공정)
먼저, 유전체층(11)을 형성하기 위한 유전체 재료를 준비한다. 유전체층(11)에 포함되는 A 사이트 원소 및 B 사이트 원소는, 통상은 ABO3의 입자 소결체의 형으로 유전체층(11)에 포함된다. 예를 들어, BaTiO3은, 페로브스카이트 구조를 갖는 정방정 화합물이며, 높은 유전율을 나타낸다. 이 BaTiO3은, 일반적으로 이산화티타늄 등의 티타늄 원료와 탄산바륨 등의 바륨 원료를 반응시켜 티타늄산바륨을 합성함으로써 얻을 수 있다. 유전체층(11)의 주성분 세라믹의 합성 방법으로서는, 종래 다양한 방법이 알려져 있고, 예를 들어 고상법, 졸-겔법, 수열법 등이 알려져 있다. 본 실시 형태에 있어서는, 이들 모두를 채용할 수 있다.
얻어진 세라믹 분말에, 목적에 따라서 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는, 주석(Sn), 마그네슘(Mg), 망간(Mn), 바나듐(V), 크롬(Cr), 희토류 원소(이트륨(Y), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀로뮴(Ho), 에르븀(Er), 툴륨(Tm) 및 이테르븀(Yb))의 산화물 또는, 코발트(Co), 니켈(Ni), 리튬(Li), 붕소(B), 나트륨(Na), 칼륨(K) 혹은 규소(Si)를 포함하는 산화물, 또는 코발트, 니켈, 리튬, 붕소, 나트륨, 칼륨 혹은 규소를 포함하는 유리를 들 수 있다.
예를 들어, 세라믹 원료 분말에 첨가 화합물을 포함하는 화합물을 습식 혼합하고, 건조 및 분쇄하여 세라믹 재료를 조제한다. 예를 들어, 상기와 같이 하여 얻어진 세라믹 재료에 대해서, 필요에 따라서 분쇄 처리하여 입경을 조절하고, 혹은 분급 처리와 조합함으로써 입경을 고르게 해도 된다. 이상의 공정에 의해, 유전체 재료가 얻어진다.
(적층 공정)
이어서, 얻어진 유전체 재료에, 폴리비닐부티랄(PVB) 수지 등의 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 가소제를 첨가하여 습식 혼합한다. 얻어진 슬러리를 사용하여, 예를 들어 다이 코터법이나 닥터 블레이드법에 의해, 기재(51) 상에 유전체 그린 시트(52)를 도공하여 건조시킨다. 기재(51)는, 예를 들어 PET(폴리에틸렌테레프탈레이트) 필름이다.
이어서, 도 7의 (a)에서 예시한 바와 같이, 유전체 그린 시트(52) 상에, 내부 전극 패턴(53)을 성막한다. 도 7의 (a)에서는, 일례로서, 유전체 그린 시트(52) 상에 4층의 내부 전극 패턴(53)이 소정의 간격을 두고 성막되어 있다. 성막 방법은, 특별히 한정되는 것은 아니지만, 예를 들어 내부 전극층(12)의 주성분 금속을 포함하는 전극 페이스트를 사용한다. 또는, 내부 전극층(12)의 주성분 금속의 타깃을 사용한 스퍼터 등의 진공 성막 등을 사용해도 된다. 내부 전극 패턴(53)이 성막된 유전체 그린 시트(52)를, 적층 단위로 한다.
이어서, 유전체 그린 시트(52)를 기재(51)로부터 박리하면서, 도 7의 (b)에서 예시한 바와 같이, 적층 단위를 적층한다. 이어서, 적층 단위가 적층됨으로써 얻어진 적층체의 상하에 커버 시트(55)를 소정수(예를 들어 2 내지 10층)만큼 적층하여 열압착시키고, 소정 칩 치수(예를 들어 1.0mm×0.5mm)로 커팅한다. 도 7의 (b)의 예에서는, 점선을 따라서 커팅한다. 커버 시트(55)는 유전체 그린 시트(52)와 동일한 성분이어도 되고, 첨가 화합물이 달라도 된다.
(소성 공정)
이와 같이 하여 얻어진 세라믹 적층체를, N2 분위기에서 탈바인더 처리한 후에, 도 8의 (a)에서 예시한 바와 같이, 세라믹 적층체의 양쪽 단부면에, 외부 전극(20a, 20b)의 하지층(24)이 되는 금속 페이스트(54)를 침지법으로 도포하고, 산소 분압 10-5 내지 10-8atm의 환원 분위기 중에 1100 내지 1300℃에서 10분 내지 2시간 소성시킨다.
(재산화 처리 공정)
그 후, N2 가스 분위기 중에 600℃ 내지 1000℃에서 재산화 처리를 행해도 된다.
(금속층 형성 공정)
이어서, 외부 전극(20a, 20b)이 마련되는 영역을 남기고 메탈 마스크로 덮어, 도 8의 (b)에서 예시한 바와 같이, 제1 금속층(25)을 성막한다. 성막 방법으로서, 스퍼터링 또는 증착을 사용할 수 있다. 증착은 화학 증착이어도 물리 증착이어도 된다. 예를 들어, 제1 금속층(25)이 포함하는 제1 금속 및 제2 금속의 합금을 타깃으로서 사용하여, 제1 금속층(25)을 성막할 수 있다. 또한, 도 8의 (b)에서 예시한 바와 같이, 제1 금속층(25)을 덮도록, 제2 금속층(26)을 성막해도 된다. 제2 금속층(26)도, 스퍼터링 또는 증착을 사용하여 성막할 수 있다.
(도금 처리 공정)
그 후, 도금 처리에 의해, 제1 금속층(25)을 시드층으로서 사용하여, 제1 도금층(21), 제2 도금층(22) 및 제3 도금층(23)을 형성한다. 제2 금속층(26)을 마련하는 경우에는, 제2 금속층(26)을 시드층으로서 사용한다. 제2 금속층(26)이 마련되어 있을 경우에는, 제2 금속층(26)을 시드층으로서 사용한다.
본 실시 형태에 관한 제조 방법에 의하면, 스퍼터링 또는 증착에 의해 제1 금속층(25)을 성막하기 위해서, 침지법 등으로 Ni 페이스트를 도포하는 경우와 비교하여, 순도가 높은 치밀한 막을 형성할 수 있다. 그것에 의해, 제1 금속층(25)의 도전성이 양호해져, 도금층의 성장도 빠르게 할 수 있다. 또한, 스퍼터링 또는 증착에 의해 제1 금속층(25)을 성막하는 점에서, 크레이터링 등에 기인하여 금속 페이스트(54)가 부착되지 않은 도중 끊김 개소에도 제1 금속층(25)을 성막할 수 있다. 따라서, 금속 페이스트(54)의 도중 끊김 개소에 있어서도, 도금층의 박리를 억제할 수 있다. 또한, 제1 금속층(25)은, 제1 금속보다도 작은 영률을 갖는 제2 금속을 포함하고 있기 때문에, 제1 금속층(25) 전체로서의 영률이 저하되고, 제1 금속층(25)에 유연성을 갖게 할 수 있다. 따라서, 외부 전극(20a, 20b)의 박리를 억제할 수 있다.
또한, 소성에 의해 적층 칩(10)을 얻은 후에, 하지층(24)을 형성해도 된다. 예를 들어, 금속 분말, 유리 프릿, 바인더 및 용제를 포함하는, 하지층 형성용 금속 페이스트(54)를 적층 칩(10)의 양쪽 단부면에 도포하여, 건조시키고, 하지층 형성용 금속 페이스트를 베이킹해도 된다. 이와 같이 하여 하지층(24)을 형성해도 된다.
또한, 상기 각 실시 형태에 있어서는, 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서에 대하여 설명했지만, 거기에 한정되지 않는다. 예를 들어, 배리스터나 서미스터 등의, 다른 전자 부품을 사용해도 된다.
[실시예]
이하, 실시 형태에 관한 적층 세라믹 콘덴서를 제작하였다.
티타늄산바륨 분말에 대하여 첨가물을 첨가하고, 볼 밀로 충분히 습식 혼합 분쇄하여 유전체 재료를 얻었다. 유전체 재료에 유기 바인더로서 부티랄계, 용제로서 톨루엔, 에틸알코올을 첨가하여 닥터 블레이드법으로 PET의 기재 상에 유전체 그린 시트를 도공하였다. 이어서, 유전체 그린 시트 상에, Ni 분말을 포함하는 페이스트를 사용하여 내부 전극 패턴을 성막하였다.
이어서, 유전체 그린 시트를 기재로부터 박리하면서, 적층 단위를 적층하였다. 이어서, 적층 단위가 적층됨으로써 얻어진 적층체의 상하에 커버 시트를 소정수만큼 적층하여 열압착하였다. 그 후, 소정 칩 치수로 커팅하였다.
이와 같이 하여 얻어진 세라믹 적층체를, N2 분위기에서 탈바인더 처리한 후에 외부 전극의 하지층이 되는 금속 페이스트를 침지법으로 도포하고, 환원 분위기 하에서 소성시켰다.
소성 후에, 외부 전극이 마련되는 영역을 남기고 메탈 마스크로 덮어, 스퍼터링에 의해 Ti의 금속층을 성막하였다. 타깃에는, Ti와 Sn의 합금을 사용하였다. 당해 합금에 있어서, Ti를 100at％로 한 경우에, Sn을 20at％로 하였다. Ti의 금속층의 두께는 0.05㎛였다. 그 후, Ti의 금속층 상에, 스퍼터링에 의해 Cu층을 성막하였다. Cu층의 두께는 0.4㎛였다. 그 후, 5㎛의 두께를 갖는 Cu층, 3㎛의 두께를 갖는 Ni층, 2㎛의 두께를 갖는 Sn층을 순서대로 도금에 의해 성막하였다.
도 9의 (a)는 단면의 SEM 사진을 트레이스한 도면이다. 도 9의 (b)는 도 9의 (a)의 부분 A의 확대도이다. 도 9의 (c)는 도 9의 (a)의 부분 B의 확대도이다. 도 9의 (b)에 나타내는 바와 같이, 하지층(24) 상에 Ti의 제1 금속층(25) 및 Cu의 제2 금속층(26)이 형성되고, 제2 금속층(26) 상에 Cu의 제1 도금층(21), Ni의 제2 도금층(22), 및 Sn의 제3 도금층(23)이 순서대로 형성되어 있는 것을 알 수 있다. 또한, 도 9의 (c)에 나타내는 바와 같이, 본래는 하지층(24)이 형성되어야 하지만 형성되지 않은 개소에 있어서, Ti의 제1 금속층(25)이 적층 칩의 표면에 접하여 형성되어 있는 것을 알 수 있다. 이와 같이, 하지층(24)이 형성되지 않은 개소에, 스퍼터링에 의해 제1 금속층(25)을 형성할 수 있는 것을 알았다.
이상, 본 발명의 실시예에 대하여 상세하게 설명했지만, 본 발명은, 관련되는 특정한 실시예에 한정되는 것은 아니고, 특허 청구 범위에 기재된 본 발명의 요지 범위 내에 있어서, 다양한 변형·변경이 가능하다.
10: 적층 칩
11: 유전체층
12: 내부 전극층
13: 커버층
14: 용량 영역
15: 엔드 마진
16: 사이드 마진
20a, 20b: 외부 전극
21: 제1 도금층
22: 제2 도금층
23: 제3 도금층
24: 하지층
25: 제1 금속층
26: 제2 금속층
51: 기재
52: 유전체 그린 시트
53: 내부 전극 패턴
54: 금속 페이스트
100: 적층 세라믹 콘덴서

Claims (10)

  1. 세라믹을 주성분으로 하는 복수의 유전체층과, 복수의 내부 전극층이 교대로 적층되고, 적층된 복수의 내부 전극층이 복수의 부위에 교대로 노출되도록 형성된 적층 칩과,
    상기 복수의 부위 각각에 마련된 외부 전극을 구비하고,
    상기 외부 전극은, 적어도 일부에, 상기 적층 칩과 접하여 마련된 제1 금속층과, 상기 제1 금속층 상에 마련된 도금층을 구비하고,
    상기 제1 금속층은, 제1 금속과, 상기 제1 금속보다도 낮은 영률을 갖는 제2 금속을 포함하는 것을 특징으로 하는 세라믹 전자 부품.
  2. 제1항에 있어서, 상기 외부 전극은, 상기 복수의 부위에 접하여 마련된 하지층 상에, 상기 도금층이 마련된 구조를 갖고 있고,
    상기 하지층의 도중 끊김 개소에 있어서, 상기 제1 금속층이 상기 적층 칩과 접하여 마련되어 있는 것을 특징으로 하는 세라믹 전자 부품.
  3. 제1항 또는 제2항에 있어서, 상기 제2 금속의 영률은, 상기 제1 금속의 영률 의 2/3 이하인 것을 특징으로 하는 세라믹 전자 부품.
  4. 제1항 또는 제2항에 있어서, 상기 제1 금속층에 있어서, 상기 제1 금속을 100at％로 한 경우에, 상기 제2 금속의 양은 1at％ 이하인 것을 특징으로 하는 세라믹 전자 부품.
  5. 제1항 또는 제2항에 있어서, 상기 제1 금속은 Ti 또는 Cr인 것을 특징으로 하는 세라믹 전자 부품.
  6. 제1항 또는 제2항에 있어서, 상기 제2 금속은 Sn 또는 In인 것을 특징으로 하는 세라믹 전자 부품.
  7. 제1항 또는 제2항에 있어서, 상기 제1 금속층의 두께는, 5nm 이상 100nm 이하인 것을 특징으로 하는 세라믹 전자 부품.
  8. 제1항 또는 제2항에 있어서, 상기 제1 금속층과 상기 도금층 사이에 마련된 제2 금속층을 더 구비하는 것을 특징으로 하는 세라믹 전자 부품.
  9. 제1항 또는 제2항에 있어서, 상기 유전체층은, 티타늄산바륨을 주성분으로 하는 것을 특징으로 하는 세라믹 전자 부품.
  10. 세라믹을 주성분으로 하는 복수의 유전체층과, 복수의 내부 전극층이 교대로 적층되고, 적층된 복수의 내부 전극층이 복수의 부위에 교대로 노출되도록 형성된 적층 칩을 준비하는 공정과,
    상기 적층 칩과 접하고, 또한 상기 복수의 부위에 노출된 상기 내부 전극층과 전기적으로 접속되는 금속층을, 스퍼터링 또는 증착에 의해 형성하는 공정과,
    상기 금속층 상에 도금층을 형성하는 공정을 포함하고,
    상기 금속층은, 제1 금속과, 상기 제1 금속보다도 낮은 영률을 갖는 제2 금속을 포함하는 것을 특징으로 하는, 세라믹 전자 부품의 제조 방법.
KR1020220107450A 2021-08-31 2022-08-26 세라믹 전자 부품 및 그 제조 방법 KR20230032950A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021140621A JP2023034395A (ja) 2021-08-31 2021-08-31 セラミック電子部品およびその製造方法
JPJP-P-2021-140621 2021-08-31

Publications (1)

Publication Number Publication Date
KR20230032950A true KR20230032950A (ko) 2023-03-07

Family

ID=85293004

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220107450A KR20230032950A (ko) 2021-08-31 2022-08-26 세라믹 전자 부품 및 그 제조 방법

Country Status (5)

Country Link
US (1) US20230070005A1 (ko)
JP (1) JP2023034395A (ko)
KR (1) KR20230032950A (ko)
CN (1) CN115732229A (ko)
TW (1) TW202313519A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015065394A (ja) 2013-09-24 2015-04-09 サムソン エレクトロ−メカニックス カンパニーリミテッド． 基板内蔵用積層セラミック電子部品、その製造方法及び積層セラミック電子部品内蔵型印刷回路基板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015065394A (ja) 2013-09-24 2015-04-09 サムソン エレクトロ−メカニックス カンパニーリミテッド． 基板内蔵用積層セラミック電子部品、その製造方法及び積層セラミック電子部品内蔵型印刷回路基板

Also Published As

Publication number Publication date
TW202313519A (zh) 2023-04-01
US20230070005A1 (en) 2023-03-09
JP2023034395A (ja) 2023-03-13
CN115732229A (zh) 2023-03-03

Similar Documents

Publication Publication Date Title
JP7227690B2 (ja) 積層セラミックコンデンサおよびその製造方法
CN109920644B (zh) 陶瓷电子器件及陶瓷电子器件的制造方法
JP7290914B2 (ja) 積層セラミックコンデンサの製造方法
KR102412983B1 (ko) 적층 세라믹 콘덴서 및 그 제조 방법
KR102520018B1 (ko) 적층 세라믹 콘덴서 및 그 제조 방법
JP2019201161A (ja) 積層セラミックコンデンサおよびその製造方法
KR20210063238A (ko) 세라믹 전자 부품 및 그 제조 방법
JP2019140199A (ja) 積層セラミックコンデンサおよびその製造方法
KR20230046990A (ko) 세라믹 전자 부품 및 그 제조 방법
US11232909B2 (en) Multilayer ceramic capacitor
CN116741539A (zh) 陶瓷电子部件
CN110176356B (zh) 层叠陶瓷电容器及其制造方法
US20230245832A1 (en) Ceramic electronic device and manufacturing method of the same
KR20230109095A (ko) 적층 세라믹 전자 부품 및 그 제조 방법
CN116031068A (zh) 陶瓷电子器件
KR20230032950A (ko) 세라믹 전자 부품 및 그 제조 방법
JP2021061291A (ja) セラミック電子部品の製造方法、およびシート部材
JP2021082644A (ja) セラミック電子部品の製造方法
WO2024070426A1 (ja) 積層セラミック電子部品、およびその製造方法
JP2020136609A (ja) セラミック電子部品、実装基板、セラミック電子部品の包装体、およびセラミック電子部品の製造方法
WO2024101307A1 (ja) セラミック電子部品およびその製造方法
WO2024070416A1 (ja) セラミック電子部品、およびセラミック電子部品の製造方法
WO2024070428A1 (ja) セラミック電子部品、およびセラミック電子部品の製造方法
WO2024070427A1 (ja) セラミック電子部品、およびセラミック電子部品の製造方法
WO2024116935A1 (ja) セラミック電子部品、およびセラミック電子部品の製造方法