KR20230018076A - Manufacturing method of semiconductor device for high sensitivity sensor - Google Patents

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Abstract

According to the present invention, a method for manufacturing a semiconductor device for a high-sensitivity sensor comprises the steps of: forming a dielectric mask layer on a Si (111), Ge (111), or InP (111) substrate; patterning the dielectric mask layer to form a nanohole pattern having pattern holes for exposing a portion of the substrate; selectively growing group III-V compound semiconductor nanowires on the substrate of which the portion is exposed by the pattern holes of the nanohole pattern; forming semiconductor nanopillars by injecting Te to promote growth of the side surfaces of the semiconductor nanowires; and forming a continuous semiconductor thin film by combining the adjacent semiconductor nanopillars. Therefore, the method can manufacture a group III-V compound semiconductor large-diameter substrate for a high-sensitivity sensor.

Description

고감도 센서용 반도체 소자의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE FOR HIGH SENSITIVITY SENSOR}Manufacturing method of semiconductor device for high sensitivity sensor {MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE FOR HIGH SENSITIVITY SENSOR}

본 발명은 반도체 소자, 구체적으로 Te 도핑에 의해 촉진되는 측면성장법을 이용하여 제조되는 고감도 센서용 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, specifically, a semiconductor device for a high-sensitivity sensor manufactured using a lateral growth method promoted by Te doping.

반도체 산업에서 가격이 낮고, 이미 대구경 기판으로의 개발이 진행되었기 때문에 주로 Si(100)이 사용되고 있다. 예컨대, 실리콘 기판의 경우 도 1에서 보여주듯이 2inch에서 현재 12inch 이상까지의 대구경 기판으로 발전을 지속해왔다. In the semiconductor industry, Si (100) is mainly used because the price is low and development of a large-diameter substrate has already been carried out. For example, in the case of silicon substrates, as shown in FIG. 1, development has continued from 2 inches to large-diameter substrates of 12 inches or more.

한편, 실리콘 기반 트랜지스터 소자의 성능 개발이 진행되면서 제조 공정의 한계로 인해, 재료가 갖고 있는 물성의 한계를 해결하기 위하여 물질의 전기적 특성이 뛰어난 III-V족 화합물 반도체가 조명받기 시작했다.On the other hand, as the performance development of silicon-based transistor devices progresses, III-V compound semiconductors with excellent electrical characteristics of materials have begun to be illuminated in order to solve the limitations of the material properties due to the limitations of the manufacturing process.

대표적으로 Si의 전자 이동도는 1,400cm2/V·s, Ge의 전자 이동도는 3,900cm2/V·s에 비해, GaAs의 전자 이동도는 8,500cm2/V·s, InAs의 전자 이동도는 40,000cm2/V·s을 나타낸다. Si과 Ge(111) 대비 최소 10배 이상의 전자 이동도를 갖는 III-V족 화합물 반도체의 장점을 이용하기 위하여 트랜지스터 소자와 광소자, 그리고 고감도 센서에 응용하기 위한 연구가 활발히 진행되고 있다.Typically, the electron mobility of Si is 1,400 cm 2 /V s, the electron mobility of Ge is 3,900 cm 2 /V s, whereas the electron mobility of GaAs is 8,500 cm 2 /V s, and that of InAs is 3,900 cm 2 /V s. The figure shows 40,000 cm 2 /V·s. In order to take advantage of the III-V group compound semiconductor having an electron mobility at least 10 times higher than that of Si and Ge (111), research is being actively conducted for application to transistor devices, optical devices, and high-sensitivity sensors.

그러나, III-V족 화합물 반도체의 경우 재료의 가격이 높고, 깨지기 쉬운 물성으로 인하여 대구경 기판이 아닌 소구경 기판으로 제한된다.However, in the case of group III-V compound semiconductors, they are limited to small-diameter substrates rather than large-diameter substrates due to high material prices and brittle physical properties.

이를 해결하기 위하여 기존에 개발되어 있는 대구경 기판인 Si(111), Ge(111)을 기반으로 III-V족 화합물 반도체를 적용하고자 하지만, Si(111), Ge(111) 기판과 III-V족 화합물 반도체 간의 큰 격자부정합으로 인하여 박막 성장시, 도 2와 같이 성장한 박막에 전위(dislocation) 결함이 형성되어 기판으로서 활용 가치가 떨어지는 문제가 발생한다. 대표적으로 Si과 InAs의 격자부정합은 약 12% 정도 차이를 갖고 있다. 격자부정합으로 생기는 전위 결함은 제작된 소자의 성능을 감소시키는 원인이 된다.In order to solve this problem, a group III-V compound semiconductor is intended to be applied based on Si (111) and Ge (111), which are large-diameter substrates that have been developed. During thin film growth due to large lattice mismatch between compound semiconductors, a dislocation defect is formed in the grown thin film as shown in FIG. Typically, the lattice mismatch between Si and InAs has a difference of about 12%. Dislocation defects caused by lattice mismatch cause a decrease in the performance of fabricated devices.

격자 상수차이로 인한 전위 결함을 해결하기 위하여 도 3과 같이 디그레이딩 버퍼(degrading buffer)를 두껍게 성장시켜서 점차 전위 결함을 제거하는 방식이 제시되었다. 그러나, 이러한 종래 기술은 Si 기판 위에 다른 박막들을 삽입시켜서 점차적으로 격자 차이를 줄여나가는 방식으로, 원하지 않는 박막도 성장시켜야 한다는 문제점이 있다. 또한, 두꺼운 두께로 인하여 성장 시간과 소스 소모량이 큰 문제가 있으며, 추후 소자 공정 시 박막간의 열예산(thermal budget)이 증가하여 성능 저하를 유발할 수 있는 문제점이 있다.In order to solve the dislocation defect due to the lattice constant difference, a method of gradually removing the dislocation defect by growing a thick degrading buffer as shown in FIG. 3 has been proposed. However, this prior art has a problem in that unwanted thin films must also be grown by inserting other thin films on the Si substrate to gradually reduce the lattice difference. In addition, there is a problem in that the growth time and source consumption are large due to the thick thickness, and there is a problem in that a thermal budget between thin films increases during a subsequent device process, which may cause performance degradation.

또한, 도 4와 같이 SiO2 측벽을 이용하여 결함 트랩(defect trap) 혹은 Si 기판을 에칭하여 (111) 면을 만드는 방식도 이용되었다. 그러나, 두꺼운 결함 트랩 박막 성장 혹은 기판을 에칭해야 하는 번거로움이 존재하는 문제점이 있다.In addition, as shown in FIG. 4, a defect trap using a SiO 2 sidewall or a method of etching a Si substrate to form a (111) plane has also been used. However, there is a problem in that there is a need to grow a thick defect trap thin film or etch a substrate.

따라서, 소자의 성능 저하를 억제할 수 있는 고감도 센서용 반도체 소자 제조방법의 개발이 요구되고 있는 실정이다.Therefore, there is a demand for the development of a method for manufacturing a semiconductor device for a highly sensitive sensor capable of suppressing deterioration of device performance.

Alcotte, R., Martin, M., Moeyaert, J, et al.. (2018). Thin Solid Films, 645, 119-123.Alcotte, R., Martin, M., Moeyaert, J, et al.. (2018). Thin Solid Films, 645, 119-123. Kenneth E. Lee and Eugene A. Fitzgerald. MRS Bulletin, 41(03), 210-217. (2016).Kenneth E. Lee and Eugene A. Fitzgerald. MRS Bulletin, 41(03), 210-217. (2016). Chao-Wei Hsu., et al. Nanoscale Research Letters, 7:642. (2012)Chao-Wei Hsu., et al. Nanoscale Research Letters, 7:642. (2012)

본 발명은 전기적 특성이 우수한 III-V족 화합물 반도체를 이용한 고감도 센서용 반도체 소자의 제조방법을 제공하는 데 목적이 있다.An object of the present invention is to provide a method for manufacturing a semiconductor device for a highly sensitive sensor using a III-V compound semiconductor having excellent electrical characteristics.

본 발명은 Si(111), Ge(111) 또는 InP(111) 기판 상에 유전체 마스크층을 형성하는 단계; 상기 유전체 마스크층을 패터닝하여 상기 기판의 일부 영역을 노출시키는 패턴홀이 구비된 나노홀 패턴을 형성하는 단계; 상기 나노홀 패턴의 패턴홀에 의해 일부 영역이 노출된 상기 기판 상에 III-V족 화합물 반도체 나노 와이어를 선택적으로 성장시키는 단계; Te를 주입하여 상기 반도체 나노 와이어의 측면 성장을 촉진시켜 반도체 나노 기둥을 형성하는 단계; 이웃한 상기 반도체 나노 기둥이 결합되어 연속적인 반도체 박막을 형성하는 단계;를 포함하는 고감도 센서용 반도체 소자의 제조방법을 제공한다.The present invention comprises the steps of forming a dielectric mask layer on a Si (111), Ge (111) or InP (111) substrate; patterning the dielectric mask layer to form a nano hole pattern having pattern holes exposing a partial region of the substrate; selectively growing group III-V compound semiconductor nanowires on the substrate in which a partial region is exposed by the pattern holes of the nanohole pattern; forming semiconductor nanopillars by injecting Te to promote lateral growth of the semiconductor nanowires; It provides a method for manufacturing a semiconductor device for a high-sensitivity sensor, including forming a continuous semiconductor thin film by combining the adjacent semiconductor nanocolumns.

본 발명에 따른 고감도 센서용 반도체 소자의 제조방법은 고감도 센서용 III-V족 화합물 반도체 대구경 기판을 제조할 수 있는 이점이 있다.The manufacturing method of a semiconductor device for a high-sensitivity sensor according to the present invention has the advantage of being able to manufacture a large-diameter III-V compound semiconductor substrate for a high-sensitivity sensor.

또한, 본 발명에 따른 고감도 센서용 반도체 소자의 제조방법은 III-V족 화합물 반도체가 선택적 영역으로 성장된 대구경 기판을 제조할 수 있는 이점이 있다.In addition, the method for manufacturing a semiconductor device for a high-sensitivity sensor according to the present invention has an advantage of being able to manufacture a large-diameter substrate on which a group III-V compound semiconductor is selectively grown.

또한, 본 발명에 따른 고감도 센서용 반도체 소자의 제조방법은 제조 단가의 절감이 가능한 이점이 있다.In addition, the method for manufacturing a semiconductor device for a high-sensitivity sensor according to the present invention has an advantage of reducing manufacturing cost.

도 1은 Si(111) 기판의 대구경 기판 발전 현황을 나타낸 도이다.
도 2는 전위 결함이 형성된 기판을 나타낸 도이다.
도 3은 종래 디그레이딩 버퍼(degrading buffer)를 성장시킨 반도체 소자를 예시한 도이다.
도 4는 종래 결함 트랩(defect trap) 혹은 Si, Ge, InP 기판을 에칭하여 (111) 면을 만든 반도체 소자를 예시한 도이다.
도 5는 Si(111) 기판 위에 나노 와이어를 성장시킨 SEM 및 변형 맵핑(strain mapping) 이미지이다
도 6은 Te의 도핑 농도에 따른 surfactant 효과를 나타낸 도이다.
도 7은 Te 도핑으로 인한 나노 와이어의 수직 성장 제한을 나타낸 도이다.
도 8은 부분적 나노홀 패턴 형성을 이용하여 특정 부분만 III-V족 화합물 반도체 기판으로서 사용하는 반도체 소자를 예시한 도이다.
도 9는 MOCVD 선택성장법과 Te doping에 의한 측면성장을 통해 III-V족 화합물 반도체 박막을 성장시키는 공정 순서도를 예시한 도이다.
도 10은 Te doped InAs를 이용하여 반도체 나노 와이어를 선택 성장시키고 III-V족 화합물 반도체 박막을 성장시키기까지의 실시방법을 예시한 도이다.
도 11은 본 발명에 따라 제조된 반도체 소자의 효과를 나타낸 도이다.
도 12는 본 발명에 따라 제조된 반도체 소자의 구조를 예시하고 그 효과를 나타낸 도이다.1 is a diagram showing the development status of a large-diameter substrate of a Si (111) substrate.
2 is a diagram showing a substrate on which dislocation defects are formed.
3 is a diagram illustrating a semiconductor device in which a conventional degrading buffer is grown.
FIG. 4 is a diagram illustrating a semiconductor device in which a (111) plane is formed by etching a conventional defect trap or Si, Ge, or InP substrate.
5 is an SEM and strain mapping image in which nanowires are grown on a Si (111) substrate.
6 is a diagram showing the surfactant effect according to the doping concentration of Te.
7 is a diagram showing vertical growth limitation of nanowires due to Te doping.
8 is a diagram illustrating a semiconductor device in which only a specific portion is used as a group III-V compound semiconductor substrate by using partial nanohole pattern formation.
9 is a flowchart illustrating a process of growing a III-V compound semiconductor thin film through MOCVD selective growth and lateral growth by Te doping.
10 is a diagram illustrating a method of selectively growing a semiconductor nanowire using Te doped InAs and growing a group III-V compound semiconductor thin film.
11 is a diagram showing the effects of a semiconductor device manufactured according to the present invention.
12 is a diagram illustrating the structure of a semiconductor device manufactured according to the present invention and showing its effect.

이하, 본 발명에 대하여 더욱 상세히 설명한다.Hereinafter, the present invention will be described in more detail.

본 발명에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 직접 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 개재되는 경우도 포함한다.In the present invention, when a member is said to be located “on” another member, this includes not only a case in which a member is in direct contact with the other member, but also a case where another member is interposed between the two members.

본 발명에서 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.In the present invention, when a part "includes" a certain component, it means that it may further include other components, not excluding other components unless otherwise stated.

본 발명의 한 양태는 Si(111), Ge(111) 또는 InP(111) 기판 상에 유전체 마스크층을 형성하는 단계; 상기 유전체 마스크층을 패터닝하여 상기 기판의 일부 영역을 노출시키는 패턴홀이 구비된 나노홀 패턴을 형성하는 단계; 상기 나노홀 패턴의 패턴홀에 의해 일부 영역이 노출된 상기 기판 상에 III-V족 화합물 반도체 나노 와이어를 선택적으로 성장시키는 단계; Te를 주입하여 상기 반도체 나노 와이어의 측면 성장을 촉진시켜 반도체 나노 기둥을 형성하는 단계; 및 이웃한 상기 반도체 나노 기둥이 결합되어 연속적인 반도체 박막을 형성하는 단계;를 포함하는 고감도 센서용 반도체 소자의 제조방법에 관한 것이다.One aspect of the present invention comprises forming a dielectric mask layer on a Si (111), Ge (111) or InP (111) substrate; patterning the dielectric mask layer to form a nano hole pattern having pattern holes exposing a partial region of the substrate; selectively growing group III-V compound semiconductor nanowires on the substrate in which a partial region is exposed by the pattern holes of the nanohole pattern; forming semiconductor nanopillars by injecting Te to promote lateral growth of the semiconductor nanowires; and forming a continuous semiconductor thin film by combining the adjacent semiconductor nanocolumns.

본 발명에 따른 고감도 센서용 반도체 소자의 제조방법은 나노 홀 패턴을 이용한 선택 성장과 Te 도핑으로 촉진되는 측면 성장을 이용함으로써, Si(111), Ge(111) 기판 위에 III-V족 화합물 반도체(CS) 대구경 기판을 제조함으로써 대구경화 개발의 어려움을 해결할 수 있는 이점이 있다. 구체적으로, 본 발명에 따른 고감도 센서용 반도체 소자의 제조방법은 나노홀 패턴을 이용하여 선택 성장을 이용함으로써 기판 크기에 제한이 없으며, Te 도핑을 이용하여 측면 성장을 유도하여 고농도 n-type 특성 기판의 성장이 가능하다.The method for manufacturing a semiconductor device for a high-sensitivity sensor according to the present invention uses selective growth using a nano hole pattern and lateral growth promoted by Te doping, thereby forming a group III-V compound semiconductor on a Si (111) or Ge (111) substrate ( CS) There is an advantage in solving the difficulty of developing a large-diameter substrate by manufacturing a large-diameter substrate. Specifically, the method for manufacturing a semiconductor device for a high-sensitivity sensor according to the present invention has no limitation on substrate size by using selective growth using a nanohole pattern, and induces lateral growth using Te doping to induce high-concentration n-type characteristic substrate. growth is possible.

본 발명에 따른 고감도 센서용 반도체 소자의 제조방법은 Si(111), Ge(111) 또는 InP(111) 기판 상에 유전체 마스크층을 형성하는 단계를 포함한다. A method of manufacturing a semiconductor device for a high-sensitivity sensor according to the present invention includes forming a dielectric mask layer on a Si (111), Ge (111), or InP (111) substrate.

상기 기판은 2 inch 내지 12 inch일 수 있으나 이에 한정되지 않는다. 요컨대, 본 발명에 따른 고감도 센서용 반도체 소자의 제조방법은 대구경 기판을 제조할 수 있다.The substrate may be 2 inches to 12 inches, but is not limited thereto. In short, the method for manufacturing a semiconductor device for a highly sensitive sensor according to the present invention can manufacture a large-diameter substrate.

상기 유전체 마스크층은 상기 기판 상에 형성되는 것으로서, 일반적인 물리, 화학적 증착법을 이용하여 박막으로 형성된 후, 패터닝하여 형성될 수 있다. 상기 유전체 마스크층은 패터닝을 위한 건식 또는 습식 식각 공정시에도 안정적인 물질을 사용하며, 예컨대 SiO2, TiO2와 같은 산화물 또는 SiN, TiN과 같은 질화물을 사용할 수 있다.The dielectric mask layer is formed on the substrate, and may be formed by patterning after being formed as a thin film using a general physical and chemical vapor deposition method. The dielectric mask layer uses a material that is stable even during a dry or wet etching process for patterning, and for example, an oxide such as SiO 2 or TiO 2 or a nitride such as SiN or TiN may be used.

본 발명에 따른 고감도 센서용 반도체 소자의 제조방법은 상기 유전체 마스크층을 패터닝하여 상기 기판의 일부 영역을 노출시키는 패턴홀이 구비된 나노홀 패턴을 형성하는 단계를 포함한다. A method of manufacturing a semiconductor device for a high-sensitivity sensor according to the present invention includes patterning the dielectric mask layer to form a nanohole pattern having pattern holes exposing a partial region of the substrate.

구체적으로 상기 유전체 마스크층의 패터닝은 상기 Si(111), Ge(111) 또는 InP(111) 기판의 일부 영역을 노출시키는 패턴홀이 구비된 나노홀 패턴을 형성하는 것으로서, 포토리소그래피, 나노임프린트 등의 방법을 사용하여 형성할 수 있다. Specifically, the patterning of the dielectric mask layer is to form a nanohole pattern having pattern holes exposing a partial region of the Si (111), Ge (111), or InP (111) substrate, such as photolithography, nanoimprint, etc. It can be formed using the method of

이러한 유전체 마스크층의 패터닝은 예컨대, Si(111), Ge(111) 또는 InP(111) 기판 상층에 SiO2를 증착하고, PMMA와 같은 고분자층 및 임프린트 레진층을 차례로 형성한다. 이후, 임프린팅 후 임프린트 레진층 및 PMMA 고분자층을 식각한 패터닝을 이용하여 SiO2까지 식각하고, 최종 PMMA를 제거함으로써 상기 기판 상층에 유전체 마스크층(SiO2)으로 이루어진 나노홀 패턴을 형성할 수 있다.In the patterning of the dielectric mask layer, for example, SiO 2 is deposited on an upper layer of a Si(111), Ge(111), or InP(111) substrate, and a polymer layer such as PMMA and an imprint resin layer are sequentially formed. Thereafter, after imprinting, the imprint resin layer and the PMMA polymer layer are etched using patterning to etch SiO 2 , and the final PMMA is removed to form a nanohole pattern made of a dielectric mask layer (SiO 2 ) on the upper layer of the substrate. there is.

일반적으로 유전체 마스크층으로 이루어진 나노홀 패턴은 상기 기판의 일부 영역을 노출시키는 패턴홀 형태로 구현되는 것으로서, 후술할 III-V족 화합물 반도체층의 선택적 성장을 도모하기 위한 것이다.In general, a nanohole pattern made of a dielectric mask layer is implemented in the form of a pattern hole exposing a partial region of the substrate, and is intended to promote selective growth of a III-V compound semiconductor layer to be described later.

상기 나노홀 패턴은 원형 또는 삼각형, 사각형, 육각형과 같은 다각형 형상의 패턴홀이 사각형 또는 벌집형태로 규칙적으로 배치되는 형태로 설계될 수 있다.The nanohole pattern may be designed in a form in which circular or polygonal pattern holes such as triangles, squares, and hexagons are regularly arranged in a square or honeycomb shape.

상기 나노홀 패턴의 패턴홀의 직경은 10nm 내지 500nm, 바람직하게는 50nm 내지 100nm, 더욱 바람직하게는 60nm 내지 90nm일 수 있으나 이에 한정되지 않는다. The diameter of the pattern hole of the nanohole pattern may be 10 nm to 500 nm, preferably 50 nm to 100 nm, and more preferably 60 nm to 90 nm, but is not limited thereto.

상기 나노홀 패턴의 패턴간의 간격은, 성장 조건 변경을 통해 성장 특성을 바꿀 수 있으므로 한정하지는 않는다. 예컨대, 상기 나노홀 패턴의 패턴간의 간격은 200nm 내지 수㎛, 바람직하게는 200 내지 700nm, 더욱 바람직하게는 200 내지 500nm일 수 있다. 이 경우 반도체 나노 와이어, 반도체 나노 기둥은 인접한 반도체 나노 와이어 또는 반도체 나노 기둥과 접하지 않은 상태로 수직 성장이 용이하고, 후술할 반도체 박막을 형성하는 단계에서는 인접한 나노 반도체 나노 기둥끼리의 결합이 용이하므로 바람직하다. Intervals between patterns of the nanohole patterns are not limited because growth characteristics can be changed by changing growth conditions. For example, the interval between patterns of the nano hole patterns may be 200 nm to several μm, preferably 200 to 700 nm, and more preferably 200 to 500 nm. In this case, the semiconductor nanowires and semiconductor nanopillars are easily grown vertically while not in contact with adjacent semiconductor nanowires or semiconductor nanopillars, and in the step of forming a semiconductor thin film to be described later, bonding between adjacent nanosemiconductor nanopillars is easy. desirable.

본 발명에 따른 고감도 센서용 반도체 소자의 제조방법은 상기 나노홀 패턴의 패턴홀에 의해 일부 영역이 노출된 상기 기판 상에 III-V족 화합물 반도체 나노 와이어를 선택적으로 성장시키는 단계를 포함한다.The method of manufacturing a semiconductor device for a high-sensitivity sensor according to the present invention includes selectively growing group III-V compound semiconductor nanowires on the substrate partially exposed by the pattern holes of the nanohole pattern.

상기 III-V족 화합물 반도체 나노 와이어는 예컨대 높이 90 내지 120nm로 성장시킬 수 있으나 이에 한정되지는 않는다.The group III-V compound semiconductor nanowire may be grown to a height of, for example, 90 to 120 nm, but is not limited thereto.

상기 나노 와이어는 MOCVD(Metalorganic chemical vapor deposition)에 의하여 성장될 수 있으나 이에 제한되지는 않는다.The nanowire may be grown by metalorganic chemical vapor deposition (MOCVD), but is not limited thereto.

본 발명의 일 실시형태에 있어서, 상기 III-V족 화합물 반도체 나노 와이어를 선택적으로 성장시키는 단계는 MOCVD 챔버에서 450 내지 750℃, 500mbar이하에서 수행되는 것일 수 있다. 상기 범위 내인 경우 소정의 높이, 구체적으로 90 내지 120nm의 높이를 가지는 반도체 나노 와이어를 얻을 수 있지만, 성장 조건을 변경하여도 얻을 수 있으므로 위의 조건으로 제한하지는 않는다. In one embodiment of the present invention, the step of selectively growing the group III-V compound semiconductor nanowires may be performed in a MOCVD chamber at 450 to 750° C. and 500 mbar or less. If within the above range, a semiconductor nanowire having a predetermined height, specifically, a height of 90 to 120 nm can be obtained, but it can be obtained even by changing growth conditions, so it is not limited to the above conditions.

상기 III-V족 화합물은 전기적 특성이 뛰어나기 때문에 이를 포함하는 경우 제조되는 반도체 소자의 성능이 더욱 우수하다.Since the group III-V compound has excellent electrical properties, when it is included, the performance of the semiconductor device manufactured is more excellent.

본 발명의 또 다른 실시형태에 있어서, 상기 III-V족 화합물 반도체는 GaP,　GaAs,　GaSb, AlP,　AlAs,　AlSb, InP,　InAs,　InSb　및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaPAs,　GaPSb, AlPAs,　AlPSb, InPAs,　InPSb, InGaAs, InAlAs 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlPAs, GaAlPSb, GaInPAs, GaInPSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택되는 1 이상을 포함하는 것일 수 있다.In another embodiment of the present invention, the group III-V compound semiconductor is a binary element compound selected from the group consisting of GaP, 　GaAs, 　GaSb, AlP, 　AlAs, 　AlSb, InP, 　InAs, 　InSb　, and mixtures thereof; A three-element compound selected from the group consisting of GaPAs, 　GaPSb, AlPAs, 　AlPSb, InPAs, 　InPSb, InGaAs, InAlAs, and mixtures thereof; And it may include one or more selected from the group consisting of quaternary compounds selected from the group consisting of GaAlPAs, GaAlPSb, GaInPAs, GaInPSb, InAlPAs, InAlPSb, and mixtures thereof.

상기 III-V족 화합물 반도체는 V/III ratio가 50 내지 2000, 바람직하게는 300 내지 530, 더욱 바람직하게는 350 내지 530일 수 있으며, 이 경우 처음 성장하는 나노 와이어의 수직 성장의 직경을 작게하는 이점이 있어 바람직하다.The group III-V compound semiconductor may have a V/III ratio of 50 to 2000, preferably 300 to 530, and more preferably 350 to 530, in which case the vertical growth diameter of the first nanowire is reduced. It has advantages and is desirable.

구체적으로 상기 III-V족 화합물 반도체는 InAs일 수 있다. 더욱 구체적으로 상기 반도체 나노 와이어는 InAs 반도체 나노 와이어일 수 있다.Specifically, the group III-V compound semiconductor may be InAs. More specifically, the semiconductor nanowire may be an InAs semiconductor nanowire.

상기 나노 와이어는 피라미드 형태, 막대기 형태, 사다리꼴 형태 등 다양한 형태로 구현될 수 있다. 이는 여러 가지 공정 변수를 조절함으로써 구현될 수 있다. 일반적으로는 패턴홀이 상측으로 밑면이 육각형인 육각면체 형태의 나노 와이어가 성장된다. The nanowire may be implemented in various shapes such as a pyramid shape, a rod shape, and a trapezoid shape. This can be implemented by controlling several process parameters. In general, a hexagonal nanowire having a hexagonal bottom surface with a pattern hole upward is grown.

본 발명에서 "나노 와이어"는 패턴홀 당 하나씩 형성되는 것으로서, 인접하는 패턴홀에 형성되는 나노 와이어와 접하지 않는 상태를 일컫는다.In the present invention, "nanowires" are formed one per pattern hole, and refer to a state in which they do not come into contact with nanowires formed in adjacent pattern holes.

상기 나노 와이어는 예컨대 PH3를 공급하여 Si(111), Ge(111) 또는 InP(111) 기판 위에 V족 표면 종단(surface termination)을 유도한 뒤, TMIn과 AsH3 gas를 공급하고, PH3를 차단하여 나노 와이어를 90 내지 120nm로 성장시킬 수 있다.The nanowires, for example, supply PH 3 to induce group V surface termination on a Si (111), Ge (111) or InP (111) substrate, then supply TMIn and AsH 3 gas, and PH 3 can be blocked to grow nanowires to 90 to 120 nm.

본 발명에 따른 반도체 소자 제조방법은 Te를 주입하여 상기 반도체 나노 와이어의 측면 성장을 촉진시켜 반도체 나노 기둥을 형성하는 단계를 포함한다.The method of fabricating a semiconductor device according to the present invention includes forming semiconductor nanopillars by injecting Te to promote lateral growth of the semiconductor nanowires.

본 발명에 따른 반도체 소자 제조방법은 상기 반도체 나노 와이어에 Te 주입하여 Te를 도핑함으로써 측면 성장이 촉진되어 격자 상수 차이에 의한 전위 결함 없이 화합물 반도체 대구경 기판, 구체적으로 III-V족 화합물 반도체 대구경 기판을 제조할 수 있다.In the semiconductor device manufacturing method according to the present invention, lateral growth is promoted by doping Te by injecting Te into the semiconductor nanowire, thereby forming a compound semiconductor large-diameter substrate, specifically a III-V group compound semiconductor large-diameter substrate, without dislocation defects due to a difference in lattice constant. can be manufactured

도 5는 Si(111) 기판 위에 나노 와이어를 성장시킨 SEM 및 변형 맵핑(strain mapping) 이미지이다. 도 5를 참고하면 알 수 있듯이, Si(111), Ge(111), InP(111) 기판 위에 나노 와이어를 성장시키는 경우 초기 인터페이스(interface)에서 전위 결함이 생긴다. 그러나 추후 나노 와이어를 따라서 추가인 전위 결함이 생성되지 않는 장점이 존재한다. 다만, 나노 와이어의 성장 거동을 살펴보면, 측면 성장에 비해 수직 성장이 지배적인 경향을 가지고 있어 박막으로 성장하기 어려움이 존재한다.5 is an SEM and strain mapping image of nanowires grown on a Si (111) substrate. As can be seen with reference to FIG. 5 , when nanowires are grown on Si(111), Ge(111), or InP(111) substrates, dislocation defects occur at an initial interface. However, there is an advantage that additional dislocation defects are not generated along the nanowire later. However, looking at the growth behavior of nanowires, vertical growth tends to dominate compared to lateral growth, making it difficult to grow into thin films.

이론에 의해 제한되는 것을 바라지는 않으나, Te이 가지고 있는 계면 활성제(surfactant) 효과는 확산 길이(diffusion length)를 감소하는 효과가 있다. 이로 인해 나노 와이어에 Te를 주입하여 도핑하는 경우, 도 6과 같이 도핑 농도가 높아질수록 surfactant 효과로 인해 나노선의 높이가 감소하고 직경이 넓어지는 영향이 있다. 본 발명에서는 홀 패턴의 나노 와이어를 측면성장시킴으로써 각 나노 와이어 간의 간격을 좁혀서, 이 효과를 극대화시킴으로서 평판을 만들 수 있다.Without wishing to be bound by theory, the surfactant effect of Te has the effect of reducing the diffusion length. For this reason, when doping by injecting Te into the nanowire, as the doping concentration increases, as shown in FIG. 6, the height of the nanowire decreases and the diameter increases due to the surfactant effect. In the present invention, a flat plate can be made by narrowing the gap between each nanowire by lateral growth of the hole-patterned nanowires and maximizing this effect.

상기 Te의 도핑은 90 내지 120nm로 수직 성장한 상기 나노 와이어에 DETe를 공급함으로써 수행될 수 있다.The doping of Te may be performed by supplying DETe to the vertically grown nanowire with a thickness of 90 to 120 nm.

본 발명의 또 다른 실시상태에 있어서, 상기 Te의 도핑 농도는 1×1016 cm-3 내지 1×1022 cm-3, 바람직하게는 5×1016 cm-3 내지 1×1022 cm-3, 더욱 바람직하게는 1×1017 cm-3 내지 5×1021 cm-3일 수 있다.In another embodiment of the present invention, the doping concentration of Te is 1×10 16 cm -3 to 1×10 22 cm -3 , preferably 5×10 16 cm -3 to 1×10 22 cm -3 , more preferably 1×10 17 cm -3 to 5×10 21 cm -3 .

상기 Te의 도핑 농도가 상기 범위 내인 경우 상기 나노 와이어가 적절한 높이로 성장한 뒤 측면 성장까지 용이하여 전위 결함이 없는 반도체 박막을 제조할 수 있기 때문에 바람직하다.When the doping concentration of Te is within the above range, it is preferable because a semiconductor thin film without dislocation defects can be manufactured by easily growing the nanowires to an appropriate height and laterally growing them.

도 7과 같이 상기 Te 도핑으로 인하여 상기 나노 와이어의 수직 성장이 제한되므로 이를 통해 초기 성장한 나노 와이어의 길이를 조절함으로써 원하는 박막의 두께를 용이하게 얻을 수 있다. As shown in FIG. 7 , since the vertical growth of the nanowire is restricted due to the Te doping, a desired thickness of the thin film can be easily obtained by adjusting the length of the initially grown nanowire.

본 발명에 따른 고감도 센서용 반도체 소자의 제조방법은 Te를 주입하여 상기 반도체 나노 와이어의 측면 성장을 촉진시켜 반도체 나노 기둥을 형성하는 단계를 포함한다. The method of manufacturing a semiconductor device for a highly sensitive sensor according to the present invention includes forming semiconductor nanopillars by injecting Te to promote lateral growth of the semiconductor nanowires.

본 발명에 있어서, "반도체 나노 기둥" 나노 와이어가 측면으로 성장한 상태이며 패턴홀 당 하나씩 형성되는 것으로서, 인접하는 패턴홀에 형성되는 반도체 나노 기둥과 붙지 않는 상태를 일컫는다.In the present invention, "semiconductor nanocolumns" are a state in which nanowires are laterally grown and are formed one per pattern hole, and refers to a state in which they are not attached to semiconductor nanocolumns formed in adjacent pattern holes.

상기 나노 와이어에 상기 Te를 주입하여 도핑함으로써 반도체 나노 와이어가 수직 성장하지 않고 측면으로 성장하여 상기 반도체 나노 기둥의 형성이 가능하다.By injecting and doping the nanowires with Te, the semiconductor nanowires grow laterally instead of vertically, so that the semiconductor nanopillars can be formed.

본 발명에 따른 반도체 소자의 제조방법은 이웃한 상기 반도체 나노 기둥이 결합되어 연속적인 반도체 박막을 형성하는 단계를 포함한다. The method of manufacturing a semiconductor device according to the present invention includes forming a continuous semiconductor thin film by combining the adjacent semiconductor nanocolumns.

구체적으로 90 내지 200nm의 길이를 갖는 나노 와이어를 성장시킨 후, 소량의 Te를 주입하여 도핑시킴으로써 측면 성장을 유도하여 반도체 나노 기둥을 형성한 뒤, 이를 계속적으로 인접한 반도체 나노 기둥끼리 결합될 때까지 측면 성장시킴으로써 반도체 박막을 손쉽게 얻을 수 있다.Specifically, after growing nanowires with a length of 90 to 200 nm, lateral growth is induced by injecting and doping a small amount of Te to form semiconductor nanopillars, which are continuously bonded to adjacent semiconductor nanopillars on the sidewalls. By growing it, a semiconductor thin film can be easily obtained.

이렇게 얻어진 반도체 박막은 나노 홀 패턴을 이용한 선택 성장과 측면 성장을 이용하였기 때문에 격자 상수 차이에 의한 전위 결함 없이 화합물 반도체 대구경 기판, 구체적으로 III-V족 화합물 반도체 대구경 기판을 제조할 수 있는 이점이 있다. Since the semiconductor thin film obtained in this way uses selective growth and lateral growth using nano hole patterns, it has the advantage of being able to manufacture a large-diameter compound semiconductor substrate, specifically a III-V group compound semiconductor large-diameter substrate, without dislocation defects due to lattice constant differences. .

상기 반도체 박막이 형성될 때까지 AsH3 가스를 공급할 수 있으나 이에 한정되지 않는다. 예컨대, 380℃의 온도까지 AsH3 가스의 공급을 유지하여 성장한 박막의 탈리(desorption)를 억제할 수 있다.AsH 3 gas may be supplied until the semiconductor thin film is formed, but is not limited thereto. For example, by maintaining the supply of AsH 3 gas up to a temperature of 380° C., desorption of the grown thin film can be suppressed.

본 발명에 따른 고감도 센서용 반도체 소자의 제조방법은 종래의 Si(111), Ge(111) 또는 InP(111) 기판과 격자 상수 차이가 나는 화합물 반도체, 특히 III-V족 화합물 반도체 박막 성장을 가능하게 하는 우수한 이점이 있다. 또한, 격자 상수 차이에 의해 생기는 결함이 없는 반도체 박막을 제조할 수 있으며, 종래의 Si(111), Ge(111) 기판을 이용함으로써 제조된 반도체 소자가 깨지기 쉬웠던 단점을 해결할 수 있다. 또한, 대구경화로 이미 개발이 진행된 Si(111), Ge(111) 기판 위에 III-V족 화합물 반도체 박막을 성장시킴으로써 III-V족 화합물 반도체의 대구경 기판 공정이 가능한 이점이 있다.The method of manufacturing a semiconductor device for a high-sensitivity sensor according to the present invention enables the growth of a compound semiconductor having a lattice constant difference from a conventional Si (111), Ge (111), or InP (111) substrate, particularly a III-V group compound semiconductor thin film. There are great advantages to doing so. In addition, it is possible to manufacture a semiconductor thin film having no defects caused by a difference in lattice constant, and it is possible to solve the disadvantage that a semiconductor device manufactured by using a conventional Si(111) or Ge(111) substrate is fragile. In addition, by growing a III-V compound semiconductor thin film on a Si (111) or Ge (111) substrate, which has already been developed with a large diameter, there is an advantage in that a large-diameter substrate process for a III-V compound semiconductor is possible.

본 발명에 따른 고감도 센서용 반도체 소자의 제조방법으로 제조되는 반도체 소자는 격자 상수 차이에 의해 생기는 결함이 없이 성장된 반도체 박막을 포함하기 때문에 그 성능이 우수한 이점이 있다. 또한, 전기적 특성이 우수한 III-V족 화합물 반도체 박막을 포함하면서도 대구경화가 가능하고, Si(111), Ge(111) 기판을 이용함으로써 깨지지 쉬운 단점을 억제할 수 있는 이점이 있다. 이와 같은 이점으로 인하여 특히 고감도 센서로 활용이 용이하다.Since the semiconductor device manufactured by the method of manufacturing a semiconductor device for a high-sensitivity sensor according to the present invention includes a semiconductor thin film grown without defects caused by a difference in lattice constant, its performance is excellent. In addition, it is possible to have a large diameter while including a III-V group compound semiconductor thin film with excellent electrical properties, and there are advantages in that easy breakage can be suppressed by using a Si (111) or Ge (111) substrate. Due to this advantage, it is particularly easy to use as a high-sensitivity sensor.

도 8과 같이 대구경 Si(111), Ge(111) 기판 위에 부분적 나노홀 패턴 형성을 이용하여 특정 부분만 III-V족 화합물 반도체 기판으로서도 사용 가능하다.As shown in FIG. 8, only a specific portion can be used as a group III-V compound semiconductor substrate by partially forming a nanohole pattern on a large-diameter Si (111) or Ge (111) substrate.

이하, 본 명세서를 구체적으로 설명하기 위해 실시예를 들어 상세히 설명한다. 그러나, 본 명세서에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 명세서의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지는 않는다. 본 명세서의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 명세서를 보다 완전하게 설명하기 위해 제공되는 것이다. 또한, 이하에서 함유량을 나타내는 "%" 및 "부"는 특별히 언급하지 않는 한 중량 기준이다.Hereinafter, examples will be described in detail in order to specifically describe the present specification. However, the embodiments according to the present specification may be modified in many different forms, and the scope of the present specification is not construed as being limited to the embodiments described below. The embodiments herein are provided to more completely explain the present specification to those skilled in the art. In addition, "%" and "parts" indicating content below are based on weight unless otherwise specified.

도 9는 대구경 Si(111), Ge(111) 기판 상에 III-V족 화합물 반도체 박막을 MOCVD 선택성장법과 Te doping에 의한 측면성장을 통해 성장시키는 공정 순서도를 예시한 도이다.9 is a flowchart illustrating a process of growing a III-V compound semiconductor thin film on a large-diameter Si (111) or Ge (111) substrate through MOCVD selective growth and lateral growth by Te doping.

직경 40 내지 100nm의 나노홀 패턴을 준비하고, 높이 90 내지 120nm의 InAs seed 나노 와이어를 선택 성장(성장 조건: 630℃, 160mbar, V/III ratio: 525)시켰다. 그 후, Te 도핑을 이용하여 InAs 측면 성장을 유도하여 반도체 나노 기둥을 제조한 뒤 계속 성장으로 이웃하는 InAs 반도체 나노 기둥을 결합시켜 InAs thin film을 성장시켰다.A nanohole pattern having a diameter of 40 to 100 nm was prepared, and InAs seed nanowires having a height of 90 to 120 nm were selectively grown (growth conditions: 630° C., 160 mbar, V/III ratio: 525). After that, by inducing lateral growth of InAs using Te doping, semiconductor nanopillars were produced, and then InAs thin films were grown by bonding neighboring InAs semiconductor nanopillars through continuous growth.

이때, Te doped InAs를 이용하여 반도체 나노 와이어를 선택 성장시키고 III-V족 화합물 반도체 박막을 성장시키기까지의 구체적 실시 방법을 도 10에 나타내었다.At this time, a specific method of selectively growing semiconductor nanowires using Te doped InAs and growing a group III-V compound semiconductor thin film is shown in FIG. 10 .

구체적으로 PH3를 공급하여 Si(111), Ge(111) 또는 InP(111) 기판 위에 V족 surface termination을 유도하였다. 그 후, TMIn과 AsH3 gas 는 공급하고, PH3를 차단하여 InAs seeding 와이어를 90 내지 120nm로 성장시켰다. DETe를 공급하면서 n-type doped InAs 반도체 나노 와이어를 성장시키고, 380℃까지 AsH3 gas 공급을 유지하여 성장한 반도체 박막의 desorption을 방지하였다.Specifically, PH 3 was supplied to induce group V surface termination on Si(111), Ge(111) or InP(111) substrates. After that, TMIn and AsH 3 gas were supplied, and PH 3 was blocked to grow InAs seeding wires to 90 to 120 nm. While supplying DETe, n-type doped InAs semiconductor nanowires were grown, and AsH3 gas was supplied up to 380℃ to prevent desorption of the grown semiconductor thin film.

제조된 반도체 소자의 효과를 도 11에 나타내었다.The effect of the manufactured semiconductor device is shown in FIG. 11 .

InP(111) 기판 위에 도핑하지 않은 InAs 나노 와이어를 초반 성장시키고 SEM(Scanning Elctron Microscope) 측정으로 확인하였다. An undoped InAs nanowire was initially grown on an InP (111) substrate and confirmed by SEM (Scanning Electron Microscope) measurement.

같은 성장 조건에서 Te doping을 진행한 나노 와이어를 초반 성장시키고 TEM(Transmission Electron　Microscope) 측정으로 확인하였다.Under the same growth conditions, the nanowire subjected to Te doping was initially grown and confirmed by TEM (Transmission Electron Microscope) measurement.

본 발명에 따른 Te doping을 진행한 나노 와이어는 성장이 계속 진행되면서 측면 성장이 진행되고, 그로 인해 나노 와이어들이 합쳐지면서 하나의 박막으로 성장되는 것을 확인하였다.It was confirmed that the lateral growth of the nanowire subjected to Te doping according to the present invention progresses while the growth continues, and as a result, the nanowires are combined and grown into a single thin film.

또한, Te doping을 하여 성장하는 경우, TEM 상에서 격자 상수 차이에 의해 나타나는 전위 결함이 나타나지 않는 것을 확인하였다.In addition, when grown by Te doping, it was confirmed that dislocation defects caused by differences in lattice constants did not appear on the TEM.

성장한 III-V족 화합물 반도체 박막을 AFM(Atomic Force Microscope)으로 측정한 결과 Rs 값이 3.6nm 정도로 측정되었다. 도핑하지 않은 나노 와이어에서 나타나는 높이 차이에 비해 굉장히 낮은 것을 확인 할 수 있다.As a result of measuring the grown III-V compound semiconductor thin film with an atomic force microscope (AFM), the Rs value was measured to be about 3.6 nm. It can be seen that it is very low compared to the height difference that appears in the undoped nanowire.

도 12를 참고하면, 이러한 효과를 Si(111), Ge(111), InP(111) 웨이퍼 상에 적용시킨다면 격자 상수 차이가 나는 III-V족 화합물 반도체의 박막 성장이 가능하다. 또한, 격자 상수 차이에 의해 생기는 결함 없이 성장 가능하고, Si(111), Ge(111) 기판을 이용함으로써 깨지기 쉬운 단점을 해결할 수 있는 우수한 이점이 있으며, 대구경 기판 공정 구현이 가능함을 알 수 있다. Referring to FIG. 12 , if these effects are applied to Si(111), Ge(111), or InP(111) wafers, thin film growth of group III-V compound semiconductors having different lattice constants is possible. In addition, it can be seen that growth is possible without defects caused by a difference in lattice constant, there is an excellent advantage in solving the disadvantages of easily breaking by using a Si (111) or Ge (111) substrate, and a large-diameter substrate process can be implemented.

Claims (5)

Si(111), Ge(111) 또는 InP(111) 기판 상에 유전체 마스크층을 형성하는 단계;
상기 유전체 마스크층을 패터닝하여 상기 기판의 일부 영역을 노출시키는 패턴홀이 구비된 나노홀 패턴을 형성하는 단계;
상기 나노홀 패턴의 패턴홀에 의해 일부 영역이 노출된 상기 기판 상에 III-V족 화합물 반도체 나노 와이어를 선택적으로 성장시키는 단계;
Te를 주입하여 상기 반도체 나노 와이어의 측면 성장을 촉진시켜 반도체 나노 기둥을 형성하는 단계; 및
이웃한 상기 반도체 나노 기둥이 결합되어 연속적인 반도체 박막을 형성하는 단계;
를 포함하는 고감도 센서용 반도체 소자의 제조방법.Forming a dielectric mask layer on a Si (111), Ge (111) or InP (111) substrate;
patterning the dielectric mask layer to form a nano hole pattern having pattern holes exposing a partial region of the substrate;
selectively growing group III-V compound semiconductor nanowires on the substrate in which a partial region is exposed by the pattern holes of the nanohole pattern;
forming semiconductor nanopillars by injecting Te to promote lateral growth of the semiconductor nanowires; and
forming a continuous semiconductor thin film by combining the adjacent semiconductor nanocolumns;
Method of manufacturing a semiconductor device for a highly sensitive sensor comprising a. 제1항에 있어서,
상기 Te의 도핑 농도는 1×1016 cm-3 내지 1×1022cm-3인 것인 고감도 센서용 반도체 소자의 제조방법. According to claim 1,
The doping concentration of Te is 1 × 10 16 cm -3 to 1 × 10 22 cm -3 Method of manufacturing a semiconductor device for a highly sensitive sensor. 제1항에 있어서,
상기 III-V족 화합물 반도체는 GaP,　GaAs,　GaSb, AlP,　AlAs,　AlSb, InP,　InAs,　InSb　및 이들의 혼합물로 이루어진 군에서 선택되는 이원소 화합물; GaPAs,　GaPSb, AlPAs,　AlPSb, InPAs,　InPSb, InGaAs, InAlAs 및 이들의 혼합물로 이루어진 군에서 선택되는 삼원소 화합물; 및 GaAlPAs, GaAlPSb, GaInPAs, GaInPSb, InAlPAs, InAlPSb 및 이들의 혼합물로 이루어진 군에서 선택되는 사원소 화합물로 이루어진 군에서 선택되는 1 이상을 포함하는 것인 고감도 센서용 반도체 소자의 제조방법.According to claim 1,
The group III-V compound semiconductor is a binary element compound selected from the group consisting of GaP, GaAs, GaSb, AlP, AlAs, AlSb, InP, InAs, InSb, and mixtures thereof; A ternary compound selected from the group consisting of GaPAs, GaPSb, AlPAs, AlPSb, InPAs, InPSb, InGaAs, InAlAs, and mixtures thereof; and a quaternary compound selected from the group consisting of GaAlPAs, GaAlPSb, GaInPAs, GaInPSb, InAlPAs, InAlPSb, and mixtures thereof. 제3항에 있어서,
상기 III-V족 화합물 반도체는 InAs인 것인 고감도 센서용 반도체 소자의 제조방법. According to claim 3,
The III-V group compound semiconductor is a method of manufacturing a semiconductor device for a highly sensitive sensor that is InAs. 제1항에 있어서,
상기 III-V족 화합물 반도체 나노 와이어를 선택적으로 성장시키는 단계는 MOCVD 챔버에서 450 내지 750℃, 500mbar이하에서 수행되는 것인 고감도 센서용 반도체 소자의 제조방법.According to claim 1,
The step of selectively growing the group III-V compound semiconductor nanowires is a method of manufacturing a semiconductor device for a highly sensitive sensor that is performed in a MOCVD chamber at 450 to 750 ° C. and 500 mbar or less.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100638869B1 (en) * 2005-06-21 2006-10-27 삼성전기주식회사 Method of fabricating nitride type compound layer, gan substrate and vertical structure nitride type semiconductor light emitting device
US20080149941A1 (en) * 2006-05-30 2008-06-26 Tingkai Li Compound Semiconductor-On-Silicon Wafer with a Silicon Nanowire Buffer Layer
KR101986040B1 (en) * 2018-01-25 2019-06-04 고려대학교 산학협력단 Method for manugacturing optical device using mask pattern and selective growth of nitride-based material
KR102104376B1 (en) * 2018-12-26 2020-04-27 (재)한국나노기술원 Method for manufacturing semiconductor device using dopant diffusion

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100638869B1 (en) * 2005-06-21 2006-10-27 삼성전기주식회사 Method of fabricating nitride type compound layer, gan substrate and vertical structure nitride type semiconductor light emitting device
US20080149941A1 (en) * 2006-05-30 2008-06-26 Tingkai Li Compound Semiconductor-On-Silicon Wafer with a Silicon Nanowire Buffer Layer
KR101986040B1 (en) * 2018-01-25 2019-06-04 고려대학교 산학협력단 Method for manugacturing optical device using mask pattern and selective growth of nitride-based material
KR102104376B1 (en) * 2018-12-26 2020-04-27 (재)한국나노기술원 Method for manufacturing semiconductor device using dopant diffusion

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Alcotte, R., Martin, M., Moeyaert, J, et al.. (2018). Thin Solid Films, 645, 119-123.
Chao-Wei Hsu., et al. Nanoscale Research Letters, 7:642. (2012)
Kenneth E. Lee and Eugene A. Fitzgerald. MRS Bulletin, 41(03), 210-217. (2016).

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