KR20230013558A - 메모리 컨트롤러, 이의 동작 방법 및 이를 포함하는 컴퓨팅 시스템 - Google Patents

메모리 컨트롤러, 이의 동작 방법 및 이를 포함하는 컴퓨팅 시스템 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 메모리 컨트롤러는, 호스트가 제공한 논리 어드레스와 상기 논리 어드레스에 맵핑된 물리 어드레스 사이의 맵핑 정보를 포함하는 맵 데이터를 저장하는 맵 데이터 저장부, 상기 호스트로부터 리드 요청 및 상기 리드 요청에 대응되는 타겟 논리 어드레스를 수신하고, 상기 맵 데이터를 기초로 상기 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스를 획득하고, 상기 제1 물리 어드레스에 저장된 데이터를 리드하도록 메모리 장치를 제어하는 리드 동작 제어부 및 상기 제1 물리 어드레스에 저장된 데이터의 에러를 정정하는 에러 정정부를 포함하고, 상기 리드 동작 제어부는, 상기 제1 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러이면, 상기 제1 물리 어드레스가 맵핑되기 전에 상기 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스를 획득하고, 상기 제2 물리 어드레스에 저장된 데이터를 리드하도록 상기 메모리 장치를 제어하고, 상기 제2 물리 어드레스에 저장된 데이터 및 상기 정정 불가능 에러의 발생을 나타내는 정보를 상기 호스트로 제공한다.

Description

메모리 컨트롤러, 이의 동작 방법 및 이를 포함하는 컴퓨팅 시스템{MEMORY CONTROLLER, OPERATING METHOD THEREOF, AND COMPUTING SYSTEM INCLUDING THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러, 이의 동작 방법 및 이를 포함하는 컴퓨팅 시스템에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 리드 동작의 성능이 향상된 메모리 컨트롤러, 이의 동작 방법 및 이를 포함하는 컴퓨팅 시스템을 제공한다.
본 발명의 실시 예에 따른 메모리 장치의 리드 동작을 제어하는 메모리 컨트롤러는, 호스트가 제공한 논리 어드레스와 상기 논리 어드레스에 맵핑된 물리 어드레스 사이의 맵핑 정보를 포함하는 맵 데이터를 저장하는 맵 데이터 저장부, 상기 호스트로부터 리드 요청 및 상기 리드 요청에 대응되는 타겟 논리 어드레스를 수신하고, 상기 맵 데이터를 기초로 상기 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스를 획득하고, 상기 제1 물리 어드레스에 저장된 데이터를 리드하도록 상기 메모리 장치를 제어하는 리드 동작 제어부 및 상기 제1 물리 어드레스에 저장된 데이터의 에러를 정정하는 에러 정정부를 포함하고, 상기 리드 동작 제어부는, 상기 제1 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러이면, 상기 제1 물리 어드레스가 맵핑되기 전에 상기 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스를 획득하고, 상기 제2 물리 어드레스에 저장된 데이터를 리드하도록 상기 메모리 장치를 제어하고, 상기 제2 물리 어드레스에 저장된 데이터 및 상기 정정 불가능 에러의 발생을 나타내는 정보를 상기 호스트로 제공한다.
본 발명의 실시 예에 따른 컴퓨팅 시스템은, 리드 요청 및 상기 리드 요청에 대응되는 타겟 논리 어드레스를 제공하는 호스트 및 상기 리드 요청 및 상기 타겟 논리 어드레스를 수신하고, 상기 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스를 획득하고, 상기 제1 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러이면, 상기 제1 물리 어드레스가 맵핑되기 전에 상기 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스를 획득하고, 상기 제2 물리 어드레스에 저장된 데이터 및 상기 정정 불가능한 에러의 발생을 나타내는 정보를 상기 호스트로 제공하는 스토리지 장치를 포함하고, 상기 호스트는, 상기 제2 물리 어드레스에 저장된 데이터를 기초로 상기 타겟 논리 어드레스에 대응되는 데이터를 복구한다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 호스트로부터 리드 요청 및 상기 리드 요청에 대응되는 타겟 논리 어드레스를 수신하는 단계, 상기 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스를 획득하는 단계, 메모리 장치로부터 상기 제1 물리 어드레스에 저장된 데이터를 수신하는 단계, 상기 제1 물리 어드레스에 저장된 데이터의 에러를 정정하는 단계, 상기 제1 물리 어드레스에 저장된 데이터로부터 정정 불가능한 에러를 검출하는 단계, 상기 제1 물리 어드레스가 맵핑되기 전에 상기 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스를 획득하는 단계, 상기 메모리 장치로부터 상기 제2 물리 어드레스에 저장된 데이터를 수신하는 단계 및 상기 제2 물리 어드레스에 저장된 데이터 및 상기 정정 불가능한 에러의 발생을 나타내는 정보를 상기 호스트로 제공하는 단계를 포함한다.
본 기술에 따르면, 리드 동작의 성능이 향상된 메모리 컨트롤러, 이의 동작 방법 및 이를 포함하는 컴퓨팅 시스템이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3는 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 맵 데이터를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 이전 맵 데이터를 설명하기 위한 도면이다.
도 6a 및 6b는 본 발명의 일 실시 예에 따른 제2 물리 어드레스를 획득하는 동작을 설명하기 위한 도면이다.
도 7a 및 7b는 본 발명의 일 실시 예에 따른 호스트의 복구 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 리드 동작을 설명하기 위한 흐름도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 10은 본 발명의 일 실시 예에 따른 에러 정정 동작 실패 시 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 14는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(10)을 설명하기 위한 도면이다.
도 1을 참조하면, 컴퓨팅 시스템(10)은 스토리지 장치(50) 및 호스트(300)를 포함할 수 있다.
스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
한편, 도 1에서는 메모리 장치(100)가 하나인 것으로 도시되어 있으나, 실시 예에 따라 스토리지 장치(50)는 복수의 메모리 장치들을 포함할 수 있다. 복수의 메모리 장치들과 메모리 컨트롤러(200)의 연결 관계는 도 2를 참조하여 설명하도록 한다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 채널을 통해 메모리 장치(100)와 연결될 수 있다. 예를 들어, 메모리 컨트롤러(200)는 채널을 통해 메모리 장치(100)로 커맨드 및 어드레스를 제공함으로써, 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 맵 데이터 저장부(210), 리드 동작 제어부(220) 및 에러 정정부(230)를 포함할 수 있다.
맵 데이터 저장부(210)는 맵 데이터를 저장할 수 있다. 맵 데이터는 호스트(300)가 제공한 논리 어드레스와 논리 어드레스에 맵핑된 물리 어드레스 사이의 맵핑 정보를 포함할 수 있다.
또한, 일 실시 예에서, 맵 데이터 저장부(210)는 시스템 데이터를 저장할 수 있다. 시스템 데이터는 스토리지 장치(50)에서 수행되는 동작을 처리하기 위해 이용되는 정보들을 포함할 수 있다. 시스템 데이터는 맵 데이터, 맵 데이터가 저장된 어드레스와 관련된 정보, 레벨 0 맵 데이터(level 0 map data), 메모리 장치(100)의 신뢰성 및 수명을 관리하기 위한 리드/프로그램/소거 카운트 데이터 등을 포함할 수 있다. 일 실시 예에서, 레벨 0 맵 데이터는 스토리지 장치(50)에서 이용되는 복수의 맵핑 정보들 중 최상위 계층의 데이터들에 대한 맵핑 정보를 포함할 수 있다. 이때, 최상위 계층의 데이터들은 스토리지 장치(50)를 운영하는데 필요한 필수 데이터들일 수 있다.
리드 동작 제어부(220)는 메모리 장치(100)의 리드 동작을 제어할 수 있다.
예를 들어, 리드 동작 제어부(220)는 호스트(300)로부터 리드 요청 및 리드 요청에 대응되는 타겟 논리 어드레스를 수신할 수 있다.
또한, 리드 동작 제어부(220)는 맵 데이터를 기초로 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스를 획득할 수 있다. 예를 들어, 리드 동작 제어부(220)는 맵 데이터를 이용하여 타겟 논리 어드레스를 제1 물리 어드레스로 변환할 수 있다.
또한, 리드 동작 제어부(220)는 제1 물리 어드레스에 저장된 데이터를 리드하도록 지시하는 리드 커맨드를 생성할 수 있다. 리드 동작 제어부(220)는 제1 물리 어드레스 및 리드 커맨드를 메모리 장치(100)로 제공할 수 있다. 메모리 장치(100)는 리드 커맨드에 응답하여 제1 물리 어드레스에 저장된 데이터를 리드할 수 있다. 메모리 장치(100)는 제1 물리 어드레스에 저장된 데이터를 메모리 컨트롤러(200)로 제공할 수 있다.
에러 정정부(230)는 메모리 장치(100)로부터 리드된 데이터의 에러를 정정할 수 있다.
예를 들어, 온도(temperature) 또는 리텐션(retention)에 의한 열화로 메모리 장치(100)에 저장된 데이터가 변경되어 리드되거나, 리드 디스터번스(Read Disturbance)에 의해 변경된 데이터가 리드될 수 있다. 이 경우, 에러 정정부(230)는 에러가 발생한 데이터의 에러를 정정할 수 있다.
일 실시 예에서, 에러 정정부(230)는 제1 물리 어드레스에 저장된 데이터의 에러를 정정할 수 있다.
그러나, 에러 정정부(230)의 동작에 의하더라도 정정이 불가능한 에러가 발생될 수 있다. 정정 불가능한 에러가 발생한 경우, 메모리 컨트롤러(200)는 정정 불가능한 에러가 발생된 데이터 및 정정 불가능한 에러의 발생을 나타내는 정보를 호스트(300)로 제공할 수 있다. 이때, 정정 불가능한 에러가 발생된 데이터가 호스트(300) 내 파일 시스템(file system)과 관련된 정보 또는 호스트(300)의 동작과 관련된 중요한 정보 등을 포함하는 경우, 컴퓨팅 시스템(10)은 정상적으로 동작이 불가능할 수 있다.
따라서, 본 발명의 실시 예에 따르면, 현재 리드된 데이터에 정정 불가능한 에러가 존재하면 타겟 논리 어드레스에 대응되는 올드 데이터를 호스트(300)로 제공함으로써, 정정 불가능한 에러가 발생하더라도 컴퓨팅 시스템(10)이 정상적으로 동작하도록 제어할 수 있다. 이때, 올드 데이터는 리드된 데이터와 동일한 정보를 포함하지만, 리드된 데이터가 메모리 장치(100)에 저장되기 전에 리드된 데이터와 다른 위치에 기 저장되었던 데이터를 의미할 수 있다. 예를 들어, 리드 리클레임, 가비지 컬렉션 등과 같은 동작들이 수행되면, 데이터가 저장되는 위치가 달라질 수 있다. 이 경우, 올드 데이터는 리드 리클레임, 가비지 컬렉션 등과 같은 동작들에 따라 특정 데이터가 새로운 위치에 저장되기 전에, 메모리 장치(100)에 기 저장되어 있던 해당 데이터일 수 있다.
일 실시 예에서, 리드 동작 제어부(220)는 제1 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러이면, 하나 이상의 이전 맵 데이터들을 기초로 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스를 획득할 수 있다. 이때, 하나 이상의 이전 맵 데이터들은 맵 데이터가 생성되기 전에 메모리 장치(100)에 저장된 맵 데이터들일 수 있다. 다시 말하면, 하나 이상의 이전 맵 데이터들은 현재 이용중인 맵 데이터로 업데이트되기 전의 맵 데이터들일 수 있다.
제2 물리 어드레스는 제1 물리 어드레스가 맵핑되기 전에 타겟 논리 어드레스에 맵핑된 물리 어드레스일 수 있다. 즉, 제1 물리 어드레스 및 제2 물리 어드레스는 서로 다른 물리 어드레스이지만, 동일한 논리 어드레스에 맵핑된 물리 어드레스일 수 있다.
예를 들어, 리드 동작 제어부(220)는 제1 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러이면, 하나 이상의 이전 시스템 데이터들을 리드하도록 메모리 장치(100)를 제어할 수 있다. 이때, 하나 이상의 이전 시스템 데이터들은 시스템 데이터가 생성되기 전에 메모리 장치(100)에 저장된 이전 시스템 데이터들일 수 있다. 다시 말하면, 하나 이상의 이전 시스템 데이터들은 현재 이용중인 시스템 데이터로 업데이트되기 전의 시스템 데이터들일 수 있다. 또한, 하나 이상의 이전 시스템 데이터들은 하나 이상의 이전 맵 데이터들을 포함할 수 있다.
메모리 장치(100)는 하나 이상의 이전 시스템 데이터들을 메모리 컨트롤러(200)로 제공할 수 있다. 맵 데이터 저장부(210)는 저장하고 있던 시스템 데이터를 제거하고, 메모리 장치(100)로부터 제공받은 하나 이상의 이전 시스템 데이터들을 저장할 수 있다.
일 실시 예에서, 리드 동작 제어부(220)는 하나 이상의 이전 시스템 데이터들 중 어느 하나의 이전 시스템 데이터로부터 하나 이상의 이전 맵 데이터들 중 어느 하나의 이전 맵 데이터를 검출할 수 있다. 또한, 리드 동작 제어부(220)는 어느 하나의 이전 맵 데이터로부터 타겟 논리 어드레스에 맵핑된 물리 어드레스를 획득할 수 있다.
일 실시 예에서, 리드 동작 제어부(220)는 제1 물리 어드레스 및 어느 하나의 이전 맵 데이터로부터 획득된 물리 어드레스를 비교할 수 있다. 리드 동작 제어부(220)는 제1 물리 어드레스 및 어느 하나의 이전 맵 데이터로부터 획득된 물리 어드레스가 동일한지 여부에 따라 타겟 논리 어드레스에 맵핑된 물리 어드레스를 다시 획득하거나 어느 하나의 이전 맵 데이터로부터 획득된 물리 어드레스를 제2 물리 어드레스로 결정할 수 있다.
일 실시 예에서, 리드 동작 제어부(220)는 제1 물리 어드레스 및 어느 하나의 이전 맵 데이터로부터 획득된 물리 어드레스가 동일하면, 타겟 논리 어드레스에 맵핑된 물리 어드레스를 다시 획득할 수 있다. 예를 들어, 리드 동작 제어부(220)는 하나 이상의 이전 시스템 데이터들 중 어느 하나의 이전 시스템 데이터와 다른 이전 시스템 데이터로부터 하나 이상의 이전 맵 데이터들 중 어느 하나의 이전 맵 데이터와 다른 이전 맵 데이터를 검출할 수 있다. 이때, 다른 이전 시스템 데이터는 어느 하나의 이전 시스템 데이터로 업데이트되기 전의 시스템 데이터일 수 있다. 다른 이전 맵 데이터는 어느 하나의 이전 맵 데이터로 업데이트되기 전의 맵 데이터일 수 있다. 또한, 리드 동작 제어부(220)는 다른 이전 맵 데이터로부터 타겟 논리 어드레스에 맵핑된 물리 어드레스를 획득할 수 있다. 리드 동작 제어부(220)는 타겟 논리 어드레스에 맵핑된 물리 어드레스를 획득하는 동작을 통해 제2 물리 어드레스를 획득할 때까지, 다른 이전 맵 데이터를 검출하는 동작 및 타겟 논리 어드레스에 맵핑된 물리 어드레스를 획득하는 동작을 반복 수행할 수 있다.
일 실시 예에서, 리드 동작 제어부(220)는 제1 물리 어드레스 및 어느 하나의 이전 맵 데이터로부터 획득된 물리 어드레스가 서로 다르면, 어느 하나의 이전 맵 데이터로부터 획득된 물리 어드레스를 제2 물리 어드레스로 결정할 수 있다. 리드 동작 제어부(220)는 제2 물리 어드레스에 저장된 데이터를 리드하도록 메모리 장치(100)를 제어할 수 있다. 메모리 장치(100)는 제2 물리 어드레스에 저장된 데이터를 리드하여 메모리 컨트롤러(200)로 제공할 수 있다.
일 실시 예에서, 에러 정정부(230)는 제2 물리 어드레스에 저장된 데이터의 에러를 정정할 수 있다. 이때, 제2 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러이면, 리드 동작 제어부(220)는 제1 물리 어드레스에 저장된 데이터 및 정정 불가능 에러의 발생을 나타내는 정보를 호스트(300)로 제공할 수 있다. 즉, 제2 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러이면, 호스트(300)가 제2 물리 어드레스에 저장된 데이터를 이용하여 데이터 복구를 수행할 수 없기 때문에, 리드 동작 제어부(220)는 호스트(300)로 제1 물리 어드레스에 저장된 데이터를 그대로 제공할 수 있다. 이와 달리, 제2 물리 어드레스에 저장된 데이터의 에러 정정 동작이 성공하면, 리드 동작 제어부(220)는 제2 물리 어드레스에 저장된 데이터 및 정정 불가능 에러의 발생을 나타내는 정보를 호스트(300)로 제공할 수 있다.
또한, 제2 물리 어드레스에 저장된 데이터가 소거 데이터이면, 리드 동작 제어부(220)는 제1 물리 어드레스에 저장된 데이터 및 정정 불가능 에러의 발생을 나타내는 정보를 호스트(300)로 제공할 수 있다. 즉, 제2 물리 어드레스에 저장된 데이터가 소거 데이터이면, 스토리지 장치(50)에 제1 물리 어드레스에 저장된 데이터를 대체하여 제공할 데이터가 없기 때문에, 리드 동작 제어부(220)는 호스트(300)로 제1 물리 어드레스에 저장된 데이터를 그대로 제공할 수 있다.
한편, 맵 데이터 저장부(210)는 제2 물리 어드레스에 저장된 데이터를 리드한 뒤, 저장하고 있던 하나 이상의 이전 시스템 데이터들을 제거하고, 메모리 장치(100)로부터 시스템 데이터를 수신하여 저장할 수 있다.
일 실시 예에서, 에러 정정부(230)는 어느 하나의 이전 시스템 데이터 및 어느 하나의 이전 맵 데이터의 에러를 정정할 수 있다. 리드 동작 제어부(220)는 어느 하나의 이전 시스템 데이터 및 어느 하나의 이전 맵 데이터 중 적어도 하나의 에러가 정정 불가능한 에러이면, 제1 물리 어드레스를 갖는 페이지에 저장된 데이터 및 정정 불가능 에러의 발생을 나타내는 정보를 호스트(300)로 제공할 수 있다. 즉, 어느 하나의 이전 시스템 데이터 또는 어느 하나의 이전 맵 데이터의 에러가 정정 불가능한 에러이면, 제2 물리 어드레스를 획득할 수 없기 때문에, 리드 동작 제어부(220)는 호스트(300)로 제1 물리 어드레스에 저장된 데이터를 그대로 제공할 수 있다.
또한, 리드 동작 제어부(220)는 어느 하나의 이전 시스템 데이터 및 어느 하나의 이전 맵 데이터 중 적어도 하나가 소거 데이터이면, 제1 물리 어드레스를 갖는 페이지에 저장된 데이터 및 정정 불가능 에러의 발생을 나타내는 정보를 호스트(300)로 제공할 수 있다. 즉, 어느 하나의 이전 시스템 데이터 또는 어느 하나의 이전 맵 데이터가 소거 데이터이면, 제2 물리 어드레스를 획득할 수 없기 때문에, 리드 동작 제어부(220)는 호스트(300)로 제1 물리 어드레스에 저장된 데이터를 그대로 제공할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
일 실시 예에서, 호스트(300)는 복구 관리부(310)를 포함할 수 있다.
복구 관리부(310)는 메모리 컨트롤러(200)로부터 정정 불가능 에러의 발생을 나타내는 정보를 수신하면, 타겟 논리 어드레스에 대응되는 데이터를 복구할 수 있다. 이때, 데이터를 복구하는 동작은 해당 데이터를 에러가 없는 온전한 데이터로 다시 생성하는 동작일 수 있다. 예를 들어, 복구 관리부(310)는 메모리 컨트롤러(200)로부터 수신한 제2 물리 어드레스에 저장된 데이터를 기초로 타겟 논리 어드레스에 대응되는 데이터를 복구할 수 있다.
일 실시 예에서, 제2 물리 어드레스에 저장된 데이터는 헤더 정보, 마스터 부트 레코드(Master Boot Record) 정보 등을 포함할 수 있다. 이때, 헤더 정보는 해당 데이터의 내용과 특징 등을 나타내는 정보들을 포함할 수 있다. 예를 들어, 헤더 정보는 해당 데이터의 타입(type), 시간 데이터, 주소 데이터 등을 포함할 수 있다. 마스터 부트 레코드 정보는 파티션된 메모리 장치(100)의 첫 섹터를 포함할 수 있다. 예를 들어, 마스터 부트 레코드 정보는 파일 시스템을 포함한 해당 메모리 장치(100)의 파티션이 어떻게 조직화되어 있는지에 대한 정보, 설치된 운영체제를 불러들이는 실행 코드인 부트 로더(boot loader) 등을 포함할 수 있다.
일 실시 예에서, 복구 관리부(310)는 제2 물리 어드레스에 저장된 데이터로부터 헤더 정보 및 마스터 부트 레코드 정보 중 적어도 하나를 검출할 수 있다. 복구 관리부(310)는 검출된 헤더 정보 및 마스터 부트 레코드 정보 중 적어도 하나를 이용하여 타겟 논리 어드레스에 대응되는 데이터를 복구할 수 있다.
호스트(300)는 복구된 데이터를 이용하여 타겟 논리 어드레스에 대응되는 데이터를 통해 수행하려던 동작을 정상적으로 수행할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 복수의 메모리 블록들(BLK1~BLKi)은 행 라인들(RL)을 통해 어드레스 디코더(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKi)은 열 라인들(CL)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에서, 행 라인들(RL)은 워드라인들, 소스 선택 라인들, 드레인 선택 라인들을 포함할 수 있다. 실시 예에서, 열 라인들(CL)은 비트라인들을 포함할 수 있다.
복수의 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함한다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들을 포함할 수 있다. 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
복수의 메모리 블록들(BLK1~BLKi)중 일부는 도 1을 참조하여 설명된 맵 데이터를 저장하는 맵 데이터 블록일 수 있다. 나머지 일부는 호스트(300)가 요청한 데이터를 저장하는 노멀 블록일 수 있다.
실시 예에서, 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)는 주변 회로(peripheral circuit)로 통칭될 수 있다. 주변 회로는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 주변 회로는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
전압 생성부(120)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(120)는 제어 로직(150)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(120)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들을 생성할 수 있다. 전압 생성부(120)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(120)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(120)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 생성할 것이다.
생성된 복수의 동작 전압들은 어드레스 디코더(130)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
어드레스 디코더(130)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKi) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 실시 예에서, 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스에 따라 입출력 회로(140)와 메모리 셀 어레이(110)를 연결할 수 있다.
본 발명의 실시 예에 따르면, 리드 동작 시에, 어드레스 디코더(130)는 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 리드 전압보다 높은 레벨의 리드 패스 전압을 인가할 수 있다.
예시적으로, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
입출력 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 비트 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 동작 시, 복수의 페이지 버퍼들에 저장된 데이터에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다.
리드 동작 시, 선택된 메모리 셀들에 저장된 데이터가 비트라인들을 통해서 센싱되고, 센싱된 데이터는 페이지 버퍼들에 저장될 수 있다.
제어 로직(150)은 어드레스 디코더(130), 전압 생성부(120) 및 입출력 회로(140)를 제어할 수 있다. 제어 로직(150)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(150)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로들을 제어할 수 있다.
도 3는 도 2의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다.
메모리 블록(BLKi)은 도 2의 메모리 블록들(BLK1~BLKi)중 어느 하나의 메모리 블록(BLKi)을 나타낸 것이다.
도 3을 참조하면, 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 맵 데이터를 설명하기 위한 도면이다.
도 4를 참조하면, 맵 데이터 저장부(210)는 맵 데이터(211)를 저장할 수 있다. 또한, 맵 데이터 저장부(210)는 시스템 데이터를 저장할 수 있고, 시스템 데이터는 맵 데이터(211)를 포함할 수 있다.
맵 데이터(211)는 복수의 논리 어드레스들(LADD1)과 복수의 물리 어드레스들(PADD1) 사이의 맵핑 정보를 포함할 수 있다.
예를 들어, 논리 어드레스1(LADD1)은 물리 어드레스1(PADD1)과 맵핑된 관계를 가질 수 있다. 또한, 논리 어드레스2(LADD2)는 물리 어드레스2(PADD2)와 맵핑된 관계를 가질 수 있다. 또한, 논리 어드레스n(LADDn)은 물리 어드레스n(PADDn)과 맵핑된 관계를 가질 수 있다.
리드 동작 제어부(220)는 맵 데이터 저장부(210)에 저장된 맵 데이터(211)를 이용하여 호스트(300)로부터 수신된 타겟 논리 어드레스를 대응되는 물리 어드레스로 변환할 수 있다. 예를 들어, 호스트(300)로부터 리드 요청에 대응되는 논리 어드레스1(LADD1)을 수신하면, 리드 동작 제어부(220)는 맵 데이터(211)를 이용하여 논리 어드레스1(LADD1)에 맵핑된 물리 어드레스1(PADD1)을 획득할 수 있다. 또한, 호스트(300)로부터 리드 요청에 대응되는 논리 어드레스2(LADD2)를 수신하면, 리드 동작 제어부(220)는 맵 데이터(211)를 이용하여 논리 어드레스2(LADD2)에 맵핑된 물리 어드레스2(PADD2)를 획득할 수 있다. 또한, 호스트(300)로부터 리드 요청에 대응되는 논리 어드레스n(LADDn)을 수신하면, 리드 동작 제어부(220)는 맵 데이터(211)를 이용하여 논리 어드레스n(LADDn)에 맵핑된 물리 어드레스n(PADDn)을 획득할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 이전 맵 데이터를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 장치(100)는 맵 데이터(211) 및 복수의 이전 맵 데이터들(101-1~101-n)을 저장할 수 있다.
복수의 이전 맵 데이터들(101-1~101-n)은 맵 데이터(211)가 생성되기 전에 메모리 장치(100)에 저장된 맵 데이터들일 수 있다. 즉, 복수의 이전 맵 데이터들(101-1~101-n)은 맵 데이터(211)로 업데이트되기 전의 맵 데이터들일 수 있다. 예를 들어, 호스트(300)의 쓰기 요청에 따른 쓰기 동작, 리드 리클레임, 가비지 컬렉션 등과 같은 동작들을 수행하는 경우, 논리 어드레스와 물리 어드레스 사이의 맵핑 관계가 변경될 수 있다. 따라서, 복수의 이전 맵 데이터들(101-1~101-n)은 논리 어드레스와 물리 어드레스 사이의 맵핑 관계가 변경될 때마다 업데이트되어 생성된 것일 수 있다. 예를 들어, 복수의 이전 맵 데이터들(101-1~101-n) 중 번호가 낮을수록 가장 최근에 업데이트된 맵 데이터일 수 있다.
일 실시 예에서, 제n 이전 맵 데이터(101-n)는 복수의 이전 맵 데이터들(101-1~101-n) 중 가장 오래된 맵 데이터일 수 있다. 제n 이전 맵 데이터(101-n)는 논리 어드레스2(LADD2)에 대한 맵핑 정보를 포함하지 않을 수 있다.
이후, 메모리 컨트롤러(200)는 쓰기 요청에 대응되는 논리 어드레스2(LADD2)를 수신하고, 논리 어드레스2(LADD2)와 물리 어드레스5(LADD5)를 맵핑할 수 있다. 이 경우, 메모리 장치(100)는 쓰기 커맨드에 따라 물리 어드레스5(LADD5)에 쓰기 데이터를 저장할 수 있다. 또한, 메모리 컨트롤러(200)는 변경된 맵핑 관계를 반영하도록 제n 이전 맵 데이터(101-n)를 업데이트할 수 있다. 업데이트에 따라 생성된 제2 이전 맵 데이터(101-2)는 논리 어드레스2(LADD2)와 물리 어드레스5(LADD5)의 맵핑 정보를 포함할 수 있다.
이후, 메모리 컨트롤러(200)는 가비지 컬렉션 동작을 수행할 수 있다. 이에 따라, 논리 어드레스2(LADD2)에 맵핑된 물리 어드레스는 물리 어드레스5(LADD5)에서 물리 어드레스2(LADD2)로 변경될 수 있다. 메모리 컨트롤러(200)는 변경된 맵핑 관계를 반영하도록 제2 이전 맵 데이터(101-2)를 업데이트할 수 있다. 업데이트에 따라 생성된 제1 이전 맵 데이터(101-1)는 논리 어드레스2(LADD2)와 물리 어드레스2(LADD2)의 맵핑 정보를 포함할 수 있다.
이후, 메모리 컨트롤러(200)는 리드 리클레임 동작을 수행할 수 있다. 이에 따라, 논리 어드레스n(LADDn)에 맵핑된 물리 어드레스는 물리 어드레스k(LADDk)에서 물리 어드레스n(LADDn)으로 변경될 수 있다. 메모리 컨트롤러(200)는 변경된 맵핑 관계를 반영하도록 제1 이전 맵 데이터(101-1)를 업데이트할 수 있다. 업데이트에 따라 생성된 맵 데이터(211)는 논리 어드레스n(LADDn)과 물리 어드레스n(LADDn)의 맵핑 정보를 포함할 수 있다.
또한, 메모리 장치(100)는 시스템 데이터 및 복수의 이전 시스템 데이터들을 포함할 수 있다. 복수의 이전 시스템 데이터들은 현재 이용중인 시스템 데이터가 생성되기 전에 메모리 장치(100)에 저장된 시스템 데이터들일 수 있다. 즉, 복수의 이전 시스템 데이터들은 현재 이용중인 시스템 데이터로 업데이트되기 전의 시스템 데이터들일 수 있다. 예를 들어, 호스트(300)의 쓰기 요청에 따른 쓰기 동작, 리드 리클레임, 가비지 컬렉션 등과 같은 동작들을 수행하는 경우, 논리 어드레스와 물리 어드레스 사이의 맵핑 관계가 변경될 수 있다. 따라서, 복수의 이전 시스템 데이터들은 논리 어드레스와 물리 어드레스 사이의 맵핑 관계가 변경될 때마다 업데이트되어 생성된 것일 수 있다. 복수의 이전 시스템 데이터들은 복수의 이전 맵 데이터들(101-1~101-n)을 포함할 수 있다.
도 6a 및 6b는 본 발명의 일 실시 예에 따른 제2 물리 어드레스를 획득하는 동작을 설명하기 위한 도면이다.
도 6a를 참조하면, 리드 동작 제어부(220)는 리드 요청에 대응되는 논리 어드레스2(LADD2)를 수신하고, 맵 데이터(211)를 기초로 논리 어드레스2(LADD2)에 맵핑된 물리 어드레스2(PADD2)에 대한 리드 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
물리 어드레스2(PADD2)에 저장된 데이터의 에러가 정정 불가능한 에러이면, 맵 데이터 저장부(210)는 맵 데이터(211)를 제거하고, 메모리 장치(100)로부터 제1 이전 맵 데이터(101-1)를 수신하여 저장할 수 있다. 리드 동작 제어부(220)는 제1 이전 맵 데이터(101-1)를 기초로 논리 어드레스2(LADD2)에 맵핑된 물리 어드레스2(PADD2)를 획득할 수 있다. 맵 데이터(211)로부터 획득된 물리 어드레스(A)와 제1 이전 맵 데이터(101-1)로부터 획득된 물리 어드레스(B)가 동일하므로, 리드 동작 제어부(220)는 제1 이전 맵 데이터(101-1)와 다른 이전 맵 데이터를 이용하여 물리 어드레스를 다시 획득할 수 있다.
도 6b를 참조하면, 맵 데이터 저장부(210)는 제1 이전 맵 데이터(101-1)를 제거하고, 메모리 장치(100)로부터 제2 이전 맵 데이터(101-2)를 수신하여 저장할 수 있다. 리드 동작 제어부(220)는 제2 이전 맵 데이터(101-2)를 기초로 논리 어드레스2(LADD2)에 맵핑된 물리 어드레스5(PADD5)를 획득할 수 있다. 맵 데이터(211)로부터 획득된 물리 어드레스(A)와 제2 이전 맵 데이터(101-2)로부터 획득된 물리 어드레스(C)가 서로 다르므로, 리드 동작 제어부(220)는 물리 어드레스5(PADD5)에 대한 리드 커맨드를 생성하여 메모리 장치(100)로 제공할 수 있다. 메모리 장치(100)는 리드 커맨드에 따라 물리 어드레스5(PADD5)에 저장된 데이터를 리드하여 리드 동작 제어부(220)로 제공할 수 있다.
도 7a 및 7b는 본 발명의 일 실시 예에 따른 호스트의 복구 동작을 설명하기 위한 도면이다.
일 실시 예에서, 도 7a 및 7b에 도시된 도면은 호스트(300)의 논리 어드레스에 대응되는 데이터들을 나타낼 수 있다.
도 7a를 참조하면, 논리 어드레스X(LADD X)로부터 논리 어드레스Y(LADD Y)까지의 제1 데이터(DATA1)는 호스트(300)에 의해 업데이트된 데이터일 수 있다. 예를 들어, 제1 데이터(DATA1)는 호스트(300)의 요청에 따라 스토리지 장치(50)에서 변경되어 저장된 데이터일 수 있다. 논리 어드레스Y(LADD Y)로부터 논리 어드레스Z(LADD Z)까지의 제2 데이터(DATA2)는 호스트(300)에 의해 업데이트되지 않은 데이터일 수 있다. 예를 들어, 제2 데이터(DATA2)는 호스트(300)의 요청과 무관하게 스토리지 장치(50)의 내부 동작에 따라 저장된 데이터일 수 있다.
일 실시 예에서, 호스트(300)는 타겟 논리 어드레스에 대응되는 데이터를 요청하기 위한 리드 요청을 스토리지 장치(50)로 제공할 수 있다. 이때, 타겟 논리 어드레스에 대응되는 데이터는 제2 데이터(DATA2)일 수 있다. 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스에 저장된 데이터에서 정정 불가능한 에러가 발생한 경우, 호스트(300)는 스토리지 장치(50)로부터 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스에 저장된 데이터 및 정정 불가능한 에러의 발생을 나타내는 정보를 수신할 수 있다. 호스트(300)는 제2 물리 어드레스에 저장된 데이터를 이용하여 타겟 논리 어드레스에 대응되는 데이터를 통해 수행하려던 동작을 정상적으로 수행할 수 있다. 즉, 제2 데이터(DATA2)는 호스트(300)에 의해 변경되지 않은 데이터이기 때문에, 호스트(300)는 올드 데이터를 그대로 이용하여 정상적인 동작을 수행할 수 있다.
도 7b를 참조하면, 일 실시 예에서, 호스트(300)는 타겟 논리 어드레스에 대응되는 데이터를 요청하기 위한 리드 요청을 스토리지 장치(50)로 제공할 수 있다. 이때, 타겟 논리 어드레스에 대응되는 데이터는 제1 데이터(DATA1)일 수 있다. 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스에 저장된 데이터에서 정정 불가능한 에러가 발생한 경우, 호스트(300)는 스토리지 장치(50)로부터 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스에 저장된 데이터 및 정정 불가능한 에러의 발생을 나타내는 정보를 수신할 수 있다.
일 실시 예에서, 호스트(300)는 스토리지 장치(50)로부터 수신한 제2 물리 어드레스에 저장된 데이터를 기초로 타겟 논리 어드레스에 대응되는 데이터를 복구할 수 있다. 이때, 제2 물리 어드레스에 저장된 데이터는 헤더 정보, 마스터 부트 레코드 정보 등을 포함할 수 있다. 일 실시 예에서, 호스트(300)는 제2 물리 어드레스에 저장된 데이터로부터 헤더 정보 및 마스터 부트 레코드 정보 중 적어도 하나를 검출할 수 있다. 호스트(300)는 검출된 헤더 정보 및 마스터 부트 레코드 정보 중 적어도 하나를 이용하여 타겟 논리 어드레스에 대응되는 데이터를 복구할 수 있다. 예를 들어, 호스트(300)는 헤더 정보에 포함된 데이터의 타입, 시간 데이터, 주소 데이터 등을 이용하여 타겟 논리 어드레스에 대응되는 데이터를 생성할 수 있다. 또한, 호스트(300)는 마스터 부트 레코드 정보에 포함된 파티션의 조직화 정보, 부트 로더 등을 이용하여 타겟 논리 어드레스에 대응되는 데이터를 생성할 수 있다. 이후, 호스트(300)는 복구된 데이터를 이용하여 정상적인 동작을 수행할 수 있다.
한편, 상술한 예에서는 호스트(300)가 헤더 정보 및 마스터 부트 레코드 정보를 이용하여 데이터를 복구하는 방식을 설명하였으나, 반드시 이에 한정되는 것은 아니고, 제2 물리 어드레스에 저장된 데이터에 포함된 다양한 정보들을 이용하여 데이터를 복구할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 리드 동작을 설명하기 위한 흐름도이다.
일 실시 예에서, 도 8은 리드된 데이터에 정정 불가능한 에러가 존재하는 경우, 컴퓨팅 시스템의 리드 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 호스트(300)는 리드 요청을 메모리 컨트롤러(200)로 제공할 수 있다(801).
이후, 메모리 컨트롤러(200)는 제1 물리 어드레스에 대한 리드 커맨드를 메모리 장치(100)로 제공할 수 있다(803). 예를 들어, 메모리 컨트롤러(200)는 맵 데이터를 기초로 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스를 획득할 수 있다. 또한, 메모리 컨트롤러(200)는 제1 물리 어드레스에 대한 리드 커맨드를 생성하고, 제1 물리 어드레스 및 리드 커맨드를 메모리 장치(100)로 제공할 수 있다.
이후, 메모리 장치(100)는 리드 커맨드에 따라 제1 물리 어드레스에 저장된 데이터를 리드할 수 있다(805).
이후, 메모리 장치(100)는 제1 물리 어드레스에 저장된 데이터를 메모리 컨트롤러(200)로 제공할 수 있다(807).
이후, 메모리 장치(100)는 제1 물리 어드레스로부터 정정 불가능한 에러를 검출할 수 있다(809).
이후, 메모리 장치(100)는 제2 물리 어드레스에 대한 리드 커맨드를 메모리 장치(100)로 제공할 수 있다(811). 예를 들어, 메모리 컨트롤러(200)는 이전 맵 데이터를 기초로 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스를 획득할 수 있다. 또한, 메모리 컨트롤러(200)는 제2 물리 어드레스에 대한 리드 커맨드를 생성하고, 제2 물리 어드레스 및 리드 커맨드를 메모리 장치(100)로 제공할 수 있다.
이후, 메모리 장치(100)는 리드 커맨드에 따라 제2 물리 어드레스에 저장된 데이터를 리드할 수 있다(813).
이후, 메모리 장치(100)는 제2 물리 어드레스에 저장된 데이터를 메모리 컨트롤러(200)로 제공할 수 있다(815).
이후, 메모리 컨트롤러(200)는 제2 물리 어드레스에 저장된 데이터 및 정정 불가능한 에러의 발생을 나타내는 정보를 호스트(300)로 제공할 수 있다(817).
이후, 호스트(300)는 제2 물리 어드레스에 저장된 데이터를 기초로 타겟 논리 어드레스에 대응되는 데이터를 복구할 수 있다(819).
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 9에 도시된 방법은 예를 들어, 도 1에 도시된 메모리 컨트롤러(200)에 의해 수행될 수 있다.
도 9를 참조하면, 단계 S901에서, 메모리 컨트롤러(200)는 호스트(300)로부터 리드 요청 및 리드 요청에 대응되는 타겟 논리 어드레스를 수신할 수 있다.
단계 S903에서, 메모리 컨트롤러(200)는 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스를 획득할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 맵 데이터를 기초로 제1 물리 어드레스를 획득할 수 있다.
단계 S905에서, 메모리 컨트롤러(200)는 메모리 장치(100)로부터 제1 물리 어드레스에 저장된 데이터를 수신할 수 있다.
단계 S907에서, 메모리 컨트롤러(200)는 제1 물리 어드레스에 저장된 데이터의 에러를 정정할 수 있다.
단계 S909에서, 메모리 컨트롤러(200)는 제1 물리 어드레스에 저장된 데이터로부터 정정 불가능한 에러가 발생하였는지 여부를 판단할 수 있다. 정정 불가능한 에러가 발생하지 않은 경우, 메모리 컨트롤러(200)는 단계 S911을 수행할 수 있다. 단계 S911에서, 메모리 컨트롤러(200)는 호스트(300)로 제1 물리 어드레스에 저장된 데이터를 제공할 수 있다.
이와 달리, 메모리 컨트롤러(200)는 제1 물리 어드레스에 저장된 데이터로부터 정정 불가능한 에러를 검출할 수 있다. 이 경우, 메모리 컨트롤러(200)는 단계 S913을 수행할 수 있다. 단계 S913에서, 메모리 컨트롤러(200)는 제1 물리 어드레스가 맵핑되기 전에 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스를 획득할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 맵 데이터가 생성되기 전에 메모리 장치(100)에 저장된 하나 이상의 이전 맵 데이터들을 기초로 제2 물리 어드레스를 획득할 수 있다.
단계 S915에서, 메모리 컨트롤러(200)는 메모리 장치(100)로부터 제2 물리 어드레스에 저장된 데이터를 수신할 수 있다.
단계 S917에서, 메모리 컨트롤러(200)는 제2 물리 어드레스에 저장된 데이터 및 정정 불가능한 에러의 발생을 나타내는 정보를 호스트(300)로 제공할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 에러 정정 동작 실패 시 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 10에 도시된 방법은 도 9에 도시된 단계 S913, S915 및 S917을 구체화한 것일 수 있다.
도 10에 도시된 방법은 예를 들어, 도 1에 도시된 메모리 컨트롤러(200)에 의해 수행될 수 있다.
도 10을 참조하면, 단계 S1001에서, 메모리 컨트롤러(200)는 메모리 장치(100)로부터 현재 이용중인 시스템 데이터로 업데이트되기 전의 이전 시스템 데이터를 수신할 수 있다.
단계 S1003에서, 메모리 컨트롤러(200)는 이전 시스템 데이터의 에러가 정정 불가능한 에러인지 여부를 판단할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 이전 시스템 데이터의 에러를 정정할 수 있다. 이때, 이전 시스템 데이터의 에러가 정정 불가능한 에러이면, 메모리 컨트롤러(200)는 단계 S1021을 수행할 수 있다. 또한, 실시 예에 따라 이전 시스템 데이터가 소거 데이터이면, 메모리 컨트롤러(200)는 단계 S1021을 수행할 수 있다. 이와 달리, 이전 시스템 데이터의 에러가 정정 불가능한 에러가 아니면, 메모리 컨트롤러(200)는 단계 S1005를 수행할 수 있다. 또한, 실시 예에 따라 이전 시스템 데이터가 소거 데이터가 아니면, 메모리 컨트롤러(200)는 단계 S1005를 수행할 수 있다.
단계 S1005에서, 메모리 컨트롤러(200)는 이전 시스템 데이터로부터 현재 이용중인 맵 데이터로 업데이트되기 전의 이전 맵 데이터를 검출할 수 있다.
단계 S1007에서, 메모리 컨트롤러(200)는 이전 맵 데이터의 에러가 정정 불가능한 에러인지 여부를 판단할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 이전 맵 데이터의 에러를 정정할 수 있다. 이때, 이전 맵 데이터의 에러가 정정 불가능한 에러이면, 메모리 컨트롤러(200)는 단계 S1021을 수행할 수 있다. 또한, 실시 예에 따라 이전 맵 데이터가 소거 데이터이면, 메모리 컨트롤러(200)는 단계 S1021을 수행할 수 있다. 이와 달리, 이전 맵 데이터의 에러가 정정 불가능한 에러가 아니면, 메모리 컨트롤러(200)는 단계 S1009를 수행할 수 있다. 또한, 실시 예에 따라 이전 맵 데이터가 소거 데이터가 아니면, 메모리 컨트롤러(200)는 단계 S1009를 수행할 수 있다.
단계 S1009에서, 메모리 컨트롤러(200)는 이전 맵 데이터로부터 타겟 논리 어드레스에 맵핑된 물리 어드레스를 획득할 수 있다.
단계 S1011에서, 메모리 컨트롤러(200)는 제1 물리 어드레스 및 이전 맵 데이터로부터 획득된 물리 어드레스가 동일한지 여부를 판단할 수 있다. 제1 물리 어드레스 및 이전 맵 데이터로부터 획득된 물리 어드레스가 동일하면, 메모리 컨트롤러(200)는 다시 단계 S1001을 수신할 수 있다. 이때, 메모리 컨트롤러(200)는 메모리 장치(100)로부터 이전 시스템 데이터와 다른 이전 시스템 데이터를 수신할 수 있다. 다른 이전 시스템 데이터는 이전 시스템 데이터로 업데이트되기 전의 시스템 데이터일 수 있다. 이와 달리, 제1 물리 어드레스 및 이전 맵 데이터로부터 획득된 물리 어드레스가 서로 다르면, 메모리 컨트롤러(200)는 단계 S1013을 수행할 수 있다. 즉, 메모리 컨트롤러(200)는 제2 물리 어드레스를 획득할 때까지, 단계 S1001 내지 단계 S1011를 반복 수행할 수 있다.
단계 S1013에서, 메모리 컨트롤러(200)는 이전 맵 데이터로부터 획득된 물리 어드레스를 제2 물리 어드레스로 결정할 수 있다.
단계 S1015에서, 메모리 컨트롤러(200)는 메모리 장치(100)로부터 제2 물리 어드레스에 저장된 데이터를 수신할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제2 물리 어드레스 및 제2 물리 어드레스에 대응되는 리드 커맨드를 메모리 장치로 제공하고, 리드 커맨드에 대한 응답으로 메모리 장치(100)로부터 제2 물리 어드레스에 저장된 데이터를 수신할 수 있다.
단계 S1017에서, 메모리 컨트롤러(200)는 제2 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러인지 여부를 판단할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 제2 물리 어드레스에 저장된 데이터의 에러를 정정할 수 있다. 이때, 제2 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러이면, 메모리 컨트롤러(200)는 단계 S1021을 수행할 수 있다. 또한, 실시 예에 따라 제2 물리 어드레스에 저장된 데이터가 소거 데이터이면, 메모리 컨트롤러(200)는 단계 S1021을 수행할 수 있다. 이와 달리, 제2 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러가 아니면, 메모리 컨트롤러(200)는 단계 S1019를 수행할 수 있다. 또한, 실시 예에 따라 제2 물리 어드레스에 저장된 데이터가 소거 데이터가 아니면, 메모리 컨트롤러(200)는 단계 S1019를 수행할 수 있다.
단계 S1019에서, 메모리 컨트롤러(200)는 제2 물리 어드레스에 저장된 데이터 및 정정 불가능한 에러의 발생을 나타내는 정보를 호스트(300)로 제공할 수 있다.
단계 S1021에서, 메모리 컨트롤러(200)는 제1 물리 어드레스에 저장된 데이터 및 정정 불가능한 에러의 발생을 나타내는 정보를 호스트(300)로 제공할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 11의 메모리 컨트롤러(1000)는 도 1의 메모리 컨트롤러(200)를 나타낼 수 있다.
도 1 및 도 11을 참조하면, 메모리 컨트롤러(1000)는 프로세서(1010), RAM(1020), 에러 정정 회로(1030), ROM(1040), 호스트 인터페이스(1050), 및 플래시 인터페이스(1060)를 포함할 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어할 수 있다. 일 실시 예에서, 도 1의 리드 동작 제어부(220)는 프로세서(1010)의 일 구성으로 구현될 수 있다.
RAM(1020)은 메모리 컨트롤러(1000)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 일 실시 예에서, 도 1의 맵 데이터 저장부(210)는 RAM(1020)의 일 구성으로 구현될 수 있다.
에러 정정 회로(1030)는 에러 정정을 수행할 수 있다. 에러 정정 회로(1030)는 플래시 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 플래시 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정 회로(1030)는 메모리 장치로부터 플래시 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정 회로(1030)는 플래시 인터페이스(1060)의 구성 요소로서 플래시 인터페이스(1060)에 포함될 수 있다. 일 실시 예에서, 도 1의 에러 정정부(230)는 에러 정정 회로(1030)의 일 구성으로 구현될 수 있다.
ROM(1040)은 메모리 컨트롤러(1000)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(1000)는 호스트 인터페이스(1050)를 통해 외부 장치(예를 들어, 호스트(300), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(1000)는 플래시 인터페이스(1060)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(1000)는 플래시 인터페이스(1060)를 통해 커맨드, 어드레스, 및 제어 신호 등을 메모리 장치(100)로 전송할 수 있고, 데이터를 수신할 수 있다. 예시적으로, 플래시 인터페이스(1060)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque-Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 13을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 14를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
10: 컴퓨팅 시스템
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 맵 데이터 저장부
220: 리드 동작 제어부
230: 에러 정정부
300: 호스트
310: 복구 관리부

Claims (20)

  1. 메모리 장치의 리드 동작을 제어하는 메모리 컨트롤러에 있어서,
    호스트가 제공한 논리 어드레스와 상기 논리 어드레스에 맵핑된 물리 어드레스 사이의 맵핑 정보를 포함하는 맵 데이터를 저장하는 맵 데이터 저장부;
    상기 호스트로부터 리드 요청 및 상기 리드 요청에 대응되는 타겟 논리 어드레스를 수신하고, 상기 맵 데이터를 기초로 상기 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스를 획득하고, 상기 제1 물리 어드레스에 저장된 데이터를 리드하도록 상기 메모리 장치를 제어하는 리드 동작 제어부; 및
    상기 제1 물리 어드레스에 저장된 데이터의 에러를 정정하는 에러 정정부;를 포함하고,
    상기 리드 동작 제어부는,
    상기 제1 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러이면, 상기 제1 물리 어드레스가 맵핑되기 전에 상기 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스를 획득하고, 상기 제2 물리 어드레스에 저장된 데이터를 리드하도록 상기 메모리 장치를 제어하고, 상기 제2 물리 어드레스에 저장된 데이터 및 상기 정정 불가능 에러의 발생을 나타내는 정보를 상기 호스트로 제공하는 메모리 컨트롤러.
  2. 제1 항에 있어서, 상기 맵 데이터 저장부는,
    상기 메모리 장치 및 상기 메모리 컨트롤러에서 수행되는 동작을 처리하기 위해 이용되는 정보들을 포함하는 시스템 데이터를 저장하고,
    상기 시스템 데이터는,
    상기 맵 데이터를 포함하는 메모리 컨트롤러.
  3. 제2 항에 있어서, 상기 맵 데이터 저장부는,
    상기 제1 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러이면, 상기 시스템 데이터를 제거하고, 상기 메모리 장치로부터 상기 시스템 데이터가 생성되기 전에 상기 메모리 장치에 저장된 하나 이상의 이전 시스템 데이터들을 수신하여 저장하고,
    상기 하나 이상의 이전 시스템 데이터들은,
    상기 맵 데이터가 생성되기 전에 상기 메모리 장치에 저장된 하나 이상의 이전 맵 데이터들을 포함하는 메모리 컨트롤러.
  4. 제3 항에 있어서, 상기 맵 데이터 저장부는,
    상기 제2 물리 어드레스에 저장된 데이터를 리드한 뒤, 상기 하나 이상의 이전 시스템 데이터들을 제거하고, 상기 메모리 장치로부터 상기 시스템 데이터를 수신하여 저장하는 메모리 컨트롤러.
  5. 제3 항에 있어서, 상기 리드 동작 제어부는,
    상기 하나 이상의 이전 시스템 데이터들 중 어느 하나의 이전 시스템 데이터로부터 상기 하나 이상의 이전 맵 데이터들 중 어느 하나의 이전 맵 데이터를 검출하고, 상기 어느 하나의 이전 맵 데이터로부터 상기 타겟 논리 어드레스에 맵핑된 물리 어드레스를 획득하는 메모리 컨트롤러.
  6. 제5 항에 있어서, 상기 리드 동작 제어부는,
    상기 제1 물리 어드레스 및 상기 어느 하나의 이전 맵 데이터로부터 획득된 물리 어드레스가 서로 다르면, 상기 어느 하나의 이전 맵 데이터로부터 획득된 물리 어드레스를 상기 제2 물리 어드레스로 결정하는 메모리 컨트롤러.
  7. 제5 항에 있어서, 상기 리드 동작 제어부는,
    상기 제1 물리 어드레스 및 상기 어느 하나의 이전 맵 데이터로부터 획득된 상기 물리 어드레스가 동일하면, 상기 하나 이상의 이전 시스템 데이터들 중 상기 어느 하나의 이전 시스템 데이터와 다른 이전 시스템 데이터로부터 상기 하나 이상의 이전 맵 데이터들 중 상기 어느 하나의 이전 맵 데이터와 다른 이전 맵 데이터를 검출하는 동작 및 상기 다른 이전 맵 데이터로부터 상기 타겟 논리 어드레스에 맵핑된 물리 어드레스를 획득하는 동작을 수행하는 메모리 컨트롤러.
  8. 제7 항에 있어서, 상기 다른 이전 시스템 데이터는,
    상기 어느 하나의 이전 시스템 데이터로 업데이트되기 전의 시스템 데이터인 메모리 컨트롤러.
  9. 제7 항에 있어서, 상기 다른 이전 맵 데이터는,
    상기 어느 하나의 이전 맵 데이터로 업데이트되기 전의 맵 데이터인 메모리 컨트롤러.
  10. 제7 항에 있어서, 상기 리드 동작 제어부는,
    상기 타겟 논리 어드레스에 맵핑된 물리 어드레스를 획득하는 동작을 통해 상기 제2 물리 어드레스를 획득할 때까지, 상기 다른 이전 맵 데이터를 검출하는 동작 및 상기 타겟 논리 어드레스에 맵핑된 물리 어드레스를 획득하는 동작을 반복 수행하는 메모리 컨트롤러.
  11. 제5 항에 있어서, 상기 에러 정정부는,
    상기 어느 하나의 이전 시스템 데이터, 상기 어느 하나의 이전 맵 데이터 및 상기 제2 물리 어드레스에 저장된 데이터의 에러를 정정하고,
    상기 리드 동작 제어부는,
    상기 어느 하나의 이전 시스템 데이터, 상기 어느 하나의 이전 맵 데이터 및 상기 제2 물리 어드레스에 저장된 데이터 중 적어도 하나의 에러가 정정 불가능한 에러이면, 상기 제1 물리 어드레스를 갖는 페이지에 저장된 데이터 및 상기 정정 불가능 에러의 발생을 나타내는 정보를 상기 호스트로 제공하는 메모리 컨트롤러.
  12. 제5 항에 있어서, 상기 리드 동작 제어부는,
    상기 어느 하나의 이전 시스템 데이터, 상기 어느 하나의 이전 맵 데이터 및 상기 제2 물리 어드레스에 저장된 데이터 중 적어도 하나가 소거 데이터이면, 상기 제1 물리 어드레스를 갖는 페이지에 저장된 데이터 및 상기 정정 불가능 에러의 발생을 나타내는 정보를 상기 호스트로 제공하는 메모리 컨트롤러.
  13. 리드 요청 및 상기 리드 요청에 대응되는 타겟 논리 어드레스를 제공하는 호스트; 및
    상기 리드 요청 및 상기 타겟 논리 어드레스를 수신하고, 상기 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스를 획득하고, 상기 제1 물리 어드레스에 저장된 데이터의 에러가 정정 불가능한 에러이면, 상기 제1 물리 어드레스가 맵핑되기 전에 상기 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스를 획득하고, 상기 제2 물리 어드레스에 저장된 데이터 및 상기 정정 불가능한 에러의 발생을 나타내는 정보를 상기 호스트로 제공하는 스토리지 장치;를 포함하고,
    상기 호스트는,
    상기 제2 물리 어드레스에 저장된 데이터를 기초로 상기 타겟 논리 어드레스에 대응되는 데이터를 복구하는 컴퓨팅 시스템.
  14. 제13 항에 있어서, 상기 제2 물리 어드레스에 저장된 데이터는,
    헤더 정보 및 마스터 부트 레코드(Master Boot Record) 정보를 포함하는 컴퓨팅 시스템.
  15. 제14 항에 있어서, 상기 호스트는,
    상기 제2 물리 어드레스에 저장된 데이터로부터 상기 헤더 정보 및 상기 마스터 부트 레코드 정보 중 적어도 하나를 검출하고, 상기 헤더 정보 및 상기 마스터 부트 레코드 정보 중 적어도 하나를 이용하여 상기 타겟 논리 어드레스에 대응되는 데이터를 복구하는 컴퓨팅 시스템.
  16. 제13 항에 있어서, 상기 스토리지 장치는,
    상기 호스트로부터 제공된 논리 어드레스 및 상기 논리 어드레스에 맵핑된 물리 어드레스 사이의 맵핑 정보를 포함하는 맵 데이터를 기초로 상기 제1 물리 어드레스를 획득하는 컴퓨팅 시스템.
  17. 제16 항에 있어서, 상기 스토리지 장치는,
    상기 맵 데이터가 생성되기 전에 상기 스토리지 장치에 저장된 하나 이상의 이전 맵 데이터들을 기초로 상기 제2 물리 어드레스를 획득하는 컴퓨팅 시스템.
  18. 호스트로부터 리드 요청 및 상기 리드 요청에 대응되는 타겟 논리 어드레스를 수신하는 단계;
    상기 타겟 논리 어드레스에 맵핑된 제1 물리 어드레스를 획득하는 단계;
    메모리 장치로부터 상기 제1 물리 어드레스에 저장된 데이터를 수신하는 단계;
    상기 제1 물리 어드레스에 저장된 데이터의 에러를 정정하는 단계;
    상기 제1 물리 어드레스에 저장된 데이터로부터 정정 불가능한 에러를 검출하는 단계;
    상기 제1 물리 어드레스가 맵핑되기 전에 상기 타겟 논리 어드레스에 맵핑된 제2 물리 어드레스를 획득하는 단계;
    상기 메모리 장치로부터 상기 제2 물리 어드레스에 저장된 데이터를 수신하는 단계; 및
    상기 제2 물리 어드레스에 저장된 데이터 및 상기 정정 불가능한 에러의 발생을 나타내는 정보를 상기 호스트로 제공하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
  19. 제18 항에 있어서, 상기 제1 물리 어드레스를 획득하는 단계는,
    상기 호스트로부터 제공된 논리 어드레스 및 상기 논리 어드레스에 맵핑된 물리 어드레스 사이의 맵핑 정보를 포함하는 맵 데이터를 기초로 상기 제1 물리 어드레스를 획득하는 메모리 컨트롤러의 동작 방법.
  20. 제19 항에 있어서, 상기 제2 물리 어드레스를 획득하는 단계는,
    상기 맵 데이터가 생성되기 전에 상기 메모리 장치에 저장된 하나 이상의 이전 맵 데이터들을 기초로 상기 제2 물리 어드레스를 획득하는 메모리 컨트롤러의 동작 방법.

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