KR20220165849A - 표시 장치 - Google Patents

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신동희
손선권
차나현
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 외부 신호 라인, 상기 외부 신호 라인 상에 배치되며, 상기 외부 신호 라인의 일면을 노출하는 컨택홀을 포함하는 제2 기판, 상기 제2 기판 상에 배치되며, 연결 패턴을 포함하는 하부 금속층, 상기 하부 금속층 상에서 상기 컨택홀과 인접 배치된 댐 패턴, 및 상기 하부 금속층 상에 배치되는 제1 도전층으로서, 상기 댐 패턴을 사이에 두고 서로 이격된 전압 라인 및 연결 라인을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display Device), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 평판 표시 장치일 수 있다. 이러한 평판 표시 장치 중에서 발광 표시 장치는 표시 패널의 화소들 각각이 스스로 발광할 수 있는 발광 소자를 포함함으로써, 표시 패널에 광을 제공하는 백라이트 유닛 없이도 화상을 표시할 수 있다.
표시 장치를 대형 크기로 제조하는 경우, 화소 개수의 증가로 인하여 발광 소자의 불량률이 증가할 수 있고, 생산성 또는 신뢰성이 저하될 수 있다. 이를 해결하기 위해, 타일형 표시 장치는 상대적으로 작은 크기를 갖는 복수의 표시 장치를 연결하여 대형 크기의 화면을 구현할 수 있다. 타일형 표시 장치는 서로 인접한 복수의 표시 장치 각각의 비표시 영역 또는 베젤 영역으로 인하여, 복수의 표시 장치 사이의 심(Seam)이라는 경계 부분을 포함할 수 있다. 복수의 표시 장치 사이의 경계 부분은 전체 화면에 하나의 영상을 표시할 경우 전체 화면에 단절감을 주게 되어 영상의 몰입도를 저하시킨다.
본 발명이 해결하고자 하는 과제는 외부 신호 라인과 제1 연결 라인이 연결되는 컨택홀의 인접 영역에 절연 물질을 포함하는 댐 패턴을 형성함으로써, 복수의 배선을 형성하는 패턴화 공정에서 동일한 도전층으로 형성되며, 컨택홀의 인접 영역에 배치되는 복수의 배선들이 합선되는 것을 방지하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않으며, 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치된 외부 신호 라인, 상기 외부 신호 라인 상에 배치되며, 상기 외부 신호 라인의 일면을 노출하는 컨택홀을 포함하는 제2 기판, 상기 제2 기판 상에 배치되며, 연결 패턴을 포함하는 하부 금속층, 상기 하부 금속층 상에서 상기 컨택홀과 인접 배치된 댐 패턴, 및 상기 하부 금속층 상에 배치되는 제1 도전층으로서, 상기 댐 패턴을 사이에 두고 서로 이격된 전압 라인 및 연결 라인을 포함한다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 기판 상에 배치된 외부 신호 라인, 상기 외부 신호 라인 상에 배치되는 제2 기판으로서, 상기 제2 기판을 관통하며 상기 외부 신호 라인의 일 단부와 중첩하는 컨택홀을 포함하는 제2 기판, 상기 외부 신호 라인의 일 단부와 중첩하는 연결 패턴, 상기 컨택홀의 제1 방향 일측에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 전압 라인, 상기 컨택홀과 상기 전압 라인 사이에 배치되어 상기 제2 방향으로 연장된 댐 패턴, 및 상기 컨택홀의 상기 제1 방향 타측에 배치되며, 상기 연결 패턴과 전기적으로 연결되는 연결 라인을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따른 표시 장치는 기판을 관통하는 컨택홀의 주변 영역에 배치되는 도전층의 패턴화 공정은 포토레지스트층을 노광 및 현상하는 공정을 포함할 수 있다. 상기 포토레지스트층이 컨택홀과 중첩하는 영역에서 컨택홀의 높이에 의해 형성되는 단차로 인해, 포토레지스트층을 노광 및 현상 공정 이후에도 컨택홀 및 그 주변 영역에 잔류할 수 있다. 한편, 소정의 두께를 가지는 댐 패턴을 컨택홀 주변 영역에 형성함으로써 댐 패턴의 상부에 배치되는 포토레지스트층은 노광 및 현상 공정 이후 안정적으로 제거할 수 있으므로, 도전층의 패턴화 공정에서 댐 패턴의 상부에 배치되는 도전층은 안정적으로 제거될 수 있다. 따라서, 도전층의 패턴화 공정에서 컨택홀과 인접 배치되는 복수의 라인들을 합선되는 것을 용이하게 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 단면도이다.
도 4는 일 실시예에 따른 표시 장치에 포함된 연성 필름 및 외부 신호 라인들을 나타낸 평면 배치도이다.
도 5는 일 실시예에 따른 표시 장치의 화소들을 간략하게 나타내는 블록도이다.
도 6은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 7은 도 4의 A 영역을 확대한 일 예를 나타낸 평면 배치도이다.
도 8은 도 7의 하부 도전층, 하부 금속층 및 제2 도전층의 상대적인 연결 관계를 나타낸 평면 배치도이다.
도 9는 도 7의 반도체층, 제1 도전층 및 제2 도전층의 상대적인 연결 관계를 나타낸 평면 배치도이다.
도 10은 도 7의 C 영역을 확대한 일 예를 나타낸 평면 배치도이다.
도 11은 도 10의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
도 12는 도 7 내지 도 9의 II-II'선을 따라 자른 일 예를 나타낸 단면도이다.
도 13은 도 10의 I-I'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 14는 도 10의 I-I'선을 따라 자른 또 다른 예를 나타낸 단면도이다.
도 15는 도 10의 I-I'선을 따라 자른 또 다른 예를 나타낸 단면도이다.
도 16은 도 10의 I-I'선을 따라 자른 또 다른 예를 나타낸 단면도이다.
도 17은 도 10의 I-I'선을 따라 자른 또 다른 예를 나타낸 단면도이다.
도 18은 도 7의 C 영역을 확대한 다른 예를 나타낸 평면 배치도이다.
도 19는 도 18의 III-III'선을 따라 자른 일 예를 나타낸 단면도이다.
도 20은 도 18의 IV-IV'선을 따라 자른 일 예를 나타낸 단면도이다.
도 21은 도 7의 C 영역을 확대한 또 다른 예를 나타낸 평면 배치도이다.
도 22는 도 21의 V-V'선을 따라 자른 일 예를 나타낸 단면도이다.
도 23은 도 7의 C 영역을 확대한 또 다른 예를 나타낸 평면 배치도이다.
도 24 내지 도 26은 도 11의 표시 장치의 제조 공정별 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 타일형 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 타일형 표시 장치(TD)는 동영상이나 정지 영상을 표시한다. 타일형 표시 장치(TD)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 타일형 표시 장치(TD)에 포함될 수 있다.
타일형 표시 장치(TD)는 평면상 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 포함하는 직사각형 형상을 가질 수 있다. 타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다.
타일형 표시 장치(TD)는 복수의 표시 장치(10)를 포함할 수 있다. 복수의 표시 장치(10)는 격자형으로 배열될 수 있으나, 이에 한정되지 않는다. 복수의 표시 장치(10)는 제1 방향(DR1) 또는 제2 방향(DR2)으로 연결될 수 있고, 타일형 표시 장치(TD)는 특정 형상을 가질 수 있다. 예를 들어, 복수의 표시 장치(10) 각각은 서로 동일한 크기를 가질 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 복수의 표시 장치(10)는 서로 다른 크기를 가질 수 있다.
복수의 표시 장치(10) 각각은 장변과 단변을 포함하는 직사각형 형상일 수 있다. 복수의 표시 장치(10)는 장변 또는 단변이 서로 연결되며 배치될 수 있다. 일부의 표시 장치(10)는 타일형 표시 장치(TD)의 가장자리에 배치되어, 타일형 표시 장치(TD)의 일변을 이룰 수 있다.
이하, 타일형 표시 장치(TD) 또는 표시 장치(10)를 설명하는 도면에서는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 이하, 타일형 표시 장치(TD) 또는 표시 장치(10)를 설명하는 실시예에서. 제3 방향(DR3)은 표시 장치(10)의 두께 방향(또는 표시 방향)을 나타낸다.
타일형 표시 장치(TD) 또는 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일측을 향하는 표면을 나타낸다. 또한, "하부"는 제3 방향(DR3) 타측으로 표시 방향의 반대 방향을 나타내고, "하면"은 제3 방향(DR3) 타측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 타일형 표시 장치(TD) 또는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1) 일측, "좌측"은 제1 방향(DR1) 타측, "상측"은 제2 방향(DR2) 일측, "하측"은 제2 방향(DR2) 타측을 나타낸다.
복수의 표시 장치(10) 각각은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 복수의 화소를 포함하여 영상을 표시할 수 있다. 복수의 화소 각각은 유기 발광층을 포함하는 유기 발광 다이오드(Organic Light Emitting Diode), 초소형 발광 다이오드(Micro LED), 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum Dot Light Emitting Diode), 또는 무기 반도체를 포함하는 무기 발광 다이오드를 포함할 수 있다. 이하에서는, 복수의 화소 각각이 무기 발광 다이오드를 포함하는 것을 중심으로 설명하였으나, 이에 한정되지 않는다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치되어 표시 영역(DA)을 둘러쌀 수 있고, 영상을 표시하지 않을 수 있다.
타일형 표시 장치(TD)는 전체적으로 평면적 형상을 가질 수 있으나, 이에 한정되지 않는다. 타일형 표시 장치(TD)는 입체적 형상을 가짐으로써, 사용자에게 입체감을 줄 수 있다. 예를 들어, 타일형 표시 장치(TD)가 입체적 형상을 갖는 경우, 복수의 표시 장치(10) 중 적어도 일부의 표시 장치(10)는 커브드(Curved) 형상을 가질 수 있다. 다른 예를 들어, 복수의 표시 장치(10) 각각은 평면 형상을 갖고 서로 소정의 각도로 연결됨으로써, 타일형 표시 장치(TD)는 입체적 형상을 가질 수 있다.
타일형 표시 장치(TD)는 복수의 표시 영역(DA) 사이에 배치되는 결합 영역(SM)을 포함할 수 있다. 타일형 표시 장치(TD)는 인접한 표시 장치들(10) 각각의 비표시 영역(NDA)이 연결되어 형성될 수 있다. 복수의 표시 장치(10)는 결합 영역(SM)에 배치되는 결합 부재 또는 접착 부재를 통해 서로 연결될 수 있다. 복수의 표시 장치(10) 각각의 결합 영역(SM)은 패드부 또는 패드부에 부착되는 연성 필름을 포함하지 않을 수 있다. 따라서, 복수의 표시 장치(10) 각각의 표시 영역들(DA) 사이의 거리는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되지 않을 정도로 가까울 수 있다. 또한, 복수의 표시 장치(10) 각각의 표시 영역(DA)의 외광 반사율과 복수의 표시 장치(10) 사이의 결합 영역(SM)의 외광 반사율은 실질적으로 동일할 수 있다. 따라서, 타일형 표시 장치(TD)는 복수의 표시 장치(10) 사이의 결합 영역(SM)이 사용자에게 인지되는 것을 방지함으로써, 복수의 표시 장치(10) 사이의 단절감을 개선하고 영상의 몰입도를 향상시킬 수 있다.
도 2는 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)의 표시 영역(DA)은 복수의 화소를 포함할 수 있다. 화소는 표시를 위한 반복되는 최소 단위를 의미한다. 복수의 화소는 행렬 방향으로 배열될 수 있다. 각 화소의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 예시적인 실시예에서, 각 화소는 무기 입자로 이루어진 복수의 발광 소자를 포함할 수 있으나, 이에 제한되는 것은 아니다.
표시 영역(DA)은 후술하는 차광 부재에 의해 정의되는 출광 영역(LA) 및 그 주변의 차광 영역(BA)을 포함할 수 있다. 출광 영역(LA)은 표시 장치(10)의 발광 소자층에서 방출된 광이 외부로 제공되는 영역이고, 차광 영역(BA)은 발광 소자층에서 방출된 광이 투과하지 않는 영역일 수 있다. 상기 출광 영역(LA)에서는 소정의 피크 파장을 갖는 광이 외부로 제공될 수 있다. 출광 영역(LA)은 제1 출광 영역(LA1), 제2 출광 영역(LA2) 및 제3 출광 영역(LA3)을 포함할 수 있다.
제1 내지 제3 출광 영역(LA1, LA2, LA3)은 소정의 피크 파장을 갖는 광이 표시 장치(10)의 외부로 출사되는 영역일 수 있다. 제1 출광 영역(LA1)은 제1 색의 광을 출사할 수 있고, 제2 출광 영역(LA2)은 제2 색의 광을 출사할 수 있으며, 제3 출광 영역(LA3)은 제3 색의 광을 출사할 수 있다. 예를 들어, 제1 색의 광은 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 한정되지 않는다.
제1 내지 제3 출광 영역(LA1, LA2, LA3)은 표시 장치(10)의 표시 영역(DA)에서 제1 방향(DR1)을 따라 순차적으로 반복 배치될 수 있다. 제1 내지 제3 출광 영역(LA1, LA2, LA3)의 평면 형상은 직사각형 일 수 있으나, 이에 제한되지 않는다.
차광 영역(BA)은 제1 내지 제3 출광 영역(LA1, LA2, LA3)을 둘러싸도록 배치될 수 있다. 차광 영역(BA)에는 차광 부재가 배치되어, 제1 내지 제3 출광 영역(LA1, LA2, LA3) 사이에 광의 혼색이 발생하는 것을 방지할 수 있다.
도 3은 일 실시예에 따른 표시 장치의 단면도이다.
도 3을 참조하면, 표시 장치(10)는 베이스 부재(BL), 표시층(DPL), 봉지층(TFE), 반사 방지막(ARF), 연성 필름(FPCB), 연결 필름(ACF), 및 표시 구동부(DIC)를 포함할 수 있다.
베이스 부재(BL)는 표시 장치(10)를 지지할 수 있다. 베이스 부재(BL)는 제1 기판(SUB1), 제1 배리어 절연막(BIL1), 하부 도전층(110), 제2 배리어 절연막(BIL2), 제2 기판(SUB2), 제3 배리어 절연막(BIL3)을 포함할 수 있다.
제1 기판(SUB1)은 베이스 기판일 수 있다. 제1 기판(SUB1)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 제1 기판(SUB1)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제1 기판(SUB1)은 글라스 재질을 포함하는 리지드 기판일 수 있다.
제1 배리어 절연막(BIL1)은 제1 기판(SUB1) 상에 배치될 수 있다. 제1 배리어 절연막(BIL1)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제1 배리어 절연막(BIL1)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
제1 기판(SUB1) 및 제1 배리어 절연막(BIL1)은 제1 컨택홀(CNT1)을 포함할 수 있다. 제1 컨택홀(CNT1)은 제1 기판(SUB1) 및 제1 배리어 절연막(BIL1)을 관통할 수 있다. 제1 컨택홀(CNT1)은 제1 기판(SUB1)의 측벽 및 제1 배리어 절연막(BIL1)의 측벽에 의해 정의될 수 있다.
제1 컨택홀(CNT1)은 제1 기판(SUB1)의 하면에서부터 식각되어 제1 배리어 절연막(BIL1)의 상면까지 관통할 수 있다. 예를 들어, 제1 컨택홀(CNT1)의 하부 폭은 제1 컨택홀(CNT1)의 상부 폭보다 클 수 있다.
하부 도전층(110)은 제1 배리어 절연막(BIL1) 상에 배치될 수 있다. 하부 도전층(110)은 외부 신호 라인(FOL)을 포함할 수 있다. 하부 도전층(110)은 외부 신호 라인(FOL)을 포함하며, 상기 외부 신호 라인(FOL)은 표시층(DPL)과 연성 필름(FPCB)을 전기적으로 연결시키는 역할을 할 수 있다. 예를 들어, 하부 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 은(Ag), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
외부 신호 라인(FOL)은 제1 배리어 절연막(BIL1) 상에서 표시 영역(DA)에 배치될 수 있다. 표시 장치(10)는 표시 영역(DA)에 배치된 외부 신호 라인(FOL)을 포함함으로써, 비표시 영역(NDA)의 면적을 최소화할 수 있다. 표시 장치(10)의 제조 과정에서, 외부 신호 라인(FOL)의 하면의 일부는 제1 컨택홀(CNT1)에 의해 노출될 수 있다. 외부 신호 라인(FOL)은 제1 컨택홀(CNT1)에 삽입된 연결 필름(ACF)과 전기적 또는 물리적으로 연결될 수 있다.
외부 신호 라인(FOL)은 연성 필름(FPCB)과 표시층(DPL)을 전기적으로 연결시킬 수 있다.
외부 신호 라인(FOL)은 연결 필름(ACF)을 통해 연성 필름(FPCB)에 전기적으로 연결될 수 있다. 구체적으로, 외부 신호 라인(FOL)의 하면의 일부는 제1 컨택홀(CNT1)에 의해 노출될 수 있고, 제1 컨택홀(CNT1)에 의해 노출된 외부 신호 라인(FOL)의 하면의 일부는 제1 컨택홀(CNT1)에 삽입된 연결 필름(ACF)과 접촉함으로써 연성 필름(FPCB)과 전기적으로 연결될 수 있다.
외부 신호 라인(FOL)은 제1 연결 패턴(CWP)을 통해 표시층(DPL)에 전기적으로 연결될 수 있다. 구체적으로, 외부 신호 라인(FOL)의 상면의 일부는 후술하는 제2 컨택홀(CNT2)에 의해 노출될 수 있고, 제2 컨택홀(CNT2)에 의해 노출된 외부 신호 라인(FOL)의 상면의 일부는 제2 컨택홀(CNT2)을 통해 표시층(DPL)의 제1 연결 패턴(CWP)과 접촉함으로써 표시층(DPL)의 복수의 배선에 각각 전기적으로 연결될 수 있다. 상기 표시층(DPL)의 복수의 배선은 데이터 라인, 전압 라인, 또는 게이트 라인 등을 포함할 수 있다. 즉, 외부 신호 라인(FOL)은 제1 연결 패턴(CWP)을 통해 표시층(DPL)의 데이터 라인, 전압 라인, 또는 게이트 라인 등에 전기적으로 연결될 수 있다. 데이터 라인, 전압 라인, 또는 게이트 라인은 화소의 트랜지스터(TFT)에 연결될 수 있다.
따라서, 외부 신호 라인(FOL)은 연성 필름(FPCB)으로부터 수신된 전기적 신호를 제1 연결 패턴(CWP)을 통해 화소의 트랜지스터(TFT)에 공급할 수 있다.
제2 배리어 절연막(BIL2)은 제1 배리어 절연막(BIL1) 및 하부 도전층(110) 상에 배치될 수 있다. 제2 배리어 절연막(BIL2)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제2 배리어 절연막(BIL2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
제2 기판(SUB2)은 제2 배리어 절연막(BIL2) 상에 배치될 수 있다. 제2 기판(SUB2)은 베이스 기판일 수 있다. 제2 기판(SUB2)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 예를 들어, 제2 기판(SUB2)은 폴리이미드(PI)와 같은 고분자 수지 등의 절연 물질을 포함할 수 있으나, 이에 한정되지 않는다. 다른 예를 들어, 제2 기판(SUB2)은 글라스 재질을 포함하는 리지드 기판일 수 있다.
제3 배리어 절연막(BIL3)은 제2 기판(SUB2) 상에 배치될 수 있다. 제3 배리어 절연막(BIL3)은 공기 또는 수분의 침투를 방지할 수 있는 무기막을 포함할 수 있다. 예를 들어, 제3 배리어 절연막(BIL3)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층, 티타늄 옥사이드층, 알루미늄 옥사이드층, 및 비정질 실리콘층 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
제3 배리어 절연막(BIL3), 제2 기판(SUB2), 및 제2 배리어 절연막(BIL2)은 제2 컨택홀(CNT2)을 포함할 수 있다. 제2 컨택홀(CNT2)은 제3 배리어 절연막(BIL3), 제2 기판(SUB2), 및 제2 배리어 절연막(BIL2)을 관통할 수 있다. 제2 컨택홀(CNT2)은 제3 배리어 절연막(BIL3)의 측벽, 제2 기판(SUB2)의 측벽, 및 제2 배리어 절연막(BIL2)의 측벽에 의해 정의될 수 있다.
제2 컨택홀(CNT2)은 제3 배리어 절연막(BIL3)의 상면에서부터 식각되어 제2 배리어 절연막(BIL2)의 하면까지 관통할 수 있다. 예를 들어, 제2 컨택홀(CNT2)의 상부 폭은 제2 컨택홀(CNT2)의 하부 폭보다 클 수 있다. 표시 장치(10)의 제조 과정에서, 외부 신호 라인(FOL)의 상면은 제2 컨택홀(CNT2)에 의해 노출될 수 있고, 외부 신호 라인(FOL)은 제2 컨택홀(CNT2)에 삽입된 제1 연결 패턴(CWP)과 전기적 또는 물리적으로 연결될 수 있다.
표시층(DPL)은 베이스 부재(BL) 상에 배치될 수 있다. 표시층(DPL)은 회로층(TFTL), 발광 소자층(EML), 파장 변환층(WLCL), 및 컬러 필터층(CFL)을 포함할 수 있다.
회로층(TFTL)은 제3 배리어 절연막(BIL3) 상에 배치될 수 있다. 회로층(TFTL)은 복수의 화소를 구동하는 적어도 하나의 트랜지스터 등을 포함하여, 발광 소자층(EML)을 구동할 수 있다.
회로층(TFTL)은 하부 금속층(120), 버퍼층(BF), 반도체층(130), 게이트 절연막(GI), 제1 도전층(140), 층간 절연막(ILD), 제2 도전층(150), 제1 보호층(PV1), 및 제1 평탄화층(OC1)을 포함할 수 있다.
하부 금속층(120)은 제3 배리어 절연막(BIL3) 상에 배치될 수 있다. 하부 금속층(120)은 차광 패턴(BML) 및 제1 연결 패턴(CWP)을 포함할 수 있다. 후술하는 바와 같이, 하부 금속층(120)은 데이터 라인 또는 전압 라인을 더 포함할 수도 있으나, 이에 제한되는 것은 아니다. 하부 금속층(120)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(120)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
차광 패턴(BML)은 제3 배리어 절연막(BIL3) 상에 배치될 수 있다. 차광 패턴(BML)은 하부에서 적어도 트랜지스터(TFT)의 액티브층(ACT)의 채널 영역을 커버하도록 배치될 수 있다.
제1 연결 패턴(CWP)은 제3 배리어 절연막(BIL3) 상에서 차광 패턴(BML)과 이격되게 배치될 수 있다. 한편, 도면에서는 제1 연결 패턴(CWP)과 차광 패턴(BML)이 동일한 층에서 동일 물질로 형성된 것을 도시하고 있으나, 제1 연결 패턴(CWP)의 구성 물질을 이에 제한되지 않는다.
제1 연결 패턴(CWP)은 제2 컨택홀(CNT2)에 삽입되어 외부 신호 라인(FOL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 패턴(CWP)은 데이터 라인에 전기적으로 연결되어 트랜지스터(TFT)에 데이터 전압을 공급할 수 있다. 다른 예를 들어, 제1 연결 패턴(CWP)은 전압 라인에 연결되어 트랜지스터(TFT)에 전원 전압을 공급할 수 있다. 또 다른 예를 들어, 제1 연결 패턴(CWP)은 게이트 라인에 연결되어 트랜지스터(TFT)에 게이트 신호를 공급할 수 있다. 따라서, 제1 연결 패턴(CWP)은 외부 신호 라인(FOL)로부터 수신된 전기적 신호를 화소의 트랜지스터(TFT)에 공급하는 역할을 할 수 있다.
버퍼층(BF)은 하부 금속층(120) 및 제3 배리어 절연막(BIL3) 상에 배치될 수 있다. 버퍼층(BF)은 투습에 취약한 제2 기판(SUB2)을 통해 침투하는 수분으로부터 트랜지스터를 보호하는 역할을 할 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기 물질을 포함할 수 있다. 예를 들어, 버퍼층(BF)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
반도체층(130)은 버퍼층(BF) 상에 배치될 수 있다. 반도체층(130)은 트랜지스터(TFT)의 액티브층(ACT)을 포함할 수 있다. 트랜지스터(TFT)의 액티브층(ACT)은 상술한 바와 같이 차광 패턴(BML)과 중첩하여 배치될 수 있다.
게이트 절연막(GI)은 반도체층(130) 및 버퍼층(BF) 상에 배치될 수 있다. 게이트 절연막(GI)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 도전층(140)은 게이트 절연막(GI) 상에 배치될 수 있다. 제1 도전층(140)은 트랜지스터(TFT)의 게이트 전극(GE)을 포함할 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 액티브층(ACT)과 중첩될 수 있다.
층간 절연막(ILD)은 제1 도전층(140) 및 게이트 절연막(GI) 상에 배치될 수 있다. 층간 절연막(ILD)은 게이트 전극(GE)을 덮도록 배치될 수 있다.
제2 도전층(150)은 층간 절연막(ILD) 상에 배치될 수 있다. 제2 도전층(150)은 트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)은 층간 절연막(ILD) 상에서 서로 이격되도록 배치될 수 있다. 트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)은 각각 층간 절연막(ILD) 및 게이트 절연막(GI)을 관통하는 컨택홀을 통해 트랜지스터(TFT)의 액티브층(ACT)의 양 단부 영역과 전기적으로 연결될 수 있다.
트랜지스터(TFT)의 소스 전극(SE)은 후술하는 발광 소자층(EML)의 제1 전극(RME1)과 전기적으로 연결될 수 있다. 트랜지스터(TFT)의 드레인 전극(DE)은 후술하는 바와 같이 트랜지스터(TFT)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되는 제1 전압 라인과 연결될 수 있다.
제1 보호층(PV1)은 제2 도전층(150) 및 층간 절연막(ILD) 상에 배치될 수 있다. 제1 보호층(PV1)은 트랜지스터(TFT)를 보호할 수 있다. 제1 보호층(PV1)은 제1 전극(RME1)이 관통하는 컨택홀을 포함할 수 있다.
제1 평탄화층(OC1)은 제1 보호층(PV1) 상에 배치될 수 있다. 제1 평탄화층(OC1)은 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다. 즉, 제1 평탄화층(OC1)은 제1 보호층(PV1)의 상부를 평탄화하는 역할을 할 수 있다. 제1 평탄화층(OC1)은 제1 보호층(PV1)과 함께 발광 소자층(EML)의 제1 전극(RME1)이 관통하는 컨택홀을 포함할 수 있다. 제1 평탄화층(OC1)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다.
발광 소자층(EML)은 회로층(TFTL) 상에 배치될 수 있다. 발광 소자층(EML)은 회로층(TFTL)의 제1 평탄화층(OC1) 상에 배치될 수 있다.
발광 소자층(EML)은 제1 돌출 패턴(BP1), 제2 돌출 패턴(BP2), 제1 전극(RME1), 제2 전극(RME2), 제1 절연층(PAS1), 발광 소자(ED), 제2 절연층(PAS2), 제1 접촉 전극(CTE1), 제2 접촉 전극(CTE2) 및 서브 뱅크(SB)를 포함할 수 있다.
제1 및 제2 돌출 패턴(BP1, BP2)은 제1 평탄화층(OC1) 상에 배치될 수 있다. 제1 및 제2 돌출 패턴(BP1, BP2)은 제1 평탄화층(OC1)의 상면으로부터 돌출될 수 있다. 제1 및 제2 돌출 패턴(BP1, BP2)은 복수의 화소 각각의 출광 영역(LA) 또는 개구 영역에 배치될 수 있다. 제1 및 제2 돌출 패턴(BP1, BP2)은 출광 영역(LA)에서 서로 이격되도록 배치되어, 복수의 발광 소자(ED)가 배치되는 공간을 제공할 수 있다.
제1 전극(RME1)은 제1 평탄화층(OC1) 및 제1 돌출 패턴(BP1) 상에 배치될 수 있다. 제1 전극(RME1)은 복수의 발광 소자(ED)의 일측에 배치된 제1 돌출 패턴(BP1) 상에 배치될 수 있다. 제1 전극(RME1)은 제1 돌출 패턴(BP1)의 경사진 측면 상에 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
제1 전극(RME1)은 제1 평탄화층(OC1) 및 제1 보호층(PV1)에 마련된 컨택홀에 삽입되어 트랜지스터(TFT)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 제1 전극(RME1)은 제1 접촉 전극(CTE1)을 통해 발광 소자(ED)의 일 단부에 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(RME1)은 화소의 트랜지스터(TFT)로부터 발광 소자(ED)의 휘도에 비례하는 전압을 수신할 수 있다.
제2 전극(RME2)은 제1 평탄화층(OC1) 및 제2 돌출 패턴(BP2) 상에 배치될 수 있다. 제2 전극(RME2)은 복수의 발광 소자(ED)의 타측에 배치된 제2 돌출 패턴(BP2) 상에 배치될 수 있다. 제2 전극(RME2)은 제2 돌출 패턴(BP2)의 경사진 측면 상에 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다. 제2 전극(RME2)은 제2 접촉 전극(CTE2)을 통해 발광 소자(ED)의 타 단부에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(RME2)은 저전위 라인으로부터 전체 화소에 공급되는 저전위 전압을 수신할 수 있다.
제1 및 제2 전극(RME1, RME2)은 각각 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 전극(RME1, RME2)은 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La) 중 적어도 하나를 포함할 수 있다. 다른 예를 들어, 제1 및 제2 전극(RME1, RME2)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 또 다른 예를 들어, 제1 및 제2 전극(RME1, RME2)은 투명 전도성 물질층 및 반사율이 높은 금속층을 갖는 복수의 층을 포함하거나, 투명 전도성 물질 및 반사율이 높은 금속을 포함하는 하나의 층을 포함할 수 있다. 제1 및 제2 전극(RME1, RME2)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
제1 절연층(PAS1)은 제1 평탄화층(OC1), 제1 및 제2 전극(RME1, RME2) 상에 배치될 수 있다. 제1 절연층(PAS1)은 제1 및 제2 전극(RME1, RME2)을 보호함과 동시에 제1 및 제2 전극(RME1, RME2)을 상호 절연시키는 역할을 할 수 있다. 제1 절연층(PAS1)은 제1 절연층(PAS1)을 관통하며, 제1 전극(RME1) 및 제2 전극(RME2)의 일부를 노출하는 컨택부를 포함할 수 있다.
서브 뱅크(SB)는 제1 절연층(PAS1) 상에서 차광 영역(BA)에 배치될 수 있다. 서브 뱅크(SB)는 복수의 화소의 경계에 배치되며, 출광 영역(LA)과 중첩하는 개구를 포함할 수 있다. 서브 뱅크(SB)는 표시 장치(10)의 제조 공정 중 발광 소자(ED)는 정렬하기 위한 잉크젯 프린팅 공정에서 발광 소자(ED)가 분산된 잉크가 출광 영역(LA) 내에 분사되도록 가이드하는 격벽의 역할을 할 수 있다. 서브 뱅크(SB)는 소정의 높이를 가질 수 있고, 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있다.
발광 소자(ED)는 출광 영역(LA) 내에서 제1 돌출 패턴(BP1) 및 제2 돌출 패턴(BP2) 사이에 배치될 수 있다. 발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 양 단부가 각각 제1 전극(RME1) 및 제2 전극(RME2) 상에 놓이도록 정렬될 수 있다.
발광 소자(ED)의 일 단부는 제1 접촉 전극(CTE1)을 통해 제1 전극(RME1)에 전기적으로 연결될 수 있고, 발광 소자(ED)의 타 단부는 제2 접촉 전극(CTE2)을 통해 제2 전극(RME2)에 전기적으로 연결될 수 있다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다. 발광 소자(ED)는 서로 이격 대향하는 제1 및 제2 전극(RME1, RME2) 사이에 특정 방향으로 형성된 전계에 따라 제1 및 제2 전극(RME1, RME2) 사이에서 정렬될 수 있다.
제1 내지 제3 출광 영역(LA1, LA2, LA3)에 각각 배치되는 발광 소자(ED)는 동일 물질을 갖는 활성층을 포함하여, 동일 파장대의 광, 또는 동일 색의 광을 방출할 수 있다. 예를 들어, 발광 소자(ED)는 440nm 내지 480nm 범위의 피크 파장을 갖는 제3 색의 광 또는 청색 광을 방출할 수 있으나, 이에 한정되지 않는다.
제2 절연층(PAS2)은 발광 소자(ED) 상에 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 양 단부는 노출하도록 배치될 수 있다. 제2 절연층(PAS2)은 복수의 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 복수의 발광 소자(ED)를 고정시는 역할을 할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)와 제1 절연층(PAS1) 사이의 공간을 채울 수도 있다.
제1 접촉 전극(CTE1)은 제1 전극(RME1) 및 제1 절연층(PAS1) 상에 배치될 수 있다. 제1 접촉 전극(CTE1)은 제1 절연층(PAS1)을 관통하며 제1 전극(RME1)의 일부를 노출하는 컨택부를 통해 제1 전극(RME1)과 전기적으로 연결될 수 있다. 제1 접촉 전극(CTE1)은 제2 절연층(PAS2)이 노출하는 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(CTE1)이 제1 전극(RME1) 및 발광 소자(ED)의 일 단부와 각각 접촉함으로써, 제1 접촉 전극(CTE1)은 제1 전극(RME1)과 발광 소자(ED)의 일 단부를 전기적으로 연결하는 역할을 할 수 있다.
제2 접촉 전극(CTE2)은 제2 전극(RME2) 및 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 접촉 전극(CTE2)은 제1 접촉 전극(CTE1)과 이격될 수 있다. 제2 접촉 전극(CTE2)은 제1 절연층(PAS1)을 관통하며 제2 전극(RME2)의 일부를 노출하는 컨택부를 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다. 제2 접촉 전극(CTE2)은 제2 절연층(PAS2)이 노출하는 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(CTE2)이 제2 전극(RME2) 및 발광 소자(ED)의 타 단부와 각각 접촉함으로써, 제2 접촉 전극(CTE2)은 제2 전극(RME2)과 발광 소자(ED)의 타 단부를 전기적으로 연결하는 역할을 할 수 있다.
파장 제어층(WLCL)은 발광 소자층(EML) 상에 배치될 수 있다. 파장 제어층(WLCL)은 발광 소자층(EML)으로부터 방출되어 파장 제어층(WLCL)으로 입사된 광의 파장이 각 화소에 해당되는 색에 대응되도록 광의 파장을 변환시키거나 투과하는 역할을 할 수 있다.
파장 제어층(WLCL)은 제3 절연막(PAS3), 제1 차광 부재(BK1), 제1 파장 변환 패턴(WLC1), 제2 파장 변환 패턴(WLC2), 광 투과 패턴(LTU), 제2 보호층(PV2), 및 제2 평탄화층(OC2)을 포함할 수 있다.
제3 절연막(PAS3)은 제1 및 제2 접촉 전극(CTE1, CTE2), 서브 뱅크(SB), 제1 및 제2 절연막(PAS1, PAS2) 상에 배치될 수 있다. 제3 절연막(PAS3)은 발광 소자층(EML)의 상부에 배치되어 발광 소자층(EML)을 보호할 수 있다. 제3 절연막(PAS3)은 제1 파장 변환 패턴(WLC1), 제2 파장 변환 패턴(WLC2), 광 투과 패턴(LTU)의 하면을 밀봉할 수 있다.
제1 차광 부재(BK1)는 제3 절연막(PAS3) 상에서 차광 영역(BA)에 배치될 수 있다. 제1 차광 부재(BK1)는 서브 뱅크(SB)와 두께 방향으로 중첩될 수 있다. 제1 차광 부재(BK1)는 광의 투과를 차단할 수 있다. 제1 차광 부재(BK1)는 제1 내지 제3 출광 영역(LA1, LA2, LA3) 사이에 광이 침범하여 혼색되는 것을 방지함으로써, 표시 장치(10)의 색 재현율을 향상시킬 수 있다. 제1 차광 부재(BK1)는 평면 상에서 제1 내지 제3 출광 영역(LA1, LA2, LA3)을 둘러싸도록 배치될 수 있다.
제1 파장 변환 패턴(WLC1)은 제3 절연막(PAS3) 상의 제1 출광 영역(LA1)에 배치될 수 있다. 제1 파장 변환 패턴(WLC1)은 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 제1 파장 변환 패턴(WLC1)은 제1 베이스 수지(BS1), 제1 산란체(SCT1) 및 제1 파장 변환 입자(WLS1)를 포함할 수 있다.
제1 베이스 수지(BS1)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제1 베이스 수지(BS1)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제1 베이스 수지(BS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 및 이미드계 수지 등의 유기 물질 중 적어도 하나를 포함할 수 있다.
제1 산란체(SCT1)는 제1 베이스 수지(BS1)와 상이한 굴절률을 가질 수 있고, 제1 베이스 수지(BS1)와 광학 계면을 형성할 수 있다. 예를 들어, 제1 산란체(SCT1)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다. 예를 들어, 제1 산란체(SCT1)는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등과 같은 금속 산화물을 포함하거나, 아크릴계 수지 또는 우레탄계 수지 등의 유기 입자를 포함할 수 있다. 제1 산란체(SCT1)는 입사광의 피크 파장을 실질적으로 변환시키지 않으면서, 입사광의 입사 방향과 무관하게 광을 랜덤 방향으로 산란시킬 수 있다.
제1 파장 변환 입자(WLS1)는 입사광의 피크 파장을 제1 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제1 파장 변환 입자(WLS1)는 발광 소자층(EML)에서 제공된 청색 광을 610nm 내지 650nm 범위의 단일 피크 파장을 갖는 적색 광으로 변환하여 방출할 수 있다. 제1 파장 변환 입자(WLS1)는 양자점, 양자 막대 또는 형광체일 수 있다. 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
제2 파장 변환 패턴(WLC2)은 제3 절연막(PAS3) 상의 제2 출광 영역(LA2)에 배치될 수 있다. 제2 파장 변환 패턴(WLC2)은 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 제2 파장 변환 패턴(WLC2)은 제2 베이스 수지(BS2), 제2 산란체(SCT2) 및 제2 파장 변환 물질(WLS2)을 포함할 수 있다.
제2 베이스 수지(BS2)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제2 베이스 수지(BS2)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제2 베이스 수지(BS2)는 제1 베이스 수지(BS1)와 동일 물질로 이루어지거나, 제1 베이스 수지(BS1)에서 예시된 물질로 이루어질 수 있다.
제2 산란체(SCT2)는 제2 베이스 수지(BS2)와 상이한 굴절률을 가질 수 있고, 제2 베이스 수지(BS2)와 광학 계면을 형성할 수 있다. 예를 들어, 제2 산란체(SCT2)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다. 예를 들어, 제2 산란체(SCT2)는 제1 산란체(SCT1)와 동일 물질로 이루어지거나, 제1 산란체(SCT1)에서 예시된 물질로 이루어질 수 있다. 제2 산란체(SCT2)는 입사광의 피크 파장을 실질적으로 변환시키지 않으면서, 입사광의 입사 방향과 무관하게 광을 랜덤 방향으로 산란시킬 수 있다.
제2 파장 변환 물질(WLS2)은 입사광의 피크 파장을 제1 파장 변환 물질(WLS1)의 제1 피크 파장과 다른 제2 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제2 파장 변환 물질(WLS2)은 발광 소자층(EML)에서 제공된 청색 광을 510nm 내지 550nm 범위의 단일 피크 파장을 갖는 녹색 광으로 변환하여 방출할 수 있다. 제2 파장 변환 물질(WLS2)은 양자점, 양자 막대 또는 형광체일 수 있다. 제2 파장 변환 물질(WLS2)의 파장 변환 범위는 제1 파장 변환 물질(WLS1)의 파장 변환 범위와 다르도록 양자점, 양자 막대 또는 형광체로 이루어질 수 있다.
광 투과 패턴(LTU)은 제3 절연막(PAS3) 상의 제3 출광 영역(LA3)에 배치될 수 있다. 광 투과 패턴(LTU)은 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 광 투과 패턴(LTU)은 입사광의 피크 파장을 유지하여 투과시킬 수 있다. 광 투과 패턴(LTU)은 제3 베이스 수지(BS3) 및 제3 산란체(SCT3)를 포함할 수 있다.
제3 베이스 수지(BS3)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제3 베이스 수지(BS3)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제3 베이스 수지(BS3)는 제1 또는 제2 베이스 수지(BS1, BS2)와 동일 물질로 이루어지거나, 제1 또는 제2 베이스 수지(BS1, BS2)에서 예시된 물질로 이루어질 수 있다.
제3 산란체(SCT3)는 제3 베이스 수지(BS3)와 상이한 굴절률을 가질 수 있고, 제3 베이스 수지(BS3)와 광학 계면을 형성할 수 있다. 예를 들어, 제3 산란체(SCT3)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다. 예를 들어, 제3 산란체(SCT3)는 제1 또는 제2 산란체(SCT1, SCT2)와 동일 물질로 이루어지거나, 제1 또는 제2 산란체(SCT1, SCT2)에서 예시된 물질로 이루어질 수 있다. 제3 산란체(SCT3)는 입사광의 피크 파장을 실질적으로 변환시키지 않으면서, 입사광의 입사 방향과 무관하게 광을 랜덤 방향으로 산란시킬 수 있다.
제2 보호층(PV2)은 제1 파장 변환 패턴(WLC1), 제2 파장 변환 패턴(WLC2), 광 투과 패턴(LTU), 및 제1 차광 부재(BK1)를 덮을 수 있다. 예를 들어, 제2 보호층(PV2)은 제1 파장 변환 패턴(WLC1), 제2 파장 변환 패턴(WLC2) 및 광 투과 패턴(LTU)을 밀봉하여 제1 및 제2 파장 변환 패턴(WLC1, WLC2)과 광 투과 패턴(LTU)의 손상 또는 오염을 방지할 수 있다. 예를 들어, 제2 보호층(PV2)은 무기 물질을 포함할 수 있다.
제2 평탄화층(OC2)은 제2 보호층(PV2) 상에 배치될 수 있다. 제2 평탄화층(OC2)은 하부에 배치된 제1 파장 변환 패턴(WLC1), 제2 파장 변환 패턴(WLC2) 및 광 투과 패턴(LTU)의 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다. 즉, 제2 평탄화층(OC2)은 제1 파장 변환 패턴(WLC1), 제2 파장 변환 패턴(WLC2) 및 광 투과 패턴(LTU)의 상부를 평탄화하는 역할을 할 수 있다. 예를 들어, 제2 평탄화층(OC2)은 폴리이미드(PI)와 같은 유기 절연 물질을 포함할 수 있다.
파장 제어층(WLCL)은 발광 소자층(EML) 상에 직접 배치됨으로써, 표시 장치(10)는 제1 및 제2 파장 변환 패턴(WLC1, WLC2)과 광 투과 패턴(LTU)을 위한 별도의 기판 또는 베이스 부재를 필요로 하지 않을 수 있다. 따라서, 제1 및 제2 파장 변환 패턴(WLC1, WLC2)과 광 투과 패턴(LTU)은 제1 내지 제3 출광 영역(LA1, LA2, LA3) 각각에 용이하게 얼라인될 수 있고, 표시 장치(10)의 두께가 상대적으로 감소될 수 있다.
컬러 필터층(CFL)은 파장 제어층(WLCL) 상에 배치될 수 있다. 컬러 필터층(CFL)은 각 화소에 해당되는 색이 아닌 다른 색의 광의 방출되는 것을 차단하는 역할을 할 수 있다.
컬러 필터층(CFL)은 파장 제어층(WLCL)의 제2 평탄화층(OC2) 상에 배치될 수 있다. 컬러 필터층(CFL)은 제2 차광 부재(BK2), 제1 내지 제3 컬러 필터(CF1, CF2, CF3), 및 제3 보호층(PV3)을 포함할 수 있다.
제2 차광 부재(BK2)는 파장 제어층(WLCL)의 제2 평탄화층(OC2) 상에서 차광 영역(BA)에 배치될 수 있다. 제2 차광 부재(BK2)는 제1 차광 부재(BK1) 또는 서브 뱅크(SB)와 두께 방향으로 중첩될 수 있다. 제2 차광 부재(BK2)는 광의 투과를 차단할 수 있다. 제2 차광 부재(BK2)는 제1 내지 제3 출광 영역(LA1, LA2, LA3) 사이에 광이 침범하여 혼색되는 것을 방지함으로써, 타일형 표시 장치(TD)의 색 재현율을 향상시킬 수 있다. 제1 차광 부재(BK1)는 평면 상에서 제1 내지 제3 출광 영역(LA1, LA2, LA3)을 둘러싸도록 배치될 수 있다.
제1 컬러 필터(CF1)는 제2 평탄화층(OC2) 상의 제1 출광 영역(LA1)에 배치될 수 있다. 제1 컬러 필터(CF1)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제1 컬러 필터(CF1)는 제1 파장 변환 패턴(WLC1)과 두께 방향으로 중첩될 수 있다. 제1 컬러 필터(CF1)는 제1 색의 광(예를 들어, 적색 광)을 선택적으로 투과시키고, 제2 색의 광(예를 들어, 녹색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있으며, 적색의 색재(Red Colorant)를 포함할 수 있다.
제2 컬러 필터(CF2)는 제2 평탄화층(OC2) 상의 제2 출광 영역(LA2)에 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제2 컬러 필터(CF2)는 제2 파장 변환 패턴(WLC2)과 두께 방향으로 중첩될 수 있다. 제2 컬러 필터(CF2)는 제2 색의 광(예를 들어, 녹색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있으며, 녹색의 색재(Green Colorant)를 포함할 수 있다.
제3 컬러 필터(CF3)는 제2 평탄화층(OC2) 상의 제3 출광 영역(LA3)에 배치될 수 있다. 제3 컬러 필터(CF3)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제3 컬러 필터(CF3)는 광 투과 패턴(LTU)과 두께 방향으로 중첩될 수 있다. 제3 컬러 필터(CF3)는 제3 색의 광(예를 들어, 청색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제2 색의 광(예를 들어, 녹색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있으며, 청색의 색재(Blue Colorant)를 포함할 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 파장 제어층(WLCL)의 제2 평탄화층(OC2) 상에 직접 배치됨으로써, 표시 장치(10)는 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께가 상대적으로 감소될 수 있다.
제3 보호층(PV3)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 덮을 수 있다. 제3 보호층(PV3)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 보호할 수 있다.
봉지층(TFE)은 컬러 필터층(CFL)의 제3 보호층(PV3) 상에 배치될 수 있다. 봉지층(TFE)은 적어도 하나의 무기막을 포함하여 산소 또는 수분이 침투되는 것을 방지할 수 있다. 또한, 봉지층(TFE)은 적어도 하나의 유기막을 포함하여 표시 장치(10)를 먼지와 같은 이물질로부터 보호할 수 있다.
반사 방지막(ARF)은 봉지층(TFE) 상에 배치될 수 있다. 반사 방지막(ARF)은 외부 광의 반사를 방지함으로써, 외부 광의 반사로 인한 시인성의 저하를 감소시킬 수 있다. 반사 방지막(ARF)은 표시 장치(10)의 상면을 보호할 수 있다. 반사 방지막(ARF)은 생략될 수 있다. 다른 예를 들어, 반사 방지막(ARF)은 편광 필름으로 대체될 수 있다.
연성 필름(FPCB)은 제1 기판(SUB1)의 하부에 배치될 수 있다. 연성 필름(FPCB)은 접착 부재(ADM)를 이용하여 제1 기판(SUB1)의 하면에 부착될 수 있다. 선택적으로, 접착 부재(ADM)는 생략될 수 있다. 연성 필름(FPCB)의 일측은 제1 컨택홀(CNT1)에 인접할 수 있다. 연성 필름(FPCB)은 상면 일측에 배치된 리드 전극(LDE)을 포함할 수 있다. 리드 전극(LDE)의 적어도 일부는 제1 컨택홀(CNT1)에 삽입될 수 있다. 연성 필름(FPCB)은 하면 타측에 배치된 표시 구동부(DIC)를 지지할 수 있다. 리드 전극(LDE)은 연성 필름(FPCB)의 하면에 배치된 리드 라인(미도시)을 통해 표시 구동부(DIC)에 전기적으로 연결될 수 있다. 리드 전극(LDE)은 연결 필름(ACF)을 통해 외부 신호 라인(FOL)에 전기적으로 연결될 수 있다. 연성 필름(FPCB)의 타측은 제1 기판(SUB1)의 하부에서 소스 회로 보드(미도시)에 연결될 수 있다. 연성 필름(FPCB)은 표시 구동부(DIC)의 신호를 표시층(DPL)에 전송할 수 있다.
연결 필름(ACF)은 연성 필름(FPCB)의 리드 전극(LDE)을 외부 신호 라인(FOL)의 하면에 부착시킬 수 있다. 연결 필름(ACF)의 일면은 제1 컨택홀(CNT1)에 의해 노출되는 외부 신호 라인(FOL)의 하면에 접촉되고, 연결 필름(ACF)의 타면은 리드 전극(LDE)에 접촉될 수 있다. 예를 들어, 연결 필름(ACF)은 이방성 도전 필름(Anisotropic Conductive Film)을 포함할 수 있다. 연결 필름(ACF)이 이방성 도전 필름을 포함하는 경우, 연결 필름(ACF)은 외부 신호 라인(FOL)과 리드 전극(LDE)이 접촉되는 영역에서 도전성을 가질 수 있고, 연성 필름(FPCB)을 외부 신호 라인(FOL)에 전기적으로 연결시킬 수 있다.
표시 구동부(DIC)는 집적 회로(Integrated Circuit, IC)일 수 있다. 예를 들어, 표시 구동부(DIC)는 타이밍 제어부의 데이터 제어 신호를 기초로 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환할 수 있고, 연성 필름(FPCB)을 통해 표시 영역(DA)의 데이터 라인에 공급할 수 있다. 다른 예를 들어, 표시 구동부(DIC)는 타이밍 제어부의 게이트 제어 신호를 기초로 게이트 신호를 생성할 수 있고, 연성 필름(FPCB)을 통해 표시 영역(DA)의 게이트 라인에 공급할 수 있다. 표시 장치(10)는 제1 기판(SUB1) 상에 배치된 외부 신호 라인(FOL)과 제1 기판(SUB1)의 하부에 배치된 연성 필름(FPCB)을 포함함으로써, 비표시 영역(NDA)의 면적을 최소화할 수 있다.
도 4는 일 실시예에 따른 표시 장치에 포함된 연성 필름 및 외부 신호 라인들을 나타낸 평면 배치도이다.
도 4를 참조하면, 표시 장치(10)는 제1 연성 필름(FPCB1), 제2 연성 필름(FPCB2), 복수의 수평 외부 신호 라인(GFL), 및 복수의 수직 외부 신호 라인(DFL)을 포함할 수 있다.
제1 연성 필름(FPCB1)은 표시 영역(DA)의 좌측에 배치될 수 있다. 수평 외부 신호 라인(GFL)은 표시 영역(DA)의 좌측 가장자리에 배치되어 제1 연성 필름(FPCB1)에 연결될 수 있다. 제1 연성 필름(FPCB1)은 제1 기판(SUB1)의 하부에 배치될 수 있고, 연결 필름(ACF)을 통해 수평 외부 신호 라인(GFL)에 접속될 수 있다. 예를 들어, 제1 연성 필름(FPCB1)은 게이트 구동부(미도시)로부터 수신된 게이트 신호를 수평 외부 신호 라인(GFL)을 통해 표시 영역(DA)의 게이트 라인에 공급할 수 있다.
제2 연성 필름(FPCB2)은 표시 영역(DA)의 하측에 배치될 수 있다. 수직 외부 신호 라인(DFL)은 표시 영역(DA)의 하측 가장자리에 배치되어 제2 연성 필름(FPCB2)에 연결될 수 있다. 제2 연성 필름(FPCB2)은 제1 기판(SUB1)의 하부에 배치될 수 있고, 연결 필름(ACF)을 통해 수직 외부 신호 라인(DFL)에 연결될 수 있다. 예를 들어, 제2 연성 필름(FPCB2)은 데이터 구동부(미도시)로부터 수신된 데이터 전압을 수직 외부 신호 라인(DFL)을 통해 표시 영역(DA)의 데이터 라인에 공급할 수 있다. 다른 예를 들어, 제2 연성 필름(FPCB2)은 전원 전압을 데이터 수직 외부 신호 라인(DFL)을 통해 표시 영역(DA)의 전압 라인에 공급할 수 있다. 또 다른 예를 들어, 제2 연성 필름(FPCB2)은 센싱 신호를 수직 외부 신호 라인(DFL)을 통해 표시 영역(DA)의 센싱 라인에 공급할 수도 있다.
제2 연성 필름(FPCB2)은 표시 장치(10)의 크기 또는 화소의 개수에 따라 복수 개로 형성될 수 있으나, 제2 연성 필름(FPCB2)의 개수는 도 4의 도시에 한정되지 않는다.
표시 장치(10)는 제1 기판(SUB1)의 하부에 배치된 제1 및 제2 연성 필름(FPCB1, FPCB2)과 표시 영역(DA)에 배치된 수평 외부 신호 라인(GFL) 및 수직 외부 신호 라인(DFL)을 포함함으로써, 비표시 영역(NDA)의 면적을 최소화할 수 있다.
도 5는 일 실시예에 따른 표시 장치의 화소들을 간략하게 나타내는 블록도이다.
도 5를 참조하면, 표시 장치(10)는 복수의 화소(SP) 및 복수의 배선을 포함할 수 있다. 상기 복수의 배선들은 상술한 회로층(TFTL)에 포함될 수 있다. 복수의 배선은 게이트 라인(GL), 데이터 라인(DL), 제1 전압 라인(VDL), 센싱 라인(SL), 수평 전압 라인(HVDL), 제2 전압 라인(VSL)을 포함할 수 있다. 상기 복수의 배선들은 수직 전압 라인(VVSL) 및 수평 전압 라인(HVDL)을 더 포함할 수 있다.
복수의 화소(SP)는 제1 내지 제3 화소(SP1, SP2, SP3)을 포함할 수 있다. 제1 내지 제3 화소(SP1, SP2, SP3) 각각은 게이트 라인(GL), 데이터 라인(DL), 제1 전압 라인(VDL), 제2 전압 라인(VSL), 및 센싱 라인(SL)에 연결될 수 있다.
데이터 라인(DL)은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2) 및 제3 데이터 라인(DL3)을 포함할 수 있다. 제1 데이터 라인(DL1)은 제1 화소(SP1)에 연결되고, 제2 데이터 라인(DL2)은 제2 화소(SP2)에 연결되며, 제3 데이터 라인(DL3)은 제3 화소(SP3)에 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
센싱 라인(SL)은 제2 방향(DR2)으로 연장될 수 있다. 센싱 라인(SL)은 제1 내지 제3 화소(SP1, SP2, SP3)와 연결될 수 있다.
제1 전압 라인(VDL)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 라인(VDL)은 센싱 라인(SL)과 제1 방향(DR1)으로 이격될 수 있다. 제1 전압 라인(VDL)은 제1 내지 제3 화소(SP1, SP2, SP3)와 연결될 수 있다.
수평 전압 라인(HVDL)은 제1 방향(DR1)으로 연장될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)과 교차하며, 상기 교차하는 영역에서 상기 제1 전압 라인(VDL)과 수평 전압 라인(HVDL)은 연결될 수 있다. 제1 전압 라인(VDL)은 수평 전압 라인(HVDL)에 연결될 수 있고, 수평 전압 라인(HVDL)에 구동 전압 또는 고전위 전압을 공급할 수 있다. 제1 전압 라인(VDL)은 화소(SP)에 구동 전압 또는 고전위 전압을 공급할 수 있다.
게이트 라인(GL)은 제1 방향(DR1)으로 연장될 수 있다. 게이트 라인(GL)은 제2 방향(DR2)으로 연장되며 서로 이격된 제1 및 제2 보조 게이트 라인(BGL1, BGL2)과 각각 연결될 수 있다. 게이트 라인(GL)은 제1 보조 게이트 라인(BGL1) 및 제2 보조 게이트 라인(BGL2)을 통해 제1 내지 제3 화소(SP1, SP2, SP3)와 연결될 수 있다.
제2 전압 라인(VSL)은 제1 방향(DR1)으로 연장될 수 있다. 제2 전압 라인(VSL)은 게이트 라인(GL)과 제2 방향(DR2)으로 이격될 수 있다. 제2 전압 라인(VSL)은 제1 내지 제3 화소(SP1, SP2, SP3)와 연결될 수 있다.
수직 전압 라인(VVSL)은 제2 방향(DR2)으로 연장될 수 있다. 수직 전압 라인(VVSL)은 제2 전압 라인(VSL)과 교차하며, 상기 교차하는 영역에서 상기 제2 전압 라인(VSL)과 수직 전압 라인(VVSL)은 연결될 수 있다. 수직 전압 라인(VVSL)은 제2 전압 라인(VSL)에 연결될 수 있고, 제2 전압 라인(VSL)에 저전위 전압을 공급할 수 있다.
데이터 라인(DL)은 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인(DL)은 센싱 라인(SL), 제1 전압 라인(VDL) 및 수직 전압 라인(VVSL)과 제1 방향(DR1)으로 이격될 수 있다.
제1 데이터 라인(DL1)은 제2 방향(DR2)으로 연장되며, 제1 화소(SP1)와 연결될 수 있다. 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)과 수직 전압 라인(VVSL) 사이에 배치될 수 있다. 제2 데이터 라인(DL2)은 제2 방향(DR2)으로 연장되며, 제2 화소(SP2)와 연결될 수 있다. 제3 데이터 라인(DL3)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 배치될 수 있다. 제3 데이터 라인(DL3)은 제2 방향(DR2)으로 연장되며, 제3 화소(SP3)와 연결될 수 있다.
도 6은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 5 및 도 6을 참조하면, 표시 장치(10)의 각 화소(SP)는 제1 내지 제3 트랜지스터(T1, T2, T3), 커패시터(CST), 및 발광 소자(ED)를 포함할 수 있다.
발광 소자(ED)는 제1 트랜지스터(T1)를 통해 공급되는 구동 전류에 따라 발광할 수 있다. 발광 소자(ED)의 발광량 또는 휘도는 구동 전류의 크기에 비례할 수 있다. 발광 소자(ED)는 무기 반도체를 포함하는 무기 발광 소자일 수 있다.
발광 소자(ED)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 라인(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 라인(VSL)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 라인(VDL)으로부터 발광 소자(ED)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 소자(ED)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제2 소스/드레인 전극에 연결되고, 제1 트랜지스터(T1)의 소스 전극은 발광 소자(ED)의 일 단에 연결되며, 제1 트랜지스터(T1)의 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 라인(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 게이트 라인(GL)에 연결되고, 제2 트랜지스터(T2)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 트랜지스터(T2)의 제1 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 게이트 라인(GL)의 게이트 신호에 의해 턴-온되어 센싱 라인(SL)을 제1 트랜지스터(T1)의 소스 전극에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 게이트 라인(GL)에 연결되고, 제3 트랜지스터(T3)의 제1 소스/드레인 전극은 센싱 라인(SL)에 연결되며, 제3 트랜지스터(T3)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제2 및 제3 트랜지스터들(T2, T3) 각각의 제1 소스/드레인 전극은 드레인 전극이고, 제2 소스/드레인 전극은 소스 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 소스 전극 사이에 형성된다. 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
제1 내지 제3 트랜지스터(T1, T2, T3) 각각은 박막 트랜지스터(Thin film transistor)로 형성될 수 있다. 도 6에서는 제1 내지 제3 트랜지스터(T1, T2, T3)가 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 트랜지스터(T1, T2, T3)가 P 타입 MOSFET으로 형성되거나, 제1 내지 제3 트랜지스터(T1, T2, T3) 중 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
도 7은 도 4의 A 영역을 확대한 일 예를 나타낸 평면 배치도이다.
도 7을 참조하면, 표시 장치(10)는 하부 도전층(110), 하부 금속층(120), 반도체층(130), 제1 도전층(140), 제2 도전층(150)을 포함할 수 있다.
하부 도전층(110)은 서로 이격된 복수의 외부 신호 라인(FOL)을 포함할 수 있다. 복수의 외부 신호 라인(FOL)은 제1 외부 신호 라인(FOL1), 제2 외부 신호 라인(FOL2), 제3 외부 신호 라인(FOL3), 및 제4 외부 신호 라인(FOL4)을 포함할 수 있다. 제1 내지 제4 외부 신호 라인(FOL1, FOL2, FOL3, FOL4)은 대체로 제2 방향(DR2)으로 연장되며, 일 단부가 하부 연결 패턴(CWP)과 중첩하도록 배치될 수 있다.
하부 금속층(120)은 하부 연결 패턴(CWP), 차광 패턴(BML), 수직 전압 라인(VVSL), 제1 전압 라인(VDL), 센싱 라인(SL) 및 데이터 라인(DL)을 포함할 수 있다. 하부 연결 패턴(CWP), 차광 패턴(BML), 수직 전압 라인(VVSL), 제1 전압 라인(VDL), 센싱 라인(SL) 및 데이터 라인(DL)은 서로 이격되도록 배치될 수 있다.
제1 전압 라인(VDL)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 라인(VDL)은 복수 개일 수 있으며, 제1 전압 라인(VDL)은 표시 영역(DA)의 화소의 열을 따라 배열될 수 있다.
센싱 라인(SL)은 제2 방향(DR2)으로 연장되며, 제1 전압 라인(VDL)과 제1 방향(DR1)으로 이격될 수 있다. 센싱 라인(SL)은 제1 전압 라인(VDL)의 좌측에 배치될 수 있다. 복수의 제1 전압 라인(VDL)은 제1 방향(DR1)으로 서로 이격될 수 있다. 센싱 라인(SL)은 표시 영역(DA)의 화소의 열을 따라 배열될 수 있다.
수직 전압 라인(VVSL)은 제2 방향(DR2)으로 연장되며, 제1 전압 라인(VDL) 및 센싱 라인(SL)과 제1 방향(DR1)으로 이격될 수 있다. 수직 전압 라인(VVSL)은 제1 전압 라인(VDL)을 사이에 두고 센싱 라인(SL)과 이격될 수 있다. 수직 전압 라인(VVSL)은 표시 영역(DA)의 화소의 열을 따라 배열될 수 있다.
데이터 라인(DL)은 제2 방향(DR2)으로 연장되며, 제1 전압 라인(VDL), 센싱 라인(SL) 및 수직 전압 라인(VVSL)과 제1 방향(DR1)으로 이격될 수 있다. 데이터 라인(DL)은 제1 전압 라인(VDL)과 수직 전압 라인(VVSL) 사이에 배치될 수 있다.
데이터 라인(DL)은 상술한 바와 같이, 제1 내지 제3 데이터 라인(DL1, DL2, DL3)을 포함할 수 있다. 제1 데이터 라인(DL1)은 제1 전압 라인(VDL)과 수직 전압 라인(VVSL) 사이에 배치되고, 제2 데이터 라인(DL2)은 제1 데이터 라인(DL1)과 수직 전압 라인(VVSL) 사이에 배치되며, 제3 데이터 라인(DL3)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 배치될 수 있다.
차광 패턴(BML)은 차광 패턴(BML)과 제1 데이터 라인(DL1) 사이에 배치될 수 있다. 차광 패턴(BML)은 복수 개일 수 있으며, 복수의 차광 패턴(BML) 각각은 복수의 화소(SP) 각각에 배치될 수 있다.
하부 연결 패턴(CWP)은 외부 신호 라인(FOL)의 일 단부와 중첩되도록 배치될 수 있다. 하부 연결 패턴(CWP)은 복수 개일 수 있다. 하부 연결 패턴(CWP)은 서로 이격된 제1 내지 제4 외부 신호 라인(FOL1, FOL2, FOL3, FOL4)의 일 단부 각각에 배치될 수 있다.
반도체층(130)은 제1 반도체 패턴(ACT1), 제2 반도체 패턴(ACT2), 제3 반도체 패턴(ACT3) 및 제4 반도체 패턴(ACT4)을 포함할 수 있다. 제1 반도체 패턴(ACT1), 제2 반도체 패턴(ACT2), 제3 반도체 패턴(ACT3) 및 제4 반도체 패턴(ACT4)은 서로 이격되도록 배치될 수 있다.
제1 반도체 패턴(ACT1)은 제1 전압 라인(VDL)과 차광 패턴(BML) 사이에 배치될 수 있다. 제1 반도체 패턴(ACT1)은 일 단부가 제1 전압 라인(VDL) 및 제2 도전층(150)의 제1 도전 패턴(CP1)과 중첩되고, 타 단부가 차광 패턴(BML) 및 제2 도전층(150)의 제3 도전 패턴(CP3)과 중첩되도록 배치될 수 있다. 제1 반도체 패턴(ACT1)은 복수 개일 수 있으며, 복수의 제1 반도체 패턴(ACT1) 각각은 복수의 화소(SP) 각각에 배치될 수 있다. 제1 반도체 패턴(ACT1)의 각 화소(SP)의 제1 트랜지스터(T1)의 반도체 패턴(ACT1)일 수 있다.
제2 반도체 패턴(ACT2)은 제1 반도체 패턴(ACT1)과 이격되도록 배치될 수 있다. 제2 반도체 패턴(ACT2)은 일 단부가 후술하는 제2 도전층(150)의 제4 도전 패턴(CP4)과 중첩되고, 타 단부가 데이터 라인(DL) 및 제2 도전층(150)의 제5 도전 패턴(CP5)과 중첩되도록 배치될 수 있다. 제2 반도체 패턴(ACT2)은 복수 개일 수 있으며, 복수의 제2 반도체 패턴(ACT2) 각각은 복수의 화소(SP) 각각에 배치될 수 있다. 제2 반도체 패턴(ACT2)의 각 화소(SP)의 제2 트랜지스터(T2)의 반도체 패턴(ACT2)일 수 있다.
제3 반도체 패턴(ACT3)은 제1 및 제2 반도체 패턴(ACT1, ACT2)과 이격되도록 배치될 수 있다. 제3 반도체 패턴(ACT3)은 일 단부가 센싱 라인(SL) 및 제2 도전층(150)의 제2 도전 패턴(CP2) 중첩되고, 타 단부가 제2 도전층(150)의 제3 도전 패턴(CP3)과 중첩되도록 배치될 수 있다. 제3 반도체 패턴(ACT3)은 복수 개일 수 있으며, 복수의 제3 반도체 패턴(ACT3) 각각은 복수의 화소(SP) 각각에 배치될 수 있다. 제3 반도체 패턴(ACT3)의 각 화소(SP)의 제3 트랜지스터(T3)의 반도체 패턴(ACT3)일 수 있다.
제4 반도체 패턴(ACT4)은 제1 내지 제3 반도체 패턴(ACT1, ACT2, ACT3)과 이격되도록 배치될 수 있다. 제4 반도체 패턴(ACT4)은 수평 전압 라인(HVDL)과 하부 연결 패턴(CWP) 사이에 배치될 수 있다. 제4 반도체 패턴(ACT4)은 일 단부가 제2 도전층(150)의 상부 연결 패턴(FCNP)과 중첩되고, 타 단부가 수평 전압 라인(HVDL)과 중첩되도록 배치될 수 있다. 제4 반도체 패턴(ACT4)은 복수 개일 수 있으며, 복수의 제4 반도체 패턴(ACT4) 각각은 복수의 외부 신호 라인(FOL) 또는 복수의 하부 연결 패턴(CWP) 각각에 대응되도록 배치될 수 있다. 제4 반도체 패턴(ACT4)은 후술하는 각 외부 신호 라인(FOL)의 제4 트랜지스터(TFT1, 도 12 참조)의 반도체 패턴(ACT4)일 수 있다.
제1 도전층(140)은 제1 게이트 패턴(GP1), 제2 게이트 패턴(GP2), 제1 보조 게이트 라인(BGL1), 및 제2 보조 게이트 라인(BGL2)을 포함할 수 있다. 제1 게이트 패턴(GP1), 제2 게이트 패턴(GP2), 제1 보조 게이트 라인(BGL1), 및 제2 보조 게이트 라인(BGL2)은 서로 이격되도록 배치될 수 있다.
제1 게이트 패턴(GP1)은 차광 패턴(BML)과 중첩되도록 배치될 수 있다. 제1 게이트 패턴(GP1)은 복수 개일 수 있으며, 복수의 제1 게이트 패턴(GP1) 각각은 복수의 화소(SP) 각각에 배치될 수 있다.
제2 게이트 패턴(GP2)은 제4 반도체 패턴(ACT4)의 일부 영역과 중첩되도록 배치될 수 있다. 제2 게이트 패턴(GP2)은 제4 반도체 패턴(ACT4)의 양 단부와 비중첩하고, 제4 반도체 패턴(ACT4)의 중심 영역과 중첩할 수 있다. 제2 게이트 패턴(GP2)은 복수 개일 수 있으며, 복수의 제2 게이트 패턴(GP2) 각각은 복수의 제4 반도체 패턴(ACT4) 각각에 대응되도록 배치될 수 있다. 제2 게이트 패턴(GP2)은 후술하는 각 외부 신호 라인(FOL)의 제4 트랜지스터(TFT1, 도 12 참조)의 게이트 전극(GP2)일 수 있다.
제1 보조 게이트 라인(BGL1)은 제1 데이터 라인(DL1)과 제1 게이트 패턴(GP1) 사이에 배치될 수 있다. 제1 보조 게이트 라인(BGL1)은 수평 전압 라인(HVDL)과 게이트 라인(GL) 사이에서 제2 방향(DR2)으로 연장될 수 있다. 제1 보조 게이트 라인(BGL1)은 복수의 제2 반도체 패턴(ACT2)의 일부 영역과 중첩될 수 있고, 제1 보조 게이트 라인(BGL1)의 일 단부는 게이트 라인(GL)과 중첩될 수 있다.
제2 보조 게이트 라인(BGL2)은 센싱 라인(SL)과 제1 전압 라인(VDL) 사이에 배치될 수 있다. 제2 보조 게이트 라인(BGL2)은 수평 전압 라인(HVDL)과 게이트 라인(GL) 사이에서 제2 방향(DR2)으로 연장될 수 있다. 제2 보조 게이트 라인(BGL2)은 복수의 제3 반도체 패턴(ACT3)의 일부 영역과 중첩될 수 있고, 제2 보조 게이트 라인(BGL2)의 일 단부는 게이트 라인(GL)과 중첩될 수 있다.
제2 도전층(150)은 제2 전압 라인(VSL), 수평 전압 라인(HVDL), 게이트 라인(GL), 상부 연결 패턴(FCNP), 제1 도전 패턴(CP1), 제2 도전 패턴(CP2), 제3 도전 패턴(CP3), 제4 도전 패턴(CP4) 및 제5 도전 패턴(CP5)을 포함할 수 있다. 제2 전압 라인(VSL), 수평 전압 라인(HVDL), 게이트 라인(GL), 상부 연결 패턴(FCNP), 제1 도전 패턴(CP1), 제2 도전 패턴(CP2), 제3 도전 패턴(CP3), 제4 도전 패턴(CP4) 및 제5 도전 패턴(CP5)은 서로 이격되도록 배치될 수 있다.
제2 전압 라인(VSL)은 제1 방향(DR1)으로 연장될 수 있다. 제2 전압 라인(VSL)은 수직 전압 라인(VVSL)과 교차할 수 있다. 제2 전압 라인(VSL)은 하부 연결 패턴(CWP)의 상측에 인접 배치될 수 있다. 제2 전압 라인(VSL)은 복수 개일 수 있고, 제2 방향(DR2)으로 서로 이격될 수 있다. 제2 전압 라인(VSL)은 표시 영역(DA)의 화소의 행을 따라 배열될 수 있다.
수평 전압 라인(HVDL)은 제1 방향(DR1)으로 연장될 수 있다. 수평 전압 라인(HVDL)은 제2 전압 라인(VSL)과 제2 방향(DR2)으로 이격될 수 있다. 수평 전압 라인(HVDL)은 제1 전압 라인(VDL)과 교차할 있다. 수평 전압 라인(HVDL)은 하부 연결 패턴(CWP)을 사이에 두고 제2 전압 라인(VSL)의 하측에 배치될 수 있다. 수평 전압 라인(HVDL)은 복수 개일 수 있고, 제2 방향(DR2)으로 서로 이격될 수 있다. 수평 전압 라인(HVDL)은 표시 영역(DA)의 화소의 행을 따라 배열될 수 있다.
게이트 라인(GL)은 제1 방향(DR1)으로 연장될 수 있다. 게이트 라인(GL)은 제2 전압 라인(VSL)과 수평 전압 라인(HVDL) 사이에 배치될 수 있다. 게이트 라인(GL)은 제2 전압 라인(VSL)의 상측에 인접 배치될 수 있다. 게이트 라인(GL)은 상술한 제1 보조 게이트 라인(BGL1)의 일 단부 및 제2 보조 게이트 라인(BGL2)의 일 단부와 각각 중첩할 수 있다.
상부 연결 패턴(FCNP)은 하부 연결 패턴(CWP) 및 제4 반도체층(ACT4)의 일 단부와 중첩할 수 있다. 또한, 상부 연결 패턴(FCNP)의 일부 영역은 센싱 라인(SL) 및 제1 내지 제3 데이터 라인(DL1, DL2, DL3) 중 하나와 중첩할 수 있다. 상부 연결 패턴(FCNP)은 복수 개일 수 있으며, 복수의 상부 연결 패턴(FCNP) 각각은 복수의 하부 연결 패턴(CWP) 각각에 대응되도록 배치될 수 있다.
제1 도전 패턴(CP1)은 제1 전압 라인(VDL)과 중첩 배치될 수 있다. 제1 도전 패턴(CP1)은 수평 전압 라인(HVDL)과 게이트 라인(GL) 사이에 배치될 수 있다. 제1 도전 패턴(CP1)은 수평 전압 라인(HVDL)과 게이트 라인(GL) 사이에서 제2 방향(DR2)으로 연장되되, 수평 전압 라인(HVDL) 및 게이트 라인(GL)과 각각 이격되도록 배치될 수 있다.
제2 도전 패턴(CP2)은 센싱 라인(SL)과 중첩 배치될 수 있다. 제2 도전 패턴(CP2)은 수평 전압 라인(HVDL)과 게이트 라인(GL) 사이에 배치될 수 있다. 제2 도전 패턴(CP2)은 수평 전압 라인(HVDL)과 게이트 라인(GL) 사이에서 제2 방향(DR2)으로 연장되되, 수평 전압 라인(HVDL) 및 게이트 라인(GL)과 각각 이격되도록 배치될 수 있다.
제3 도전 패턴(CP3)은 차광 패턴(BML) 및 제1 게이트 패턴(GP1)과 중첩 배치될 수 있다. 제3 도전 패턴(CP3)은 복수 개일 수 있으며, 복수의 제3 도전 패턴(CP3) 각각은 복수의 화소(SP) 각각에 배치될 수 있다.
제4 도전 패턴(CP4)은 제2 액티브 패턴(ACT2)의 일 단부 및 제1 게이트 패턴(GP1)의 일부와 중첩하도록 배치될 수 있다. 제4 도전 패턴(CP4)은 복수 개일 수 있으며, 복수의 제4 도전 패턴(CP4) 각각은 복수의 화소(SP) 각각에 배치될 수 있다.
제5 도전 패턴(CP5)은 제2 액티브 패턴(ACT2)의 타 단부 및 데이터 라인(DL)과 중첩하도록 배치될 수 있다. 제5 도전 패턴(CP5)은 복수 개일 수 있으며, 복수의 제5 도전 패턴(CP5) 각각은 복수의 화소(SP) 각각에 배치될 수 있다.
도 8은 도 7의 하부 도전층, 하부 금속층 및 제2 도전층의 상대적인 연결 관계를 나타낸 평면 배치도이다.
도 8을 참조하면, 제2 도전층(150)으로 형성된 복수의 패턴 또는 라인들은 컨택홀(CNT3n, n은 7이하의 자연수)을 통해 하부 도전층(110) 또는 하부 금속층(120)과 전기적으로 연결될 수 있다. 또한, 하부 금속층(120)은 제2 컨택홀(CNRT2)을 통해 하부 도전층(110)과 전기적으로 연결될 수 있다.
하부 연결 패턴(CWP)은 제2 컨택홀(CNT2)을 통해 외부 신호 라인(FOL)의 일 단부와 전기적으로 연결될 수 있다. 복수의 하부 연결 패턴(CWP)은 제1 내지 제4 하부 연결 패턴(CWP1, CWP2, CWP3, CWP4)을 포함할 수 있다. 제1 하부 연결 패턴(CWP1)은 제1 외부 신호 라인(FOL1)의 일 단부와 중첩되고, 제2 하부 연결 패턴(CWP2)은 제2 외부 신호 라인(FOL2)의 일 단부와 중첩되고, 제3 하부 연결 패턴(CWP3)은 제3 외부 신호 라인(FOL3)의 일 단부와 중첩되며, 제4 하부 연결 패턴(CWP4)은 제4 외부 신호 라인(FOL4)의 일 단부와 중첩될 수 있다. 제1 내지 제4 하부 연결 패턴(CWP1, CWP2, CWP3, CWP4)은 각각 제2 컨택홀(CNT2)을 통해 제1 내지 제4 외부 신호 라인(FOL1, FOL2, FOL3, FOL4)가 연결될 수 있다.
복수의 제2 전압 라인(VSL)과 복수의 수직 전압 라인(VVSL)은 교차할 수 있으며, 제2 전압 라인(VSL)과 수직 전압 라인(VVSL)은 상기 서로 교차하여 중첩되는 영역에서 제3 컨택홀(CNT31)을 통해 연결될 수 있다.
제1 전압 라인(VDL)과 복수의 수평 전압 라인(HVDL)은 교차할 수 있으며, 제1 전압 라인(VDL)과 수평 전압 라인(HVDL)은 상기 서로 교차하여 중첩되는 영역에서 제3 컨택홀(CNT32)을 통해 연결될 수 있다.
수평 전압 라인(HVDL)은 상부 연결 패턴(FCNP) 또는 하부 연결 패턴(CWP)과 인접한 영역에서 상측으로 돌출된 제2 보조 전극을 더 포함할 수 있다. 예를 들어, 제1 및 제2 하부 연결 패턴(CWP1, CWP2)의 하측에 인접 배치된 수평 전압 라인(HVDL)은 상측으로 돌출된 제2 보조 전극(AVE12, AVE22)을 포함할 수 있다. 또한, 제3 및 제4 하부 연결 패턴(CWP3, CWP4)의 하측에 인접 배치된 수평 전압 라인(HVDL)은 상측으로 돌출된 제2 보조 전극(AVE32, AVE42)을 포함할 수 있다.
제1 도전 패턴(CP1)은 제3 컨택홀(CNT33)을 통해 제1 전압 라인(VDL)과 연결될 수 있고, 제2 도전 패턴(CP2)은 다른 제3 컨택홀(CNT34)을 통해 센싱 라인(SL)과 연결될 수 있다.
차광 패턴(BML)은 제1 내지 제3 차광 패턴(BML1, BML2, BML3)을 포함할 수 있다. 제1 내지 제3 차광 패턴(BML1, BML2, BML3)은 서로 이격되어 배치될 수 있다. 예를 들어, 제1 내지 제3 차광 패턴(BML1, BML2, BML3)은 제2 방향(DR2)의 반대 방향(예를 들어, 하측 방향)을 따라 순차 배치될 수 있다. 제1 차광 패턴(BML1)은 제1 화소(SP1)의 차광 패턴(BML1)이고, 제2 차광 패턴(BML2)은 제2 화소(SP2)의 차광 패턴(BML2)이며, 제3 차광 패턴(BML3)은 제3 화소(SP3)의 차광 패턴(BML3)일 수 있다.
제3 도전 패턴(CP3)은 제1 화소(SP1)의 제3 도전 패턴(CP3_SP1), 제2 화소(SP2)의 제3 도전 패턴(CP3_SP2) 및 제3 화소(SP3)의 제3 도전 패턴(CP3_SP3)을 포함할 수 있다. 상기 제1 내지 제3 화소(SP1, SP2, SP3)에 각각 배치되는 제3 도전 패턴(CP3_SP1, CP3_SP2, CP3_SP3)은 서로 이격되어 배치될 수 있다.
제1 화소(SP1)의 제3 도전 패턴(CP3_SP1)은 제1 차광 패턴(BML1)과 중첩 배치되며 제3 컨택홀(CNT35_SP1)을 통해 서로 연결될 수 있다. 제2 화소(SP2)의 제3 도전 패턴(CP3_SP2)은 제2 차광 패턴(BML2)과 중첩 배치되며 제3 컨택홀(CNT35_SP2)을 통해 서로 연결될 수 있다. 제3 화소(SP3)의 제3 도전 패턴(CP3_SP3)은 제3 차광 패턴(BML3)과 중첩 배치되며 제3 컨택홀(CNT35_SP3)을 통해 서로 연결될 수 있다.
제4 도전 패턴(CP4)은 제1 화소(SP1)의 제4 도전 패턴(CP4_SP1), 제2 화소(SP2)의 제4 도전 패턴(CP4_SP2) 및 제3 화소(SP3)의 제4 도전 패턴(CP4_SP3)을 포함할 수 있다. 상기 제1 내지 제3 화소(SP1, SP2, SP3)에 각각 배치되는 제4 도전 패턴(CP4_SP1, CP4_SP2, CP4_SP3)은 서로 이격되어 배치될 수 있다.
제5 도전 패턴(CP5)은 제1 화소(SP1)의 제5 도전 패턴(CP5_SP1), 제2 화소(SP2)의 제5 도전 패턴(CP5_SP2) 및 제3 화소(SP3)의 제5 도전 패턴(CP5_SP3)을 포함할 수 있다. 상기 제1 내지 제3 화소(SP1, SP2, SP3)에 각각 배치되는 제5 도전 패턴(CP5_SP1, CP5_SP2, CP5_SP3)은 서로 이격되어 배치될 수 있다.
제1 화소(SP1)의 제5 도전 패턴(CP5_SP1)은 제3 컨택홀(CNT36_SP1)을 통해 제1 데이터 라인(DL1)과 연결되고, 제2 화소(SP2)의 제5 도전 패턴(CP5_SP2)은 다른 제3 컨택홀(CNT36_SP1)을 통해 제2 데이터 라인(DL2)과 연결되며, 제3 화소(SP3)의 제5 도전 패턴(CP5_SP3)은 또 다른 제3 컨택홀(CNT36_SP3)을 통해 제3 데이터 라인(DL3)과 연결될 수 있다.
상부 연결 패턴(FCNP)은 제1 내지 제4 상부 연결 패턴(FCNP1, FCNP2, FCNP3, FCNP4)을 포함할 수 있다. 제1 내지 제4 상부 연결 패턴(FCNP1, FCNP2, FCNP3, FCNP4)은 서로 이격되어 배치될 수 있다.
제1 상부 연결 패턴(FCNP1)은 제1 외부 신호 라인(FOL1) 및 제1 하부 연결 패턴(CWP1)과 중첩 배치될 수 있다. 제1 상부 연결 패턴(FCNP1)은 제1 더미 패턴(DMP1), 제1 연결 라인(FCNL1) 및 제1 보조 전극(AVE11)을 포함할 수 있다.
제1 더미 패턴(DMP1)은 제1 하부 연결 패턴(CWP1) 및 제2 컨택홀(CNT2)과 중첩 배치될 수 있다. 제1 연결 라인(FCNL1)은 제1 방향(DR1)으로 연장되어 제1 하부 연결 패턴(CWP1)의 일부 및 제3 데이터 라인(DL3)과 중첩될 수 있다. 제1 보조 전극(AVE11)은 하측에 배치되는 제2 보조 전극(AVE12)과 이격 대향할 수 있다.
제1 연결 라인(FCNL1)은 제3 컨택홀(CNT37_FL1)을 통해 제1 하부 연결 패턴(CWP1)과 연결되고, 또 다른 제3 컨택홀(CNT38_FL1)을 통해 제3 데이터 라인(DL3)과 연결될 수 있다. 제1 연결 라인(FCNL1)은 제1 하부 연결 패턴(CWP1)과 제3 데이터 라인(DL3)을 연결하는 역할을 할 수 있다.
제2 상부 연결 패턴(FCNP2)은 제2 외부 신호 라인(FOL2) 및 제2 하부 연결 패턴(CWP2)과 중첩 배치될 수 있다. 제2 상부 연결 패턴(FCNP2)은 제2 더미 패턴(DMP2), 제2 연결 라인(FCNL2) 및 제1 보조 전극(AVE21)을 포함할 수 있다.
제2 더미 패턴(DMP2)은 제2 하부 연결 패턴(CWP2) 및 제2 컨택홀(CNT2)과 중첩 배치될 수 있다. 제2 연결 라인(FCNL2)은 제1 방향(DR1)으로 연장되어 제2 하부 연결 패턴(CWP2)의 일부 및 센싱 라인(SL)과 중첩될 수 있다. 제1 보조 전극(AVE21)은 하측에 배치되는 제2 보조 전극(AVE22)과 이격 대향할 수 있다.
제2 연결 라인(FCNL2)은 제3 컨택홀(CNT37_FL2)을 통해 제2 하부 연결 패턴(CWP2)과 연결되고, 또 다른 제3 컨택홀(CNT38_FL2)을 통해 센싱 라인(SL)과 연결될 수 있다. 제2 연결 라인(FCNL2)은 제2 하부 연결 패턴(CWP2)과 센싱 라인(SL)을 연결하는 역할을 할 수 있다.
제3 및 제4 상부 연결 패턴(FCNP3, FCNP4)은 제1 상부 연결 패턴(FCNP1)과 대체로 유사하되, 제3 상부 연결 패턴(FCNP3)의 제3 연결 라인(FCNL3)은 제1 데이터 라인(DL1)과 중첩되고, 제4 상부 연결 패턴(FCNP4)의 제4 연결 라인(FCNL4)은 제2 데이터 라인(DL2)과 중첩될 수 있다.
제3 연결 라인(FCNL3)은 제3 컨택홀(CNT37_FL3)을 통해 제3 하부 연결 패턴(CWP3)과 연결되고, 또 다른 제3 컨택홀(CNT38_FL3)을 통해 제1 데이터 라인(DL1)과 연결될 수 있다. 제3 연결 라인(FCNL3)은 제3 하부 연결 패턴(CWP3)과 제1 데이터 라인(DL1)을 연결하는 역할을 할 수 있다. 이와 유사하게, 제4 연결 라인(FCNL4)은 제3 컨택홀(CNT37_FL4)을 통해 제4 하부 연결 패턴(CWP4)과 연결되고, 또 다른 제3 컨택홀(CNT38_FL4)을 통해 제2 데이터 라인(DL2)과 연결될 수 있다. 제4 연결 라인(FCNL4)은 제4 하부 연결 패턴(CWP4)과 제2 데이터 라인(DL2)을 연결하는 역할을 할 수 있다.
도 9는 도 7의 반도체층, 제1 도전층 및 제2 도전층의 상대적인 연결 관계를 나타낸 평면 배치도이다.
도 9를 참조하면, 제2 도전층(150)으로 형성된 복수의 패턴 또는 라인들은 컨택홀(CNT4n, n은 3이하의 자연수)을 통해 제1 도전층(140)과 전기적으로 연결될 수 있다. 또한, 제2 도전층(150)으로 형성된 복수의 패턴 또는 라인들은 컨택홀(CNT5n, n은 8이하의 자연수)을 통해 반도체층(130)과 전기적으로 연결될 수 있다.
구체적으로, 게이트 라인(GL)은 제1 보조 게이트 라인(BGL1), 및 제2 보조 게이트 라인(BGL2)과 연결될 수 있다. 구체적으로, 게이트 라인(GL)은 제4 컨택홀(CTN41)을 통해 제2 보조 게이트 라인(BGL2)과 연결되고, 다른 제4 컨택홀(CTN42)을 통해 제1 보조 게이트 라인(BGL1)과 연결될 수 있다.
제1 게이트 패턴(GP1)은 제1 화소(SP1)의 게이트 패턴(GP1_SP1), 제2 화소(SP2)의 게이트 패턴(GP1_SP2), 및 제3 화소(SP3)의 게이트 패턴(GP1_SP3)을 포함할 수 있다.
제1 화소(SP1)의 게이트 패턴(GP1_SP1)은 제1 화소(SP1)의 제3 도전 패턴(CP3_SP1) 및 제1 화소(SP1)의 제4 도전 패턴(CP4_SP1)과 중첩할 수 있다. 제2 화소(SP2)의 게이트 패턴(GP1_SP2)은 제2 화소(SP2)의 제3 도전 패턴(CP3_SP2) 및 제2 화소(SP2)의 제4 도전 패턴(CP4_SP2)과 중첩할 수 있다. 제3 화소(SP3)의 게이트 패턴(GP1_SP3)은 제3 화소(SP3)의 제3 도전 패턴(CP3_SP3) 및 제3 화소(SP3)의 제4 도전 패턴(CP4_SP3)과 중첩할 수 있다.
제1 화소(SP1)의 제4 도전 패턴(CP4_SP1)은 제4 컨택홀(CNT43_SP1)을 통해 제1 화소(SP1)의 게이트 패턴(GP1_SP1)과 연결될 수 있다. 제2 화소(SP2)의 제4 도전 패턴(CP4_SP2)은 제4 컨택홀(CNT43_SP2)을 통해 제2 화소(SP2)의 게이트 패턴(GP1_SP2)과 연결될 수 있다. 제3 화소(SP3)의 제4 도전 패턴(CP4_SP3)은 제4 컨택홀(CNT43_SP3)을 통해 제3 화소(SP3)의 게이트 패턴(GP1_SP3)과 연결될 수 있다.
복수의 제2 게이트 패턴(GP2_FL1, GP2_FL2, GP2_FL3, GP2_FL4)은 복수의 제4 반도체 패턴(ACT4_FL1, ACT4_FL2, ACT4_FL3, ACT4_FL4) 각각에 대응되도록 배치될 수 있다.
제1 도전 패턴(CP1)은 제1 내지 제3 화소(SP1, SP2, SP3)의 각 제1 반도체 패턴(ACT1_SP1, ACT1_SP2, ACT1_SP3)의 일 단부와 중첩되며, 제5 컨택홀(CNT51)을 통해 서로 전기적으로 연결될 수 있다.
제2 도전 패턴(CP2)은 제1 내지 제3 화소(SP1, SP2, SP3)의 각 제3 반도체 패턴(ACT3_SP1, ACT3_SP2, ACT3_SP3)의 일 단부와 중첩되며, 제5 컨택홀(CNT55)을 통해 서로 전기적으로 연결될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3)의 각 제3 도전 패턴(CP3_SP1, CP3_SP2, CP3_SP3)은 제5 컨택홀(CNT52)을 통해 제1 내지 제3 화소(SP1, SP2, SP3)의 각 제1 반도체 패턴(ACT1_SP1, ACT1_SP2, ACT1_SP3)의 타 단부와 연결될 수 있다. 또한, 제1 내지 제3 화소(SP1, SP2, SP3)의 각 제3 도전 패턴(CP3_SP1, CP3_SP2, CP3_SP3)은 다른 제5 컨택홀(CNT56)을 통해 제1 내지 제3 화소(SP1, SP2, SP3)의 각 제3 반도체 패턴(ACT3_SP1, ACT3_SP2, ACT3_SP3)의 타 단부와 연결될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3)의 각 제4 도전 패턴(CP4_SP1, CP4_SP2, CP4_SP3)은 제5 컨택홀(CNT53)을 통해 제1 내지 제3 화소(SP1, SP2, SP3)의 각 제2 반도체 패턴(ACT2_SP1, ACT2_SP2, ACT2_SP3)의 일 단부와 연결될 수 있다.
제1 내지 제3 화소(SP1, SP2, SP3)의 각 제5 도전 패턴(CP5_SP1, CP5_SP2, CP5_SP3)은 제5 컨택홀(CNT54)을 통해 제1 내지 제3 화소(SP1, SP2, SP3)의 각 제2 반도체 패턴(ACT2_SP1, ACT2_SP2, ACT2_SP3)의 타 단부와 연결될 수 있다.
제1 내지 제4 연결 패턴(FCNP1, FCNP2, FCNP3, FCNP4)의 각 제1 보조 전극(AVE11, AVE21, AVE31, AVE4)은 제5 컨택홀(CNT57)을 통해 복수의 제4 반도체 패턴(ACT4_FL1, ACT4_FL2, ACT4_FL3, ACT4_FL4)의 일 단부 각각에 연결될 수 있다.
복수의 제2 보조 전극(AVE12, AVE22, AVE32, AVE42)은 제5 컨택홀(CNT58)을 통해 복수의 제4 반도체 패턴(ACT4_FL1, ACT4_FL2, ACT4_FL3, ACT4_FL4)의 타 단부 각각에 연결될 수 있다.
도 10은 도 7의 C 영역을 확대한 일 예를 나타낸 평면 배치도이다.
이하, 도 10을 참조하여 제1 외부 신호 라인(FOL1), 제1 하부 연결 패턴(CWP1), 제1 상부 연결 패턴(FCNP1) 및 제2 전압 라인(VSL) 사이의 상대적인 평면 배치 관계에 대하여 설명하기로 한다.
한편, 도 10에서는 제1 외부 신호 라인(FOL1), 제1 하부 연결 패턴(CWP1) 및 제1 상부 연결 패턴(FCNP1) 사이의 평면 배치 관계는 제2 내지 제4 외부 신호 라인(FOL2, FOL3, FOL4), 제2 내지 제4 하부 연결 패턴(CWP2, CWP3, CWP4) 및 제2 내지 제4 상부 연결 패턴(FCNP2, FCNP3, FCNP4)과 전기적으로 연결되는 배선에서 차이가 있을 뿐, 이들 사이의 평면 배치 관계와 실질적으로 동일할 수 있다. 따라서, 제2 내지 제4 외부 신호 라인(FOL2, FOL3, FOL4), 제2 내지 제4 하부 연결 패턴(CWP2, CWP3, CWP4) 및 제2 내지 제4 상부 연결 패턴(FCNP2, FCNP3, FCNP4) 사이의 평면 배치 관계는 제1 외부 신호 라인(FOL1), 제1 하부 연결 패턴(CWP1) 및 제1 상부 연결 패턴(FCNP1) 사이의 평면 배치 관계에 대한 설명으로 대체하기로 한다.
댐 패턴(DAM)은 평면상 제2 컨택홀(CNT2)의 인접 영역에 배치될 수 있다. 댐 패턴(DAM)은 제2 컨택홀(CNT2)과 제2 전압 라인(VSL) 사이에 배치되어 제1 방향(DR1)으로 연장될 수 있다. 제2 전압 라인(VSL)이 제2 컨택홀(CNT2)의 상측에 인접 배치되는 예시적인 실시예에서, 댐 패턴(DAM)은 제2 컨택홀(CNT2)의 상측에 인접 배치될 수 있다. 한편, 댐 패턴(DAM)은 제2 컨택홀(CNT2)과 비중첩할 수 있다.
제2 전압 라인(VSL)과 제1 연결 라인(FCNL1)은 제2 컨택홀(CNT2)과 인접하여 배치될 수 있다. 제2 전압 라인(VSL)은 제2 컨택홀(CNT2)의 상측에 인접 배치되며, 제1 연결 라인(FCNL1)은 제2 컨택홀(CNT2)의 하측에 인접 배치될 수 있다. 제2 전압 라인(VSL)과 제1 연결 라인(FCNL1)은 댐 패턴(DAM)을 사이에 두고 제2 방향(DR2)으로 서로 이격될 수 있다.
제2 전압 라인(VSL)은 제1 방향(DR1)으로 연장되어, 제3 컨택홀(CNT31)을 통해 수직 전압 라인(VVSL)과 전기적으로 연결될 수 있다.
제1 연결 라인(FCNL1)은 제1 방향(DR1)으로 연장되어, 제3 데이터 라인(DL3) 및 제1 하부 연결 패턴(CWP1)과 중첩할 수 있다. 제1 연결 라인(FCNL1)은 제3 컨택홀(CNT38)을 통해 제3 데이터 라인(DL3)과 연결되고, 다른 컨택홀(CNT37)을 통해 제1 하부 연결 패턴(CWP1)과 연결될 수 있다. 즉, 제1 연결 라인(FCNL1)은 제3 데이터 라인(DL3)과 제1 하부 연결 패턴(CWP1)을 연결할 수 있다.
제1 더미 패턴(DMP1)은 제1 연결 라인(FCNL1)과 제2 전압 라인(VSL) 사이에 배치될 수 있다. 일 실시예에서, 제1 더미 패턴(DMP1)은 제1 연결 라인(FCNL1)과 일체화되어 하나의 제1 상부 연결 패턴(FCNP1)을 형성할 수 있다.
제1 더미 패턴(DMP1)은 댐 패턴(DAM)을 사이에 두고 제2 전압 라인(VSL)과 이격될 수 있다. 댐 패턴(DAM)의 제1 방향(DR1)의 폭은 제1 더미 패턴(DMP1)의 제1 방향(DR1)의 폭보다 클 수 있다. 댐 패턴(DAM)의 제1 방향(DR1)의 폭이 제1 더미 패턴(DMP1)의 제1 방향(DR1)의 폭보다 크게 형성됨으로써, 동일한 도전층으로 형성되는 제1 더미 패턴(DMP1)과 제2 전압 라인(VSL)을 형성하는 패턴화 공정에서 제1 더미 패턴(DMP1)과 제2 전압 라인(VSL)이 합선되는 것을 방지할 수 있다.
도 11는 도 10의 I-I'선을 따라 자른 일 예를 나타낸 단면도이다.
도 11 및 도 12를 참조하면, 하부 도전층(110)은 제1 배리어 절연막(BIL1) 상에 배치될 수 있다. 하부 도전층(110)은 서로 이격된 제1 및 제4 외부 신호 라인(FOL1, FOL4)를 포함할 수 있다.
제2 배리어 절연막(BIL2)은 하부 도전층(110)이 배치된 제1 배리어 절연막(BIL1) 상에 배치될 수 있다. 제2 배리어 절연막(BIL2)은 제1 외부 신호 라인(FOL1)의 상면의 일부를 노출하는 홀을 포함할 수 있다.
제2 기판(SUB2)은 제2 배리어 절연막(BIL2) 상에 배치될 수 있다. 제2 기판(SUB2)은 제2 기판(SUB2)을 관통하며, 제1 외부 신호 라인(FOL1)의 상면의 일부를 노출하는 홀을 포함할 수 있다. 상기 제2 기판(SUB2)이 포함하며, 제1 외부 신호 라인(FOL1)의 일부를 노출하는 홀은 제2 배리어 절연막(BIL2)이 포함하는 홀과 중첩할 수 있다.
제3 배리어 절연막(BIL3)은 제2 기판(SUB2) 상에 배치될 수 있다. 제3 배리어 절연막(BIL3)은 제2 기판(SUB2)의 상면 및 홀을 정의하는 측벽을 덮도록 배치될 수 있다. 제2 기판(SUB2)은 제2 배리어 절연막(BIL2) 및 제3 배리어 절연막(BIL3)에 의해 밀봉될 수 있다.
한편, 제2 배리어 절연막(BIL2), 제2 기판(SUB2) 및 제3 배리어 절연막(BIL3)은 제2 배리어 절연막(BIL2), 제2 기판(SUB2) 및 제3 배리어 절연막(BIL3)을 관통하는 제2 컨택홀(CNT2)을 포함할 수 있다. 제2 컨택홀(CNT2)은 평면상 제1 외부 신호 라인(FOL1)의 일 단부와 중첩하며, 제1 외부 신호 라인(FOL1)의 상면을 노출할 수 있다.
하부 금속층(120)은 제3 배리어 절연막(BIL3) 상에 배치될 수 있다. 하부 금속층(120)은 제1 하부 연결 패턴(CWP1), 제1 데이터 라인(DL1), 제3 데이터 라인(DL3)을 포함할 수 있다.
제1 하부 연결 패턴(CWP1)은 제2 기판(SUB2)의 상면 및 제2 컨택홀(CNT2)을 정의하는 제2 기판(SUB2)의 측벽과 중첩하는 제3 배리어 절연막(BIL3) 상에 배치될 수 있다. 제1 하부 연결 패턴(CWP1)은 제2 컨택홀(CNT2)을 통해 제1 외부 신호 라인(FOL1)의 상면과 연결될 수 있다.
제1 데이터 라인(DL1) 및 제3 데이터 라인(DL3)은 제2 기판(SUB2)의 상면과 중첩하는 제3 배리어 절연막(BIL3) 상에 배치될 수 있다.
버퍼층(BF)은 하부 금속층(120) 상에 배치될 수 있다. 버퍼층(BF)은 제1 하부 연결 패턴(CWP1)의 일부를 노출하는 제3 컨택홀(CNT37_FL1) 및 제3 데이터 라인(DL3)의 일부를 노출하는 또 다른 제3 컨택홀(CNT38_FL1)을 포함할 수 있다.
게이트 절연막(GI)은 버퍼층(BF) 상에 배치될 수 있다. 게이트 절연막(GI)은 제2 컨택홀(CNT2)의 인접 영역에서 제1 영역(GI_A), 제2 영역(GI_B) 및 제3 영역(GI_C)을 포함할 수 있다. 게이트 절연막(GI)의 제1 영역(GI_A)은 제 데이터 라인(DL1) 및 제3 데이터 라인(DL3)을 덮도록 배치될 수 있다. 게이트 절연막(GI)의 제2 영역(GI_B)은 평면상 제2 전압 라인(VSL)과 제2 컨택홀(CNT2) 사이에 배치될 수 있다. 게이트 절연막(GI)의 제3 영역(GI_C)은 제2 컨택홀(CNT2)이 구획하는 영역 내에 배치될 수 있다.
층간 절연막(ILD)은 게이트 절연막(GI) 상에 배치될 수 있다. 층간 절연막(ILD)은 제2 컨택홀(CNT2)의 인접 영역에서 제1 영역(ILD_A), 제2 영역(ILD_B) 및 제3 영역(ILD_C)을 포함할 수 있다.
층간 절연막(ILD)의 제1 영역(ILD_A)은 게이트 절연막(GI)의 제1 영역(GI_A)과 중첩하고, 층간 절연막(ILD)의 제2 영역(ILD_B)은 게이트 절연막(GI)의 제2 영역(GI_B)과 중첩하며, 층간 절연막(ILD)의 제3 영역(ILD_C)은 게이트 절연막(GI)의 제3 영역(GI_C)과 중첩할 수 있다.
층간 절연막(ILD)의 제1 영역(ILD_A) 및 게이트 절연막(GI)의 제1 영역(GI_A)은 버퍼층(BF)과 함께 제3 데이터 라인(DL3)의 일부를 노출하는 제3 컨택홀(CNT38_FL1)을 포함할 수 있다.
층간 절연막(ILD)의 제2 영역(ILD_B) 및 게이트 절연막(GI)의 제2 영역(GI_B)은 댐 패턴(DAM)을 구성할 수 있다. 따라서, 댐 패턴(DAM)의 높이(d3)는 게이트 절연막(GI)의 두께(d1)와 층간 절연막(ILD)의 두께(d2)의 합과 같을 수 있다. 댐 패턴(DAM)을 게이트 절연막(GI)의 일부 및 층간 절연막(ILD)의 일부를 패턴화하여 형성함으로써, 댐 패턴(DAM)은 소정의 높이(d3)를 가질 수 있다. 댐 패턴(DAM)은 후술하는 바와 같이 제2 도전층(150)의 패턴화하는 공정에서 이용되는 포토레지스트층의 두께를 조절하여, 제2 기판(SUB2)을 관통하는 제2 컨택홀(CNT2)에 구획된 영역에 잔류할 수 있는 포토레지스트층에 의해 제2 전압 라인(VSL)과 제1 연결 패턴(FCNL1)이 합선되는 것을 방지하는 역할을 할 수 있다.
층간 절연막(ILD)의 제3 영역(ILD_C) 및 게이트 절연막(GI)의 제3 영역(GI_C)은 제2 컨택홀(CTN2)에 의해 구획되는 영역 내에 배치될 수 있다. 층간 절연막(ILD)의 제3 영역(ILD_C) 및 게이트 절연막(GI)의 제3 영역(GI_C)은 제2 기판(SUB2)의 측벽에 의해 둘러싸일 수 있다.
본 실시예에서, 댐 패턴(DAM)을 층간 절연막(ILD_B) 및 게이트 절연막(GI_B)을 패턴화하여 형성함으로써 추가적인 층을 형성하는 공정이 생략되어 표시 장치(10)의 제조 공정 효율이 개선될 수 있다.
제2 도전층(150)은 층간 절연막(ILD_B) 및 게이트 절연막(GI_B)이 형성된 버퍼층(BF) 상에 배치될 수 있다. 제2 도전층(150)은 제2 전압 라인(VSL)과 제1 상부 연결 패턴(FCNP1)을 포함할 수 있다. 일 실시예에서, 제2 전압 라인(VSL)과 제1 상부 연결 패턴(FCNP1)은 동일한 층에 형성되고, 동일 물질을 포함할 수 있다. 또한, 제2 전압 라인(VSL)과 제1 상부 연결 패턴(FCNP1)은 하나의 마스크 공정을 통해 형성될 수 있다.
제2 전압 라인(VSL)은 댐 패턴(DAM)의 상측에 인접 배치될 수 있다. 제2 전압 라인(VSL)은 버퍼층(BF) 상에 배치될 수 있다. 이에 제한되는 것은 아니나, 제2 전압 라인(VSL)은 버퍼층(BF)의 상면에 직접 배치될 수 있다. 제2 전압 라인(VSL)이 댐 패턴(DAM)과 이격 되도록 배치됨으로써, 제2 전압 라인(VSL)은 층간 절연막(ILD) 및 게이트 절연막(GI)과 제3 방향(DR3)으로 비중첩할 수 있다.
제1 상부 연결 패턴(FCNP1)은 댐 패턴(DAM)의 하측에 인접 배치될 수 있다. 제1 상부 연결 패턴(FCNP1)은 제2 컨택홀(CNT2)과 중첩하는 영역으로부터 제3 데이터 라인(DL3)이 배치되는 영역까지 연장될 수 있다.
제1 더미 패턴(DMP1)은 제2 컨택홀(CNT2)과 중첩 배치될 수 있다. 제1 더미 패턴(DMP1)은 제2 컨택홀(CNT2)과 중첩되는 영역에서 층간 절연막(ILD)의 제3 영역(ILD_C)과 중첩 배치될 수 있다. 제1 더미 패턴(DMP1)은 제2 컨택홀(CNT2)의 인접 영역에서 층간 절연막(ILD)의 제3 영역(ILD_C)이 노출하는 버퍼층(BF) 상에 일부 배치될 수 있다.
제1 연결 라인(FCNL1)은 제1 더미 패턴(DMP1)으로부터 연장되어 일체화될 수 있다. 제1 연결 라인(FCNL1)은 버퍼층(BF)을 관통하는 제3 컨택홀(CNT37_FL1)이 노출하는 제1 하부 연결 패턴(CWP1)과 연결될 수 있다. 또한, 제1 연결 라인(FCNL1)은 층간 절연막(ILD)의 제1 영역(ILD_A), 게이트 절연막(GI)의 제1 영역(GI_A) 및 버퍼층(BF)을 관통하는 제3 컨택홀(CNT38_FL1)이 노출하는 제3 데이터 라인(DL3)과 연결될 수 있다.
제1 외부 신호 라인(FOL1)은 제1 하부 연결 패턴(CWP1)을 통해 제1 연결 라인(FCNL1)과 연결되고, 제1 연결 라인(FCNL1)을 통해 제3 데이터 라인(DL1)에 데이터 신호를 전달할 수 있다.
제2 전압 라인(VSL)과 제1 연결 라인(FCNL1)을 댐 패턴(DAM)을 사이에 두고 이격되도록 형성함으로써, 표시 장치(10)의 제조 공정 중 데이터 라인(DL)에 데이터 신호를 전달하는 연결 라인(FCNL)과 제2 전압 라인(VSL)이 서로 합선되는 것을 방지할 수 있다.
도 12는 도 7 내지 도 9의 II-II'선을 따라 자른 일 예를 나타낸 단면도이다.
도 7 내지 도 9을 표시 장치(10)는 복수의 제4 트랜지스터(TFT1)를 더 포함할 수 있다. 복수의 제4 트랜지스터(TFT1)는 평면상 하부 연결 패턴(CWP)의 하측에 인접하여 배치될 수 있다. 구체적으로, 복수의 제4 트랜지스터(TFT1)는 제1 내지 제4 하부 연결 패턴(CWP1, CWP2, CWP3, CWP4)의 하측에 각각 배치될 수 있다. 한편, 도 12에는 복수의 제4 트랜지스터(TFT1) 중 제1 하부 연결 패턴(CWP1)의 하측에 배치된 제4 트랜지스터(TFT1)를 예시적으로 도시하고 있다.
도 7 내지 도 9 및 도 12을 참조하면, 버퍼층(BF)은 제1 하부 연결 패턴(CWP1)이 배치된 제3 배리어 절연막(BIL3) 상에 배치될 수 있다. 버퍼층(BF)은 제1 하부 연결 패턴(CWP1)의 상면의 일부를 노출하는 컨택홀(CNT37_FL1)을 포함할 수 있다.
제4 트랜지스터(TFT1)는 평면상 제1 하부 연결 패턴(CWP1)의 하측에서 버퍼층(BF) 상에 배치될 수 있다. 제4 트랜지스터(TFT1)는 외부 신호 라인(FOL)(도면에서 제1 외부 신호 라인(FOL1))과 수평 전압 라인(HVDL) 사이에 전기적으로 연결될 수 있다.
제4 트랜지스터(TFT1)는 반도체 패턴(ACT4-FL1), 게이트 전극(GP2_FL1), 드레인 전극(AVE11), 소스 전극(AVE12)을 포함할 수 있다. 본 명세서에서, 제4 트랜지스터(TFT1)의 게이트 전극(GP2_FL1)은 제2 게이트 패턴(GP2_FL1)으로, 제4 트랜지스터(TFT1)의 드레인 전극(AVE11)은 제1 보조 전극(AVE11)으로 제4 트랜지스터(TFT1)의 소스 전극(AVE12)은 제2 보조 전극(AVE12)으로 지칭될 수도 있다.
제4 트랜지스터(TFT1)의 반도체 패턴(ACT4-FL1)은 버퍼층(BF) 상에 배치될 수 있다. 제4 트랜지스터(TFT1)의 반도체 패턴(ACT4-FL1)은 반도체층(130)에 배치될 수 있다.
게이트 절연막(GI)은 제4 트랜지스터(TFT1)의 반도체 패턴(ACT4-FL1)이 배치된 버퍼층(BF) 상에 배치될 수 있다. 게이트 절연막(GI)은 버퍼층(BF)과 함께 제1 하부 연결 패턴(CWP1)의 상면의 일부를 노출할 수 있다.
제4 트랜지스터(TFT1)의 게이트 전극(GP2_FL1)은 게이트 절연막(GI) 상에 배치될 수 있다. 제4 트랜지스터(TFT1)의 게이트 전극(GP2_FL1)은 제4 트랜지스터(TFT1)의 반도체 패턴(ACT4-FL1)의 일부와 중첩배치될 수 있다. 제4 트랜지스터(TFT1)의 게이트 전극(GP2_FL1)은 제1 도전층(140)에 배치될 수 있다.
층간 절연막(ILD)은 제4 트랜지스터(TFT1)의 게이트 전극(GP2_FL1)이 배치된 게이트 절연막(GI) 상에 배치될 수 있다. 층간 절연막(ILD)은 버퍼층(BF) 및 게이트 절연막(GI)과 함께 제1 하부 연결 패턴(CWP1)의 상면의 일부를 노출할 수 있다.
제4 트랜지스터(TFT1)의 드레인 전극(AVE11) 및 소스 전극(AVE12)은 층간 절연막(ILD) 상에 배치될 수 있다. 제4 트랜지스터(TFT1)의 드레인 전극(AVE11) 및 소스 전극(AVE12)은 서로 이격될 수 있다. 제4 트랜지스터(TFT1)의 드레인 전극(AVE11) 및 소스 전극(AVE12)은 제2 도전층(150)에 배치될 수 있다.
제4 트랜지스터(TFT1)의 드레인 전극(AVE11)은 제4 트랜지스터(TFT1)의 반도체 패턴(ACT4-FL1)의 일 단에 중첩될 수 있다. 제4 트랜지스터(TFT1)의 드레인 전극(AVE11)은 층간 절연막(ILD) 및 게이트 절연막(GI)을 관통하는 컨택홀(CNT57)을 통해 제4 트랜지스터(TFT1)의 일 단과 전기적으로 연결할 수 있다.
제4 트랜지스터(TFT1)의 드레인 전극(AVE11)은 제1 연결 라인(FCNL1)과 일체화되어 하나의 패턴을 형성할 수 있다. 즉, 제4 트랜지스터(TFT1)의 드레인 전극(AVE11)은 제1 상부 연결 패턴(FCNP1)의 일부 영역일 수 있다. 제1 연결 라인(FCNL1)은 버퍼층(BF)을 관통하는 컨택홀(CNT37_FL1)을 통해 제1 하부 연결 패턴(CWP1)과 전기적으로 연결될 수 있고, 제4 트랜지스터(TFT1)의 드레인 전극(AVE11)은 제1 연결 라인(FCNL1)을 통해 제1 하부 연결 패턴(CWP1)과 전기적으로 연결될 수 있다. 이에 따라, 제4 트랜지스터(TFT1)의 드레인 전극(AVE11)은 제1 연결 라인(FCNL1) 및 제1 하부 연결 패턴(CWP1)을 통해 제1 외부 신호 라인(FOL1)과 전기적으로 연결될 수 있다. 따라서, 외부 신호 라인(FOL)과 제4 트랜지스터(TFT1)는 제4 트랜지스터(TFT1)의 드레인 전극(AVE11)을 통해 전기적으로 연결될 수 있다.
제4 트랜지스터(TFT1)의 소스 전극(AVE12)은 제4 트랜지스터(TFT1)의 반도체 패턴(ACT4-FL1)의 타 단에 중첩될 수 있다. 제4 트랜지스터(TFT1)의 소스 전극(AVE12)은 층간 절연막(ILD) 및 게이트 절연막(GI)을 관통하는 컨택홀(CNT58)을 통해 제4 트랜지스터(TFT1)의 타 단과 전기적으로 연결할 수 있다.
제4 트랜지스터(TFT1)의 소스 전극(AVE12)은 수평 전압 라인(HVDL)과 일체화되도록 형성될 수 있다. 따라서, 제4 트랜지스터(TFT1)의 소스 전극(AVE12)은 수평 전압 라인(HVDL)과 연결될 수 있다. 따라서, 수평 전압 라인(HVDL)과 제4 트랜지스터(TFT1)는 제4 트랜지스터(TFT1)의 소스 전극(AVE12)을 통해 전기적으로 연결될 수 있다.
제4 트랜지스터(TFT1)는 외부 신호 라인(FOL)과 수평 전압 라인(HVDL) 사이에 연결되어, 외부 신호 라인(FOL)에 과전압 또는 과전류가 인가되는 경우, 과전압 또는 과전류를 해소하는 역할을 할 수 있다. 예를 들어, 제4 트랜지스터(TFT1)는 제3 데이터 라인(DL3)과 전기적으로 연결되는 제1 외부 신호 라인(FOL1)과 수평 전압 라인(HVDL) 사이에 연결되어, 제1 외부 신호 라인(FOL1)에 과전압 또는 과전류가 인가되는 경우에도 제3 데이터 라인(DL3)에 과전압 또는 과전류가 흐르지 않도록 조절할 수 있다.
도 13은 도 10의 I-I'선을 따라 자른 다른 예를 나타낸 단면도이다.
도 13을 참조하면, 본 실시예는 제1 더미 패턴(DMP1_1)이 제2 컨택홀(CNT2)에 의해 구획된 영역 내에 배치되는 점이 도 11의 실시예와 차이점이다.
구체적으로, 제1 더미 패턴(DMP1_1)은 댐 패턴(DAM)과 인접한 영역에서 제2 컨택홀(CNT2)과 중첩한 버퍼층(BF)의 측벽 상에 배치되되, 버퍼층(BF)의 상면 상에는 배치되지 않을 수 있다. 즉, 제1 더미 패턴(DMP1_1)은 제2 컨택홀(CNT2)과 중첩되며, 제2 컨택홀(CNT2)에 의해 구획된 영역 내에 배치될 수 있다.
본 실시예는 후술하는 표시 장치(10)의 제조 공정 중 제2 전압 라인(VSL)과 제1 연결 라인(FCNL1)을 형성하기 위한 제2 도전층(150)의 패턴화 공정에서 형성될 수 있다. 예를 들어, 제2 도전층(150)의 패턴화 공정에서 이용되는 포토레지스트층이 제2 컨택홀(CNT2)에 의해 형성된 단차에 의해 제2 컨택홀(CNT2) 내에 잔류되어 제2 컨택홀(CNT2)과 중첩된 영역에는 제1 더미 패턴(DMP1_1)이 형성될 수 있다.
한편, 본 실시예에서 제1 더미 패턴(DMP1_1)과 제2 전압 라인(VSL)은 댐 패턴(DAM)을 사이에 두고 이격되며, 상기 제1 더미 패턴(DMP1_1)이 제2 컨택홀(CNT2) 내부에만 배치됨으로써 제2 전압 라인(VSL)과 제1 상부 연결 패턴(FCNP1)은 안정적으로 단선될 수 있다. 따라서, 표시 장치(10)의 제조 공정의 신뢰성이 향상될 수 있다.
도 14는 도 10의 I-I'선을 따라 자른 또 다른 예를 나타낸 단면도이다.
도 14를 참조하면, 본 실시예는 제1 더미 패턴(DMP1_2)과 제2 전압 라인(VSL_2)이 댐 패턴(DAM) 측으로 연장되어 댐 패턴(DAM)의 측벽 상에도 일부 배치되는 점이 도 11의 실시예와 차이점이다.
구체적으로, 제2 전압 라인(VSL_2)은 버퍼층(BF) 상에서 댐 패턴(DAM) 측으로 연장되어, 댐 패턴(DAM)의 일측벽 상에도 일부 배치될 수 있다. 제2 전압 라인(VSL_2)은 댐 패턴(DAM)의 일측벽을 구성하는 게이트 절연막(GI_B)의 일측벽 및 층간 절연막(ILD_B)의 일측벽에도 일부 배치될 수 있다.
제2 전압 라인(VSL_2)은 댐 패턴(DAM)의 상면 상에는 배치되지 않을 수 있다. 제2 전압 라인(VSL_2)은 댐 패턴(DAM)의 상면을 구성하는 층간 절연막(ILD_B)의 상면에는 배치되지 않을 수 있다.
제1 더미 패턴(DMP1_2)은 댐 패턴(DAM)을 사이에 두고 제2 전압 라인(VSL_2)과 이격되어 배치될 수 있다. 제1 더미 패턴(DMP1_2)은 버퍼층(BF) 상에서 댐 패턴(DAM) 측으로 연장되어, 댐 패턴(DAM)의 타측벽 상에도 일부 배치될 수 있다. 제1 더미 패턴(DMP1_2)은 댐 패턴(DAM)의 타측벽을 구성하는 게이트 절연막(GI_B)의 타측벽 및 층간 절연막(ILD_B)의 타측벽에도 일부 배치될 수 있다.
제1 더미 패턴(DMP1_2)은 댐 패턴(DAM)의 상면 상에는 배치되지 않을 수 있다. 제1 더미 패턴(DMP1_2)은 댐 패턴(DAM)의 상면을 구성하는 층간 절연막(ILD_B)의 상면에는 배치되지 않을 수 있다.
본 실시예는 후술하는 표시 장치(10)의 제조 공정 중 제2 전압 라인(VSL_2)과 제1 연결 라인(FCNL1)을 형성하기 위한 제2 도전층(150)의 패턴화 공정에서 형성될 수 있다. 예를 들어, 제2 도전층(150)의 패턴화 공정에서 제2 컨택홀(CNT2)과 인접한 영역에 소정의 높이를 가지는 댐 패턴(DAM)이 배치되어, 제2 도전층(150)의 패턴화 공정에서 이용되는 포토레지스트층의 두께가 조절할 수 있다. 이에 따라, 댐 패턴(DAM)의 상면에 배치되는 제2 도전층이 안정적으로 제거되어, 제2 전압 라인(VSL)과 제1 상부 연결 패턴(FCNP1)이 서로 합선되는 것을 방지할 수 있다.
도 15는 도 10의 I-I'선을 따라 자른 또 다른 예를 나타낸 단면도이다.
도 15를 참조하면, 본 실시예는 층간 절연막(ILD_1)의 측벽이 게이트 절연막(GI)의 측벽보다 내측에 정렬되는 점이 도 11의 실시예와 차이점이다.
구체적으로, 게이트 절연막(GI) 상에 배치되는 층간 절연막(ILD_1)은 게이트 절연막(GI)의 상면 상에 배치될 수 있다. 층간 절연막(ILD_1)은 게이트 절연막(GI)의 상면 상에 배치되되, 게이트 절연막(GI)의 상면의 일부를 노출할 수 있다. 따라서, 층간 절연막(ILD_1)의 측벽은 게이트 절연막(GI)의 측벽보다 내측에 정렬될 수 있다.
제1 연결 라인(FCNL1)과 제3 데이터 라인(DL3)을 연결하는 컨택홀(CNT38_FL1)을 정의하는 층간 절연막(ILD_A_1)의 측벽과 게이트 절연막(GI_A)의 측벽은 나란하게 정렬되지 않을 수 있다. 구체적으로, 컨택홀(CNT38_FL1)을 정의하는 층간 절연막(ILD_A_1)의 측벽은 컨택홀(CNT38_FL1)을 정의하는 게이트 절연막(GI_A)의 측벽보다 내측에 정렬될 수 있다.
또한, 댐 패턴(DAM_1)을 구성하는 층간 절연막(ILD_B_1)의 측벽과 게이트 절연막(GI_B)의 측벽은 나란하게 정렬되지 않을 수 있다. 구체적으로, 댐 패턴(DAM_1)을 구성하는 층간 절연막(ILD_B_1)의 측벽은 댐 패턴(DAM_1)을 구성하는 게이트 절연막(GI_B)의 측벽보다 내측에 정렬될 수 있다. 따라서, 댐 패턴(DAM_1)을 구성하는 층간 절연막(ILD_B_1)은 게이트 절연막(GI_B)의 상면의 일부를 노출할 수 있다.
본 실시예는 표시 장치(10)의 제조 공정 중, 댐 패턴(DAM_1)과 복수의 컨택홀을 포함하는 게이트 절연막(GI)과 층간 절연막(ILD_1)을 형성하는 공정을 별도로 수행함으로써 형성될 수 있다.
도 16은 도 10의 I-I'선을 따라 자른 또 다른 예를 나타낸 단면도이다.
도 16을 참조하면, 본 실시예는 층간 절연막(ILD_2)의 측벽이 게이트 절연막(GI)의 측벽보다 외측에 정렬되는 점이 도 11의 실시예와 차이점이다.
구체적으로, 게이트 절연막(GI) 상에 배치되는 층간 절연막(ILD_2)은 게이트 절연막(GI)의 상면 및 측벽을 덮도록 배치될 수 있다. 따라서, 층간 절연막(ILD_2)의 측벽은 게이트 절연막(GI)의 측벽보다 외측에 정렬될 수 있다.
댐 패턴(DAM_2)을 구성하는 층간 절연막(ILD_B_2)의 측벽과 게이트 절연막(GI_B)의 측벽은 나란하게 정렬되지 않을 수 있다. 구체적으로, 댐 패턴(DAM_2)을 구성하는 층간 절연막(ILD_B_2)의 측벽은 댐 패턴(DAM_2)을 구성하는 게이트 절연막(GI_B)의 측벽보다 외측에 정렬될 수 있다. 따라서, 댐 패턴(DAM_2)을 구성하는 층간 절연막(ILD_B_2)은 게이트 절연막(GI_B)의 상면 및 측벽을 덮을 수 있고, 댐 패턴(DAM_2)의 측벽을 구성할 수 있다.
도 17은 도 10의 I-I'선을 따라 자른 또 다른 예를 나타낸 단면도이다.
도 17을 참조하면, 본 실시예는 게이트 절연막(GI_3)과 층간 절연막(ILD_3)이 전면적으로 배치되고, 댐 패턴(DAM_3)이 게이트 절연막(GI_3)과 층간 절연막(ILD_3)과 별도의 층으로 형성되는 점이 도 11의 실시예와 차이점이다.
구체적으로, 게이트 절연막(GI_3)은 버퍼층(BF) 상에 전면적으로 배치될 수 있다. 층간 절연막(ILD_3)은 게이트 절연막(GI_3) 상에 전면적으로 배치될 수 있다.
제2 도전층(150)은 층간 절연막(ILD_3) 상에 배치될 수 있다. 제2 도전층(150)은 제2 전압 라인(VSL) 및 제1 상부 연결 패턴(FCNP1)을 포함할 수 있다. 제2 전압 라인(VSL) 및 제1 상부 연결 패턴(FCNP1)은 층간 절연막(ILD_3) 상에서 서로 이격될 수 있다.
제1 상부 연결 패턴(FCNP1)은 제1 더미 패턴(DMP1) 및 제1 연결 라인(FCNL1)을 포함할 수 있다. 제1 더미 패턴(DMP1)은 제2 컨택홀(CNT2)과 중첩하는 게이트 절연막(GI_3) 및 층간 절연막(ILD_3) 상에 배치될 수 있다. 제1 연결 라인(FCNL1)은 제1 더미 패턴(DMP1)으로부터 연장되어 제1 하부 연결 패턴(CWP1)의 일부, 제1 및 제3 데이터 라인(DL1, DL3)과 중첩될 수 있다.
제1 연결 라인(FCNL1)은 층간 절연막(ILD_3), 게이트 절연막(GI_3) 버퍼층(BF)을 관통하는 컨택홀(CNT37_FL1)을 통해 제1 하부 연결 패턴(CWP1)과 전기적으로 연결될 수 있다. 제1 연결 라인(FCNL1)은 층간 절연막(ILD_3), 게이트 절연막(GI_3) 버퍼층(BF)을 관통하는 컨택홀(CNT38_FL1)을 통해 제3 데이터 라인(DL3)과 전기적으로 연결될 수 있다.
제2 전압 라인(VSL)은 제1 상부 연결 패턴(FCNP1)과 이격되어 배치될 수 있다. 제2 전압 라인(VSL)은 층간 절연막(ILD_3) 상에 배치될 수 있다.
댐 패턴(DAM_3)은 층간 절연막(ILD_3)의 상면 상에 배치될 수 있다. 댐 패턴(DAM_3)은 제2 전압 라인(VSL)과 제1 상부 연결 패턴(FCNP1) 사이에 배치될 수 있다. 즉, 제2 전압 라인(VSL)과 제1 상부 연결 패턴(FCNP1)은 댐 패턴(DAM_3)을 사이에 두고 서로 이격 배치될 수 있다. 댐 패턴(DAM_3)은 제2 컨택홀(CNT2)의 인접 영역에 위치할 수 있다.
댐 패턴(DAM_3)은 층간 절연막(ILD_3)의 상면으로부터 상부로 돌출된 형상을 가질 수 있다. 즉, 댐 패턴(DAM_3)은 소정의 두께를 가지도록 형성될 수 있다. 댐 패턴(DAM_3)의 두께는 제2 도전층(150)의 두께보다 클 수 있다. 댐 패턴(DAM_3)은 후술하는 표시 장치(10)의 제조 공정 중, 제2 도전층(150)의 패턴화 공정에서 제2 전압 라인(VSL)과 제1 상부 연결 패턴(FCNP1)(또는 상부 연결 패턴(FCNP))이 안정적으로 단선되도록 포토레지스트층의 두께를 조절하는 역할을 할 수 있다.
댐 패턴(DAM_3)은 절연 물질을 포함할 수 있다. 예를 들어, 댐 패턴(DAM_3)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 댐 패턴(DAM_3)은 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
댐 패턴(DAM_3)은 층간 절연막(ILD_3)을 형성한 후, 제2 도전층(150)을 패턴화하는 공정 전에 형성될 수 있다. 이 경우, 댐 패턴(DAM_3)을 형성하기 위한 추가적인 공정이 수행되나, 게이트 절연막(GI_3) 및 층간 절연막(ILD_3)이 전면적으로 배치되어 하부의 도전층과 제2 도전층(150) 사이의 절연 또는 보호가 용이할 수 있다.
도 18은 도 7의 C 영역을 확대한 다른 예를 나타낸 평면 배치도이다. 도 19는 도 18의 III-III'선을 따라 자른 일 예를 나타낸 단면도이다. 도 20은 도 18의 IV-IV'선을 따라 자른 일 예를 나타낸 단면도이다.
도 18 내지 도 20을 참조하면, 본 실시예는 댐 패턴(DAM_4)이 평면상 제2 컨택홀(CNT2)의 인접 영역에서 제2 컨택홀(CNT2)을 둘러싸도록 형성되는 점이 도 10 및 도 11의 실시예와 차이점이다.
구체적으로, 댐 패턴(DAM_4)은 외부 신호 라인(FOL)과 하부 연결 패턴(CWP)이 서로 접촉하는 제2 컨택홀(CNT2)을 둘러싸도록 배치될 수 있다. 상기 댐 패턴(DAM_4)은 제2 컨택홀(CNT2)을 둘러싸도록 폐루프 형상을 가질 수 있다. 댐 패턴(DAM_4)은 제1 내지 제4 댐 패턴(DAM1, DAM2, DAM3, DAM4)를 포함할 수 있다. 제1 내지 제4 댐 패턴(DAM1, DAM2, DAM3, DAM4)는 댐 패턴(DAM_4)의 제1 내지 제4 변을 구성할 수 있다. 예를 들어, 제1 댐 패턴(DAM1)은 댐 패턴(DAM_4)의 상변, 제2 댐 패턴(DAM2)은 댐 패턴(DAM_4)의 하변, 제3 댐 패턴(DAM1)은 댐 패턴(DAM_4)의 좌변, 제4 댐 패턴(DAM4)은 댐 패턴(DAM_4)의 우변일 수 있다.
제2 전압 라인(VSL)은 댐 패턴(DAM_4)의 상측에 인접 배치되고, 제1 연결 라인(FCNL1)은 댐 패턴(DAM_4)의 하측에 인접 배치될 수 있다. 제2 전압 라인(VSL)과 제1 연결 라인(FCNL1)은 댐 패턴(DAM_4)을 사이에 두고 서로 이격되어 배치될 수 있다. 구체적으로, 제2 전압 라인(VSL)은 댐 패턴(DAM_4)의 제1 댐 패턴(DAM1) 상측에 이격 배치되고, 제1 연결 라인(FCNL1)은 댐 패턴(DAM_4)의 제2 댐 패턴(DAM2) 하측에 이격 배치될 수 있다.
제1 연결 라인(FCNL1)은 제1 하부 연결 패턴(CWP1)의 일부 및 제3 데이터 라인(DL3)의 일부와 제3 방향(DR3)으로 중첩할 수 있다. 제1 연결 라인(FCNL1)의 일부는 버퍼층(BF)을 관통하는 컨택홀(CNT37_FL1)을 통해 제1 하부 연결 패턴(CWP1)과 전기적으로 연결되고, 제1 연결 라인(FCNL1)의 다른 일부는 층간 절연막(ILD), 게이트 절연막(GI) 및 버퍼층(BF)을 관통하는 다른 컨택홀(CNT38)을 통해 제3 데이터 라인(DL3)과 전기적으로 연결될 수 있다.
본 실시예에서, 제1 더미 패턴(DMP1_1)은 댐 패턴(DAM_4)이 구획하는 영역 내에 배치될 수 있다. 제1 더미 패턴(DMP1_1)은 댐 패턴(DAM_4)의 제1 내지 제4 댐 패턴(DAM1, DAM2, DAM3, DAM4)의 내측으로 정의되는 영역 내에 배치되어, 제2 컨택홀(CNT2)과 제3 방향(DR3)으로 중첩할 수 있다. 제1 더미 패턴(DMP1_1)은 댐 패턴(DAM_4)의 제1 내지 제4 댐 패턴(DAM1, DAM2, DAM3, DAM4)의 내측으로 정의되는 영역 내에서 섬형 패턴으로 형성될 수 있다.
제1 더미 패턴(DMP1_1)이 댐 패턴(DAM_4)이 구획하는 영역 내에 배치됨으로써, 제1 더미 패턴(DMP1_1)은 댐 패턴(DAM_4)을 사이에 두고 제2 전압 라인(VSL) 및 제1 연결 라인(FCNL1)과 각각 이격될 수 있다. 구체적으로, 제1 더미 패턴(DMP1_1)은 댐 패턴(DAM_4)의 제1 댐 패턴(DAM1)을 사이에 두고 제2 전압 라인(VSL)과 제2 방향(DR2)으로 이격되고, 댐 패턴(DAM_4)의 제2 댐 패턴(DAM2)을 사이에 두고 제1 연결 라인(FCNL1)과 제2 방향(DR2)으로 이격될 수 있다. 이에 따라, 제1 더미 패턴(DMP1_1)과 제1 연결 라인(FCNL1)은 이격되어 별도의 패턴으로 형성될 수 있다.
제2 전압 라인(VSL), 제1 연결 라인(FCNL1) 및 제1 더미 패턴(DMP1_1)은 동일한 층에서 동일 물질로 형성될 수 있다. 예를 들어, 제2 전압 라인(VSL), 제1 연결 라인(FCNL1) 및 제1 더미 패턴(DMP1_1)은 제2 도전층(150)으로 형성될 수 있다.
제1 더미 패턴(DMP1_1)은 제1 하부 연결 패턴(CWP1)의 일부와 제3 방향(DR3)으로 중첩 배치될 수 있다. 제1 더미 패턴(DMP1_1)과 제1 하부 연결 패턴(CWP1) 사이에 버퍼층(BF), 게이트 절연막(GI_C) 및 층간 절연막(ILD_C)이 개재되고 제1 더미 패턴(DMP1_1)과 제1 연결 패턴(FCNL1)이 별도의 패턴으로 형성됨으로써, 더미 패턴(DMP_1)과 제1 하부 연결 패턴(CWP1)은 전기적으로 절연될 수 있다.
도 21은 도 7의 C 영역을 확대한 또 다른 예를 나타낸 평면 배치도이다. 도 22는 도 21의 V-V'선을 따라 자른 일 예를 나타낸 단면도이다.
도 21 및 도 22를 참조하면, 본 실시예는 게이트 절연막(GI) 상에 배치되며, 제1 도전층(140)으로 형성된 제3 게이트 패턴(GP3)이 더 포함되는 점이 도 18 및 도 19의 실시예와 차이점이다.
구체적으로, 제1 도전층(140)은 제3 게이트 패턴(GP3)이 더 포함할 수 있다. 제3 게이트 패턴(GP3)의 일부 영역은 하부 연결 패턴(CWP)(구체적으로, 제1 하부 연결 패턴(CWP1))과 제3 방향(DR3)으로 중첩 배치되고, 제3 게이트 패턴(GP3)의 다른 일부 영역은 제1 연결 라인(FCNL1)과 제3 방향(DR3)으로 중첩 배치될 수 있다.
제3 게이트 패턴(GP3)은 제1 도전층(140)으로 형성되며, 게이트 절연막(GI) 상에 배치될 수 있다. 제3 게이트 패턴(GP3)은 댐 패턴(DAM_4)에 의해 구획되는 영역에서 하측으로 연장될 수 있다. 이에 따라, 제3 게이트 패턴(GP3)은 제2 댐 패턴(DAM2)을 구성하는 게이트 절연막(GI_B)을 덮을 수 있다.
층간 절연막(ILD)은 제3 게이트 패턴(GP3)이 배치된 게이트 절연막(GI) 상에 배치될 수 있다. 따라서, 제2 댐 패턴(DAM2)을 구성하는 층간 절연막(ILD_B)은 제3 게이트 패턴(GP3) 상에 배치될 수 있다.
제2 도전층(150)은 층간 절연막(ILD) 상에 배치될 수 있다. 제1 연결 라인(FCNL1)은 제2 댐 패턴(DAM2)을 구성하는 층간 절연막(ILD_B)이 노출하는 제3 게이트 패턴(GP3)의 일부와 접촉하여 전기적으로 연결될 수 있다.
도 23은 도 7의 C 영역을 확대한 또 다른 예를 나타낸 평면 배치도이다.
도 23을 참조하면, 본 실시예는 댐 패턴(DAM_5)이 제1 댐 패턴(DAM1) 및 제2 댐 패턴(DAM2)은 포함하는 점이 도 18의 실시예와 차이점이다.
본 실시예에서 댐 패턴(DAM_5)은 제2 컨택홀(CNT1)의 상측에 배치되는 제1 댐 패턴(DAM1) 및 제2 컨택홀(CNT1)의 하측에 배치되는 제2 댐 패턴(DAM2)을 포함할 수 있다. 댐 패턴(DAM_5)은 제2 컨택홀(CNT1)의 상측 및 하측에 배치되는 제1 댐 패턴(DAM1) 및 제2 댐 패턴(DAM2)만을 포함함에도 불구하고, 제2 전압 라인(VSL)과 제1 연결 라인(FCNL1)은 상기 댐 패턴(DAM_5)에 의해 안정적으로 단선되도록 패턴화될 수 있다.
이하, 일 실시예에 따른 표시 장치의 제조 공정에 대해 설명한다.
도 24 내지 도 26은 도 11의 표시 장치의 제조 공정별 단면도들이다.
먼저, 도 24를 참조하면, 댐 패턴(DAM), 게이트 절연막(GI) 및 층간 절연막(ILD) 상에 제2 도전층용 물질층(150')을 전면적 증착한다. 상기 증착 과정에서 제2 도전층용 물질층(150')은 게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 컨택홀(CNT38_FL1) 내부까지 증착되어 제3 데이터 라인(DL3)과 연결되고, 버퍼층(BF)을 관통하는 다른 컨택홀(CNT37_FL1) 내부까지 증착되어 제1 하부 연결 패턴(CWP1)과 연결될 수 있다.
이어, 제2 도전층용 물질층(150') 상에 포토레지스트층(PR')을 도포한다. 본 실시예에서, 상기 포토레지스트층(PR')은 대체로 평탄한 표면을 가질 수 있으나, 하부의 패턴 형상에 따라 소정의 단차를 포함할 수 있다. 예를 들어, 댐 패턴(DAM)이 배치된 영역에서의 포토레지스트층(PR')의 표면의 높이는 댐 패턴(DAM)의 인접 영역에서의 표면의 높이보다 높을 수 있다. 포토레지스트층(PR')의 표면의 높이는 제1 기판(SUB1)의 일면과 같은 기준면으로부터 측정될 수 있다. 이는 포토레지스트층(PR')의 하부에 배치된 댐 패턴(DAM)이 소정의 두께를 가지고 형성되어 반영된 것일 수 있다.
한편, 포토레지스트층(PR')의 두께는 영역별로 상이할 수 있다. 구체적으로, 댐 패턴(DAM)과 중첩되는 영역에서의 포토레지스트층(PR')의 두께(dd3)는 인접 영역에서의 포토레지스트층(PR')의 두께(dd2, dd1)보다 작을 수 있다. 제2 컨택홀(CNT2)과 중첩된 영역에서의 포토레지스트층(PR')의 두께(dd1)는 인접한 영역에서의 포토레지스트층(PR')의 두께(dd2, dd3)보다 클 수 있다. 포토레지스트층(PR')이 제2 기판(SUB2)을 관통하는 제2 컨택홀(CNT2)에 의해 형성된 단차를 채우고 대체로 평탄한 표면을 가짐으로써, 제2 컨택홀(CNT2)과 중첩하는 영역에서의 포토레지스트층(PR')의 두께(dd1)는 다른 영역보다 현저히 크고, 댐 패턴(DAM)과 중첩하는 영역에서의 포토레지스트층(PR')의 두께(dd3)는 다른 영역보다 작을 수 있다.
이어, 도 25를 참조하면, 도포된 포토레지스트층(PR')을 노광 및 현상을 통해 제1 및 제2 포토레지스트 패턴(PR1, PR2)을 형성한다. 상술한 바와 같이 제2 컨택홀(CNT2)과 중첩하는 포토레지스트층(PR')의 두께(dd1)가 상대적으로 두꺼워 포토레지스트층(PR')의 노광 및 현상 공정 후에도 상기 제2 컨택홀(CNT2)과 중첩하는 제2 포토레지스트 패턴(PR2)의 일부가 잔류할 수 있다. 한편, 댐 패턴(DAM)과 중첩하는 포토레지스트층(PR')의 두께(dd3)는 상대적으로 얇아 노광 및 현상 공정 후, 댐 패턴(DAM)과 중첩된 영역에서의 포토레지스트층(PR')의 제거는 안정적일 수 있다. 따라서, 포토레지스트층(PR')을 제1 및 제2 포토레지스트 패턴(PR1, PR2)으로 형성하는 노광 및 현상 공정에서 댐 패턴(DAM)의 상부에 배치되는 포토레지스트층(PR')이 안정적으로 제거되어 제1 및 제2 포토레지스트 패턴(PR1, PR2)에 의해 댐 패턴(DAM)과 중첩하는 제2 도전층용 물질층(150')은 노출될 수 있다.
이어, 상기 제1 및 제2 포토레지스트 패턴(PR1, PR2)을 식각 마스크로 이용하여 제2 도전층용 물질층(150')을 식각하여 도 26과 같이 제2 전압 라인(VSL) 및 제1 상부 연결 패턴(FCNP1)을 형성한다. 이어, 제1 및 제2 포토레지스트 패턴(PR1, PR2)을 스트립 또는 애싱 공정을 통해 제거한다.
본 실시예에 따른 표시 장치(10)의 제조 방법에 의하면 제2 기판(SUB2)을 관통하는 제2 컨택홀(CNT2)의 주변 영역에 배치되는 제2 도전층(150)의 패턴화 공정은 포토레지스트층을 노광 및 현상하는 공정을 포함할 수 있다. 상기 포토레지스트층이 제2 컨택홀(CNT2)과 중첩하는 영역에서 제2 컨택홀(CNT2)의 높이에 의해 형성되는 단차로 인해, 포토레지스트층을 노광 및 현상 공정 이후에도 제2 컨택홀(CNT2) 및 그 주변 영역에 잔류할 수 있다. 한편, 소정의 두께를 가지는 댐 패턴(DAM)을 제2 컨택홀(CNT2) 주변 영역에 형성함으로써 댐 패턴(DAM)의 상부에 배치되는 포토레지스트층은 노광 및 현상 공정 이후 안정적으로 제거할 수 있으므로, 제2 도전층(150)의 패턴화 공정에서 댐 패턴(DAM)의 상부에 배치되는 제2 도전층(150)은 안정적으로 제거될 수 있다. 따라서, 제2 도전층(150)의 패턴화 공정에서 제2 컨택홀(CNT2)과 인접 배치되는 제2 전압 라인(VSL)과 연결 라인(FCNL)을 안정적으로 단선할 수 있으므로, 표시 장치(10)의 제조 공정의 신뢰성이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
110: 하부 도전층
120; 하부 금속층
140: 제1 도전층
150: 제2 도전층
FOL: 외부 신호 라인
CWP: 하부 연결 패턴
FCNP: 상부 연결 패턴
FCNL: 연결 라인
DMP: 더미 패턴
DAM: 댐 패턴
ILD: 층간 절연막
GI: 게이트 절연막

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 배치된 외부 신호 라인;
    상기 외부 신호 라인 상에 배치되며, 상기 외부 신호 라인의 일면을 노출하는 컨택홀을 포함하는 제2 기판;
    상기 제2 기판 상에 배치되며, 연결 패턴을 포함하는 하부 금속층;
    상기 하부 금속층 상에서 상기 컨택홀과 인접 배치된 댐 패턴; 및
    상기 하부 금속층 상에 배치되는 제1 도전층으로서, 상기 댐 패턴을 사이에 두고 서로 이격된 전압 라인 및 연결 라인을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 연결 패턴은 상기 컨택홀을 통해 상기 외부 신호 라인과 전기적으로 연결되는 표시 장치.
  3. 제1 항에 있어서,
    상기 하부 금속층은 상기 하부 연결 패턴과 이격 배치되는 데이터 라인을 더 포함하고,
    상기 연결 라인은 상기 연결 패턴과 상기 데이터 라인을 전기적으로 연결시키는 표시 장치.
  4. 제1 항에 있어서,
    상기 댐 패턴은 절연 물질을 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 하부 금속층 상에 배치된 게이트 절연막;
    상기 게이트 절연막 상에 배치된 제2 도전층; 및
    상기 제2 도전층 상에 배치된 층간 절연막을 더 포함하되,
    상기 제1 도전층은 상기 층간 절연막 상에 배치되는 표시 장치.
  6. 제5 항에 있어서,
    상기 댐 패턴은 상기 게이트 절연막 및 상기 층간 절연막과 동일한 층으로 구성되는 표시 장치.
  7. 제6 항에 있어서,
    상기 전압 라인은 상기 게이트 절연막 및 상기 층간 절연막과 상기 제1 기판의 두께 방향으로 비중첩하는 표시 장치.
  8. 제5 항에 있어서,
    상기 댐 패턴은 상기 층간 절연막 상에 배치되고, 상기 층간 절연막의 일면으로부터 상부로 돌출된 형상을 가지는 표시 장치.
  9. 제8 항에 있어서,
    상기 전압 라인은 상기 층간 절연막 상에 배치되는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 도전층은 상기 전압 라인과 상기 연결 라인 사이에 배치되는 더미 패턴을 더 포함하고,
    상기 더미 패턴은 상기 전압 라인과 이격된 표시 장치.
  11. 제10 항에 있어서,
    상기 더미 패턴은 상기 컨택홀과 중첩하는 표시 장치.
  12. 제10 항에 있어서,
    상기 더미 패턴은 상기 연결 라인과 일체화되는 표시 장치.
  13. 제10 항에 있어서,
    상기 댐 패턴은 상기 더미 패턴과 상기 전압 라인 사이에 배치되는 제1 댐 패턴, 및 상기 더미 패턴 및 상기 연결 라인 사이에 배치되는 제2 댐 패턴을 포함하며,
    상기 더미 패턴은 상기 제1 댐 패턴을 사이에 두고 상기 전압 라인과 이격되고, 상기 제2 댐 패턴을 사이에 두고 상기 연결 라인과 이격되는 표시 장치.
  14. 제1 항에 있어서,
    상기 댐 패턴은 평면상 상기 컨택홀을 둘러싸는 폐루프 형상을 가지는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 도전층은 상기 댐 패턴에 의해 구획된 영역 내에 배치되는 더미 패턴을 더 포함하는 표시 장치.
  16. 제1 기판 상에 배치된 외부 신호 라인;
    상기 외부 신호 라인 상에 배치되는 제2 기판으로서, 상기 제2 기판을 관통하며 상기 외부 신호 라인의 일 단부와 중첩하는 컨택홀을 포함하는 제2 기판;
    상기 외부 신호 라인의 일 단부와 중첩하는 연결 패턴;
    상기 컨택홀의 제1 방향 일측에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 전압 라인;
    상기 컨택홀과 상기 전압 라인 사이에 배치되어 상기 제2 방향으로 연장된 댐 패턴; 및
    상기 컨택홀의 상기 제1 방향 타측에 배치되며, 상기 연결 패턴과 전기적으로 연결되는 연결 라인을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 전압 라인과 상기 연결 라인은 동일한 층에 배치되는 표시 장치.
  18. 제16 항에 있어서,
    상기 댐 패턴은 절연 물질을 포함하며 상부로 돌출된 형상을 가지는 표시 장치.
  19. 제16 항에 있어서,
    상기 전압 라인과 상기 연결 라인 사이에 배치되는 더미 패턴을 더 포함하되,
    상기 댐 패턴의 상기 제2 방향으로의 폭은 상기 더미 패턴의 상기 제2 방향으로의 폭보다 큰 표시 장치.
  20. 제16 항에 있어서,
    상기 연결 패턴은 상기 컨택홀을 통해 상기 외부 신호라인과 전기적으로 연결되는 표시 장치.
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