KR20220164243A - 표시장치 및 이의 구동방법 - Google Patents

표시장치 및 이의 구동방법 Download PDF

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Abstract

본 발명은 영상을 표시하는 표시패널, 상기 표시패널에 데이터전압을 공급하고, 프리차징 동작을 수행하기 위한 프리차지 회로부를 갖는 데이터 구동부, 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하고, 상기 프리차지 회로부는 수평 블랭크 구간에 공급된 프리차지용 신호를 기반으로 프리차지 전압을 생성하고, 프리차지용 선택신호를 기반으로 상기 프리차지 전압을 출력하거나 미출력하도록 제어되는 표시장치를 제공할 수 있다.

Description

표시장치 및 이의 구동방법{Display Device and Driving Method of the same}
본 발명은 표시장치 및 이의 구동방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.
위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있다.
본 발명은 영상 패턴과 무관하게 적응적 프리차지(Adaptive Pre-Charge) 동작을 수행하여 특정 장치의 성능 저하 없이 소비전류 감소 효과를 극대화하는 것이다.
본 발명은 영상을 표시하는 표시패널, 상기 표시패널에 데이터전압을 공급하고, 프리차징 동작을 수행하기 위한 프리차지 회로부를 갖는 데이터 구동부, 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하고, 상기 프리차지 회로부는 수평 블랭크 구간에 공급된 프리차지용 신호를 기반으로 프리차지 전압을 생성하고, 프리차지용 선택신호를 기반으로 상기 프리차지 전압을 출력하거나 미출력하도록 제어되는 표시장치를 제공할 수 있다.
상기 프리차지 회로부는 상기 프리차지용 신호를 기반으로 상기 프리차지 전압을 생성하는 프리차지 전압 생성부와, 상기 프리차지용 선택신호를 기반으로 상기 프리차지 전압을 상기 데이터 구동부의 출력채널들에 전달하는 프리차지 전압 전달부를 포함할 수 있다.
상기 프리차지 전압 전달부는 상기 데이터 구동부의 출력채널들 중 적어도 둘 이상의 출력채널들 간에 전하가 공유되도록 차지쉐어링 동작을 수행하는 차지쉐어 스위치들에 연결된 프리차지 스위치들을 포함할 수 있다.
상기 프리차징 동작과 상기 차지쉐어링 동작은 일부 중첩하여 이루어질 수 있다.
상기 프리차징 동작과 상기 차지쉐어 동작은 동시에 종료될 수 있다.
상기 프리차지 전압 생성부는 상기 프리차지용 신호를 기반으로 상기 프리차지 전압을 생성하기 위해 래치, DA변환부 및 증폭부를 포함할 수 있다.
상기 DA변환부는 상기 데이터 구동부에 포함된 DA변환부와 동일하거나, 상기 데이터 구동부에 포함된 DA변환부보다 적어도 1비트 낮을 수 있다.
상기 프리차지 전압 생성부는 상기 프리차지용 신호를 기반으로 감마전압 생성부로부터 출력되는 감마전압들 중 하나를 선택하여 상기 프리차지 전압으로 출력하기 위해 선택부를 포함할 수 있다.
상기 타이밍 제어부는 상기 프리차지용 신호를 생성하는 프리차지용 신호 생성부와, 상기 프리차지용 선택신호를 생성하는 프리차지용 선택신호 생성부를 포함하고, 상기 프리차지용 선택신호 생성부는 이전 라인 데이터신호에서 현재 라인 데이터신호를 뺀 절대값의 평균값과 이전 프리차지용 데이터신호에서 상기 현재 라인 데이터신호를 뺀 절대값의 평균값을 기반으로 상기 프리차지용 선택신호를 생성할 수 있다.
다른 측면에서 본 발명은 영상을 표시하는 표시패널, 상기 표시패널에 데이터전압을 공급하고, 프리차징 동작을 수행하기 위한 프리차지 회로부를 갖는 데이터 구동부 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하는 표시장치의 구동방법을 제공할 수 있다. 표시장치의 구동방법은 현재 라인 데이터신호의 평균값과 이전 라인 데이터신호의 평균값을 기반으로 현재 프리차지 전압을 생성하기 위한 현재 프리차지용 신호를 생성하는 단계, 상기 이전 라인 데이터신호에서 상기 현재 라인 데이터신호를 뺀 절대값의 평균값과 이전 프리차지용 신호에서 상기 현재 라인 데이터신호를 뺀 절대값의 평균값을 기반으로 상기 프리차지 전압의 출력 유무를 결정하기 위한 프리차지용 선택신호를 생성하는 단계, 및 상기 현재 프리차지용 신호와 상기 프리차지용 선택신호를 기반으로 상기 데이터 구동부의 출력채널들을 통해 상기 프리차지 전압을 출력하는 단계를 포함할 수 있다.
상기 프리차지 전압을 출력하는 단계는 상기 데이터 구동부의 출력채널들 중 적어도 둘 이상의 출력채널들 간에 전하를 공유시키는 차지쉐어 단계와 일부 중첩하여 이루어질 수 있다.
상기 프리차지 전압을 출력하는 단계와 상기 차지쉐어 단계는 동시에 종료될 수 있다.
본 발명은 영상 패턴과 무관하게 적응적 프리차지(Adaptive Pre-Charge) 동작을 수행하여 특정 장치의 성능 저하(예컨대 데이터전압 출력 시 구동 성능 저하, 하이임피던스 구간에 의한 터치센서의 성능 저하 등) 없이 소비전류 감소 효과를 극대화할 수 있는 효과가 있다.
도 1은 표시장치의 구성을 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 3a 및 도 3b는 게이트인패널 방식 게이트 구동부의 배치예를 나타낸 도면이고, 도 4 및 도 5는 게이트인패널 방식 게이트 구동부와 관련된 장치의 구성 예시도들이다.
도 6은 본 발명의 제1실시예에 따라 타이밍 제어 및 데이터 구동부의 내부 블록을 개략적으로 도시한 도면이고, 도 7은 본 발명의 제1실시예에 따라 데이터 구동부의 내부 블록 중 일부를 구체적으로 나타낸 도면이고, 도 8은 본 발명의 제1실시예에 따라 EPI 신호와 장치의 구동 파형 중 일부를 나타낸 도면이고, 도 9는 본 발명의 제1실시예에 따라 차지쉐어링 및 프리차징 동작이 일어날 때 스위치들의 동작 상태를 나타낸 도면이고, 도 10은 본 발명의 제1실시예의 변형예에 따라 데이터 구동부의 내부 블록 중 일부를 구체적으로 나타낸 도면이다.
도 11은 본 발명의 제1실시예에 따른 타이밍 제어부의 내부 블록 중 일부를 구체적으로 나타낸 도면이고, 도 12는 도 11에 도시된 타이밍 제어부의 동작을 설명하기 위한 흐름도이다.
도 13 내지 도 17은 프리차지 동작이 수행되는 패턴의 예시를 나타낸 도면들이고, 도 18 내지 도 21은 프리차지 동작이 수행되지 않는 패턴의 예시를 나타낸 도면들이다.
도 22 및 도 23은 본 발명의 제2실시예에 따라 데이터 구동부의 내부 블록 중 일부를 구체적으로 나타낸 도면이고, 도 24는 본 발명의 제2실시예에 따라 EPI 신호와 장치의 구동 파형 중 일부를 나타낸 도면이고, 도 25는 본 발명의 제2실시예에 따라 차지쉐어링 및 프리차징 동작이 일어날 때 스위치들의 동작 상태를 나타낸 도면이고, 도 26은 본 발명의 제2실시예의 변형예에 따라 데이터 구동부의 내부 블록 중 일부를 구체적으로 나타낸 도면이다.
도 27은 본 발명의 제2실시예에 따른 타이밍 제어부의 내부 블록 중 일부를 구체적으로 나타낸 도면이고, 도 28은 도 27에 도시된 타이밍 제어부의 동작을 설명하기 위한 흐름도이다.
본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등으로 구현될 수 있다.
도 1은 표시장치의 구성을 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.
도 1 및 도 2에 도시된 바와 같이, 표시장치는 영상 공급부(110), 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140), 표시패널(150) 등을 포함할 수 있다.
영상 공급부(110)(세트 또는 호스트시스템)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력할 수 있다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.
타이밍 제어부(120)는 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호 등을 출력할 수 있다. 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(Data)를 데이터 구동부(140)에 공급할 수 있다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 게이트신호(또는 스캔신호)를 출력할 수 있다. 게이트 구동부(130)는 게이트라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 게이트신호를 공급할 수 있다. 게이트 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(Data)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력할 수 있다. 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급할 수 있다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
표시패널(150)은 게이트신호와 데이터전압 등에 대응하여 영상을 표시할 수 있다. 표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 표시패널(150)은 적색, 녹색 및 청색 서브 픽셀을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색 서브 픽셀을 포함하는 픽셀을 기반으로 영상을 표시할 수 있다. 하나의 서브 픽셀(SP)은 제1데이터라인(DL1) 및 제1게이트라인(GL1)을 통해 데이터전압과 게이트신호를 공급받을 수 있다. 서브 픽셀(SP)은 다양한 형태로 구성될 수 있는 바, 블록 형태로 단순 도시하였음을 참조한다. 이밖에, 표시패널(150)은 사용자의 터치 여부를 센싱할 수 있는 터치센서(또는 터치스크린)를 포함할 수 있다.
한편, 위의 설명에서는 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 표시장치의 구현 방식에 따라 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.
도 3a 및 도 3b는 게이트인패널 방식 게이트 구동부의 배치예를 나타낸 도면이고, 도 4 및 도 5는 게이트인패널 방식 게이트 구동부와 관련된 장치의 구성 예시도들이다.
도 3a 및 도 3b에 도시된 바와 같이, 게이트인패널 방식 게이트 구동부(130a, 130b)는 표시패널(150)의 비표시영역(NA)에 배치된다. 도 3a와 같이 게이트 구동부(130a, 130b)는 표시패널(150)의 좌우측 비표시영역(NA)에 배치될 수 있다. 또한, 도 3b와 같이, 게이트 구동부(130a, 130b)는 표시패널(150)의 상하측 비표시영역(NA)에 배치될 수 있다.
게이트 구동부(130a, 130b)는 표시영역(AA)의 좌우측 또는 상하측에 위치하는 비표시영역(NA)에 배치된 것을 일례로 도시 및 설명하였으나 좌측, 우측, 상측 또는 하측에 하나만 배치될 수 있다.
도 4에 도시된 바와 같이, 게이트인패널 방식 게이트 구동부는 시프트 레지스터(131)와 레벨 시프터(135)를 포함할 수 있다. 레벨 시프터(135)는 타이밍 제어부(120) 및 전원 공급부(180)로부터 출력된 신호들 및 전압들을 기반으로 클록신호들(Clks)과 스타트신호(Vst) 등을 생성할 수 있다. 클록신호들(Clks)은 2상, 4상, 8상 등 위상이 다른 K(K는 2 이상 정수) 상의 형태로 생성될 수 있다.
시프트 레지스터(131)는 레벨 시프터(135)로부터 출력된 신호들(Clks, Vst) 등을 기반으로 동작하며 표시패널에 형성된 트랜지스터를 턴온 또는 턴오프할 수 있는 게이트신호들(Gate[1] ~ Gate[m])을 출력할 수 있다. 시프트 레지스터(131)는 게이트인패널 방식에 의해 표시패널 상에 박막 형태로 형성될 수 있다. 따라서, 도 3a 및 도 3b에 도시된 130a와 130b는 시프트 레지스터(131)에 해당할 수 있다.
도 4 및 도 5에 도시된 바와 같이, 레벨 시프터(135)는 시프트 레지스터(131)와 달리 IC 형태로 독립적으로 형성되거나 표시패널의 구동에 필요한 전원을 생성하고 출력하는 전원 공급부(180)의 내부에 포함될 수 있다. 그러나 이는 하나의 예시일 뿐 이에 한정되지 않는다.
도 6은 본 발명의 제1실시예에 따라 타이밍 제어 및 데이터 구동부의 내부 블록을 개략적으로 도시한 도면이고, 도 7은 본 발명의 제1실시예에 따라 데이터 구동부의 내부 블록 중 일부를 구체적으로 나타낸 도면이고, 도 8은 본 발명의 제1실시예에 따라 EPI 신호와 장치의 구동 파형 중 일부를 나타낸 도면이고, 도 9는 본 발명의 제1실시예에 따라 차지쉐어링 및 프리차징 동작이 일어날 때 스위치들의 동작 상태를 나타낸 도면이고, 도 10은 본 발명의 제1실시예의 변형예에 따라 데이터 구동부의 내부 블록 중 일부를 구체적으로 나타낸 도면이다.
도 6에 도시된 바와 같이, 타이밍 제어부(120)와 데이터 구동부(140)는 임베디드 클럭(Embedded clock) 방식을 기반으로 하는 EPI 인터페이스(Embedded Clock Point-Point Interface)(EPI)로 각종 신호를 주고 받을 수 있다.
데이터 구동부(140)는 제어회로부(141, S2P), 시프트 레지스터(142, SR), 래치(143, LAT), DA변환부(144, DAC), 멀티채널 출력부(145, Multi-Channel Output Circuit) 및 프리차지 회로부(148, PCC) 등을 포함할 수 있다. 그러나, 도 6에 도시된 데이터 구동부(140)의 내부 블록은 일례에 따라 간략 도시한 것일 뿐, 이에 한정되지 않는다.
제어회로부(141)는 시프트 레지스터(142), 래치(143), DA변환부(144) 및 멀티채널 출력부(145)를 제어하는 동작을 수행할 수 있다. 시프트 레지스터(142)와 래치(143)는 EPI 인터페이스(EPI)를 통해 전송된 병렬 체계의 디지털 데이터신호를 직렬 체계의 디지털 데이터신호로 저장하는 동작을 수행할 수 있다. DA변환부(144)와 멀티채널 출력부(145)는 디지털 데이터신호를 아날로그 데이터전압으로 변환하여 출력하는 동작을 수행할 수 있다. 프리차지 회로부(148)는 프리차지 전압을 생성하고 출력하는 동작을 수행할 수 있다.
타이밍 제어부(120)는 프리차지 제어부(128)를 포함할 수 있다. 타이밍 제어부(120)에 포함된 프리차지 제어부(128)는 데이터 구동부(140)에 포함된 프리차지 회로부(148)를 제어할 수 있는 신호를 생성하고 출력할 수 있다. 이하, 프리차지 제어부(128)는 EPI 인터페이스(EPI)를 통해 프리차지 회로부(128)를 제어할 수 있는 신호를 출력하는 것을 일례로 설명한다. 그러나 프리차지 제어부(128)는 별도의 신호라인을 통해 프리차지 회로부(128)를 직접 제어할 수도 있다.
도 7에 도시된 바와 같이, 프리차지 제어부(128)는 프리차지 전압을 생성하는 프리차지 전압 생성부(148a)와 프리차지 전압을 데이터 구동부의 출력채널들(CH1 ~ CHn)에 전달하는 프리차지 전압 전달부(148b)를 포함할 수 있다.
프리차지 전압 생성부(148a)는 래치(143), DA변환부(144) 및 멀티채널 출력부(145)에 포함된 구성과 유사 또는 동일하게 구현될 수 있고, 프리차지 전압 전달부(148b)는 스위치들로 구현될 수 있다.
프리차지 전압 생성부(148a)는 제어회로부(141)를 통해 출력된 프리차지용 데이터신호를 기반으로 프리차지 전압을 생성하고 출력할 수 있다. 예컨대, 본 발명의 제1실시예에 따르면, 프리차지 전압 생성부(148a)는 2 라인 래치(2-Line Latch), M-1비트 DAC(M-1bit DAC) 및 증폭부(AMP)로 구현될 수 있다.
프리차지 전압 생성부(148a)에 포함된 2 라인 래치(2-Line Latch)는 래치(143)에 포함된 2 라인 래치(2-Line Latch)와 동일하게 구성되어 제어회로부(141)로부터 8비트 형태의 디지털 데이터신호를 인가받을 수 있다. 한편, 2 라인 래치(2-Line Latch)는 제1래치와 제2래치 이상 2개의 래치를 포함할 수 있으나 이에 한정되지 않는다.
프리차지 전압 생성부(148a)에 포함된 M-1비트 DAC(M-1bit DAC)는 DA변환부(144)에 포함된 N비트 DAC(Nbit DAC)와 동일하게 구성될 수 있다. 그러나 프리차지 전압 생성부(148a)에 포함된 M-1비트 DAC(M-1bit DAC)는 DA변환부(144)에 포함된 N비트 DAC(Nbit DAC)보다 낮은 해상도를 가질 수 있다.
그 이유는 프리차지 전압 생성부(148a)는 데이터전압과 같이 계조 표현을 위해 다양한 레벨의 전압을 마련하는 것이 아니기 때문이다. 또한, 최대계조(Full Gray)의 절반 수준의 DAC로 구현되더라도 프리차지 전압을 충분히 생성 및 출력할 수 있기 때문이다. 따라서, N비트 DAC(Nbit DAC)의 N이 8비트인 경우, M-1비트 DAC(M-1bit DAC)의 M은 N과 동일할 수 있으나 적어도 1비트 낮은 7비트 등으로 구현될 수 있다. 그러나 이는 하나의 예시일 뿐, 본 발명은 이에 한정되지 않는다.
프리차지 전압 생성부(148a)에 포함된 증폭부(AMP)는 멀티채널 출력부(145)에 포함된 증폭부(AMP)와 동일하게 구성될 수 있다. 그러나 프리차지 전압 생성부(148a)에 포함된 증폭부(AMP)는 멀티채널 출력부(145)에 포함된 증폭부(AMP)보다 전류 구동(Current driving) 능력이 우수해야 한다(또는 우수할수록 좋다).
프리차지 전압 전달부(148b)는 제어회로부(141)를 통해 출력된 프리차지용 선택신호를 기반으로 프리차지 전압 생성부(148a)로부터 출력된 프리차지 전압을 데이터 구동부의 출력채널들(CH1 ~ CHn)에 전달할 수 있다. 예컨대, 본 발명의 제1실시예에 따르면, 프리차지 전압 전달부(148b)는 프리차지 스위치들(SW2a, SW2b)로 구현될 수 있다.
프리차지 전압 전달부(148b)에 포함된 프리차지 스위치들(SW2a, SW2b)은 멀티채널 출력부(145)에 포함된 차지쉐어 스위치들(SW1a, SW1b)과 동일하게 트랜지스터로 구성될 수 있다. 차지쉐어 스위치들(SW1a, SW1b)은 차지쉐어부로 정의될 수도 있다. 프리차지 전압은 프리차지용 선택신호에 의해 프리차지 스위치들(SW2a, SW2b)이 턴온되는 경우 출력되지만 턴온되지 않는 경우 출력되지 않는다.
예컨대, 멀티채널 출력부(145)에 포함된 차지쉐어 스위치들(SW1a, SW1b)은 데이터 구동부의 홀수 출력채널들(CH1, CH3 ~ CHn-1)을 공통으로 연결하는 제1차지쉐어 스위치들(SW1a)과 짝수 출력채널들(CH2, CH4 ~ CHn)을 공통으로 연결하는 제2차지쉐어 스위치들(SW1b)을 포함할 수 있다. 그리고 프리차지 전압 전달부(148b)에 포함된 프리차지 스위치들(SW2a, SW2b)은 제1차지쉐어 스위치들(SW1a)에 연결된 제1프리차지 스위치들(SW2a)과 제2차지쉐어 스위치들(SW1b)에 연결된 제2프리차지 스위치들(SW2b)을 포함할 수 있다.
프리차지 전압 전달부(148b)에 포함된 제1프리차지 스위치들(SW2a)은 제1차지쉐어 스위치들(SW1a)을 통해 데이터 구동부의 홀수 출력채널들(CH1, CH3 ~ CHn-1)에 프리차지 전압을 전달할 수 있다. 그리고 프리차지 전압 전달부(148b)에 포함된 제2프리차지 스위치들(SW2b)은 제2차지쉐어 스위치들(SW1b)을 통해 데이터 구동부의 짝수 출력채널들(CH2, CH4 ~ CHn)에 프리차지 전압을 전달할 수 있다.
한편, 제1실시예에서는 멀티채널 출력부(145)에 증폭부(AMP), 출력 먹스부(Ouput MUX) 및 차지쉐어 스위치들(SW1a, SW1b)이 포함된 것을 일례로 도시 및 설명하였으나 이에 한정되지 않는다.
도 8에 도시된 바와 같이, EPI 인터페이스(EPI)를 통해 전송되는 신호의 내부를 살펴보면, 그 내부에는 데이터신호(RGB Data), 프리차지용 선택신호(P/C_SEL), 프리차지용 데이터신호(P/C-Data(n)), 클록 트레이닝신호(CT), 제어신호(CRT) 등이 포함될 수 있다. 제N라인(Line(n))의 영상이나 제N-1라인(Line(n+1))의 영상을 표시하기 위한 데이터신호(RGB Data)를 제외한 프리차지용 선택신호(P/C_SEL), 프리차지용 데이터신호(P/C-Data(n)), 클록 트레이닝신호(CT), 제어신호(CRT)는 수평 블랭크 구간(H-Blank)에 전송될 수 있다.
도 7 및 도 8에 도시된 바와 같이, 래치(143)는 수평 블랭크 구간(H-Blank)에 발생된 로직하이의 래치신호(Lath)에 대응하여 동작하며 데이터신호(RGB Data)를 래치할 수 있다. 차지쉐어 스위치들(SW1a, SW1b)은 수평 블랭크 구간(H-Blank)에 발생된 로직하이의 차지쉐어신호(C/S_SW1)에 대응하여 데이터 구동부의 출력채널들(CH1 ~ CHn) 중 적어도 둘 이상의 출력채널들 간에 전하가 공유되도록 차지쉐어링을 할 수 있다. 프리차지 스위치들(SW2a, SW2b)은 수평 블랭크 구간(H-Blank)에 발생된 로직하이의 프리차지신호(P/C_SW2)에 대응하여 데이터 구동부의 출력채널(CH1 ~ CHn)에 프리차지 전압을 전달할 수 있다.
한편, 프리차지신호(P/C_SW2)는 프리차지용 선택신호(P/C_SEL)에 대응하여 로직하이로 발생되거나 로직로우로 발생될 수 있고, 프리차지 전압의 레벨은 프리차지용 데이터신호(P/C-Data(n))에 대응하여 가변될 수 있다.
도 8을 참고하면 알 수 있듯이, 프리차지용 선택신호(P/C_SEL)가 0이 아닌 1로 인가되는 경우 데이터 구동부의 출력채널(CH1 ~ CHn)에 프리차지 전압을 전달할 수 있다. 그리고 프리차지신호(P/C_SW2)는 래치신호(Lath)의 시작 시점(라이징 에지)와 동기하여 로직하이로 전환될 수 있고 차지쉐어신호(C/S_SW1)의 종료 시점(폴링 이지)와 동기하여 로직로우로 전환될 수 있다. 즉, 프리차지 동작은 차지쉐어 동작과 일부 중첩하여 일어날 수 있고 차지쉐어 동작과 동시에 종료될 수 있다. 그러나 이는 하나의 예시일 뿐이다.
도 8에서, "Last-Data @ Driving Mode, P/C_SEL=0"는 데이터 구동부(140)의 구동 모드에 의해 데이터전압 출력시 프리차지용 선택신호(P/C_SEL)가 0으로 인가되는 경우, 그 출력 상태를 보여주는 파형이다. 그리고 "Pre-Data @ Driving Mode, P/C_SEL=1"는 데이터 구동부(140)의 구동 모드에 의해 데이터전압 출력시 프리차지용 선택신호(P/C_SEL)가 1로 인가되는 경우, 그 출력 상태를 보여주는 파형이다. 그리고 "Hi-Z @ C/S Mode, P/C_SEL=0"는 데이터 구동부(140)의 차지쉐어 모드에 의해 하이임피던스(데이터전압 미출력)시 프리차지용 선택신호(P/C_SEL)가 0으로 인가되는 경우, 그 출력 상태를 보여주는 파형이다.
도 8 및 도 9를 참고하면 알 수 있듯이, 차지쉐어링 동작과 프리차징 동작이 일어나는 타이밍은 일부 중첩(차지쉐어링 동작과 프리차징 동작이 동시에 일어나는 구간)할 수 있다. 그 이유는 프리차지 전압이 차지쉐어 스위치들(SW1a, SW1b)을 통해 데이터 구동부의 출력채널(CH1 ~ CHn)에 전달되기 때문이다. 따라서, 차지쉐어 스위치들(SW1a, SW1b)과 프리차지 스위치들(SW2a, SW2b)은 동시에 턴온되는 구간을 가질 수 있다.
한편, 위의 설명에서는 멀티채널 출력부(145)에 포함된 차지쉐어 스위치들(SW1a, SW1b)이 홀수 출력채널들(CH1, CH3 ~ CHn-1)과 짝수 출력채널들(CH2, CH4 ~ CHn)에 구분되어 연결된 구조를 일례로 하였다. 이러한 방식은 홀수와 짝수로 구분하여 모든 출력채널들에 대한 차지쉐어링을 할 수 있다. 그러나 차지쉐어링 동작은 도 10과 같이 인접하는 3개의 홀수 출력채널들과 인접하는 3개의 짝수 출력채널들끼리 이루어질 수도 있는 바, 이를 변형예로 설명하면 다음과 같다.
도 10에 도시된 바와 같이, 멀티채널 출력부(145)에 포함된 차지쉐어 스위치들(SW1a ~ SW1b)은 데이터 구동부 내에서 인접하는 3개의 홀수 출력채널들(CH1, CH3, CH5)을 공통으로 연결하는 제1차지쉐어 스위치(SW1a)와 인접하는 3개의 짝수 출력채널들(CH2, CH4, CH6)을 공통으로 연결하는 제2차지쉐어 스위치(SW1b) 등을 포함할 수 있다. 도 10에서는 도시할 수 있는 공간의 제약으로 일부의 차지쉐어 스위치들만 도시하였음을 참고한다.
그리고 프리차지 전압 전달부(148b)에 포함된 프리차지 스위치들(SW2a ~ SW2j)은 제1차지쉐어 스위치(SW1a)에 연결된 제1프리차지 스위치(SW2a)와 제2차지쉐어 스위치(SW1b)에 연결된 제2프리차지 스위치(SW2b) 등을 포함할 수 있다. 도 10에서는 도시할 수 있는 공간의 제약으로 일부의 프리차지 스위치들만 도시하였음을 참고한다.
프리차지 전압 전달부(148b)에 포함된 제1프리차지 스위치(SW2a)는 제1차지쉐어 스위치(SW1a)를 통해 데이터 구동부 내에서 인접하는 3개의 홀수 출력채널들(CH1, CH3, CH5)에 프리차지 전압을 전달할 수 있다. 그리고 프리차지 전압 전달부(148b)에 포함된 제2프리차지 스위치(SW2b)는 제2차지쉐어 스위치(SW1b)를 통해 데이터 구동부의 짝수 출력채널들(CH2, CH4, CH6)에 프리차지 전압을 전달할 수 있다.
한편, 제1실시예의 변형예에 따른 구조는 제1실시예와 달리 인접하는 3개의 홀수 출력채널들(CH1, CH3, CH5)끼리 그리고 인접하는 3개의 짝수 출력채널들(CH2, CH4, CH6)끼리 차지쉐어링과 더불어 프리차징을 수행할 수 있다.
도 11은 본 발명의 제1실시예에 따른 타이밍 제어부의 내부 블록 중 일부를 구체적으로 나타낸 도면이고, 도 12는 도 11에 도시된 타이밍 제어부의 동작을 설명하기 위한 흐름도이다.
도 11에 도시된 바와 같이, 타이밍 제어부(120)는 라인 메모리부(121)와 더불어 프리차지용 데이터신호 생성부(123) 및 프리차지용 선택신호 생성부(125)를 포함하는 프리차지 제어부(128) 등을 포함할 수 있다.
라인 메모리부(121)는 외부로부터 공급된 데이터신호(Data)를 한 라인분씩 저장하는 역할을 수행할 수 있다. 프리차지용 데이터신호 생성부(123)는 현재 라인 데이터신호의 평균값과 이전 라인 데이터신호의 평균값을 기반으로 현재 프리차지용 데이터신호(P/C-Data(n))를 생성하는 역할을 수행할 수 있다. 프리차지용 선택신호 생성부(125)는 이전 라인 데이터신호에서 현재 라인 데이터신호를 뺀 절대값의 평균값과 이전 프리차지용 데이터신호에서 현재 라인 데이터신호를 뺀 절대값의 평균값을 기반으로 프리차지용 선택신호(P/C_SEL)를 생성하는 역할을 수행할 수 있다.
도 12에 도시된 바와 같이, 외부로부터 공급된 데이터신호(Data)는 한 라인분씩 라인 메모리부(Line Memory)에 저장될 수 있다(S110). 이하, 라인 메모리부(Line Memory)에 이전 라인 데이터신호(Data(n-1))가 저장된 것을 일례로 설명한다.
다음, 라인 메모리부(Line Memory)에 저장된 이전 라인 데이터신호의 평균값(Avg (Data(n-1))이 산출되고(S111), 이와 동시에 현재 라인 데이터신호의 평균값(Avg (Data(n))이 산출될 수 있다(S112).
이전 라인 데이터신호의 평균값(Avg (Data(n-1))은 하기의 수학식 1을 기반으로 산출될 수 있고, 현재 라인 데이터신호의 평균값(Avg (Data(n))은 하기의 수학식 2를 기반으로 산출될 수 있다.
Figure pat00001
Figure pat00002
상기의 수학식 1 및 2에서 P는 서브 픽셀을 의미한다. 그리고 N은 데이터 구동부(DIC)의 개수, RGB 데이터신호 및 수평 해상도와 관계하므로
Figure pat00003
임을 참고한다.
다음, 현재 라인 데이터신호의 평균값(Avg (Data(n))과 이전 라인 데이터신호의 평균값(Avg (Data(n-1))을 기반으로 현재 프리차지용 데이터신호(P/C-Data(n))가 생성될 수 있다(S113). 현재 프리차지용 데이터신호(P/C-Data(n))는 하기의 수학식 3을 기반으로 생성될 수 있다.
Figure pat00004
다음, 이전 라인 데이터신호(Data(n-1))와 현재 라인 데이터신호(Data(n)) 간의 차이값(Substract)이 산출되고(S114), 그 차이값(Substract)에 대한 절대값(ABS)이 산출되고(S115), 그 절대값(ABS)에 대한 평균값(Average)이 산출될 수 있다(S116). 이 단계들(S114 ~ S116)을 통해 제1차이값(diff_Origin)이 산출될 수 있다. 제1차이값(diff_Origin)은 하기의 수학식 4를 기반으로 산출될 수 있다.
Figure pat00005
다음, 이전 프리차지용 데이터신호(P/C-Data(n-1))와 현재 라인 데이터신호(Data(n)) 간의 차이값(Substract)이 산출되고(S117), 그 차이값(Substract)에 대한 절대값(ABS)이 산출되고(S118), 그 절대값(ABS)에 대한 평균값(Average)이 산출될 수 있다(S119). 이 단계들(S117 ~ S119)을 통해 제2차이값(diff_pre)이 산출될 수 있다. 제2차이값(diff_pre)은 하기의 수학식 5를 기반으로 산출될 수 있다.
Figure pat00006
다음, 제1차이값(diff_Origin)과 제2차이값(diff_pre) 간의 차이가 0보다 큰지 여부를 기반으로 프리차지용 선택신호(P/C_SEL)가 생성될 수 있다(S120). 여기서, 제1차이값(diff_Origin)과 제2차이값(diff_pre) 간의 차이가 0보다 크면(Y), 프리차지용 선택신호(P/C_SEL)는 1로 생성될 수 있다. 즉, 프리차지(Pre-Charge) 동작을 수행하기 위한 신호가 생성될 수 있다. 반면, 제1차이값(diff_Origin)과 제2차이값(diff_pre) 간의 차이가 0보다 작으면(N), 프리차지용 선택신호(P/C_SEL)는 0으로 생성될 수 있다. 즉, 프리차지(Pre-Charge) 동작을 수행하지 않기 위한 신호가 생성될 수 있다.
본 발명의 제1실시예에 따른 표시장치는 영상의 패턴별로 프리차지 동작의 수행 여부(프리차지 동작/프리차지 미동작)와 더불어 프리차지용 데이터신호의 크기(프리차지 전압양)가 결정될 수 있는데, 그 예시를 도시하면 다음과 같다.
이하, 도 13 내지 도 17은 프리차지 동작이 수행되는 패턴의 예시를 나타낸 도면들이고, 도 18 내지 도 21은 프리차지 동작이 수행되지 않는 패턴의 예시를 나타낸 도면들이다.
도 13은 데이터신호(Data)가 한 채널씩 징검다리 형태로 출력되고 그 출력 위치가 라인단위로 교번하여 변경되는 서브 도트(Subdot)형 패턴(Pattern)으로 구성된 경우, 프리차지 동작이 수행될 수 있음을 보여주는 예시이다.
도 14는 데이터신호(Data)가 한 라인의 모든 채널에 걸쳐 출력되고 그 다음 라인의 모든 채널에 걸쳐 미출력되며 이러한 출력 양상이 라인단위로 교번하여 변경되는 수평1라인(H-1Line)형 패턴(Pattern)으로 구성된 경우, 프리차지 동작이 수행될 수 있음을 보여주는 예시이다.
도 15는 데이터신호(Data)가 두 채널씩 징검다리 형태로 출력되고 그 출력 위치가 라인단위로 교번하여 변경되는 서브 2도트(Sub2dot)형 패턴(Pattern)으로 구성된 경우, 프리차지 동작이 수행될 수 있음을 보여주는 예시이다.
도 16은 데이터신호(Data)가 RGB 채널씩 징검다리 형태로 출력되고 그 출력 위치가 라인단위로 교번하여 변경되는 도트(Dot)형 패턴(Pattern)으로 구성된 경우, 프리차지 동작이 수행될 수 있음을 보여주는 예시이다.
도 17은 데이터신호(Data)가 모든 채널에 걸쳐 산발적으로 다른 계조를 가지고 출력되는 랜덤(Random)형 패턴(Pattern)으로 구성된 경우, 프리차지 동작이 수행될 수 있음을 보여주는 예시이다.
이상, 도 13 내지 도 16과 같은 패턴은 우측에 도시된 관계식(diff_Origin-diff_pre > 0), 프리차지용 데이터신호의 값(P/C-data(n):127 또는 125) 및 프리차지용 선택신호의 값(P/C_SEL:1)을 통해 알 수 있듯이, 상기의 패턴들은 제1실시예에 대응하여 프리차지 동작이 수행될 수 있다.
도 18은 데이터신호(Data)가 모든 라인에 걸쳐 R 채널만 출력되는 적색(Red)형 패턴(Pattern)으로 구성된 경우, 프리차지 동작이 수행되지 않을 수 있음을 보여주는 예시이다.
도 19는 데이터신호(Data)가 모든 라인에 걸쳐 G 채널만 출력되는 녹색(Green)형 패턴(Pattern)으로 구성된 경우, 프리차지 동작이 수행되지 않을 수 있음을 보여주는 예시이다.
도 20은 데이터신호(Data)가 모든 라인 및 모든 채널에 출력되도록 적색, 녹색 및 청색으로 이루어진 풀 계조(Gray)형 패턴(Pattern)으로 구성된 경우, 프리차지 동작이 수행되지 않을 수 있음을 보여주는 예시이다.
도 21은 데이터신호(Data)가 수직방향으로 한 채널씩 징검다리 형태로 출력되고 그 출력 위치가 변하지 않고 유지되는 수직 서브(Vsub)형 패턴(Pattern)으로 구성된 경우, 프리차지 동작이 수행되지 않을 수 있음을 보여주는 예시이다.
이상, 도 18 내지 도 21과 같은 패턴은 우측에 도시된 관계식(diff_Origin-diff_pre < 0), 프리차지용 데이터신호의 값(P/C-data(n):84, 41, 254, 또는 127) 및 프리차지용 선택신호의 값(P/C_SEL:0)을 통해 알 수 있듯이, 상기의 패턴들은 제1실시예에 대응하여 프리차지 동작이 수행되지 않을 수 있다.
그러나 상기의 도 13 내지 도 21은 패턴들의 형태에 따라 프리차지 동작이 수행되거나 수행되지 않을 수 있는 몇가지의 예시를 보여준 것뿐이며, 데이터신호의 특성(계조값)이나 산출 수식에 따라 달라질 수 있는 바, 참고적인 예시로 이해되어야 한다.
도 22 및 도 23은 본 발명의 제2실시예에 따라 데이터 구동부의 내부 블록 중 일부를 구체적으로 나타낸 도면이고, 도 24는 본 발명의 제2실시예에 따라 EPI 신호와 장치의 구동 파형 중 일부를 나타낸 도면이고, 도 25는 본 발명의 제2실시예에 따라 차지쉐어링 및 프리차징 동작이 일어날 때 스위치들의 동작 상태를 나타낸 도면이고, 도 26은 본 발명의 제2실시예의 변형예에 따라 데이터 구동부의 내부 블록 중 일부를 구체적으로 나타낸 도면이다.
도 22 및 도 23에 도시된 바와 같이, 프리차지 제어부(128)는 프리차지 전압을 생성하는 프리차지 전압 생성부(148a)와 프리차지 전압을 데이터 구동부의 출력채널들(CH1 ~ CHn)에 전달하는 프리차지 전압 전달부(148b)를 포함할 수 있다.
프리차지 전압 생성부(148a)는 감마전압들 중 하나를 선택하고, 이를 기반으로 프리차지 전압을 출력할 수 있도록 구현될 수 있고, 프리차지 전압 전달부(148b)는 스위치들로 구현될 수 있다.
프리차지 전압 생성부(148a)는 제어회로부(141)를 통해 출력된 프리차지용 비트신호(P/C_COB)에 대응하여 감마전압들 중 하나를 선택하고, 이를 기반으로 프리차지 전압을 출력(즉, 감마전압들 중 하나를 프리차지 전압으로 사용)할 수 있다. 예컨대, 본 발명의 제2실시예에 따르면, 프리차지 전압 생성부(148a)는 감마전압 생성부(GMA)와 선택부(MUX)로 구현될 수 있다. 다만, 감마전압 생성부(GMA)는 데이터 구동부(140)에 감마전압을 제공하는 기존 구성에 해당하는 바, 장치의 중복 구성을 배제함과 더불어 비용 절감을 위해 새로 추가되는 것이 아닌 기존 구성을 이용하는 개념으로 설명함을 참고한다. 감마전압 생성부(GMA)는 장치의 구성상 별도로 마련될 수도 있다. 그러나, 이하에서는 기존에 구성된 감마전압 생성부(GMA)에서 8개의 감마탭전압(GMA #1 ~ GMA #8)을 사용하는 것을 일례로 설명한다.
감마전압 생성부(GMA)는 저항 스트링(R), 디코더(DEC) 및 버퍼부(BUF) 등을 포함할 수 있다. 그리고 감마전압 생성부(GMA)는 최대감마전압(G255)을 출력하는 최상위 감마탭 전압출력부(GMA #0)와 최저감마전압(G0)을 출력하는 최하위 감마탭 전압출력부(GMA #2n+1) 그리고 이들 사이의 감마전압들(G224, G192 ~ G1)을 출력하는 중간 감마탭 전압출력부들(GMA #1 ~ GMA #2n)로 구분될 수 있다.
프리차지 전압 생성부(148a)에 포함된 선택부(MUX)는 2n:1 멀티플렉서로 구성되어 감마전압 생성부(GMA)에 연결될 수 있고, 제어회로부(141)로부터 출력된 프리차지용 비트신호(P/C_COB)를 기반으로 선택 동작을 수행할 수 있다. 2n:1 멀티플렉서에서 n은 감마전압 생성부(GMA) 내에서 사용하고자 하는 감마탭의 개수에 대응할 수 있다. 예컨대, 선택부(MUX)는 프리차지용 비트신호(P/C_COB)에 대응하여 제1중간 감마탭 내지 제8중간 감마탭 전압출력부들(GMA #1 ~ GMA #8) 중 하나의 버퍼부(BUF)로부터 출력된 감마전압을 프리차지 전압으로 선택하여 출력할 수 있다.
프리차지 전압 전달부(148b)는 제어회로부(141)를 통해 출력된 프리차지용 선택신호를 기반으로 프리차지 전압 생성부(148a)로부터 출력된 프리차지 전압을 데이터 구동부의 출력채널들(CH1 ~ CHn)에 전달할 수 있다. 예컨대, 본 발명의 제2실시예에 따르면, 프리차지 전압 전달부(148b)는 프리차지 스위치들(SW2a, SW2b)로 구현될 수 있다.
프리차지 전압 전달부(148b)에 포함된 프리차지 스위치들(SW2a, SW2b)은 멀티채널 출력부(145)에 포함된 차지쉐어 스위치들(SW1a, SW1b)과 동일하게 트랜지스터로 구성될 수 있다. 차지쉐어 스위치들(SW1a, SW1b)은 차지쉐어부로 정의될 수도 있다.
예컨대, 멀티채널 출력부(145)에 포함된 차지쉐어 스위치들(SW1a, SW1b)은 데이터 구동부의 홀수 출력채널들(CH1, CH3 ~ CHn-1)을 공통으로 연결하는 제1차지쉐어 스위치들(SW1a)과 짝수 출력채널들(CH2, CH4 ~ CHn)을 공통으로 연결하는 제2차지쉐어 스위치들(SW1b)을 포함할 수 있다. 그리고 프리차지 전압 전달부(148b)에 포함된 프리차지 스위치들(SW2a, SW2b)은 제1차지쉐어 스위치들(SW1a)에 연결된 제1프리차지 스위치들(SW2a)과 제2차지쉐어 스위치들(SW1b)에 연결된 제2프리차지 스위치들(SW2b)을 포함할 수 있다.
프리차지 전압 전달부(148b)에 포함된 제1프리차지 스위치들(SW2a)은 제1차지쉐어 스위치들(SW1a)을 통해 데이터 구동부의 홀수 출력채널들(CH1, CH3 ~ CHn-1)에 프리차지 전압을 전달할 수 있다. 그리고 프리차지 전압 전달부(148b)에 포함된 제2프리차지 스위치들(SW2b)은 제2차지쉐어 스위치들(SW1b)을 통해 데이터 구동부의 짝수 출력채널들(CH2, CH4 ~ CHn)에 프리차지 전압을 전달할 수 있다.
도 24에 도시된 바와 같이, EPI 인터페이스(EPI)를 통해 전송되는 신호의 내부를 살펴보면, 그 내부에는 데이터신호(RGB Data), 프리차지용 선택신호(P/C_SEL), 프리차지용 비트신호(P/C_COB), 클록 트레이닝신호(CT), 제어신호(CRT) 등이 포함될 수 있다. 제N라인(Line(n))의 영상이나 제N-1라인(Line(n+1))의 영상을 표시하기 위한 데이터신호(RGB Data)를 제외한 프리차지용 선택신호(P/C_SEL), 프리차지용 데이터신호(P/C-Data(n)), 클록 트레이닝신호(CT), 제어신호(CRT)는 수평 블랭크 구간(H-Blank)에 전송될 수 있다.
도 22 내지 도 24에 도시된 바와 같이, 래치(143)는 수평 블랭크 구간(H-Blank)에 발생된 로직하이의 래치신호(Lath)에 대응하여 동작하며 데이터신호(RGB Data)를 래치할 수 있다. 차지쉐어 스위치들(SW1a, SW1b)은 수평 블랭크 구간(H-Blank)에 발생된 로직하이의 차지쉐어신호(C/S_SW1)에 대응하여 데이터 구동부의 출력채널들(CH1 ~ CHn) 중 적어도 둘 이상의 출력채널들 간에 전하가 공유되도록 차지쉐어링을 할 수 있다. 프리차지 스위치들(SW2a, SW2b)은 수평 블랭크 구간(H-Blank)에 발생된 로직하이의 프리차지신호(P/C_SW2)에 대응하여 데이터 구동부의 출력채널(CH1 ~ CHn)에 프리차지 전압을 전달할 수 있다.
한편, 프리차지신호(P/C_SW2)는 프리차지용 선택신호(P/C_SEL)에 대응하여 로직하이로 발생되거나 로직로우로 발생될 수 있고, 프리차지 전압의 레벨은 프리차지용 비트신호(P/C_COB)에 대응하여 가변될 수 있다.
도 24를 참고하면 알 수 있듯이, 프리차지용 선택신호(P/C_SEL)가 0이 아닌 1로 인가되는 경우 데이터 구동부의 출력채널(CH1 ~ CHn)에 프리차지 전압을 전달할 수 있다. 그리고 프리차지신호(P/C_SW2)는 래치신호(Lath)의 시작 시점(라이징 에지)와 동기하여 로직하이로 전환될 수 있고 차지쉐어신호(C/S_SW1)의 종료 시점(폴링 이지)와 동기하여 로직로우로 전환될 수 있다. 그러나 이는 하나의 예시일 뿐이다.
도 24에서, "Last-Data @ Driving Mode, P/C_SEL=0"는 데이터 구동부(140)의 구동 모드에 의해 데이터전압 출력시 프리차지용 선택신호(P/C_SEL)가 0으로 인가되는 경우, 그 출력 상태를 보여주는 파형이다. 그리고 "Pre-Data @ Driving Mode, P/C_SEL=1"는 데이터 구동부(140)의 구동 모드에 의해 데이터전압 출력시 프리차지용 선택신호(P/C_SEL)가 1로 인가되는 경우, 그 출력 상태를 보여주는 파형이다. 그리고 "Hi-Z @ C/S Mode, P/C_SEL=0"는 데이터 구동부(140)의 차지쉐어 모드에 의해 하이임피던스(데이터전압 미출력)시 프리차지용 선택신호(P/C_SEL)가 0으로 인가되는 경우, 그 출력 상태를 보여주는 파형이다.
도 24 및 도 25를 참고하면 알 수 있듯이, 차지쉐어링 동작과 프리차징 동작이 일어나는 타이밍은 일부 중첩할 수 있다. 그 이유는 프리차지 전압이 차지쉐어 스위치들(SW1a, SW1b)을 통해 데이터 구동부의 출력채널(CH1 ~ CHn)에 전달되기 때문이다. 따라서, 차지쉐어 스위치들(SW1a, SW1b)과 프리차지 스위치들(SW2a, SW2b)은 동시에 턴온되는 구간을 가질 수 있다.
한편, 위의 설명에서는 멀티채널 출력부(145)에 포함된 차지쉐어 스위치들(SW1a, SW1b)이 홀수 출력채널들(CH1, CH3 ~ CHn-1)과 짝수 출력채널들(CH2, CH4 ~ CHn)에 구분되어 연결된 구조를 일례로 하였다. 이러한 방식은 홀수와 짝수로 구분하여 모든 출력채널들에 대한 차지쉐어링을 할 수 있다. 그러나 차지쉐어링 동작은 도 26과 같이 인접하는 3개의 홀수 출력채널들과 인접하는 3개의 짝수 출력채널들끼리 이루어질 수도 있는 바, 이를 변형예로 설명하면 다음과 같다.
도 26에 도시된 바와 같이, 멀티채널 출력부(145)에 포함된 차지쉐어 스위치들(SW1a ~ SW1b)은 데이터 구동부 내에서 인접하는 3개의 홀수 출력채널들(CH1, CH3, CH5)을 공통으로 연결하는 제1차지쉐어 스위치(SW1a)와 인접하는 3개의 짝수 출력채널들(CH2, CH4, CH6)을 공통으로 연결하는 제2차지쉐어 스위치(SW1b) 등을 포함할 수 있다. 도 26에서는 도시할 수 있는 공간의 제약으로 일부의 차지쉐어 스위치들만 도시하였음을 참고한다.
그리고 프리차지 전압 전달부(148b)에 포함된 프리차지 스위치들(SW2a ~ SW2j)은 제1차지쉐어 스위치(SW1a)에 연결된 제1프리차지 스위치(SW2a)와 제2차지쉐어 스위치(SW1b)에 연결된 제2프리차지 스위치(SW2b) 등을 포함할 수 있다. 도 26에서는 도시할 수 있는 공간의 제약으로 일부의 프리차지 스위치들만 도시하였음을 참고한다.
프리차지 전압 전달부(148b)에 포함된 제1프리차지 스위치(SW2a)는 제1차지쉐어 스위치(SW1a)를 통해 데이터 구동부 내에서 인접하는 3개의 홀수 출력채널들(CH1, CH3, CH5)에 프리차지 전압을 전달할 수 있다. 그리고 프리차지 전압 전달부(148b)에 포함된 제2프리차지 스위치(SW2b)는 제2차지쉐어 스위치(SW1b)를 통해 데이터 구동부의 짝수 출력채널들(CH2, CH4, CH6)에 프리차지 전압을 전달할 수 있다.
한편, 제2실시예의 변형예에 따른 구조는 제2실시예와 달리 인접하는 3개의 홀수 출력채널들(CH1, CH3, CH5)끼리 그리고 인접하는 3개의 짝수 출력채널들(CH2, CH4, CH6)끼리 차지쉐어링과 더불어 프리차징을 수행할 수 있다.
도 27은 본 발명의 제2실시예에 따른 타이밍 제어부의 내부 블록 중 일부를 구체적으로 나타낸 도면이고, 도 28은 도 27에 도시된 타이밍 제어부의 동작을 설명하기 위한 흐름도이다.
도 27에 도시된 바와 같이, 타이밍 제어부(120)는 라인 메모리부(121)와 더불어 프리차지용 비트신호 생성부(124) 및 프리차지용 선택신호 생성부(125)를 포함하는 프리차지 제어부(128) 등을 포함할 수 있다.
라인 메모리부(121)는 외부로부터 공급된 데이터신호(Data)를 한 라인분씩 저장하는 역할을 수행할 수 있다. 프리차지용 비트신호 생성부(124)는 현재 라인 데이터신호의 평균값과 이전 라인 데이터신호의 평균값을 기반으로 프리차지용 비트신호(P/C_COB)를 생성하는 역할을 수행할 수 있다. 프리차지용 선택신호 생성부(125)는 이전 라인 데이터신호에서 현재 라인 데이터신호를 뺀 절대값의 평균값과 이전 프리차지용 데이터신호에서 현재 라인 데이터신호를 뺀 절대값의 평균값을 기반으로 프리차지용 선택신호(P/C_SEL)를 생성하는 역할을 수행할 수 있다.
도 28에 도시된 바와 같이, 외부로부터 공급된 데이터신호(Data)는 한 라인분씩 라인 메모리부(Line Memory)에 저장될 수 있다(S210). 이하, 라인 메모리부(Line Memory)에 이전 라인 데이터신호(Data(n-1))가 저장된 것을 일례로 설명한다.
다음, 라인 메모리부(Line Memory)에 저장된 이전 라인 데이터신호의 평균값(Avg (Data(n-1))이 산출되고(S211), 이와 동시에 현재 라인 데이터신호의 평균값(Avg (Data(n))이 산출될 수 있다(S212).
이전 라인 데이터신호의 평균값(Avg (Data(n-1))은 제1실시예에서 설명된 수학식 1을 기반으로 산출될 수 있고, 현재 라인 데이터신호의 평균값(Avg (Data(n))은 제1실시예에서 설명된 수학식 2를 기반으로 산출될 수 있다.
다음, 현재 라인 데이터신호의 평균값(Avg (Data(n))과 이전 라인 데이터신호의 평균값(Avg (Data(n-1))을 기반으로 현재 프리차지용 데이터신호(P/C-Data(n))가 생성될 수 있다(S213). 현재 프리차지용 데이터신호(P/C-Data(n))는 제1실시예에서 설명된 수학식 3을 기반으로 생성될 수 있다.
다음, 이전 라인 데이터신호(Data(n-1))와 현재 라인 데이터신호(Data(n)) 간의 차이값(Substract)이 산출되고(S214), 그 차이값(Substract)에 대한 절대값(ABS)이 산출되고(S215), 그 절대값(ABS)에 대한 평균값(Average)이 산출될 수 있다(S216). 이 단계들(S214 ~ S216)을 통해 제1차이값(diff_Origin)이 산출될 수 있다. 제1차이값(diff_Origin)은 제1실시예에서 설명된 수학식 4를 기반으로 산출될 수 있다.
다음, 이전 프리차지용 데이터신호(P/C-Data(n-1))와 현재 라인 데이터신호(Data(n)) 간의 차이값(Substract)이 산출되고(S217), 그 차이값(Substract)에 대한 절대값(ABS)이 산출되고(S218), 그 절대값(ABS)에 대한 평균값(Average)이 산출될 수 있다(S219). 이 단계들(S217 ~ S219)을 통해 제2차이값(diff_pre)이 산출될 수 있다. 제2차이값(diff_pre)은 제1실시예에서 설명된 수학식 5를 기반으로 산출될 수 있다.
다음, 제1차이값(diff_Origin)과 제2차이값(diff_pre) 간의 차이가 0보다 큰지 여부를 기반으로 프리차지용 선택신호(P/C_SEL)가 생성될 수 있다(S220). 여기서, 제1차이값(diff_Origin)과 제2차이값(diff_pre) 간의 차이가 0보다 크면(Y), 프리차지용 선택신호(P/C_SEL)는 1로 생성될 수 있다. 즉, 프리차지(Pre-Charge) 동작을 수행하기 위한 신호가 생성될 수 있다. 반면, 제1차이값(diff_Origin)과 제2차이값(diff_pre) 간의 차이가 0보다 작으면(N), 프리차지용 선택신호(P/C_SEL)는 0으로 생성될 수 있다. 즉, 프리차지(Pre-Charge) 동작을 수행하지 않기 위한 신호가 생성될 수 있다.
다음, 현재 라인 데이터신호(Data(n))와 현재 프리차지용 데이터신호(P/C-Data(n)) 간의 차이값(Substract)이 산출되고(S221), 그 차이값(Substract)에 대한 절대값(ABS)이 산출되고(S222), 그 절대값(ABS)에 대한 최소값(Select Min)이 선택될 수 있다(S223). 프리차지용 비트신호(P/C_COB)는 최소값(Select Min) 선택 단계(S223)를 통해 최종적으로 선택 및 출력될 수 있다.
한편, 현재 라인 데이터신호(Data(n))와 현재 프리차지용 데이터신호(P/C-Data(n)) 간의 차이값(Substract) 산출 시 현재 라인 데이터신호(Data(n))의 전압값을 보다 정확히 알 수 있도록 감마탭전압(Data(n) for each GMA TAB)을 참고할 수 있다. 그리고 감마탭전압(Data(n) for each GMA TAB)은 아날로그 형태의 전압값 또는 이를 디지털 형태로 취한 데이터값일 수 있으나 이에 한정되지 않는다.
이하, 상기와 같은 방법을 기반으로 프리차지용 비트신호(P/C_COB)가 선택되는 과정 중 하나에 대한 예를 표로 나타내면 다음과 같다. 다만, 이하에서 표 1에서는 프리차지용 비트신호(P/C_COB)가 3비트인 것을 일례로 한다.
GMA
TAB		 Data(n) P/C-Data(n) ABS(Data(n)
-(P/CData(n)))		 Min(ABS(Data(n)-
(P/C-Data(n))))		 P/C COB
(Control Bit)
#1 224



230		 │224-230│= 6 Select 000
#2 192 │192-230│= 38 Non-Select 001
#3 128 │128-230│= 102 Non-Select 010
#4 64 │64-230│= 166 Non-Select 011
#5 16 │16-230│= 214 Non-Select 100
#6 N/A N/A N/A 101
#7 N/A N/A N/A 110
#8 N/A N/A N/A 111
상기의 표 1에서 볼 수 있는 바와 같이, 현재 라인 데이터신호(Data(n))와 현재 프리차지용 데이터신호(P/C-Data(n)) 간의 차이값에 대한 절대값(ABS(Data(n)-(P/CData(n)))은 "6, 38, 102, 166, 214" 등으로 산출될 수 있다. 그리고 앞서 설명한 바와 같이, 이 값들 중 최소값이 프리차지용 비트신호(P/C_COB)로 선택되므로 "000"에 대응하는 감마전압(예: 224)이 프리차지 전압이 될 수 있다.
이상의 실시예들을 참고하면 알 수 있듯이, 본 발명은 이전 라인 데이터신호와 현재 라인 데이터신호의 평균값을 비교하는 등의 과정을 거쳐 데이터 구동부의 출력 트랜지션(Transition) 양을 예측하고 한 라인(1-Line)의 평균 트랜지션 양이 적은 방향으로 프리차지의 동작여부 결정하고 프리차지용 데이터를 출력할 수 있다. 그리고 수평 블랭크 구간에 포함된 클록 트레이닝 구간(제어신호 송부 전)에 프리차지용 데이터와 제어신호를 출력함으로써 별도 전원을 사용하지 않고도 프리차지 전압을 생성 및 출력할 수 있다. 그 결과, 본 발명에 따른 표시장치는 영상 패턴과 무관하게 적응적 프리차지(Adaptive Pre-Charge) 동작을 수행하여 특정 장치의 성능 저하(예컨대 데이터전압 출력 시 구동 성능 저하, 하이임피던스 구간에 의한 터치센서의 성능 저하 등) 없이 소비전류 감소 효과를 극대화할 수 있는 효과가 있다.
120: 타이밍 제어부 128: 프리차지 제어부
140: 데이터 구동부 150: 표시패널
141: 제어회로부 142: 시프트 레지스터
143: 래치 144: DA변환부
148: 프리차지 회로부

Claims (12)

  1. 영상을 표시하는 표시패널;
    상기 표시패널에 데이터전압을 공급하고, 프리차징 동작을 수행하기 위한 프리차지 회로부를 갖는 데이터 구동부; 및
    상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하고,
    상기 프리차지 회로부는 수평 블랭크 구간에 공급된 프리차지용 신호를 기반으로 프리차지 전압을 생성하고, 프리차지용 선택신호를 기반으로 상기 프리차지 전압을 출력하거나 미출력하도록 제어되는 표시장치.
  2. 제1항에 있어서,
    상기 프리차지 회로부는
    상기 프리차지용 신호를 기반으로 상기 프리차지 전압을 생성하는 프리차지 전압 생성부와,
    상기 프리차지용 선택신호를 기반으로 상기 프리차지 전압을 상기 데이터 구동부의 출력채널들에 전달하는 프리차지 전압 전달부를 포함하는 표시장치.
  3. 제2항에 있어서,
    상기 프리차지 전압 전달부는
    상기 데이터 구동부의 출력채널들 중 적어도 둘 이상의 출력채널들 간에 전하가 공유되도록 차지쉐어링 동작을 수행하는 차지쉐어 스위치들에 연결된 프리차지 스위치들을 포함하는 표시장치.
  4. 제3항에 있어서,
    상기 프리차징 동작과 상기 차지쉐어링 동작은 일부 중첩하여 이루어지는 표시장치.
  5. 제4항에 있어서,
    상기 프리차징 동작과 상기 차지쉐어 동작은 동시에 종료되는 표시장치.
  6. 제2항에 있어서,
    상기 프리차지 전압 생성부는
    상기 프리차지용 신호를 기반으로 상기 프리차지 전압을 생성하기 위해 래치, DA변환부 및 증폭부를 포함하는 표시장치.
  7. 제6항에 있어서,
    상기 DA변환부는
    상기 데이터 구동부에 포함된 DA변환부와 동일하거나,
    상기 데이터 구동부에 포함된 DA변환부보다 적어도 1비트 낮은 표시장치.
  8. 제2항에 있어서,
    상기 프리차지 전압 생성부는
    상기 프리차지용 신호를 기반으로 감마전압 생성부로부터 출력되는 감마전압들 중 하나를 선택하여 상기 프리차지 전압으로 출력하기 위해 선택부를 포함하는 표시장치.
  9. 제1항에 있어서,
    상기 타이밍 제어부는
    상기 프리차지용 신호를 생성하는 프리차지용 신호 생성부와,
    상기 프리차지용 선택신호를 생성하는 프리차지용 선택신호 생성부를 포함하고,
    상기 프리차지용 선택신호 생성부는 이전 라인 데이터신호에서 현재 라인 데이터신호를 뺀 절대값의 평균값과 이전 프리차지용 데이터신호에서 상기 현재 라인 데이터신호를 뺀 절대값의 평균값을 기반으로 상기 프리차지용 선택신호를 생성하는 표시장치.
  10. 영상을 표시하는 표시패널, 상기 표시패널에 데이터전압을 공급하고, 프리차징 동작을 수행하기 위한 프리차지 회로부를 갖는 데이터 구동부 및 상기 데이터 구동부를 제어하는 타이밍 제어부를 포함하는 표시장치의 구동방법에 있어서,
    현재 라인 데이터신호의 평균값과 이전 라인 데이터신호의 평균값을 기반으로 현재 프리차지 전압을 생성하기 위한 현재 프리차지용 신호를 생성하는 단계;
    상기 이전 라인 데이터신호에서 상기 현재 라인 데이터신호를 뺀 절대값의 평균값과 이전 프리차지용 신호에서 상기 현재 라인 데이터신호를 뺀 절대값의 평균값을 기반으로 상기 프리차지 전압의 출력 유무를 결정하기 위한 프리차지용 선택신호를 생성하는 단계; 및
    상기 현재 프리차지용 신호와 상기 프리차지용 선택신호를 기반으로 상기 데이터 구동부의 출력채널들을 통해 상기 프리차지 전압을 출력하는 단계를 포함하는 표시장치의 구동방법.
  11. 제10항에 있어서,
    상기 프리차지 전압을 출력하는 단계는
    상기 데이터 구동부의 출력채널들 중 적어도 둘 이상의 출력채널들 간에 전하를 공유시키는 차지쉐어 단계와 일부 중첩하여 이루어지는 표시장치의 구동방법.
  12. 제11항에 있어서,
    상기 프리차지 전압을 출력하는 단계와 상기 차지쉐어 단계는 동시에 종료되는 표시장치의 구동방법.
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