KR20220145980A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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KR20220145980A
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김근우
강태욱
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삼성디스플레이 주식회사
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Abstract

표시 장치는 서브 화소 영역을 포함하는 기판, 기판 상의 서브 화소 영역에 배치되고, 제1, 제2 및 제3 영역들, 제1 및 제2 영역들 사이에 위치하는 제1 채널 영역 및 제2 및 제3 영역들 사이에 위치하는 제2 채널 영역을 포함하는 액티브층, 액티브층 상의 제1 및 제2 채널 영역들에 배치되고, 제1 및 제2 영역들 및 제1 채널 영역 그리고 제2 및 제3 영역들 및 제2 채널 영역과 함께 듀얼 게이트 트랜지스터를 구성하는 제1 게이트 전극, 액티브층과 제1 게이트 전극 사이에 배치되고, 액티브층의 제2 영역을 노출시키는 개구를 포함하는 제1 게이트 절연층, 개구에 배치되는 절연 패턴, 절연 패턴의 상면과 접촉하고, 제1 게이트 전극과 이격하며, 제2 영역과 함께 커패시터를 구성하는 게이트 전극 패턴 및 듀얼 게이트 트랜지스터 및 게이트전극 패턴 상에 배치되는 발광 구조물을 포함할 수 있다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 듀얼 게이트 트랜지스터를 포함하는 표시 장치 및 듀얼 게이트 트랜지스터를 포함하는 표시 장치의 제조 방법에 관한 것이다.
평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로서 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치와 유기 발광 표시 장치가 있다.
표시 장치는 적어도 하나의 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함할 수 있다. 여기서, 구동 트랜지스터는 구동 범위를 확보하기 위해 상대적으로 긴 채널 영역을 가질 수 있고, 스위칭 트랜지스터는 충전 시간의 감소를 위해 상대적으로 짧은 채널 영역을 가질 수 있다. 표시 장치가 저주파로 구동하기 위해 구동 트랜지스터의 제1 단자와 연결되는 스위칭 트랜지스터가 누설 전류를 감소시켜야만 한다. 여기서, 구동 트랜지스터의 제2 단자에는 데이터 신호가 제공될 수 있다. 또한, 상기 스위칭 트랜지스터의 제1 단자는 상기 구동 트랜지스터의 게이트 단자 및 스토리지 커패시터와 연결될 수 있고, 상기 스위칭 트랜지스터의 제2 단자는 상기 구동트랜지스터의 상기 제1 단자와 연결될 수 있다. 누설 전류를 감소시키기 위해 상기 스위칭 트랜지스터는 듀얼 게이트 트랜지스터 또는 트리플 게이트 트랜지스터로 구현될 수 있다.
본 발명의 일 목적은 듀얼 게이트 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 듀얼 게이트 트랜지스터를 포함하는 표시 장치의 제조 방법을 제공하는 것이다.
그러나, 본 발명이 상술한 목적들에 의해 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 서브 화소 영역을 포함하는 기판, 상기 기판 상의 상기 서브 화소 영역에 배치되고, 제1, 제2 및 제3 영역들, 상기 제1 및 제2 영역들 사이에 위치하는 제1 채널 영역 및 상기 제2 및 제3 영역들 사이에 위치하는 제2 채널 영역을 포함하는 액티브층, 상기 액티브층 상의 상기 제1 및 제2 채널 영역들에 배치되고, 상기 제1 및 제2 영역들 및 상기 제1 채널 영역 그리고 상기 제2 및 제3 영역들 및 상기 제2 채널 영역과 함께 듀얼 게이트 트랜지스터를 구성하는 제1 게이트 전극, 상기 액티브층과 상기 제1 게이트 전극 사이에 배치되고, 상기 액티브층의 상기 제2 영역을 노출시키는 개구를 포함하는 제1 게이트 절연층, 상기 개구에 배치되는 절연 패턴, 상기 절연 패턴의 상면과 접촉하고, 상기 제1 게이트 전극과 이격하며, 상기 제2 영역과 함께 커패시터를 구성하는 게이트 전극 패턴 및 상기 듀얼 게이트 트랜지스터 및 상기 게이트 전극 패턴 상에 배치되는 발광 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 듀얼 게이트 트랜지스터는 직렬로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 절연 패턴의 유전율은 상기 제1 게이트 절연층의 유전율보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 제1 게이트 전극 및 상기 게이트 전극 패턴 상에 배치되는 제2 게이트 절연층, 상기 제2 게이트 절연층 상에 배치되는 층간 절연층 및 상기 층간 절연층 상에 배치되고, 제1 전원 전압이 인가되는 연결 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 절연층 및 상기 층간 절연층에 형성된 콘택홀을 통해 상기 연결 패턴이 상기 게이트 전극 패턴에 접속될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극에는 게이트 신호가 인가되고, 상기 게이트 전극 패턴에는 제1 전원 전압이 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 액티브층은 제4 영역 및 상기 제3 및 제4 영역들 사이에 위치하는 제3 채널 영역을 더 포함하고, 상기 제1 영역, 상기 제1 채널 영역, 상기 제2 영역, 상기 제2 채널 영역, 상기 제3 영역, 상기 제3 채널 영역 및 상기 제4 영역은 순서대로 배열될 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 액티브층 상의 상기 제3 채널 영역에 배치되고, 상기 제3 및 제4 영역들 및 상기 제3 채널 영역과 함께 구동 트랜지스터를 구성하는 제2 게이트 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극, 상기 게이트 전극 패턴 및 상기 제2 게이트 전극은 동일한 레벨에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 제2 게이트 전극 상에 배치되고, 상기 제1 게이트 전극과 함께 스토리지 커패시터를 구성하는 제3 게이트 전극, 상기 제3 게이트 전극 상에 배치되는 층간 절연층 및 상기 층간 절연층 상에 배치되고, 제1 전원 전압이 인가되며, 상기 층간 절연층에 형성된 콘택홀을 통해 상기 제3 게이트 전극에 접속되는 전원 배선을 더 포함하고, 상기 제1 전원 전압이 상기 제3 게이트 전극에 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 발광 구조물은 하부 전극, 상기 하부 전극 상에 배치되는 발광층 및 제2 전원 전압이 인가되는 상부 전극을 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치는 서브 화소 영역을 포함하는 기판, 상기 기판 상의 상기 서브 화소 영역에 배치되고, 제1, 제2 및 제3 영역들, 상기 제1 및 제2 영역들 사이에 위치하는 제1 채널 영역 및 상기 제2 및 제3 영역들 사이에 위치하는 제2 채널 영역을 포함하는 액티브층, 상기 액티브층 상의 상기 제1 채널 영역 및 제2 채널 영역에 배치되고, 상기 제1 및 제2 영역들 및 상기 제1 채널 영역 그리고 상기 제2 및 제3 영역들 및 상기 제2 채널 영역과 함께 듀얼 게이트 트랜지스터를 구성하는 제1 게이트 전극, 상기 액티브층과 상기 제1 게이트 전극 사이에 배치되고, 상기 액티브층의 상기 제2 영역에 형성된 그루브를 포함하는 제1 게이트 절연층, 상기 그루브와 중첩하여 배치되고, 상기 제2 영역과 함께 커패시터를 구성하는 게이트 전극 패턴 및 상기 듀얼 게이트 트랜지스터 및 상기 게이트 전극 패턴 상에 배치되는 발광 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극 패턴은 상기 그루브 내에 배치되고, 상기 제1 게이트 절연층과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치는 상기 그루브에 배치되는 절연 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극 패턴은 상기 절연 패턴의 상면과 접촉할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법은 서브 화소 영역을 포함하는 기판을 형성하는 단계, 상기 기판 상의 상기 서브 화소 영역에 배치되고, 제1, 제2, 제3 및 제4 영역들, 상기 제1 및 제2 영역들 사이에 위치하는 제1 채널 영역, 상기 제2 및 제3 영역들 사이에 위치하는 제2 채널 영역 및 상기 제3 및 제4 영역들 사이에 위치하는 제3 채널 영역을 포함하는 액티브층을 형성하는 단계, 상기 액티브층의 상기 제2 영역을 노출시키는 개구를 포함하는 제1 게이트 절연층을 형성하는 단계, 상기 개구에 절연 패턴을 형성하는 단계, 상기 제1 게이트 절연층 상에서, 상기 제1 및 제2 채널 영역들에 제1 게이트 전극 및 상기 제2 영역에 게이트 전극 패턴을 동시에 형성하는 단계 및 상기 제1 게이트 전극 및 상기 게이트 전극 패턴 상에 발광 구조물을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브층의 상기 제2 영역을 노출시키는 상기 개구를 포함하는 상기 제1 게이트 절연층을 형성하는 단계는 상기 액티브층 상에 예비 제1 게이트 절연층을 형성하는 단계, 상기 예비 제1 게이트 절연층의 상기 제2 영역을 노출시키는 개구를 포함하는 포토레지스트를 형성하는 단계 및 상기 기판 상에 전체적으로 식각 공정을 수행하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 개구에 상기 절연 패턴을 형성하는 단계는 상기 제2 영역과 중첩하여 위치하는 개구를 포함하는 마스크를 상기 제1 게이트 절연층 상에 위치시키는 단계 및 상기 기판 상에 전체적으로 증착 공정을 수행하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연 패턴의 유전율은 상기 제1 게이트 절연층의 유전율보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 표시 장치의 제조 방법은 상기 제1 게이트 절연층 상에서, 상기 제1 및 제2 채널 영역들에 상기 제1 게이트 전극 및 상기 제2 영역에 상기 게이트 전극 패턴을 동시에 형성하는 단계와 동시에 상기 액티브층 상의 상기 제3 채널 영역에 제2 게이트 전극을 형성하는 단계를 더 포함하고, 상기 제1 게이트 전극, 상기 게이트 전극 패턴 및 상기 제2 게이트 전극은 동일한 레벨에 위치할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 제1 게이트 전극 및 제2 게이트 전극과 동일한 레벨에 위치하는 게이트 전극 패턴을 포함함으로써, 게이트 전극 패턴과 제2 영역 사이의 거리가 상대적으로 줄어들 수 있고, 커패시터의 정전 용량이 상대적으로 증가될 수 있다. 또한, 게이트 전극 패턴과 제2 영역 사이에 상대적으로 고유전율을 갖는 절연 패턴이 개재됨으로써, 커패시터의 정전 용량이 더욱 증가될 수 있다. 이에 따라, 제2 영역에서 누설 전류가 현저히 줄어들 수 있고, 표시 장치는 저주파로 구동할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법에 있어서, 게이트 전극 패턴, 제1 게이트 전극 및 제2 게이트 전극이 동일한 공정에서 동시에 형성됨으로써, 표시 장치의 제조 비용이 상대적으로 감소될 수 있다.
다만, 본 발명의 효과들이 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 서브 화소 영역에 배치된 서브 화소를 나타내는 회로도이다.
도 3 내지 8은 도 1의 표시 장치를 설명하기 위한 레이 아웃 도면들이다.
도 9는 도 8의 I-I'라인을 따라 절단한 단면도이다.
도 10 내지 22는 본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 23은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다.
도 24는 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다.
도 25는 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다.
도 26은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 따른 표시 장치들 및 표시 장치의 제조 방법에 대하여 상세하게 설명한다. 첨부한 도면들에 있어서, 동일하거나 유사한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(100)는 표시 영역(10)을 포함할 수 있고, 표시 영역(10)은 복수의 서브 화소 영역들(20)을 포함할 수 있다. 서브 화소 영역들(20)은 표시 장치(100)의 상면에 평행한 제1 방향(D1) 및 제1 방향(D1)과 실질적으로 수직하는 제2 방향(D2)으로 배열될 수 있다.
서브 화소 영역들(20)에는 서브 화소들(예를 들어, 도 2의 서브 화소(SP))이 각기 배치될 수 있다. 상기 서브 화소들 각각은 서브 화소 회로(예를 들어, 도 2의 서브 화소 회로(SPC)) 및 유기 발광 소자(예를 들어, 도 2의 유기 발광 소자(OLED))를 포함할 수 있다. 여기서, 상기 유기 발광 소자는 상기 서브 화소 회로 상에 배치될 수 있다. 상기 서브 화소들을 통해 표시 영역(10)에 영상이 표시될 수 있다.
예를 들면, 상기 서브 화소들은 제1, 제2 및 제3 서브 화소들을 포함할 수 있다. 상기 제1 서브 화소는 적색광을 방출할 수 있는 제1 유기 발광 소자 및 제1 서브 화소 회로를 포함할 수 있고, 상기 제2 서브 화소는 녹색광을 방출할 수 있는 제2 유기 발광 소자 및 제2 서브 화소 회로를 포함할 수 있으며, 상기 제3 서브 화소는 청색광을 방출할 수 있는 제3 유기 발광 소자 및 제3 서브 화소 회로를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 유기 발광 소자는 상기 제1 서브 화소 회로와 중첩하여 배치될 수 있고, 상기 제2 유기 발광 소자는 상기 제2 서브 화소 회로와 중첩하여 배치될 수 있으며, 상기 제3 유기 발광 소자는 제3 서브 화소 회로와 중첩하여 배치될 수 있다. 선택적으로, 상기 제1 유기 발광 소자가 상기 제1 서브 화소 회로의 일부 및 상기 제1 서브 화소 회로와 다른 서브 화소 회로의 일부와 중첩하여 배치될 수도 있고, 상기 제2 유기 발광 소자가 상기 제2 서브 화소 회로의 일부 및 상기 제2 서브 화소 회로와 다른 서브 화소 회로의 일부와 중첩하여 배치될 수도 있으며, 상기 제3 유기 발광 소자가 상기 제3 서브 화소 회로 및 상기 제3 서브 화소 회로와 다른 서브 화소 회로의 일부와 중첩하여 배치될 수도 있다. 예를 들면, 상기 제1 내지 제3 유기 발광 소자들은 같은 크기의 직사각형이 차례로 배열되는 RGB 스트라이프(RGB stripe) 방식, 상대적으로 넓은 면적을 갖는 청색 유기 발광 소자를 포함하는 S-스트라이프(s-stripe) 방식, 백색 유기 발광 소자를 더 포함하는 WRGB 방식, RG-GB 반복 형태로 나열된 펜타일(PENTILETM) 방식 등을 이용하여 배열될 수 있다.
또한, 상기 서브 화소 회로는 적어도 하나의 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 적어도 하나의 커패시터 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 서브 화소 회로는 하나의 구동 트랜지스터(예를 들어, 도 2의 제1 트랜지스터(TR1)) 및 적어도 8개의 스위칭 트랜지스터들(예를 들어, 도 2의 제2 내지 제7 트랜지스터들(TR2, TR3_1, TR3_2, TR4_1, TR4_2, TR5, TR6 및 TR7)), 하나의 스토리지 커패시터(예를 들어, 도 2의 스토리지 커패시터(CST)), 커패시터(도 2의 커패시터(CAP)) 등을 포함할 수 있다.
다만, 표시 장치(100)의 형상(또는, 표시 영역(10) 및 서브 화소 영역들(20) 각각의 형상)이 사각형의 형상을 갖는 것으로 도시되어 있지만, 표시 장치(100)의 형상이 이에 한정되는 것은 아니다. 예를 들면, 표시 장치(100)는 삼각형의 평면 형상, 마름모의 평면 형상, 다각형의 평면 형상, 트랙형의 평면 형상, 원형의 평면 형상 또는 타원형의 평면 형상을 가질 수도 있다.
도 2는 도 1의 서브 화소 영역에 배치된 서브 화소를 나타내는 회로도이다.
도 2를 참조하면, 표시 장치(100)의 서브 화소 영역들(20) 각각에는 서브 화소(SP)가 배치될 수 있다. 서브 화소(SP)는 서브 화소 회로(SPC) 및 유기 발광 소자(OLED)를 포함할 수 있다. 여기서, 서브 화소 회로(SPC)는 제1 내지 제7 트랜지스터들(TR1, TR2, TR3_1, TR3_2, TR4_1, TR4_2, TR5, TR6, TR7), 스토리지 커패시터(CST), 커패시터(CAP), 배선 등을 포함할 수 있고, 상기 배선들은 제1 전원 전압(ELVDD)이 인가되는 배선, 제2 전원 전압(ELVSS)이 인가되는 배선, 초기화 전압(VINT)이 인가되는 배선, 데이터 신호(DATA)가 인가되는 배선, 게이트 신호(GW)가 인가되는 배선, 게이트 초기화 신호(GI)가 인가되는 배선, 발광 제어 신호(EM)가 인가되는 배선, 소자 초기화 신호(GB)가 인가되는 배선 등을 포함할 수 있다. 또한, 서브 화소 회로(SPC)는 제1 내지 제7 트랜지스터들(TR1, TR2, TR3_1, TR3_2, TR4_1, TR4_2, TR5, TR6, TR7), 스토리지 커패시터(CST), 커패시터(CAP) 등을 서로 연결시키는 액티브층(예를 들어, 도 3의 액티브층(130))을 더 포함할 수 있다.
제1 트랜지스터(TR1)는 구동 트랜지스터에 해당될 수 있고, 제2 내지 제7 트랜지스터들(TR2, TR3_1, TR3_2, TR4_1, TR4_2, TR5, TR6, TR7)은 스위칭 트랜지스터에 해당될 수 있다. 제1 내지 제7 트랜지스터들(TR1, TR2, TR3_1, TR3_2, TR4_1, TR4_2, TR5, TR6, TR7) 각각은 제1 단자, 제2 단자, 채널 및 게이트 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 단자가 소스 단자이고 상기 제2 단자가 드레인 단자일 수 있다. 선택적으로, 상기 제1 단자가 드레인 단자일 수 있고, 상기 제2 단자가 소스 단자일 수도 있다.
유기 발광 소자(OLED)(예를 들어, 도 9의 발광 구조물(200)에 대응)는 구동 전류(ID)에 기초하여 광을 출력할 수 있다. 유기 발광 소자(OLED)는 제1 단자 및 제2 단자를 포함할 수 있다. 예시적인 실시예들에 있어서, 유기 발광 소자(OLED)의 제2 단자는 제2 전원 전압(ELVSS)을 공급받을 수 있다. 예를 들면, 유기 발광 소자(OLED)의 제1 단자는 애노드 단자이고, 유기 발광 소자(OLED)의 제2 단자는 캐소드 단자일 수 있다. 선택적으로, 유기 발광 소자의 제1 단자는 캐소드 단자이고, 유기 발광 소자(OLED)의 제2 단자는 애노드 단자일 수도 있다. 예시적인 실시예들에 있어서, 유기 발광 소자(OLED)의 애노드 단자는 도 9의 하부 전극(290)에 대응될 수 있고, 유기 발광 소자(OLED)의 캐소드 단자는 도 9의 상부 전극(340)에 대응될 수 있다.
제1 트랜지스터(TR1)(예를 들어, 도 9에 도시된 구동 트랜지스터(250)에 해당)는 구동 전류(ID)를 생성할 수 있다. 예시적인 실시예들에 있어서, 제1 트랜지스터(TR1)는 포화 영역에서 동작할 수 있다. 이러한 경우, 제1 트랜지스터(TR1)는 게이트 단자와 소스 단자 사이의 전압 차에 기초하여 구동 전류(ID)를 생성할 수 있다. 또한, 유기 발광 소자(OLED)에 공급되는 구동 전류(ID)의 크기에 기초하여 계조가 표현될 수 있다. 선택적으로, 제1 트랜지스터(TR1)는 선형 영역에서 동작할 수도 있다. 이러한 경우, 일 프레임 내에서 유기 발광 소자(OLED)에 구동 전류(ID)가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
제2 트랜지스터(TR2)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 제1 단자는 데이터 신호(DATA)를 공급받을 수 있다. 제2 트랜지스터(TR2)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다. 제2 트랜지스터(TR2)는 게이트 신호(GW)의 활성화 구간 동안 데이터 신호(DATA)를 제1 트랜지스터(TR1)의 제1 단자로 공급할 수 있다. 이러한 경우, 제2 트랜지스터(TR2)는 선형 영역에서 동작할 수 있다.
제3 트랜지스터들(TR3_1, TR3_2)(예를 들어, 도 9에 도시된 듀얼 게이트 트랜지스터(DGT)에 대응)은 직렬로 연결될 수 있고, 듀얼 게이트 트랜지스터(dual gate transistor)로 동작할 수 있다. 예를 들면, 제3 트랜지스터들(TR3_1, TR3_2)의 게이트 단자에는 동일한 신호가 인가될 수 있다. 즉, 제3 트랜지스터들(TR3_1, TR3_2)의 게이트 단자는 게이트 신호(GW)를 공급받을 수 있다. 또한, 제3 트랜지스터(TR3_1)의 제2 단자와 제3 트랜지스터(TR3_2)의 제1 단자는 서로 연결될 수 있다. 더욱이, 상기 듀얼 게이트 트랜지스터가 턴-오프될 경우, 누설 전류(leakage current)를 감소시킬 수 있다. 제3 트랜지스터(TR3_1)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다. 제3 트랜지스터(TR3_2)의 제2 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 다른 예시적인 실시예들에 있어서, 제3 트랜지스터들(TR3_1, TR3_2)이 3개의 트랜지스터를 포함하는 트리플 게이트 트랜지스터(triple gate transistor)로 구현될 수도 있다.
제3 트랜지스터들(TR3_1, TR3_2) 각각은 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자와 제1 트랜지스터(TR1)의 제2 단자를 연결할 수 있다. 이러한 경우, 제3 트랜지스터들(TR3_1, TR3_2) 각각은 선형 영역에서 동작할 수 있다. 즉, 제3 트랜지스터들(TR3_1, TR3_2) 각각은 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)를 다이오드 연결시킬 수 있다. 제1 트랜지스터(TR1)가 다이오드 연결되므로, 제1 트랜지스터(TR1)의 제1 단자와 제1 트랜지스터(TR1)의 게이트 단자 사이에 제1 트랜지스터(TR1)의 문턱 전압만큼의 전압차가 발생할 수 있다. 그 결과, 게이트 신호(GW)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 신호(DATA)의 전압에 상기 전압차(즉, 문턱 전압)만큼 합산된 전압이 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다. 즉, 데이터 신호(DATA)는 제1 트랜지스터(TR1)의 문턱 전압만큼 보상할 수 있고, 보상된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자에 공급될 수 있다.
제4 트랜지스터들(TR4_1, TR4_2)은 직렬로 연결될 수 있고, 듀얼 게이트 트랜지스터로 동작할 수 있다. 예를 들면, 제4 트랜지스터들(TR4_1, TR3_2)의 게이트 단자에는 동일한 신호가 인가될 수 있다. 즉, 제4 트랜지스터들(TR4_1, TR4_2)의 게이트 단자는 게이트 초기화 신호(GI)를 공급받을 수 있다. 또한, 제4 트랜지스터(TR4_1)의 제1 단자와 제4 트랜지스터(TR4_2)의 제2 단자는 서로 연결될 수 있다. 더욱이, 상기 듀얼 게이트 트랜지스터가 턴-오프될 경우, 누설 전류를 감소시킬 수 있다. 제4 트랜지스터(TR4_1)의 제2 단자는 제1 트랜지스터(TR1)의 게이트 단자 및 스토리지 커패시터(CST)의 제1 단자에 연결될 수 있다. 제4 트랜지스터(TR4_2)의 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 다른 예시적인 실시예들에 있어서, 제4 트랜지스터들(TR4_1, TR4_2)이 3개의 트랜지스터를 포함하는 트리플 게이트 트랜지스터로 구현될 수도 있다.
제4 트랜지스터들(TR4_1, TR4_2) 각각은 게이트 초기화 신호(GI)의 활성화 구간 동안 초기화 전압(VINT)을 제1 트랜지스터(TR1)의 게이트 단자에 공급할 수 있다. 이러한 경우, 제4 트랜지스터들(TR4_1, TR4_2) 각각은 선형 영역에서 동작할 수 있다. 즉, 제4 트랜지스터(TR4_1, TR4_2) 각각은 게이트 초기화 신호(GI)의 활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
예시적인 실시예들에 있어서, 게이트 초기화 신호(GI)는 일 수평 시간 전의 게이트 신호(GW)와 실질적으로 동일한 신호일 수 있다. 예를 들면, 표시 장치(100)가 포함하는 복수의 서브 화소들(SP) 중 제n(단, n은 2이상의 정수)행의 서브 화소(SP)에 공급되는 게이트 초기화 신호(GI)는 서브 화소들(SP) 중 (n-1)행의 서브 화소(SP)에 공급되는 게이트 신호(GW)와 실질적으로 동일한 신호일 수 있다. 즉, 서브 화소들(SP) 중 (n-1)행의 서브 화소(SP)에 활성화된 게이트 신호(GW)를 공급함으로써, 서브 화소들(SP) 중 n행의 서브 화소(SP)에 활성화된 게이트 초기화 신호(GI)를 공급할 수 있다. 그 결과, 서브 화소들(SP) 중 (n-1)행의 서브 화소(SP)에 데이터 신호(DATA)를 공급함과 동시에 서브 화소들(SP) 중 n행의 서브 화소(SP)가 포함하는 제1 트랜지스터(TR1)의 게이트 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
제5 트랜지스터(TR5)의 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 제5 트랜지스터(TR5)의 제1 단자는 제1 전원 전압(ELVDD)을 공급받을 수 있다. 제5 트랜지스터(TR5)의 제2 단자는 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다.
제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 제1 전원 전압(ELVDD)을 공급할 수 있다. 이와 반대로, 제5 트랜지스터(TR5)는 발광 제어 신호(EM)의 비활성화 구간 동안 제1 전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 이러한 경우, 제5 트랜지스터(TR5)는 선형 영역에서 동작할 수 있다. 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)의 제1 단자에 제1 전원 전압(ELVDD)을 공급함으로써, 제1 트랜지스터(TR1)는 구동 전류(ID)를 생성할 수 있다. 또한, 제5 트랜지스터(TR5)가 발광 제어 신호(EM)의 비활성화 구간 동안 제1 전원 전압(ELVDD)의 공급을 차단함으로써, 제1 트랜지스터(TR1)의 제1 단자에 공급된 데이터 신호(DATA)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제6 트랜지스터(TR6)의 게이트 단자는 발광 제어 신호(EM)를 공급받을 수 있다. 제1 단자는 제1 트랜지스터(TR1)의 제2 단자에 연결될 수 있다. 제2 단자는 유기 발광 소자(OLED)의 제1 단자에 연결될 수 있다.
제6 트랜지스터(TR6)는 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 소자(OLED)에 공급할 수 있다. 이러한 경우, 제6 트랜지스터(TR6)는 선형 영역에서 동작할 수 있다. 즉, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)를 유기 발광 소자(OLED)에 공급함으로써, 유기 발광 소자(OLED)는 광을 출력할 수 있다. 또한, 제6 트랜지스터(TR6)가 발광 제어 신호(EM)의 비활성화 구간 동안 제1 트랜지스터(TR1)와 유기 발광 소자(OLED)를 전기적으로 서로 분리시킴으로써, 제1 트랜지스터(TR1)의 제2 단자에 공급된 데이터 신호(DATA)(정확히 말하면, 문턱 전압 보상이 된 데이터 신호)가 제1 트랜지스터(TR1)의 게이트 단자로 공급될 수 있다.
제7 트랜지스터(TR7)의 게이트 단자는 소자 초기화 신호(GB)를 공급받을 수 있다. 제1 단자는 초기화 전압(VINT)을 공급받을 수 있다. 제2 단자는 유기 발광 소자(OLED)의 제1 단자에 연결될 수 있다.
제7 트랜지스터(TR7)는 소자 초기화 신호(GB)의 활성화 구간 동안 초기화 전압(VINT)을 유기 발광 소자(OLED)의 제1 단자에 공급할 수 있다. 이러한 경우, 제7 트랜지스터(TR7)는 선형 영역에서 동작할 수 있다. 즉, 제7 트랜지스터(TR7)는 소자 초기화 신호(GB)의 활성화 구간 동안 유기 발광 소자(OLED)의 제1 단자를 초기화 전압(VINT)으로 초기화시킬 수 있다.
선택적으로, 게이트 초기화 신호(GI)와 소자 초기화 신호(GB)는 실질적으로 동일한 신호일 수 있다. 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 유기 발광 소자(OLED)의 제1 단자를 초기화 시키는 동작은 서로 영향을 미치지 않을 수 있다. 즉, 제1 트랜지스터(TR1)의 게이트 단자를 초기화 시키는 동작과 유기 발광 소자(OLED)의 제1 단자를 초기화 시키는 동작은 서로 독립적일 수 있다.
스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 스토리지 커패시터(CST)는 제1 전원 전압(ELVDD) 배선과 제1 트랜지스터(TR1)의 게이트 단자 사이에 연결될 수 있다. 예를 들면, 스토리지 커패시터(CST)의 제1 단자는 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있고, 스토리지 커패시터(CST)의 제2 단자는 제1 전원 전압(ELVDD) 배선에 연결될 수 있다. 스토리지 커패시터(CST)는 게이트 신호(GW)의 비활성화 구간 동안 제1 트랜지스터(TR1)의 게이트 단자의 전압 레벨을 유지할 수 있다. 게이트 신호(GW)의 비활성화 구간은 발광 제어 신호(EM)의 활성화 구간을 포함할 수 있고, 발광 제어 신호(EM)의 활성화 구간 동안 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)는 유기 발광 소자(OLED)에 공급될 수 있다. 따라서, 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 제1 트랜지스터(TR1)가 생성한 구동 전류(ID)가 유기 발광 소자(OLED)에 공급될 수 있다.
커패시터(CAP)는 제1 단자 및 제2 단자를 포함할 수 있다. 커패시터(CAP)는 제1 전원 전압(ELVDD) 배선과 제3 트랜지스터들(TR3_1, TR3_2) 사이(예를 들어, 제1 노드(N1))에 연결될 수 있다. 예를 들면, 커패시터(CAP)의 제1 단자는 제3 트랜지스터(TR3_1)의 제2 단자 및 제3 트랜지스터(TR3_2)의 제1 단자에 연결될 수 있고, 커패시터(CAP)의 제2 단자는 제1 전원 전압(ELVDD) 배선에 연결될 수 있다.
제1 노드(N1) 주변에는 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 데이터 신호(DATA) 배선 등이 배치될 수 있고, 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 데이터 신호(DATA) 배선의 전압 변화에 의해 제1 노드(N1)의 전압이 변동될 수 있다. 예시적인 실시예들에 있어서, 제1 노드(N1)와 커패시터(CAP)가 연결됨으로써 제1 노드(N1) 주변에 배치되는 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 데이터 신호(DATA) 배선의 전압 변화에 의해 발생할 수 있는 제1 노드(N1)의 전압 변동을 감소시킬 수 있다.
또한, 게이트 신호(GW)의 활성화 구간의 종료 후 게이트 신호(GW)의 비활성화 구간이 시작 시, 제1 노드(N1)의 전압이 증가될 수 있고, 제3 트랜지스터들(TR3_1, TR3_2) 각각의 제1 및 제2 단자들 사이의 전압이 증가되어 제1 트랜지스터(T1)의 게이트 단자의 전압도 증가될 수 있다. 이러한 경우, 유기 발광 소자(OLED)의 휘도가 감소되는 플리커 현상이 발생될 수 있다. 예시적인 실시예들에 있어서, 제1 노드(N1)와 커패시터(CAP)가 연결됨으로써, 제3 트랜지스터들(TR3_1, TR3_2) 각각의 제1 및 제2 단자들 사이의 전압이 감소될 수 있고, 상기 플리커 현상이 발생하지 않을 수 있다.
다만, 서브 화소(SP)가 하나의 구동 트랜지스터, 2개의 듀얼 게이트 트랜지스터들, 4개의 스위칭 트랜지스터들, 하나의 스토리지 커패시터, 커패시터 등을 포함하는 구성으로 설명하였지만, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 서브 화소(SP)는 하나의 구동 트랜지스터 적어도 하나의 듀얼 게이트 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 적어도 하나의 스토리지 커패시터 및 커패시터(CAP)를 포함할 수도 있다.
도 3 내지 8은 도 1의 표시 장치를 설명하기 위한 레이 아웃 도면들이다. 예를 들면, 도 2에 도시된 제1 내지 제7 트랜지스터들(TR1, TR2, TR3_1, TR3_2, TR4_1, TR4_2, TR5, TR6, TR7), 스토리지 커패시터(CST), 커패시터(CAP), 초기화 전압(VINT)이 인가되는 배선, 게이트 신호(GW)가 인가되는 배선, 게이트 초기화 신호(GI)가 인가되는 배선 및 발광 제어 신호(EM)가 인가되는 배선이 레이 아웃으로 도시되어 있다. 설명의 편의를 위해서, 도 3 내지 8에는 표시 장치(100)에 포함된 모든 구성 요소들이 도시되어 있지 않을 수 있다. 여기서, 도 6은 도 5의 A 영역을 확대 도시한 부분 확대 평면도이다.
도 3, 4, 5 및 6을 참조하면, 표시 장치(100)는 기판(예를 들어, 도 9의 기판(110)), 액티브층(130), 제1 게이트 전극(180), 제2 게이트 전극(170), 게이트 전극 패턴(185), 게이트 초기화 배선(510), 발광 제어 신호 배선(520) 등을 포함할 수 있다.
도 3에 도시된 바와 같이, 상기 기판 상의 서브 화소 영역(20)에 액티브층(130)이 배치될 수 있다. 액티브층(130)은 제1 내지 제10 영역들(a, b, c, d, e, f, g, h, i, j)(예를 들어, 제1 게이트 전극(180), 제2 게이트 전극(170), 게이트 초기화 배선(510), 발광 제어 신호 배선(520)과 액티브층(130)이 중첩하지 않는 영역)을 포함할 수 있다. 제1 내지 제10 영역들(a, b, c, d, e, f, g, h, i, j)에는 불순물(또는 이온)이 도핑될 수 있고, 상대적으로 높은 전기 전도도를 가질 수 있다. 제1 내지 제10 영역들(a, b, c, d, e, f, g, h, i, j)은 제1 내지 제7 트랜지스터들(TR1, TR2, TR3_1, TR3_2, TR4_1, TR4_2, TR5, TR6, TR7)의 소스 전극 또는 드레인 전극을 구성하는 영역을 표시하기 위한 것으로, 영역 간 경계가 명확하게 구분되지 않을 수 있고, 서로 전기적으로 연결되어 있을 수 있다.
도 4 및 5에 도시된 바와 같이, 액티브층(130) 상에 제1 게이트 전극(180), 제2 게이트 전극(170), 게이트 전극 패턴(185), 게이트 초기화 배선(510) 및 발광 제어 신호 배선(520)이 배치될 수 있다.
제1 게이트 전극(180)은 제1 방향(D1)을 따라 연장될 수 있고, 제1 영역(a)과 제2 영역(b) 사이에서 제2 방향(D2)을 따라 돌출된 돌출부를 가질 수 있다. 제1 게이트 전극(180)의 상기 돌출부는 제1 영역(a) 및 제2 영역(b)과 함께 제3 트랜지스터(TR3_1)를 구성할 수 있고, 제1 게이트 전극(180)은 제2 영역(b) 및 제3 영역(c)과 함께 제3 트랜지스터(TR3_2)를 구성할 수 있다. 제1 게이트 전극(180)은 도 2에 도시된 게이트 신호(GW)가 인가되는 배선으로 기능할 수 있다. 즉, 제3 트랜지스터들(TR3_1, TR3_2)에는 게이트 신호(GW)가 인가될 수 있고, 제3 트랜지스터들(TR3_1, TR3_2)은 듀얼 게이트 트랜지스터로 기능할 수 있다. 제3 트랜지스터(TR3_1)의 채널과 중첩하는 제1 게이트 전극(180)의 제1 부분(또는 제1 게이트 전극(180)의 상기 돌출부의 일부)을 제1 서브 게이트 전극(180a)으로 정의하고, 제3 트랜지스터(TR3_2)의 채널과 중첩하는 제1 게이트 전극(180)의 제2 부분을 제2 서브 게이트 전극(180b)으로 정의한다(도 6 참조).
또한, 제1 게이트 전극(180)은 제4 영역(d) 및 제5 영역(e)과 함께 제2 트랜지스터(TR2)를 구성할 수 있다.
제2 게이트 전극(170)은 섬(island) 형상을 가질 수 있다. 제2 게이트 전극(170)은 제3 영역(c) 및 제4 영역(d)과 함께 제1 트랜지스터(TR1)(예를 들어, 도 9의 구동 트랜지스터(250))를 구성할 수 있다.
게이트 초기화 배선(510)은 제1 방향(D1)을 따라 연장될 수 있다. 게이트 초기화 배선(510)은 제6 영역(f) 및 제7 영역(g)과 함께 제4 트랜지스터(TR4_1)를 구성할 수 있고, 게이트 초기화 배선(510)은 제7 영역(g) 및 제1 영역(a)과 함께 제4 트랜지스터(TR4_2)를 구성할 수 있다. 게이트 초기화 배선(510)은 도 2에 도시된 게이트 초기화 신호(GI)가 인가되는 배선으로 기능할 수 있다. 즉, 제4 트랜지스터들(TR4_1, TR4_2)에는 게이트 초기화 신호(GI)가 인가될 수 있고, 제4 트랜지스터들(TR4_1, TR4_2)은 듀얼 게이트 트랜지스터로 기능할 수 있다.
또한, 게이트 초기화 배선(510)은 제6 영역(f) 및 제10 영역(j)과 함께 제7 트랜지스터(TR7)를 구성할 수 있다.
발광 제어 신호 배선(520)은 제1 방향(D1)을 따라 연장될 수 있다. 발광 제어 신호 배선(520)은 제4 영역(d) 및 제8 영역(h)과 함께 제5 트랜지스터(TR5)를 구성할 수 있고, 발광 제어 신호 배선(520)은 제3 영역(c) 및 제9 영역(i)과 함께 제6 트랜지스터(TR6)를 구성할 수 있다.
게이트 전극 패턴(185)은 제2 영역(b) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 영역(b)이 도 2의 제1 노드(N1)에 대응될 수 있다. 즉, 게이트 전극 패턴(185)은 제2 영역(b)과 함께 커패시터(CAP)를 구성할 수 있다.
도 7 및 8을 참조하면, 표시 장치(100)는 초기화 전압 배선(530) 및 제3 게이트 전극(175)을 더 포함할 수 있다.
제1 게이트 전극(180), 제2 게이트 전극(170), 게이트 전극 패턴(185), 게이트 초기화 배선(510) 및 발광 제어 신호 배선(520) 상에 초기화 전압 배선(530) 및 제3 게이트 전극(175)이 배치될 수 있다.
초기화 전압 배선(530)은 제1 방향(D1)을 따라 연장될 수 있다. 초기화 전압 배선(530)은 도 2에 도시된 초기화 전압(VINT)이 인가되는 배선으로 기능할 수 있다.
제3 게이트 전극(175)은 제1 방향(D1)을 따라 연장될 수 있다. 제3 게이트 전극(175)은 제2 게이트 전극(170)과 중첩하여 배치될 수 있다. 제3 게이트 전극(175)은 제2 게이트 전극(170)과 함께 스토리지 커패시터(CST)를 구성할 수 있다.
도 9는 도 8의 I-I'라인을 따라 절단한 단면도이다. 예를 들면, 도 3 내지 8에 도시된 제1 및 제3 트랜지스터들(TR1, TR3_1, TR3_2,), 스토리지 커패시터(CST), 커패시터(CAP) 등이 단면도로 도시되어 있다. 설명의 편의를 위해서, 도 9에는 표시 장치(100)에 포함된 모든 구성 요소들이 도시되어 있지 않을 수 있다.
도 9를 참조하면, 표시 장치(100)는 기판(110), 버퍼층(115), 게이트 전극 패턴(185), 구동 트랜지스터(250), 듀얼 게이트 트랜지스터(DGT), 스토리지 커패시터(259), 절연 패턴(165), 제1 게이트 절연층(150), 제2 게이트 절연층(155), 층간 절연층(190), 연결 패턴(215), 전원 배선(235), 연결 전극(210), 평탄화층(270), 발광 구조물(200), 화소 정의막(310), 박막 봉지층(450) 등을 포함할 수 있다.
여기서, 기판(110)은 제1 유기층(111), 제1 무기층(112), 실리콘층(120), 제2 유기층(113) 및 제2 무기층(114)을 포함할 수 있고, 액티브층(130)은 제1 영역(a), 제2 영역(b), 제3 영역(c), 제4 영역(d), 제1 채널 영역(ch1), 제2 채널 영역(ch2) 및 제3 채널 영역(ch3)을 포함할 수 있다.
또한, 제1 게이트 전극(180)은 제1 서브 게이트 전극(180a) 및 제2 서브 게이트 전극(180b)을 포함할 수 있고, 듀얼 게이트 트랜지스터(DGT)는 제1 서브 트랜지스터(255) 및 제2 서브 트랜지스터(257)를 포함할 수 있다.
또한, 제1 서브 트랜지스터(255)는 액티브층(130)(예를 들어, 제1 영역(a), 제1 채널 영역(ch1) 및 제2 영역(b)) 및 제1 서브 게이트 전극(180a)을 포함할 수 있고, 제2 서브 트랜지스터(257)는 액티브층(130)(예를 들어, 제2 영역(b), 제2 채널 영역(ch2) 및 제3 영역(c)) 및 제2 서브 게이트 전극(180b)을 포함할 수 있다.
또한, 구동 트랜지스터(250)는 액티브층(130)(예를 들어, 제3 영역(c), 제3 채널 영역(ch3) 및 제4 영역(d)) 및 제2 게이트 전극(170)을 포함할 수 있고, 스토리지 커패시터(259)는 제2 게이트 전극(170) 및 제3 게이트 전극(175)을 포함할 수 있다. 여기서, 제2 게이트 전극(170)은 구동 트랜지스터(250)의 게이트 전극으로 기능하거나, 커패시터(259)의 하부 커패시터 전극으로 기능할 수 있다.
더욱이, 발광 구조물(200)은 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함할 수 있고, 박막 봉지층(450)은 제1 무기 박막 봉지층(451), 유기 봉지층(452) 및 제2 무기 박막 봉지층(453)을 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브층(130)의 제2 영역(b)과 게이트 전극 패턴(185)이 도 2 및 8에 도시된 커패시터(CAP)에 대응될 수 있다.
제1 유기층(111)이 제공될 수 있다. 제1 유기층(111)은 가요성을 갖는 유기 물질을 포함할 수 있다. 예를 들면, 제1 유기층(111)은 랜덤 공중합체(random copolymer) 또는 블록 공중합체(block copolymer)를 포함할 수 있다. 또한, 제1 유기층(111)은 고투명성, 낮은 열팽창 계수(coefficient of thermal expansion) 및 높은 유리 전이 온도를 가질 수 있다. 제1 유기층(111)은 이미드기(imide)를 함유하기 때문에, 내열성, 내화학성, 내마모성 및 전기적 특성이 우수할 수 있다. 예시적인 실시예들에 있어서, 제1 유기층(111)은 폴리이미드(polyimide)를 포함할 수 있다.
제1 유기층(111) 상에 제1 무기층(112)이 배치될 수 있다. 다시 말하면, 제1 유기층(111)의 상면과 제1 무기층(112)의 저면은 직접적으로 접촉할 수 있고, 제1 유기층(111) 상에 제1 무기층(112)이 전체적으로 배치될 수 있다. 제1 무기층(112)은 제1 유기층(111)을 통해 침투하는 수분을 차단할 수 있다. 제1 무기층(112)은 가요성을 갖는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 무기층(112)은 실리콘 화합물 또는 금속 산화물 등을 포함할 수 있다.
제1 무기층(112) 상에 실리콘층(120)이 배치될 수 있다. 실리콘층(120)은 제1 무기층(112)과 제2 유기층(113)을 접착시킬 수 있다. 다시 말하면, 실리콘층(120)의 저면은 제1 무기층(112)과 직접적으로 접촉할 수 있고, 실리콘층(120)의 상면은 제2 유기층(113)과 직접적으로 접촉할 수 있으며, 실리콘층(120)은 제1 무기층(112)과 제2 유기층(113) 사이에서 전체적으로 배치될 수 있다. 실리콘층(120)은 접착 기능을 갖는 실리콘 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 실리콘층(120)은 아몰퍼스 실리콘(예를 들어, 비정질 실리콘)을 포함할 수 있다.
실리콘층(120) 상에 제2 유기층(113)이 배치될 수 있다. 다시 말하면, 실리콘층(120) 상에 제2 유기층(113)이 전체적으로 배치될 수 있다. 제2 유기층(113)은 가요성을 갖는 유기 물질을 포함할 수 있다. 예를 들면, 제2 유기층(113)은 랜덤 공중합체 또는 블록 공중합체를 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 유기층(113)은 제1 유기층(111)과 동일한 물질을 함유할 수 있다.
제2 유기층(113) 상에 제2 무기층(114)이 배치될 수 있다. 다시 말하면, 제2 유기층(113) 상에 제2 무기층(114)이 전체적으로 배치될 수 있다. 제2 무기층(114)은 제2 유기층(113)을 통해 침투하는 수분을 차단할 수 있다. 제2 무기층(114)은 가요성을 갖는 무기 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 무기층(114)은 제1 무기층(112)과 동일한 물질을 함유할 수 있다.
이에 따라, 제1 유기층(111), 제1 무기층(112), 실리콘층(120), 제2 유기층(113) 및 제2 무기층(114)을 포함하는 기판(110)이 배치될 수 있다.
다만, 기판(110)이 5개의 층들을 갖는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 기판(110)은 적어도 4개의 층들을 포함할 수도 있다.
다른 예시적인 실시예들에 있어서, 기판(110)이 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수도 있다.
기판(110) 상에는 버퍼층(115)이 배치될 수 있다. 버퍼층(115)은 기판(110)으로부터 구동 트랜지스터(250) 및 듀얼 게이트 트랜지스터(DGT))로 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있으며, 액티브층(130)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 액티브층(130)을 수득하게 할 수 있다. 또한, 버퍼층(115)은 기판(110)의 표면이 균일하지 않을 경우, 기판(110)의 표면의 평탄도를 향상시키는 역할을 수행할 수 있다. 기판(110)의 유형에 따라 기판(110) 상에 두 개 이상의 버퍼층들(115)이 제공될 수 있거나 버퍼층(115)이 배치되지 않을 수 있다. 버퍼층(115)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다.
버퍼층(115) 상에 액티브층(130)이 배치될 수 있다. 액티브층(130)은 제1 영역(a), 제2 영역(b), 제3 영역(c), 제4 영역(d), 제1 채널 영역(ch1), 제2 채널 영역(ch2) 및 제3 채널 영역(ch3)을 포함할 수 있다. 여기서, 제1 영역(a)과 제2 영역(b) 사이에 제1 채널 영역(ch1)이 위치할 수 있고, 제2 영역(b)과 제3 영역(c) 사이에 제2 채널 영역(ch2)이 위치할 수 있으며, 제3 영역(c)과 제4 영역(d) 사이에 제3 채널 영역(ch3)이 위치할 수 있다. 액티브층(130)은 금속 산화물 반도체, 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다.
버퍼층(115) 및 액티브층(130) 상에 제1 게이트 절연층(150)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 절연층(150)은 제2 영역(b)을 노출시키는 개구(152)를 포함할 수 있다. 예를 들면, 개구(152)는 제1 서브 게이트 전극(180a) 및 제2 서브 게이트 전극(180b)과 중첩하지 않을 수 있고, 게이트 전극 패턴(185)과 중첩할 수 있다.
제1 게이트 절연층(150)은 버퍼층(115) 상에서 액티브층(130)을 충분히 덮을 수 있으며, 액티브층(130)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제1 게이트 절연층(150)은 버퍼층(115) 상에서 액티브층(130)을 덮으며, 균일한 두께로 액티브층(130)의 프로파일을 따라 배치될 수도 있다. 제1 게이트 절연층(150)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 게이트 절연층(150)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 절연층(150)은 상대적으로 낮은 유전율을 갖는 실리콘 산화물(SiOx)을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제1 게이트 절연층(150)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
액티브층(130) 상의 개구(152)에 절연 패턴(165)이 배치될 수 있다. 절연 패턴(165)은 개구(152)를 완전히 채울 수 있고, 절연 패턴(165)의 상면은 개구(152)의 주변에 위치하는 제1 게이트 절연층(150)의 상면과 단차를 형성하지 않을 수 있다. 다시 말하면, 절연 패턴(165)의 두께와 제1 게이트 절연층(150)의 두께는 실질적으로 동일할 수 있다. 예시적인 실시예들에 있어서, 절연 패턴(165)의 저면은 액티브층(130)과 접촉할 수 있고, 절연 패턴(165)의 상면은 게이트 전극 패턴(185)의 저면과 접촉할 수 있다.
절연 패턴(165)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 절연 패턴(165)은 상대적으로 높은 유전율을 갖는 실리콘 질화물(SiNx)을 포함할 수 있다. 다시 말하면, 절연 패턴(165)의 유전율은 제1 게이트 절연층(150)의 유전율보다 클 수 있다. 선택적으로, 절연 패턴(165)이 고유전율을 갖는 금속 산화물을 포함할 수도 있다. 예를 들면, 절연 패턴(165)은 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 티타늄 산화물(TiOx) 등을 포함할 수 있다. 여기서, 상기 '고유전율'이라 함은 유전 상수 K가 8 이상임을 의미한다.
다만, 개구(152)가 제2 영역(b)에 위치하는 액티브층(130)의 전체를 노출시키고, 개구(152)에 절연 패턴(165)이 채워지는 것으로 설명하였으나, 본 발명의 구성이 이에 한정되는 것은 아니다. 예를 들면, 개구(152)가 제2 영역(b)에 위치하는 액티브층(130)의 일부를 노출시키고, 개구(152)에 절연 패턴(165)이 채워질 수도 있다.
제1 서브 게이트 전극(180a)이 액티브층(130) 상의 제1 채널 영역(ch1)에 배치될 수 있고, 제2 서브 게이트 전극(180b)이 액티브층(130) 상의 제2 채널 영역(ch2)에 배치될 수 있다. 다시 말하면, 제1 게이트 전극(180)이 액티브층(130) 상의 제1 채널 영역(ch1) 및 제2 채널 영역(ch2)에 배치될 수 있다. 도 8에 도시된 바와 같이, 제1 서브 게이트 전극(180a) 및 제2 서브 게이트 전극(180b)은 일체로 형성될 수 있고, 제1 서브 게이트 전극(180a) 및 제2 서브 게이트 전극(180b)은 듀얼 게이트 트랜지스터(DGT)의 게이트 전극으로 기능할 수 있다. 예를 들면, 제1 게이트 전극(180)에는 도 2의 게이트 신호(GW)가 인가될 수 있다. 즉, 액티브층(130)의 제1 영역(a), 제2 영역(b) 및 제1 채널 영역(ch1)과 함께 제1 서브 게이트 전극(180a)이 제1 서브 트랜지스터(255)(예를 들어, 도 8의 제3 트랜지스터(TR3_1)에 대응)로 정의되고, 액티브층(130)의 제2 영역(b), 제4 영역(d) 및 제2 채널 영역(ch2)과 함께 제2 서브 트랜지스터(257)(예를 들어, 도 8의 제3 트랜지스터(TR3_2)에 대응)로 정의될 수 있다.
제1 게이트 전극(180)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제1 게이트 전극(180)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제2 게이트 전극(170)이 액티브층(130) 상의 제3 채널 영역(ch3)에 배치될 수 있다. 제2 게이트 전극(170)은 제1 게이트 전극(180) 및 게이트 전극 패턴(185)과 이격할 수 있다. 액티브층(130)의 제3 영역(c), 제4 영역(d) 및 제3 채널 영역(ch3)과 함께 제2 게이트 전극(170)이 구동 트랜지스터(250)(예를 들어, 도 8의 제1 트랜지스터(T1))로 정의될 수 있다. 제2 게이트 전극(170)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제2 게이트 전극(170)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
게이트 전극 패턴(185)이 액티브층(130) 상의 제2 영역(b)에 배치될 수 있다. 게이트 전극 패턴(185)은 제1 게이트 전극(180)과 이격할 수 있다. 예시적인 실시예들에 있어서, 게이트 전극 패턴(185)은 제1 게이트 전극(180) 및 제2 게이트 전극(170)과 동일한 레벨에 위치할 수 있다. 또한, 게이트 전극 패턴(185)에는 제1 전원 전압(ELVDD)이 인가될 수 있다(도 2 참조). 또한, 게이트 전극 패턴(185)과 액티브층(130)의 제2 영역(b)이 커패시터(CAP)로 정의될 수 있고(도 2 참조), 게이트 전극 패턴(185)과 제2 영역(b) 사이에 상대적으로 고유전율을 갖는 절연 패턴(165)이 개재될 수 있다.
게이트 전극 패턴(185)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 게이트 전극 패턴(185)은 금(Au), 은(Ag), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 팔라듐(Pd), 마그네슘(Mg), 칼슘(Ca), 리튬(Li), 크롬(Cr), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 몰리브데늄(Mo), 스칸듐(Sc), 네오디뮴(Nd), 이리듐(Ir), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은을 함유하는 합금, 텅스텐 질화물(WNx), 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 티타늄 질화물(TiNx), 크롬 질화물(CrNx), 탄탈륨 질화물(TaNx), 스트론튬 루테늄 산화물(SrRuxOy), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 게이트 전극 패턴(185)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
예를 들면, 종래의 표시 장치에 있어서, 상기 종래의 표시 장치가 저주파(예를 들어, 30hz 이하)로 구동하기 위해 제3 트랜지스터의 누설 전류를 감소시켜야만 한다. 상기 누설 전류를 감소시키기 위해 상기 종래의 표시 장치에 포함된 제3 트랜지스터가 단일 트랜지스터에서 듀얼 게이트 트랜지스터로 변경되었다. 또한, 상기 누설 전류를 더욱 감소시키기 위해 상기 듀얼 게이트 트랜지스터에 저농도 도핑 드레인(lightly doped drain LDD)을 추가하였다. 이러한 경우, LDD 면적 확보, 공정 산포 이슈, 소자 특성 확보 등과 같은 제한 사항 때문에 듀얼 게이트 트랜지스터에 LDD를 적용하는데 어려움이 있다. 이와는 달리, 상기 누설 전류를 더욱 감소시키기 위해 상기 듀얼 게이트 트랜지스터의 공통 영역(예를 들어, 도 2의 제1 노드(N1) 또는 도 8의 제2 영역(b))에 하부 금속층(bottom metal layer BML)을 추가하였다. 이러한 경우, BML과 상기 공통 영역에 커패시터가 형성될 수 있다. 다만, BML을 형성하기 위해 마스크 공정이 2회 추가(예를 들어, BML의 패터닝 공정 및 BML의 일부를 노출시키는 콘택홀 공정)되기 때문에 제조 비용이 상대적으로 증가될 수 있다. 또한, BML은 버퍼층과 제2 베리어층 사이에 배치될 수 있고, 버퍼층의 두께는 대략 3500 옹스트롱일 수 있다. BML과 상기 공통 영역 사이의 거리가 상대적으로 크기 때문에 상기 커패시터의 정전 용량이 상대적으로 작을 수 있다. 상기 커패시터의 정전 용량이 작은 경우, 상기 누설 전류가 현저히 줄어들지 않아 상기 종래의 표시 장치는 저주파로 구동할 수 없다.
예시적인 실시예들에 있어서, 게이트 전극 패턴(185), 제1 게이트 전극(180) 및 제2 게이트 전극(170)이 동일한 공정에서 동시에 형성됨으로써, 제조 비용이 상대적으로 감소될 수 있다. 또한, 게이트 전극 패턴(185)과 제2 영역(b) 사이의 거리가 상대적으로 작기 때문에 커패시터(CAP)의 정전 용량이 상대적으로 증가될 수 있다. 더욱이, 게이트 전극 패턴(185)과 제2 영역(b) 사이에 상대적으로 고유전율을 갖는 절연 패턴(165)이 개재됨으로써, 커패시터(CAP)의 정전 용량이 더욱 증가될 수 있다. 이에 따라, 제2 영역(b)에서 누설 전류가 현저히 줄어들 수 있다.
제1 게이트 절연층(150), 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185) 상에 제2 게이트 절연층(155)이 배치될 수 있다. 제2 게이트 절연층(155)은 제1 게이트 절연층(150) 상에서 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185)을 충분히 덮을 수 있으며, 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제2 게이트 절연층(155)은 제1 게이트 절연층(150) 상에서 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185)을 덮으며, 균일한 두께로 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185)의 프로파일을 따라 배치될 수도 있다. 제2 게이트 절연층(155)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 제2 게이트 절연층(155)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제3 게이트 전극(175)이 제2 게이트 절연층(155) 상에 배치될 수 있다. 다시 말하면, 제3 게이트 전극(175)은 제2 게이트 절연층(155) 중 아래에 제2 게이트 전극(170)이 위치하는 부분 상에 배치될 수 있다. 제3 게이트 전극(175)은 제2 게이트 전극(170)과 함께 스토리지 커패시터(259)(예를 들어, 도 2의 스토리지 커패시터(CST))로 정의될 수 있다. 제3 게이트 전극(175)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제3 게이트 전극(175)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제2 게이트 절연층(155) 및 제3 게이트 전극(175) 상에 층간 절연층(190)이 배치될 수 있다. 층간 절연층(190)은 제2 게이트 절연층(155) 상에서 제3 게이트 전극(175)을 충분히 덮을 수 있으며, 제3 게이트 전극(175)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 층간 절연층(190)은 제2 게이트 절연층(155) 상에서 제3 게이트 전극(175)을 덮으며, 균일한 두께로 제3 게이트 전극(175)의 프로파일을 따라 배치될 수도 있다. 층간 절연층(190)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 층간 절연층(190)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
층간 절연층(190) 상의 제2 영역(b)에 연결 패턴(215)이 배치될 수 있다. 연결 패턴(215)에는 제1 전원 전압(ELVDD)이 인가될 수 있다(도 2 참조). 제2 게이트 절연층(155) 및 층간 절연층(190)의 일부를 제거하여 형성된 콘택홀을 통해 연결 패턴(215)이 게이트 전극 패턴(185)에 접속될 수 있다. 즉, 제1 전원 전압(ELVDD)이 연결 패턴(215)을 통해 게이트 전극 패턴(185)에 제공될 수 있다. 예시적인 실시예들에 있어서, 연결 패턴(215), 전원 배선(235) 및 연결 전극(210)은 동일한 층 상에 위치할 수 있다. 연결 패턴(215)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 연결 패턴(215)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
층간 절연층(190) 상의 제3 채널 영역(ch3)에 전원 배선(235)이 배치될 수 있다. 전원 배선(235)은 연결 패턴(215) 및 연결 전극(210)으로부터 이격할 수 있다. 전원 배선(235)은 배선으로 기능할 수 있다. 예를 들면, 전원 배선(235)에는 제1 전원 전압(ELVDD)이 인가될 수 있고, 제2 방향(D2)으로 연장될 수 있다(도 2 참조). 층간 절연층(190)의 일부를 제거하여 형성된 콘택홀을 통해 전원 배선(235)이 제3 게이트 전극(175)에 접속될 수 있다. 즉, 제1 전원 전압(ELVDD)이 제3 게이트 전극(175)에 제공될 수 있다. 전원 배선(235)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 전원 배선(235)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
층간 절연층(190) 상의 제1 영역(a)에 연결 전극(210)이 배치될 수 있다. 연결 전극(210)은 연결 패턴(215) 및 전원 배선(235)으로부터 이격할 수 있다. 예를 들면, 연결 전극(210)의 제1 부분은 제1 영역(a)에 접속될 수 있고, 연결 전극(210)의 제2 부분은 표시 장치(100)의 다른 단면도에서 제2 게이트 전극(170)과 연결될 수 있다. 다시 말하면, 제1 영역(a)에 인가된 게이트 초기화 전압(VINT)이 연결 전극(210)을 통해 제2 게이트 전극(170)에 제공될 수 있다(도 2 참조). 제1 게이트 절연층(150), 제2 게이트 절연층(155) 및 층간 절연층(190)의 일부를 제거하여 형성된 콘택홀을 통해 연결 전극(210)의 상기 제1 부분이 액티브층(130)의 제1 영역(a)에 접속될 수 있다. 연결 전극(210)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 연결 전극(210)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
층간 절연층(190), 연결 패턴(215), 전원 배선(235) 및 연결 전극(210) 상에 평탄화층(270)이 배치될 수 있다. 평탄화층(270)은 연결 패턴(215), 전원 배선(235) 및 연결 전극(210)을 충분히 덮도록 상대적으로 두꺼운 두께로 배치될 수 있다. 평탄화층(270)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 평탄화층(270)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 평탄화층(270)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등을 포함할 수 있다.
평탄화층(270) 상에 하부 전극(290)이 배치될 수 있다. 하부 전극(290)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 하부 전극(290)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
화소 정의막(310)은 평탄화층(270) 및 하부 전극(290)의 일부 상에 배치될 수 있다. 다시 말하면, 화소 정의막(310)은 하부 전극(290)의 일부를 노출시킬 수 있다. 화소 정의막(310)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 화소 정의막(310)은 유기 절연 물질을 포함할 수 있다.
발광층(330)이 하부 전극(290) 상에 배치될 수 있다. 발광층(330)은 유기 발광층(organic light emission layer EML), 정공 주입층(hole injection layer HIL), 정공 수송층(hole transport layer HTL), 전자 수송층(electron transport layer ETL), 전자 주입층(electron injection layer EIL) 등을 포함하는 다층 구조를 가질 수 있다. 발광층(330)의 유기 발광층(EML)은 서브 화소들에 따라 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 이와는 달리, 발광층(330)의 유기 발광층(EML)은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수도 있다. 이러한 경우, 하부 전극(290) 상에 배치된 발광층(330) 상에 컬러 필터가 배치될 수 있다. 상기 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 중 적어도 하나를 포함할 수 있다. 선택적으로, 상기 컬러 필터는 황색(Yellow) 컬러 필터, 청남색(Cyan) 컬러 필터 및 자주색(Magenta) 컬러 필터를 포함할 수도 있다. 상기 컬러 필터는 감광성 수지 또는 컬러 포토레지스트를 포함할 수 있다.
상부 전극(340)은 발광층(330) 상에 배치될 수 있다. 상부 전극(340)에는 제2 전원 전압(ELVSS)이 인가될 수 있다(도 2 참조). 상부 전극(340)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 상부 전극(340)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 예를 들면, 상기 금속층들은 두께가 서로 다르거나 서로 다른 물질들을 포함할 수 있다.
이에 따라, 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함하는 발광 구조물(200)이 배치될 수 있다.
상부 전극(340) 상에 제1 무기 박막 봉지층(451)이 배치될 수 있다. 예를 들면, 제1 무기 박막 봉지층(451)은 상부 전극(340)의 프로파일을 따라 배치될 수 있다. 제1 무기 박막 봉지층(451)은 발광 구조물(200)이 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제1 무기 박막 봉지층(451)은 외부의 충격으로부터 발광 구조물(200)을 보호하는 기능도 수행할 수 있다. 제1 무기 박막 봉지층(451)은 가요성을 갖는 무기 절연 물질을 포함할 수 있다.
제1 무기 박막 봉지층(451) 상에 유기 박막 봉지층(452)이 배치될 수 있다. 유기 박막 봉지층(452)은 표시 장치(100)의 평탄도를 향상시킬 수 있으며, 제1 무기 박막 봉지층(451)과 함께 발광 구조물(200)을 보호할 수 있다. 유기 박막 봉지층(452)은 가요성을 갖는 유기 절연 물질을 포함할 수 있다.
유기 박막 봉지층(452) 상에 제2 무기 박막 봉지층(453)이 배치될 수 있다. 제2 무기 박막 봉지층(453)은 유기 박막 봉지층(452)을 덮으며 균일한 두께로 유기 박막 봉지층(452)의 프로 파일을 따라 배치될 수 있다. 제2 무기 박막 봉지층(453)은 제1 무기 박막 봉지층(451)과 함께 발광 구조물(200)이 수분, 산소 등의 침투로 인해 열화되는 것을 방지할 수 있다. 또한, 제2 무기 박막 봉지층(453)은 외부의 충격으로부터 제1 무기 박막 봉지층(451) 및 유기 박막 봉지층(452)과 함께 발광 구조물(200)을 보호하는 기능도 수행할 수 있다. 제2 무기 박막 봉지층(453)은 가요성을 갖는 무기 절연 물질을 포함할 수 있다.
이에 따라, 제1 무기 박막 봉지층(451), 유기 박막 봉지층(452) 및 제2 무기 박막 봉지층(453)을 포함하는 박막 봉지 구조물(450)이 배치될 수 있다. 선택적으로, 박막 봉지 구조물(450)은 제1 내지 제5 박막 봉지층들로 적층된 5층 구조 또는 제1 내지 제7 박막 봉지층들로 적층된 7층 구조를 가질 수도 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치(100)는 제1 게이트 전극(180) 및 제2 게이트 전극(170)과 동일한 레벨에 위치하는 게이트 전극 패턴(185)을 포함함으로써, 게이트 전극 패턴(185)과 제2 영역(b) 사이의 거리가 상대적으로 줄어들 수 있고, 커패시터(CAP)의 정전 용량이 상대적으로 증가될 수 있다. 또한, 게이트 전극 패턴(185)과 제2 영역(b) 사이에 상대적으로 고유전율을 갖는 절연 패턴(165)이 개재됨으로써, 커패시터(CAP)의 정전 용량이 더욱 증가될 수 있다. 이에 따라, 제2 영역(b)에서 누설 전류가 현저히 줄어들 수 있고, 표시 장치(100)는 저주파로 구동할 수 있다.
도 10 내지 22는 본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법을 나타내는 도면들이다.
도 10을 참조하면, 경질의 유리 기판(105)이 제공될 수 있다. 유리 기판(105) 상에 제1 유기층(111)이 형성될 수 있다. 제1 유기층(111)은 가요성을 갖는 유기 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 유기층(111)은 폴리이미드를 포함할 수 있다.
제1 유기층(111) 상에 제1 무기층(112)이 형성될 수 있다. 제1 무기층(112)은 제1 유기층(111)을 통해 침투하는 수분을 차단할 수 있다. 제1 무기층(112)은 가요성을 갖는 무기 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 무기층(112)은 실리콘 화합물 또는 금속 산화물 등을 포함할 수 있다.
제1 무기층(112) 상에 실리콘층(120)이 형성될 수 있다. 실리콘층(120)은 접착 기능을 갖는 실리콘 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 실리콘층(120)은 아몰퍼스 실리콘을 사용하여 형성될 수 있다.
실리콘층(120) 상에 제2 유기층(113)이 형성될 수 있다. 제2 유기층(113)은 가요성을 갖는 유기 물질을 사용하여 형성될 수 있다. 예를 들면, 제2 유기층(113)은 폴리이미드를 포함할 수 있다.
제2 유기층(113) 상에 제2 무기층(114)이 형성될 수 있다. 제2 무기층(114)은 제2 유기층(113)을 통해 침투하는 수분을 차단할 수 있다. 제2 무기층(114)은 가요성을 갖는 무기 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 무기층(114)은 제1 무기층(112)과 동일한 물질을 함유할 수 있다.
이에 따라, 제1 유기층(111), 제1 무기층(112), 실리콘층(120), 제2 유기층(113) 및 제2 무기층(114)을 포함하는 기판(110)이 형성될 수 있다.
기판(110)이 얇고 연성을 갖기 때문에, 기판(110)은 단단한 유리 기판(105) 상에 형성될 수 있다. 예를 들면, 후속 공정을 수행한 후, 상기 유리 기판이 기판(110)으로부터 제거될 수 있다. 다시 말하면, 기판(110)의 플렉서블한 물성 때문에, 상기 후속 공정을 기판(110) 상에 직접 수행하기 어려울 수 있다. 이러한 점을 고려하여, 경질의 유리 기판(105)을 이용하여 상기 후속 공정을 수행한 다음, 유리 기판(105)을 제거함으로써, 제1 유기층(111), 제1 무기층(112), 제2 유기층(113) 및 제2 무기층(114)이 기판(110)으로 이용될 수 있다. 또한, 유리 기판(105)을 기판(110)으로 박리 시, 제1 유기층(111), 제1 무기층(112), 제2 유기층(113) 및 제2 무기층(114)이 서로 분리되지 않도록 제1 무기층(112)과 제2 유기층(113) 사이에 실리콘층(120)이 개재될 수 있다.
기판(110) 상에는 버퍼층(115)이 형성될 수 있다. 기판(110)의 유형에 따라 기판(110) 상에 두 개 이상의 버퍼층들(115)이 제공될 수 있거나 버퍼층(115)이 배치되지 않을 수 있다. 버퍼층(115)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다.
도 11을 참조하면, 버퍼층(115) 상에 액티브층(130)이 형성될 수 있다. 액티브층(130)은 제1 영역(a), 제2 영역(b), 제3 영역(c), 제4 영역(d), 제1 채널 영역(ch1), 제2 채널 영역(ch2) 및 제3 채널 영역(ch3)을 포함할 수 있다. 여기서, 제1 영역(a)과 제2 영역(b) 사이에 제1 채널 영역(ch1)이 위치할 수 있고, 제2 영역(b)과 제3 영역(c) 사이에 제2 채널 영역(ch2)이 위치할 수 있으며, 제3 영역(c)과 제4 영역(d) 사이에 제3 채널 영역(ch3)이 위치할 수 있다. 액티브층(130)은 금속 산화물 반도체, 무기물 반도체 또는 유기물 반도체 등을 사용하여 형성될 수 있다.
도 12를 참조하면, 버퍼층(115) 및 액티브층(130) 상에 예비 제1 게이트 절연층(1150)이 형성될 수 있다. 예비 제1 게이트 절연층(1150)은 버퍼층(115) 상에서 액티브층(130)을 충분히 덮을 수 있으며, 액티브층(130)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 예비 제1 게이트 절연층(1150)은 버퍼층(115) 상에서 액티브층(130)을 덮으며, 균일한 두께로 액티브층(130)의 프로파일을 따라 형성될 수도 있다. 예비 제1 게이트 절연층(1150)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다. 예를 들면, 예비 제1 게이트 절연층(1150)은 SiOx, SiNx, SiOxNy, SiOxCy, SiCxNy, AlOx, AlNx, TaOx, HfOx, ZrOx, TiOx 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 예비 제1 게이트 절연층(1150)은 상대적으로 낮은 유전율을 갖는 SiOx을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 예비 제1 게이트 절연층(1150)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
도 13을 참조하면, 예비 제1 게이트 절연층(1150) 상에 제2 영역(b)을 노출시키는 개구(612)를 포함하는 포토레지스트(610)가 형성될 수 있다.
도 14를 참조하면, 포토레지스트(610)가 형성된 후, 기판(110) 상에 전체적으로 식각 공정이 수행될 수 있다. 예를 들면, 상기 식각 공정은 건식 식각 공정일 수 있다.
도 15를 참조하면, 상기 식각 공정을 통해 제2 영역(b)과 중첩하는 예비 제1 게이트 절연층(1150)에 개구(152)가 형성될 수 있다. 이에 딸, 개구(152)를 포함하는 제1 게이트 절연층(150)이 형성될 수 있다.
도 16을 참조하면, 제1 게이트 절연층(150)이 형성된 후, 제2 영역(b)과 중첩하여 위치하는 개구를 포함하는 마스크(620)가 제1 게이트 절연층(150) 상에 위치할 수 있다. 마스크(620)가 위치한 후, 기판(110) 상에 전체적으로 증착 공정이 수행될 수 있다. 여기서, 증착 물질은 SiNx을 포함할 수 있다.
도 17을 참조하면, 상기 증착 공정을 통해 개구(152)에 절연 패턴(165)이 형성될 수 있다. 절연 패턴(165)은 개구(152)를 완전히 채울 수 있고, 절연 패턴(165)의 상면은 개구(152)의 주변에 위치하는 제1 게이트 절연층(150)의 상면과 단차를 형성하지 않을 수 있다. 다시 말하면, 절연 패턴(165)의 두께와 제1 게이트 절연층(150)의 두께는 실질적으로 동일할 수 있다. 예시적인 실시예들에 있어서, SiNx을 포함하는 절연 패턴(165)의 유전율이 SiOx을 포함하는 제1 게이트 절연층(150)의 유전율보다 클 수 있다. 선택적으로, 절연 패턴(165)이 고유전율을 갖는 금속 산화물을 사용하여 형성될 수도 있다. 예를 들면, 절연 패턴(165)은 AlOx, ZrOx, HfOx, TiOx 등을 포함할 수 있다. 여기서, 상기 '고유전율'이라 함은 유전 상수 K가 8 이상임을 의미한다.
도 18을 참조하면, 제1 게이트 절연층(150) 상에 제1 서브 게이트 전극(180a) 및 제2 서브 게이트 전극(180b)을 포함하는 제1 게이트 전극(180) 및 제2 게이트 전극(170)이 형성될 수 있고, 절연 패턴(165) 상에 게이트 전극 패턴(185)이 형성될 수 있다. 다시 말하면, 제1 서브 게이트 전극(180a)은 제1 채널 영역(ch1)과 중첩할 수 있고, 제2 서브 게이트 전극(180b)은 제2 채널 영역(ch2)과 중첩할 수 있으며, 제2 게이트 전극(170)은 제3 채널 영역(ch3)과 중첩할 수 있고, 게이트 전극 패턴(185)은 제2 영역(b)과 중첩할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(180), 게이트 전극 패턴(185) 및 제2 게이트 전극(170)은 동일한 물질을 사용하여 동일한 레벨에 서로 이격하여 형성될 수 있다. 예를 들면, 제1 게이트 절연층(150) 및 절연 패턴(165) 상에 제1 예비 전극층이 전체적으로 형성된 후, 상기 제1 예비 전극층을 선택적으로 식각하여 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185)이 동일한 공정에서 동시에 형성될 수 있다.
제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185) 각각은 Au, Ag, Al, Pt, Ni, Ti, Pd, Mg, Ca, Li, Cr, Ta, W, Cu, Mo, Sc, Nd, Ir, 알루미늄을 함유하는 합금, AlNx, 은을 함유하는 합금, WNx, 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, TiNx, CrNx, TaNx, SrRuxOy, ZnOx, ITO, SnOx, InOx, GaOx, IZO 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185) 각각은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
도 19를 참조하면, 제1 게이트 절연층(150), 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185) 상에 제2 게이트 절연층(155)이 형성될 수 있다. 제2 게이트 절연층(155)은 제1 게이트 절연층(150) 상에서 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185)을 충분히 덮을 수 있으며, 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 제2 게이트 절연층(155)은 제1 게이트 절연층(150) 상에서 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185)을 덮으며, 균일한 두께로 제1 게이트 전극(180), 제2 게이트 전극(170) 및 게이트 전극 패턴(185)의 프로파일을 따라 형성될 수도 있다. 제2 게이트 절연층(155)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 있어서, 제2 게이트 절연층(155)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
제3 게이트 전극(175)이 제2 게이트 절연층(155) 상에 형성될 수 있다. 다시 말하면, 제3 게이트 전극(175)은 제2 게이트 절연층(155) 중 아래에 제2 게이트 전극(170)이 위치하는 부분 상에 형성될 수 있다. 제3 게이트 전극(175)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 제3 게이트 전극(175)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
도 20을 참조하면, 제2 게이트 절연층(155) 및 제3 게이트 전극(175) 상에 층간 절연층(190)이 형성될 수 있다. 층간 절연층(190)은 제2 게이트 절연층(155) 상에서 제3 게이트 전극(175)을 충분히 덮을 수 있으며, 제3 게이트 전극(175)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다. 선택적으로, 층간 절연층(190)은 제2 게이트 절연층(155) 상에서 제3 게이트 전극(175)을 덮으며, 균일한 두께로 제3 게이트 전극(175)의 프로파일을 따라 형성될 수도 있다. 층간 절연층(190)은 실리콘 화합물, 금속 산화물 등을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 있어서, 층간 절연층(190)은 복수의 절연층들 포함하는 다층 구조를 가질 수도 있다. 상기 절연층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
층간 절연층(190) 상에 연결 전극(210), 연결 패턴(215) 및 전원 배선(235)이 서로 이격하여 형성될 수 있다. 다시 말하면, 연결 전극(210)은 제1 영역(a)과 중첩할 수 있고, 연결 패턴(215)은 제2 영역(b)과 중첩할 수 있고, 전원 배선(235)은 제3 영역(c)과 중첩할 수 있다. 예시적인 실시예들에 있어서, 연결 전극(210), 연결 패턴(215) 및 전원 배선(235)은 동일한 물질을 사용하여 동일한 층 상에 동시에 형성될 수 있다. 예를 들면, 제1 게이트 절연층(150), 제2 게이트 절연층(155) 및 층간 절연층(190)의 일부를 제거하여 형성된 제1 콘택홀, 제2 게이트 절연층(155) 및 층간 절연층(190)의 일부를 제거하여 형성된 제2 콘택홀 및 층간 절연층(190)의 일부를 제거하여 형성된 제3 콘택홀이 형성된 후, 층간 절연층(190) 상에 제2 예비 전극층이 전체적으로 형성된 후, 상기 제2 예비 전극층을 선택적으로 식각하여 연결 전극(210), 연결 패턴(215) 및 전원 배선(235)이 동일한 공정에서 동시에 형성될 수 있다. 즉, 연결 전극(210)이 상기 제1 콘택홀을 통해 액티브층(130)의 제1 영역(a)에 접속될 수 있고, 연결 패턴(215)이 상기 제2 콘택홀을 통해 게이트 전극 패턴(185)에 접속될 수 있으며, 전원 배선(235)이 상기 제3 콘택홀을 통해 제3 게이트 전극(175)에 접속될 수 있다.
연결 전극(210), 연결 패턴(215) 및 전원 배선(235) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 연결 전극(210), 연결 패턴(215) 및 전원 배선(235) 각각은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
도 21을 참조하면, 층간 절연층(190), 연결 패턴(215), 전원 배선(235) 및 연결 전극(210) 상에 평탄화층(270)이 형성될 수 있다. 평탄화층(270)은 연결 패턴(215), 전원 배선(235) 및 연결 전극(210)을 충분히 덮도록 상대적으로 두꺼운 두께로 형성될 수 있고, 이러한 경우, 평탄화층(270)은 실질적으로 평탄한 상면을 가질 수 있으며, 이와 같은 평탄화층(270)의 평탄한 상면을 구현하기 위하여 평탄화층(270)에 대해 평탄화 공정이 추가될 수 있다. 평탄화층(270)은 유기 절연 물질을 사용하여 형성될 수 있다. 예를 들면, 평탄화층(270)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 실록산계 수지, 아크릴계 수지, 에폭시계 수지 등을 포함할 수 있다.
평탄화층(270) 상에 하부 전극(290)이 형성될 수 있다. 하부 전극(290)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 하부 전극(290)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 상기 금속층들은 서로 다른 물질 및 서로 다른 두께를 가질 수 있다.
화소 정의막(310)은 평탄화층(270) 및 하부 전극(290)의 일부 상에 형성될 수 있다. 다시 말하면, 화소 정의막(310)은 하부 전극(290)의 일부를 노출시킬 수 있다. 화소 정의막(310)은 유기 절연 물질을 사용하여 형성될 수 있다.
도 22를 참조하면, 발광층(330)이 하부 전극(290) 상에 형성될 수 있다. 발광층(330)은 EML, HIL, HTL, ETL, EIL 등을 포함하는 다층 구조를 가질 수 있다. 발광층(330)의 EML은 서브 화소들에 따라 상이한 색광들(즉, 적색광, 녹색광, 청색광 등)을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다. 이와는 달리, 발광층(330)의 EML은 적색광, 녹색광, 청색광 등의 다른 색광들을 발생시킬 수 있는 복수의 발광 물질들을 적층하여 전체적으로 백색광을 방출할 수도 있다.
상부 전극(340)은 발광층(330) 상에 형성될 수 있다. 상부 전극(340)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 예시적인 실시예들에 있어서, 상부 전극(340)은 복수의 금속층들을 포함하는 다층 구조를 가질 수도 있다. 예를 들면, 상기 금속층들은 두께가 서로 다르거나 서로 다른 물질들을 포함할 수 있다.
이에 따라, 하부 전극(290), 발광층(330) 및 상부 전극(340)을 포함하는 발광 구조물(200)이 형성될 수 있다.
상부 전극(340) 상에 제1 무기 박막 봉지층(451)이 형성될 수 있다. 예를 들면, 제1 무기 박막 봉지층(451)은 상부 전극(340)의 프로파일을 따라 형성될 수 있다. 제1 무기 박막 봉지층(451)은 가요성을 갖는 무기 절연 물질을 사용하여 형성될 수 있다.
제1 무기 박막 봉지층(451) 상에 유기 박막 봉지층(452)이 형성될 수 있다. 유기 박막 봉지층(452)은 가요성을 갖는 유기 절연 물질을 사용하여 형성될 수 있다.
유기 박막 봉지층(452) 상에 제2 무기 박막 봉지층(453)이 형성될 수 있다. 제2 무기 박막 봉지층(453)은 유기 박막 봉지층(452)을 덮으며 균일한 두께로 유기 박막 봉지층(452)의 프로 파일을 따라 형성될 수 있다. 제2 무기 박막 봉지층(453)은 가요성을 갖는 무기 절연 물질을 사용하여 형성될 수 있다.
이에 따라, 제1 무기 박막 봉지층(451), 유기 박막 봉지층(452) 및 제2 무기 박막 봉지층(453)을 포함하는 박막 봉지 구조물(450)이 형성될 수 있다.
도 9를 참조하면, 박막 봉지층(450)이 형성된 후, 기판(110)으로 유리 기판(105)이 제거될 수 있다.
이에 따라, 도 1 내지 9에 도시된 표시 장치(100)가 제조될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치의 제조 방법에 있어서, 게이트 전극 패턴(185), 제1 게이트 전극(180) 및 제2 게이트 전극(170)이 동일한 공정에서 동시에 형성됨으로써, 표시 장치의 제조 비용이 상대적으로 감소될 수 있다.
도 23은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다. 도 23에 예시한 표시 장치(500)는 제1 게이트 절연층(150)의 형상을 제외하면 도 1 내지 9를 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 23에 있어서, 도 1 내지 9를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 23을 참조하면, 표시 장치(500)는 기판(110), 버퍼층(115), 게이트 전극 패턴(185), 구동 트랜지스터(250), 듀얼 게이트 트랜지스터(DGT), 스토리지 커패시터(259), 제1 게이트 절연층(150), 제2 게이트 절연층(155), 층간 절연층(190), 연결 패턴(215), 전원 배선(235), 연결 전극(210), 평탄화층(270), 발광 구조물(200), 화소 정의막(310), 박막 봉지층(450) 등을 포함할 수 있다.
버퍼층(115) 및 액티브층(130) 상에 제1 게이트 절연층(150)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 절연층(150)은 액티브층(130)을 커버하도록 액티브층(130) 상에 전체적으로 배치될 수 있다.
예를 들면, 종래의 표시 장치에 있어서, 누설 전류를 더욱 감소시키기 위해 상기 듀얼 게이트 트랜지스터의 공통 영역(예를 들어, 도 2의 제1 노드(N1) 또는 도 8의 제2 영역(b))에 BML을 추가하였다. 이러한 경우, BML과 상기 공통 영역에 커패시터가 형성될 수 있다. 여기서, BML은 버퍼층과 제2 베리어층 사이에 배치될 수 있고, 버퍼층의 두께는 대략 3500 옹스트롱일 수 있다. BML과 상기 공통 영역 사이의 거리가 상대적으로 크기 때문에 상기 커패시터의 정전 용량이 상대적으로 작을 수 있다. 상기 커패시터의 정전 용량이 작은 경우, 상기 누설 전류가 현저히 줄어들지 않아 상기 종래의 표시 장치는 저주파로 구동할 수 없다.
예시적인 실시예들에 있어서, 제1 게이트 절연층(150)의 두께가 버퍼층(115)의 두께보다 작을 경우, 커패시터(CAP)의 정전 용량은 상대적으로 증가할 수 있다. 이에 따라, 제2 영역(b)에서 누설 전류가 줄어들 수 있고, 표시 장치(500)는 저주파로 구동할 수 있다. 다른 예시적인 실시예들에 있어서, 제1 게이트 절연층(150)이 고유전율을 갖는 금속 산화물을 포함할 수도 있다. 이러한 경우, 커패시터(CAP)의 정전 용량이 더욱 증가할 수 있다.
도 24는 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다. 도 24에 예시한 표시 장치(600)는 절연 패턴(165)의 형상을 제외하면 도 1 내지 9를 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 24에 있어서, 도 1 내지 9를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 24를 참조하면, 표시 장치(600)는 기판(110), 버퍼층(115), 게이트 전극 패턴(185), 구동 트랜지스터(250), 듀얼 게이트 트랜지스터(DGT), 스토리지 커패시터(259), 제1 게이트 절연층(150), 절연 패턴(165), 제2 게이트 절연층(155), 층간 절연층(190), 연결 패턴(215), 전원 배선(235), 연결 전극(210), 평탄화층(270), 발광 구조물(200), 화소 정의막(310), 박막 봉지층(450) 등을 포함할 수 있다.
버퍼층(115) 및 액티브층(130) 상에 제1 게이트 절연층(150)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 절연층(150)은 제2 영역(b)과 중첩하여 위치하는 그루브(152)를 포함할 수 있다. 예를 들면, 그루브(152)는 제1 서브 게이트 전극(180a) 및 제2 서브 게이트 전극(180b)과 중첩하지 않을 수 있고, 게이트 전극 패턴(185)과 중첩할 수 있다.
액티브층(130) 상의 그루브(152)에 절연 패턴(165)이 배치될 수 있다. 절연 패턴(165)은 그루브(152)를 완전히 채울 수 있고, 절연 패턴(165)의 상면은 그루브(152)의 주변에 위치하는 제1 게이트 절연층(150)의 상면과 단차를 형성하지 않을 수 있다. 예시적인 실시예들에 있어서, 절연 패턴(165)의 저면은 제1 게이트 절연층(150)과 접촉할 수 있고, 절연 패턴(165)의 상면은 게이트 전극 패턴(185)의 저면과 접촉할 수 있다.
절연 패턴(165)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 절연 패턴(165)은 상대적으로 높은 유전율을 갖는 SiNx을 포함할 수 있다. 선택적으로, 절연 패턴(165)이 고유전율을 갖는 금속 산화물을 포함할 수도 있다. 예를 들면, 절연 패턴(165)은 AlOx, ZrOx, HfOx, TiOx 등을 포함할 수 있다.
예를 들면, 도 13, 14 및 15에 도시된 바와 같이, 제1 게이트 절연층(150)의 개구(152)를 형성하는 공정에 있어서, 액티브층(130)의 제2 영역(b)을 노출시키도록 식각 공정을 수행하는 동안 제2 영역(b)에 위치하는 예비 제1 게이트 절연층(1150)이 과식각되어 액티브층(130)의 제2 영역(b)이 손상될 수도 있다.
예시적인 실시예들에 있어서, 상기 식각 공정에서 액티브층(130)의 제2 영역(b)이 손상되는 것을 방지하기 위해 액티브층(130)의 제2 영역(b)이 노출되지 않도록 제2 영역(b)에 위치하는 예비 제1 게이트 절연층(1150)의 일부만 제거하여 그루브(152)를 포함하는 제1 게이트 절연층(150)이 형성될 수 있다. 이에 따라, 표시 장치(600)는 액티브층(130)의 제2 영역(b)의 불량을 줄일 수 있는 표시 장치로 기능할 수 있다.
도 25는 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 단면도이다. 도 25에 예시한 표시 장치(700)는 제1 게이트 절연층(150)의 형상을 제외하면 도 1 내지 9를 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 25에 있어서, 도 1 내지 9를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 25를 참조하면, 표시 장치(700)는 기판(110), 버퍼층(115), 게이트 전극 패턴(185), 구동 트랜지스터(250), 듀얼 게이트 트랜지스터(DGT), 스토리지 커패시터(259), 제1 게이트 절연층(150), 제2 게이트 절연층(155), 층간 절연층(190), 연결 패턴(215), 전원 배선(235), 연결 전극(210), 평탄화층(270), 발광 구조물(200), 화소 정의막(310), 박막 봉지층(450) 등을 포함할 수 있다.
버퍼층(115) 및 액티브층(130) 상에 제1 게이트 절연층(150)이 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 절연층(150)은 제2 영역(b)과 중첩하여 위치하는 그루브(152)를 포함할 수 있다. 예를 들면, 그루브(152)는 제1 서브 게이트 전극(180a) 및 제2 서브 게이트 전극(180b)과 중첩하지 않을 수 있고, 게이트 전극 패턴(185)과 중첩할 수 있다.
게이트 전극 패턴(185)이 그루브(152) 내에 배치될 수 있다. 게이트 전극 패턴(185)은 제1 게이트 전극(180)과 이격할 수 있다. 예시적인 실시예들에 있어서, 게이트 전극 패턴(185)이 그루브(152) 내에 배치됨으로써, 게이트 전극 패턴(185)은 제1 게이트 전극(180) 및 제2 게이트 전극(170)과 다른 레벨에 위치할 수 있다. 또한, 게이트 전극 패턴(185)은 제1 게이트 절연층(150)과 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 절연층(150)의 그루브(152) 내에 게이트 전극 패턴(185)이 배치됨으로써, 게이트 전극 패턴(185)과 액티브층(130)의 제2 영역(b) 사이의 거리가 상대적으로 줄어들 수 있다. 이에 따라, 커패시터(CAP)의 정전 용량은 상대적으로 증가할 수 있고, 제2 영역(b)에서 누설 전류가 더욱 줄어들 수 있다.
도 26은 본 발명의 예시적인 실시예들에 따른 표시 장치를 나타내는 회로도이다. 도 26에 예시한 표시 장치(800)는 제2 커패시터(CAP)를 제외하면 도 2를 참조하여 설명한 표시 장치(100)의 서브 화소(SP)와 실질적으로 동일하거나 유사한 구성을 가질 수 있다. 도 26에 있어서, 도 2를 참조하여 설명한 구성 요소들과 실질적으로 동일하거나 유사한 구성 요소들에 대해 중복되는 설명은 생략한다.
도 26을 참조하면, 표시 장치(800)의 서브 화소 영역들(20) 각각에는 서브 화소(SP)가 배치될 수 있다. 서브 화소(SP)는 서브 화소 회로(SPC) 및 유기 발광 소자(OLED)를 포함할 수 있다. 여기서, 서브 화소 회로(SPC)는 제1 내지 제7 트랜지스터들(TR1, TR2, TR3_1, TR3_2, TR4_1, TR4_2, TR5, TR6, TR7), 스토리지 커패시터(CST), 제1 커패시터(CAP1), 제2 커패시터(CAP2), 배선 등을 포함할 수 있고, 상기 배선들은 제1 전원 전압(ELVDD)이 인가되는 배선, 제2 전원 전압(ELVSS)이 인가되는 배선, 초기화 전압(VINT)이 인가되는 배선, 데이터 신호(DATA)가 인가되는 배선, 게이트 신호(GW)가 인가되는 배선, 게이트 초기화 신호(GI)가 인가되는 배선, 발광 제어 신호(EM)가 인가되는 배선, 소자 초기화 신호(GB)가 인가되는 배선 등을 포함할 수 있다. 또한, 서브 화소 회로(SPC)는 제1 내지 제7 트랜지스터들(TR1, TR2, TR3_1, TR3_2, TR4_1, TR4_2, TR5, TR6, TR7), 스토리지 커패시터(CST), 제1 커패시터(CAP1), 제2 커패시터(CAP2) 등을 서로 연결시키는 액티브층(예를 들어, 도 3의 액티브층(130))을 더 포함할 수 있다.
제1 커패시터(CAP1)는 제1 단자 및 제2 단자를 포함할 수 있다. 제1 커패시터(CAP1)는 제1 전원 전압(ELVDD) 배선과 제3 트랜지스터들(TR3_1, TR3_2) 사이(예를 들어, 제1 노드(N1))에 연결될 수 있다. 예를 들면, 제1 커패시터(CAP1)의 제1 단자는 제3 트랜지스터(TR3_1)의 제2 단자 및 제3 트랜지스터(TR3_2)의 제1 단자에 연결될 수 있고, 제1 커패시터(CAP1)의 제2 단자는 제1 전원 전압(ELVDD) 배선에 연결될 수 있다.
제2 커패시터(CAP2)는 제1 단자 및 제2 단자를 포함할 수 있다. 제2 커패시터(CAP2)는 제1 전원 전압(ELVDD) 배선과 제4 트랜지스터들(TR4_1, TR4_2) 사이(예를 들어, 제2 노드(N2))에 연결될 수 있다. 예를 들면, 제2 커패시터(CAP2)의 제1 단자는 제4 트랜지스터(TR4_1)의 제1 단자 및 제4 트랜지스터(TR4_2)의 제2 단자에 연결될 수 있고, 제2 커패시터(CAP2)의 제2 단자는 제1 전원 전압(ELVDD) 배선에 연결될 수 있다.
제2 노드(N2) 주변에는 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 데이터 신호(DATA) 배선 등이 배치될 수 있고, 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 데이터 신호(DATA) 배선의 전압 변화에 의해 제2 노드(N2)의 전압이 변동될 수 있다. 예시적인 실시예들에 있어서, 제2 노드(N2)와 제2 커패시터(CAP2)가 연결됨으로써 제2 노드(N2) 주변에 배치되는 게이트 신호(GW) 배선, 게이트 초기화 신호(GI) 배선, 데이터 신호(DATA) 배선의 전압 변화에 의해 발생할 수 있는 제2 노드(N2)의 전압 변동을 감소시킬 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치를 구비할 수 있는 다양한 전자 기기들에 적용될 수 있다. 예를 들면, 본 발명은 차량용 디스플레이 장치들, 선박용 디스플레이 장치들, 항공기용 디스플레이 장치들, 휴대용 통신 장치들, 전시용 디스플레이 장치들, 정보 전달용 디스플레이 장치들, 의료용 디스플레이 장치들 등과 같은 수많은 전자 기기들에 적용 가능하다.
10: 표시 영역 20: 서브 화소 영역
30: 제3 표시 영역 40: 제2 표시 영역
110: 기판 111: 제1 유기층
112: 제1 무기층 113: 제2 유기층
114: 제2 무기층 115: 버퍼층
120: 실리콘층 130: 액티브층
150: 제1 게이트 절연층 152: 개구, 그루브
155: 제2 게이트 절연층 165: 절연 패턴
170: 제2 게이트 전극 175: 제3 게이트 전극
180: 제1 게이트 전극 180a: 제1 서브 게이트 전극
180b: 제2 서브 게이트 전극 185: 게이트 전극 패턴
190: 층간 절연층 200: 발광 구조물
210: 연결 전극 215: 연결 패턴
235: 전원 배선 250: 구동 트랜지스터
255: 제1 서브 트랜지스터 257: 제2 서브 트랜지스터
259: 스토리지 커패시터 270: 평탄화층
290: 하부 전극 310: 화소 정의막
330: 발광층 340: 상부 전극
450: 박막 봉지 구조물 451: 제1 무기 박막 봉지층
452: 유기 박막 봉지층 453: 제2 무기 박막 봉지층
CAP: 커패시터 DGT: 듀얼 게이트 트랜지스터
SP: 서브 화소 SPC: 서브 화소 회로
OLED: 유기 발광 소자

Claims (20)

  1. 서브 화소 영역을 포함하는 기판;
    상기 기판 상의 상기 서브 화소 영역에 배치되고, 제1, 제2 및 제3 영역들, 상기 제1 및 제2 영역들 사이에 위치하는 제1 채널 영역 및 상기 제2 및 제3 영역들 사이에 위치하는 제2 채널 영역을 포함하는 액티브층;
    상기 액티브층 상의 상기 제1 및 제2 채널 영역들에 배치되고, 상기 제1 및 제2 영역들 및 상기 제1 채널 영역 그리고 상기 제2 및 제3 영역들 및 상기 제2 채널 영역과 함께 듀얼 게이트 트랜지스터를 구성하는 제1 게이트 전극;
    상기 액티브층과 상기 제1 게이트 전극 사이에 배치되고, 상기 액티브층의 상기 제2 영역을 노출시키는 개구를 포함하는 제1 게이트 절연층;
    상기 개구에 배치되는 절연 패턴;
    상기 절연 패턴의 상면과 접촉하고, 상기 제1 게이트 전극과 이격하며, 상기 제2 영역과 함께 커패시터를 구성하는 게이트 전극 패턴; 및
    상기 듀얼 게이트 트랜지스터 및 상기 게이트 전극 패턴 상에 배치되는 발광 구조물을 포함하는 표시 장치.
  2. 제 1 항에 있어서, 상기 듀얼 게이트 트랜지스터는 직렬로 연결되는 것을 특징으로 하는 표시 장치.
  3. 제 1 항에 있어서, 상기 절연 패턴의 유전율은 상기 제1 게이트 절연층의 유전율보다 큰 것을 특징으로 하는 표시 장치.
  4. 제 1 항에 있어서,
    상기 제1 게이트 전극 및 상기 게이트 전극 패턴 상에 배치되는 제2 게이트 절연층;
    상기 제2 게이트 절연층 상에 배치되는 층간 절연층; 및
    상기 층간 절연층 상에 배치되고, 제1 전원 전압이 인가되는 연결 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  5. 제 4 항에 있어서, 상기 제2 게이트 절연층 및 상기 층간 절연층에 형성된 콘택홀을 통해 상기 연결 패턴이 상기 게이트 전극 패턴에 접속되는 것을 특징으로 하는 표시 장치.
  6. 제 1 항에 있어서, 상기 제1 게이트 전극에는 게이트 신호가 인가되고, 상기 게이트 전극 패턴에는 제1 전원 전압이 제공되는 것을 특징으로 하는 표시 장치.
  7. 제 1 항에 있어서, 상기 액티브층은,
    제4 영역 및 상기 제3 및 제4 영역들 사이에 위치하는 제3 채널 영역을 더 포함하고,
    상기 제1 영역, 상기 제1 채널 영역, 상기 제2 영역, 상기 제2 채널 영역, 상기 제3 영역, 상기 제3 채널 영역 및 상기 제4 영역은 순서대로 배열되는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 액티브층 상의 상기 제3 채널 영역에 배치되고, 상기 제3 및 제4 영역들 및 상기 제3 채널 영역과 함께 구동 트랜지스터를 구성하는 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 있어서, 상기 제1 게이트 전극, 상기 게이트 전극 패턴 및 상기 제2 게이트 전극은 동일한 레벨에 위치하는 것을 특징으로 하는 표시 장치.
  10. 제 8 항에 있어서,
    상기 제2 게이트 전극 상에 배치되고, 상기 제1 게이트 전극과 함께 스토리지 커패시터를 구성하는 제3 게이트 전극;
    상기 제3 게이트 전극 상에 배치되는 층간 절연층; 및
    상기 층간 절연층 상에 배치되고, 제1 전원 전압이 인가되며, 상기 층간 절연층에 형성된 콘택홀을 통해 상기 제3 게이트 전극에 접속되는 전원 배선을 더 포함하고,
    상기 제1 전원 전압이 상기 제3 게이트 전극에 제공되는 것을 특징으로 하는 표시 장치.
  11. 제 1 항에 있어서, 상기 발광 구조물은,
    하부 전극;
    상기 하부 전극 상에 배치되는 발광층; 및
    제2 전원 전압이 인가되는 상부 전극을 포함하는 것을 특징으로 하는 표시 장치.
  12. 서브 화소 영역을 포함하는 기판;
    상기 기판 상의 상기 서브 화소 영역에 배치되고, 제1, 제2 및 제3 영역들, 상기 제1 및 제2 영역들 사이에 위치하는 제1 채널 영역 및 상기 제2 및 제3 영역들 사이에 위치하는 제2 채널 영역을 포함하는 액티브층;
    상기 액티브층 상의 상기 제1 채널 영역 및 제2 채널 영역에 배치되고, 상기 제1 및 제2 영역들 및 상기 제1 채널 영역 그리고 상기 제2 및 제3 영역들 및 상기 제2 채널 영역과 함께 듀얼 게이트 트랜지스터를 구성하는 제1 게이트 전극;
    상기 액티브층과 상기 제1 게이트 전극 사이에 배치되고, 상기 액티브층의 상기 제2 영역에 형성된 그루브를 포함하는 제1 게이트 절연층;
    상기 그루브와 중첩하여 배치되고, 상기 제2 영역과 함께 커패시터를 구성하는 게이트 전극 패턴; 및
    상기 듀얼 게이트 트랜지스터 및 상기 게이트 전극 패턴 상에 배치되는 발광 구조물을 포함하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 게이트 전극 패턴은 상기 그루브 내에 배치되고, 상기 제1 게이트 절연층과 접촉하는 것을 특징으로 하는 표시 장치.
  14. 제 12 항에 있어서,
    상기 그루브에 배치되는 절연 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서, 상기 게이트 전극 패턴은 상기 절연 패턴의 상면과 접촉하는 것을 특징으로 하는 표시 장치.
  16. 서브 화소 영역을 포함하는 기판을 형성하는 단계;
    상기 기판 상의 상기 서브 화소 영역에 배치되고, 제1, 제2, 제3 및 제4 영역들, 상기 제1 및 제2 영역들 사이에 위치하는 제1 채널 영역, 상기 제2 및 제3 영역들 사이에 위치하는 제2 채널 영역 및 상기 제3 및 제4 영역들 사이에 위치하는 제3 채널 영역을 포함하는 액티브층을 형성하는 단계;
    상기 액티브층의 상기 제2 영역을 노출시키는 개구를 포함하는 제1 게이트 절연층을 형성하는 단계;
    상기 개구에 절연 패턴을 형성하는 단계;
    상기 제1 게이트 절연층 상에서, 상기 제1 및 제2 채널 영역들에 제1 게이트 전극 및 상기 제2 영역에 게이트 전극 패턴을 동시에 형성하는 단계; 및
    상기 제1 게이트 전극 및 상기 게이트 전극 패턴 상에 발광 구조물을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제 16 항에 있어서, 상기 액티브층의 상기 제2 영역을 노출시키는 상기 개구를 포함하는 상기 제1 게이트 절연층을 형성하는 단계는,
    상기 액티브층 상에 예비 제1 게이트 절연층을 형성하는 단계;
    상기 예비 제1 게이트 절연층의 상기 제2 영역을 노출시키는 개구를 포함하는 포토레지스트를 형성하는 단계; 및
    상기 기판 상에 전체적으로 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제 16 항에 있어서, 상기 개구에 상기 절연 패턴을 형성하는 단계는,
    상기 제2 영역과 중첩하여 위치하는 개구를 포함하는 마스크를 상기 제1 게이트 절연층 상에 위치시키는 단계; 및
    상기 기판 상에 전체적으로 증착 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제 16 항에 있어서, 상기 절연 패턴의 유전율은 상기 제1 게이트 절연층의 유전율보다 큰 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제 16 항에 있어서, 상기 제1 게이트 절연층 상에서, 상기 제1 및 제2 채널 영역들에 상기 제1 게이트 전극 및 상기 제2 영역에 상기 게이트 전극 패턴을 동시에 형성하는 단계와 동시에,
    상기 액티브층 상의 상기 제3 채널 영역에 제2 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 제1 게이트 전극, 상기 게이트 전극 패턴 및 상기 제2 게이트 전극은 동일한 레벨에 위치하는 것을 특징으로 하는 표시 장치의 제조 방법.
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