KR20220144019A - 메모리 셀의 크기 및 초기 쓰기 전압의 값에 기반하여 최적의 쓰기 전압을 생성하는 메모리 장치 - Google Patents

메모리 셀의 크기 및 초기 쓰기 전압의 값에 기반하여 최적의 쓰기 전압을 생성하는 메모리 장치 Download PDF

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Abstract

자기 기억 소자를 포함하는 메모리 장치가 개시된다. 메모리 장치는 메모리 셀 어레이, 전압 생성기, 및 쓰기 드라이버를 포함한다. 메모리 셀 어레이는 제 1 영역 및 프로그램 된 메모리 셀의 평형 상태와 반평형 상태를 구별하기 위한 기준 저항의 값에 기반하여 판별된 제 1 읽기 전류의 값을 저장하는 제 2 영역을 포함한다. 센싱 회로는 값에 기반하여 제 1 읽기 전류를 저장하고, 제 1 읽기 전류에 기반하여 제 1 영역에 대한 읽기 동작을 수행하기 위한 센싱 회로를 포함한다.

Description

메모리 셀의 크기 및 초기 쓰기 전압의 값에 기반하여 최적의 쓰기 전압을 생성하는 메모리 장치{MEMORY DEVICE WHICH GENERATES OPTIMAL WRITE VOLTAGE BASED ON SIZE OF MEMORY CELL AND INITIAL WRITE VOLTAGE}
본 발명은 반도체 장치에 관한 것으로, 좀 더 상세하게는, 자기 터널 접합 소자를 포함하는 메모리 장치 및 그 테스트 방법에 관한 것이다.
근래에 들어 다양한 유형의 전자 장치들이 이용되고 있다. 그리고 전자 장치에 대한 고속 및 저 소비전력 요구에 따라, 전기 장치에 포함되는 메모리 장치의 신뢰성, 고속, 및 저 소비 전력에 대한 요구도 함께 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 메모리 장치의 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및 불휘발성 등의 특성들을 가지므로, 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기 터널 접합(Magnetic tunnel junction; MTJ) 소자를 포함할 수 있다. MTJ 소자는 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 MTJ 소자의 저항 값이 달라질 수 있다. 예를 들어, 두 자성체의 자화 방향이 반평형한 경우에 MTJ 소자는 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평형한 경우에 MTJ 소자는 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 프로그램하고 읽어낼 수 있다.
한편, 과도한 크기의 전압(또는 전류)를 이용하여 메모리 장치를 프로그램 하는 경우, 메모리 장치의 내구성이 문제될 수 있으며, 부족한 크기의 전압(또는 전류)를 이용하여 메모리 장치를 프로그램 하는 경우, 쓰기 페일(write failure)에 의한 메모리 장치의 신뢰성이 문제될 수 있다. 특히, 쓰기 전압(또는 전류)의 값은 테스트 단계에서 메모리 벤더에 의해 메모리 장치에 저장되므로, 일단 결정된 쓰기 전압(또는 전류)의 값은 메모리 장치의 성능에 큰 영향을 미친다.
본 개시의 실시 예들은 최소한의 프로그램 횟수를 통하여 최적의 기준 저항의 값을 판별하고, 판별된 기준 저항의 값에 기반하여 최적의 쓰기 전압의 값을 판별하는 장치 및 방법을 제공한다.
본 개시의 실시 예들은 최적의 기준 저항의 값 뿐만 아니라, 자기 접합 소자에 실제로 인가되는 쓰기 전압의 크기를 함께 고려하여 최적의 쓰기 전압의 값을 판별하는 장치 및 방법을 제공한다.
본 개시의 실시 예에 따른 메모리 장치는 자기 터널 접합 소자들을 포함하는, 제 1 영역 및 제 2 영역을 포함하는 메모리 셀 어레이로써, 상기 제 2 영역은 프로그램 된 메모리 셀의 평형 상태와 반평형 상태를 구별하기 위한 기준 저항의 값과 상기 자기 터널 접합 소자들의 적어도 하나에 인가되는 초기 쓰기 전압의 값에 기반하여 판별된 쓰기 전압을 저장하는 것, 상기 쓰기 전압의 값에 기반하여 코드 값을 생성하는 전압 생성기, 그리고 상기 코드 값에 기반하여 상기 제 1 영역에 데이터를 저장하기 위한 쓰기 드라이버를 포함할 수 있다.
본 개시의 실시 예에 따른 자기 터널 접합 소자를 포함하는 메모리 장치의 동작 방법은, 메모리 장치를 제 1 상태로 프로그램 하는 단계, 서로 다른 값들을 갖는 복수의 저항들을 이용하여, 상기 제 1 상태로 프로그램 된 상기 메모리 장치의 페일 비트들을 각 기준 저항 마다 카운팅 하는 단계, 상기 메모리 장치를 제 2 상태로 프로그램 하는 단계, 상기 복수의 저항들을 이용하여, 상기 제 2 상태로 프로그램 된 상기 메모리 장치의 페일 비트들을 상기 각 저항 마다 카운팅 하는 단계, 상기 제 1 상태와 관련된 상기 카운팅 결과들과 상기 제 2 상태와 관련된 상기 카운팅 결과들에 기반하여, 상기 복수의 저항들 중 기준 저항의 값을 선택하는 단계, 그리고 상기 선택된 기준 저항의 값과 상기 자기 터널 접합 소자들의 적어도 하나에 인가되는 초기 쓰기 전압의 값에 기반하여, 상기 메모리 장치에 대한 쓰기 전압의 값을 판별하는 단계를 포함할 수 있다.
본 개시의 실시 예에 따른 메모리 장치는, 제 1 영역 및 프로그램 전압의 값을 저장하는 제 2 영역을 포함하는 메모리 셀 어레이, 상기 제 1 영역의 메모리 셀들 중 선택된 메모리 셀과 연결되는 비트 라인을 선택하는 컬럼 디코더, 상기 선택된 메모리 셀에 연결되는 비트 라인을 구동하는 로우 디코더, 상기 프로그램 전압의 상기 값에 기반하여 코드 값을 생성하는 전압 생성기, 그리고 상기 코드 값에 기반하여 상기 선택된 메모리 셀에 데이터를 저장하기 위한 프로그램 전류를 구동하고, 상기 구동된 프로그램 전류를 상기 선택된 비트 라인을 통하여 상기 선택된 메모리 셀에 제공하는 쓰기 드라이버를 포함하되, 상기 제 2 영역은 제 1 상태로 프로그램 된 상기 제 1 영역에 대해 각 저항 값 마다 페일 비트들의 개수를 카운팅한 제 1 결과와 제 2 상태로 프로그램 된 상기 제 1 영역에 대해 상기 각 저항 값 마다 페일 비트들의 개수를 카운팅한 제 2 결과에 기반하여 판별된 기준 저항 값을 저장하고, 상기 제 2 영역은 상기 제 1 영역 또는 상기 제 2 영역에 인가되는 초기 프로그램 전압의 값 및 상기 기준 저항 값에 기반하여 판별된 상기 쓰기 전압의 값을 저장할 수 있다.
본 개시의 실시 예들에 의하면, 메모리 장치에 대한 최소한의 프로그램 횟수를 통하여 최적의 기준 저항의 값을 판별하고, 판별된 기준 저항의 값 및 자기 접합 소자에 실제로 인가되는 쓰기 전압의 값에 기반하여 최적의 쓰기 전압의 값을 판별할 수 있다.
따라서, 과도한 쓰기 전압에 의해 쓰기 동작이 수행되는 것이 방지되므로, 내구성 문제가 개선될 수 있다.
나아가, 부족한 쓰기 전압에 의해 쓰기 동작이 수행되는 것이 방지되므로, 쓰기 페일이 방지된다.
도 1은 본 개시의 실시 예에 따른 메모리 장치들이 집적된 기판을 도시한다.
도 2는 도 1의 메모리 장치의 예시적인 구성을 도시한다.
도 3은 도 2의 메모리 셀 어레이의 예시적인 구성을 도시하는 회로도이다.
도 4는 도 2의 메모리 셀 어레이의 예시적인 구성을 도시하는 회로도이다.
도 5 및 도 6은 도 3의 메모리 셀의 예시적인 구성을 도시한다.
도 7은 도 4의 메모리 셀과 관련된 예시적인 구성을 보여주는 개념도이다.
도 8은 MTJ 소자에 대한 쓰기 전압의 산포를 도시한다.
도 9는 도 5 또는 도 6의 메모리 셀의 프로그램 상태와 관련된 그래프를 예시적으로 도시한다.
도 9는 본 개시의 실시 예에 따라, 메모리 장치에 대한 최적의 기준 저항의 값을 판별하는 것을 개념적으로 도시한다.
도 10은 본 개시의 실시 예에 따라, 메모리 장치의 최적의 프로그램 전압의 값에 대응하는 최적의 기준 저항의 값을 판별하는 것을 개념적으로 도시한다.
도 11은 메모리 장치에 대한 테스트 동작 시 결정된, 기준 저항의 값과 이에 대응하는 쓰기 전압의 값의 관계를 개념적으로 도시한다.
도 12는 MTJ 소자의 쓰기 전압의 산포만을 고려하여 최적의 쓰기 전압의 값을 결정하는 것을 개념적으로 도시하는 그래프이다.
도 13은 MTJ 소자의 쓰기 전압의 산포와 메모리 장치의 크기를 함께 고려하여 최적의 쓰기 전압의 값을 결정하는 것을 개념적으로 도시하는 그래프이다.
도 14는 도 13의 실시 예에 따라 결정된 최적의 쓰기 전압의 값을 예시적으로 도시하는 테이블이다.
도 15는 본 개시의 실시 예에 따라 메모리 장치에 대한 테스트 동작을 수행하는 것을 개념적으로 도시한다.
도 16은 본 개시의 실시 예에 따라 메모리 장치에 대한 테스트 동작을 수행하는 것을 개념적으로 도시한다.
도 17은 본 개시의 실시 예에 따라 메모리 장치에 대한 테스트 동작을 수행하는 것을 개념적으로 도시한다.
도 18은 도 15의 드라이버의 예시적인 구성을 도시한다.
도 19 및 도 20은 도 18의 전압 생성기로부터 출력되는 코드 값에 기반하여 동작하는 드라이버의 예시적인 동작들을 도시한다.
도 21은 본 개시의 실시 예에 따른 메모리 장치의 테스트 방법을 보여주는흐름도이다.
도 22는 본 개시의 실시 예에 따른 테스트 시스템을 예시적으로 도시한다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 블록(block), ~기(~or, ~er) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈 (microelectromechanical system; MEMS), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 개시의 실시 예에 따른 메모리 장치들이 집적된 기판(1)을 도시한다. 기판(1)은 제 1 메모리 장치(C1)와 제 2 메모리 장치(C2)를 포함하는 복수의 메모리 장치들, 그리고 메모리 장치들 사이의 스크라이브 라인(scribe line) 영역(3)을 포함할 수 있다. 메모리 장치들은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각 메모리 장치는 스크라이브 라인 영역(3)에 의해 둘러싸일 수 있다. 즉, 제 1 방향(D1)으로 인접하는 메모리 장치들 사이와 제 2 방향(D2)으로 인접하는 메모리 장치들 사이에 스크라이브 라인 영역(3)이 배치될 수 있다.
실시 예에 있어서, 기판(1)은 반도체 웨이퍼와 같은 반도체 기판일 수 있다. 기판(1)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator; SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator; GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth; SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 예를 들어, 기판(1)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 기판(1)은 단결정의 결정 구조를 가질 수 있다.
실시 예에 있어서, 제 1 메모리 장치(C1)는 상대적으로 기판(1)의 외곽에 형성되는 메모리 장치를 나타낼 수 있으며, 제 2 메모리 장치(C2)는 상대적으로 기판(1)의 내부에 형성되는 메모리 장치를 나타낼 수 있다.
한편, 기판(1) 내에서 메모리 장치가 형성되는 위치에 따라, 메모리 장치의 프로그램 특성, 기준 저항 특성이 다를 수 있다. 예를 들어, 기판(1) 상에 형성되는 메모리 장치들이 MRAM 셀들을 포함하는 경우, MRAM 셀의 크기는 기판(1) 내에서의 메모리 장치의 위치에 따라 다를 수 있다.
예를 들어, 상대적으로 기판(1)의 바깥쪽에 위치하는 제 1 메모리 장치(C1)의 MRAM 셀의 크기는 제조 공정 상의 이유로 상대적으로 작을 수 있다. 반면, 상대적으로 기판(1)의 안쪽에 위치하는 제 2 메모리 장치(C2)의 MRAM 셀의 크기는 제조 공정 상의 이유로 상대적으로 클 수 있다. 본 개시의 실시 예에 의하면, 기판(1) 내에서의 메모리 장치의 상대적인 위치를 고려하여, 해당 칩에 대한 최적의 쓰기 전압의 값을 결정한다. 뿐만 아니라, 본 개시의 실시 예에 의하면, MRAM 셀에 실제로 인가되는 쓰기 전압의 값을 고려하여, 해당 칩에 대한 최적의 쓰기 전압의 값을 결정한다. 따라서, 메모리 장치에 대한 쓰기 페이로 방지될 수 있으며, 메모리 장치의 신뢰성이 향상될 수 있다. 이에 대해서는 상세하게 후술될 것이다.
도 2는 도 1의 메모리 장치(C1, C2)의 예시적인 구성을 도시한다. 실시 예에 있어서, 도 2 의 메모리 장치(100)는 도 1의 메모리 장치(C1, C2)의 구현 예일 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 컬럼 디코더(130), 쓰기 드라이버(140), 센싱 회로(150), 소스 라인 드라이버(160), 입출력 회로(170), 그리고 제어 로직 회로 및 전압 생성기(180)를 포함할 수 있다.
메모리 셀 어레이(110)는 각각이 데이터를 저장하도록 구성되는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 각 메모리 셀은 저장된 데이터의 값이 저항 값에 따라 판별되는 가변 저항 소자를 포함할 수 있다. 예를 들어, 각 메모리 셀은 MRAM (Magneto-resistive RAM), STT-MRAM (Spin Transfer Torque MRAM), PRAM (Phase-change RAM), ReRAM (Resistive RAM) 등을 포함할 수 있다. 다만, 이하 본 명세서에서, 메모리 각 메모리 셀은 MRAM을 포함하는 것으로 가정하고 설명하기로 한다.
메모리 셀 어레이(110)를 구성하는 메모리 셀들은 소스 라인들(SL), 비트 라인들(BL), 및 워드 라인들(WL)에 연결될 수 있다. 예를 들어, 행을 따라 배열되는 메모리 셀들은 각 워드 라인에 공통으로 연결될 수 있으며, 열을 따라 연결되는 메모리 셀들은 각 소스 라인과 각 비트 라인에 공통으로 연결될 수 있다.
로우 디코더(120)는 로우 어드레스(RA)와 로우 제어 신호(R_CTRL)에 기초하여 읽기 동작 또는 프로그램 동작이 수행되는 메모리 셀과 연결되는 워드 라인(WL)을 선택(또는 구동)할 수 있다. 로우 디코더(120)는 제어 로직 회로 및 전압 생성기(180)로부터 입력 받은 구동 전압을 선택된 워드 라인에 제공할 수 있다.
컬럼 디코더(130)는 컬럼 어드레스(CA)와 컬럼 제어 신호(C_CTRL)에 기초하여 읽기 동작 또는 프로그램 동작이 수행되는 메모리 셀과 연결되는 비트 라인(BL) 및/또는 소스 라인(SL)을 선택할 수 있다.
쓰기 드라이버(140)는 프로그램 동작 시 로우 디코더(120) 및 컬럼 디코더(130)에 의해 선택된 메모리 셀에 쓰기 데이터를 저장하기 위한 프로그램 전압 (또는 쓰기 전류)을 구동할 수 있다. 예를 들어, 메모리 장치(100)에 대한 프로그램 동작 시, 쓰기 드라이버(140)는 쓰기 입출력 라인(WIO)을 통하여 입출력 회로(170)로부터 입력된 쓰기 데이터에 기반하여 데이터 라인(DL)의 전압을 제어함으로써, 선택된 메모리 셀에 쓰기 데이터를 저장할 수 있다.
한편, 설명의 편의 및 도면의 간결함을 위해, 데이터 라인(DL)이 도시되었으나, 데이터 라인(DL)은 컬럼 디코더(130)에 의해 선택된 비트 라인(BL) 및 소스 라인(SL)에 대응하는 것으로 이해될 수 있다.
센싱 회로(150)는 읽기 동작 시 데이터 라인(DL)을 통하여 출력되는 신호를 감지하여, 메모리 셀에 저장된 데이터의 값을 판별할 수 있다. 센싱 회로(150)는 데이터 라인(DL)을 통하여 컬럼 디코더(130)와 연결될 수 있으며, 읽기 입출력 라인(RIO)을 통하여, 입출력 회로(170)에 연결될 수 있다. 센싱 회로(150)는 감지된 읽기 데이터를 읽기 입출력 라인(RIO)을 통하여 입출력 회로(170)로 출력할 수 있다.
소스 라인 드라이버(160)는 제어 로직 회로 및 전압 생성기(180)의 제어 하에 소스 라인(SL)을 특정 전압 레벨로 구동할 수 있다. 예를 들어, 소스 라인 드라이버(160)는 제어 로직 회로 및 전압 생성기(180)로부터 소스 라인(SL)을 구동하기 위한 전압을 제공받을 수 있다. 예를 들어, 메모리 셀이 높은 저항 값(예컨대, 반평형 상태)을 갖도록 프로그램 동작을 수행하고자 하는 경우, 또는 메모리 셀이 낮은 저항 값(예컨대, 평형 상태)을 갖도록 프로그램 동작을 수행하고자 하는 경우, 소스 라인 드라이버(160)로부터 소스 라인(SL)으로 인가되는 전압의 값들은 서로 다를 수 있다.
한편, 비록 도면에는 도시되지 않았지만, 메모리 장치(100)는 안티 퓨즈 어레이를 더 포함할 수 있다. 안티 퓨즈 어레이는 행과 열을 따라 배치되는 안티 퓨즈들을 포함할 수 있다. 예를 들어, 안티 퓨즈는 OTP(one time programmable) 메모리로써, 불휘발성일 수 있다. 안티 퓨즈 어레이에는 메모리 장치(100)와 관련된 정보가 프로그램 될 수 있다. 예를 들어, 안티 퓨즈 어레이에는 메모리 셀 어레이(110)의 페일 어드레스에 관한 정보, 메모리 장치(100)의 내부 전압(예컨대, 프로그램 전압, 읽기 전압)과 관련된 정보 등이 프로그램 될 수 있다. 특히, 안티 퓨즈 어레이에는 본 개시의 실시 예에 따라 메모리 장치의 테스트 단계에서 판별된 최적의 프로그램 전압의 값과 관련된 정보가 프로그램 될 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 예시적인 구성을 도시하는 회로도이다. 메모리 셀 어레이(110)는 행과 열 방향을 따라 배치되는 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 셀은 자기 터널 접합 소자(Magnetic Tunnel Junction; MTJ)와 셀 트랜지스터(CT)를 포함할 수 있다. 각 메모리 셀을 구성하는 MTJ 소자가 특정 저항 값을 갖도록 프로그램 됨으로써, 특정 저항 값에 대응하는 데이터가 각 메모리 셀에 저장될 수 있다. 예시적으로, 도 3에는, 복수의 메모리 셀들 중, 점선의 박스에 의해 지시되는 메모리 셀이 제 1 메모리 셀(MC1)로 표시되었다.
복수의 메모리 셀들은 워드 라인들(WL1~WLm), 비트 라인들(BL1~BLn), 및 소스 라인들(SL1~SLn)과 연결될 수 있다. MTJ 소자의 일단은 제 1 비트 라인(BL1)에 연결될 수 있고, MTJ 소자의 타단은 셀 트랜지스터(CT)의 일단에 연결될 수 있다. 셀 트랜지스터(CT)의 타단은 소스 라인(SL1)에 연결될 수 있고, 셀 트랜지스터(CT)의 게이트 전극은 제 1 워드 라인(WL1)에 연결될 수 있다.
도 4는 도 2의 메모리 셀 어레이(110)의 예시적인 구성을 도시하는 회로도이다. 메모리 셀 어레이(110)는 행과 열 방향을 따라 배치되는 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 셀은 자기 터널 접합 소자(MTJ)와 두 개의 셀 트랜지스터들을 포함할 수 있다. 예시적으로, 도 4에는, 복수의 메모리 셀들 중 점선의 박스에 의해 지시되는 제 1 메모리 셀(MC1)이, MTJ 소자, 제 1 셀 트랜지스터(CT1), 및 제 2 셀 트랜지스터(CT2)를 포함하는 것으로 도시되었다.
제 1 메모리 셀(MC1)은 두 개의 셀 트랜지스터들(CT1, CT2)이 하나의 MTJ 소자를 공유하는 구조를 가질 수 있다. MTJ 소자의 일단은 제 1 비트 라인(BL1)에 연결될 수 있으며, 타단은 셀 트랜지스터들(CT1, CT2)의 일단들에 연결될 수 있다. 셀 트랜지스터들(CT1, CT2)의 타단들은 제 1 소스 라인(SL1)에 연결될 수 있다. 제 1 셀 트랜지스터(CT1)의 게이트 전극은 제 1 워드 라인(WL1)에 연결될 수 있으며, 제 2 셀 트랜지스터(CT2)의 게이트 전극은 제 1 서브 워드 라인(WL1')에 연결될 수 있다. 셀 트랜지스터들(CT1, CT2)의 각각은 워드 라인 또는 서브 워드 라인을 통하여 제공되는 신호(또는 전압)에 의하여 스위칭-온 또는 스위칭-오프 될 수 있다.
도 5 및 도 6은 도 3의 메모리 셀의 예시적인 구성을 도시한다.
도 5와 도 6을 참조하면, MTJ 소자는 제 1 자성층(L1), 제 2 자성층(L2), 및 이들 사이의 배리어 층(Barrier Layer; BL)(또는, 터널링층(Tunneling Layer))을 포함할 수 있다. 배리어 층(BL)은 마그네슘(Mg) 산화막, 티타늄(Ti) 산화막, 알루미늄(Al) 산화막, 마그네슘-아연(Mg-Zn) 산화막, 또는 마그네슘-붕소(Mg-B) 산화막 중 적어도 하나 또는 그들의 조합을 포함할 수 있다. 제 1 자성층(L1)과 제 2 자성층(L2)의 각각은 적어도 하나의 자성층을 포함할 수 있다.
구체적으로, 제 1 자성층(L1)은 특정 방향으로 고정된 자화 방향을 갖는 기준층(예컨대, 피고정층(Pinned Layer; PL))을 포함할 수 있고, 제 2 자성층(L2)은 기준층의 자화 방향에 평행 또는 반평행하게 변경 가능한 자화 방향을 갖는 자유층(Free Layer; FL)을 포함할 수 있다. 다만, 도 5와 도 6은 제 1 자성층(L1)이 기준층(PL)을 포함하고 제 2 자성층(L2)이 자유층(FL)을 포함하는 경우를 예시적으로 개시하나, 본 개시는 이에 한정되지 않는다. 예를 들어, 도 5 및 도 6에 도시된 것과는 달리, 제 1 자성층(L1)이 자유층을 포함하고, 제 2 자성층(L2)이 고정층을 포함할 수도 있다.
실시 예에 있어서, 도 5에 도시된 것과 같이, 자화 방향들은 배리어 층(BL)과 제 1 자성층(L1)의 계면에 대체로 평행할 수 있다. 이 경우, 기준층 및 자유층의 각각은 강자성 물질을 포함할 수 있다. 예를 들어, 기준층은 강자성 물질의 자화 방향을 고정시키기 위한 반-강자성(anti-ferromagnetic) 물질을 더 포함할 수 있다.
실시 예에 있어서, 도 6에 도시된 것과 같이, 자화 방향들은 배리어 층(BL)과 제 1 자성층(L1)의 계면에 대체로 수직일 수 있다. 이 경우, 기준층 및 자유층의 각각은 수직 자성 물질(예를 들어, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나 또는 이들의 조합을 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 또는 이들의 조합을 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예를 들어, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나 또는 이들의 조합을 포함할 수 있다. 여기서 기준층은 자유층에 비하여 두껍거나, 기준층의 보자력이 자유층의 보자력보다 더 클 수 있다.
실시 예에 있어서, 상대적으로 높은 레벨의 전압이 비트 라인(BL1)으로 인가되고 상대적으로 낮은 레벨의 전압이 소스 라인(SL1)으로 인가되는 경우, 쓰기 전류(I1)가 흐를 수 있다. 이 경우, 제 2 자성층(L2)의 자화 방향이 제 1 자성층(L1)의 자화 방향과 동일해질 수 있고, MTJ 소자는 낮은 저항 값을 가질 수 있다(즉, 평형(parallel) 상태).
반면, 상대적으로 높은 레벨의 전압이 소스 라인(SL1)으로 인가되고 상대적으로 낮은 레벨의 전압이 비트 라인(BL1)으로 인가되는 경우, 전류(I2)가 흐를 수 있다. 이 경우, 제 2 자성층(L2)의 자화 방향은 제 1 자성층(L1)의 자화 방향과 반대로 될 수 있고, MTJ 소자는 높은 저항 값을 가질 수 있다(즉, 반-평형(anti-parallel) 상태).
실시 예에 있어서, MTJ 소자가 평형 상태에 있는 경우, 메모리 셀(MC)은 제 1 값(예컨대, 논리 '0')의 데이터를 저장하는 것으로 여겨질 수 있다. 반면, MTJ 소자가 반평형 상태에 있는 경우, 메모리 셀(MC)은 제 2 값(예컨대, 논리 '1')의 데이터를 저장하는 것으로 여겨질 수 있다.
한편, 도 5 및 도 6에는 하나의 셀 트랜지스터(CT) 만이 도시되었으나, 도 5 및 도 6에 도시된 구성들은 도 4의 메모리 셀에도 적용될 수 있다. 이 경우, MTJ 소자의 일단에는 셀 트랜지스터들(CT1, CT2)이 연결될 수 있다. 그리고, 셀 트랜지스터들(CT1, CT2) 중 턴-온 되는 셀 트랜지스터에 따라 전류의 경로에 변화가 있을 뿐이며, MTJ 소자의 기본적인 원리, 동작 등은 그대로 적용될 수 있다.
도 7은 도 4의 메모리 셀과 관련된 예시적인 구성을 보여주는 개념도이다.
셀 트랜지스터(CT)는 바디 기판(111), 게이트 전극(112), 및 접합들(113, 114)을 포함할 수 있다. 접합(113)은 바디 기판(111) 상에 형성될 수 있고, 소스 라인(SL1)에 연결될 수 있다. 접합(114)은 바디 기판(111) 상에 형성될 수 있고, MTJ 소자를 통해 비트 라인(BL1)에 연결될 수 있다. 게이트 전극(112)은 접합들(113, 114) 사이에서 바디 기판(111) 상에 형성될 수 있고, 워드 라인(WL1)에 연결될 수 있다. 한편, 도 7의 구성은 예시적인 것이며, 도 6을 통하여 설명된 실시 예와 같이 두 개의 셀 트랜지스터들이 하나의 MTJ 소자를 공유하는 경우, 도 4에 도시된 구성에서 변형된 구성이 더 채택될 수 있다.
도 8은 MTJ 소자에 대한 쓰기 전압의 산포를 도시한다. 예시적으로, 도 8의 전압 산포도는 제 1 모리 장치(도 1, C1)의 MTJ 소자들의 쓰기 전압 산포인 것으로 가정한다. 도 8을 참조하면, 쓰기 전압은 비트 라인(BL)과 소스 라인(SL) 사이에 인가되는 전압으로써, MTJ 소자를 특정 상태로 프로그램 하기 위한 전압일 수 있다. 일반적으로, 메모리 벤더(vendor)에 의해 의도된 쓰기 전압(즉, 타깃 전압)이 비트 라인(BL) 또는 소스 라인(SL)을 통해 출력되도록 (또는, MTJ 소자의 양단에 인가되도록) 메모리 장치가 제조될 수 있다.
그러나, 제조 공정, 소자의 특성 등과 같은 다양한 이유로 인하여, MTJ 소자에 인가되는 실제의 쓰기 전압의 값(즉, 초기 쓰기 전압의 값)은 타깃 쓰기 전압과 다를 수 있다. 예시적으로, 제 1 메모리 장치(C1)의 MTJ들에 실제로 인가되는 쓰기 전압의 경향성은 도 8에 도시된 그래프를 따를 수 있다. 예를 들어, 메모리 장치의 MTJ 소자들 중, 타깃 쓰기 전압과 비슷한 크기의 쓰기 전압이 양단에 인가되는 MTJ 소자들의 개수는 많을 수 있다. 그리고, 메모리 장치의 MTJ 소자들 중, 타깃 쓰기 전압과 큰 차이의 쓰기 전압(예컨대, VWR_max 또는 VWR_min 부근의 전압)이 양단에 인가되는 MTJ 소자들의 개수는 적을 수 있다.
따라서, 최적의 쓰기 전압의 값을 획득하기 위해, 메모리 장치(C1)의 테스트 시 메모리 장치(C1)의 적어도 하나의 MTJ 소자(즉, 테스트 MTJ 소자)에 대한 테스트를 통하여 최적의 쓰기 전압의 값이 획득될 수 있다. 예를 들어, 테스트 MTJ 소자에 실제로 인가되는 쓰기 전압의 값이 타깃 쓰기 전압의 값보다 큰 경우, 타깃 쓰기 전압의 값보다 작은 쓰기 전압이 인가되도록 메모리 장치(C1)가 제작될 수 있다. 반대로, 테스트 MTJ 소자에 실제로 인가되는 쓰기 전압의 값이 타깃 전압의 값보다 작은 경우, 타깃 쓰기 전압의 값보다 큰 쓰기 전압이 인가되도록 메모리 장치(C1)가 제작될 수 있다.
그러나, 본 개시의 메모리 장치는 단순히 MTJ에 소자에 실제로 인가되는 쓰기 전압의 값만을 고려하여 최적의 쓰기 전압의 값을 결정하지 않는다. 구체적으로, 본 개시의 메모리 장치는 MTJ 소자의 크기(또는 기준 저항의 값)를 함께 고려하여 메모리 장치(C1)의 최적의 쓰기 전압의 값을 결정한다. MTJ 소자의 크기(또는 기준 저항의 값)을 고려하여 쓰기 전압의 값을 결정하는 것은 도 9 내지 도 11을 통하여 설명하기로 한다.
도 9는 도 5 또는 도 6의 메모리 셀의 프로그램 상태와 관련된 그래프를 예시적으로 도시한다.
앞서 도 1을 통하여 간략히 언급한 것과 같이, 기판(1)내에서 메모리 장치가 형성되는 위치에 따라, 메모리 장치의 프로그램 특성이 달라질 수 있다. 예를 들어, 제 1 메모리 장치(C1)에 대응하는 저항 산포도는 제 2 메모리 장치(C1)에 대응하는 저항 산포도와 다를 수 있다. 다시 말해, 제 1 메모리 장치(C1)가 갖는 저항 값은 제 2 메모리 장치(C2)가 갖는 저항 값보다 대체로 클 수 있다. 그리고, 제 1 메모리 장치(C1)에 대한 읽기 동작을 수행하는데 필요한 쓰기 전압(또는 전류)의 값은 제 2 메모리 장치(C2)에 대한 쓰기 동작을 수행하는데 필요한 쓰기 전압(또는 전류)의 값보다 대체로 작을 수 있다. 이는 제 1 메모리 장치(C1)를 구성하는 MRAM 셀의 사이즈는 제 2 메모리 장치(C2)를 구성하는 MRAM 셀의 사이즈보다 대체로 작기 때문일 수 있다.
우선, 제 1 메모리 장치(C1)에 대응하는 그래프를 참조하면, 쓰기 동작 시, 평형 상태로 프로그램 된 메모리 셀들의 저항 산포(Rp1)와 반평형 상태로 프로그램 된 메모리 셀들의 저항 산포(Rap1)는 제 1 기준 저항(Rref1)에 대응하는 쓰기 전압에 의해 구별될 수 있다. 그리고, 제 2 메모리 장치(C2)에 대응하는 그래프를 참조하면, 쓰기 동작 시, 평형 상태로 프로그램 된 메모리 셀들의 저항 산포(Rp2)와 반평형 상태로 프로그램 된 메모리 셀들의 저항 산포(Rap2)는 제 2 기준 저항(Rref2)에 대응하는 쓰기 전압에 의해 구별될 수 있다.
다만, 제 1 기준 저항(Rref1)에 대응하는 쓰기 전압의 크기는 제 2 메모리 장치(C2)의 메모리 셀들을 프로그램하기에는 다소 부족할 수 있다. 왜냐하면, 메모리 셀의 사이즈가 비교적 큰 제 2 메모리 장치(C2)의 메모리 셀들을 프로그램하기 위해서는, 비교적 큰 쓰기 전압이 필요하기 때문이다. 즉, 제 1 기준 저항(Rref1)에 대응하는, 비교적 작은 값을 갖는 쓰기 전압을 이용하여 제 2 메모리 장치(C2)에 대한 쓰기 동작을 수행하는 경우, 쓰기 페일이 발생할 수 있다.
반대로, 제 2 기준 저항(Rref2)에 대응하는 최적의 쓰기 전압의 크기는 제 1 메모리 장치(C1)의 메모리 셀들을 프로그램하기에는 다소 클 수 있다. 왜냐하면, 메모리 셀의 사이즈가 비교적 작은 제 1 메모리 장치(C1)의 메모리 셀들을 프로그램하기 위해서는, 비교적 작은 쓰기 전압이 필요하기 때문이다. 즉, 제 2 기준 저항(Rref2)에 대응하는, 비교적 큰 값을 쓰기 전압을 이용하여 제 1 메모리 장치(C1)에 대한 쓰기 동작을 수행하는 경우, 메모리 셀의 내구성 문제(endurance)가 발생할 수 있다.
결과적으로, 하나의 웨이퍼(도 1의 1)로부터 생성되는 메모리 장치들(C1, C2)에 대해 일률적인 쓰기 전압을 이용하여 쓰기 동작을 수행한다면, 의도치 않은 문제가 발생할 수 있다.
도 10은 본 개시의 실시 예에 따라, 메모리 장치의 최적의 프로그램 전압의 값에 대응하는 최적의 기준 저항의 값을 판별하는 것을 개념적으로 도시한다.
도 10을 참조하면, 메모리 장치에 대한 테스트 동작 시, 메모리 장치에 대한 프리-프로그램 동작이 수행될 수 있다. 여기서의 프리-프로그램 동작은 데이터를 저장하기 위한 것이 아니며, 메모리 장치의 테스트 단계에서 평형 상태와 반평형 상태를 구별하기 위한 최적의 기준 저항의 값을 찾기 위한 프로그램 동작을 의미할 수 있다 예를 들어, 프리-프로그램 동작 시 메모리 장치에 인가되는 프로그램 전압은, 제품 출하 후, 일반적인 프로그램 동작 시 이용되는 프로그램 전압의 레벨보다 높을 수 있다. 이는 프로그램 페일을 방지하여 정확한 테스트를 수행하기 위한 것과 관련될 수 있다.
우선, 테스트 장치(예를 들어, automatic test equipment; ATE)를 이용하여, 메모리 장치의 메모리 셀들이 평형 상태로 프로그램 될 수 있다. 평형 상태로 프로그램 된 메모리 셀들의 저항 값들의 산포는 Rp와 같을 수 있다. 이후, 테스트 장치를 이용하여, 메모리 장치에 대한 페일 비트(fail bit)들의 개수를 카운팅할 수 있다. 예를 들어, 상대적으로 작은 값의 기준 저항(예컨대, 제 1 기준 저항(Rref1))에 대응하는 쓰기 전압을 이용하여 쓰기 동작을 수행한 경우의 페일 비트의 개수는 매우 작을 수 있다. 그리고, 기준 저항의 값이 커질수록(또는, 쓰기 전압의 값이 작아질수록), 메모리 장치에 대한 페일 비트들의 개수는 증가할 수 있다. 카운팅 된 페일 비트들의 개수의 경향성은 G1에 의해 지시되는 그래프로 도시되었다.
그리고, 테스트 장치를 이용하여, 메모리 장치의 메모리 셀들이 반평형 상태로 프로그램 될 수 있다. 반평형 상태로 프로그램 된 메모리 셀들의 저항 값들의 산포는 Rap와 같을 수 있다. 이후, 테스트 장치를 이용하여 메모리 장치에 대한 페일 비트들의 개수를 카운팅할 수 있다. 예를 들어, 상대적으로 작은 값의 기준 저항(예컨대, 제 1 기준 저항(Rref1)에 대응하는 쓰기 전압을 이용하여 쓰기 동작을 수행한 경우의 페일 비트들의 개수는 매우 클 수 있다. 그러나, 기준 저항의 값이 커질수록(또는, 쓰기 전압 값이 작아질수록), 메모리 장치에 대한 페일 비트들의 개수는 감소할 수 있다. 카운팅 된 페일 비트들의 개수의 경향성은 G2에 의해 지시되는 그래프로 도시되었다.
이후, 테스트 장치는 카운팅 된 페일 비트들의 개수를 이용하여, 최적의 기준 저항 값을 판별할 수 있다. 예를 들어, 테스트 장치는 평형 상태에서 측정된 페일 비트들의 개수를 나타내는 그래프(G1)와 반평형 상태에서 측정된 페일 비트들의 개수를 나타내는 그래프(G2)를 합성할 수 있다. 합성 결과, G3에 의해 지시되는 그래프가 도출될 수 있다. G3에 의해 지시되는 그래프에서 가장 적은 페일 비트의 개수에 대응하는 저항 값(즉, Rref2)이, 메모리 장치의 최적의 기준 저항 값일 수 있다.
이후, 테스트 장치는 최적의 기준 저항 값(즉, Rref2)에 기반하여, 메모리 장치에 대한 최적의 쓰기 전압의 값을 결정할 수 있다. 쓰기 전압의 값은 미리 측정된 MRAM 셀의 크기, MRAM 셀의 크기에 따른 기준 저항 값, 기준 저항 값에 따른 프로그램 전압의 값의 경향성으로부터 도출될 수 있다.
실시 예에 있어서, 최적의 기준 저항 값이 상대적으로 작은 경우(예컨대, Rref1), 이는 메모리 장치를 구성하는 MRAM 셀의 크기가 상대적으로 큰 것을 의미할 수 있으며, 이는 상대적으로 큰 값의 쓰기 전압이 요구되는 것을 의미할 수 있다. 반대로, 최적의 기준 저항 값이 상대적으로 큰 경우(예컨대, Rref3), 이는 메모리 장치를 구성하는 MRAM 셀의 크기가 상대적으로 작은 것을 의미할 수 있으며, 이는 상대적으로 작은 값의 쓰기 전압이 요구되는 것을 의미할 수 있다.
이를 제 1 메모리 장치(도 1, C1)와 제 2 메모리 장치(도 1, C2)에 적용시키면, 제 1 메모리 장치(C1)의 최적의 기준 저항의 값은 상대적으로 크며(예컨대, Rref3), 이로부터, 제 1 메모리 장치(C1)에 대한 읽기 동작 시 상대적으로 작은 값의 쓰기 전압이 요구됨이 도출될 수 있다. 유사하게, 제 2 메모리 장치(C2)의 최적의 기준 저항 값은 상대적으로 작으며(예컨대, Rref1), 이로부터 제 2 메모리 장치(C2)에 대한 쓰기 동작 시 상대적으로 큰 값의 쓰기 전압이 요구됨이 도출될 수 있다.
도 11은 메모리 장치에 대한 테스트 동작 시 결정된, 기준 저항의 값과 이에 대응하는 쓰기 전압의 값의 관계를 개념적으로 도시한다.
실시 예에 있어서, 메모리 장치의 기준 저항의 값과 이에 대응하는 쓰기 전압(또는 전류)의 값은 반비례할 수 있다. 그러나, 메모리 장치의 기준 저항 값과 이에 대응하는 최적의 쓰기 전압의 값이 정확히 반비례하지는 않을 수 있으며, 기준 저항의 값이 커질수록 이에 대응하는 쓰기 전압의 값은 작아지는 것으로 이해되어야 할 것이다.
도 11의 그래프에서, 상대적으로 큰 값의 제 1 기준 저항(Rref1)은 도 1의 기판(1) 상에 상대적으로 바깥쪽에 형성되는 제 1 메모리 장치(C1)에 대응할 수 있으며, 이에 대응하는 쓰기 전압의 값은 상대적으로 작은 V1임이 개념적으로 도시되었다. 이는 제 1 메모리 장치(C1)의 MRAM 셀의 크기는 상대적으로 작기 때문에, 상대적으로 작은 값의 쓰기 전압이 요구되기 때문이다.
반면, 도 11의 그래프에서, 상대적으로 작은 값의 제 2 기준 저항(Rref2)은 도 1의 기판(1) 상에 상대적으로 안쪽에 형성되는 제 2 메모리 장치(C2)에 대응할 수 있으며, 이에 대응하는 쓰기 전압의 값은 상대적으로 큰 V2임이 개념적으로 도시되었다. 이는 제 2 메모리 장치(C2)의 MRAM 셀의 크기는 상대적으로 크기 때문에, 상대적으로 큰 값의 쓰기 전압이 요구되기 때문이다.
예시적으로, 기준 저항의 값과 쓰기 전압(또는 전류)의 값은 각각 4비트로 구성될 수 있으나, 이에 한정되지 않는다. 기준 저항의 값이 4비트로 구성되는 경우, 도 9를 통하여 설명된 것과 같은 페일 비트를 카운팅 하는 동작은, 평형 상태에 대한 페일 비트 카운팅 동작과 반평형 상태에 대한 페일 비트 카운팅 동작의 각각에 대해 16회 또는 그 미만 실시 될 수 있다. 예를 들어, 쓰기 전압(또는 전류)은 논리 '1111'에 대응하는 제 1 값과 논리 '0000'에 대응하는 제 2 값 사이에서 가변할 수 있다.
메모리 장치의 기준 저항의 값(예컨대, 논리 '1001')과 이에 대응하는 쓰기 전압의 값(예컨대, 논리 '0110')의 관계를 나타내는 테이블은, 메모리 장치에 대한 테스트 동작 시, 도 8을 통하여 설명된 쓰기 전압의 산포와 함께 최적의 쓰기 전압의 값을 결정하는데 이용될 수 있다.
도 12는 MTJ 소자의 쓰기 전압의 산포만을 고려하여 최적의 쓰기 전압의 값을 결정하는 것을 개념적으로 도시하는 그래프이다. 도 13은 MTJ 소자의 쓰기 전압의 산포와 메모리 장치의 크기를 함께 고려하여 최적의 쓰기 전압의 값을 결정하는 것을 개념적으로 도시하는 그래프이다. 도 14는 도 13의 실시 예에 따라 결정된 최적의 쓰기 전압의 값을 예시적으로 도시하는 테이블이다.
우선 도 12를 참조하면, 'a'에 의해 지시되는 그래프는 초기 쓰기 전압 산포이며, 'b'에 의해 지시되는 그래프는 보정된 쓰기 전압 산포이다. 예를 들어, MTJ 소자에 실제로 인가되는 쓰기 전압이 상대적으로 큰 경우(예컨대, MWR_max), 타깃 쓰기 전압보다 작은 값의 쓰기 전압이 MTJ 소자에 실제로 인가되도록 메모리 장치가 제조될 수 있다. 유사하게, MTJ 소자에 실제로 인가되는 쓰기 전압이 상대적으로 작은 경우(예컨대, MWR_min), 타깃 쓰기 전압보다 큰 값의 쓰기 전압이 MTJ 소자에 인가되도록 메모리 장치가 제조될 수 있다. 결론적으로, 전술된 조정 과정을 거쳐, 'a'에 의해 지시되는 쓰기 전압 산포는 'b'에 의해 지시되는 쓰기 전압 산포로 이동될 수 있다.
그러나, 단순히 MTJ 소자에 실제로 인가되는 쓰기 전압의 값만을 고려하여 최적의 쓰기 전압의 값을 결정하는 경우, 의도치 않은 쓰기 페일(write failure) 또는 내구성(endurance) 문제가 발생할 수 있다. 예컨대, MTJ 소자의 크기를 고려하지 않고, MTJ 소자에 큰 쓰기 전압을 인가한다면, 상대적으로 작은 크기의 MTJ 소자의 내구성 문제가 발생할 수 있다. 반면, MTJ 소자의 크기를 고려하지 않고, MTJ 소자에 작은 쓰기 전압을 인가한다면, 상대적으로 큰 크기의 MTJ 소자의 쓰기 페일 문제가 발생할 수 있다.
도 13 및 도 14를 참조하면, ①~⑤로 마킹된, 다섯 개의 MTJ 소자들에 실제로 인가되는 쓰기 전압들이 도시되었다. 우선 ⑤로 마킹된 MTJ 소자의 경우, 타깃 쓰기 전압과 실제 쓰기 전압이 일치하기 때문에, 쓰기 전압을 조절할 필요는 없을 수 있다. 즉, 쓰기 동작 시, MTJ 소자에 쓰기 전압(V3)이 인가될 수 있다.
MTJ 소자(①)의 경우, MTJ 소자의 크기가 작다면(즉, 기준 저항의 값이 크다면), MTJ 소자에 인가되는 과도한 크기의 전압(V1)으로 인하여 MTJ 소자의 내구성 문제가 발생할 수 있다. 따라서, MTJ 소자에는 작은 값의 쓰기 전압(예컨대, V5)이 인가될 필요가 있다(Trim1). 따라서, MTJ 소자(①)에 대한 쓰기 동작 시, 상대적으로 작은 값의 쓰기 전압(V1)을 이용하여 쓰기 동작을 수행하도록, 메모리 장치가 제조될 수 있다.
MTJ 소자(②)의 경우, MTJ 소자의 크기가 크다면(즉, 기준 저항의 값이 작다면), MTJ 소자에 인가되는 작은 크기의 전압(즉, V1)으로 인하여 MTJ 소자의 쓰기 페일 문제가 발생할 수 있다. 따라서, MTJ 소자에는 큰 값의 쓰기 전압(예컨대, V5)이 인가될 필요가 있다(Trim2). 따라서, MTJ 소자(②)에 대한 쓰기 동작 시, 상대적으로 큰 값의 쓰기 전압(V5)을 이용하여 쓰기 동작을 수행하도록, 메모리 장치가 제조될 수 있다.
MTJ 소자(③)의 경우, 초기 쓰기 전압의 값은 비교적 클 수 있으며(예컨대, V4), MTJ 소자의 크기는 비교적 클 수 있다. 즉, MTJ 소자는 작은 기준 저항의 값을 가질 수 있다(Low). 만일 초기 쓰기 전압의 값을 고려하여 최적의 쓰기 전압의 값을 결정한다면, 최적의 쓰기 전압의 값은 비교적 큰 값이어야 한다(예컨대, V4). 그리고, 만일 기준 저항의 값(Low)을 고려하여 최적의 쓰기 전압의 값을 결정한다면, 최적의 쓰기 전압의 값은 비교적 큰 값이어야 한다(예컨대, V4). 따라서, 본 개시에 따라, 초기 쓰기 전압과 기준 저항의 값을 동시에 고려하면, MTJ 소자(③)에 대한 최적의 쓰기 전압의 값은 비교적 큰 값의 전압(V4)으로 결정될 수 있다.
MTJ 소자(④)의 경우, 초기 쓰기 전압의 값은 비교적 작을 수 있으며(예컨대, V2), MTJ 소자의 크기는 비교적 작 수 있다. 즉, MTJ 소자는 큰 기준 저항의 값을 가질 수 있다(High). 만일 초기 쓰기 전압의 값을 고려하여 최적의 쓰기 전압의 값을 결정한다면, 최적의 쓰기 전압의 값은 비교적 작은 값이어야 한다(예컨대, V2). 그리고, 만일 기준 저항의 값(High)을 고려하여 최적의 쓰기 전압의 값을 결정한다면, 최적의 쓰기 전압의 값은 비교적 작은 값이어야 한다(예컨대, V2). 따라서, 본 개시에 따라, 초기 쓰기 전압과 기준 저항의 값을 동시에 고려하면, MTJ 소자(④)에 대한 최적의 쓰기 전압의 값은 비교적 큰 값의 전압(V2)으로 결정될 수 있다.
상술된 바와 같이, 본 개시에 의하면, 단순히 MTJ 소자에 실제로 인가되는 쓰기 전압의 크기만을 고려하거나, MTJ 소자의 크기(즉, 기준 저항의 값)만을 고려하여 최적의 쓰기 전압의 값이 결정되지 않는다. 즉, 본 개시에 의하면, 14를 통하여 예시적으로 설명된 테이블에 따라, MTJ 소자에 대한 최적의 쓰기 전압의 값이 결정될 수 있다. 실시 예에 있어서, 최적의 쓰기 전압의 값은 각 MTJ 소자마다 결정될 수 있다. 또는 최적의 쓰기 전압의 값은 메모리 장치의 특정 영역 단위, 블록 단위, 또는 메모리 장치 단위로 결정될 수 있다. 이 경우, 메모리 장치에 대한 테스트 동작 시, 메모리 장치의 MTJ 소자들의 적어도 일부에 대하여, 본 개시의 테스트 동작이 실행됨으로써, 최적의 쓰기 전압의 값이 결정될 수 있다.
실시 예에 있어서, 도 14에 도시된 테이블은 메모리 장치에 저장될 수 있으며, 특정 MTJ 소자, 특정 영역, 또는 메모리 장치에 대한 쓰기 동작 시, 저장된 최적의 쓰기 전압의 값이 이용될 수 있다. 예를 들어, 최적의 기준 저항 값, 이에 대응하는 쓰기 전압의 값, 및/또는 테이블은 메모리 장치의 안티 퓨즈 어레이 등에 저장될 수 있으나, 이에 한정되지 않는다.
이러한 실시 예에 의하면, MTJ 소자에 실제로 인가되는 쓰기 전압의 값과 MTJ 소자의 크기(또는, 기준 저항의 값)을 이용하여, 최적의 쓰기 전압의 값이 결정된다. 따라서, 부족한 쓰기 전압의 인가에 따른 쓰기 페일을 방지함으로써 메모리 장치의 신뢰성이 향상될 수 있으며, 과도한 쓰기 전압의 인가에 따른 내구도 문제가 개선될 수 있다.
도 15는 본 개시의 실시 예에 따라 메모리 장치에 대한 테스트 동작을 수행하는 것을 개념적으로 도시한다. 구체적으로, 도 15는 반도체 장치에 대한 테스트 단계에서 수행되는 메모리 장치에 대한 프리-프로그램과 관련될 수 있다.
메모리 셀 어레이(110)는 각각이 MTJ 소자와 셀 트랜지스터를 포함하는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)와 함께, 쓰기 드라이버(140), 소스 라인 드라이버(160), 및 전압 생성기(182)가 도시되었다. 예를 들어, 전압 생성기(182)는 도 2의 제어 로직 회로 및 전압 생성기(180)의 구성일 수 있다. 그리고, 설명의 용이함과 도시의 간략화를 위해 제 1 비트 라인(BL1)과 제 1 소스 라인(SL1)에 연결된 n개의 메모리 셀들만이 도시되었다.
우선, 전압 생성기(182)는 메모리 셀 어레이(110)에 대한 프리-프로그램을 수행하기 위한 전압의 값을 생성하도록 구성될 수 있다. 여기서 일컫는 프리-프로그램을 수행하기 위한 전압이란 메모리 셀들에 대한 프로그램 페일이 발생하지 않을 정도의 충분한 레벨의 전압을 의미할 수 있다. 예를 들어, 프리-프로그램을 수행하기 위한 전압의 값은, 일반적으로 사용자 단계에서 수행되는 프로그램 전압의 값보다 클 수 있으나, 이에 한정되지 않는다. 예를 들어, 프리-프로그램을 수행하기 위한 전압의 값은, 쓰기 드라이버(140)를 구성하는 각 요소들(예컨대, 각 트랜지스터들)을 스위칭하기 위한 코드 값(CV)으로 구현될 수 있다.
쓰기 드라이버(140)는 코드 값(CV)에 기반하여 메모리 셀들에 대한 프리-프로그램 동작을 수행할 수 있다. 프리-프로그램 동작은, 메모리 셀들이 평형 상태를 갖도록 프로그램 하는 것과 반평형 상태를 갖도록 프로그램 하는 것을 포함할 수 있다. 예를 들어, 쓰기 드라이버(140)는 코드 값(CV)에 대응하는 쓰기 전류(I)를 출력할 수 있다. 예를 들어, 쓰기 드라이버(140)는 메모리 셀에 대한 프리-프로그램 동작을 수행하기 위해 쓰기 전류(I)를 생성하도록 구성되는 드라이버 회로를 포함할 수 있다.
도 16은 본 개시의 실시 예에 따라 메모리 장치에 대한 테스트 동작을 수행하는 것을 개념적으로 도시한다. 구체적으로, 도 16의 실시 예는 반도체 장치에 대한 테스트 단계에서 수행되는 최적의 기준 저항 값을 판별하는 것과 관련될 수 있다. 즉, 도 16은 통하여 설명되는 테스트 동작은 도 15를 통하여 설명된 테스트 동작 이후에 수행될 수 있으며, 설명의 간략화를 위해, 도 16의 메모리 셀들은 평형 상태로 프로그램 된 것으로 가정한다.
메모리 셀 어레이(110)는 복수의 비트 라인들과 복수의 소스 라인들에 연결된 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 셀은 MTJ 소자와 셀 트랜지스터를 포함할 수 있다. 다만, 도시의 간략화를 위해, 제 1 비트 라인(BL1)과 제 1 소스 라인(SL1)에 연결된 메모리 셀들만이 도시되었다. 제 1 비트 라인(BL1)은 제 1 노드(N1)에 연결될 수 있으며, 제 1 소스 라인(SL1)은 소스 라인 드라이버(160)에 연결될 수 있다.
기준 저항(Rref)은 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 읽어내는데 필요한 기준 전압(Vref)과 관련될 수 있다. 예를 들어, 기준 저항(Rref)은 메모리 장치(100)를 제조하는 공정에서 트랜지스터(예컨대, 셀 트랜지스터(CT))의 게이트 전극을 생성하는데 필요한 게이트 폴리(Gate Poly) 실리콘으로 구현될 수 있다. 이 경우, 구현된 게이트 폴리 실리콘의 길이 등을 조절함으로써 기준 저항(Rref)의 값을 용이하게 가변시킬 수 있으며, 그 결과, 도 9 및 도 도 10을 통하여 설명한 것과 같이, 가변하는, 기준 저항(Rref)의 값에 따른 페일 비트를 카운팅 할 수 있다.
센싱 회로(150)는 제 1 비트 라인(BL1)에 연결된 메모리 셀에 저장된 데이터를 읽어내도록 구성될 수 있다. 예를 들어, 센싱 회로(150)는 제 1 읽기 전류(IRD1) 및 제 2 읽기 전류(IRD2)를 생성하는 전류원들과, 센스 앰프(152)를 포함할 수 있다.
제 1 읽기 전류(IRD1)는 제 1 비트 라인(BL1)의 선택된 메모리 셀에서의 전압 강하를 감지하는데 이용될 수 있다. 예를 들어, 제 1 읽기 전류(IRD1)는 제 1 비트 라인(BL1)에 연결된 선택된 워드 라인(예컨대, WL2라고 가정하자)으로 입력될 수 있다. 그 결과, 제 2 워드 라인(WL2)에 연결된 MTJ 소자에서 전압 강하가 일어난다.
제 2 읽기 전류(IRD2)는 기준 비트 라인(Rref BL)을 통하여 제 2 노드(N2)에 연결된 기준 저항(Rref)에서의 전압 강하를 판별하는데 이용될 수 있다. 예를 들어, 제 2 읽기 전류(IRD2)가 기준 저항(Rref)을 통하여 흐름으로써. 기준 저항(Rref)에서 전압 강하가 일어날 수 있다. 다만, 도 12애는 기준 저항(Rref)을 통하는 전류를 나타내기 위해 기준 전류(Iref)가 도시되었으나, 이는 제 2 읽기 전류(IRD2)와 실질적으로 동일한 전류인 것으로 여겨질 수 있다.
센스 앰프(152)는 제 1 노드(N1)와 제 2 노드(N2)의 전압 차이를 감지하고 그 차이를 증폭할 수 있다. 예를 들어, 제 1 노드(N1)의 전압 레벨은 제 2 노드(N2)의 전압 레벨과 다를 수 있다. 증폭된 전압 차이는 출력 전압(Vout)으로써 출력될 수 있으며, 메모리 셀로부터 읽혀진 데이터를 판별하는데 이용될 수 있다.
실시 예에 있어서, 메모리 장치(100)의 테스트 단계에서, 가변하는 매 기준 저항(Rref)의 값에 따라, 메모리 셀 어레이(110)의 메모리 셀들의 페일 비트들의 개수가 카운팅 될 수 있다. 예를 들어, 메모리 셀 어레이(110)의 메모리 셀들이 평형 상태를 갖도록 프로그램 된 경우, 기준 저항(Rref)의 값에 따른 페일 비트들의 개수는 도 9의 그래프(G1)와 같은 경향성을 가질 것이며, 메모리 셀들이 반평형 상태를 갖도록 프로그램 된 경우, 기준 저항(Rref)의 값에 따른 페일 비트들의 개수는 도 10의 그래프(G2)와 같은 경향성을 가질 것이다. 테스트 장치는 도 10의 그래프들(G1, G2)에 기반하여 그래프(G3)를 도출할 수 있으며, 가장 적은 수의 페일 비트들에 대응하는 최적의 기준 저항의 값과, 이에 대응하는 최적의 쓰기 전압의 값을 판별할 수 있다.
도 17은 본 개시의 실시 예에 따라 메모리 장치에 대한 테스트 동작을 수행하는 것을 개념적으로 도시한다. 구체적으로, 도 17의 실시 예는 반도체 장치에 대한 테스트 단계에서 수행되는 최적의 기준 저항 값을 판별하는 것과 관련될 수 있다. 그리고, 도 17의 실시 예는 도 16의 실시 예와 대체로 유사할 수 있다.
메모리 셀 어레이는 제 1 영역(110a)과 제 2 영역(110b)을 포함할 수 있다. 메모리 셀 어레이는 각각이 MTJ 소자와 셀 트랜지스터를 포함하는 복수의 메모리 셀들을 포함할 수 있다.
제 1 영역(110a)은 데이터가 저장되는 영역으로써, 복수의 비트 라인들과 복수의 소스 라인들에 연결된 복수의 메모리 셀들을 포함할 수 있다. 다만, 도시의 간략화를 위해, 제 1 영역(110a)의 메모리 셀들은 제 1 비트 라인(BL1)과 제 1 소스 라인(SL1)에 연결된 것으로 도시되었다.
제 2 영역(110b)은 제 1 영역(110a)의 메모리 셀에 저장된 데이터를 읽어내는데 필요한 기준 전압(Vref)을 생성하는데 필요한 구성들을 포함할 수 있다. 예를 들어, 제 2 영역(110b)은 기준 비트 라인(Ref BL)과 기준 소스 라인(Ref SL)에 연결된 복수의 메모리 셀들, 및 저항(R)을 포함할 수 있다.
실시 예에 있어서, 제 1 영역(110a)의 메모리 셀들과 제 2 영역(110b)의 메모리 셀들은 실질적으로 동일할 수 있다. 그리고, 기준 비트 라인(Ref BL)의 구조는 제 1 비트 라인(BL1)의 구조와 실질적으로 동일할 수 있으며, 기준 소스 라인(Ref SL)의 구조는 제 1 소스 라인(SL1)의 구조와 실질적으로 동일할 수 있다. 즉, 제 1 영역(110a)과 제 2 영역(110b)은 서로 동일한 제조 공정에 의해 제공될 수 있다. 다만, 실시 예에 따라서, 저항(R)은 제공되거나 제공되지 않을 수 있다.
센싱 회로(150)는 제 1 비트 라인(BL1)에 연결된 메모리 셀에 저장된 데이터를 읽어내도록 구성될 수 있다. 센싱 회로(150)는 제 1 읽기 전류(IRD1) 및 제 2 읽기 전류(IRD2)를 생성하는 전류원들과, 센스 앰프(152)를 포함할 수 있다. 센싱 회로(150)가 제 1 읽기 전류(IRD1)를 이용하여 제 1 비트 라인(BL1)의 선택된 메모리 셀에서의 전압 강하를 판별할 수 있다.
나아가, 센싱 회로(150)는 제 2 읽기 전류(IRD2)를 이용하여 기준 비트 라인(Ref BL)에 연결된 메모리 셀에서의 전압 강하를 판별할 수 있다. 예를 들어, 제 2 읽기 전류(IRD2)는, 기준 비트 라인(Ref BL)을 통하여, 셀 트랜지스터(CT)의 턴-온에 의해 선택된 메모리 셀로 입력될 수 있다. 따라서, 제 2 영역(110b)에서의 전압 강하는 기준 저항(Rref)에 의한 전압 강하로 여겨질 수 있다.
이러한 실시 예에 의하면, 도 16의 실시 예와 같이 기준 저항(Rref)을 교체해가면서 매 기준 저항마다 제 1 영역(110a)에 대한 페일 비트 카운팅을 수행할 필요가 없다. 대신에, 제 2 영역(110b)을 구성하는 각 셀 트랜지스터(CT)를 적절히 턴-온 시키거나 턴-오프 시킴으로써 기준 저항(Rref)의 값을 가변시키면서, 제 1 영역(110a)에 대한 페일 비트를 카운팅할 수 있다.
나아가, 비록 도면에는 하나의 기준 비트 라인(Rref BL)만이 제 2 노드(N2)에 연결된 것으로 도시되었으나, 더 많은 기준 비트 라인들이 제 2 노드(N2)에 연결될 수 있다. 예를 들어, 도 17에 도시된 제 2 영역(110b)과 동일한 구조를 갖는 메모리 셀들이 연결된 기준 비트 라인이 제 2 노드(N2)에 더 연결될 수 있다.
이상 도 16 및 도 17을 통하여 설명된 실시 예들에서 판별된 최적의 기준 저항의 값은 최적의 쓰기 전압의 값을 판별하는데 이용될 수 있다. 예를 들어, 최적의 기준 저항의 값과 초기 쓰기 전압의 값에 기반하여 판별된 최적의 쓰기 전압의 값은 메모리 장치(100)의 특정 영역(예컨대, 안티 퓨즈 어레이 등)에 저장될 수 있다.
도 18은 도 15의 드라이버의 예시적인 구성을 도시한다. 구체적으로, 도 18의 실시 예는, 반도체 장치에 대한 테스트 단계에서 판별된 최적의 쓰기 전압의 값에 따라 프로그램 동작을 수행하는 것과 관련될 수 있다.
드라이버(140)는 트랜지스터들(PU1~PUp, PD1~PDp)을 포함할 수 있다. 트랜지스터들(PU1~PUp)은 제 1 비트 라인(BL1)과 제 1 전원 전압(VDD) 사이에 연결될 수 있다. 트랜지스터들(PD1~PDp)은 제 1 비트 라인(BL1)과 제 2 전원 전압(VSS) 사이에 연결될 수 있다. 예를 들어, 제 1 전원 전압(VDD)의 레벨은 제 2 전원 전압(VSS)의 레벨보다 높을 수 있고, 제 1 소스 라인(SL1)의 전압의 레벨은 제 1 전원 전압(VDD)의 레벨과 제 2 전원 전압(VSS)의 레벨 사이일 수 있다. 예를 들어, 전원 전압들(VDD, VSS)은 전압 생성기(182)로부터 제공되거나 또는 별개의 전압 생성기로부터 제공될 수 있다.
드라이버는(200)는 컬럼 디코더(도 2, 130)에 의해 선택된 제 1 비트 라인(BL1)을 통하여 메모리 셀(MC)에 연결될 수 있다. 실시 예에 있어서, 드라이버(140)와 실질적으로 동일하게 구성되는 추가의 드라이버들이 제 1 비트 라인(BL1)과는 다른 비트 라인에 연결된 메모리 셀들에 대해 각각 제공될 수 있다. 다만, 도시의 간략화을 위해, 추가의 드라이버 회로들과 관련되는 설명들은 생략될 것이다.
전압 생성기(182)는 드라이버(140)를 제어하기 위한 코드 값(CV)을 생성할 수 있다. 코드 값(CV)은 미리 정해진 프로그램 전압의 값에 관한 맵핑 테이블에 기반할 수 있다. 코드 값(CV)은 제 1 코드 값(CVU) 및 제 2 코드 값(CVD)을 포함할 수 있다. 제 1 코드 값(CVU) 및 제 2 코드 값(CVD)은 단일의 코드 값(CV)으로 구성되거나 별개로 제공될 수 있다. 다만, 예시적으로, 도 18에 도시된 제 1 코드 값(CVU) 및 제 2 코드 값(CVD)이 별개의 코드 값들로서 제공되는 것으로 도시되었다.
트랜지스터들(PU1~PUp)의 각각은 제 1 코드 값(CVU)에 기초하여 턴-온 되거나 턴-오프 될 수 있다. 예를 들어, 트랜지스터들(PU1~PUp)의 각각이 P형 MOSFET(P-channel Metal Oxide Semiconductor Field Effect Transistor)인 경우, 트랜지스터들(PU1~PUp)의 각각은 논리 "0"의 비트에 응답하여 턴-온 될 수 있고 논리 "1"의 비트에 응답하여 턴-오프 될 수 있다.
트랜지스터들(PD1~PDp) 각각은 코드 값(CVD)에 기초하여 턴-온 또는 턴-오프 될 수 있다. 예를 들어, 트랜지스터들(PD1~PDp)의 각각이 N형 MOSFET(N-channel MOSFET)인 경우, 트랜지스터들(PD1~PDp)의 각각은 논리 "1"의 비트에 응답하여 턴-온 될 수 있고 논리 "0"의 비트에 응답하여 턴-오프 될 수 있다. 다만, 도 14의 드라이버(200)의 구성은 예시적인 구성일 뿐이고, 도 18에 도시된 것과 달리 변경 또는 수정될 수 있다.
턴-온 된 트랜지스터들은 쓰기 전류(I1, I2)를 위한 경로를 제공할 수 있다. 따라서, 트랜지스터들(PU1~PUp) 및 트랜지스터들(PD1~PDp)은 제 1 코드 값(CVU) 및 제 2 코드 값(CVD)에 기초하여 쓰기 전류(I1, I2)를 구동할 수 있다.
예를 들어, 트랜지스터들(PU1~PUp) 중 하나 이상이 턴-온 되고 트랜지스터들(PD1-PDp)이 턴-오프 되는 경우, 제 1 비트 라인(BL1)의 전압이 제 1 전원 전압(VDD)으로 풀-업 될 수 있다. 이 경우, 제 1 비트 라인(BL1)으로부터 제 1 소스 라인(SL1)으로의 전류(I1)가 제공될 수 있다.
반면, 트랜지스터들(PU1~PUp)이 턴-오프 되고 트랜지스터들(PD1~PDp) 중 하나 이상이 턴-온 되는 경우, 제 1 비트 라인(BL1)의 전압이 제 2 전원 전압(VSS)으로 풀-다운될 수 있다. 이 경우, 제 1 소스 라인(SL1)으로부터 제 2 비트 라인(BL1)으로의 전류(I2)가 제공될 수 있다. 메모리 셀(MC)의 데이터 상태는 쓰기 전류(I1 또는 I2)에 의존할 수 있다.
트랜지스터들(PU1~PUp) 중 턴-온 되는 트랜지스터들의 개수는 제 1 코드 값(CVU)의 비트들에 기초하여 변할 수 있다. 트랜지스터들(PD1~PDp) 중 턴-온 되는 트랜지스터들의 개수는 제 2 코드 값(CVD)의 비트들에 기초하여 변할 수 있다. 쓰기 전류들(I1, I2)의 세기는 턴-온 된 트랜지스터들의 개수에 의존하여 변할 수 있다.
턴-온 되는 트랜지스터들의 개수가 증가할수록, 쓰기 전류(I1, I2)의 세기가 증가할 수 있다. 쓰기 전류(I1, I2)의 세기는 턴-온 된 트랜지스터들에 의해 구동되는 전류들의 세기들의 합에 대응할 수 있다. 따라서, 쓰기 전류(I1, I2)의 세기는 제 1 코드 값(CVU) 및 제 2 코드 값(CVD)에 기초하여 조절될 수 있다.
이러한 방식으로, 쓰기 드라이버(140)는 상이한 값들을 갖는 쓰기 전류들을 구동하도록 구성될 수 있다. 메모리 셀(MC)을 통해 흐르는 쓰기 전류(I1, I2)의 값은 쓰기 드라이버(140)에 의해 제공되는 상이한 값들 중 하나를 갖도록 조절될 수 있다.
도 19 및 도 20은 도 18의 전압 생성기(182)로부터 출력되는 코드 값(CV)에 기반하여 동작하는 드라이버(140)의 예시적인 동작들을 도시한다.
도 19 및 도 20을 참조하면, 드라이버(140)는 트랜지스터들(PU1-PU4) 및 트랜지스터들(PD1~PD4)을 포함할 수 있다. 예시적으로, 트랜지스터들(PU1, PD1)의 각각은 40μA의 전류를 구동하기 위한 채널 폭을 가질 수 있고, 트랜지스터들(PU2~PU4, PD2~PD4)의 각각은 10μA의 전류를 구동하기 위한 채널 폭을 가질 수 있다.
실시 예에 있어서, 도 19는 드라이버(140)가 제 1 비트 라인(BL1)의 전압을 제 1 전원 전압(VDD)으로 풀-업 하고자 하는 경우와 관련될 수 있다. 도 19의 실시 예에서, 드라이버(140)는 전압 생성기(도 14, 182)로부터 논리 "0011"의 제 1 코드 값(CVU)에 해당하는 전압들 및 논리 "0000"의 제 2 코드 값(CVD)을 입력 받을 수 있다.
도 19를 참조하면, 트랜지스터들(PD1~PD4)은 제 2 코드 값(CVD)에 응답하여 턴-오프 될 수 있다. 트랜지스터들(PU1, PU2)은 제 1 코드 값(CVU)의 비트들 "00"에 응답하여 턴-온 될 수 있으며, 트랜지스터들(PU3, PU4)은 제 1 코드 값(CVU)의 비트들 "11"에 응답하여 턴-오프 될 수 있다. 따라서, 턴-온 된 트랜지스터들(PU1, PU2)을 통해 50μA의 쓰기 전류(I1)가 구동될 수 있다.
실시 예에 있어서, 도 20은 드라이버(140)가 제 1 비트 라인(BL1)의 전압을 제 2 전원 전압(VSS)으로 풀-다운 하고자 하는 경우와 관련될 수 있다. 도 20의 실시 예에서, 드라이버(140)는 전압 생성기(182)로부터 논리 "1111"의 제 1 코드 값(CVU) 및 논리 "1100"의 제 2 코드 값(CVD)을 수신할 수 있다.
도 20을 참조하면, 트랜지스터들(PU1~PU4)은 제 1 코드 값(CVU)에 응답하여 턴-오프 될 수 있다. 트랜지스터들(PD1, PD2)은 제 2 코드 값(CVD)의 비트들 "11"에 응답하여 턴-온 될 수 있으며, 트랜지스터들(PD3, PD4)은 제 2 코드 값(CVD)의 비트들 "00"에 응답하여 턴-오프 될 수 있다. 따라서, 턴-온 된 트랜지스터들(PD1, PD2)을 통해 50μA의 쓰기 전류(I2)가 구동될 수 있다.
실시 예에 있어서, 도 19의 실시 예는 메모리 셀(MC)에 논리 "0"의 데이터를 저장하고자 하는 경우와 관련될 수 있고, 도 20의 실시 예는 메모리 셀(MC)에 논리 "1"의 데이터를 저장하고자 하는 경우와 관련될 수 있다. 예를 들어, 도 14에 도시된 테이블에 기반하는 코드 값을 드라이버를 구성하는 트랜지스터들(PU1~PU4, PU1~PU4)로 제공하기 위해, 전압 생성기(182)는 스위치, 멀티플렉서 등과 같은 구성을 포함할 수 있다.
도 18 내지 도 20을 통해 설명한 것과 같이, 메모리 장치의 테스트 단계에서 판별된 최적의 쓰기 전압(또는 전류)을 이용하여 쓰기 동작을 수행함으로써, 페일 비트의 발생을 줄일 수 있다. 그 결과 메모리 장치의 신뢰성이 향상될 수 있다. 뿐만 아니라, 과도한 쓰기 전압(또는 전류)을 이용하여 쓰기 동작을 수행하는 것이 방지됨으로써, 내구성 문제가 개선될 수 있다.
도 21은 본 개시의 실시 예에 따른 메모리 장치의 테스트 방법을 보여주는흐름도이다.
S105 단계에서, 메모리 장치에 대한 프로그램 동작이 수행될 수 있다. 예를 들어, 테스트 장치는 메모리 장치를 구성하는 메모리 셀들이 도 9의 평형 상태의 저항 산포(Rp)를 갖도록 프로그램 할 수 있다.
S110 단계에서, 메모리 장치에 대한 페일 비트 카운팅이 수행될 수 있다. 실시 예에 있어서, 테스트 장치는 기준 저항(Rref)의 값을 가변시키면서 메모리 셀들에 대한 페일 비트의 개수를 카운팅할 수 있다. 예를 들어, 기준 저항(Rref)의 초기 값이 1로 표시된 것은, 테스트하는데 사용되는 기준 저항의 순서를 의미할 뿐이며, 구체적인 기준 저항의 값과 관련되지 않을 수 있다. 즉, 최초에 선택되는 기준 저항(Rref)의 값이 테스트 동작을 수행하는데 사용되는 기준 저항의 값들 중 가장 작은 기준 저항 값을 나타내는 것은 아니며, 메모리 벤더(vendor)에 의해 선택되는 임의의 값일 수 있다.
이후, 테스트 장치는 기준 저항(Rref)의 값을 변경해가면서 메모리 셀에 대한 페일 비트의 개수를 카운팅을 수행할 수 있다(S110 단계, S115 단계, S120 단계 반복 수행). 그리고, 테스트를 위해 마련된 각 기준 저항의 값에 대한 메모리 셀들의 페일 비트 카운팅이 완료되면, 평형 상태에 대한 페일 비트 카운팅 동작은 종료할 수 있다.
S125 단계에서, 메모리 장치에 대한 프로그램 동작이 수행될 수 있다. 예를 들어, 테스트 장치는 메모리 장치를 구성하는 메모리 셀들일 도 9의 반평형 상태의 저항 산포(Rap)를 갖도록 프로그램 할 수 있다.
S130 단계에서, 메모리 장치에 대한 페일 비트 카운팅이 수행될 수 있다. 실시 예에 있어서, 테스트 장치는 기준 저항(Rref)의 값을 가변시키면서 메모리 셀들에 대한 페일 비트의 개수를 카운팅할 수 있다. 평형 상태에서의 페일 비트 카운팅과 유사하게, 페일 비트 카운팅 시 선택되는 기준 저항(Rref)은, 마련된 저항 값들 중에서 저항 값의 순서에 상관 없이 임의로 선택될 수 있다.
테스트 장치는 기준 저항(Rref)의 값을 변경해 가면서 메모리 셀에 대한 페일 비트의 개수를 카운팅 할 수 있으며(S130 단계, S135 단계, S140 단계 반복 수행), 테스트를 위해 마련된 각 기준 저항의 값에 대한 메모리 셀들의 페일 비트 카운팅이 완료되면, 반평형 상태에 대한 페일 비트 카운팅 동작은 종료할 수 있다.
S145 단계에서, 페일 비트 카운팅의 결과들에 기반하여 최적의 기준 저항의 값이 판별될 수 있다. 예를 들어, 테스트 장치는 각 기준 저항마다 카운팅된 평형 상태에서의 페일 비트의 개수와 반평형 상태에서의 페일 비트의 개수를 합산할 수 있으며, 가장 작은 합산 결과를 갖는 저항 값을 최적의 기준 저항의 값으로 선택할 수 있다.
S150 단계에서, 최적의 기준 저항의 값과 초기 쓰기 전압에 대응하는 최적의 쓰기 전압(또는 전류)의 값이 판별될 수 있다. 예시적으로, 최적의 쓰기 전압의 값은 도 9 내지 도 14를 통하여 설명된 것에 따라 판별될 수 있다.
S155 단계에서, 최적의 쓰기 전압 (또는 전류)의 값이 메모리 장치에 저장될 수 있다. 실시 예에 있어서, 최적의 기준 저항 값과 이에 대응하는 최적의 쓰기 전압(또는 전류)의 값이 메모리 장치에 저장될 수 있다. 또는, 도 14에 도시된 것과 같은, 테이블이 메모리 장치에 저장될 수 있으며, 이 경우, 해당 메모리 장치에 대응하는 쓰기 전압의 값이 사용자 단계에서의 쓰기 동작 시 지시될 수 있다. 실시 예에 있어서, 최적의 기준 저항 값, 이에 대응하는 쓰기 전압의 값, 및/또는 테이블은 메모리 장치의 안티 퓨즈 어레이 등에 저장될 수 있으나, 이에 한정되지 않는다.
도 22는 본 개시의 실시 예에 따른 테스트 시스템을 예시적으로 도시한다. 테스트 시스템(1000)은 메모리 장치(1100) 및 테스트 장치(1200)를 포함한다.
메모리 장치(1100)는 메모리 셀 어레이(1110)를 포함한다. 실시 예에 있어서, 메모리 장치(1100)는 도 1 내지 도 21을 통하여 설명된 메모리 장치(100)의 구현 예일 수 있다. 메모리 셀 어레이(1110)는 제 1 영역(1112)과 제 2 영역(1114)을 포함할 수 있다. 예를 들어, 제 1 영역(1112)은 사용자 영역으로서, 사용자에 의해 의도된 데이터가 저장되는 영역일 수 있다. 제 2 영역(1114)은 벤더 영역으로써, 메모리 벤더에 의해 의도된 데이터가 저장되는 영역일 수 있다. 예를 들어, 제 2 영역(1114)은 도 1 내지 도 21을 통하여 설명된 최적의 기준 저항의 값 및 이에 대응하는 최적의 읽기 전류의 값이 저장될 수 있다.
테스트 장치(1200)는 메모리 장치(1100)에 대한 다양한 테스트 동작들을 수행할 수 있다. 이를 위해 테스트 장치(1200)는 메모리 장치(1100)로 커맨드(CMD)를 전송할 수 있다.
실시 예에 있어서, 커맨드(CMD)는 메모리 셀 어레이(1110)를 제 1 영역(1112)을 특정 프로그램 상태(평형 상태 혹은 반평형 상태)로 프로그램 하기 위한 커맨드를 포함할 수 있다. 테스트 장치(1200)는 커맨드(CMD)의 전송과 함께, 제 1 영역(1112)을 평형 상태 혹은 반평형 상태로 프로그램 하기 위한 더미 쓰기 데이터(DATA_DW)를 전송할 수 있다.
실시 예에 있어서, 커맨드(CMD)는 특정 프로그램 상태(즉, 평형 상태 또는 반평형 상태)에 대해 각 기준 저항 마다 페일 비트들의 개수를 카운팅 하기 위한 읽기 동작을 수행할 수 있다. 읽기 데이터(DATA_RD)가 읽기 결과로서 메모리 장치로부터 수신될 수 있다.
실시 예에 있어서, 테스트 장치(1200)는 메모리 장치(1100)로부터 수신된 읽기 데이터(DATA_RD)에 기반하여 각 기준 저항 마가 페일 비트들의 개수를 카운팅 할 수 있으며, 카운팅 결과에 기반하여 최적의 기준 저항(Rref)의 값을 판별할 수 있으며, 최적의 기준 저항(Rref)의 값에 기반하여 최적의 읽기 전류(또는 전압)의 값을 판별할 수 있다.
실시 예에 있어서, 테스트 장치(1200)는 최적의 기준 저항(Rref)의 값 및 최적의 쓰기 전압(또는 전류)의 값을 테이블의 형태로 메모리 장치(1200)에 저장할 수 있다. 예를 들어, 테이블은 메모리 셀 어레이(1110)의 제 2 영역(1114)에 저장될 수 있다. 예를 들어, 제 2 영역(1114)은 안티 퓨즈 셀 어레이를 포함할 수 있다.
한편, 전술된 실시 예들은 메모리 장치(즉, 반도체 칩) 단위로, 프리-프로그램 동작이 수행되고, 페일 비트 카운팅이 수행되고, 최적의 기준 저항의 값이 판별되고, 최적의 쓰기 전압의 값이 판별되는 것과 관련될 수 있다. 그러나, 다른 실시 예에서, 메모리 장치(즉, 반도체 칩) 단위가 아닌, 다른 기준에 따라 최적의 읽기 전류의 값이 판별될 수도 있다. 예를 들어, 하나의 메모리 장치라 하더라도, 각 메모리 셀이 기판의 중심으로부터 떨어진 거리는 서로 다르므로, 각 메모리 셀의 메모리 셀들은 복수의 영역들로 구분될 수 있으며, 각 영역들에 대해 최적의 쓰기 전압의 값이 판별될 수 있다.
이상 개시된 실시 예들에 의하면, 메모리 장치에 대한 단 두 번만의 프리-프로그램 동작(즉, 평형 상태 및 반평형 상태)을 통하여 메모리 장치의 최적의 기준 저항 값을 판별할 수 있다. 그리고, 최적의 기준 저항의 값과 초기 쓰기 전압의 값에 기반하여 최적의 쓰기 전압의 값이 판별될 수 있다. 따라서, 최적의 쓰기 전압의 값을 결정하기 위한 테스트 시간과 테스트 비용이 감소할 수 있다. 뿐만 아니라, 메모리 장치의 셀의 특성에 따라 최적의 쓰기 전압의 값을 이용하여 쓰기 동작을 수행하기 때문에, 메모리 장치의 신뢰성이 향상될 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 로우 디코더
130: 컬럼 디코더
140: 쓰기 드라이버
150: 센싱 회로
160: 소스 라인 드라이버
170: 입출력 회로
180: 제어 로직 회로 및 전압 생성기

Claims (10)

  1. 자기 터널 접합 소자들을 포함하는, 제 1 영역 및 제 2 영역을 포함하는 메모리 셀 어레이로써, 상기 제 2 영역은 프로그램 된 메모리 셀의 평형 상태와 반평형 상태를 구별하기 위한 기준 저항의 값과 상기 자기 터널 접합 소자들의 적어도 하나에 인가되는 초기 쓰기 전압의 값에 기반하여 판별된 쓰기 전압을 저장하는 것;
    상기 쓰기 전압의 값에 기반하여 코드 값을 생성하는 전압 생성기; 그리고
    상기 코드 값에 기반하여 상기 제 1 영역에 데이터를 저장하기 위한 쓰기 드라이버를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하되, 상기 복수의 메모리 셀들의 각각은:
    일단이 소스 라인에 연결되고 게이트 전극이 워드 라인에 연결되는 셀 트랜지스터; 그리고
    일단이 상기 셀 트랜지스터의 타단에 연결되고 타단이 비트 라인에 연결되는 자기 터널 접합 소자를 포함하는 메모리 장치.
  3. 제 1 항에 있어서,
    제 1 읽기 전류를 생성하는 제 1 전류원;
    제 2 읽기 전류를 생성하는 제 2 전류원; 그리고
    상기 제 1 읽기 전류를 선택된 메모리 셀에 연결된 제 1 비트 라인으로 인가함에 따른 제 1 노드에서의 전압 강하와, 상기 제 2 읽기 전류를 기준 비트 라인으로 인가함에 따른 제 2 노드에서의 전압 강하의 차이를 증폭하는 센스 앰프를 포함하는 센싱 회로를 더 포함하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 기준 비트 라인에는 상기 기준 저항의 상기 값을 갖는 저항이 연결되는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 기준 저항의 상기 값을 갖는 상기 저항은 상기 메모리 셀 어레이를 구성하는 트랜지스터의 게이트 전극을 형성하기 위한 게이트 폴리 실리콘으로 구현되는 메모리 장치.
  6. 제 3 항에 있어서,
    상기 기준 비트 라인에는 상기 선택된 메모리 셀과 동일한 구조를 갖는 적어도 하나의 메모리 셀이 연결되는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 쓰기 드라이버는:
    일단들이 제 1 전원 전압에 연결되고 타단들이 출력 노드에 연결되는 제 1 유형의 트랜지스터들; 그리고
    일단들이 제 2 전원 전압에 연결되고 타단들이 상기 출력 노드에 연결되는 제 2 유형의 트랜지스터들을 포함하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 코드 값은 제 1 코드 값 및 제 2 코드 값을 포함하고,
    상기 제 1 유형의 트랜지스터들의 각각은 상기 전압 생성기로부터 상기 제 1 코드 값의 비트들 중 대응하는 비트를 수신하고,
    상기 제 2 유형의 트랜지스터들의 각각은 상기 전압 생성기로부터 상기 제 2 코드 값의 비트들 중 대응하는 비트를 수신하는 메모리 장치.
  9. 자기 터널 접합 소자를 포함하는 메모리 장치의 동작 방법에 있어서:
    메모리 장치를 제 1 상태로 프로그램 하는 단계;
    서로 다른 값들을 갖는 복수의 저항들을 이용하여, 상기 제 1 상태로 프로그램 된 상기 메모리 장치의 페일 비트들을 각 기준 저항 마다 카운팅 하는 단계;
    상기 메모리 장치를 제 2 상태로 프로그램 하는 단계;
    상기 복수의 저항들을 이용하여, 상기 제 2 상태로 프로그램 된 상기 메모리 장치의 페일 비트들을 상기 각 저항 마다 카운팅 하는 단계;
    상기 제 1 상태와 관련된 상기 카운팅 결과들과 상기 제 2 상태와 관련된 상기 카운팅 결과들에 기반하여, 상기 복수의 저항들 중 기준 저항의 값을 선택하는 단계; 그리고
    상기 선택된 기준 저항의 값과 상기 자기 터널 접합 소자들의 적어도 하나에 인가되는 초기 쓰기 전압의 값에 기반하여, 상기 메모리 장치에 대한 쓰기 전압의 값을 판별하는 단계를 포함하는 방법.
  10. 제 9 항에 있어서,
    상기 기준 저항의 값을 선택하는 단계는, 상기 제 1 상태와 관련된 상기 카운팅 결과들과 상기 제 2 상태와 관련된 상기 카운팅 결과들을 상기 저항 별로 합산한 결과에 기반하여 수행되는 방법.
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