KR20220121024A - 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자부품 Download PDF

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KR20220121024A
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백승인
전희선
박재성
김형욱
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삼성전기주식회사
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Abstract

본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 주성분을 포함하고, 복수의 그레인 및 상기 복수의 그레인 사이에 배치되는 그레인 바운더리를 포함하는 유전체층 및 상기 유전체층을 사이에 두고 서로 교대로 적층되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 유전체층은 3개의 그레인 바운더리가 접하여 배치되는 삼중점 및 상기 삼중점의 내부에 배치되는 Si의 이차상을 포함하고, 상기 유전체층과 내부 전극의 계면에서의 Si함량의 산포가 1 중량% 이하일 수 있다.

Description

적층 세라믹 전자부품{MULTI-LAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 적층 세라믹 전자부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 유전체 시트 역시 박층화되고 있다.
한편, 전자부품의 내전압 특성 등은 부품 내부의 미세구조에 큰 영향을 받는 것으로 알려져 있다. 유전체 시트가 박층화 됨에 따라 유전체층의 결정립의 크기, 성분 분포 등이 영향을 받게 되면서 칩의 내전압 및 신뢰성 특성이 열화되는 문제점이 나타나고 있다. 일반적으로 전자부품의 결정립들 사이의 결정립계는 고저항 성분을 가지게 되므로, 유전체층 내부의 결정립계의 비율을 높여 고신뢰성을 가지는 전자부품을 제공하기 위한 연구가 진행되어 왔다.
하지만 전자부품의 초소형화/초고용량화에 따른 유전체층의 박층화로 인한 제품의 신뢰성, 고온 고압 특성 및 절연 저항 특성 저하의 문제는 여전히 존재하고 있다.
본 발명의 여러 목적 중 하나는, 고온 고압 특성이 우수한 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 목적 중 하나는, 유전체층의 미세 구조의 균일성이 우수하면서 2차상을 제어할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 여러 목적 중 하나는 적층 세라믹 전자부품의 절연 저항 특성을 향상시키는 것이다.
본 발명의 여러 목적 중 하나는 신뢰성이 향상된 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 세라믹 전자부품은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 주성분을 포함하고, 복수의 그레인 및 상기 복수의 그레인 사이에 배치되는 그레인 바운더리를 포함하는 유전체층 및 상기 유전체층을 사이에 두고 서로 교대로 적층되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며, 상기 유전체층은 3개의 그레인 바운더리가 접하여 배치되는 삼중점 및 상기 삼중점의 내부에 배치되는 Si의 이차상을 포함하고, 상기 유전체층과 내부 전극의 계면에서의 Si함량의 산포가 1 중량% 이하일 수 있다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 고온 고압 특성을 향상시킬 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 유전체층의 미세 구조의 균일성이 우수하면서 2차상을 제어할 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 절연 저항 특성을 향상시킬 수 있는 것이다.
본 발명의 여러 효과 중 하나는 적층 세라믹 전자부품의 신뢰성을 향상시킬 수 있는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1의 세라믹 바디를 개략적으로 나타내는 사시도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 도 3의 A 영역의 확대도이다.
도 5는 비교예(a) 및 실시예(b)의 내부 전극 및 유전체 계면에서의 Mg에 대한 EDS(energy dispersive spectroscopy) 매핑 이미지이다.
도 6은 비교예(a) 및 실시예(b)의 내부 전극 및 유전체 계면에서의 Si에 대한 EDS(energy dispersive spectroscopy) 매핑 이미지이다.
도 7a는 비교예의 내부 전극 및 유전체 계면에서의 EDS(energy dispersive spectroscopy) 매핑에 대한 Line profiling 결과를 나타내는 그래프이며, 도 7b는 도 7b는 실시예의 내부 전극 및 유전체 계면에서의 EDS(energy dispersive spectroscopy) 매핑에 대한 Line profiling 결과를 나타내는 그래프이다.
도 8a는 비교예의 삼중점의 EDS(energy dispersive spectroscopy) 매핑에 대한 Line profiling 결과를 나타내는 그래프이며, 도 8b는 실시예의 삼중점의 EDS(energy dispersive spectroscopy) 매핑에 대한 Line profiling 결과를 나타내는 그래프이다.
도 9a는 비교예에 대한 고온 고압 테스트 결과를 나타내는 그래프이고, 도 9b는 실시예에 대한 고온 고압 테스트 결과를 나타내는 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 이는 본 명세서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시예의 다양한 변경 (modifications), 균등물 (equivalents), 및/또는 대체물 (alternatives)을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용될 수 있다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명할 수 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다", 또는 "포함할 수 있다" 등의 표현은 해당 특징 (예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
본 명세서에서, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 하나 또는 그 이상" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. 예를 들면, "A 및/또는 B", "A 및/또는 B 중 적어도 하나", 또는 "A 및/또는 B 중 적어도 하나"는, (1) 적어도 하나의 A를 포함, (2) 적어도 하나의 B를 포함, 또는 (3) 적어도 하나의 A 및 적어도 하나의 B 모두를 포함하는 경우를 모두 지칭할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 개략적인 사시도이고, 도 2는 상기 적층 세라믹 전자부품의 세라믹 바디에 대한 사시도이며, 도 3는 도 1의 I-I' 단면도이다. 또한, 도 4는 도 3의 A 영역의 확대도이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 주성분을 포함하고, 복수의 그레인(11) 및 상기 복수의 그레인(11) 사이에 배치되는 그레인 바운더리(11b)를 포함하는 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 교대로 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110); 상기 제1 내부 전극(121)과 연결되는 제1 외부 전극(131); 및 상기 제2 내부 전극(122)과 연결되는 제2 외부 전극(132);을 포함할 수 있다.
이 때, 상기 유전체층(111)은 3개의 그레인 바운더리(11b)가 접하여 배치되는 삼중점(11c) 및 상기 삼중점(11c)의 내부에 배치되는 Si의 이차상(secondary phase)을 포함할 수 있다. 또한, 상기 유전체층(111)과 내부 전극(121, 122)의 계면에서의 Si함량의 산포가 1 중량% 이하일 수 있다. 본 명세서에서 「삼중점」이란, 3개의 그레인 바운더리가 만나는 지점을 의미할 수 있으며, 본 명세서에서 Si 함량의 「산포」란, 적층 세라믹 전자부품의 중심을 지나며 Y축에 수직인 절단면에서, 상기 중심으로부터 상하로 각각 10곳의 계면에 대하여 측정한 Si 함량의 표준 편차를 의미할 수 있다. 도 6은 유전체층 내의 Si의 EDS mapping 결과를 나타내는 이미지이다. 도 6을 참조하면, 종래의 비교예(a)는 삼중점 내에 Si가 배치되지 않는 것을 확인할 수 있으나, 본 발명의 실시형태에 따른 적층 세라믹 전자부품(b)은 유전체층의 삼중점에 Si의 이차상이 분포되어 있는 것을 확인할 수 있다. 본 발명에 따른 적층 세라믹 전자부품은 유전체층의 삼중점에 Si의 이차상이 배치되는 구조를 통해 그레인 바운더리에 대한 절연 저항을 향상시킬 수 있다.
상기 상기 유전체층과 내부 전극의 계면에서의 Si함량의 산포는 1.0 중량% 이하, 0.9 중량% 이하, 0.8 중량% 이하, 0.7 중량% 이하, 0.6 중량% 이하 또는 0.5 중량% 이하일 수 있으며, 하한은 특별히 제한되는 것은 아니나, 예를 들어 0 중량% 이상 또는 0 중량% 초과일 수 있다. 유전체층과 내부 전극의 계면에서의 Si 함량의 산포가 상기 범위를 만족함으로써 유전체 및 내부전극의 계면의 부성분에 대한 젖음성 향상을 통하여 이차상 발생 빈도를 낮출 수 있어 적층 세라믹 전자부품의 신뢰성을 보다 향상시킬 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 교대로 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110)를 포함할 수 있다.
상기 세라믹 바디(110)는 제1 방향(X 방향)으로 대향하는 제1 및 제2면(S1, S2), 제2 방향(Y 방향)으로 대향하는 제3 및 제4면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제5 및 제6면(S5, S6)을 포함할 수 있다.
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 상기 세라믹 바디(110)는 필요에 따라 모서리가 각지지 않게 라운드 처리 되어 있을 수 있다. 상기 라운드 처리는 예를 들어 베럴 연마 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.
상기 세라믹 바디(110)는 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)이 교대로 적층되어 있을 수 있다. 상기 유전체층(111), 제1 내부 전극(121) 및 제2 내부 전극(122)은 제3 방향(Z 방향)으로 적층되어 있을 수 있다. 상기 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
하나의 예시에서, 상기 유전체층(111)은 주성분 및 부성분을 포함하고, 상기 부성분은 제 1 내지 제 6 부성분 중 적어도 하나 이상을 포함할 수 있다. 본 명세서에서 「주성분」이란, 다른 성분에 비하여 상대적으로 많은 중량 비율을 차지하는 성분을 의미할 수 있으며, 전체 유전체의 중량을 기준으로 50 중량% 이상인 성분을 의미할 수 있다. 또한 「부성분」이란, 다른 성분에 비하여 상대적으로 적은 중량 비율을 차지하는 성분을 의미할 수 있으며, 전체 유전체의 중량을 기준으로 50 중량% 미만인 성분을 의미할 수 있다.
이하, 본 발명의 일 실시형태에 따른 유전체층의 각 성분을 보다 구체적으로 설명하도록 한다.
a) 주성분
본 발명에 따른 적층 세라믹 전자부품의 유전체층은 (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 주성분을 포함할 수 있다. 상기 주성분은 예를 들어 BaTiO3에 Ca, Zr, Sn 및/또는 Hf가 일부 고용된 형태로 존재하는 화학물 일 수 있다. 상기 조성식에서 x는 0 이상, 1 이하의 범위일 수 있고, y는 0 이상, 0.5 이하의 범위일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 조성식에서 x가 0이고 y가 0이며 z가 0인 경우 상기 주성분은 BaTiO3가 될 수 있다.
b) 제1 부성분
본 발명의 일 실시형태에 따르면, 본 발명에 따른 적층 세라믹 전자부품의 유전체층은 Y, Dy, Ho, Er, Gd, Ce, Nd, Sm, Tb, Eu, Tm, La, Lu 및 Yb 중 하나 이상 원소를 포함하는 제1 부성분을 포함할 수 있다.
상기 제1 부성분은 주성분의 B사이트 원소의 합계 100몰에 대하여 0.2 몰부 이상 및/또는 5.4 몰부 이하의 범위로 포함될 수 있다. 상기 제1 부성분의 함량은 산화물 또는 탄산염과 같은 첨가 형태를 구분하지 않고 제1 부성분에 포함된 Y, Dy, Ho, Er, Gd, Ce, Nd, Sm, Tb, Eu, Tm, La, Lu 및 Yb 중 적어도 하나 이상의 원소의 함량을 기준으로 할 수 있다.
상기 제1 부성분은 적층 세라믹 전자부품의 신뢰성 저하를 막는 역할을 한다. 상기 제1 부성분이 상술한 범위를 벗어나는 경우, 고온 내전압 특성이 저하될 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 제1 부성분이 최대 함량을 가지는 영역은 상기 그레인 바운더리 내에 배치될 수 있다. 상기 제1 부성분이 최대 함량을 가지는 영역은, 상기 제1 부성분의 농도가 최대인 점을 의미할 수 있으며, 적층 세라믹 전자부품의 유전체층 중 제1 부성분의 농도가 최대인 점을 의미할 수 있다.
상기 유전체층 내부의 제1 부성분이 최대 함량을 가지는 영역은, 예를 들어 전술한 삼중점 내에 배치될 수 있다. 즉, 유전체층 내의 제1 부성분의 농도의 최대값은 삼중점에서 관찰될 수 있다.
상기 제1 부성분은 ABO3 구조를 가지는 페로브스카이트 화합물의 A 사이트 및/또는 B 사이트에 치환되어 산소 공공의 발생을 억제할 수 있으며, 이를 통해 높은 절연 저항을 구현할 수 있다. 본 명세서에서 「산소 공공(oxygen vacancy)」은 어떤 화합물에서 산소가 있어야 할 자리에 산소가 빠져나가서 생긴 빈 자리를 의미한다. 예를 들어 페로브스카이트 구조(ABO3)를 가지는 티탄산바륨(BaTiO3)을 환원 분위기 하에서 소결하게 되면 상기 티탄산바륨(BaTiO3)이 가지는 산소 중 일부가 환원되어 산소가 상기 티탄산바륨(BaTiO3)으로부터 떨어지게 되고, 산소가 떨어져 나간 빈 자리는 이온 전도도를 가지는 산소 공공이 된다. 이러한 산소 공공은 절연성 저하 등 전기적 특성을 악화시키는 원인이 되므로, 얇은 두께를 가지는 적층 세라믹 전자부품에서는 산소 공공의 발생을 억제하는 것이 중요하다. 본 발명에 따른 적층 세라믹 전자부품은 유전체층 내의 제1 부성분이 최대 함량을 가지는 영역을 전술한 바와 같이 조절하여 산소 공공 발생을 효과적으로 억제할 수 있으며, 이를 통해 제품의 신뢰성을 향상시킬 수 있다.
c) 제2 부성분
본 발명의 일 실시형태에 의하면, 본 발명에 따른 적층 세라믹 전자부품의 유전체층은 Mg를 포함하는 제2 부성분을 포함할 수 있다.
상기 제2 부성분은 원자가 고정 억셉터(fixed-valence acceptor) 원소로 기능할 수 있으며, 주성분의 B사이트 원소의 합계 100몰에 대하여 0.25 몰부 이상 및/또는 1.0 몰부 이하의 범위로 포함될 수 있다. 상기 제2 부성분의 함량은 산화물 또는 탄산염과 같은 첨가 형태를 구분하지 않고 제2 부성분에 포함된 Mg 원소의 함량을 기준으로 할 수 있다.
상기 제2 부성분의 함량이 주성분의 B사이트 원소의 합계 100몰에 대하여 1.0 몰부를 초과하는 경우 유전율이 낮아지고 고온 내전압 특성이 낮아지는 문제가 발생할 수 있다.
본 발명의 일 실시형태에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 유전체층(111)은 전술한 주성분을 포함하는 복수의 그레인(grain)(11) 및 2 이상의 그레인(11) 사이에 배치되는 그레인 바운더리(grain boundary)(11c)를 포함할 수 있다. 도 4는 본 발명의 일 실시형태에 따른 유전체층의 미세 구조를 설명하기 위한 개략도이다. 본 발명에 따른 유전체는 전술한 주성분 및 부성분을 소결하여 형성된 것일 수 있으며, 주성분 및 부성분을 소결해 형성한 유전체(111)는 그레인(grain)(11)과 그레인 바운더리(grain boundary)(11b)를 포함할 수 있다. 또한, 상기 그레인 바운더리가 3개 만나는 삼중점을 포함할 수 있다.
하나의 예시에서, 상기 그레인(11)은 코어쉘 구조를 가질 수 있다, 상기 코어쉘 구조는 코어부(11a)를 둘러싸도록 쉘부(11b)가 배치될 수 있다. 도 4를 참조하면, 상기 그레인(11)은 쉘부(11b)의 내부에 코어부(11a)가 배치될 수 있다. 상기 코어부(11a)는 부성분이 고용되지 않은 영역을 의미할 수 있으며, 상기 쉘부(11b)는 코어부(11a)를 제외한 나머지 영역을 의미할 수 있다. 상기 코어부(11a) 및 쉘부(11b)는 상기 절단면에 대한 TEM-EDS 이미지를 분석하여 구별할 수 있다.
본 발명의 일 실시예에서, 적층 세라믹 전자부품의 유전체층의 그레인 내부의 평균 Si의 함량(a)에 대한 삼중점의 평균 Si 함량(b)의 비율(b/a)은 3 초과 및/또는 6 미만의 범위 내일 수 있다. 상기 삼중점의 평균 Si 함량(b)은 전술한 Si 함량의 산포를 구한 지점에서 채취한 시료의 Si 함량의 산술 평균을 의미할 수 있으며, 상기 그레인 내부의 평균 Si의 함량(a)은 상기 삼중점과 접하여 있는 그레인의 내부에 대하여 채취한 시료의 Si 함량의 산술 평균을 의미할 수 있다. 상기 유전체층의 그레인 내부의 평균 Si의 함량(a)에 대한 삼중점의 평균 Si 함량(b)의 비율(b/a)이 상기 범위를 만족하도록 하여 고저항 성분인 Si의 분포를 제어할 수 있으며, 이를 통해 우수한 고압 신뢰성을 가지는 적층 세라믹 전자부품을 구현할 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 유전체층의 그레인의 평균 입경은 300nm 이하일 수 있다. 상기 그레인의 평균 지름은, Y축에 수직이고 적층 세라믹 전자부품의 중심을 지나는 절단면에서, 중심에 가장 가까운 유전체층에 대하여 X 축 방향으로 등간격으로 10곳에서 측정한 값의 산술 평균일 수 있으다. 상기 그레인의 측정 지름은 유전체층의 절단면을 주사전자현미경(SEM, Jeol사의 JSM-7400F)을 이용하여 이미지를 촬영한 후 이미지 분석 프로그램(Mediacybernetics社의 이미지프로 플러스 ver 4.5)을 통해 계산한 평균 값을 의미할 수 있다.
본 발명의 일 실시예에서, 유전체층(111)의 평균 두께는 0.5 um 이하일 수 있다. 상기 유전체층(111)의 평균 두께는 소성된 유전체층(111)중 제1 및 제2 내부 전극 사이에 위치한 서로 다른 5군데의 위치에서 측정된 값의 평균일 수 있다. 상기 유전체층(111)의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0.01 um 이상일 수 있다.
상기 유전체층(111)은 전술한 재료를 포함하는 슬러리에 필요에 따른 첨가제를 추가하고, 이를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 예시에서, 적층 세라믹 전자부품(100)의 제 1 및 제 2 내부 전극(121, 122)은 각 단면이 세라믹 바디(110)의 대향하는 양 단부로 각각 노출되도록 적층될 수 있다. 구체적으로, 상기 세라믹 바디(110)의 제1 방향(X 방향)의 양면으로 상기 제1 및 제2 내부 전극(121, 122)이 각각 노출될 수 있으며, 상기 세라믹 바디(110)의 제1 면(S1) 방향으로 제1 내부 전극(121)이 노출되고, 제2 면(S2) 방향으로 제2 내부 전극(122)이 노출될 수 있다.
하나의 예시에서, 적층 세라믹 전자부품(100)의 제1 및 제2 내부 전극(121, 122)의 평균 두께는 0.5 um 이하일 수 있다. 상기 내부 전극의 평균 두께는 소성된 내부 전극의 서로 다른 5군데의 위치에서 측정된 값의 평균일 수 있다. 상기 제1 및 제2 내부 전극의 평균 두께의 하한은 특별히 제한되는 것은 아니나, 예를 들어 0.01 um 이상일 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
상기 세라믹 바디(110)는 유전체층에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 제3 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다. 상기 제1 및 제2 내부 전극(121, 122)의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에서, 본 발명에 따른 적층 세라믹 전자부품의 유전체층과 내부 전극의 계면의 Si 이차상의 평균 함량은 0.1 몰% 이하일 수 있다. 본 명세서에서 유전체층(111)과 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 「계면」이란, 유전체층과 내부 전극이 접하고 있는 면을 의미할 수 있으며, SEM 이미지 등을 통해 관찰이 가능한 면을 의미할 수 있다. 또한 상기 계면은 서로 구성 성분이 상이한 두 면이 접하여 있는 면을 의미할 수 있으며, 상기 유전체층과 내부 전극의 주요 성분의 분포를 통해 확인이 가능한 면을 의미할 수 있다. 예를 들어 도 7을 참조하면, Ba 및 Ti의 함량은 소정의 위치에서부터 검출되지 않으며, Ni의 함량은 소정의 위치를 지나면서부터 검출되는 것을 확인할 수 있다. 이를 통해 상기 Ba 및 Ti가 분포하는 영역과 Ni이 분포하는 영역이 명확히 구분되는 것을 확인할 수 있으며, 상기 영역을 유전체층과 내부 전극의 계면이라 해석할 수 있다.
상기 유전체층과 내부 전극의 계면의 Si 이차상의 평균 함량은 0.10 몰% 이하, 0.09 몰% 이하, 0.08 몰% 이하, 0.07 몰% 이하, 0.06 몰% 이하 또는 0.05 몰% 이하일 수 있다. 상기 유전체층과 내부 전극의 계면의 Si 이차상의 평균 함량의 하한은 예를 들어 0 몰% 이상일 수 있다. 상기 유전체층과 내부 전극의 계면의 Si 이차상의 평균 함량이 0 몰%인 경우, 유전체층과 내부 전극의 계면에서 Si의 이차상이 검출되지 않는 것을 의미할 수 있으며, 예를 들어 유전체층과 내부 전극의 계면에 배치되는 Si 이차상의 불검출 영역이 존재할 수 있다. Si의 이차상은 고저항 성분으로 적층 세라믹 전자부품의 절연 저항 향상을 위해 사용되는 경우가 있다. 하지만 유전체층과 내부 전극의 계면에 Si의 이차상이 배치되는 경우 국부적인 전계 집중을 일으켜 오히려 BDV 특성이 저하될 수 있다. 본 실시형태와 같이 유전체층과 내부 전극의 계면의 Si 이차상의 평균 함량이 전술한 범위를 만족하는 경우 전계 집중 현상을 억제하여 고전압 신뢰성을 향상시킬 수 있다.
본 발명의 일 예시에서, 적층 세라믹 전자부품의 유전체층과 내부 전극의 계면의 Mg 이차상의 평균 함량은 0.1 몰% 이하일 수 있다. 상기 유전체층과 내부 전극의 계면의 Mg 이차상의 평균 함량은 0.10 몰% 이하, 0.09 몰% 이하, 0.08 몰% 이하, 0.07 몰% 이하, 0.06 몰% 이하 또는 0.05 몰% 이하일 수 있다. 상기 유전체층과 내부 전극의 계면의 Mg 이차상의 평균 함량의 하한은 예를 들어 0 몰% 이상일 수 있다. 상기 유전체층과 내부 전극의 계면의 Mg 이차상의 평균 함량이 0 몰%인 경우, 유전체층과 내부 전극의 계면에서 Mg 의 이차상이 검출되지 않는 것을 의미할 수 있으며, 예를 들어 유전체층과 내부 전극의 계면에 배치되는 Mg 이차상의 불검출 영역이 존재할 수 있다. 유전체층과 내부 전극의 계면의 Mg 이차상의 함량이 상기 범위 내인 경우 유전체층 내부의 미세 구조를 균일하게 형성할 수 있으며, 이차상을 제어할 수 있다. Mg 이차상의 함량이 상기 범위를 벗어나는 경우 그레인의 과성장이 유발되어 유전율이 낮아지고 고온 내전압 특성이 저하될 수 있다.
하나의 예시에서, 적층 세라믹 전자부품의 유전체층 및/또는 내부 전극은 Sn을 포함하고, 상기 유전체층 및/또는 내부 전극의 내부의 Sn이 최대 함량을 가지는 영역은 상기 유전체층과 내부 전극의 계면에 배치될 수 있다. 유전체층 및/또는 내부 전극의 내부의 Sn이 최대 함량을 가지는 영역은 상기 유전체층과 내부 전극의 계면에 배치된다는 것은, 상기 유전체층과 내부 전극의 계면에서 멀어질수록 Sn의 평균 함량이 낮아지는 것을 의미할 수 있으며, 상기 유전체층(111)과 상기 제1 내부 전극(121) 및/또는 제2 내부 전극(122)의 계면으로부터 일정거리 이격된 위치(예를 들어 10nm 이내의 거리)에서의 Sn의 평균 함량이 상기 계면에 비해 낮은 것을 의미할 수 있다. 상기 Sn이 최대 함량을 가지는 영역은 상기 유전체층과 내부 전극의 계면에 배치되는 경우 적층 세라믹 전자부품의 내전압 특성을 향상시킬 수 있다.
본 발명에 따른 적층 세라믹 전자부품(100)는 세라믹 바디(110)의 외부 면에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 상기 제1 외부 전극(131)은 본 발명에 따른 적층 세라믹 전자부품(100)의 세라믹 바디(110)의 제1 면(S1) 상에 배치될 수 있고, 상기 제2 외부 전극(132)은 상기 세라믹 바디(110)의 제2 면(S2) 상에 배치될 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품(100)의 제1 외부 전극(131)의 적어도 일부가 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6) 상으로 연장되어 배치될 수 있다. 또한, 제2 외부 전극(132)의 적어도 일부가 상기 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6)상으로 연장되어 배치될 수 있다. 이 경우 상기 제1 외부 전극(131)과 제2 외부 전극(132)은 서로 이격되어 배치될 수 있다. 상기 제1 외부 전극(131) 및/또는 제2 외부 전극(132)의 적어도 일부가 각각 상기 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6) 상으로 연장되어 배치되는 경우, 상기 연장되는 부분은 소위 밴드부로 기능할 수 있으며, 수분 침투 등을 방지하여 본 발명에 따른 적층 세라믹 전자부품(100)의 신뢰성을 보다 향상시킬 수 있다.
본 발명의 일 실시형태에서, 적층 세라믹 전자부품(100)의 제1 외부 전극(131) 및 제2 외부 전극(132)은 도전성 금속을 포함하는 소성전극일 수 있다. 상기 도전성 금속은 예를 들어 니켈(Ni), 구리(Cu), 주석(Sn), 팔라듐(Pd), 백금(Pt), 철(Fe), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 납(Pb) 및 이들의 합금 중 하나 이상을 포함할 수 있다.
또한, 상기 제1 외부 전극(131) 및 제2 외부 전극(132)은 글라스를 포함할 수 있다. 상기 글라스는 산화물들이 혼합된 조성일 수 있으며, 특별히 제한되는 것은 아니나 규소 산화물, 붕소 산화물, 알루미늄 산화물, 전이금속 산화물, 알칼리 금속 산화물 및 알칼리 토금속 산화물로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 전이금속은 아연(Zn), 티타늄(Ti), 구리(Cu), 바나듐(V), 망간(Mn), 철(Fe) 및 니켈(Ni)로 이루어진 군으로부터 선택되고, 상기 알칼리 금속은 리튬(Li), 나트륨(Na) 및 칼륨(K)으로 이루어진 군으로부터 선택되며, 상기 알칼리 토금속은 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 외부 전극(131) 및 제2 외부 전극(132)의 형성 방법의 예시로 도전성 금속을 포함하는 도전성 페이스트에 세라믹 바디(110)를 딥핑한 후 소성하여 형성하거나, 상기 도전성 페이스트를 세라믹 바디(110)의 표면에 스크린 인쇄법 또는 그라비아 인쇄법 등으로 인쇄하고 소성하여 형성할 수 있다. 또한, 상기 도전성 페이스트를 세라믹 바디(110)의 표면에 도포하거나 또는 상기 도전성 페이스트를 건조시킨 건조막을 세라믹 바디(110) 상에 전사한 후 이를 소성하여 형성하는 방법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 예를 들어 상기 방법 이외에의 다양한 방법으로 도전성 페이스트를 세라믹 바디(110) 상에 형성한 후 이를 소성하여 형성할 수 있다.
본 발명의 다른 실시형태에서, 적층 세라믹 전자부품(100)의 제1 및 제2 외부 전극(131, 132)은 전도성 부여제 및 베이스 수지를 포함하는 수지계 전극일 수 있다. 상기 수지계 전극은 베이스 수지의 내부에 전도성 부여제가 분산된 구조를 가지며, 소성 전극에 비해 저온의 환경에서 제조됨으로써 전도성 부여제가 입자 형태로 베이스 수지의 내부에 존재할 수 있다. 상기 제1 및 제2 외부 전극(131c, 132c)이 수지계 전극인 경우 외부의 충격 등 물리적 스트레스를 차단할 수 있다.
상기 전도성 부여제는 도전성 금속 및/또는 전도성 고분자를 포함할 수 있다. 상기 도전성 금속은, 예를 들어 칼슘(Ca), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W), 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 구리(Cu), 은(Ag), 금(Au), 아연(Zn), 알루미늄(Al), 주석(Sn), 납(Pb) 및 이들의 합금으로 이루어진 군에서 선택되는 1종이상일 수 있으나, 이에 제한되는 것은 아니다.
또한, 상기 전도성 고분자의 비제한적인 예시로, PT(poly(thiophene)), PEDOT(poly(ethylenedioxy)thiophene), PPS(poly(p-phenylene sulfide)), PANI(polyanilines), P3HT(poly(3-hexylthiophene-2,5-diyl)), PolyTPD(poly(4-butylphenyldiphenylamine)), PSS(poly(4-butylphenyldiphenylamine)), PVK(poly(9-vinylcarbazole)), PDBT(poly(4,4'-dimethoxy bithophene)), polyaniline 또는 polypyrrole 등의 황(S) 및/또는 질소(N) 함유 화합물을 들 수 있으며, poly(fluorine), polyphenylene, polypyrene, polyazulene, polynaphthalene, PAC(poly(acetylene)), PPV(poly(p-phenylene vinylene) 등의 헤테로 원자 미포함 화합물을 예로 들 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 및 제2 외부 전극(131, 132)은 필요에 따라 탄소나노튜브, 그래핀, 풀러렌 등의 카본 필러 및/또는 구형, 타원형, 플레이크형, 섬유형, 또는 수지(樹枝)형(덴드라이트형)의 합금 필러 등의 도전성 필러를 포함할 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 및 제2 외부 전극(131, 132)에 포함되는 베이스 수지를 예를 들어 열경화성 수지일 수 있다. 상기 열경화성 수지의 구체예로서는 페놀 수지, 요소 수지, 디알릴프탈레이트 수지, 멜라닌 수지, 구아나민 수지, 불포화 폴리에스테르 수지, 폴리우레탄 수지, 에폭시 수지, 아미노알키드 수지, 멜라민-요소 공축합 수지, 규소 수지, 폴리실록산 수지 등을 들 수 있으나, 이에 제한되는 것은 아니다. 열경화성 수지를 이용하는 경우, 필요에 따라서 가교제, 중합 개시제 등의 경화제, 중합 촉진제, 용제, 점도 조정제 등을 더욱 첨가하여 사용할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 전자부품
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극

Claims (11)

  1. (Ba1-xCax)(Ti1-y(Zr, Sn, Hf)y)O3 (단, 0≤x≤1, 0≤y≤0.5)로 표시되는 주성분을 포함하고, 복수의 그레인 및 상기 복수의 그레인 사이에 배치되는 그레인 바운더리를 포함하는 유전체층 및 상기 유전체층을 사이에 두고 서로 교대로 적층되는 제1 및 제2 내부 전극을 포함하는 세라믹 바디;
    상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하며,
    상기 유전체층은 3개의 그레인 바운더리가 접하여 배치되는 삼중점 및 상기 삼중점의 내부에 배치되는 Si의 이차상을 포함하고,
    상기 유전체층과 내부 전극의 계면에서의 Si함량의 산포가 1 중량% 이하인 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 그레인 내부의 평균 Si의 함량(a)에 대한 상기 삼중점의 평균 Si 함량(b)의 비율(b/a)은 3 초과 및/또는 6 미만의 범위 내인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 유전체층은 Y, Dy, Ho, Er, Gd, Ce, Nd, Sm, Tb, Eu, Tm, La, Lu 및 Yb 중 하나 이상 원소를 포함하는 제1 부성분을 포함하고,
    상기 유전체층 내부의 제1 부성분이 최대 함량을 가지는 영역은 상기 그레인 바운더리 내에 배치되는 적층 세라믹 전자부품.
  4. 제3항에 있어서,
    상기 유전체층 내부의 제1 부성분이 최대 함량을 가지는 영역은 상기 삼중점 내에 배치되는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 그레인의 평균 입경은 300 nm 이하인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.5 μm 이하인 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 유전체층과 내부 전극의 계면의 Si 이차상의 평균 함량은 0.1 몰% 이하인 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 유전체층과 내부 전극의 계면에 배치되는 Si 이차상의 불검출 영역을 포함하는 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 유전체층은 Mg를 포함하는 제2 부성분을 포함하고,
    상기 유전체층과 내부 전극의 계면의 Mg 이차상의 평균 함량은 0.1 몰% 이하인 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 유전체층 및/또는 내부 전극은 Sn을 포함하고,
    상기 유전체층 및/또는 내부 전극의 내부의 Sn이 최대 함량을 가지는 영역은 상기 유전체층과 내부 전극의 계면에 배치되는 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 제1 내부 전극 및/또는 제2 내부 전극의 평균 두께는 0.5 μm 이하인 적층 세라믹 전자부품.
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