KR20220091649A - 표시장치 - Google Patents

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KR20220091649A
KR20220091649A KR1020200181964A KR20200181964A KR20220091649A KR 20220091649 A KR20220091649 A KR 20220091649A KR 1020200181964 A KR1020200181964 A KR 1020200181964A KR 20200181964 A KR20200181964 A KR 20200181964A KR 20220091649 A KR20220091649 A KR 20220091649A
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sensing
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control circuit
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박상훈
김지훈
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시장치는 활성 영역 및 상기 활성 영역에 인접한 주변 영역을 정의하는 베이스기판; 상기 베이스기판 상에 배치되고, 정전류 회로를 포함하는 회로 소자층, 상기 회로 소자층 상에 배치되고, 구동 전극을 포함한 표시 소자층, 상기 표시 소자층 상에 배치되고, 상기 활성 영역에 중첩하며 상기 구동 전극과 기생 커패시터를 발생하는 감지 전극을 포함하는 입력 감지층, 및 상기 감지 전극 및 상기 정전류 회로와 전기적으로 연결되는 감지 제어회로를 포함하고, 상기 감지 제어회로는 상기 정전류 회로를 제어하여 상기 감지 전극으로부터 입력된 신호에서 상기 기생 커패시터의 커패시턴스에 의해 야기된 성분의 적어도 일부를 제거할 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 터치 성능이 향상된 표시장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치는 영상을 표시하며 외부의 입력을 감지하는 표시모듈 및 윈도우를 포함할 수 있다. 표시모듈은 영상을 표시하는 표시패널과 외부 입력을 감지하는 입력 감지층을 포함할 수 있다.
최근, 커패시턴스형 방식의 입력 감지층이 많이 사용되고 있다. 커패시턴스형 방식은 윈도우 상에 손가락 등의 물체가 접촉하였을 경우에 감지 전극들 간의 커패시턴스(capacitance) 값의 변화를 이용하여 터치 여부를 판단하는 방식이다. 이러한 커패시턴스형 방식은 터치 물체와 입력 감지층의 감지 전극 간의 커패시턴스의 크기를 센싱하는 것이기 때문에, 다양한 노이즈들로부터 안정적인 출력을 얻도록 하는 것이 매우 중요하다.
본 발명은 터치 성능이 향상된 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 활성 영역 및 상기 활성 영역에 인접한 주변 영역을 정의하는 베이스기판; 상기 베이스기판 상에 배치되고, 정전류 회로를 포함하는 회로 소자층, 상기 회로 소자층 상에 배치되고, 구동 전극을 포함한 표시 소자층, 상기 표시 소자층 상에 배치되고, 상기 활성 영역에 중첩하며 상기 구동 전극과 기생 커패시터를 발생하는 감지 전극을 포함하는 입력 감지층, 및 상기 감지 전극 및 상기 정전류 회로와 전기적으로 연결되는 감지 제어회로를 포함하고, 상기 감지 제어회로는 상기 정전류 회로를 제어하여 상기 감지 전극으로부터 입력된 신호에서 상기 기생 커패시터의 커패시턴스에 의해 야기된 성분의 적어도 일부를 제거할 수 있다.
상기 정전류 회로는 상기 주변 영역 상에 배치될 수 있다.
상기 정전류 회로는 제1 게이트, 제1 소스, 및 제1 드레인을 포함하는 제1 트랜지스터를 포함하고, 상기 감지 제어회로는 상기 제1 게이트에 전기적으로 연결된 제1 단자, 상기 제1 소스와 전기적으로 연결된 제2 단자, 및 제1 드레인에 전기적으로 연결된 제3 단자를 포함할 수 있다.
상기 제2 단자는 상기 신호를 상기 정전류 회로에 제공할 수 있다.
상기 감지 제어회로는 상기 제1 단자로 제어 전압을 제공하여 제1 트랜지스터의 온-오프를 제어할 수 있다.
상기 제어 전압은 펄스 폭 변조 방식으로 제공될 수 있다.
상기 감지 제어회로는 그라운드 전극을 더 포함하고, 상기 제3 단자는 상기 그라운드 전극에 전기적으로 연결될 수 있다.
상기 표시 소자층은 전원전압이 제공되는 전원 라인을 더 포함하고, 상기 제3 단자는 상기 전원 라인에 전기적으로 연결될 수 있다.
상기 정전류 회로는 제2 게이트, 제2 소스, 및 제2 드레인을 포함하는 제2 트랜지스터를 더 포함하고, 상기 감지 제어회로는 상기 제2 게이트에 전기적으로 연결되는 제4 단자를 더 포함할 수 있다.
상기 제2 소스는 상기 제2 단자와 전기적으로 연결되고, 상기 제2 드레인은 상기 제3 단자와 전기적으로 연결될 수 있다.
상기 제1 트랜지스터의 액티브 폭 및 상기 제2 트랜지스터의 액티브 폭은 서로 상이할 수 있다.
상기 감지 제어회로는 상기 제4 단자로 제어 전압을 제공하여 제2 트랜지스터의 온-오프를 제어할 수 있다.
상기 감지 제어회로는 상기 감지 전극으로부터 수신한 감지 신호를 근거로 검출 전압을 출력하는 전압 변환부 및 오프셋 커패시터를 포함하는 오프셋 제어부를 포함할 수 있다.
상기 전압 변환부 및 상기 오프셋 제어부는 상기 제2 단자와 전기적으로 연결될 수 있다.
상기 오프셋 제어부는 상기 신호에서 상기 기생 커패시터의 커패시턴스에 의해 야기된 성분의 나머지 중 적어도 일부를 제거할 수 있다.
상기 주변 영역과 인접하고, 상기 감지 전극과 전기적으로 연결된 회로기판을 더 포함하고, 상기 감지 제어회로는 상기 회로기판 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시장치는 표시 영역 및 상기 표시 영역과 인접한 주변 영역이 정의되고, 게이트, 소스, 및 드레인을 포함하는 적어도 하나의 트랜지스터를 포함하는 표시패널, 상기 표시패널 상에 배치되고, 상기 표시 영역에 중첩하며, 상기 표시패널과 기생 커패시터를 발생하는 감지 전극을 포함하는 입력 감지층, 및 상기 감지 전극으로부터 입력된 신호를 수신하고, 상기 게이트에 제어 전압을 출력하는 감지 제어회로를 포함할 수 있다.
상기 적어도 하나의 트랜지스터는 상기 주변 영역에 배치될 수 있다.
상기 감지 제어회로는 그라운드 전극을 더 포함하고, 상기 드레인은 상기 그라운드 전극과 전기적으로 연결될 수 있다.
상기 감지 제어회로는 상기 제어 전압을 이용하여 상기 감지 전극으로부터 입력된 신호에서 상기 기생 커패시터의 커패시턴스에 의해 야기된 성분의 적어도 일부를 제거할 수 있다.
본 발명에 따르면, 감지 제어회로는 감지 전극 및 외부 입력 사이에 제공된 감지 커패시터의 커패시턴스 변화량을 근거로 터치 여부를 판단할 수 있다. 감지 제어회로는 표시패널에 배치된 정전류 회로를 제어하여 입력 감지층으로부터 제공된 신호에서 기생 커패시터의 커패시턴스에 의해 야기된 성분의 적어도 일부를 제거할 수 있다. 터치 발생 전의 신호 대비 터치 발생에 따른 신호의 변화량의 비율이 증가할 수 있다. 감지 제어회로는 감지 커패시터의 커패시턴스 변화량을 용이하게 감지할 수 있다. 외부 입력에 따른 터치 여부 및 터치 위치에 대한 신뢰성이 향상될 수 있다. 따라서, 터치 성능이 향상된 표시장치를 제공할 수 있다.
또한, 본 발명에 따르면, 정전류 회로는 표시모듈의 내부에 배치될 수 있다. 정전류 회로는 표시패널에 배치되어 감지 제어회로의 크기를 감소시킬 수 있다. 회로기판의 크기가 감소될 수 있고, 표시장치의 베젤 영역의 크기가 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널, 연성 기판, 및 감지 제어회로의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 정전류 회로의 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 6b는 본 발명의 일 실시예에 따른 입력 감지층의 센싱 동작에서 발생하는 커패시터들을 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 입력 감지층의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 입력 감지층의 센싱 동작을 도시한 블록도이다.
도 9는 본 발명의 일 실시예에 따른 감지 제어회로 및 입력 감지층의 전기적 연결 관계를 도시한 회로도이다.
도 10은 본 발명의 일 실시예에 따른 감지 제어회로 및 입력 감지층의 전기적 연결 관계를 도시한 회로도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 사시도이고, 도 2는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 1 및 도 2를 참조하면, 표시장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시장치(DD)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 표시장치(DD)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등을 포함할 수 있다. 본 실시예에서 표시장치(DD)는 스마트 폰으로 예시적으로 도시되었다.
표시장치(DD)는 전면(FS)을 통해 영상을 표시할 수 있다. 전면(FS)은 투과 영역(TA) 및 투과 영역(TA)에 인접한 베젤 영역(BZA)을 포함할 수 있다.
전면(FS)은 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면에 평행하게 정의될 수 있다. 전면(FS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향(DR3)이 지시할 수 있다. 본 명세서 내에서 "평면 상에서 보았을 때" 또는 "평면 상에서"의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분될 수 있다. 다만, 이는 예시적인 것으로 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향, 예를 들어 반대 방향으로 변환될 수 있다.
표시장치(DD)는 투과 영역(TA)을 통해 영상을 표시할 수 있다. 상기 영상은 정적 영상과 동적 영상 중 적어도 어느 하나를 포함할 수 있다.
투과 영역(TA)은 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 사각 형상을 가질 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 투과 영역(TA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베젤 영역(BZA)은 투과 영역(TA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 표시장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명에 따른 표시장치(DD)는 전면(FS)을 통해 외부에서 인가되는 사용자의 입력을 감지할 수 있다. 상기 사용자의 입력은 사용자의 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다. 또한, 표시장치(DD)는 전면(FS)에 접촉된 입력은 물론, 근접하거나 인접하는 입력을 감지할 수도 있다.
표시장치(DD)는 윈도우(100), 표시모듈(200), 회로기판(300), 및 외부 케이스(400)를 포함할 수 있다. 윈도우(100)와 외부 케이스(400)는 결합되어 표시장치(DD)의 외관을 정의할 수 있다.
윈도우(100)는 표시모듈(200) 상에 배치되어 표시모듈(200)의 전면(IS)을 커버할 수 있다. 윈도우(100)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(100)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(100)는 다층 또는 단층 구조를 가질 수 있다. 예를 들어, 윈도우(100)는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수도 있다.
윈도우(100)는 외부에 노출되는 전면(FS)을 포함할 수 있다. 표시장치(DD)의 전면(FS)은 실질적으로 윈도우(100)의 전면(FS)에 의해 정의될 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 투과 영역(TA)은 표시모듈(200)에 정의될 활성 영역(AA)에 대응되는 형상을 가질 수 있다. 예를 들어, 투과 영역(TA)은 활성 영역(AA)의 전면(entire surface) 또는 적어도 일부와 중첩한다. 표시모듈(200)의 활성 영역(AA)에 표시되는 영상을 투과 영역(TA)을 통해 외부에서 시인될 수 있다.
베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의할 수 있다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다.
베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 윈도우(100)가 유리 또는 플라스틱 기판으로 제공되는 경우, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 일면 상에 인쇄된 컬러층이거나 증착된 컬러층일 수 있다. 또는, 베젤 영역(BZA)은 유리 또는 플라스틱 기판의 해당 영역을 착색하여 형성될 수 있다.
베젤 영역(BZA)은 표시모듈(200)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 윈도우(100)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.
표시모듈(200)은 영상을 표시하거나 외부에서 인가되는 외부 입력을 감지할 수 있다. 표시모듈(200)은 표시패널(DP) 및 표시패널(DP) 상에 배치된 입력 감지층(ISU)을 포함할 수 있다. 표시패널(DP)은 베이스기판(BS), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 절연층(TFL)을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예를 들어, 표시패널(DP)은 유기발광 표시패널, 퀀텀닷 발광 표시패널, 마이크로 엘이디 표시패널, 또는 나노 엘이디 표시패널을 포함할 수 있다. 상기 유기발광 표시패널의 발광층은 유기발광물질을 포함할 수 있다. 상기 퀀텀닷 발광 표시패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 상기 마이크로 엘이디 표시패널의 발광층은 마이크로 엘이디를 포함할 수 있다. 상기 나노 엘이디 표시패널의 발광층은 나노 엘이디를 포함할 수 있다. 이하 표시패널(DP)은 유기발광 표시패널로 설명된다.
표시패널(DP)은 표시 영역(DP-DA) 및 주변 영역(DP-NDA)을 포함할 수 있다. 표시패널(DP)의 표시 영역(DP-DA)은 활성 영역(AA)에 대응될 수 있고, 주변 영역(DP-NDA)은 주변 영역(NAA)에 대응될 수 있다.
베이스기판(BS)은 합성수지 필름을 포함할 수 있다. 합성수지층은 열 경화성 수지를 포함할 수 있다. 특히, 합성수지층은 폴리이미드계 수지층일 수 있고, 그 재료는 특별히 제한되지 않는다. 합성수지층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. 그 밖에 베이스층은 유리 기판, 금속 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 베이스기판(BS) 상에 배치될 수 있다. 회로 소자층(DP-CL)은 적어도 하나의 중간 절연층과 회로 소자를 포함할 수 있다. 상기 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함할 수 있다. 상기 회로 소자는 신호 라인들 및 화소의 구동 회로 등을 포함할 수 있다.
표시 소자층(DP-OLED)은 회로 소자층(DP-CL) 상에 배치될 수 있다. 표시 소자층(DP-OLED)은 복수 개의 표시 소자들을 포함할 수 있다. 예를 들어, 상기 표시 소자들은 유기발광소자들을 포함할 수 있다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기막을 더 포함할 수 있다.
절연층(TFL)은 표시 소자층(DP-OLED)을 밀봉할 수 있다. 절연층(TFL)은 수분, 산소, 및 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호할 수 있다. 예를 들어, 절연층(TFL)은 적어도 하나의 절연층을 포함할 수 있다. 예를 들어, 절연층(TFL)은 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함할 수 있다. 상기 무기막은 수분 및 산소로부터 표시 소자층(DP-OLED)을 보호할 수 있다. 상기 유기막은 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호할 수 있다.
입력 감지층(ISU)은 표시패널(DP) 상에 직접 배치되어, 외부에서 인가되는 입력을 감지할 수 있다. 상기 입력은 사용자의 입력을 포함할 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 배치되지 않는 것을 의미한다. 본 실시예에서 입력 감지층(ISU)은 표시패널(DP)과 연속 공정에 의해 제조될 수 있다.
표시모듈(200)의 전면(FS)은 활성 영역(AA) 및 주변 영역(NAA)을 포함할 수 있다. 활성 영역(AA)은 영상이 표시되는 표시 영역이며, 동시에 외부 입력이 감지되는 감지 영역일 수 있다. 투과 영역(TA)은 활성 영역(AA)의 전면 또는 적어도 일부와 중첩할 수 있다. 사용자는 투과 영역(TA)을 통해 영상을 시인하거나, 외부 입력을 제공할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 활성 영역(AA) 내에서 영상이 표시되는 영역과 외부 입력이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 활성 영역(AA)에 인접할 수 있다. 주변 영역(NAA)은 활성 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 활성 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.
주변 영역(NAA)에는 활성 영역(AA)에 전기적 신호를 제공하는 각종 신호 라인들이나 패드들(PD), 또는 전자 소자 등이 배치될 수 있다. 주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되어 외부에서 시인되지 않을 수 있다.
본 실시예에서 표시모듈(200)은 활성 영역(AA) 및 주변 영역(NAA)이 윈도우(100)를 향하는 평탄한 상태로 조립될 수 있다. 다만, 이는 예시적으로 도시한 것으로 본 발명의 일 실시예에 따른 표시모듈(200) 중 주변 영역(NAA)의 일부는 휘어질 수도 있다. 이 때, 주변 영역(NAA) 중 일부는 표시장치(DD)의 배면을 향하게 되어 표시장치(DD)의 전면에서의 베젤 영역(BZA)이 감소될 수 있다. 또는, 표시모듈(200)은 활성 영역(AA)의 일부도 휘어진 상태로 조립될 수도 있다. 또는, 본 발명의 일 실시예에 따른 표시모듈(200)에 있어서 주변 영역(NAA)은 생략될 수도 있다.
회로기판(300)은 표시모듈(200)에 연결될 수 있다. 회로기판(300)은 연성 기판(CF), 메인 기판(MB), 및 감지 제어회로(TIC)를 포함할 수 있다. 연성 기판(CF)은 절연 필름 및 절연 필름 상에 실장된 도전 배선들을 포함할 수 있다. 상기 도전 배선들은 패드들(PD)에 접속되어 회로기판(300) 및 표시모듈(200)을 전기적으로 연결할 수 있다.
연성 기판(CF)은 휘어진 상태로 조립될 수 있다. 이에 따라 메인 기판(MB)은 표시모듈(200)의 배면에 배치되어 외부 케이스(400)가 제공하는 공간 내에 수용될 수 있다.
감지 제어회로(TIC)는 연성 기판(CF) 상에 배치될 수 있다. 감지 제어회로(TIC)는 패드들(PD) 중 일부에 전기적으로 연결된 단자들을 포함할 수 있다. 상기 단자들에 대해서는 후술된다. 감지 제어회로(TIC)는 입력 감지층(ISU)의 동작을 제어하는 검출 신호를 입력 감지층(ISU)에 제공하거나, 입력 감지층(ISU)으로부터 외부 입력을 감지하는 감지 신호를 수신하는 회로일 수 있다. 한편, 본 발명의 일 실시예에서 연성 기판(CF)은 생략될 수도 있으며, 이 때, 메인 기판(MB)은 표시모듈(200)에 직접 접속될 수도 있다. 이 경우, 감지 제어회로(TIC)는 메인 기판(MB) 상에 배치될 수도 있다.
표시모듈(200)은 표시패널(DP)의 동작을 제어하는 구동 제어회로(DIC, 도 3 참조)를 더 포함할 수 있다. 구동 제어회로(DIC, 도 3 참조)에 대해서는 후술된다.
메인 기판(MB)은 신호 라인들 및 전자 소자들을 포함할 수 있다. 상기 전자 소자들은 신호 라인들에 접속되어 표시모듈(200)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시패널, 연성 기판, 및 감지 제어회로의 평면도이다.
도 3을 참조하면, 표시패널(DP)에는 표시 영역(DP-DA) 및 표시 영역(DP-DA)과 인접한 주변 영역(DP-NDA)이 정의될 수 있다. 표시 영역(DP-DA)은 영상이 표시되는 영역일 수 있다. 표시 영역(DP-DA)에는 복수의 화소들(PX)이 배치될 수 있다. 주변 영역(DP-NDA)은 구동 회로나 구동 배선 등이 배치되는 영역일 수 있다.
표시패널(DP)은 베이스기판(BS), 복수의 화소들(PX), 복수의 신호 배선들(GL, DL, PL, EL), 복수의 표시 패드들(DPD), 복수의 감지 패드들(PDT), 정전류 회로(CC), 및 복수의 패드들(PD1, PD2, PD3)을 포함할 수 있다.
복수의 화소들(PX) 각각은 주요색(primary color) 중 하나 또는 혼합색 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 또는 블루를 포함할 수 있다. 상기 혼합색은 화이트, 옐로우, 시안, 또는 마젠타 등 다양한 색상을 포함할 수 있다. 다만, 화소들(PX) 각각이 표시하는 색상이 이에 제한되는 것은 아니다.
복수의 신호 배선들(GL, DL, PL, EL)은 베이스기판(BS) 상에 배치될 수 있다. 복수의 신호 배선들(GL, DL, PL, EL)은 복수의 화소들(PX)에 연결되어 복수의 화소들(PX)에 전기적 신호를 전달할 수 있다. 복수의 신호 배선들(GL, DL, PL, EL)은 복수의 스캔 배선들(GL), 복수의 데이터 배선들(DL), 복수의 전원 라인들(PL), 및 복수의 발광 제어 배선들(EL)을 포함할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 복수의 신호 배선들(GL, DL, PL, EL)의 구성은 이에 제한되지 않는다. 예를 들어, 본 발명의 일 실시예에 따른 복수의 신호 배선들(GL, DL, PL, EL)은 초기화 전압 배선을 더 포함할 수도 있다.
전원 패턴(VDD)은 주변 영역(DP-NDA)에 배치될 수 있다. 전원 패턴(VDD)은 복수의 전원 라인들(PL)과 접속될 수 있다. 복수의 화소들(PX) 각각은 전원 라인(PL)이 제공하는 전원전압(ELVDD)을 수신할 수 있다.
복수의 표시 패드들(DPD)은 주변 영역(DP-NDA)에 배치될 수 있다. 복수의 표시 패드들(DPD)은 제1 패드(P1) 및 제2 패드(P2)를 포함할 수 있다. 제1 패드(P1)은 복수로 제공될 수 있다. 복수의 제1 패드들(P1)은 복수의 데이터 배선들(DL)에 각각 연결될 수 있다. 제2 패드(P2)는 전원 패턴(VDD)에 연결되어 복수의 전원 라인들(PL)과 전기적으로 연결될 수 있다. 표시패널(DP)은 복수의 표시 패드들(DPD)을 통해 외부로부터 제공된 전기적 신호들을 복수의 화소들(PX)에 제공할 수 있다. 한편, 복수의 표시 패드들(DPD)은 제1 패드(P1) 및 제2 패드(P2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 제한되지 않는다.
구동 제어회로(DIC)는 주변 영역(DP-NDA)에 실장될 수 있다. 구동 제어회로(DIC)는 칩 형태의 타이밍 제어 회로일 수 있다. 복수의 데이터 배선들(DL)은 구동 제어회로(DIC)를 거쳐 복수의 제1 패드들(P1)에 각각 전기적으로 연결될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 구동 제어회로(DIC)는 표시패널(DP)과는 별개의 필름 상에 실장될 수도 있다. 구동 제어회로(DIC)는 상기 필름을 통해 복수의 표시 패드들(DPD)과 전기적으로 연결될 수 있다.
복수의 감지 패드들(PDT)은 주변 영역(DP-NDA)에 배치될 수 있다. 복수의 감지 패드들(PDT)은 입력 감지층(ISU, 도 2 참조)의 복수의 감지 전극들과 각각 전기적으로 연결될 수 있다. 복수의 감지 패드들(PDT)은 복수의 제1 감지 패드들(TD1) 및 복수의 제2 감지 패드들(TD2)을 포함할 수 있다.
정전류 회로(CC)는 주변 영역(DP-NDA)에 배치될 수 있다. 정전류 회로(CC)는 제1 트랜지스터를 포함할 수 있다. 상기 제1 트랜지스터는 제1 게이트(GT), 제1 소스(SC), 및 제1 드레인(DR)을 포함할 수 있다.
복수의 패드들(PD1, PD2, PD3)은 주변 영역(DP-NDA)에 배치될 수 있다. 복수의 패드들(PD1, PD2, PD3)은 정전류 회로(CC)와 전기적으로 연결될 수 있다. 복수의 패드들(PD1, PD2, PD3)은 제1 패드(PD1), 제2 패드(PD2), 및 제3 패드(PD3)를 포함할 수 있다. 제1 패드(PD1)는 제1 소스(SC)에 전기적으로 연결될 수 있다. 제2 패드(PD2)는 제1 게이트(GT)에 전기적으로 연결될 수 있다. 제3 패드(PD3)는 제1 드레인(DR)에 전기적으로 연결될 수 있다.
복수의 패드들(PD, 도 1 참조)은 복수의 표시 패드들(DPD), 복수의 감지 패드들(PDT), 및 복수의 패드들(PD1, PD2, PD3)을 포함할 수 있다. 연성 기판(CF)은 복수의 패드들(PD, 도 1 참조) 상에 배치될 수 있다. 연성 기판(CF)은 복수의 패드들(PD, 도 1 참조)과 전기적으로 연결될 수 있다.
감지 제어회로(TIC)는 연성 기판(CF) 상에 배치될 수 있다. 감지 제어회로(TIC)는 제1 단자(TM1), 제2 단자(TM2), 및 제3 단자(TM3)를 포함할 수 있다.
제1 단자(TM1)는 제2 패드(PD2)를 통해 제1 게이트(GT)와 전기적으로 연결될 수 있다. 제2 단자(TM2)는 제1 패드(PD1)를 통해 제1 소스(SC)와 전기적으로 연결될 수 있다. 제3 단자(TM3)는 제3 패드(PD3)를 통해 제1 드레인(DR)과 전기적으로 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 4를 참조하면, 표시패널(DP)은 베이스기판(BS), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 절연층(TFL)을 포함할 수 있다. 표시패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 인해 절연층, 반도체층, 및 도전층을 형성할 수 있다. 이후, 포토리소그래피의 방식으로 절연층, 반도체층, 및 도전층을 선택적으로 패터닝할 수 있다. 이러한 방식으로 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인 등을 형성할 수 있다. 베이스기판(BS)은 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)을 지지할 수 있다.
베이스기판(BS)은 합성 수지층을 포함할 수 있다. 합성 수지층은 열 경화성 수지를 포함할 수 있다. 베이스기판(BS)은 다층 구조를 가질 수 있다. 예를 들어, 베이스기판(BS)은 제1 합성 수지층, 상기 제1 합성 수지층 위에 배치된 실리콘 옥사이드(SiOx)층, 상기 실리콘 옥사이드층 위에 배치된 아몰퍼스 실리콘(a-Si)층, 및 상기 아몰퍼스 실리콘층 위에 배치된 제2 합성 수지층을 포함할 수 있다. 상기 실리콘 옥사이드층 및 상기 아몰퍼스 실리콘층은 베이스 배리어층이라 지칭될 수 있다.
상기 제1 및 제2 합성 수지층들 각각은 폴리이미드(polyimide)계 수지를 포함하는 것일 수 있다. 또한, 상기 제1 및 제2 합성 수지층들 각각은 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다. 그 밖에 베이스기판(BS)은 유리 기판, 또는 유/무기 복합 재료 기판 등을 포함할 수 있다.
베이스기판(BS)의 상면에 적어도 하나의 무기층이 배치될 수 있다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 무기층은 다층으로 형성될 수 있다. 다층의 무기층들은 배리어층 및/또는 버퍼층을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다.
버퍼층(BFL)은 베이스기판(BS)과 반도체 패턴 사이의 결합력을 향상시킨다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.
도 4는 일부의 반도체 패턴을 도시한 것일 뿐이고, 평면 상에서 화소(PX)의 다른 영역에 반도체 패턴이 더 배치될 수도 있다. 반도체 패턴은 복수 개의 화소들(PX)에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입 트랜지스터는 P형 도판트로 도핑된 도핑 영역을 포함하고, N타입 트랜지스터는 N형 도판트로 도핑된 도핑 영역을 포함할 수 있다. 제2 영역은 비도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑될 수 있다.
제1 영역의 전도성은 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호 라인일 수 있다.
복수의 화소들(PX, 도 3 참조) 각각은 각각은 7 개의 트랜지스터들, 하나의 커패시터, 및 발광 소자를 포함하는 등가 회로를 가질 수 있으며, 화소의 등가 회로도는 다양한 형태로 변형될 수 있다. 도 4에서는 복수의 화소들(PX, 도 3 참조) 각각에 포함되는 하나의 트랜지스터(T1) 및 발광 소자(OLED)를 예시적으로 도시하였다. 트랜지스터(T1)의 소스(S1), 액티브(A1 또는 액티브 영역), 드레인(D1)은 반도체 패턴으로부터 형성될 수 있다. 소스(S1) 및 드레인(D1)은 단면 상에서 액티브(A1)로부터 서로 반대 방향으로 연장될 수 있다. 도 4에는 반도체 패턴으로부터 형성된 연결 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 연결 신호 라인(SCL)은 평면 상에서 트랜지스터(T1)의 드레인(D1)에 연결될 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치된다. 제1 절연층(10)은 복수 개의 화소들(PX)에 공통으로 중첩하며, 반도체 패턴을 커버한다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있다.
제1 절연층(10) 상에 게이트(G1)가 배치된다. 게이트(G1)는 금속패턴의 일부일 수 있다. 게이트(G1)는 액티브(A1)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(G1)는 마스크와 같다.
제1 절연층(10) 상에 게이트(G1)를 커버하는 제2 절연층(20)이 배치된다. 제2 절연층(20)은 화소들(PX)에 공통으로 중첩한다. 제2 절연층(20)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(20)은 단층의 실리콘옥사이드층일 수 있다.
제2 절연층(20) 상에 상부 전극(UE)이 배치될 수 있다. 상부 전극(UE)은 트랜지스터(T1)의 게이트(G1)와 중첩할 수 있다. 상부 전극(UE)은 금속 패턴의 일부분일 수 있다. 게이트(G1)의 일부분과 그에 중첩하는 상부 전극(UE)은 커패시터를 정의할 수 있다.
제2 절연층(20) 상에 상부 전극(UE)을 커버하는 제3 절연층(30)이 배치된다. 본 실시 예에서 제3 절연층(30)은 단층의 실리콘옥사이드층일 수 있다. 제3 절연층(30) 상에 제1 연결 전극(CNE1)이 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 내지 제3 절연층(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 연결 신호 라인(SCL)에 접속될 수 있다.
제3 절연층(30) 상에 제1 연결 전극(CNE1)을 커버하는 제4 절연층(40)이 배치된다. 제4 절연층(40)은 단층의 실리콘옥사이드층일 수 있다. 제4 절연층(40) 상에 제5 절연층(50)이 배치된다. 제5 절연층(50)은 유기층일 수 있다. 제5 절연층(50) 상에 제2 연결 전극(CNE2)이 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(40) 및 제5 절연층(50)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.
제5 절연층(50) 상에 제2 연결 전극(CNE2)을 커버하는 제6 절연층(60)이 배치된다. 제6 절연층(60)은 유기층일 수 있다.
발광 소자(OLED)는 제1 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE)을 포함한다.
제1 전극(AE)은 제6 절연층(60) 상에 배치된다. 제1 전극(AE)은 제6 절연층(60)을 관통하는 컨택홀(CNT-3)을 통해 제2 연결 전극(CNE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
표시 영역(DA)은 화소 영역(PXA)과 화소 영역(PXA)에 인접한 차광 영역(NPXA)을 포함할 수 있다. 차광 영역(NPXA)은 화소 영역(PXA)을 에워쌀 수 있다. 본 실시예에서 화소 영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다.
정공 제어층(HCL)은 화소 영역(PXA)과 차광 영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들(PX)에 공통적으로 배치된다.
제2 전극(CE) 상에 절연층(TFL)이 배치된다. 제2 전극(CE)은 구동 전극 또는 공통 전극으로 지칭될 수 있다. 본 발명에 따르면, 절연층(TFL)은 복수 개의 박막들을 포함할 수 있다. 예컨대, 도시되지 않았지만, 절연층(TFL) 무기층 및 유기층이 적층된 구조를 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 정전류 회로의 단면도이다. 도 5를 설명함에 있어서 도 4를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 5를 참조하면, 정전류 회로(CC)는 제1 트랜지스터(TR)를 포함할 수 있다. 제1 트랜지스터(TR)는 제1 게이트(GT), 제1 소스(SC), 제1 액티브(AC), 및 제1 드레인(DR)을 포함할 수 있다.
제1 소스(SC), 제1 액티브(AC), 및 제1 드레인(DR)은 버퍼층(BFL) 상에 배치될 수 있다. 제1 소스(SC) 및 제1 드레인(DR)은 단면 상에서 제1 액티브(AC)로부터 서로 반대 방향으로 연장될 수 있다.
제1 게이트(GT)는 제1 절연층(10) 상에 배치될 수 있다. 제1 게이트(GT)는 금속 패턴의 일부일 수 있다. 제1 게이트(GT)는 제1 액티브(AC)에 중첩할 수 있다. 반도체 패턴을 도핑하는 공정에서 제1 게이트(GT)는 마스크와 같다. 제2 절연층(20)은 제1 게이트(GT)를 커버할 수 있다.
도 6a는 본 발명의 일 실시예에 따른 표시모듈의 단면도이고, 도 6b는 본 발명의 일 실시예에 따른 입력 감지층의 센싱 동작에서 발생하는 커패시터들을 도시한 도면이다.
도 6a 및 도 6b를 참조하면, 입력 감지층(ISU)은 제1 감지 절연층(IS-IL1), 제1 도전층(IS-CL1), 제2 감지 절연층(IS-IL2), 제2 도전층(IS-CL2), 및 제3 감지 절연층(IS-IL3)을 포함할 수 있다. 제1 감지 절연층(IS-IL1)은 절연층(TFL) 상에 직접 배치될 수 있다. 다만, 본 발명의 기술적 사상은 이에 한정되지 않으며, 제1 감지 절연층(IS-IL1)은 생략될 수도 있으며, 이 경우, 제1 도전층(IS-CL1)이 절연층(TFL) 상에 직접 배치될 수 있다.
제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 다층 구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2 이상을 포함할 수 있다. 다층 구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다.
투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 예컨대, 제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 3층의 금속층 구조인 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 상대적으로 내구성이 높고 반사율이 낮은 금속을 외층에, 전기전도율이 높은 금속을 내층에 적용할 수 있다.
본 발명에 따르면, 제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 외부 입력(TC)을 감지하기 위한 감지 전극을 포함할 수 있다. 예를 들어, 제1 도전층(IS-CL1)은 연결 감지 전극을 포함하고, 제2 도전층(IS-CL2)은 평면상에서 서로 이격된 제1 감지 전극 및 제2 감지 전극을 포함할 수 있다. 상기 연결 감지 전극은 상기 제1 감지 전극 및 상기 제2 감지 전극 중 어느 하나에 전기적으로 연결될 수 있다.
제1 감지 절연층(IS-IL1) 내지 제3 감지 절연층(IS-IL3) 각각은 무기막 또는 유기막을 포함할 수 있다. 본 실시예에서 제1 감지 절연층(IS-IL1)은 무기막일 수 있다. 다만, 이에 한정되지 않으며, 제1 감지 절연층(IS-IL1) 및 제2 감지 절연층(IS-IL2)이 무기막으로 제공되고, 제3 감지 절연층(IS-IL3)이 유기막으로 제공될 수 있다.
입력 감지층(ISU)은 표시패널(DP)의 제2 전극(CE)과 제3 방향(DR3)에서 소정 간격을 두고 이격 배치될 수 있다. 제2 전극(CE)은 도 2에 도시된 표시 소자층(DP-OLED)의 발광 소자(OLED)에 포함될 수 있다. 이하 제2 전극(CE)은 구동 전극(CE)으로 설명된다.
입력 감지층(ISU)의 도전층들(IS-CL1, IS-CL2) 및 구동 전극(CE) 사이에 기생 커패시터(Cb)가 형성될 수 있다. 터치 발생 전의 신호는 기준값을 가질 수 있다. 상기 기준값은 신호에서 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분일 수 있다.
또한, 외부 입력(TC)이 입력 감지층(ISU)에 접촉 또는 근접 시에, 외부 입력(TC) 및 입력 감지층(ISU) 간의 전압 차이에 의해 외부 입력(TC) 및 입력 감지층(ISU) 사이에 감지 커패시터(Ct)가 형성될 수 있다. 감지 제어회로(TIC, 도1 참조)는 감지 커패시터(Ct)의 커패시턴스의 변화량을 근거로 외부 입력(TC)에 대한 터치 여부 및 터치 위치를 판단할 수 있다. 외부 입력(TC)은 도 1에서 설명된 윈도우(100) 의 전면(FS)을 통해 접촉 또는 근접할 수 있다.
기생 커패시터(Cb)는 감지 커패시터(Ct)의 커패시턴스에 상응하는 커패시턴스를 가질 수 있다. 그 결과 감지 전극에서 센싱되는 신호의 기준값이 상승하여 상기 신호의 기준값에 대한 감지 커패시터(Ct)의 커패시턴스 변화량에 의해 야기된 성분의 비율이 감소될 수 있다. 감지 제어회로(TIC, 도 1 참조)는 감지 커패시터(Ct)의 커패시턴스 변화량을 노이즈로 인식하거나, 인식하지 못하여 터치 좌표를 감지하기 못하는 오동작이 발생될 수 있다. 하지만, 본 발명에 따르면, 감지 제어회로(TIC, 도 1 참조)는 정전류 회로(CC, 도 3 참조)를 제어하여 감지 전극에서 센싱되는 신호에서 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분의 적어도 일부를 제거할 수 있다. 즉, 정전류 회로(CC, 도 3 참조)에 의해 감지 전극에서 센싱되는 상기 신호의 기준값이 감소될 수 있다. 상기 신호의 기준값에 대한 감지 커패시터(Ct)의 커패시턴스 변화량에 의해 야기된 성분의 비율이 증가할 수 있다. 감지 제어회로(TIC, 도 1 참조)는 감지 커패시터(Ct)의 커패시턴스 변화량을 용이하게 감지할 수 있다. 외부 입력(TC)에 따른 터치 여부 및 터치 위치에 대한 신뢰성이 향상될 수 있다. 따라서, 터치 성능이 향상된 표시장치(DD, 도 1 참조)를 제공할 수 있다.
도 7은 본 발명의 일 실시예에 따른 입력 감지층의 평면도이다.
도 7을 참조하면, 입력 감지층(ISU)은 활성 영역(AR) 및 활성 영역(AR)에 인접한 주변 영역(NAR)을 포함할 수 있다. 활성 영역(AR)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 활성 영역(AR)은 입력을 감지하는 영역일 수 있다. 활성 영역(AR)은 표시모듈(200)의 활성 영역(AA)에 중첩할 수 있다. 주변 영역(NAR)은 표시모듈(200)은 주변 영역(NAA)에 중첩할 수 있다.
입력 감지층(ISU)은 제1 감지 절연층(IS-IL1), 복수의 감지 전극들(SP), 복수의 감지 라인들(TL1, TL2)을 포함할 수 있다. 복수의 제1 감지 전극들(TE1) 및 복수의 제2 감지 전극들(TE2)은 활성 영역(AR)에 배치되고, 복수의 감지 라인들(TL1, TL2)은 주변 영역(NAR)에 배치될 수 있다.
제1 감지 절연층(IS-IL1)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 실리콘 옥사이드 중 어느 하나를 포함하는 무기층일 수 있다. 또는 제1 감지 절연층(IS-IL1)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수 있다. 제1 감지 절연층(IS-IL1)은 표시패널(DP, 도 3 참조) 위에 직접 형성될 수 있다. 또는 제1 감지 절연층(IS-IL1)은 표시패널(DP, 도 3 참조)과 접착 부재를 통해 서로 결합될 수 있다.
복수의 감지 전극들(SP)은 복수의 제1 감지 전극들(TE1) 및 복수의 제2 감지 전극들(TE2)을 포함할 수 있다. 입력 감지층(ISU)은 복수의 제1 감지 전극들(TE1) 및 복수의 제2 감지 전극들(TE2) 사이의 정전 용량의 변화를 통해 외부 입력에 대한 정보를 획득할 수 있다.
복수의 제1 감지 전극들(TE1) 각각은 제1 방향(DR1)을 따라 연장되고, 복수의 제1 감지 전극들(TE1)은 제2 방향(DR2)을 따라 배열될 수 있다. 복수의 제1 감지 전극들(TE1) 각각은 복수의 제1 부분들(SP1) 및 복수의 제2 부분들(BSP1)을 포함할 수 있다. 복수의 제2 부분들(BSP1) 각각은 서로 인접한 2 개의 제1 부분들(SP1)을 전기적으로 연결할 수 있다. 복수의 제1 부분들(SP1) 및 복수의 제2 부분들(BSP1)은 메쉬 구조를 가질 수 있다. 복수의 제1 부분들(SP1)은 복수의 제1 감지부들(SP1)로 지칭될 수 있다. 복수의 제2 부분들(BSP1)은 복수의 제1 연결부들(BSP1)로 지칭될 수 있다.
복수의 제2 감지 전극들(TE2) 각각은 제2 방향(DR2)을 따라 연장되고, 복수의 제2 감지 전극들(TE2)은 제1 방향(DR1)을 따라 배열될 수 있다. 복수의 제2 감지 전극들(TE2) 각각은 복수의 감지 패턴들(SP2) 및 복수의 브릿지 패턴들(BSP2)을 포함할 수 있다. 복수의 브릿지 패턴들(BSP2) 각각은 서로 인접한 2 개의 감지 패턴들(SP2)을 전기적으로 연결할 수 있다. 복수의 감지 패턴들(SP2)은 메쉬 구조를 가질 수 있다. 복수의 감지 패턴들(SP2)은 복수의 제2 감지부들(SP2)로 지칭될 수 있다. 복수의 브릿지 패턴들(BSP2)은 복수의 제2 연결부들(BSP2)로 지칭될 수 있다.
복수의 제2 부분들(BSP1)은 복수의 브릿지 패턴들(BSP2)과 상이한 층에 배치될 수 있다. 복수의 브릿지 패턴들(BSP2)은 복수의 제1 감지 전극들(TE1)과 절연 교차될 수 있다. 예를 들어, 복수의 제2 부분들(BSP1)은 복수의 브릿지 패턴들(BSP2)과 각각 절연 교차될 수 있다.
복수의 감지 라인들(TL1, TL2)은 복수의 제1 감지 라인들(TL1) 및 복수의 제2 감지 라인들(TL2)을 포함할 수 있다. 복수의 제1 감지 라인들(TL1)은 복수의 제1 감지 전극들(TE1)에 각각 전기적으로 연결될 수 있다. 복수의 제2 감지 라인들(TL2)은 복수의 제2 감지 전극들(TE2)에 각각 전기적으로 연결될 수 있다.
복수의 제1 감지 라인들(TL1)은 컨택홀들을 통해 복수의 제1 감지 패드들(TD1, 도 3 참조)에 각각 전기적으로 연결될 수 있다. 복수의 제2 감지 라인들(TL2)은 컨택홀들을 통해 복수의 제2 감지 패드들(TD2, 도 3 참조)에 각각 전기적으로 연결될 수 있다.
도 8은 본 발명의 일 실시예에 따른 입력 감지층의 센싱 동작을 도시한 블록도이다.
도 8을 참조하면, 감지 제어회로(TIC)는 출력 노드(NP)를 통해 표시패널(DP) 및 입력 감지층(ISU)에 전기적으로 연결될 수 있다. 표시패널(DP)의 구동 전극(CE) 및 입력 감지층(ISU)의 감지 전극들(SP) 사이에 기생 커패시터(Cb)가 형성될 수 있다. 기생 커패시터(Cb)는 출력 노드(NP)에 전기적으로 연결될 수 있다.
또한, 도 1에 도시된 표시장치(DD, 도 1 참조)의 전면(FS, 도 1 참조)에 접촉되거나 인접한 외부 입력(TC) 및 감지 전극들(SP) 사이에 감지 커패시터(Ct)가 형성될 수 있다. 감지 커패시터(Ct)는 출력 노드(NP)에 전기적으로 연결될 수 있다.
감지 제어회로(TIC)는 감지 전극(SP)으로부터 신호(SG)를 수신할 수 있다. 신호(SG)는 기생 커패시터(Cb)의 커패시턴스 및 감지 커패시터(Ct)의 커패시턴스를 포함할 수 있다.
표시패널(DP)은 정전류 회로(CC)를 포함할 수 있다. 정전류 회로(CC)는 출력 노드(NP)를 통해 감지 제어회로(TIC)와 전기적으로 연결될 수 있다. 감지 제어회로(TIC)는 정전류 회로(CC)를 제어하여 감지 전극(SP)으로부터 입력된 신호(SG)에서 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분의 적어도 일부를 제거할 수 있다.
정전류 회로(CC)는 제1 트랜지스터를 포함할 수 있다. 제1 트랜지스터는 제1 게이트(GT), 제1 소스(SC), 및 제1 드레인(DR)을 포함할 수 있다. 제1 소스(SC)는 제2 단자(TM2, 도 3 참조)를 통해 감지 전극(SP)이 센싱한 신호(SG)를 입력 받을 수 있다.
감지 제어회로(TIC)는 제어 신호부(CS), 그라운드 전극(GD), 오프셋 제어부(OFP), 및 전압 변환부(VCP)를 포함할 수 있다.
제어 신호부(CS)는 제1 단자(TM1, 도 3 참조)를 통해 제1 게이트(GT)와 전기적으로 연결될 수 있다. 제어 신호부(CS)는 제1 게이트(GT)에 제어 전압(CV)을 제공할 수 있다.
제어 신호부(CS)는 제어 전압(CV)을 이용하여 상기 제1 트랜지스터의 온-오프를 제어할 수 있다. 제어 전압(CV)은 펄스 폭 변조 방식으로 제공될 수 있다. 제어 신호부(CS)는 상기 제1 트랜지스터의 온 동작되는 시간을 제어할 수 있다.
그라운드 전극(GD)은 제3 단자(TM3, 도 3 참조)를 통해 제1 드레인(DR)과 전기적으로 연결될 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제1 드레인(DR)의 연결 관계는 정전압을 제공하는 구성이면 제한되지 않는다. 예를 들어, 제1 드레인(DR)은 전원 라인(PL, 도 3 참조)에 전기적으로 연결될 수 있고, 제1 드레인(DR)에는 전원전압(ELVDD)이 제공될 수도 있다.
상기 제1 트랜지스터는 제어 전압(CV)에 의해 온 동작되어 제1 전류(CI)가 흐를 수 있다.
정전류 회로(CC)는 제1 전류(CI)를 근거로 기생 커패시터(Cb)의 커패시턴스에 충전된 전하량에 대응하는 전하를 그라운드 전극(GD)으로 방전시킬 수 있다. 방전된 상기 전하에 의해 신호(SG)에 포함된 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분의 적어도 일부가 제거할 수 있다.
본 발명에 따르면, 감지 제어회로(TIC)는 정전류 회로(CC)를 제어하여 감지 전극(SP)으로부터 입력된 신호(SG)에서 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분의 적어도 일부를 제거할 수 있다. 정전류 회로(CC)에 의해 감지 전극(SP)에서 센싱되는 신호(SG)의 기준값이 감소될 수 있다. 출력 노드(NP)로 입력되는 신호의 기준값에 대한 감지 커패시터(Ct)의 커패시턴스 변화량에 의해 야기된 성분의 비율이 증가할 수 있다. 감지 제어회로(TIC)는 감지 커패시터(Ct)의 커패시턴스 변화량을 용이하게 감지할 수 있다. 외부 입력(TC)에 따른 터치 여부 및 터치 위치에 대한 신뢰성이 향상될 수 있다. 따라서, 터치 성능이 향상된 표시장치(DD, 도 1 참조)를 제공할 수 있다.
오프셋 제어부(OFP)는 출력 노드(NP)에 전기적으로 연결되어, 출력 노드(NP)로 입력되는 신호의 기준값을 제어할 수 있다. 예를 들어, 오프셋 제어부(OFP)는 출력 노드(NP)에 인가된 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분 중 적어도 일부를 제거할 수 있다. 즉, 출력 노드(NP)에 인가된 신호의 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분은 정전류 회로(CC) 외에 오프셋 제어부(OFP)에 의해 추가적으로 제거될 수 있다.
오프셋 제어부(OFP)는 보조 커패시터부(Cx-P) 및 보조 커패시터부(Cx-P)의 동작을 제어하는 스위치부(ST-P)를 포함할 수 있다. 보조 커패시터부(Cx-P)에 의해 발생된 오프셋 커패시터의 커패시턴스로 인해, 출력 노드(NP)에 인가되는 신호의 기준값이 변화될 수 있다.
전압 변환부(VCP)는 출력 노드(NP)에 전기적으로 연결되며, 출력 노드(NP)를 통해 입력된 신호의 커패시턴스의 변화량을 센싱하여 검출 전압(Vop)으로 출력할 수 있다.
본 발명에 따르면, 감지 제어회로(TIC)는 출력 노드(NP)를 통해 신호를 입력 받을 수 있다. 정전류 회로(CC)는 감지 전극(SP)이 센싱한 신호(SG)에서 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분 중 일부를 제거할 수 있다. 보조 커패시터부(Cx-P)의 오프셋 커패시터는 정전류 회로(CC)에 의해 처리된 신호에서 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분 중 나머지 일부를 추가적으로 제거할 수 있다. 따라서, 출력 노드(NP)로 입력되는 신호의 기준값에 대한 감지 커패시터(Ct)의 커패시턴스 변화량에 의해 야기된 성분의 비율이 증가할 수 있다. 감지 제어회로(TIC)는 감지 커패시터(Ct)의 커패시턴스 변화량을 용이하게 감지할 수 있다. 외부 입력(TC)에 따른 터치 여부 및 터치 위치에 대한 신뢰성이 향상될 수 있다. 따라서, 터치 성능이 향상된 표시장치(DD, 도 1 참조)를 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 감지 제어회로 및 입력 감지층의 전기적 연결 관계를 도시한 회로도이다.
도 8 및 도 9를 참조하면, 기생 커패시터(Cb, 도 8 참조)는 제1 감지 전극(TE1, 도 7 참조)의 제1 감지부(SP1) 및 구동 전극(CE) 사이의 제1 기생 커패시터(Cb-1) 및 제2 감지 전극(TE2, 도 7 참조)의 제2 감지부(SP2) 및 구동 전극(CE) 사이의 제2 기생 커패시터(Cb-2)를 포함할 수 있다.
또한, 외부 입력(TC)에 따라 해당 지점의 제1 감지부(SP1) 및 제2 감지부(SP2) 사이에 정의된 상호 커패시터(Cm)의 커패시턴스에 변화가 발생할 수 있다. 외부 입력(TC)에 따라 외부 입력(TC) 및 감지 전극들(SP) 사이에 감지 커패시터(Ct)가 형성될 수 있다. 감지 커패시터(Ct)는 외부 입력(TC) 및 제1 감지부(SP1) 사이에 형성되는 제1 감지 커패시터 및 외부 입력(TC) 및 제2 감지부(SP2) 사이에 형성되는 제2 감지 커패시터를 포함할 수 있다.
외부 입력(TC)이 근접할 경우, 신호(SG)에는 제1 감지 커패시터 및 제2 감지 커패시터 각각의 커패시턴스에 의해 야기된 성분이 제공될 수 있다.
본 발명에 따르면, 정전류 회로(CC)는 표시모듈(DM)의 내부(DM-A)에 배치될 수 있다. 정전류 회로(CC)는 표시패널(DP)에 배치되어 감지 제어회로(TIC)의 크기를 감소시킬 수 있다. 회로기판(300, 도 1 참조)의 크기가 감소될 수 있고, 표시장치(DD, 도 1 참조)의 베젤 영역(BZA, 도 1 참조)의 크기가 감소될 수 있다.
정전류 회로(CC)는 제어 전압(CV)을 수신하여 온-오프될 수 있다. 정전류 회로(CC)는 온 상태에서 제1 전류(CI)가 흐를 수 있다. 정전류 회로(CC)는 제1 전류(CI)를 통해 신호(SG)의 전하 중 적어도 일부를 그라운드 전극(GD)으로 이동시킬 수 있다. 감지 제어회로(TIC)는 정전류 회로(CC)를 통해 신호(SG)에 포함된 제1 기생 커패시터(Cb-1) 및 제2 기생 커패시터(Cb-2)의 커패시턴스들에 의해 야기된 성분의 적어도 일부를 제거할 수 있다.
본 발명에 따르면, 감지 제어회로(TIC)는 정전류 회로(CC)를 이용하여 감지 전극(SP)에서 센싱되는 신호(SG)의 기준값을 감소시킬 수 있다. 출력 노드(NP)에 제공되는 신호의 기준값에 대한 감지 커패시터(Ct)의 커패시턴스 변화량에 의해 야기되는 성분의 비율이 증가할 수 있다. 감지 제어회로(TIC)는 감지 커패시터(Ct)의 커패시턴스 변화량을 용이하게 감지할 수 있다. 외부 입력(TC)에 따른 터치 여부 및 터치 위치에 대한 신뢰성이 향상될 수 있다. 따라서, 터치 성능이 향상된 표시장치(DD, 도 1 참조)를 제공할 수 있다.
오프셋 제어부(OFP)의 보조 커패시터부(Cx-P)는 출력 노드(NP)에 전기적으로 연결된 적어도 하나의 오프셋 커패시터(Cxs)를 포함할 수 있다. 도 9에서는 예시적으로 하나의 오프셋 커패시터(Cxs)를 포함하는 것으로 도시되었으나, 본 발명의 일 실시예에 따른 오프셋 커패시터(Cxs)의 개수는 이에 제한되지 않는다.
오프셋 커패시터(Cxs)는 감지 제어회로(TIC)의 내부(TIC-A)에 배치될 수 있다. 오프셋 제어부(OFP)는 출력 노드(NP)에 전기적으로 연결된 오프셋 커패시터(Cxs)를 통해 정전류 회로(CC)에 의해 처리된 신호에서 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분 중 나머지 적어도 일부를 추가적으로 제거할 수 있다. 오프셋 커패시터(Cxs)는 출력 노드(NP)에 제공되는 신호의 기준값을 보다 정밀하게 제어할 수 있다. 오프셋 커패시터(Cxs)를 형성하는 두 개의 전극들 중 하나의 전극은 오프셋 신호(CD)를 수신할 수 있다. 오프셋 신호(CD)는 감지 제어회로(TIC)로부터 출력될 수 있다.
오프셋 제어부(OFP)의 스위치부(ST-P)는 오프셋 커패시터(Cxs)의 수에 대응하는 스위치를 포함할 수 있다. 도 9에서는 예시적으로 하나의 오프셋 커패시터(Cxs)에 대응하여 스위치부(ST-P)는 하나의 스위치(ST)를 포함하는 것을 도시하였다. 스위치(ST)의 일단은 오프셋 커패시터(Cxs)에 전기적으로 연결되고, 스위치(ST)의 타단은 출력 노드(NP)에 전기적으로 연결될 수 있다.
오프셋 제어부(OFP)는 스위치(ST)의 동작을 제어함으로써, 신호에 포함된 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분을 추가로 제거할 수 있다. 예를 들어, 정전류 회로(CC)에 의해 충분히 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분이 제거된 경우, 오프셋 제어부(OFP)는 스위치(ST)를 턴-오프시킬 수 있다. 정전류 회로(CC)에 의해 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분이 충분히 제거되지 않은 경우, 오프셋 제어부(OFP)는 스위치(ST)를 턴-온 시켜 신호에 포함된 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분을 추가로 제거할 수 잇다.
본 발명에 따르면, 감지 제어회로(TIC)는 정전류 회로(CC)를 제어하여 감지 전극(SP)으로부터 입력된 신호(SG)에서 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분의 적어도 일부를 제거할 수 있다. 감지 제어회로(TIC)는 오프셋 제어부(OFP)를 제어하여 정전류 회로(CC)에 의해 처리된 신호에서 기생 커패시터(Cb)의 커패시턴스에 의해 야기된 성분 중 나머지 일부를 추가적으로 제거할 수 있다. 따라서, 출력 노드(NP)로 입력되는 신호의 기준값에 대한 감지 커패시터(Ct)의 커패시턴스 변화량에 의해 야기되는 성분의 비율이 증가할 수 있다. 감지 제어회로(TIC)는 감지 커패시터(Ct)의 커패시턴스 변화량을 용이하게 감지할 수 있다. 외부 입력(TC)에 따른 터치 여부 및 터치 위치에 대한 신뢰성이 향상될 수 있다. 따라서, 터치 성능이 향상된 표시장치(DD, 도 1 참조)를 제공할 수 있다.
전압 변환부(VCP)는 연산 증폭기(AP), 커패시터(Cf), 스위치(SW), 및 저항(RT)을 포함할 수 있다.
연산 증폭기(AP)의 제1 입력 노드(예컨대, 네거티브 입력 노드)에는 출력 노드(NP)를 경유한 신호가 입력된다. 연산 증폭기(AP)의 제2 입력 노드(예컨대, 포지티브 입력 노드)에는 일정 주기로 동작하는 기준 신호(ref)가 입력된다. 연산 증폭기(AP)의 제1 입력 노드와 출력 노드(NP) 사이에 커패시터(Cf)가 구비된다. 커패시터(Cf), 스위치(SW), 및 저항(RT)은 서로 병렬 연결될 수 있다.
기준 신호(ref)는 출력 노드(NP)의 전류를 발생시키고, 터치에 의한 전류의 변화를 센싱하기 위한 전압 신호이다. 일 예로, 기준 신호(ref)는 구형파 형태로 구현될 수 있다. 이러한 기준 신호(ref)의 전압 범위가 소정 전압 범위로 스윙(swing)하면서 연산 증폭기(AP)는 출력 노드(NP)로부터 센싱된 전류를 전압으로 변환시킬 수 있다. 연산 증폭기(AP)의 검출 전압(Vop)은 스위치(SW)에 의해 출력 노드(NP)로 피드백으로 제공될 수 있다.
다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 전압 변환부(VCP)의 구조는 이에 제한되지 않는다. 예를 들어, 전압 변환부(VCP)는 저항(RT)이 생략된 구조이거나, 커패시터(Cf)와 병렬 연결된 추가 구성을 더 포함할 수도 있다.
도 10은 본 발명의 일 실시예에 따른 감지 제어회로 및 입력 감지층의 전기적 연결 관계를 도시한 회로도이다. 도 10을 설명함에 있어서, 도 9를 통해 설명된 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 8 및 도 10을 참조하면, 표시패널(DP)은 복수의 정전류 회로들(CC1, CC2, CC3)을 포함할 수 있다. 복수의 정전류 회로들(CC1, CC2, CC3)은 표시모듈(DM)의 내부(DM-A)에 배치될 수 있다. 복수의 정전류 회로들(CC1, CC2, CC3)은 표시패널(DP)에 배치되어 감지 제어회로(TIC)의 크기를 감소시킬 수 있다. 회로기판(300, 도 1 참조)의 크기가 감소될 수 있고, 표시장치(DD, 도 1 참조)의 베젤 영역(BZA, 도 1 참조)의 크기가 감소될 수 있다.
복수의 정전류 회로들(CC1, CC2, CC3)은 제1 정전류 회로(CC1), 제2 정전류 회로(CC2), 및 제3 정전류 회로(CC3)를 포함할 수 있다. 도 10에서는 예시적으로 3 개의 정전류 회로들(CC1, CC2, CC3)을 도시하였으나, 본 발명의 일 실시예에 따른 복수의 정전류 회로들의 개수는 이에 제한되지 않는다.
제1 정전류 회로(CC1)는 제1 게이트, 제1 소스, 및 제1 드레인을 포함하는 제1 트랜지스터를 포함할 수 있다. 제2 정전류 회로(CC2)는 제2 게이트, 제2 소스, 및 제2 드레인을 포함하는 제2 트랜지스터를 포함할 수 있다. 제3 정전류 회로(CC3)는 제3 게이트, 제3 소스, 및 제3 드레인을 포함하는 제3 트랜지스터를 포함할 수 있다.
상기 제1 게이트, 상기 제2 게이트, 및 상기 제3 게이트는 감지 제어회로(TIC)의 복수의 단자들에 각각 전기적으로 연결되어 제어 신호부(CS)에 전기적으로 연결될 수 있다.
제어 신호부(CS)는 제1 내지 제3 제어 전압들(CV1, CV2, Cv3)을 이용하여 상기 제1 내지 제3 트랜지스터들의 온-오프를 각각 제어할 수 있다.
제어 신호부(CS)는 상기 제1 게이트에 제1 제어 전압(CV1)을 제공할 수 있다. 제1 정전류 회로(CC1)는 온 상태에서 제1 전류(CI1)가 흐를 수 있다. 제1 정전류 회로(CC1)는 제1 전류(CI1)를 통해 신호(SG)의 전하 중 적어도 일부를 그라운드 전극(GD)으로 이동시킬 수 있다. 제1 정전류 회로(CC1)는 신호(SG)에 포함된 기생 커패시터(Cb-1, Cb-2)의 커패시턴스의 적어도 일부를 제거할 수 있다.
제어 신호부(CS)는 상기 제2 게이트에 제2 제어 전압(CV2)을 제공할 수 있다. 제2 정전류 회로(CC2)는 온 상태에서 제2 전류(CI2)가 흐를 수 있다. 제2 정전류 회로(CC2)는 제2 전류(CI2)를 통해 신호(SG)의 전하 중 적어도 일부를 그라운드 전극(GD)으로 이동시킬 수 있다. 제2 정전류 회로(CC2)는 신호(SG)에 포함된 기생 커패시터(Cb-1, Cb-2)의 커패시턴스의 적어도 일부를 제거할 수 있다.
제어 신호부(CS)는 상기 제3 게이트에 제3 제어 전압(CV3)을 제공할 수 있다. 제3 정전류 회로(CC3)는 온 상태에서 제3 전류(CI3)가 흐를 수 있다. 제3 정전류 회로(CC3)는 제3 전류(CI3)를 통해 신호(SG)의 전하 중 적어도 일부를 그라운드 전극(GD)으로 이동시킬 수 있다. 제3 정전류 회로(CC3)는 신호(SG)에 포함된 기생 커패시터(Cb-1, Cb-2)의 커패시턴스의 적어도 일부를 제거할 수 있다.
상기 제1 내지 제3 트랜지스터들 각각의 액티브(AC, 도 5 참조)의 폭은 서로 상이할 수 있다. 즉, 제1 내지 제3 전류들(CI1, CI2, CI3)의 세기들은 서로 상이할 수 있다. 제1 내지 제3 정전류 회로들(CC1, CC2, CC3)에 의해 제거되는 기생 커패시터(Cb)의 커패시턴스에 의해 야기되는 신호의 성분들의 양들은 서로 상이할 수 있다.
감지 제어회로(TIC)는 제1 내지 제3 제어 전압(CV1, CV2, CV3)을 이용하여 제1 내지 제3 정전류 회로들(CC1, CC2, CC3)의 동작을 선택적으로 제어할 수 있다.
본 발명에 따르면, 감지 제어회로(TIC)는 기생 커패시터(Cb-1, Cb-2)의 커패시턴스의 크기에 따라 제1 내지 제3 정전류 회로들(CC1, CC2, CC3) 중 적어도 하나를 선택하여 감지 전극(SP)이 센싱한 신호(SG)에서 기생 커패시터(Cb-1, Cb-2)의 커패시턴스에 의해 야기된 성분의 적어도 일부를 제거할 수 있다. 정전류 회로(CC)에 의해 감지 전극(SP)에서 센싱되는 신호(SG)의 기준값이 감소될 수 있다. 출력 노드(NP)로 입력되는 신호의 기준값에 대한 감지 커패시터(Ct)의 커패시턴스 변화량에 의해 야기되는 성분의 비율이 증가할 수 있다. 감지 제어회로(TIC)는 감지 커패시터(Ct)의 커패시턴스 변화량을 용이하게 감지할 수 있다. 외부 입력(TC)에 따른 터치 여부 및 터치 위치에 대한 신뢰성이 향상될 수 있다. 따라서, 터치 성능이 향상된 표시장치(DD, 도 1 참조)를 제공할 수 있다.
상기 제1 소스, 상기 제2 소스, 및 상기 제3 소스는 제2 단자(TM2, 도 3 참조)를 통해 신호(SG)를 입력 받을 수 있다.
상기 제1 드레인, 상기 제2 드레인, 및 상기 제3 드레인은 제3 단자(TM3, 도 3 참조)를 통해 그라운드 전극(GD)과 전기적으로 연결될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
BS: 베이스 기판 DP-CL: 회로 소자층
DP-OLED: 표시 소자층 CE: 구동 전극
ISU: 입력 감지층 Cb: 기생 커패시터
CC: 정전류 회로 TIC: 감지 제어회로

Claims (20)

  1. 활성 영역 및 상기 활성 영역에 인접한 주변 영역을 정의하는 베이스기판;
    상기 베이스기판 상에 배치되고, 정전류 회로를 포함하는 회로 소자층;
    상기 회로 소자층 상에 배치되고, 구동 전극을 포함한 표시 소자층;
    상기 표시 소자층 상에 배치되고, 상기 활성 영역에 중첩하며 상기 구동 전극과 기생 커패시터를 발생하는 감지 전극을 포함하는 입력 감지층; 및
    상기 감지 전극 및 상기 정전류 회로와 전기적으로 연결되는 감지 제어회로를 포함하고,
    상기 감지 제어회로는 상기 정전류 회로를 제어하여 상기 감지 전극으로부터 입력된 신호에서 상기 기생 커패시터의 커패시턴스에 의해 야기된 성분의 적어도 일부를 제거하는 표시장치.
  2. 제1 항에 있어서,
    상기 정전류 회로는 상기 주변 영역 상에 배치되는 표시장치.
  3. 제1 항에 있어서,
    상기 정전류 회로는 제1 게이트, 제1 소스, 및 제1 드레인을 포함하는 제1 트랜지스터를 포함하고,
    상기 감지 제어회로는 상기 제1 게이트에 전기적으로 연결된 제1 단자, 상기 제1 소스와 전기적으로 연결된 제2 단자, 및 제1 드레인에 전기적으로 연결된 제3 단자를 포함하는 표시장치.
  4. 제3 항에 있어서,
    상기 제2 단자는 상기 신호를 상기 정전류 회로에 제공하는 표시장치.
  5. 제3 항에 있어서,
    상기 감지 제어회로는 상기 제1 단자로 제어 전압을 제공하여 제1 트랜지스터의 온-오프를 제어하는 표시장치.
  6. 제5 항에 있어서,
    상기 제어 전압은 펄스 폭 변조 방식으로 제공되는 표시장치.
  7. 제3 항에 있어서,
    상기 감지 제어회로는 그라운드 전극을 더 포함하고,
    상기 제3 단자는 상기 그라운드 전극에 전기적으로 연결되는 표시장치.
  8. 제3 항에 있어서,
    상기 표시 소자층은 전원전압이 제공되는 전원 라인을 더 포함하고,
    상기 제3 단자는 상기 전원 라인에 전기적으로 연결되는 표시장치.
  9. 제3 항에 있어서,
    상기 정전류 회로는 제2 게이트, 제2 소스, 및 제2 드레인을 포함하는 제2 트랜지스터를 더 포함하고,
    상기 감지 제어회로는 상기 제2 게이트에 전기적으로 연결되는 제4 단자를 더 포함하는 표시장치.
  10. 제9 항에 있어서,
    상기 제2 소스는 상기 제2 단자와 전기적으로 연결되고, 상기 제2 드레인은 상기 제3 단자와 전기적으로 연결되는 표시장치.
  11. 제9 항에 있어서,
    상기 제1 트랜지스터의 액티브 폭 및 상기 제2 트랜지스터의 액티브 폭은 서로 상이한 표시장치.
  12. 제9 항에 있어서,
    상기 감지 제어회로는 상기 제4 단자로 제어 전압을 제공하여 제2 트랜지스터의 온-오프를 제어하는 표시장치.
  13. 제3 항에 있어서,
    상기 감지 제어회로는,
    상기 감지 전극으로부터 수신한 감지 신호를 근거로 검출 전압을 출력하는 전압 변환부; 및
    오프셋 커패시터를 포함하는 오프셋 제어부를 포함하는 표시장치.
  14. 제13 항에 있어서,
    상기 전압 변환부 및 상기 오프셋 제어부는 상기 제2 단자와 전기적으로 연결된 표시장치.
  15. 제13 항에 있어서,
    상기 오프셋 제어부는 상기 신호에서 상기 기생 커패시터의 커패시턴스에 의해 야기된 성분의 나머지 중 적어도 일부를 제거하는 표시장치.
  16. 제1 항에 있어서,
    상기 주변 영역과 인접하고, 상기 감지 전극과 전기적으로 연결된 회로기판을 더 포함하고,
    상기 감지 제어회로는 상기 회로기판 상에 배치된 표시장치.
  17. 표시 영역 및 상기 표시 영역과 인접한 주변 영역이 정의되고, 게이트, 소스, 및 드레인을 포함하는 적어도 하나의 트랜지스터를 포함하는 표시패널;
    상기 표시패널 상에 배치되고, 상기 표시 영역에 중첩하며, 상기 표시패널과 기생 커패시터를 발생하는 감지 전극을 포함하는 입력 감지층; 및
    상기 감지 전극으로부터 입력된 신호를 수신하고, 상기 게이트에 제어 전압을 출력하는 감지 제어회로를 포함하는 표시장치.
  18. 제17 항에 있어서,
    상기 적어도 하나의 트랜지스터는 상기 주변 영역에 배치되는 표시장치.
  19. 제17 항에 있어서,
    상기 감지 제어회로는 그라운드 전극을 더 포함하고,
    상기 드레인은 상기 그라운드 전극과 전기적으로 연결되는 표시장치.
  20. 제17 항에 있어서,
    상기 감지 제어회로는 상기 제어 전압을 이용하여 상기 감지 전극으로부터 입력된 신호에서 상기 기생 커패시터의 커패시턴스에 의해 야기된 성분의 적어도 일부를 제거하는 표시장치.
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