KR20220033558A

KR20220033558A - 전자 장치

Info

Publication number: KR20220033558A
Application number: KR1020200113970A
Authority: KR
Inventors: 임상현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-09-07
Filing date: 2020-09-07
Publication date: 2022-03-17
Also published as: US20220075482A1; US11687201B2; CN114153325A

Abstract

전자 장치는, 표시 패널, 상기 표시 패널 상에 배치되고, 제1 전극, 제2 전극, 상기 제1 전극에 연결된 제1 감지 배선, 및 상기 제2 전극에 연결된 제2 감지 배선을 포함하는 입력 센서를 포함하고, 상기 제1 전극은, 제1 변 및 상기 제1 변보다 긴 제2 변을 포함하고, 서로 이격된 제1 패턴들, 및 이격된 상기 제1 패턴들 사이에 배치된 제1 브릿지 패턴들을 포함하고, 상기 제2 전극은, 제3 변 및 상기 제3 변보다 긴 제4 변을 포함하고, 서로 이격된 제2 패턴들, 및 이격된 상기 제2 패턴들 사이에 배치된 제2 브릿지 패턴들을 포함하고, 상기 제1 변은 상기 제4 변과 마주하고, 상기 제2 변은 상기 제3 변과 마주한다.

Description

전자 장치{ELECTLONIC APPARATUS}

본 발명은 전자 장치에 관한 것으로, 상세하게는 센싱 성능이 개선된 전자 장치에 관한 것이다.

텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기 등과 같은 멀티미디어 전자 장치들은 영상을 표시하기 위한 표시장치를 구비한다. 전자 장치들은 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있는 입력 센서를 구비할 수 있다.

입력 센서는 사용자의 신체를 이용한 터치나 압력을 감지할 수 있다. 한편 필기구를 이용한 정보 입력이 익숙한 사용자 또는 특정 응용 프로그램(예를 들면, 스케치 또는 드로잉을 위한 응용 프로그램)을 위한 세밀한 터치 입력을 위한 액티브 펜의 사용 요구가 증가하고 있다.

본 발명은 패시브 타입의 입력과 액티브 타입의 입력 모두에 대한 센싱 성능이 개선된 전자 장치를 제공하는 것을 목적으로 한다.

본 발명의 전자 장치는, 표시 패널, 상기 표시 패널 상에 배치되고, 제1 방향으로 연장된 제1 전극, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 전극과 절연된 제2 전극, 상기 제1 전극에 연결된 제1 감지 배선, 및 상기 제2 전극에 연결된 제2 감지 배선을 포함하는 입력 센서를 포함하고, 상기 제1 전극은, 제1 변 및 상기 제1 변보다 긴 제2 변을 포함하고, 서로 이격된 제1 패턴들, 및 이격된 상기 제1 패턴들 사이에 배치된 제1 브릿지 패턴들을 포함하고, 상기 제2 전극은, 제3 변 및 상기 제3 변보다 긴 제4 변을 포함하고, 서로 이격된 제2 패턴들, 및 이격된 상기 제2 패턴들 사이에 배치된 제2 브릿지 패턴들을 포함하고, 상기 제1 변은 상기 제4 변과 마주하고, 상기 제2 변은 상기 제3 변과 마주한다.

상기 제1 전극 및 상기 제2 전극이 교차하는 영역에 배치된 상기 제1 패턴들 및 상기 제2 패턴들은 노드로 정의되는 것을 특징으로 할 수 있다.

상기 노드에 배치된 제1 패턴들 및 상기 제2 패턴들의 개수는 동일한 것을 특징으로 할 수 있다.

상기 노드에 배치된 제1 패턴들 및 상기 제2 패턴들의 개수는 상이한 것을 특징으로 할 수 있다.

상기 제1 변 및 상기 제4 변은 상기 제2 방향으로 연장되고,

상기 제2 변 및 상기 제3 변은 상기 제1 방향으로 연장된 것을 특징으로 할 수 있다.

상기 제1 브릿지 패턴들 및 상기 제2 브릿지 패턴들은, 상기 제1 방향 및 상기 제2 방향의 사선 방향으로 연장된 것을 특징으로 할 수 있다.

상기 제1 변 및 상기 제4 변은, 상기 제1 방향 및 상기 제2 방향에 제1 사선 방향 연장되고, 상기 제2 변 및 상기 제3 변은, 상기 제1 사선 방향과 교차하는 제2 사선 방향으로 연장된 것을 특징으로 할 수 있다.

상기 제1 패턴들 및 상기 제2 패턴들 중 적어도 어느 하나는, 상기 제1 패턴들 및 상기 제2 패턴들이 관통된 패턴 홀들이 정의된 것을 특징으로 할 수 있다.

상기 패턴 홀들 중 적어도 어느 하나에 배치되고, 상기 제1 패턴들 및 상기 제2 패턴들과 절연된 더미 패턴을 포함하는 것을 특징으로 할 수 있다.

상기 패턴 홀들은 서로 다른 면적을 갖는 제1 홀 및 제2 홀을 포함하는 것을 특징으로 할 수 있다.

상기 제1 패턴들 및 상기 제2 패턴들 중 적어도 어느 하나는, 상기 제1 내지 제4 변들을 구성하는 외측에서 내측을 향하는 방향으로 일부가 제거된 패턴 홀들이 정의된 것을 특징으로 할 수 있다.

상기 제1 전극 및 상기 제2 전극은, 상기 제1 방향 및 상기 제2 방향의 사선 방향으로 연장되고, 메쉬 개구가 정의된 메쉬 선들을 포함하는 것을 특징으로 할 수 있다.

상기 제1 패턴들 및 상기 제2 패턴들 중 적어도 어느 하나는, 바디부, 및 상기 바디부의 모서리로부터 돌출된 돌출부를 포함하는 것을 특징으로 할 수 있다.

상기 돌출부는, 상기 제1 브릿지 패턴들 및 상기 제2 브릿지 패턴들 중 대응되는 브릿지 패턴들과 연결된 제1 돌출부, 상기 제1 브릿지 패턴들 및 상기 제2 브릿지 패턴들과 이격된 제2 돌출부를 포함하는 것을 특징으로 할 수 있다.

상기 표시 패널은, 베이스층, 상기 베이스층 상에 배치되고, 적어도 하나의 트랜지스터를 포함하는 회로 소자층, 상기 트랜지스터와 연결된 발광 소자를 포함하는 표시 소자층, 상기 표시 소자층을 커버하는 상부 절연층을 포함하고, 상기 입력 센서는, 상기 상부 절연층 상에 직접 배치되는 것을 특징으로 할 수 있다.

상기 입력 센서는, 상기 표시 패널 상에 배치된 제1 센서 절연층, 상기 제1 센서 절연층 상에 배치된 제1 도전층, 상기 제1 센서 절연층 상에 배치되어 상기 제1 도전층을 커버하는 제2 센서 절연층, 및 상기 제2 센서 절연층 상에 배치된 제2 도전층을 포함하는 것을 특징으로 할 수 있다.

상기 제1 도전층은, 상기 상기 제1 브릿지 패턴들로 구성되고, 상기 제2 도전층은, 상기 제1 패턴들, 제2 패턴들, 및 상기 제2 브릿지 패턴들로 구성되고, 상기 제1 패턴들은, 상기 제2 센서 절연층을 관통하는 컨택홀을 통해 상기 제1 브릿지 패턴들과 연결되는 것을 특징으로 할 수 있다.

상기 제1 패턴들은, 제1 상부 패턴들, 상기 제1 상부 패턴들과 동일 형상을 갖고 상기 브릿지 패턴들과 연결된 제1 하부 패턴들을 포함하고, 상기 제2 패턴들은, 상기 제2 브릿지 패턴들과 연결된 제2 상부 패턴들, 상기 제2 상부 패턴들과 동일 형상을 갖는 제2 하부 패턴들을 포함하고, 상기 제1 도전층은, 상기 제1 하부 패턴들, 상기 제1 브릿지 패턴들, 및 상기 제2 하부 패턴들로 구성되고, 상기 제2 도전층은, 상기 제1 상부 패턴들, 상기 제2 상부 패턴들, 및 상기 제2 브릿지 패턴들로 구성되는 것을 특징으로 할 수 있다.

상기 제1 상부 패턴들은, 상기 제2 센서 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 하부 패턴들과 연결되고, 상기 제2 상부 패턴들은, 상기 제2 센서 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 하부 패턴들과 연결되는 것을 특징으로 할 수 있다.

본 발명에 따르면, 노드를 구성하는 패턴들이 서로 교번하여 배치됨에 따라, 입력 센서에 가해지는 입력 위치에 따른 신호 균일도를 확보할 수 있다. 하나의 노드에 복수 개의 패턴들이 배치됨에 따라, 패시브 타입의 신호뿐만 아니라 액티브 타입에 의한 신호 또한 증가할 수 있다. 이에 따라, 센싱 감도가 향상된 입력 센서를 포함한 전자 장치를 제공할 수 있다.

도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 2a 및 도 2b는 도 1b에 도시된 I-I`에 따른 전자 장치의 단면도들이다.
도 2c 및 도 2d는 도 1b에 도시된 I-I`에 따른 표시장치의 단면도들이다.
도 3a는 본 발명의 일 실시예에 따른 전자 장치의 동작을 설명하기 위한 블럭도이다.
도 3b는 도 3a에 도시된 입력장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 입력 센서를 도시한 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 입력 센서의 일 노드의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 패턴들의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 입력 센서의 패턴들의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 입력 센서의 패턴들의 평면도이다.
도 9은 본 발명의 일 실시예에 따른 입력 센서의 패턴들의 평면도이다.
도 10은 본 발명의 일 실시예에 따른 입력 센서의 패턴들의 평면도이다.
도 11는 본 발명의 일 실시예에 따른 입력 센서의 일 노드의 평면도이다.
도 12는 본 발명의 일 실시예에 따른 입력 센서의 일 노드의 평면도이다.
도 13는 본 발명의 일 실시예에 따른 입력 센서의 일 노드의 평면도이다.
도 14는 본 발명의 일 실시예에 따른 입력 센서의 일 노드의 평면도이다.
도 15는 본 발명의 일 실시예에 따른 입력 센서의 패턴들의 평면도이다.
도 16는 도 5b에 도시된 II-II`에 따른 입력 센서의 단면도이다.
도 17는 도 5b에 도시된 II-II`에 따른 입력 센서의 단면도이다.
도 18는 도 5b에 도시된 II-II`에 따른 입력 센서의 단면도이다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.

"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의된다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.

도 1a는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다. 도 2a 및 도 2b는 도 1b에 도시된 I-I`에 따른 전자 장치의 단면도들이다. 도 2c 및 도 2d는 도 1b에 도시된 I-I`에 따른 표시장치의 단면도들이다. 도 3a는 본 발명의 일 실시예에 따른 전자 장치의 동작을 설명하기 위한 블럭도이다. 도 3b는 도 3a에 도시된 입력장치의 단면도이다.

도 1a 내지 도 1b를 참조하면, 전자 장치(ELD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(ELD)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(ELD)는 스마트 폰, 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등에 적용될 수 있다.

전자 장치(ELD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(IS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(IS)은 전자 장치(ELD)의 전면(front surface)과 대응될 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다.

본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다.

제3 방향(DR3)에서의 전면과 배면 사이의 이격 거리는, 전자 장치(ELD)의 제3 방향(DR3)에서의 두께와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 도 1a에서 정의된 것과 다르게 정의될 수 도 있다.

전자 장치(ELD)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 전자 장치(ELD)의 외부에서 제공되는 다양한 입력들을 포함할 수 있다. 본 실시예에 따른 전자 장치(ELD)는 외부에서 인가되는 제1 입력(TC1)을 감지할 수 있다. 제1 입력(TC1)은 패시브 타입의 입력수단에 의한 입력으로써, 사용자(US)의 신체에 의한 입력일 수 있고, 정전용량에 변화를 줄 수 있는 입력을 모두 포함할 수 있다. 전자 장치(ELD)는 전자 장치(ELD)의 구조에 따라 전자 장치(ELD)의 측면이나 배면에 인가되는 사용자(US)의 제1 입력(TC1)을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

또한, 본 실시예에 따른 전자 장치(ELD)는 제1 입력(TC1)과 다른 타입의 제2 입력(TC2)을 감지할 수 있다. 제2 입력(TC2)은 액티브 타입의 입력수단(AP)에 의한 입력일 수 있다. 입력수단(AP)은 입력 센서(ISP)에 구동신호를 제공할 수 있다.

전자 장치(ELD)의 전면은 이미지 영역(IA) 및 베젤 영역(BZA)을 포함할 수 있다. 이미지 영역(IA)은 영상(IM)이 표시되는 영역일 수 있다. 사용자는 이미지 영역(IA)을 통해 영상(IM)을 시인한다. 본 실시예에서, 이미지 영역(IA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 이미지 영역(IA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

베젤 영역(BZA)은 이미지 영역(IA)에 인접한다. 베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 이미지 영역(IA)을 에워쌀 수 있다. 이에 따라, 이미지 영역(IA)의 형상은 실질적으로 베젤 영역(BA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 이미지 영역(IA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치(ELD)는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 1b에 도시된 바와 같이, 전자 장치(ELD)는 표시 장치(DD), 광학부재(AF), 윈도우(WM), 전자모듈(EM), 전원모듈(PSM) 및 케이스(EDC)을 포함할 수 있다. 표시 장치(DD)는 이미지를 생성하고 외부입력을 감지한다. 표시 장치(DD)는 표시 패널(DP) 및 입력 센서(ISP)를 포함할 수 있다. 표시 장치(DD)는 전자 장치(ELD)의 이미지 영역(IA, 도 1a 참조) 및 베젤 영역(BZA, 도 1a 참조) 에 대응하는 액티브 영역(AA) 및 주변 영역(NAA)을 포함한다.

표시 패널(DP)은 특별히 한정되는 것은 아니며 예를 들어, 유기발광표시 패널(organic light emitting display panel) 또는 퀀텀닷 발광표시 패널과 같은 발광형 표시 패널일 수 있다. 입력 센서(ISP)에 대한 상세한 설명은 후술한다.

표시 장치(DD)는 메인회로기판(MCB), 연성회로필름(FCB) 및 구동칩(DIC)을 포함할 수 있다. 이들 중 어느 하나 이상은 생략될 수도 있다. 메인회로기판(MCB)은 연성회로필름(FCB)과 접속되어 표시 패널(DP)과 전기적으로 연결될 수 있다. 메인회로기판(MCB)은 복수 개의 구동 소자를 포함할 수 있다. 복수 개의 구동 소자는 표시 패널(DP)을 구동하기 위한 집적칩을 포함할 수 있다. 메인회로기판(MCB)은 커넥터를 통해 전자모듈(EM)과 전기적으로 연결될 수 있다.

연성회로필름(FCB)은 표시 패널(DP)에 접속되어 표시 패널(DP)과 메인회로기판(MCB)을 전기적으로 연결한다. 연성회로필름(FCB)은 메인회로기판(MCB)이 표시 장치(DD)의 배면에 마주하도록 밴딩될 수 있다. 연성회로필름(FCB) 상에는 구동칩(DIC)이 실장될 수 있다. 구동칩(DIC)은 표시 패널(DP)의 화소를 구동하기 위한 구동 소자들 예를 들어, 데이터 구동회로를 포함할 수 있다.

도 1b에서는 구동칩(DIC)이 연성회로필름(FCB) 상에 실장된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동칩(DIC)은 표시 패널(DP) 상에 직접 실장될 수 있다. 표시 패널(DP)의 일부분은 밴딩될 수 있고, 구동칩(DIC)이 실장된 부분은 표시 장치(DD)의 배면에 마주하도록 배치될 수 있다.

도시하지 않았으나, 입력 센서(ISP)는 추가적인 연성회로필름을 통해 메인회로기판(MCB)과 전기적으로 연결될 수 있다. 그러나, 본 발명의 실시예는 이에 한정되지 않는다. 입력 센서(ISP)는 표시 패널(DP)에 전기적으로 연결되고, 연성회로필름(FCB)을 통해 메인회로기판(MCB)과 전기적으로 연결될 수도 있다.

광학부재(AF)는 외부광 반사율을 낮춘다. 광학부재(AF)는 편광자 및 리타더를 포함할 수 있다. 편광자 및 리타더는 연신형 또는 코팅형일 수 있다. 코팅형 광학필름은 기능성필름의 연신방향에 따라 광학축이 정의된다. 코팅형 광학필름은 베이스 필름 상에 배열된 액정분자들을 포함할 수 있다.

본 발명의 일 실시예에서 광학부재(AF)는 생략될 수 있다. 이때, 표시 장치(DD)는 광학부재(AF)를 대체하는 컬러필터 및 블랙매트릭스를 더 포함할 수 있다. 윈도우(WM)는 전자 장치(ELD)의 외면을 제공한다. 윈도우(WM)는 베이스 기판을 포함하고, 반사 방지층, 지문 방지층과 같은 기능층들을 더 포함할 수 있다.

별도로 도시되지 않았으나, 표시 장치(DD)는 적어도 하나의 접착층을 더 포함할 수 있다. 접착층은 표시 장치(DD)의 인접한 구성들을 결합시킬 수 있다. 접착층은 광학투명접착층 또는 감압접착층일 수 있다.

전자모듈(EM)은 적어도 메인 컨트롤러를 포함한다. 전자모듈(EM)은 무선통신 모듈, 영상입력 모듈, 음향입력 모듈, 음향출력 모듈, 메모리, 및 외부 인터페이스 모듈 등을 포함할 수 있다. 상기 모듈들은 상기 회로기판에 실장되거나, 플렉서블 회로기판을 통해 전기적으로 연결될 수 있다. 전자모듈(EM)은 전원모듈(PSM)과 전기적으로 연결된다.

메인 컨트롤러는 전자 장치(ELD)의 전반적인 동작을 제어한다. 예를 들어 메인 컨트롤러는 사용자 입력에 부합하게 표시 장치(DD)을 활성화 시키거나, 비활성화 시킨다. 메인 컨트롤러는 표시 장치(DD), 무선통신 모듈, 영상입력 모듈, 음향입력 모듈, 및 음향출력 모듈등의 동작을 제어할 수 있다. 메인 컨트롤러는 적어도 하나의 마이크로 프로세서를 포함할 수 있다.

케이스(EDC)는 윈도우(WM)와 결합될 수 있다. 케이스(EDC)는 외부로부터 가해지는 충격을 흡수하며 표시 장치(DD)로 침투되는 이물질/수분 등을 방지하여 케이스(EDC)에 수용된 구성들을 보호한다. 한편, 본 발명의 일 실시예에서, 케이스(EDC)는 복수 개의 수납 부재들이 결합된 형태로 제공될 수 있다.

도시되지 않았으나, 본 발명의 전자 장치(ELD)는 제1 방향(DR1) 또는 제2 방향(DR2)으로 연장된 폴딩축을 기준으로 표시면(IS)의 서로 다른 부분이 마주하는 인-폴딩(in-folding) 상태로 동작하거나, 케이스(EDC)의 서로 다른 부분이 마주하는 아웃-폴딩(out-folding)상태로 동작할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 2a를 참조하면, 입력 센서(ISP)는 표시 패널(DP) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에 따르면, 입력 센서(ISP)는 연속공정에 의해 표시 패널(DP) 상에 형성될 수 있다. 즉, 입력 센서(ISP)가 표시 패널(DP) 상에 직접 배치되는 경우, 접착층이 입력 센서(ISP)와 표시 패널(DP) 사이에 배치되지 않는다.

그러나, 도 2b에 도시된 바와 같이, 입력 센서(ISP)와 표시 패널(DP) 사이에 접착층(ADL)이 배치될 수 있다. 이 경우, 입력 센서(ISP)는 표시 패널(DP)과 연속 공정에 의해 제조되지 않으며, 표시 패널(DP)과 별도의 공정을 통해 제조된 후, 접착층(ADL)에 의해 표시 패널(DP)의 상면에 고정될 수 있다. 도 2a 및 도 2b 있어서, 도 1b에 도시된 광학부재(AF)는 미-도시되었다. 또한, 표시 장치(DD)의 하측에 배치된 구성 미-도시되었다.

도 2a에 도시된 것과 같이, 윈도우(WM)는 베젤 영역(BZA, 도 1a 참고)을 정의하기 위한 차광패턴(WBM)을 포함할 수 있다. 차광패턴(WBM)은 유색의 유기막으로써 예컨대, 코팅 방식으로 베이스층(WM-BS)의 일면 상에 형성될 수 있다.

도 2c에 도시된 것과 같이, 표시 패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 봉지기판(EC) 및 베이스층(BL)과 봉지기판(EC)을 결합하는 실런트(SM)를 포함한다.

베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 본 실시예에서 베이스층(BL)은 수십 내지 수백 마이크로미터 두께를 갖는 박막 유리 기판일 수 있다. 베이스층(BL)은 다층 구조를 가질 수 있다. 예컨대, 폴리이미드 필름/적어도 하나의 무기층/폴리이미드 필름을 포함할 수 있다.

회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 상기 회로 소자는 신호라인들, 화소의 구동회로 등을 포함한다. 이에 대한 상세한 설명은 후술한다.

표시 소자층(DP-OLED)은 적어도 발광소자를 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.

봉지기판(EC)은 표시 소자층(DP-OLED)으로부터 소정의 갭(GP)을 두고 이격될 수 있다. 베이스층(BL) 및 봉지기판(EC)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 실런트(SM)는 유기 접착제 또는 프릿 등을 포함할 수 있다. 갭(GP)에는 소정의 물질이 충진될 수 도 있다. 흡습제 또는 수지물질이 갭(GP)에 충진될 수 있다.

도 2d에 도시된 것과 같이, 표시 패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 상부 절연층(TFL)을 포함한다. 상부 절연층(TFL)은 복수 개의 박막들을 포함한다. 상부 절연층(TFL)은 발광소자를 보호하기 위한 보호층을 포함할 수 있다. 상부 절연층(TFL)은 적어도 무기층/유기층/무기층을 포함하는 박막 봉지층을 포함할 수 있다. 박막 봉지층은 보호층 상에 배치될 수 있다.

도 3a는 본 발명의 일 실시예에 따른 전자 장치(ELD)의 동작을 설명하기 위한 블럭도이고, 도 3b는 도 3a에 도시된 입력수단(AP)의 블럭도이다.

도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 전자 장치(ELD)는 표시 장치(DD)의 구동을 제어하기 위한 메인 컨트롤러(200) 및 입력 센서(ISP)에 연결된 센서 컨트롤러(100)를 포함할 수 있다. 메인 컨트롤러(200)는 센서 컨트롤러(100)의 구동을 제어할 수 있다.

본 발명의 일 실시예에서, 메인 컨트롤러(200) 및 센서 컨트롤러(100)는 메인회로기판(MCB, 도 1b에 도시됨)에 실장될 수 있다. 본 발명의 일 실시예에서 센서 컨트롤러(100)는 구동칩(DIC, 도 1b에 도시됨)에 내장될 수 있다.

입력 센서(ISP)는 전극들을 포함할 수 있다. 전극들은 제1 전극들과 제2 전극들을 포함할 수 있다. 입력 센서(ISP)의 구조에 대해서는 후술하기로 한다.

센서 컨트롤러(100)는 입력 센서(ISP)의 전극들에 연결될 수 있다. 센서 컨트롤러(100)는 제1 입력(TC1, 도 1a 참고)을 감지하도록 입력 센서(ISP)를 제1 모드로 동작시킬 수 있고, 제2 입력(TC2, 도 1a 참고)을 감지하기 위해 입력 센서(ISP)를 제2 모드로 동작시킬 수 있다. 제1 모드와 제2 모드의 동작은 교번하게 수행되거나, 기 설정된 방식에 의해 서로 다른 구간에 수행될 수 있다.

도 3b에 도시된 바와 같이, 입력수단(AP)은 하우징(11), 전도성 팁(12), 및 통신 모듈(13)을 포함할 수 있다. 하우징(11)은 펜 형상을 가질 수 있고, 내부에 수용공간이 형성될 수 있다. 전도성 팁(12)은 하우징(11)의 개구된 일측에서 외부로 돌출될 수 있다. 전도성 팁(12)은 입력수단(AP)에서 입력 센서(ISP)와 직접적으로 접촉되는 부분일 수 있다.

통신 모듈(13)은 송신 회로(13a) 및 수신 회로(13b)를 포함할 수 있다. 송신 회로(13a)는 다운 링크 신호를 센서 컨트롤러(100)로 송신할 수 있다. 다운 링크 신호는 입력수단(AP)의 위치, 입력수단(AP)의 기울기, 상태 정보 등을 포함할 수 있다. 센서 컨트롤러(100)는 입력수단(AP)가 입력 센서(ISP)에 접촉될 때, 입력 센서(ISP)를 통해 다운 링크 신호를 수신할 수 있다.

수신 회로(13b)는 센서 컨트롤러(100)로부터 업 링크 신호를 수신할 수 있다. 업 링크 신호는 패널 정보, 프로토콜 버전 등의 정보를 포함할 수 있다. 센서 컨트롤러(100)는 입력 센서(ISP)로 업 링크 신호를 공급하고, 입력수단(AP)는 입력 센서(ISP)와의 접촉을 통해 업 링크 신호를 수신할 수 있다.

입력수단(AP)는 입력수단(AP)의 구동을 제어하는 입력 컨트롤러(14)를 더 포함한다. 입력 컨트롤러(14)는 규정된 프로그램에 따라서 동작하도록 구성될 수 있다. 송신 회로(13a)는 입력 컨트롤러(14)로부터 공급된 신호를 수신하여, 입력 센서(ISP)에 의해 센싱 가능한 신호로 변조하고, 수신 회로(13b)는 입력 센서(ISP)를 통해 수신된 신호를 입력 컨트롤러(14)에 의해 처리 가능한 신호로 변조한다. 입력수단(AP)는 입력수단(AP)에 전원을 공급하기 위한 전원 모듈(15)을 더 포함할 수 있다.

도 4는 본 발명의 일 실시예에 따른 표시 장치(DD)의 확대된 단면도이다. 도 4는 도 2d의 표시 장치(DD)를 기준으로 도시하였다.

도 4를 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 표시 패널(DP) 위에 직접 배치된 입력 센서(ISP)를 포함할 수 있다. 표시 패널(DP)은 베이스층(BL), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL)을 포함할 수 있다.

베이스층(BL)은 회로 소자층(DP-CL)이 배치되는 베이스 면을 제공할 수 있다. 회로 소자층(DP-CL)은 베이스층(BL) 위에 배치될 수 있다. 회로 소자층(DP-CL)은 절연층, 반도체 패턴, 도전 패턴, 및 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식으로 절연층, 반도체층, 및 도전층이 베이스층(BL) 위에 형성되고, 이후, 복수 회의 포토리소그래피 공정을 통해 절연층, 반도체층, 및 도전층이 선택적으로 패터닝될 수 있다. 이후, 회로 소자층(DP-CL)에 포함된 반도체 패턴, 도전 패턴, 및 신호 라인이 형성될 수 있다.

베이스층(BL)의 상면에 적어도 하나의 무기층이 형성된다. 본 실시예에서 표시 패널(DP)은 버퍼층(BFL)을 포함하는 것으로 도시되었다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있으며, 실리콘옥사이드층과 실리콘나이트라이드층은 교대로 적층될 수 있다.

반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다.

도 4는 일부의 반도체 패턴을 도시한 것일 뿐이고, 다른 영역에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다. 제2 영역은 비-도핑영역이거나, 제1 영역 대비 낮은 농도로 도핑될 수 있다.

제1 영역의 전도성은 제2 영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 제2 영역은 실질적으로 트랜지스터(TR)의 액티브 영역(또는 채널 영역)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 영역 또는 드레인 영역일 수 있다.

화소들 각각은 7개의 트랜지스터들, 하나의 커패시터, 및 발광소자를 포함하는 등가 회로를 가질 수 있으며, 화소의 등가 회로도는 다양한 형태로 변형될 수 있다. 도 4에서는 화소에 포함되는 하나의 트랜지스터(TR) 및 발광소자(ED)를 예시적으로 도시하였다.

트랜지스터(TR)의 소스 영역(SR), 채널 영역(CHR), 및 드레인 영역(DR)이 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SR) 및 드레인 영역(DR)은 단면 상에서 채널 영역(CHR)으로부터 서로 반대 방향에 제공될 수 있다. 도 4에는 반도체 패턴의 제1 영역으로 형성된 신호 라인(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 신호 라인(SCL)은 평면 상에서 트랜지스터(TR)와 전기적으로 연결될 수 있다.

제1 절연층(IL1)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(IL1)은 복수 개의 화소들에 공통으로 중첩하며, 반도체 패턴을 커버할 수 있다. 제1 절연층(IL1)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(IL1)은 알루미늄옥사이드, 티타늄옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(IL1)은 단층의 실리콘옥사이드층일 수 있다.

제1 절연층(IL1)뿐만 아니라 후술하는 회로 소자층(DP-CL)의 절연층은 무기층 및/또는 유기층일 있으며, 단층 또는 다층 구조를 가질 수 있다. 무기층은 상술한 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.

트랜지스터(TR)의 게이트(GE)는 제1 절연층(IL1) 위에 배치된다. 게이트(GE)는 금속 패턴의 일 부분일 수 있다. 게이트(GE)는 채널 영역(CHR)에 중첩한다. 반도체 패턴을 도핑하는 공정에서 게이트(GE)는 마스크로써 기능할 수 있다.

제2 절연층(IL2)은 제1 절연층(IL1) 위에 배치되며, 게이트(GE)를 커버할 수 있다. 제2 절연층(IL2)은 화소들에 공통으로 중첩할 수 있다. 제2 절연층(IL2)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 본 실시예에서 제2 절연층(IL2)은 단층의 실리콘옥사이드층일 수 있다.

제3 절연층(IL3)은 제2 절연층(IL2) 위에 배치될 수 있으며, 본 실시예에서 제3 절연층(IL3)은 단층의 실리콘옥사이드층일 수 있다. 제1 연결 전극(CNE1)은 제3 절연층(IL3) 위에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1, 제2, 및 제3 절연층(IL1, IL2, IL3)을 관통하는 컨택홀(CNT1)을 통해 신호 라인(SCL)에 접속될 수 있다.

제4 절연층(IL4)은 제3 절연층(IL3) 위에 배치될 수 있다. 제4 절연층(IL4)은 단층의 실리콘 옥사이드층일 수 있다. 제5 절연층(IL5)은 제4 절연층(IL4) 위에 배치될 수 있다. 제5 절연층(IL5)은 유기층일 수 있다.

제2 연결 전극(CNE2)은 제5 절연층(IL5) 위에 배치될 수 있다. 제2 연결 전극(CNE2)은 제4 절연층(IL4) 및 제5 절연층(IL5)을 관통하는 컨택홀(CNT2)을 통해 제1 연결 전극(CNE1)에 접속될 수 있다.

제6 절연층(IL6)은 제5 절연층(IL5) 위에 배치되며, 제2 연결 전극(CNE2)을 커버할 수 있다. 제6 절연층(IL6)은 유기층일 수 있다. 표시 소자층(DP-OLED)은 회로 소자층(DP-CL) 위에 배치될 수 있다. 표시 소자층(DP-OLED)은 발광소자(ED)를 포함할 수 있다. 발광소자(ED)는 제1 전극(AE), 발광층(EL), 및 제2 전극(CE)을 포함할 수 있다. 예를 들어, 발광층(EL)은 유기 발광 물질, 퀀텀닷, 퀀텀 로드, 마이크로 엘이디, 또는 나노 엘이디를 포함할 수 있다.

제1 전극(AE)은 제6 절연층(IL6) 위에 배치될 수 있다. 제1 전극(AE)은 제6 절연층(IL6)을 관통하는 컨택홀(CNT3)을 통해 제2 연결 전극(CNE2)에 연결될 수 있다.

화소 정의막(IL7)은 제6 절연층(IL6) 위에 배치되며, 제1 전극(AE)의 일부분을 커버할 수 있다. 화소 정의막(IL7)에는 개구부(OP7)가 정의된다. 화소 정의막(IL7)의 개구부(OP7)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 본 실시예에서 발광영역(PXA)은 개구부(OP7)에 의해 노출된 제1 전극(AE)의 일부 영역에 대응하게 정의되었다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다.

발광층(EL)은 제1 전극(AE) 위에 배치될 수 있다. 발광층(EL)은 개구부(OP7)에 배치될 수 있다. 즉, 발광층(EL)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EL)이 화소들 각각에 분리되어 형성된 경우, 발광층들(EL) 각각은 청색, 적색, 및 녹색 중 적어도 하나의 색의 광을 발광할 수 있다. 다만, 이에 제한되는 것은 아니며, 발광층(EL)은 화소들에 연결되어 공통으로 제공될 수도 있다. 이 경우, 발광층(EL)은 청색 광을 제공하거나, 백색 광을 제공할 수도 있다.

제2 전극(CE)은 발광층(EL) 위에 배치될 수 있다. 제2 전극(CE)은 일체의 형상을 갖고, 복수 개의 화소들에 공통적으로 배치될 수 있다. 제2 전극(CE)에는 공통 전압이 제공될 수 있으며, 제2 전극(CE)은 공통 전극으로 지칭될 수 있다.

도시되지 않았으나, 제1 전극(AE)과 발광층(EL) 사이에는 정공 제어층이 배치될 수 있다. 정공 제어층은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 발광층(EL)과 제2 전극(CE) 사이에는 전자 제어층이 배치될 수 있다. 전자 제어층은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층과 전자 제어층은 오픈 마스크를 이용하여 화소들에 공통으로 형성될 수 있다.

입력 센서(ISP)는 연속된 공정을 통해 상부 절연층(TFL)의 상면에 직접 형성될 수 있다. 입력 센서(ISP)는 제1 센서 절연층(TIL1), 제1 도전층(ICL1), 제2 센서 절연층(TIL2), 제2 도전층(ICL2), 및 제3 센서 절연층(TIL3)을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 센서 절연층(TIL1)은 생략될 수 도 있다.

제1 도전층(ICL1) 및 제2 도전층(ICL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 갖는 복수 개의 패턴들을 포함할 수 있다. 단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다.

금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐주석산화물(indium tin oxide, ITO), 인듐아연산화물(indium zinc oxide, IZO), 산화아연(zinc oxide, ZnO), 인듐아연주석산화물(indium zinc tin oxide, IZTO) 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 PEDOT과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.

다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.

도 4에 도시된 제1 도전층(ICL1) 및 제2 도전층(ICL2)의 배치관계는 예시적으로 도시한 것이며, 본 발명에 적용되는 제1 도전층(ICL1) 및 제2 도전층(ICL2)에 관한 실시예들은 후술하도록 한다.

제2 센서 절연층(TIL2)은 제1 도전층(ICL1)을 커버하고, 제3 센서 절연층(TIL3)은 제2 도전층(ICL2)을 커버한다. 제1 센서 절연층(TIL1) 내지 제3 센서 절연층(TIL3)이 단층으로 도시되었으나, 이에 제한되지 않는다.

제3 센서 절연층(TIL3)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.

도 5a는 본 발명의 일 실시예에 따른 입력 센서를 도시한 평면도이다. 도 5b는 본 발명의 일 실시예에 따른 입력 센서의 일 노드의 평면도이다.

도 5a 및 도 5b를 참조하면, 입력 센서(ISP)는 감지 영역(AA-I) 및 비감지 영역(NAA-I)으로 구분될 수 있다. 감지 영역(AA-I) 및 비감지 영역(NAA-I)은 도 1b에 도시된 표시 장치(DD)는 액티브 영역(AA) 및 주변 영역(NAA)에 각각 대응하는 영역일 수 있다.

입력 센서(ISP)는 복수의 전극들(TE1, TE2), 복수의 감지 배선들(TL1, TL2, TL3), 및 복수의 감지 패드들(PDT)을 포함할 수 있다. 복수의 전극들(TE1, TE2)은 제1 전극(TE1) 및 제2 전극(TE2)을 포함할 수 있다. 제1 전극(TE1) 및 제2 전극(TE2)은 서로 절연 교차 배치될 수 있다.

각각의 제1 전극(TE1)은 제1 방향(DR1)으로 연장되고, 제1 전극들은 제2 방향(DR2)을 따라 배열될 수 있다. 제1 전극(TE1)은 제1 패턴들(SP1), 제1 브릿지 패턴들(BP1), 및 제1 접속 패턴들(CP1)을 포함할 수 있다. 제1 패턴들은 지그재그 형태로 배열되고 제1 방향(DR1)을 따라 연장될 수 있다.

예를 들어, 제1 패턴들(SP1) 중 2 개의 제1 패턴들(SP1)이 제1 접속 패턴(CP1)에 연결되고, 제1 방향(DR1)을 따라 이격된 2 개의 제1 패턴들(SP1)은 상기 제1 접속 패턴(CP1)에 연결된 2 개의 제1 패턴들(SP1)로부터 제2 방향(DR2)을 따라 쉬프트되어 배치될 수 있다. 상기 배치관계가 반복되어 2 열(column)로 지그재그 형태로 배치될 수 있다.

제1 브릿지 패턴들(BP1)은 서로 이격된 제1 패턴들(SP1)을 연결할 수 있다. 예를 들어, 제1 방향(DR1) 및 제2 방향(DR2)의 사선 방향을 따라 이격되어 배열된 제1 패턴들(SP1)은 제1 브릿지 패턴들(BP1)에 의해 연결될 수 있다. 본 실시예에서 제1 브릿지 패턴들(BP1)은 제1 방향(DR1) 및 제2 방향(DR2)의 사선 방향으로 연장되어 제1 패턴들(SP1)들을 연결할 수 있다. 제1 브릿지 패턴들(BP1)은 어느 하나의 제1 패턴들의 모서리로부터 다른 제1 패턴들의 모서리까지 연장될 수 있다.

제1 접속 패턴들(CP1)은 각각은, 제1 전극(TE1)에 포함된 제1 패턴들(SP1) 중 주변 영역(NAA-I)과 가장 인접한 제1 패턴들(SP1)과 연결될 수 있다. 제2 감지 배선들(TL2) 및 제3 감지 배선들(TL3) 각각은 대응되는 제1 접속 패턴들(CP1)에 연결되어 제1 패턴들(SP1)과 연결될 수 있다.

각각의 제2 전극(TE2)은 제2 방향(DR2)으로 연장되고, 제2 전극들은 제1 방향(DR1)을 따라 배열될 수 있다. 제2 전극(TE2)은 제2 패턴들(SP2), 제2 브릿지 패턴들(BP2), 및 제2 접속 패턴들(CP2)을 포함할 수 있다. 제2 패턴들은 지그재그 형태로 배열되고 제2 방향(DR2)을 따라 연장될 수 있다.

예를 들어, 제2 패턴들(SP2) 중 2 개의 제2 패턴들(SP2)이 제2 접속 패턴(CP2)에 연결되고, 제2 방향(DR2)을 따라 이격된 2 개의 제2 패턴들(SP2)은 상기 제2 접속 패턴(CP2)에 연결된 2 개의 제2 패턴들(SP2)로부터 제1 방향(DR1)을 따라 쉬프트되어 배치될 수 있다. 상기 배치관계가 반복되어 2 행(row)으로 지그재그 형태로 배치될 수 있다.

제2 브릿지 패턴들(BP2)은 서로 이격된 제2 패턴들(SP2)을 연결할 수 있다. 예를 들어, 제1 방향(DR1) 및 제2 방향(DR2)의 사선 방향을 따라 이격되어 배열된 제2 패턴들(SP2)은 제2 브릿지 패턴들(BP2)에 의해 연결될 수 있다. 본 실시예에서 제2 브릿지 패턴들(BP1)은 제1 방향(DR1) 및 제2 방향(DR2)의 사선 방향으로 연장되어 제2 패턴들(SP2)들을 연결할 수 있다. 제2 브릿지 패턴들(BP2)은 어느 하나의 제2 패턴들의 모서리로부터 다른 제2 패턴들의 모서리까지 연장될 수 있다. 제2 브릿지 패턴들(BP2) 중 적어도 일부는 제1 브릿지 패턴들(BP1)과 평면상에서 교차할 수 있다.

제2 접속 패턴들(CP2)은 각각은, 제2 전극(TE2)에 포함된 제2 패턴들(SP2) 중 주변 영역(NAA-I)과 가장 인접한 제2 패턴들(SP2)과 연결될 수 있다. 제1 감지 배선들(TL1) 각각은 대응되는 제2 접속 패턴들(CP2)에 연결되어 제2 패턴들(SP2)과 연결될 수 있다.

감지 배선들(TL1, TL2, TL3)은 주변 영역(NAA-I)에 배치될 수 있다. 감지 배선들(TL1, TL2, TL3)은 제1 감지 배선(TL1), 제2 감지 배선(TL2), 및 제3 감지 배선(TL3)을 포함할 수 있다.

제1 감지 배선(TL1)은 제2 전극(TE2)에 연결될 수 있다. 제2 감지 배선(TL2)은 제1 전극(TE1)의 일 단에 연결될 수 있다. 제3 감지 배선(TL3)은 제1 전극(TE1)의 타 단에 연결될 수 있다. 제1 전극(TE1)의 타 단은 제1 전극(TE1)의 일 단과 대향된 부분일 수 있다.

본 발명의 일 실시예에 따른 제1 전극(TE1)은 제2 감지 배선(TL2) 및 제3 감지 배선(TL3)에 연결될 수 있다. 이에 따라, 제2 전극(TE2)에 비해 상대적으로 긴 길이를 가진 제1 전극(TE1)에 대하여 영역에 따른 감도를 균일하게 유지할 수 있다. 다만, 이는 예시적인 것으로 본 발명의 일 실시예에 따른 제3 감지 배선(TL3)은 생략될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

감지 패드들(PDT)은 주변 영역(NAA-I)에 배치될 수 있다. 감지 패드들(PDT)은 제1 감지 패드(TP1), 제2 감지 패드(TP2), 및 제3 감지 패드(TP3)를 포함할 수 있다. 제1 감지 패드(TP1)는 제1 감지 배선(TL1)에 연결되어 제1 전극(TE1)과 전기적으로 연결될 수 있다. 제2 감지 패드(TP2)는 제2 감지 배선(TL2)에 연결될 수 있다. 제3 감지 패드(TP3)는 제3 감지 배선(TL3)에 연결될 수 있다. 따라서, 제2 감지 패드(TP2) 및 제3 감지 패드(TP3)는 제2 전극(TE2)과 전기적으로 연결될 수 있다.

본 발명에서 제1 전극(TE1)과 제2 전극(TE2)이 교차하는 영역에 배치된 패턴들(SP1, SP2)은 노드(ND)로 정의된다. 도 5b에는 제1 전극(TE1), 제2 전극(TE2), 및 제1 전극(TE1)과 제2 전극(TE2)이 교차하는 영역을 진하게 도시하였으며, 노드(ND) 영역을 해칭하여 도시하였다.

본 실시예에서 하나의 노드(ND)에는 동일한 개수의 제1 패턴들(SP1) 및 제2 패턴들(SP2)을 포함할 수 있다. 예를 들어, 노드(ND)에는 8개의 제1 패턴들(SP1) 및 8개의 제2 패턴들(SP2)이 배치될 수 있다. 제1 패턴들(SP1) 및 제2 패턴들(SP2)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 서로 교번하여 배치될 수 있다.

제1 패턴들(SP1)은 직사각형을 가질 수 있다. 제1 패턴들(SP1) 각각은 제1 변(S1) 및 제2 변(S2)을 포함할 수 있다. 제1 변(S1)은 제2 방향(DR2)으로 연장되고, 제2 변(S2)은 제1 변(S1)으로부터 제1 방향(DR1)으로 연장될 수 있다. 제1 변(S1)의 길이는 제2 변(S2)의 길이보다 작을 수 있다.

제2 패턴들(SP2)은 직사각형을 가질 수 있다. 제2 패턴들(SP2) 각각은 제3 변(S3) 및 제4 변(S4)을 포함할 수 있다. 제3 변(S3)은 제1 방향(DR1)으로 연장되고, 제4 변(S4)은 제3 변(S3)으로부터 제2 방향(DR2)으로 연장될 수 있다. 제3 변(S3)의 길이는 제4 변(S4)의 길이보다 작을 수 있다.

본 발명에 따르면, 제1 패턴들(SP1)의 제1 변(S1)은 제2 패턴들(SP2)의 제4 변(S4)과 마주할 수 있다. 또한, 제1 패턴들(SP1)의 제2 변(S2)은 제2 패턴들(SP2)의 제3 변(S3)과 마주할 수 있다. 따라서, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 이격된 제1 패턴들(SP1)의 모서리는 각각 마주하고, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 이격된 제2 패턴들(SP2)의 모서리는 서로 마주할 수 있다.

본 발명에 따르면, 노드(ND)를 구성하는 패턴들이 서로 교번하여 배치됨에 따라, 입력 센서(ISP)에 가해지는 입력 위치에 따른 신호 균일도를 확보할 수 있다. 하나의 노드(ND)에 복수 개의 패턴들이 배치됨에 따라, 제1 입력(TC1)의한 신호뿐만 아니라 제2 입력(TC2)에 의한 신호 또한 증가할 수 있다. 이에 따라, 센싱 감도가 향상된 입력 센서(ISP)를 포함한 전자 장치(ELD)를 제공할 수 있다.

도 6은 본 발명의 일 실시예에 따른 패턴들의 평면도이다. 도 7은 본 발명의 일 실시예에 따른 입력 센서의 패턴들의 평면도이다. 도 8은 본 발명의 일 실시예에 따른 입력 센서의 패턴들의 평면도이다. 도 9은 본 발명의 일 실시예에 따른 입력 센서의 패턴들의 평면도이다. 도 10은 본 발명의 일 실시예에 따른 입력 센서의 패턴들의 평면도이다. 도 11는 본 발명의 일 실시예에 따른 입력 센서의 일 노드의 평면도이다.

도 6 내지 도 11은 도 5a 및 5b에서 설명한 노드(ND)와 대응되는 영역을 도시한 실시예들이며, 도 5a에서 설명한 입력 센서(ISP)의 구성들 중 감지 배선들, 접속 패턴들, 및 감지 패드들은 생략한다.

도 6을 참조하면, 일 실시예에 따른 입력 센서(ISP-A1)는 제1 전극(TE1, 도 5a 참조)및 제2 전극(TE2, 도 5a 참조)을 포함할 수 있다. 제1 전극(TE1)은 제1 패턴들(SP1-A), 제1 브릿지 패턴들(BP1)을 포함할 수 있다. 제2 전극(TE2)은 제2 패턴들(SP2-A), 제2 브릿지 패턴들(BP2)을 포함할 수 있다.

본 실시예에서 제1 패턴들(SP1-A) 및 제2 패턴들(SP2-A) 중 적어도 어느 하나는 패턴들의 외측에서부터 내측을 향하는 방향으로 일부가 제거된 패턴 홀들이 정의될 수 있다.

예를 들어, 제1 패턴들(SP1-A)은 제2 변(S2)을 구성하는 외측에서부터 내측을 향하는 방향으로 제1 패턴들(SP1-A)의 일부가 제거된 제1 패턴 홀(H1-A)이 정의될 수 있다. 제1 패턴 홀(H1-A)은 실질적으로 제1 패턴들(SP1-A) 중 제거되어 외부로 노출된 내면들에 의해 구성될 수 있다.

제2 패턴들(SP2-A)은 제4 변(S4)을 구성하는 외측에서부터 내측을 향하는 방향으로 제2 패턴들(SP2-A)의 일부가 제거된 제2 패턴 홀(H2-A)이 정의될 수 있다. 제2 패턴 홀(H2-A)은 실질적으로 제2 패턴들(SP2-A) 중 제거되어 외부로 노출된 내면들에 의해 구성될 수 있다.

제1 행에 있는 제1 패턴들(SP1)은 좌측으로 오픈된 제1 패턴 홀(H1-A)이 정의될 수 있으며, 제1 행과 제1 방향(DR1)으로 이격된 제2 행에 있는 제1 패턴들(SP1)은 우측으로 오픈된 제1 패턴 홀(H1-A)이 정의될 수 있다. 다만, 이에 한정되는 것은 아니며, 각 행마다 제1 패턴 홀(H1-A)이 형성된 방향은 동일하거나, 랜덤하게 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

또한, 제1 행에 있는 제2 패턴들(SP2)은 상측으로 오픈된 제2 패턴 홀(H2-A)이 정의될 수 있으며, 제1 행과 제1 방향(DR1)으로 이격된 제2 행에 있는 제2 패턴들(SP2)은 하측으로 오픈된 제2 패턴 홀(H2-A)이 정의될 수 있다. 다만, 이에 한정되는 것은 아니며, 각 행마다 제2 패턴 홀(H2-A)이 형성된 방향은 동일하거나, 랜덤하게 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

본 실시예에 따르면, 전극들(TE1, TE2)에 포함된 패턴들(SP1-A, SP2-A)이 일부가 제거되어 형성된 패턴 홀들(H1-A, H2-A)을 포함함에 따라 서로 다른 신호를 인가 받는 인접한 패턴들과 기생 캡이 감소할 수 있다.

도 7을 참조하면, 일 실시예에 따른 입력 센서(ISP-A2)는 제1 전극(TE1, 도 5a 참조)및 제2 전극(TE2, 도 5a 참조)을 포함할 수 있다. 제1 전극(TE1)은 제1 패턴들(SP1-A), 제1 브릿지 패턴들(BP1)을 포함할 수 있다. 제2 전극(TE2)은 제2 패턴들(SP2-A), 제2 브릿지 패턴들(BP2)을 포함할 수 있다.

예를 들어, 제1 패턴들(SP1-A)은 제2 변(S2)을 구성하는 외측에서부터 내측을 향하는 방향으로 제1 패턴들(SP1-A)의 일부가 제거된 제1 패턴 홀(H1-A)이 정의될 수 있다. 제1 패턴 홀(H1-A)은 실질적으로 제1 패턴들(SP1-A) 중 제거되어 외부로 노출된 제1 패턴들(SP1-A)의 내면들에 의해 구성될 수 있다.

제2 패턴들(SP2-A)은 제4 변(S4)을 구성하는 외측에서부터 내측을 향하는 방향으로 제2 패턴들(SP2-A)의 일부가 제거된 제2 패턴 홀(H2-A)이 정의될 수 있다. 제2 패턴 홀(H2-A)은 실질적으로 제2 패턴들(SP2-A) 중 제거되어 외부로 노출된 제2 패턴들(SP2-A)의 내면들에 의해 구성될 수 있다.

본 실시예에 따른 입력 센서(ISP-A2)는 더미 패턴들(D1-A, D2-A)을 더 포함할 수 있다. 제1 더미 패턴(D1-A)은 제1 패턴 홀(H1-A) 내에 배치되고, 제1 패턴들(SP1-A)과 이격되어 전기적으로 절연될 수 있다. 제1 더미 패턴(D1-A)의 일부는 제1 패턴 홀(H1-A)을 구성하는 제1 패턴들(SP1-A)의 내측면들로 에워 쌓일 수 있다.

제2 더미 패턴(D2-A)은 제2 패턴 홀(H2-A) 내에 배치되고, 제2 패턴들(SP2-A)과 이격되어 전기적으로 절연될 수 있다. 제2 더미 패턴(D2-A)의 일부는 제2 패턴 홀(H2-A)을 구성하는 제2 패턴들(SP2-A)의 내측면들로 에워 쌓일 수 있다.

본 실시예에 따르면, 패턴들(SP1-A, SP2-A)의 일부가 제거된 패턴 홀들(H1-A, H2-A)에 배치되고, 패턴들(SP1-A, SP2-A)과 이격되어 절연 배치된 더미 패턴들(D1-A, D2-A)을 포함함에 따라, 패턴들(SP1-A, SP2-A)의 형상이 사용자에게 시인되는 불량을 방지할 수 있다.

도 8을 참조하면, 일 실시예에 따른 입력 센서(ISP-B1)는 제1 전극(TE1, 도 5a 참조)및 제2 전극(TE2, 도 5a 참조)을 포함할 수 있다. 제1 전극(TE1)은 제1 패턴들(SP1-B), 제1 브릿지 패턴들(BP1)을 포함할 수 있다. 제2 전극(TE2)은 제2 패턴들(SP2-B), 제2 브릿지 패턴들(BP2)을 포함할 수 있다.

본 실시예에서 제1 패턴들(SP1-B) 및 제2 패턴들(SP2-B) 중 적어도 어느 하나는 패턴들이 관통된 패턴 홀들이 정의될 수 있다.

예를 들어, 제1 패턴들(SP1-B)은 제1 패턴들(SP1-B)이 관통되어 형성된 제1 패턴 홀(H1-B)이 정의될 수 있다. 제1 패턴 홀(H1-B)은 실질적으로 제1 패턴들(SP1-B) 중 관통되어 외부로 노출된 제1 패턴들(SP1-B)의 내면들에 의해 구성될 수 있다.

제2 패턴들(SP2-B)은 제2 패턴들(SP2-B)이 관통되어 형성된 제2 패턴 홀(H2-B)이 정의될 수 있다. 제2 패턴 홀(H2-B)은 실질적으로 제2 패턴들(SP2-B) 중 관통되어 외부로 노출된 제2 패턴들(SP2-B)의 내면들에 의해 구성될 수 있다.

본 실시예에 따르면, 전극들(TE1, TE2)에 포함된 패턴들(SP1-B, SP2-B)이 관통되어 형성된 패턴 홀들(H1-B, H2-B)을 포함함에 따라 서로 다른 신호를 인가 받는 인접한 패턴들과 기생 캡이 감소할 수 있다.

도 9를 참조하면, 일 실시예에 따른 입력 센서(ISP-B2)는 제1 전극(TE1, 도 5a 참조)및 제2 전극(TE2, 도 5a 참조)을 포함할 수 있다. 제1 전극(TE1)은 제1 패턴들(SP1-B), 제1 브릿지 패턴들(BP1)을 포함할 수 있다. 제2 전극(TE2)은 제2 패턴들(SP2-B), 제2 브릿지 패턴들(BP2)을 포함할 수 있다.

본 실시예에 따른 입력 센서(ISP-B2)는 더미 패턴들(D1-B, D2-B)을 더 포함할 수 있다. 제1 더미 패턴(D1-B)은 제1 패턴 홀(H1-B) 내에 배치되고, 제1 패턴들(SP1-B)과 이격되어 전기적으로 절연될 수 있다. 제1 더미 패턴(D1-B)은 제1 패턴 홀(H1-B)을 구성하는 제1 패턴들(SP1-B)의 내측면들로 에워 쌓일 수 있다.

제2 더미 패턴(D2-B)은 제2 패턴 홀(H2-B) 내에 배치되고, 제2 패턴들(SP2-B)과 이격되어 전기적으로 절연될 수 있다. 제2 더미 패턴(D2-B)은 제2 패턴 홀(H2-B)을 구성하는 제2 패턴들(SP2-B)의 내측면들로 에워 쌓일 수 있다.

본 실시예에 따르면, 패턴들(SP1-B, SP2-B)이 관통된 패턴 홀들(H1-B, H2-B)에 배치되고, 패턴들(SP1-B, SP2-B)과 이격되어 절연 배치된 더미 패턴들(D1-B, D2-B)을 포함함에 따라, 패턴들(SP1-B, SP2-B)의 형상이 사용자에게 시인되는 불량을 방지할 수 있다.

도 10을 참조하면, 일 실시예에 따른 입력 센서(ISP-C)는 제1 전극(TE1, 도 5a 참조)및 제2 전극(TE2, 도 5a 참조)을 포함할 수 있다. 제1 전극(TE1)은 제1 패턴들(SP1-C), 제1 브릿지 패턴들(BP1)을 포함할 수 있다. 제2 전극(TE2)은 제2 패턴들(SP2-C), 제2 브릿지 패턴들(BP2)을 포함할 수 있다.

본 실시예에서 제1 패턴들(SP1-C) 및 제2 패턴들(SP2-C) 중 적어도 어느 하나는 패턴들이 관통된 패턴 홀들이 정의될 수 있다.

예를 들어, 제1 패턴들(SP1-C)은 제1 패턴들(SP1-C)이 관통되어 형성된 제1 패턴 홀들(H1-C1, H1-C2)이 정의될 수 있다. 제1 패턴 홀들(H1-C1, H1-C2)은 실질적으로 제1 패턴들(SP1-C) 중 관통되어 외부로 노출된 제1 패턴들(SP1-C)의 내면들에 의해 구성될 수 있다.

제1 패턴 홀들(H1-C1, H1-C2)은 제1 스몰 패턴 홀(H1-C1) 및 제1 라지 패턴 홀(H1-C2)를 포함할 수 있다. 제1 스몰 패턴 홀(H1-C1)의 면적은 제1 라지 패턴 홀(H1-C2)의 면적보다 작을 수 있다. 본 실시예에 따르면, 1행에 배치된 제1 패턴들(SP1-C) 각각은 제1 라지 패턴 홀(H1-C2)이 정의되고, 상기 1행과 제1 방향(DR1)으로 이격된 제2 행에 배치된 제1 패턴들(SP1-C) 각각은 제1 스몰 패턴 홀(H1-C1)이 정의 될 수 있으며, 상기 1행 및 상기 2행은 교번하여 배치될 수 있다.

다만, 이에 한정되는 것은 아니며, 3개 이상의 서로 다른 면적을 갖는 패턴 홀들이 정의될 수 있으며, 서로 다른 면적을 갖는 패턴 홀들이 랜덤하게 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제2 패턴들(SP2-C)은 제2 패턴들(SP2-C)이 관통되어 형성된 제2 패턴 홀들(H2-C1, H2-C2)이 정의될 수 있다. 제2 패턴 홀(H2-C)은 실질적으로 제2 패턴들(SP2-C) 중 관통되어 외부로 노출된 제2 패턴들(SP2-C)의 내면들에 의해 구성될 수 있다.

제2 패턴 홀들(H2-C1, H2-C2)은 제2 스몰 패턴 홀(H2-C1) 및 제1 라지 패턴 홀(H2-C2)를 포함할 수 있다. 제2 스몰 패턴 홀(H2-C1)의 면적은 제2 라지 패턴 홀(H2-C2)의 면적보다 작을 수 있다. 본 실시예에 따르면, 1행에 배치된 제2 패턴들(SP2-C) 각각은 제2 스몰 패턴 홀(H2-C2)이 정의되고, 상기 1행과 제1 방향(DR1)으로 이격된 제2 행에 배치된 제2 패턴들(SP2-C) 각각은 제1 라지 패턴 홀(H2-C1)이 정의 될 수 있으며, 상기 1행 및 상기 2행은 교번하여 배치될 수 있다.

도 11을 참조하면, 일 실시예에 따른 입력 센서(ISP-D)는 제1 전극(TE1, 도 5a 참조)및 제2 전극(TE2, 도 5a 참조)을 포함할 수 있다. 제1 전극(TE1)은 제1 패턴들(SP1-D), 제1 브릿지 패턴들(BP1)을 포함할 수 있다. 제2 전극(TE2)은 제2 패턴들(SP2-D), 제2 브릿지 패턴들(BP2)을 포함할 수 있다.

제1 패턴들(SP1-D)은 직사각형을 가질 수 있다. 제1 패턴들(SP1) 각각은 제5 변(S5) 및 제6 변(S6)을 포함할 수 있다. 제5 변(S5)은 제1 방향(DR1)으로 연장되고, 제6 변(S6)은 제5 변(S5)으로부터 제2 방향(DR2)으로 연장될 수 있다. 제5 변(S5)의 길이는 제6 변(S6)의 길이보다 작을 수 있다.

제2 패턴들(SP-2D)은 직사각형을 가질 수 있다. 제2 패턴들(SP2-D) 각각은 제7 변(S7) 및 제8 변(S8)을 포함할 수 있다. 제7 변(S7)은 제2 방향(DR2)으로 연장되고, 제8 변(S8)은 제7 변(S7)으로부터 제1 방향(DR1)으로 연장될 수 있다. 제7 변(S7)의 길이는 제8 변(S8)의 길이보다 작을 수 있다.

도 6에는 입력 센서(ISP)의 장축은 제1 방향(DR1)으로 연장되고, 입력 센서(ISP)의 단축은 제2 방향(DR2)으로 연장된다. 입력 센서(ISP)의 제1 전극(TE1)에 포함된 제1 패턴들(SP1) 또한 제1 방향(DR1)으로 연장된 제2 변(S2)이 제2 방향(DR2)으로 연장된 제1 변(S1) 보다 긴 변을 가지는 반면, 본 실시예에서의 제1 패턴들(SP1-D)은 제1 방향(DR1)으로 연장된 제5 변(S5)이 제2 방향(DR2)으로 연장된 제6 변(S6) 보다 작은 변을 가질 수 있다.

도 12는 본 발명의 일 실시예에 따른 입력 센서의 일 노드의 평면도이다. 도 13는 본 발명의 일 실시예에 따른 입력 센서의 일 노드의 평면도이다. 도 14는 본 발명의 일 실시예에 따른 입력 센서의 일 노드의 평면도이다.

도 12를 참조하면, 일 실시예에 따른 노드(ND-1)에는 상이한 개수의 제1 패턴들(SP1-1) 및 제2 패턴들(SP2-1)을 포함할 수 있다. 예를 들어, 노드(ND-1)에는 13개의 제1 패턴들(SP1-1) 및 12개의 제2 패턴들(SP2-1)이 배치될 수 있다. 제1 패턴들(SP1-1) 및 제2 패턴들(SP2-1)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 서로 교번하여 배치될 수 있다.

도 13를 참조하면, 일 실시예에 따른 노드(ND-2)에는 동일한 개수의 제1 패턴들(SP1-2) 및 제2 패턴들(SP2-2)을 포함할 수 있다. 예를 들어, 노드(ND-2)에는 9개의 제1 패턴들(SP1-2) 및 9개의 제2 패턴들(SP2-2)이 배치될 수 있다. 제1 패턴들(SP1-2) 및 제2 패턴들(SP2-2)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 서로 교번하여 배치될 수 있다.

본 실시예에서 제1 패턴들(SP1-2) 및 제2 패턴들(SP2-2)은 도 5b에서 설명한 패턴들(SP1, SP2)로부터 45도 각도로 회전된 형상을 가질 수 있다. 따라서, 도 5b에서 설명한 제1 패턴들(SP1)에 포함된 제1 변(S1)과 제2 변(S2)에 각각 대응되는 제1 패턴들(SP1-2)의 변들은 제1 방향(DR1) 및 제2 방향(DR2)에 사선 방향으로 연장될 수 있다. 또한, 도 5b에서 설명한 제2 패턴들(SP2)에 포함된 제3 변(S3)과 제4 변(S4)에 각각 대응되는 제2 패턴들(SP2-2)의 변들도 제1 방향(DR1) 및 제2 방향(DR2)에 사선 방향으로 연장될 수 있다.

본 실시예에서 노드(ND-2)의 포함된 패턴들(SP1-2, SP2-2)의 개수로 산정되는 제1 패턴들(SP1-2) 및 제2 패턴들(SP2-2) 중 일부는, 노드(ND-2)를 정의하는 점선의 내측 영역으로부터 이격될 수 있다. 따라서, 일부가 중첩하는 어느 패턴들(SP1-2, SP2-2)의 개수는 마주하는 다른 패턴들(SP1-2, SP2-2)과 합하여 개수로 산정될 수 있다. 예를 들어, 1행에 배치된 제1 패턴들(SP1-2)들은 제1 방향(DR1)으로 이격된 제4 행에 배치된 제1 패턴들(SP1-2)와 합하여 하나의 패턴으로 카운팅될 수 있다.

도 14를 참조하면, 일 실시예에 따른 노드(ND-3)에는 동일한 개수의 제1 패턴들(SP1-3) 및 제2 패턴들(SP2-3)을 포함할 수 있다. 예를 들어, 노드(ND-3)에는 16개의 제1 패턴들(SP1-3) 및 16개의 제2 패턴들(SP2-3)이 배치될 수 있다. 제1 패턴들(SP1-3) 및 제2 패턴들(SP2-3)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 서로 교번하여 배치될 수 있다.

본 실시예에서 제1 패턴들(SP1-3) 및 제2 패턴들(SP2-3)은 도 5b에서 설명한 패턴들(SP1, SP2)로부터 45도 각도로 회전된 형상을 가질 수 있다. 따라서, 도 5b에서 설명한 제1 패턴들(SP1)에 포함된 제1 변(S1)과 제2 변(S2)에 각각 대응되는 제1 패턴들(SP1-3)의 변들은 제1 방향(DR1) 및 제2 방향(DR2)에 사선 방향으로 연장될 수 있다. 또한, 도 5b에서 설명한 제2 패턴들(SP2)에 포함된 제3 변(S3)과 제4 변(S4)에 각각 대응되는 제2 패턴들(SP2-3)의 변들도 제1 방향(DR1) 및 제2 방향(DR2)에 사선 방향으로 연장될 수 있다.

도 15는 본 발명의 일 실시예에 따른 입력 센서의 패턴들의 평면도이다. 도 5a 내지 도 5b에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 부여하며, 중복된 설명은 생략한다.

도 15를 참조하면, 일 실시예에 따른 입력 센서(ISP-E)는 제1 전극(TE1, 도 5a 참조)및 제2 전극(TE2, 도 5a 참조)을 포함할 수 있다. 제1 전극(TE1)은 제1 패턴들(SP1-E), 제1 브릿지 패턴들(BP1-E)을 포함할 수 있다. 제2 전극(TE2)은 제2 패턴들(SP2-E), 제2 브릿지 패턴들(BP2-E)을 포함할 수 있다.

본 실시예에서 입력 센서(ISP-E)는 복수의 메쉬 선들(MSL)을 포함할 수 있다. 메쉬 선들(MSL)은 제4 방향(DR4)으로 연장된 제1 메쉬선(MSL1) 및 제5 방향(DR5)으로 연장된 제2 메쉬선(MSL2)을 포함할 수 있다. 메쉬 선들(MSL)은 격자 무늬로 제공되어 메쉬 개구부(MS-OP)를 제공할 수 있다. 메쉬 선들(MSL)은 도 4에서 설명한 비발광영역(NPXA)과 중첩하고, 메쉬 개구부(MS-OP)는 발광영역(PXA)과 중첩할 수 있다. 이에 따라, 표시 패널(DP) 상에 직접 배치된 입력 센서(ISP-E)를 포함하더라도, 입력 센서(ISP-E)에 포함된 패턴들의 영향을 받지 않고 영상을 제공할 수 있다.

본 실시예에 따른 제1 패턴들(SP1-E) 및 제2 패턴들(SP2-E)은 바디부(TSP), 돌출부(TPP1, TPP2)를 포함할 수 있다. 도 15에는 설명의 편의를 위해 제1 패턴들(SP1-E)에 포함된 바디부(TSP), 돌출부(TPP1, TPP2)를 예를 들어 설명하나, 이에 한정되는 것은 아니며, 바디부(TSP), 돌출부(TPP1, TPP2)관한 내용은 제2 패턴들(SP2-E)에도 적용될 수 있다.

바디부(TSP)는 도 5b의 패턴(SP1)과 대응될 수 있다. 일 실시예에서 바디부(TSP)는 바디 홀(T-H)이 정의될 수 있다. 바디 홀(T-H)은 바디부(TSP)의 내부가 관통되어 노출된 메쉬 선들(MSL)로 형성될 수 있다.

돌출부(TPP1, TPP2)는 바디부(TSP)의 모서리로부터 돌출될 수 있다. 돌출부(TPP1, TPP2)는 바디부(TSP)로부터 연장되고, 서로 이격된 제1 돌출부(TPP1) 및 제2 돌출부(TPP2)를 포함할 수 있다.

제1 돌출부(TPP1)는 제1 브릿지 패턴(BP1-E)과 연결될 수 있다. 제2 돌출부(TPP2)는 제1 브릿지 패턴(BP1-E) 및 제2 브릿지 패턴(BP2-E)과 이격될 수 있다.

본 실시예에 따르면, 메쉬 선들(MSL)을 포함하는 제1 패턴들(SP1-E) 및 제2 패턴들(SP2-E)은 브릿지 패턴들(BP1-E, BP2-E)과 바디부(TSP) 사이에 배치된 돌출부(TPP1, TPP2)를 포함함에 따라, 브릿지 패턴들(BP1-E, BP2-E)의 길이를 줄일 수 있다. 따라서, 브릿지 패턴들(BP1-E, BP2-E)의 단선을 방지할 수 있으며, 브릿지 패턴들(BP1-E, BP2-E)보다 넓은 면적을 갖는 돌출부(TPP1, TPP2)를 바디부(TSP)와 브릿지 패턴들(BP1-E, BP2-E) 사이에 배치시킴에 따라 브릿지 패턴들(BP1-E, BP2-E)이 사용자로 하여금 시인되는 문제를 개선할 수 있다. 시인성이 향상된 입력 센서(ISP-E)를 제공할 수 있다.

도 16는 도 5b에 도시된 II-II`에 따른 입력 센서의 단면도이다. 도 17는 도 5b에 도시된 II-II`에 따른 입력 센서의 단면도이다. 도 18는 도 5b에 도시된 II-II`에 따른 입력 센서의 단면도이다. 도 1a 내지 도 5b에서 설명한 구성과 동일/유사한 구성에 대해 동일/유사한 참조 부호를 사용하며, 중복된 설명은 생략한다. 도 16 내지 도 18에서 설명하는 상부 절연층(TFL)은 도 4의 상부 절연층(TFL)과 대응될 수 있다.

도 16을 참조하면, 일 실시예에 따른 입력 센서(ISP-1)는 상부 절연층(TFL)의 상면에 직접 형성될 수 있다. 입력 센서(ISP-1)는 제1 센서 절연층(TIL1), 제2 센서 절연층(TIL2), 제3 센서 절연층(TIL3), 및 복수의 패턴들을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 센서 절연층(TIL1)은 생략될 수 도 있다.

제1 센서 절연층(TIL1)은 상부 절연층(TFL) 상에 직접 배치 된다. 제1 패턴들(SP1) 및 제1 브릿지 패턴(BP1)은 제1 센서 절연층(TIL1) 상에 배치된다. 제1 브릿지 패턴(BP1)은 제1 패턴들(SP1) 사이에 배치될 수 있다. 제1 브릿지 패턴(BP1)은 서로 이격된 제1 패턴들(SP1)을 연결할 수 있다.

제2 센서 절연층(TIL2)은 제1 센서 절연층(TIL1) 상에 배치되어 제1 패턴들(SP1) 및 제1 브릿지 패턴(BP1)을 커버한다. 제2 패턴들(SP2) 및 제2 브릿지 패턴(BP2)은 제2 센서 절연층(TIL2) 상에 배치될 수 있다. II-II'선을 따라 절단한 단면도에는 도시되지 않았으나, 제2 브릿지 패턴(BP2)은 제2 패턴들(SP2) 사이에 배치되어 서로 이격된 제2 패턴들(SP2)을 연결할 수 있다. 제1 브릿지 패턴(BP1)은 제2 센서 절연층(TIL2)을 사이에 두고 제2 브릿지 패턴(BP2)과 중첩할 수 있다.

제3 센서 절연층(TIL3)은 제2 센서 절연층(TIL2) 상에 배치되어 제2 패턴들(SP2) 및 제2 브릿지 패턴(BP2)을 커버한다.

본 실시예에 따르면, 도 4에서 설명한 제1 도전층(ICL1)은 제1 패턴들(SP1) 및 제1 브릿지 패턴(BP1)으로 구성될 수 있으며, 제2 도전층(ICL2)은 제2 패턴들(SP2) 및 제2 브릿지 패턴(BP2)으로 구성될 수 있다.

도 17을 참조하면, 일 실시예에 따른 입력 센서(ISP-2)는 상부 절연층(TFL)의 상면에 직접 형성될 수 있다. 입력 센서(ISP-2)는 제1 센서 절연층(TIL1), 제2 센서 절연층(TIL2), 제3 센서 절연층(TIL3), 및 복수의 패턴들을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 센서 절연층(TIL1)은 생략될 수 도 있다.

제1 센서 절연층(TIL1)은 상부 절연층(TFL) 상에 직접 배치 된다. 제1 브릿지 패턴(BP1)은 제1 센서 절연층(TIL1) 상에 배치된다. 제1 브릿지 패턴(BP1)은 제1 패턴들(SP1)의 적어도 일부와 중첩할 수 있다.

제2 센서 절연층(TIL2)은 제1 센서 절연층(TIL1) 상에 배치되어 제1 브릿지 패턴(BP1)을 커버한다. 제1 패턴들(SP1), 제2 패턴들(SP2), 및 제2 브릿지 패턴(BP2)은 제2 센서 절연층(TIL2) 상에 배치될 수 있다. II-II'선을 따라 절단한 단면도에는 도시되지 않았으나, 제2 브릿지 패턴(BP2)은 제2 패턴들(SP2) 사이에 배치되어 서로 이격된 제2 패턴들(SP2)을 연결할 수 있다. 제1 패턴들(SP1)은 제2 패턴들(SP2) 및 제2 브릿지 패턴(BP2)과 서로 이격되어 배치될 수 있다.

본 실시예에 따르면, 제2 패턴들(SP2)은 제2 센서 절연층(TIL2)에 정의된 컨택홀(CH)을 통해 제1 브릿지 패턴(BP1)에 연결될 수 있다.

제3 센서 절연층(TIL3)은 제2 센서 절연층(TIL2) 상에 배치되어 제1 패턴들(SP1), 제2 패턴들(SP2), 및 제2 브릿지 패턴(BP2)을 커버한다.

본 실시예에 따르면, 도 4에서 설명한 제1 도전층(ICL1)은 제1 브릿지 패턴(BP1)으로 구성될 수 있으며, 제2 도전층(ICL2)은 제1 패턴들(SP1), 제2 패턴들(SP2) 및 제2 브릿지 패턴(BP2)으로 구성될 수 있다.

도 18을 참조하면, 일 실시예에 따른 입력 센서(ISP-3)는 상부 절연층(TFL)의 상면에 직접 형성될 수 있다. 입력 센서(ISP-3)는 제1 센서 절연층(TIL1), 제2 센서 절연층(TIL2), 제3 센서 절연층(TIL3), 및 복수의 패턴들을 포함할 수 있다. 본 발명의 일 실시예에서, 제1 센서 절연층(TIL1)은 생략될 수 도 있다.

본 실시예에서 입력 센서(ISP-3)의 제1 패턴(SP1, 도 5b 참조)은 제1 하부 패턴들(SP1-a) 및 제1 상부 패턴들(SP1-b), 및 제1 브릿지 패턴(BP1)을 포함한다. 제1 하부 패턴들(SP1-a) 및 제1 상부 패턴들(SP1-b)은 동일한 형상을 가질 수 있다. 따라서, 제1 하부 패턴들(SP1-a) 및 제1 상부 패턴들(SP1-b)은 평면상에서 하나의 패턴으로 시인될 수 있다.

제2 패턴(SP2, 도 5b 참조)은 제2 하부 패턴들(SP2-a) 및 제2 상부 패턴들(SP2-b), 및 제2 브릿지 패턴(BP2)을 포함한다. 제2 하부 패턴들(SP2-a) 및 제2 상부 패턴들(SP2-b)은 동일한 형상을 가질 수 있다. 따라서, 제2 하부 패턴들(SP2-a) 및 제2 상부 패턴들(SP2-b)은 평면상에서 하나의 패턴으로 시인될 수 있다.

제1 센서 절연층(TIL1)은 상부 절연층(TFL) 상에 직접 배치 된다. 제1 하부 패턴들(SP1-a), 제1 브릿지 패턴(BP1), 및 제2 하부 패턴들(SP2-a)은 제1 센서 절연층(TIL1) 상에 배치된다. 제1 브릿지 패턴(BP1)은 서로 이격된 제1 하부 패턴들(SP1-a)을 연결할 수 있다. 제2 하부 패턴들(SP2-a)은 제1 하부 패턴들(SP1-a) 및 제1 브릿지 패턴(BP1)과 이격될 수 있다.

제2 센서 절연층(TIL2)은 제1 센서 절연층(TIL1) 상에 배치되어 제1 하부 패턴들(SP1-a), 제1 브릿지 패턴(BP1), 및 제2 하부 패턴들(SP2-a)을 커버한다.

제1 상부 패턴들(SP1-b), 제2 상부 패턴들(SP2-b), 및 제2 브릿지 패턴(BP2)은 제2 센서 절연층(TIL2) 상에 배치될 수 있다. II-II'선을 따라 절단한 단면도에는 도시되지 않았으나, 제2 브릿지 패턴(BP2)은 제2 상부 패턴들(SP2-b) 사이에 배치되어 서로 이격된 제2 상부 패턴들(SP2-b)을 연결할 수 있다. 제1 상부 패턴들(SP1-b)은 제2 상부 패턴들(SP2-b) 및 제2 브릿지 패턴(BP2)과 이격될 수 있다.

본 실시예에 따르면, 제1 상부 패턴들(SP1-b)은 제2 센서 절연층(TIL2)에 정의된 제1 컨택홀(CH1)을 통해 중첩하는 제1 하부 패턴들(SP1-a)에 연결될 수 있다. 제2 상부 패턴들(SP2-b)은 제2 센서 절연층(TIL2)에 정의된 제2 컨택홀(CH2)을 통해 중첩하는 제2 하부 패턴들(SP2-a)에 연결될 수 있다.

본 실시예에 따르면, 도 4에서 설명한 제1 도전층(ICL1)은 제1 하부 패턴들(SP1-a), 제1 브릿지 패턴(BP1), 및 제2 하부 패턴들(SP2-a)으로 구성될 수 있으며, 제2 도전층(ICL2)은 제1 상부 패턴들(SP1-b), 제2 상부 패턴들(SP2-b), 및 제2 브릿지 패턴(BP2)으로 구성될 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

ELD: 전자 장치
DD: 표시 장치
DP: 표시 패널
ISP: 입력 센서
SP1, SP2: 패턴들
BP1, BP2: 브릿지 패??들
ND: 노드
MSL: 메쉬 선들

Claims

표시 패널;
상기 표시 패널 상에 배치되고, 제1 방향으로 연장된 제1 전극, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 전극과 절연된 제2 전극, 상기 제1 전극에 연결된 제1 감지 배선, 및 상기 제2 전극에 연결된 제2 감지 배선을 포함하는 입력 센서를 포함하고,
상기 제1 전극은,
제1 변 및 상기 제1 변보다 긴 제2 변을 포함하고, 서로 이격된 제1 패턴들; 및
이격된 상기 제1 패턴들 사이에 배치된 제1 브릿지 패턴들을 포함하고,
상기 제2 전극은,
제3 변 및 상기 제3 변보다 긴 제4 변을 포함하고, 서로 이격된 제2 패턴들; 및
이격된 상기 제2 패턴들 사이에 배치된 제2 브릿지 패턴들을 포함하고,
상기 제1 변은 상기 제4 변과 마주하고,
상기 제2 변은 상기 제3 변과 마주하는 전자 장치.
제1 항에 있어서,
상기 제1 전극 및 상기 제2 전극이 교차하는 영역에 배치된 상기 제1 패턴들 및 상기 제2 패턴들은 노드로 정의되는 것을 특징으로 하는 전자 장치.
제2 항에 있어서,
상기 노드에 배치된 제1 패턴들 및 상기 제2 패턴들의 개수는 동일한 것을 특징으로 하는 전자 장치.
제2 항에 있어서,
상기 노드에 배치된 제1 패턴들 및 상기 제2 패턴들의 개수는 상이한 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 제1 변 및 상기 제4 변은 상기 제2 방향으로 연장되고,
상기 제2 변 및 상기 제3 변은 상기 제1 방향으로 연장된 것을 특징으로 하는 전자 장치.
제5 항에 있어서,
상기 제1 브릿지 패턴들 및 상기 제2 브릿지 패턴들은,
상기 제1 방향 및 상기 제2 방향의 사선 방향으로 연장된 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 제1 변 및 상기 제4 변은,
상기 제1 방향 및 상기 제2 방향에 제1 사선 방향 연장되고,
상기 제2 변 및 상기 제3 변은,
상기 제1 사선 방향과 교차하는 제2 사선 방향으로 연장된 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 제1 패턴들 및 상기 제2 패턴들 중 적어도 어느 하나는,
상기 제1 패턴들 및 상기 제2 패턴들이 관통된 패턴 홀들이 정의된 것을 특징으로 하는 전자 장치.
제8 항에 있어서,
상기 패턴 홀들 중 적어도 어느 하나에 배치되고, 상기 제1 패턴들 및 상기 제2 패턴들과 절연된 더미 패턴을 포함하는 것을 특징으로 하는 전자 장치.
제8 항에 있어서,
상기 패턴 홀들은 서로 다른 면적을 갖는 제1 홀 및 제2 홀을 포함하는 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 제1 패턴들 및 상기 제2 패턴들 중 적어도 어느 하나는,
상기 제1 내지 제4 변들을 구성하는 외측에서 내측을 향하는 방향으로 일부가 제거된 패턴 홀들이 정의된 것을 특징으로 하는 전자 장치.
제11 항에 있어서,
상기 패턴 홀들 중 적어도 어느 하나에 배치되고, 상기 제1 패턴들 및 상기 제2 패턴들과 절연된 더미 패턴을 포함하는 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 제1 전극 및 상기 제2 전극은,
상기 제1 방향 및 상기 제2 방향의 사선 방향으로 연장되고, 메쉬 개구가 정의된 메쉬 선들을 포함하는 것을 특징으로 하는 전자 장치.
제13 항에 있어서,
상기 제1 패턴들 및 상기 제2 패턴들 중 적어도 어느 하나는,
바디부; 및
상기 바디부의 모서리로부터 돌출된 돌출부를 포함하는 것을 특징으로 하는 전자 장치.
제14 항에 있어서,
상기 돌출부는,
상기 제1 브릿지 패턴들 및 상기 제2 브릿지 패턴들 중 대응되는 브릿지 패턴들과 연결된 제1 돌출부;
상기 제1 브릿지 패턴들 및 상기 제2 브릿지 패턴들과 이격된 제2 돌출부를 포함하는 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 표시 패널은,
베이스층;
상기 베이스층 상에 배치되고, 적어도 하나의 트랜지스터를 포함하는 회로 소자층;
상기 트랜지스터와 연결된 발광 소자를 포함하는 표시 소자층;
상기 표시 소자층을 커버하는 상부 절연층을 포함하고,
상기 입력 센서는,
상기 상부 절연층 상에 직접 배치되는 것을 특징으로 하는 전자 장치.
제1 항에 있어서,
상기 입력 센서는,
상기 표시 패널 상에 배치된 제1 센서 절연층;
상기 제1 센서 절연층 상에 배치된 제1 도전층;
상기 제1 센서 절연층 상에 배치되어 상기 제1 도전층을 커버하는 제2 센서 절연층; 및
상기 제2 센서 절연층 상에 배치된 제2 도전층을 포함하는 것을 특징으로 하는 전자 장치.
제17 항에 있어서,
상기 제1 도전층은,
상기 상기 제1 브릿지 패턴들로 구성되고,
상기 제2 도전층은,
상기 제1 패턴들, 제2 패턴들, 및 상기 제2 브릿지 패턴들로 구성되고,
상기 제1 패턴들은,
상기 제2 센서 절연층을 관통하는 컨택홀을 통해 상기 제1 브릿지 패턴들과 연결되는 것을 특징으로 하는 전자 장치.
제17 항에 있어서,
상기 제1 패턴들은,
제1 상부 패턴들, 상기 제1 상부 패턴들과 동일 형상을 갖고 상기 브릿지 패턴들과 연결된 제1 하부 패턴들을 포함하고,
상기 제2 패턴들은,
상기 제2 브릿지 패턴들과 연결된 제2 상부 패턴들, 상기 제2 상부 패턴들과 동일 형상을 갖는 제2 하부 패턴들을 포함하고,
상기 제1 도전층은,
상기 제1 하부 패턴들, 상기 제1 브릿지 패턴들, 및 상기 제2 하부 패턴들로 구성되고,
상기 제2 도전층은,
상기 제1 상부 패턴들, 상기 제2 상부 패턴들, 및 상기 제2 브릿지 패턴들로 구성되는 것을 특징으로 하는 전자 장치.
제19항에 있어서,
상기 제1 상부 패턴들은,
상기 제2 센서 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 하부 패턴들과 연결되고,
상기 제2 상부 패턴들은,
상기 제2 센서 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 하부 패턴들과 연결되는 것을 특징으로 하는 전자 장치.