KR20220091279A - Display device and manufacturing method for the same - Google Patents

Display device and manufacturing method for the same Download PDF

Info

Publication number
KR20220091279A
KR20220091279A KR1020200182629A KR20200182629A KR20220091279A KR 20220091279 A KR20220091279 A KR 20220091279A KR 1020200182629 A KR1020200182629 A KR 1020200182629A KR 20200182629 A KR20200182629 A KR 20200182629A KR 20220091279 A KR20220091279 A KR 20220091279A
Authority
KR
South Korea
Prior art keywords
line
pixel
disposed
gate
lines
Prior art date
Application number
KR1020200182629A
Other languages
Korean (ko)
Inventor
남하늬
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020200182629A priority Critical patent/KR20220091279A/en
Publication of KR20220091279A publication Critical patent/KR20220091279A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L27/3276—
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • H01L27/3262—
    • H01L27/3265—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H01L2227/323—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 명세서의 실시예에 따르면, 게이트신호를 공급하고, 제1방향으로 연장되는 제1라인과, 제1방향과 제1기울기를 갖는 제2방향으로 연장되는 제2라인을 포함하는 복수의 게이트 라인, 제1라인과 중첩되게 배치되고 데이터신호를 공급하는 복수의 데이터라인, 제1라인과 중첩되게 배치되고 제1전원을 공급하는 복수의 제1전압라인, 제2라인과 중첩되게 배치되고 제1전원을 공급하고, 제1전압라인과 연결되는 복수의 제1보조전압라인 및 복수의 게이트라인, 복수의 데이터라인 및 복수의 제1전압라인에 연결된 복수의 화소를 포함하는 표시장치를 표시장치 및 그에 제조방법을 제공할 수 있다. According to the embodiment of the present specification, a plurality of gate lines supplying a gate signal and including a first line extending in a first direction and a second line extending in a second direction having a first direction and a first slope , a plurality of data lines overlapping the first line and supplying a data signal, a plurality of first voltage lines overlapping the first line and supplying first power, and a plurality of first voltage lines overlapping the second line A display device comprising: a display device that supplies power and includes a plurality of first auxiliary voltage lines connected to a first voltage line, a plurality of gate lines, a plurality of data lines, and a plurality of pixels connected to the plurality of first voltage lines; A manufacturing method may be provided thereto.

Description

표시장치 및 그의 제조방법{DISPLAY DEVICE AND MANUFACTURING METHOD FOR THE SAME}Display device and manufacturing method thereof

본 발명의 실시예들은 표시장치 및 그의 제조방법에 관한 것이다.Embodiments of the present invention relate to a display device and a method for manufacturing the same.

정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치로는 액정표시장치(LCD: Liquid Crystal Display device), 전계발광 표시장치(ELD; Electroluminescence Display device) 등과 같은 여러 가지 타입의 표시장치가 활용되고 있다.As the information society develops, the demand for a display device for displaying an image is increasing in various forms. As the display device, various types of display devices such as a liquid crystal display device (LCD) and an electroluminescence display device (ELD) are used.

그리고, 전계발광 표시장치(ELD)는 퀀텀닷(QD: Quantum Dot)을 포함하는 퀀텀닷 발광표시장치(Quantum-dot Light Emitting Display device), 무기 발광 표시장치(Inorganic Light Emitting Display device), 및 유기 발광표시 장치(Organic Light Emitting Display device) 등을 포함할 수 있다.In addition, the electroluminescent display (ELD) includes a quantum dot light emitting display device including a quantum dot (QD), an inorganic light emitting display device, and an organic light emitting display device. It may include an organic light emitting display device and the like.

상기의 표시장치 중 전계발광 표시장치는 응답속도, 시야각, 색재현성 등이 매우 우수하게 구현될 수 있다. 또한, 두께가 얇게 구현될 수 있는 장점이 있다.Among the above display devices, the electroluminescent display device can be implemented with excellent response speed, viewing angle, color reproducibility, and the like. In addition, there is an advantage that can be implemented with a thin thickness.

전계발광표시장치는 복수의 화소가 매트릭스 형태로 배치되어 영상을 표시할 수 있다. 최근에는 고해상도와 대면적을 갖는 전계발광표시장치가 개발되고 있다.In the electroluminescent display device, a plurality of pixels are arranged in a matrix form to display an image. Recently, an electroluminescent display device having a high resolution and a large area has been developed.

하지만, 전계발광표시장치는 각각의 화소에 전류를 공급하여 영상을 표시하게 되는데, 전계발광표시장치가 대면적을 갖는 경우 전류가 공급되는 배선의 길이가 길어져 구동전압이 낮아지게 되고 이로 인하여 화질이 저하되는 문제가 발생하게 되었다. 이에 본 명세서의 발명자들은 대면적을 갖더라도 구동전압이 낮아지는 것을 최소화하여 화질 저하가 발생되지 않는 표시장치 및 그의 제조방법을 발명하였다. However, in the electroluminescent display device, current is supplied to each pixel to display an image. When the electroluminescent display device has a large area, the length of the wire to which the current is supplied becomes longer, thereby lowering the driving voltage, and thus the image quality is deteriorated. There was a problem with degradation. Accordingly, the inventors of the present specification have invented a display device and a method for manufacturing the same that do not deteriorate image quality by minimizing a decrease in driving voltage even though it has a large area.

이하에서 설명하게 될 본 명세서의 실시예에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved according to the embodiments of the present specification to be described below are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

본 명세서의 실시예에 따른 표시장치는 게이트신호를 공급하고, 제1방향으로 연장되는 제1라인과, 제1방향과 제1기울기를 갖는 제2방향으로 연장되는 제2라인을 포함하는 복수의 게이트 라인, 제1라인과 중첩되게 배치되고 데이터신호를 공급하는 복수의 데이터라인, 제1라인과 중첩되게 배치되고 제1전원을 공급하는 복수의 제1전압라인, 제2라인과 중첩되게 배치되고 제1전원을 공급하고, 제1전압라인과 연결되는 복수의 제1보조전압라인 및 복수의 게이트라인, 복수의 데이터라인 및 복수의 제1전압라인에 연결된 복수의 화소를 포함하는 표시장치를 포함할 수 있다. A display device according to an embodiment of the present specification supplies a gate signal and includes a plurality of first lines extending in a first direction and a second line extending in a second direction having a first direction and a first slope. a gate line, a plurality of data lines overlapping the first line and supplying a data signal, a plurality of first voltage lines overlapping the first line and supplying a first power supply, and overlapping a second line; A display device that supplies a first power and includes a plurality of first auxiliary voltage lines connected to the first voltage line, a plurality of gate lines, a plurality of data lines, and a plurality of pixels connected to the plurality of first voltage lines; can do.

상기의 표시장치에서, 복수의 화소는 하나의 게이트 라인에 연결되고 제1방향으로 인접하게 배치되어 있는 제1화소와 제2화소를 포함하고, 제2라인은 제1화소와 제2화소 사이 영역과 중첩되게 배치될 수 있다. In the above display device, the plurality of pixels includes first and second pixels connected to one gate line and disposed adjacent to each other in the first direction, and the second line is a region between the first pixel and the second pixel. It may be arranged to overlap.

또한, 본 명세서의 실시예에 따른 표시장치는 제1화소와 제2화소를 포함하고, 제2화소는 제1방향과 제1기울기를 갖는 제2방향으로 연장되는 사선에 대응하여 배치되는 복수의 화소, 게이트신호를 공급하고, 제1화소와 제2화소 사이에서 사선으로 연장되는 복수의 게이트 라인, 데이터신호를 공급하고, 복수의 게이트라인과 교차하는 복수의 데이터라인 및 제1전원을 공급하고, 복수의 게이트라인과 교차하는 복수의 제1전압라인을 포함할 수 있다. In addition, the display device according to the exemplary embodiment of the present specification includes a first pixel and a second pixel, and the second pixel includes a plurality of pixels disposed to correspond to a first direction and an oblique line extending in a second direction having a first inclination. A pixel and a gate signal are supplied, a plurality of gate lines extending diagonally between the first pixel and the second pixel and a data signal are supplied, a plurality of data lines crossing the plurality of gate lines and a first power are supplied, , may include a plurality of first voltage lines crossing the plurality of gate lines.

상기의 표시장치에서, 상기 복수의 게이트 라인은 각각 제1방향으로 연장되는 제1라인과, 제1방향과 제1기울기를 갖는 제2방향으로 연장되는 제2라인을 포함할 수 있다. In the display device, each of the plurality of gate lines may include a first line extending in a first direction and a second line extending in a second direction having a first direction and a first slope.

또한, 상기 제1화소와 제2화소 사이에 보조전압라인이 배치될 수 있다. Also, an auxiliary voltage line may be disposed between the first pixel and the second pixel.

또한, 상기 복수의 게이트 라인은 각각 제1방향으로 연장되는 제1라인과, 제2방향으로 연장되는 제2라인을 포함하고, 상기 보조전압라인은 제2라인과 중첩되게 배치되는 제1보조전압라인과 제2보조전압라인을 포함할 수 있다.In addition, each of the plurality of gate lines includes a first line extending in a first direction and a second line extending in a second direction, and the auxiliary voltage line is a first auxiliary voltage disposed to overlap the second line. It may include a line and a second auxiliary voltage line.

또한, 본 명세서의 실시예에 따른 표시장치의 제조방법은 기판 상에 제1방향과, 제1방향과 제1기울기를 갖는 제2방향으로 연장되는 복수의 게이트라인을 배치하는 단계 및 기판 상에 복수의 게이트 라인에서 제2방향으로 연장되는 라인과 중첩되게 배치되는 보조전압라인을 배치하는 단계를 포함하는 표시장치의 제조방법을 포함할 수 있다. In addition, the method of manufacturing a display device according to an embodiment of the present specification includes disposing a plurality of gate lines extending in a first direction and a second direction having a first direction and a first slope on a substrate, and on the substrate. The method of manufacturing a display device may include disposing an auxiliary voltage line overlapping a line extending in a second direction from a plurality of gate lines.

상기의 표시장치의 제조방법에서 상기 복수의 게이트 라인은 각각 제1방향으로 연장되는 제1라인과, 제1방향과 제1기울기를 갖는 제2방향으로 연장되는 제2라인을 포함하고, 보조전압라인은 상기 제2라인과 중첩되게 배치될 수 있다. In the method of manufacturing the display device, each of the plurality of gate lines includes a first line extending in a first direction and a second line extending in a second direction having a first direction and a first slope, and an auxiliary voltage The line may be disposed to overlap the second line.

상기 복수의 게이트 라인은 제1방향과 제2기울기를 갖는 제3방향으로 연장되는 제3라인을 더 포함하고, 제3라인은 제2라인과 제1라인 사이에 배치될 수 있다. The plurality of gate lines may further include a third line extending in a third direction having a first direction and a second slope, and the third line may be disposed between the second line and the first line.

본 명세서의 실시예들에 의하면, 휘도 저하를 방지함으로써, 표시장치의 화질이 개선될 수 있는 효과가 있다. According to the embodiments of the present specification, there is an effect that the image quality of the display device can be improved by preventing the decrease in luminance.

도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 구조도이다.
도 2는 도 1에 도시된 화소의 제1실시예를 나타내는 회로도이다.
도 3a와 도 3b는 본 발명의 실시예들에 따른 표시장치에서 하나의 게이트라인의 연장되는 형상을 나타내는 개념도이다.
도 4는 도 2에 도시된 제1트랜지스터와 발광소자의 연결관계를 나타내는 단면도이다.
도 5와 도 6은 본 발명의 실시예들에 다른 표시장치에서 게이트 라인이 배치되어 있는 것을 나타내는 평면도이다.
도 7은 본 발명의 실시예들에 따른 표시장치에서 제1화소와 제2화소가 배치되어 있는 것을 나타내는 개념도이다
도 8은 본 발명의 실시예들에 따른 표시장치에서 화소의 배치를 나타내는 평면도이다.
도 9는 본 발명의 실시예들에 따른 표시장치에 채용된 표시패널을 나타내는 평면도이다.
도 10은 본 발명의 실시예들에 따른 표시장치의 제조방법을 나타내는 순서도이다.1 is a structural diagram illustrating a display device according to embodiments of the present invention.
FIG. 2 is a circuit diagram illustrating a first embodiment of the pixel shown in FIG. 1 .
3A and 3B are conceptual views illustrating an extended shape of one gate line in a display device according to embodiments of the present invention.
4 is a cross-sectional view illustrating a connection relationship between the first transistor and the light emitting device shown in FIG. 2 .
5 and 6 are plan views illustrating the arrangement of gate lines in display devices according to embodiments of the present invention.
7 is a conceptual diagram illustrating an arrangement of a first pixel and a second pixel in a display device according to embodiments of the present disclosure;
8 is a plan view illustrating an arrangement of pixels in a display device according to an exemplary embodiment of the present invention.
9 is a plan view illustrating a display panel employed in a display device according to an exemplary embodiment of the present invention.
10 is a flowchart illustrating a method of manufacturing a display device according to embodiments of the present invention.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. In adding reference numerals to components of each drawing, the same components may have the same reference numerals as much as possible even though they are indicated in different drawings. In addition, in describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description may be omitted. When "includes", "having", "consisting of", etc. mentioned in this specification are used, other parts may be added unless "only" is used. When a component is expressed in the singular, it may include a case in which the plural is included unless otherwise explicitly stated.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. In addition, in describing the components of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only for distinguishing the elements from other elements, and the essence, order, order, or number of the elements are not limited by the terms.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다. In the description of the positional relationship of the components, when it is described that two or more components are "connected", "coupled" or "connected", two or more components are directly "connected", "coupled" or "connected" ", but it will be understood that two or more components and other components may be further "interposed" and "connected," "coupled," or "connected." Here, other components may be included in one or more of two or more components that are “connected”, “coupled” or “connected” to each other.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the description of the temporal flow relationship related to the components, the operation method or the production method, for example, the temporal precedence relationship such as "after", "after", "after", "before", etc. Alternatively, when a flow precedence relationship is described, it may include a case where it is not continuous unless "immediately" or "directly" is used.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.On the other hand, when numerical values or corresponding information (eg, level, etc.) for a component are mentioned, even if there is no separate explicit description, the numerical value or the corresponding information is based on various factors (eg, process factors, internal or external shock, Noise, etc.) may be interpreted as including an error range that may occur.

도 1은 본 발명의 실시예들에 따른 표시장치를 나타내는 구조도이다. 1 is a structural diagram illustrating a display device according to embodiments of the present invention.

도 1을 참조하면, 표시장치(100)는 표시패널(110), 데이터 드라이버 회로(120), 게이트 드라이버 회로(130) 및 타이밍 컨트롤러(140)를 포함할 수 있다. Referring to FIG. 1 , the display device 100 may include a display panel 110 , a data driver circuit 120 , a gate driver circuit 130 , and a timing controller 140 .

표시패널(110)은 복수의 화소(101)를 포함할 수 있다. 복수의 화소(101)는 표시패널(110) 내에서 매트릭스 형태로 배치될 수 있지만, 이에 한정되는 것은 아니다. 복수의 화소(101)는 각각 적색, 녹색 또는 청색의 빛을 발광할 수 있다. 하지만, 각각의 화소에서 발광하는 빛의 색은 이에 한정되는 것은 아니다. 또한, 표시패널(110)은 사각형의 형상인 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. The display panel 110 may include a plurality of pixels 101 . The plurality of pixels 101 may be arranged in a matrix form in the display panel 110 , but the present invention is not limited thereto. Each of the plurality of pixels 101 may emit red, green, or blue light. However, the color of light emitted from each pixel is not limited thereto. In addition, although the display panel 110 is illustrated as having a rectangular shape, the present invention is not limited thereto.

표시패널(110)에는 복수의 게이트라인(GL1 내지 GLn)과 복수의 데이터라인(DL1 내지 DLm)이 배치되고, 게이트 라인(GL1 내지 GLn)과 데이터라인(DL1 내지 DLm)에 복수의 화소(101)가 연결될 수 있다. 각 화소(101)는 게이트라인(GL1 내지 GLn)을 통해 전달되는 게이트신호에 대응하여 데이터라인(DL1 내지 DLm)을 통해 전달되는 데이터신호를 전달받을 수 있다. A plurality of gate lines GL1 to GLn and a plurality of data lines DL1 to DLm are disposed in the display panel 110 , and a plurality of pixels 101 are disposed on the gate lines GL1 to GLn and the data lines DL1 to DLm. ) can be connected. Each pixel 101 may receive a data signal transmitted through the data lines DL1 through DLm in response to the gate signal transmitted through the gate lines GL1 through GLn.

데이터 드라이버 회로(120)는 복수의 데이터라인(DL1 내지 DLm)과 연결되어 데이터라인(DL1 내지 DLm)을 통해 데이터신호를 화소(101)에 전달할 수 있다. 여기서, 데이터 드라이버 회로(120)는 한 개인 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. The data driver circuit 120 may be connected to the plurality of data lines DL1 to DLm to transmit a data signal to the pixel 101 through the data lines DL1 to DLm. Here, the data driver circuit 120 is illustrated as one individual, but is not limited thereto.

게이트 드라이버 회로(130)는 복수의 게이트라인(GL1 내지 GLn)과 연결되고 복수의 게이트라인(GL1 내지 GLn)을 통해 게이트신호를 복수의 화소(101)에 공급할 수 있다. The gate driver circuit 130 may be connected to the plurality of gate lines GL1 to GLn and may supply a gate signal to the plurality of pixels 101 through the plurality of gate lines GL1 to GLn.

또한, 게이트 드라이버 회로(130)는 복수의 발광제어라인(EML1 내지 EMLn)과 연결되고 복수의 발광제어라인(EML1 내지 EMLn)을 통해 발광제어신호를 복수의 화소(101)에 공급할 수 있다. In addition, the gate driver circuit 130 may be connected to the plurality of emission control lines EML1 to EMLn and may supply the emission control signal to the plurality of pixels 101 through the plurality of emission control lines EML1 to EMLn.

여기서, 게이트 드라이버 회로(130)는 표시패널(110)의 일측에 배치되어 있는 것으로 도시되어 있지만, 이에 한정되는 것은 아니며, 표시패널(110)의 양측에 배치될 수 있다. 또한, 표시장치(100)는 별도의 게이트 드라이버 회로를 포함하지 않고 표시패널(110) 내에서 게이트신호 발생회로의 형태로 배치될 수 있다. 게이트신호 발생회로의 형태로 게이트 드라이버 회로(130)가 표시장치(100)에 포함되는 경우에는 게이트 드라이버 회로(130)는 표시패널(110)에 복수의 화소가 형성되는 과정에서 표시패널(110) 상에 형성될 수 있다.Here, the gate driver circuit 130 is illustrated as being disposed on one side of the display panel 110 , but is not limited thereto, and may be disposed on both sides of the display panel 110 . Also, the display device 100 may be disposed in the form of a gate signal generating circuit in the display panel 110 without including a separate gate driver circuit. When the gate driver circuit 130 in the form of a gate signal generating circuit is included in the display device 100 , the gate driver circuit 130 is formed in the display panel 110 in the process of forming a plurality of pixels in the display panel 110 . may be formed on the

타이밍 컨트롤러(140)는 데이터 드라이버 회로(120)와 게이트 드라이버 회로(130)를 제어할 수 있다. 타이밍 컨트롤러(140)는 영상신호(RGB)와 데이터제어신호(DCS)를 데이터 드라이버 회로(120)에 공급하고 게이트제어신호(GCS)를 게이트 드라이버 회로(130)에 공급할 수 있다. The timing controller 140 may control the data driver circuit 120 and the gate driver circuit 130 . The timing controller 140 may supply the image signal RGB and the data control signal DCS to the data driver circuit 120 and supply the gate control signal GCS to the gate driver circuit 130 .

도 2는 도 1에 도시된 화소의 실시예를 나타내는 회로도이다. FIG. 2 is a circuit diagram illustrating an embodiment of the pixel shown in FIG. 1 .

도 2를 참조하면, 화소(101)는 구동전류를 공급하는 화소회로와, 구동전류를 공급받아 빛을 발광하는 발광소자(ED)를 포함할 수 있다. Referring to FIG. 2 , the pixel 101 may include a pixel circuit for supplying a driving current, and a light emitting device ED receiving the driving current to emit light.

화소회로는 제1트랜지스터(M1), 제2트랜지스터(M2) 및 캐패시터(Cst)를 포함할 수 있다. 그리고, 발광소자(ED)는 애노드전극, 캐소드 전극 및 애노드전극과 캐소드 전극 사이에 배치되며 전류가 흐르면 빛을 발광하는 발광층을 포함할 수 있다. 발광층은 유기물질, 무기물질 및 퀀텀닷(Quantaum Dot) 물질 중 적어도 하나일 수 있다.The pixel circuit may include a first transistor M1 , a second transistor M2 , and a capacitor Cst. In addition, the light emitting device ED may include an anode electrode, a cathode electrode, and a light emitting layer disposed between the anode electrode and the cathode electrode and emitting light when a current flows. The emission layer may be at least one of an organic material, an inorganic material, and a quantum dot material.

제1트랜지스터(M1)는 제1전극이 제1전원(EVDD)을 공급하는 제1전원라인(VL)에 연결되고 제2전극이 제1노드(N1)에 연결될 수 있다. 또한, 제1트랜지스터(M1)는 게이트전극이 제2노드(N1)에 연결될 수 있다. 제1트랜지스터(M1)는 제2노드(N2)에 인가된 전압에 대응하여 제1노드(N1)로 구동전류가 흐르게 할 수 있다. The first transistor M1 may have a first electrode connected to the first power line VL supplying the first power EVDD and a second electrode connected to the first node N1 . In addition, the gate electrode of the first transistor M1 may be connected to the second node N1 . The first transistor M1 may allow a driving current to flow to the first node N1 in response to the voltage applied to the second node N2 .

제2트랜지스터(M2)는 제1전극이 데이터라인(DL)에 연결되고 제2전극이 제2노드(N2)에 연결될 수 있다. 또한, 제2트랜지스터(M2)는 게이트 전극이 게이트라인(GL)에 연결될 수 있다. 제2트랜지스터(M2)는 게이트라인(GL)을 통해 전달되는 게이트신호(GATE)에 대응하여 데이터라인(DL)에 흐르는 데이터신호(Vdata)를 제2노드(N2)에 전달할 수 있다. The second transistor M2 may have a first electrode connected to the data line DL and a second electrode connected to the second node N2 . Also, a gate electrode of the second transistor M2 may be connected to the gate line GL. The second transistor M2 may transmit the data signal Vdata flowing through the data line DL to the second node N2 in response to the gate signal GATE transmitted through the gate line GL.

캐패시터(Cst)는 제1전극이 제1노드(N1)에 연결되고 제2전극이 제2노드(N2)에 연결될 수 있다. 캐패시터(Cst)는 제1노드(N1)에 인가된 전압을 유지할 수 있다. The capacitor Cst may have a first electrode connected to the first node N1 and a second electrode connected to the second node N2 . The capacitor Cst may maintain the voltage applied to the first node N1.

상기와 같이 구성된 화소(101)에서 제1트랜지스터(M1) 및 제2트랜지스터(M2)는 N 모스 타입의 트랜지스터일 수 있다. 하지만, 이에 한정되는 것은 아니다. 또한, 제1트랜지스터(M1) 및 제2트랜스터(M2)의 제1전극과 제2전극은 각각 드레인전극과 소스전극일 수 있다. 하지만, 이에 한정되는 것은 아니다.In the pixel 101 configured as described above, the first transistor M1 and the second transistor M2 may be N-MOS type transistors. However, the present invention is not limited thereto. In addition, the first electrode and the second electrode of the first transistor M1 and the second transistor M2 may be a drain electrode and a source electrode, respectively. However, the present invention is not limited thereto.

도 3a와 도 3b는 본 발명의 실시예들에 따른 표시장치에서 하나의 게이트라인의 연장되는 형상을 나타내는 개념도이다. 3A and 3B are conceptual views illustrating an extended shape of one gate line in a display device according to embodiments of the present invention.

도 3a를 참조하면, 게이트라인(GL)은 제1방향(F1)으로 연장되는 제1라인(GL11)과, 제1방향(F1)과 제1기울기(θ1)를 갖고 제2방향(F2)으로 연장되는 제2라인(GL12)을 포함할 수 있다. 또한, 도 3b를 참조하면, 게이트 라인(GL)은 같이, 제1방향(F1)으로 연장되는 제1라인(GL21)과, 제1방향(F1)과 제1기울기(θ1)를 갖고 제2방향(F2)으로 연장되는 제2라인(GL22)과 제1방향(F1)과 제2기울기(θ2)를 갖고 제3방향(F3)으로 연장되는 제3라인(GL23)을 포함할 수 있다.Referring to FIG. 3A , the gate line GL has a first line GL11 extending in a first direction F1, a first direction F1 and a first slope θ1, and a second direction F2. It may include a second line GL12 extending to . Also, referring to FIG. 3B , the gate line GL has a first line GL21 extending in the first direction F1 , a first direction F1 and a first slope θ1 , and a second It may include a second line GL22 extending in the direction F2 and a third line GL23 extending in the third direction F3 having a first direction F1 and a second slope θ2 .

여기서, 도 3b에서 제1라인(GL21) 뒤에 제2라인(GL22) 또는 제3라인(GL23)가 배치되는 것으로 도시되어 있지만, 이는 예시적인 것으로, 하나의 게이트 라인(GL)에서 제1라인(GL21)과 제2라인(GL22)이 여러 번 반복된 후 제1라인(GL21)과 제3라인(GL23)가 여러 번 반복될 수 있다. Here, although it is illustrated that the second line GL22 or the third line GL23 is disposed behind the first line GL21 in FIG. 3B , this is exemplary, and one gate line GL to the first line GL After the GL21 and the second line GL22 are repeated several times, the first line GL21 and the third line GL23 may be repeated several times.

도 4는 도 2에 도시된 제1트랜지스터와 발광소자의 연결관계를 나타내는 단면도이다. 4 is a cross-sectional view illustrating a connection relationship between the first transistor and the light emitting device shown in FIG. 2 .

도 4를 참조하면, 기판(411) 상에 버퍼층(412)이 배치되고 버퍼층(412) 상에 액티브층(413)이 배치될 수 있다. 버퍼층(412)는 무기막일 수 있다. 또한, 버퍼층(412)는 복수의 층이 중첩되어 있을 수 있다. 액티브층(413)은 산화물 반도체 또는 비정질 실리콘을 포함할 수 있다. 액티브층(413) 상에 게이트 절연막(414)이 배치되고, 게이트 절연막(414) 상에서 액티브층(413)과 중첩되는 위치에 게이트전극(415)이 배치될 수 있다. Referring to FIG. 4 , a buffer layer 412 may be disposed on a substrate 411 , and an active layer 413 may be disposed on the buffer layer 412 . The buffer layer 412 may be an inorganic layer. Also, the buffer layer 412 may have a plurality of overlapping layers. The active layer 413 may include an oxide semiconductor or amorphous silicon. A gate insulating layer 414 may be disposed on the active layer 413 , and a gate electrode 415 may be disposed on the gate insulating layer 414 to overlap the active layer 413 .

그리고, 게이트 전극(415) 상에 제1절연막(416)이 배치되고 제1절연막(416)상에 드레인 전극(417a)과 소스 전극(417b)이 배치될 수 있다. 드레인 전극(417a)과 소스 전극(417b)은 각각 컨텍홀을 통해 액티브층(413)에 접촉할 수 있다. A first insulating layer 416 may be disposed on the gate electrode 415 , and a drain electrode 417a and a source electrode 417b may be disposed on the first insulating layer 416 . The drain electrode 417a and the source electrode 417b may contact the active layer 413 through a contact hole, respectively.

그리고, 드레인 전극(417a)과 소스 전극(417b) 상에 제1층간절연막(418)과 제2층간절연막(419)이 적층되어 배치되고 제2층간절연막(419) 상에 애노드전극(421)이 배치될 수 있다. 애노드전극(421)은 컨텍홀을 통해 소스전극(417b)과 접촉할 수 있다. A first interlayer insulating film 418 and a second interlayer insulating film 419 are stacked on the drain electrode 417a and the source electrode 417b, and the anode electrode 421 is formed on the second interlayer insulating film 419. can be placed. The anode electrode 421 may contact the source electrode 417b through a contact hole.

제2층간절연막(419) 상에 뱅크(420)가 배치될 수 있다. 뱅크(420)는 애노드전극(421)이 노출될 수 있게 배치될 수 있다. 그리고, 애노드전극(421) 상에 발광층(422)이 배치되고 발광층(422)과 뱅크(420) 상에 캐소드전극(423)이 배치될 수 있다. 여기서, 발광층(422)는 뱅크(420) 사이에 배치되어 있는 것으로 도시되어 있지만, 이에 한정되는 것은 아니며, 발광층(422)은 뱅크(420)의 상부에서 뱅크(420)와 중첩되도록 배치될 수 있다. A bank 420 may be disposed on the second interlayer insulating layer 419 . The bank 420 may be disposed such that the anode electrode 421 is exposed. In addition, the emission layer 422 may be disposed on the anode electrode 421 , and the cathode electrode 423 may be disposed on the emission layer 422 and the bank 420 . Here, the light emitting layer 422 is illustrated as being disposed between the banks 420 , but is not limited thereto, and the light emitting layer 422 may be disposed on the bank 420 to overlap the bank 420 . .

따라서, 애노드전극(421) 상에 발광층(422)이 배치되고 발광층(422) 상에 캐소드전극(423)이 배치됨으로써, 기판(411) 상에 도 2에 도시된 발광소자(ED)가 배치될 수 있다. 그리고, 발광소자(ED)는 캐소드전극과 중첩되고 소정의 면적을 갖는 발광면을 구비할 수 있다.Accordingly, the light emitting layer 422 is disposed on the anode electrode 421 and the cathode electrode 423 is disposed on the light emitting layer 422 , so that the light emitting device ED shown in FIG. 2 is disposed on the substrate 411 . can In addition, the light emitting device ED may have a light emitting surface overlapping the cathode electrode and having a predetermined area.

도 5와 도 6은 본 발명의 실시예들에 다른 표시장치에서 게이트 라인이 배치되어 있는 것을 나타내는 평면도이다.5 and 6 are plan views illustrating the arrangement of gate lines in display devices according to embodiments of the present invention.

도 5와 도 6을 참조하면, 기판(411)은 표시영역(110a)과 비표시영역(110b)을 포함할 수 있다. 표시영역(110a)에는 화소(101)가 배치될 수 있다. 그리고, 표시영역(110a)에서 게이트 라인(GL)은 제1방향(F1)과 제2방향(F2)을 교번적으로 갖도록 연장되거나 제1방향(F1), 제2방향(F2), 제3방향(F3)을 교번적으로 갖도록 연장될 수 있다. 5 and 6 , the substrate 411 may include a display area 110a and a non-display area 110b. A pixel 101 may be disposed in the display area 110a. Further, in the display area 110a, the gate line GL is extended to alternately have the first direction F1 and the second direction F2, or the first direction F1, the second direction F2, and the third direction F2. It may extend to alternately have directions F3.

그리고, 비표시영역(110b)에 각각 게이트 신호를 공급하는 게이트 드라이버 회로(130a,130b)가 배치될 수 있다. 게이트 드라이버 회로(130a,130b)는 기판(411) 상에 화소(101)가 형성될 때 같이 형성될 수 있다. In addition, gate driver circuits 130a and 130b for respectively supplying gate signals to the non-display area 110b may be disposed. The gate driver circuits 130a and 130b may be formed together when the pixel 101 is formed on the substrate 411 .

게이트 라인(GL)이 도 5에 도시되어 있는 것과 같이 배치되어 있으면, 게이트 라인(GL)의 연장 방향으로 인해 표시영역(110a)의 좌측과 우측에 각각 배치되어 있는 게이트 드라이버 회로(130a,130b)의 위치는 서로 비대칭적일 수 있다. When the gate line GL is arranged as shown in FIG. 5 , the gate driver circuits 130a and 130b are respectively arranged on the left and right sides of the display area 110a due to the extending direction of the gate line GL. The positions of may be asymmetric to each other.

또한, 하나의 게이트 라인(GL)이 제1라인(G11), 제2라인(G12)을 포함하는 경우에, 복수의 화소는 게이트 라인(GL)이 연장되는 방향에 대응하여 제2방향(F2)을 갖는 사선으로 배치될 수 있다. Also, when one gate line GL includes the first line G11 and the second line G12 , the plurality of pixels correspond to the extending direction of the gate line GL in the second direction F2 . ) can be arranged as an oblique line with

그리고, 게이트 라인(GL)이 도 6에 도시되어 있는 것과 같이 배치되어 있으면, 표시영역(110a)의 좌측과 우측에 각각 배치되어 있는 게이트 드라이버 회로(130a,130b)의 위치는 서로 대칭적일 수 있다. In addition, when the gate lines GL are arranged as shown in FIG. 6 , the positions of the gate driver circuits 130a and 130b respectively arranged on the left and right sides of the display area 110a may be symmetrical to each other. .

또한, 하나의 게이트 라인(GL)이 제1라인(G21), 제2라인(G22) 및 제3라인(G23)을 포함하는 경우에, 복수의 화소는 게이트 라인(GL)이 연장되는 방향에 대응하여 제2방향(F2)을 갖는 사선으로 배치되거나 제3방향(F3)을 갖는 사선으로 배치될 수 있다.In addition, when one gate line GL includes the first line G21 , the second line G22 , and the third line G23 , the plurality of pixels are disposed in a direction in which the gate line GL extends. Correspondingly, it may be disposed in an oblique line having the second direction F2 or may be disposed in an oblique line having the third direction F3.

도 7은 본 발명의 실시예들에 따른 표시장치에서 제1화소와 제2화소가 배치되어 있는 것을 나타내는 개념도이다. 7 is a conceptual diagram illustrating an arrangement of a first pixel and a second pixel in a display device according to embodiments of the present invention.

도 7을 참조하면, 제1화소(101a)와 제2화소(101b)는 각각 발광소자(201)와, 발광소자(201)에 구동전류를 공급하는 화소회로(202)를 포함할 수 있다. 또한, 제1화소(101a)의 우측에 데이터라인(DL)과 제1전압라인(VL)이 배치되고, 제1화소(101a)와 제2화소(101b)의 사이에 데이터라인(DL)과제1전압라인(VL)이 배치될 수 있다. 그리고, 제1화소(101a)와 제2화소(101b)의 하부에 제1방향(F1)과 제2방향(F2)이 교번적으로 나타나도록 연장되는 게이트 라인(GL)이 배치될 수 있다. 따라서, 게이트라인(GL)은 제2방향(F2)을 갖는 사선으로 연장될 수 있다. Referring to FIG. 7 , each of the first pixel 101a and the second pixel 101b may include a light emitting device 201 and a pixel circuit 202 that supplies a driving current to the light emitting device 201 . In addition, a data line DL and a first voltage line VL are disposed on the right side of the first pixel 101a, and a data line DL task is performed between the first pixel 101a and the second pixel 101b. One voltage line VL may be disposed. In addition, a gate line GL extending to alternately appear in the first direction F1 and the second direction F2 may be disposed under the first pixel 101a and the second pixel 101b. Accordingly, the gate line GL may extend diagonally in the second direction F2 .

제1화소(101a)와 제2화소(101b)의 각 화소회로(202)는 데이터 라인(DL), 제1전압라인(VL), 게이트 라인(GL)에 연결되어 데이터신호(Vdata), 게이트신호(GATE), 제1전압(EVDD)을 공급받을 수 있다. Each pixel circuit 202 of the first pixel 101a and the second pixel 101b is connected to a data line DL, a first voltage line VL, and a gate line GL to provide a data signal Vdata, a gate The signal GATE and the first voltage EVDD may be supplied.

제1화소(101a)와 제2화소(101b)는 게이트라인(GL)이 연장되는 방향에 대응하여 제2방향(F2) 방향을 갖는 사선으로 배치될 수 있다. The first pixel 101a and the second pixel 101b may be arranged in an oblique line having a direction in the second direction F2 corresponding to the direction in which the gate line GL extends.

제1화소(101a)와 제2화소(101b)에서 발광소자는 소정의 면적을 갖고 빛을 발광하는 발광면을 구비할 수 있다. 발광면은 제2전압(EVSS)이 공급되는 캐소드전극을 포함할 수 있다. In the first pixel 101a and the second pixel 101b, the light emitting device may have a light emitting surface having a predetermined area and emitting light. The light emitting surface may include a cathode to which the second voltage EVSS is supplied.

게이트 라인(GL)은 도 3a에 도시되어 있는 것과 같이 제1라인(GL11)과 제2라인(GL12)이 교번적으로 나타나 있는데, 제2라인(GL12)는 제1화소(101a)와 제2화소(101b) 사이의 영역과 중첩되게 배치될 수 있다. 또한, 데이터라인(DL), 제1전압라인(VL)은 게이트 라인(GL)의 제1라인(GL11)과 중첩되게 배치될 수 있다. The gate line GL alternately includes a first line GL11 and a second line GL12 as shown in FIG. 3A , and the second line GL12 includes the first pixel 101a and the second line GL12. It may be disposed to overlap the area between the pixels 101b. Also, the data line DL and the first voltage line VL may be disposed to overlap the first line GL11 of the gate line GL.

그리고, 게이트 라인(GL)의 제2라인(GL12)과 중첩되는 위치에 보조 전압라인(sVL1, SVL2)이 배치될 수 있다. In addition, auxiliary voltage lines sVL1 and SVL2 may be disposed at positions overlapping the second line GL12 of the gate line GL.

보조 전압라인(sVL1, SVL2)은 제1전압(EVDD)을 공급하는 제1보조전압라인(sVL1)과 제2전압(EVSS)을 공급하는 제2보조전압라인(sVL2)을 포함할 수 있다. 제1보조전압라인(sVL1)이 배치됨으로써, 표시패널(110) 내에서 제1전압(EVSS)이 공급되는 배선의 면적이 증가할 수 있다. 제1전압(EVDD)이 화소(101)에 공급될 때, 제1전원라인(VL)에 전류가 흐르게 되어 제1전압(EVDD)이 낮아지게 될 수 있다. The auxiliary voltage lines sVL1 and SVL2 may include a first auxiliary voltage line sVL1 supplying the first voltage EVDD and a second auxiliary voltage line sVL2 supplying the second voltage EVSS. By disposing the first auxiliary voltage line sVL1 , the area of the wiring to which the first voltage EVSS is supplied in the display panel 110 may increase. When the first voltage EVDD is supplied to the pixel 101 , a current may flow in the first power line VL to decrease the first voltage EVDD.

제1전압(EVDD)이 전압레벨이 낮아지면 발광소자(202)에 공급되는 구동전류의 양이 줄어들게 되어 휘도가 떨어지는 문제가 발생할 수 있는데, 제1보조전압라인(sVL1)에 의해 제1전압(EVDD)이 전압레벨이 낮아지는 것을 억제할 수 있다. When the voltage level of the first voltage EVDD is lowered, the amount of driving current supplied to the light emitting device 202 is reduced, which may cause a problem in that the luminance decreases. EVDD) can suppress the voltage level from being lowered.

또한, 도 4에 도시되어 있는 것과 같이 표시패널(110)에는 캐소드전극(423)이 배치되어 있고, 캐소드전극(423)은 제2전압(EVSS)를 공급받을 수 있다. 이때, 구동전류가 애노드전극(421)에서 캐소드전극(423)으로 흐르게 되면, 캐소드전극(423)의 전압이 높아지는 문제가 발생할 수 있다. 캐소드전극(423)의 전압이 높아지면 발광소자(202)의 발광효율이 떨어지는 문제가 발생할 수 있다. 하지만, 표시패널(110)이 제2보조전압라인(sVL2)을 포함하고 있으면, 캐소드전극(423)의 전압이 높아지는 문제가 억제될 수 있다. Also, as shown in FIG. 4 , a cathode electrode 423 is disposed on the display panel 110 , and the cathode electrode 423 may receive a second voltage EVSS. At this time, when the driving current flows from the anode electrode 421 to the cathode electrode 423 , a problem in that the voltage of the cathode electrode 423 is increased may occur. When the voltage of the cathode electrode 423 is increased, the light emitting efficiency of the light emitting device 202 may be deteriorated. However, when the display panel 110 includes the second auxiliary voltage line sVL2 , the problem of increasing the voltage of the cathode electrode 423 may be suppressed.

또한, 게이트라인(GL)은 도 3b에 도시되어 있는 것과 같이 교번적으로 나타나는 제1라인(GL21), 제2라인(GL22), 제3라인(GL23)을 포함할 수 있는데, 제2라인(GL22) 또는 제3라인(GL23)은 제1화소(101a)와 제2화소(101b) 사이의 영역과 중첩되게 배치될 수 있다. 또한, 데이터라인(DL), 제1전압라인(VL)은 게이트 라인(GL)의 제1라인(GL21)과 중첩되게 배치될 수 있다. In addition, the gate line GL may include a first line GL21 , a second line GL22 , and a third line GL23 that alternately appear as shown in FIG. 3B , and the second line ( The GL22 or the third line GL23 may be disposed to overlap a region between the first pixel 101a and the second pixel 101b. Also, the data line DL and the first voltage line VL may be disposed to overlap the first line GL21 of the gate line GL.

여기서, 데이터라인(DL), 제1전압라인(VL), 제1보조전압라인(VL1) 및 제2보조전압라인(VL2)는 서로 다른 폭을 가질 수 있다. 또한, 제1보조전압라인(VL1) 및 제2보조전압라인(VL2)의 폭이 데이터라인(DL), 제1전압라인(VL)의 폭보다 더 넓을 수 있다. Here, the data line DL, the first voltage line VL, the first auxiliary voltage line VL1, and the second auxiliary voltage line VL2 may have different widths. Also, the widths of the first auxiliary voltage line VL1 and the second auxiliary voltage line VL2 may be wider than the widths of the data line DL and the first voltage line VL.

도 8은 본 발명의 실시예들에 따른 표시장치에서 화소의 배치를 나타내는 평면도이다. 8 is a plan view illustrating an arrangement of pixels in a display device according to embodiments of the present invention.

도 8을 참조하면, 각 화소는 빛이 발광하는 발광면을 포함하는데, 발광면에서 조사되는 빛의 색에 의해 화소는 적색 화소, 녹색 화소, 청색 화소로 구분될 수 있다. 하지만 화소의 각 발광면에서 조사되는 색은 이에 한정되는 것은 아니다. 여기에서, 하나의 발광면을 하나의 화소로 지칭하였다. Referring to FIG. 8 , each pixel includes a light emitting surface on which light is emitted, and the pixel may be divided into a red pixel, a green pixel, and a blue pixel according to the color of the light irradiated from the light emitting surface. However, the color irradiated from each light emitting surface of the pixel is not limited thereto. Here, one light emitting surface is referred to as one pixel.

제1적색 화소(R1) 상부에 제1녹색 화소(G1)가 배치되고, 제1적색 화소(R1)와 제1녹색 화소(G1)의 오른쪽에 제1청색 화소(B1)가 배치될 수 있다. 그리고, 제1적색 화소(R1), 제1녹색화소(G1), 제1청색 화소(B1) 중 제1적색 화소(R1)의 발광면의 크기가 가장 작고 제1청색 화소(B1)의 발광면의 크기가 가장 클 수 있다. The first green pixel G1 may be disposed on the first red pixel R1 , and the first blue pixel B1 may be disposed to the right of the first red pixel R1 and the first green pixel G1 . . In addition, the size of the light emitting surface of the first red pixel R1 among the first red pixel R1, the first green pixel G1, and the first blue pixel B1 is the smallest, and the first blue pixel B1 emits light. The size of the face may be the largest.

또한, 제2적색 화소(R2) 상부에 제2녹색 화소(G2)가 배치되고, 제2적색 화소(R2)와 제2녹색 화소(G2)의 오른쪽에 제2청색 화소(B2)가 배치될 수 있다. 그리고, 제2적색 화소(R2), 제2녹색 화소(G2), 제2청색 화소(B2) 중 제2적색 화소(R2)의 발명면의 크기가 가장 작고 제2청색 화소(B2)의 발광면의 크기가 가장 클 수 있다.In addition, the second green pixel G2 is disposed on the second red pixel R2, and the second blue pixel B2 is disposed to the right of the second red pixel R2 and the second green pixel G2. can And, the size of the invention surface of the second red pixel R2 among the second red pixel R2, the second green pixel G2, and the second blue pixel B2 is the smallest, and the second blue pixel B2 emits light. The size of the face may be the largest.

그리고, 제1적색 화소(R1)와 제2적색 화소(R2), 제1녹색 화소(B1)와 제2녹색 화소(B2), 제1청색 화소(B1)와 제2청색 화소(B2)는 동일한 게이트 라인에 연결될 수 있다. 게이트 라인의 배열에 맞춰 제1적색 화소(R1), 제1녹색 화소(B1), 제1청색 화소(B1)보다 제2적색 화소(R2), 제2녹색 화소(G2), 제2청색 화소(B2)가 더 높게 배치될 수 있다. The first red pixel R1 and the second red pixel R2, the first green pixel B1 and the second green pixel B2, and the first blue pixel B1 and the second blue pixel B2 are They may be connected to the same gate line. According to the arrangement of the gate lines, the second red pixel R2, the second green pixel G2, and the second blue pixel are higher than the first red pixel R1, the first green pixel B1, and the first blue pixel B1. (B2) may be placed higher.

또한, 인접한 두 개의 화소(예를 들면, 제1적색 화소(R1)과 제2적색 화소(R2))에서, 하나의 화소의 발광면의 상단과 다른 하나의 화소의 발광면의 하단이 일부 중첩될 수 있다. Also, in two adjacent pixels (eg, the first red pixel R1 and the second red pixel R2 ), the upper end of the light emitting surface of one pixel and the lower end of the light emitting surface of the other pixel partially overlap can be

제1적색 화소(R1), 제1녹색 화소(G1), 제1청색 화소(B1)는 제2적색 화소(R2), 제2녹색 화소(G2), 제2청색 화소(B2)와 사선으로 배치될 수 있다.The first red pixel R1, the first green pixel G1, and the first blue pixel B1 are diagonally drawn from the second red pixel R2, the second green pixel G2, and the second blue pixel B2. can be placed.

도 9는 본 발명의 실시예들에 따른 표시장치에 채용된 표시패널을 나타내는 평면도이다. 9 is a plan view illustrating a display panel employed in a display device according to an exemplary embodiment of the present invention.

도 9를 참조하면, 표시패널(110)의 테두리에는 제2전압(EVSS)을 공급하는 제2전압 배선(900)이 배치될 수 있다. 그리고, 표시패널(110)에는 복수의 제1보조전압라인(sVL1)과 복수의 제2보조전압라인(sVL2)이 일정한 간격을 갖고 배치될 수 있다. 여기서, 제1보조전압라인(sVL1)은 제1전압(EVDD)를 공급하고 복수의 제2보조전압라인(sVL2)은 제2전압(EVDD)를 공급할 수 있다. 또한, 복수의 제2보조전압라인(sVL2)는 표시패널(110)의 테두리에서 제2전압 배선(900)과 연결될 수 있다. 또한, 제1보조전압라인(sVL1)은 제2전압 배선(900)과 중첩되도록 배치되는 제1전압 배선(미도시)과 연결될 수 있다. Referring to FIG. 9 , a second voltage line 900 for supplying a second voltage EVSS may be disposed on the edge of the display panel 110 . In addition, a plurality of first auxiliary voltage lines sVL1 and a plurality of second auxiliary voltage lines sVL2 may be disposed on the display panel 110 at regular intervals. Here, the first auxiliary voltage line sVL1 may supply the first voltage EVDD and the plurality of second auxiliary voltage lines sVL2 may supply the second voltage EVDD. Also, the plurality of second auxiliary voltage lines sVL2 may be connected to the second voltage line 900 at the edge of the display panel 110 . Also, the first auxiliary voltage line sVL1 may be connected to a first voltage line (not shown) disposed to overlap the second voltage line 900 .

그리고, 표시패널(110)에는 제1보조전압라인(sVL1)과 제2보조 라인(sVL2)과 교차하는 복수의 제3보조전압라인(sVL3)이 배치될 수 있다. 복수의 제3보조전압라인(sVL3)은 제1전압(EVDD)를 공급할 수 있다. 여기서, 제3보조전압라인(sVL3)는 직선인 것으로 도시되어 있지만, 이에 한정되는 것은 아니며, 게이트라인이 연장되는 방향과 동일한 방향으로 연장될 수 있다. In addition, a plurality of third auxiliary voltage lines sVL3 crossing the first auxiliary voltage line sVL1 and the second auxiliary line sVL2 may be disposed on the display panel 110 . The plurality of third auxiliary voltage lines sVL3 may supply the first voltage EVDD. Here, the third auxiliary voltage line sVL3 is illustrated as a straight line, but is not limited thereto, and may extend in the same direction as the direction in which the gate line extends.

도 9에는 표시패널(110)에 제1보조전압라인(sVL1), 제2보조 라인(sVL2), 제3보조전압라인(sVL3) 및 제2전압 배선(900)이 도시되어 있지만, 이는 설명을 위한 것으로 도 2에 도시되어 있는 제1전압라인(VL), 데이터라인(DL) 및 게이트라인(GL)이 배치되어 있다. 또한, 표시패널(110)에 배치되어 있는 배선은 상기의 배선들에 한정되는 것은 아니다. 그리고, 제3보조전압라인(sVL3)는 제1전압라인(VL) 및/또는 제1보조전압라인(sVL1)과 연결될 수 있다. 9 , the first auxiliary voltage line sVL1 , the second auxiliary line sVL2 , the third auxiliary voltage line sVL3 , and the second voltage line 900 are illustrated on the display panel 110 , but this will not be explained. For this purpose, the first voltage line VL, the data line DL, and the gate line GL shown in FIG. 2 are disposed. Also, the wirings disposed on the display panel 110 are not limited to the above wirings. In addition, the third auxiliary voltage line sVL3 may be connected to the first voltage line VL and/or the first auxiliary voltage line sVL1 .

도 10은 본 발명의 실시예들에 따른 표시장치의 제조방법을 나타내는 순서도이다. 10 is a flowchart illustrating a method of manufacturing a display device according to embodiments of the present invention.

도 10을 참조하면, 기판(411) 상에 제1방향(F1)과 제2방향(F2)으로 연장되는 게이트라인(GL)을 배치할 수 있다.(S1000) 제2방향(F2)은 제1방향(F1)과 제1기울기(θ1)를 가질 수 있으며 하나의 게이트 라인(GL)은 제1방향(F1)의 방향과 제2방향(F2)이 교차하여 연장될 수 있다. 따라서, 하나의 게이트 라인(GL)은 제1방향(F1)에서 사선 방향으로 연장될 수 있다. Referring to FIG. 10 , a gate line GL extending in a first direction F1 and a second direction F2 may be disposed on a substrate 411 . (S1000) The second direction F2 is the second direction F2. It may have a first direction F1 and a first slope θ1, and one gate line GL may extend to cross the first direction F1 and the second direction F2. Accordingly, one gate line GL may extend in an oblique direction in the first direction F1 .

그리고, 하나의 게이트 라인(GL)에는 제1화소(101a)와 제2화소(101b)가 연결될 수 있고, 제2화소(101b)는 제1화소(101a)와 제2방향(F2)을 갖는 사선으로 배치될 수 있다. In addition, a first pixel 101a and a second pixel 101b may be connected to one gate line GL, and the second pixel 101b has the first pixel 101a and the second direction F2. It may be arranged diagonally.

게이트 라인(GL)은 양끝단이 게이트 신호를 공급하는 게이트 드라이버 회로(130a,130b)를 포함할 수 있는데, 하나의 게이트 라인(GL)이 제1방향(F1)의 방향과 제2방향(F2)이 교차하여 연장되면, 기판(411)의 테두리 부분에서 게이트 라인(GL)의 높이가 다를 수 있다. 따라서, 기판(411)의 좌측에 배치된 게이트 드라이버 회로(130a)와 우측에 배치된 게이트 드라이버 회로(130b)는 높이 차이가 발생하도록 배치될 수 있다. The gate line GL may include gate driver circuits 130a and 130b having both ends supplying a gate signal, and one gate line GL is formed in a first direction F1 and a second direction F2. ) cross and extend, the height of the gate line GL at the edge of the substrate 411 may be different. Accordingly, the gate driver circuit 130a disposed on the left side of the substrate 411 and the gate driver circuit 130b disposed on the right side of the substrate 411 may be disposed such that a height difference occurs.

그리고, 기판(411) 상에서 게이트 라인(GL) 제1방향(F1), 제2방향(F2), 제3방향(F3)이 교차하여 연장되면, 기판(411)의 테두리 부분에서 게이트 라인(GL)의 높이가 같게 될 수 있다. 따라서, 기판(411)의 좌측에 배치된 게이트 드라이버 회로(130a)와 우측에 배치된 게이트 드라이버 회로(130b)는 높이 차이가 발생하지 않도록 배치될 수 있다. In addition, when the gate line GL intersects the first direction F1 , the second direction F2 , and the third direction F3 on the substrate 411 , the gate line GL is formed at the edge of the substrate 411 . ) can be the same height. Accordingly, the gate driver circuit 130a disposed on the left side of the substrate 411 and the gate driver circuit 130b disposed on the right side of the substrate 411 may be disposed such that a height difference does not occur.

하나의 게이트 라인(GL)에서 제1방향으로 연장되는 부분을 제1라인이라고 하고 제2방향으로 연장되는 부분을 제2라인이라고 하고 제3방향으로 연장되는 부분을 제3라인이라고 할 수 있다. A portion extending in the first direction from one gate line GL may be referred to as a first line, a portion extending in the second direction may be referred to as a second line, and a portion extending in the third direction may be referred to as a third line.

그리고, 제2방향(F2)으로 연장되는 게이트라인(GL)과 중첩되도록 제1보조전압라인(sVL1)과 제2보조전압라인(sVL2)을 배치할 수 있다.(S1100) 즉, 제1보조전압라인(sVL1)과 제2보조전압라인(sVL2)이 게이트 라인(GL)에서 제2방향(F2)으로 연장되는 제2라인과 중첩되게 배치될 수 있다. 제1보조전압라인(sVL1)과 제2보조전압라인(sVL2)은 각각 제1전압(EVDD)와 제2전압(EVSS)을 공급할 수 있다. In addition, the first auxiliary voltage line sVL1 and the second auxiliary voltage line sVL2 may be disposed to overlap the gate line GL extending in the second direction F2 ( S1100 ), that is, the first auxiliary voltage line sVL2 . The voltage line sVL1 and the second auxiliary voltage line sVL2 may be disposed to overlap a second line extending from the gate line GL in the second direction F2 . The first auxiliary voltage line sVL1 and the second auxiliary voltage line sVL2 may supply the first voltage EVDD and the second voltage EVSS, respectively.

하나의 게이트 라인(GL)이 제1라인과 제2라인을 포함하는 경우, 제1보조전압라인(sVL1)과 제2보조전압라인(sVL2)은 제2라인과 중첩되게 배치될 수 있다. 따라서, 표시패널(110) 상에 제1전압(EVDD)과 제2전압(EVSS)를 공급하는 배선의 면적이 증가할 수 있다. 이로 인해, 표시장치(100)는 휘도 저하가 억제될 수 있다. When one gate line GL includes the first line and the second line, the first auxiliary voltage line sVL1 and the second auxiliary voltage line sVL2 may be disposed to overlap the second line. Accordingly, the area of the wiring supplying the first voltage EVDD and the second voltage EVSS on the display panel 110 may increase. Accordingly, the display device 100 may suppress a decrease in luminance.

또한, 하나의 게이트 라인(GL)이 제1라인, 제1라인과 제1기울기(θ1)를 갖는 제2라인과 제1라인과 제2기울기(θ2)를 갖는 제3라인을 포함할 수 있다. 이때, 제1보조전압라인(sVL1)과 제2보조전압라인(sVL2)은 제2라인과 제3라인에 중첩되게 배치될 수 있다. 하나의 게이트 라인(GL)이 제1라인, 제2라인 및 제3라인을 포함하는 경우에, 복수의 화소는 제2방향(F2)을 갖는 사선으로 배치되거나 제3방향(F3)을 갖는 사선으로 배치될 수 있다. Also, one gate line GL may include a first line, a second line having a first line and a first slope θ1 , and a third line having a first line and a second slope θ2 . . In this case, the first auxiliary voltage line sVL1 and the second auxiliary voltage line sVL2 may be disposed to overlap the second line and the third line. When one gate line GL includes the first line, the second line, and the third line, the plurality of pixels are arranged in an oblique line having the second direction F2 or an oblique line having the third direction F3 . can be placed as

하나의 게이트 라인(GL)이 제1라인, 제1라인과 제1기울기(θ1)를 갖는 제2라인과 제1라인과 제2기울기(θ2)를 갖는 제3라인을 포함하게 되면, 기판(411)의 비표시영역(110b)에 배치되어 있는 게이트 드라이버 회로(130a,130b)는 기판(411) 상에서 데이터라인(DL)이 연장되는 방향으로 높이 차이가 발생하지 않게 될 수 있다. When one gate line GL includes a first line, a first line and a second line having a first slope θ1, and a third line having a first line and a second slope θ2, the substrate ( The gate driver circuits 130a and 130b disposed in the non-display area 110b of the 411 may not have a height difference in the direction in which the data line DL extends on the substrate 411 .

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical spirit of the present invention, and various modifications and variations will be possible without departing from the essential characteristics of the present invention by those skilled in the art to which the present invention pertains. In addition, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, so the scope of the technical spirit of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

100: 표시장치
101: 화소
110: 표시패널
120: 데이터 드라이버 회로
130: 게이트 드라이버 회로
140: 타이밍 컨트롤러100: display device
101: pixel
110: display panel
120: data driver circuit
130: gate driver circuit
140: timing controller

Claims (17)

게이트신호를 공급하고, 제1방향으로 연장되는 제1라인과, 상기 제1방향과 제1기울기를 갖는 제2방향으로 연장되는 제2라인을 포함하는 복수의 게이트 라인;
상기 제1라인과 중첩되게 배치되고 데이터신호를 공급하는 복수의 데이터라인;
상기 제1라인과 중첩되게 배치되고 제1전원을 공급하는 복수의 제1전압라인;
상기 제2라인과 중첩되게 배치되고 상기 제1전원을 공급하고, 상기 제1전압라인과 연결되는 복수의 제1보조전압라인; 및
상기 복수의 게이트라인, 상기 복수의 데이터라인 및 상기 복수의 제1전압라인에 연결된 복수의 화소를 포함하는 표시장치.
a plurality of gate lines supplying a gate signal and including a first line extending in a first direction and a second line extending in a second direction having a first slope and a first direction;
a plurality of data lines overlapping the first line and supplying data signals;
a plurality of first voltage lines overlapping the first line and supplying first power;
a plurality of first auxiliary voltage lines overlapping the second line, supplying the first power, and connected to the first voltage line; and
and a plurality of pixels connected to the plurality of gate lines, the plurality of data lines, and the plurality of first voltage lines.
 제1항에 있어서,
상기 복수의 화소는 하나의 게이트 라인에 연결되고 상기 제1방향으로 인접하게 배치되어 있는 제1화소와 제2화소를 포함하고,
상기 제2라인은 상기 제1화소와 상기 제2화소 사이 영역과 중첩되게 배치되는 표시장치.
According to claim 1,
The plurality of pixels includes a first pixel and a second pixel connected to one gate line and disposed adjacent to each other in the first direction,
The second line is disposed to overlap an area between the first pixel and the second pixel.
 제2항에 있어서,
상기 제1화소와 상기 제2화소는 소정의 면적을 갖고 빛을 발광하는 발광면을 구비하는 발광소자를 각각 포함하고,
상기 발광면과 중첩되도록 배치되고 제2전압이 공급되는 캐소드전극과, 상기 제2라인과 중첩되는 위치에 배치되는 복수의 보조전압라인을 포함하는 표시장치.
3. The method of claim 2,
The first pixel and the second pixel each include a light emitting element having a predetermined area and having a light emitting surface for emitting light,
A display device comprising: a cathode electrode disposed to overlap the light emitting surface and supplied with a second voltage; and a plurality of auxiliary voltage lines disposed to overlap the second line.
 제1항에 있어서,
상기 복수의 게이트 라인은 상기 제1방향과 제2기울기를 갖는 제3방향으로 연장되는 제3라인을 더 포함하고, 상기 제3라인은 상기 제2라인과 상기 제1라인 사이에 배치되는 표시장치.
According to claim 1,
The plurality of gate lines further include a third line extending in a third direction having a second slope with the first direction, and the third line is disposed between the second line and the first line. .
 제2항에 있어서,
상기 제2화소는 상기 제1화소와 상기 제2방향에 대응하는 사선으로 배치되는 표시장치.
3. The method of claim 2,
The second pixel is disposed in an oblique line corresponding to the first pixel and the second direction.
 제2항에 있어서,
상기 제1화소와 상기 제2화소 중 적어도 하나는,
제1노드에 공급된 전압에 대응하여 제2노드로 구동전류를 공급하는 공급하는 제1트랜지스터;
게이트신호에 대응하여 데이터신호를 상기 제2노드에 공급하는 제2트랜지스터;
상기 제1노드와 상기 제2노드 사이에 배치되는 캐패시터; 및
상기 제2노드에 공급된 상기 구동전류를 공급받는 발광소자를 포함하는 표시장치.
3. The method of claim 2,
At least one of the first pixel and the second pixel,
a first transistor for supplying a driving current to the second node in response to the voltage supplied to the first node;
a second transistor for supplying a data signal to the second node in response to a gate signal;
a capacitor disposed between the first node and the second node; and
and a light emitting device receiving the driving current supplied to the second node.
 제1항에 있어서,
상기 제1전압라인과 교차하고 상기 제1전압라인과 연결되는 제3보조전압라인을 더 포함하는 표시장치.
According to claim 1,
and a third auxiliary voltage line crossing the first voltage line and connected to the first voltage line.
 제1화소와 제2화소를 포함하고, 상기 제2화소는 제1방향과 제1기울기는 갖는 제2방향으로 연장되는 사선에 대응하여 배치되는 복수의 화소;
게이트신호를 공급하고, 상기 제1화소와 상기 제2화소 사이에서 상기 제2방향으로 연장되는 사선 방향으로 연장되는 복수의 게이트 라인;
데이터신호를 공급하고, 상기 복수의 게이트라인과 교차하는 복수의 데이터라인; 및
제1전원을 공급하고, 상기 복수의 게이트라인과 교차하는 복수의 제1전압라인을 포함하는 표시장치.
a plurality of pixels including a first pixel and a second pixel, wherein the second pixel is disposed to correspond to an oblique line extending in a second direction having a first direction and a first inclination;
a plurality of gate lines supplying a gate signal and extending in a diagonal direction extending in the second direction between the first pixel and the second pixel;
a plurality of data lines supplying a data signal and crossing the plurality of gate lines; and
A display device comprising: a plurality of first voltage lines supplying a first power and crossing the plurality of gate lines.
 제8항에 있어서,
상기 복수의 게이트 라인은 각각 제1방향으로 연장되는 제1라인과, 상기 제2방향으로 연장되는 제2라인을 포함하는 표시장치.
9. The method of claim 8,
Each of the plurality of gate lines includes a first line extending in a first direction and a second line extending in the second direction.
 제8항에 있어서,
상기 제1화소와 상기 제2화소 사이에 배치되는 보조전압라인를 포함하는 표시장치.
9. The method of claim 8,
and an auxiliary voltage line disposed between the first pixel and the second pixel.
 제10항에 있어서,
상기 복수의 게이트 라인은 각각 제1방향으로 연장되는 제1라인과, 상기 제2방향으로 연장되는 제2라인을 포함하고,
상기 보조전압라인은 상기 제2라인과 중첩되게 배치되는 제1보조전압라인과 제2보조전압라인을 포함하는 표시장치.
11. The method of claim 10,
Each of the plurality of gate lines includes a first line extending in a first direction and a second line extending in the second direction,
and the auxiliary voltage line includes a first auxiliary voltage line and a second auxiliary voltage line disposed to overlap the second line.
 제9항에 있어서,
상기 복수의 게이트 라인은 상기 제1방향과 제2기울기를 갖는 제3방향으로 연장되는 제3라인을 더 포함하고, 상기 제3라인은 상기 제2라인과 상기 제1라인 사이에 배치되는 표시장치.
10. The method of claim 9,
The plurality of gate lines further include a third line extending in a third direction having a second slope with the first direction, and the third line is disposed between the second line and the first line. .
 제11항에 있어서,
상기 제1전압라인과 교차하고 상기 제1전압라인과 연결되는 제3보조전압라인을 더 포함하는 표시장치.
12. The method of claim 11,
and a third auxiliary voltage line crossing the first voltage line and connected to the first voltage line.
 기판 상에 제1방향과, 상기 제1방향과 제1기울기를 갖는 제2방향으로 연장되는 복수의 게이트라인을 배치하는 단계; 및
상기 기판 상에 상기 복수의 게이트 라인에서 상기 제2방향으로 연장되는 라인과 중첩되게 배치되는 보조전압라인을 배치하는 단계를 포함하는 표시장치의 제조방법.
disposing a plurality of gate lines extending in a first direction and a second direction having a first direction and a first slope on a substrate; and
and disposing auxiliary voltage lines on the substrate to overlap lines extending in the second direction from the plurality of gate lines.
 제14항에 있어서,
상기 복수의 게이트 라인은 각각 제1방향으로 연장되는 제1라인과, 상기 제1방향과 제1기울기를 갖는 제2방향으로 연장되는 제2라인을 포함하고,
상기 보조전압라인은 상기 제2라인과 중첩되게 배치되는 표시장치의 제조방법.
15. The method of claim 14,
Each of the plurality of gate lines includes a first line extending in a first direction and a second line extending in a second direction having a first direction and a first slope,
The auxiliary voltage line is disposed to overlap the second line.
 제15항에 있어서,
상기 복수의 게이트 라인은 상기 제1방향과 제2기울기를 갖는 제3방향으로 연장되는 제3라인을 더 포함하고, 상기 제3라인은 상기 제2라인과 상기 제1라인 사이에 배치되는 표시장치의 제조방법.
16. The method of claim 15,
The plurality of gate lines further include a third line extending in a third direction having a second slope with the first direction, and the third line is disposed between the second line and the first line. manufacturing method.
 제2항에 있어서,
상기 복수의 게이트라인에 연결되는 복수의 화소를 포함하고, 상기 복수의 화소는 제1화소와 상기 제1화소와 제2방향을 갖는 사선에 대응하도록 배치되는 제2화소를 포함하는 표시장치의 제조방법.
3. The method of claim 2,
A display device including a plurality of pixels connected to the plurality of gate lines, wherein the plurality of pixels include a first pixel and a second pixel disposed to correspond to the first pixel and an oblique line having a second direction Way.
KR1020200182629A 2020-12-23 2020-12-23 Display device and manufacturing method for the same KR20220091279A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020200182629A KR20220091279A (en) 2020-12-23 2020-12-23 Display device and manufacturing method for the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200182629A KR20220091279A (en) 2020-12-23 2020-12-23 Display device and manufacturing method for the same

Publications (1)

Publication Number Publication Date
KR20220091279A true KR20220091279A (en) 2022-06-30

Family

ID=82215460

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200182629A KR20220091279A (en) 2020-12-23 2020-12-23 Display device and manufacturing method for the same

Country Status (1)

Country Link
KR (1) KR20220091279A (en)

Similar Documents

Publication Publication Date Title
JP5974372B2 (en) Organic EL display panel and organic EL display device
US7626199B2 (en) Organic light emitting diode display
US7812797B2 (en) Organic light emitting device
JP6056091B2 (en) Organic EL display panel and organic EL display device
WO2013069234A1 (en) Organic el display panel and organic el display device
US20110260951A1 (en) Subpixel arrangement structure of display device
US10998395B2 (en) Organic light-emitting display device
KR102568518B1 (en) Ultra High Density Flat Display Having High Aperture Ratio
KR20170023300A (en) Transparent display pannel transparent display device including the same
KR102483321B1 (en) Display device and mathod for manufacturing thereof
US9209227B2 (en) Organic electroluminescence display panel and organic electroluminescence display apparatus
US11716893B2 (en) Display device
KR20200075972A (en) Display device
JP2008209864A (en) Organic el display
US11282832B2 (en) Display device
CN112599542A (en) Array substrate and flexible display panel
JP7506774B2 (en) Display device including touch sensor and method for manufacturing same
KR20050052309A (en) Organic electro luminescence display
KR20220091279A (en) Display device and manufacturing method for the same
CN110021238B (en) Display apparatus and image pickup apparatus
KR102491261B1 (en) Organic light emitting diode display device
WO2022000179A1 (en) Display panel and display device
JP2007188853A (en) Display device
US20220397709A1 (en) Display panel, display motherboard, and display device
CN220368985U (en) Display device

Legal Events

Date Code Title Description
A201 Request for examination