KR20220082247A - 투명 표시 장치 - Google Patents

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Abstract

본 발명은 다수의 신호 라인들 및 회로부의 배치 면적을 최적화시키고, 동일한 색을 방출하는 서브 화소들 간에 휘도 차이가 발생하는 것을 방지할 수 있다. 본 발명의 일 실시예에 따른 투명 표시 장치는 투과 영역, 투과 영역들 사이에서 제1 방향으로 구비된 제1 비투과 영역 및 투과 영역들 사이에서 제2 방향으로 구비된 제2 비투과 영역이 구비된 기판, 제1 비투과 영역에서 제1 비투과 영역을 따라 구비되고, 제1 비투과 영역과 제2 비투과 영역이 교차하는 교차 영역에서 제1 방향과 교차하는 방향으로 연장되는 제1 신호 라인, 및 제2 비투과 영역에서 제2 비투과 영역을 따라 구비되고, 교차 영역에서 제2 방향과 교차하는 방향으로 연장되는 제2 신호 라인을 포함한다. 인접한 2개의 제1 신호 라인들은 투과 영역을 사이에 두고 대칭되고, 인접한 2개의 제2 신호 라인들은 투과 영역을 사이에 두고 대칭된다.

Description

투명 표시 장치{TRANSPARENT DISPLAY DEVICE}
본 발명은 투명 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD, Liquid Crystal Display), 플라즈마 표시장치(PDP, Plasma Display Panel), 퀀텀닷발광 표시장치 (QLED, Quantum dot Light Emitting Display), 유기발광 표시장치(OLED, Organic Light Emitting Display)와 같은 여러 가지 표시장치가 활용되고 있다.
한편, 최근에는 사용자가 표시 장치를 투과해 반대편에 위치한 사물 또는 이미지를 볼 수 있는 투명 표시 장치에 대한 연구가 활발히 진행되고 있다.
투명 표시 장치는 화상이 표시되는 표시 영역과 비표시 영역을 포함하며, 표시 영역은 외부 광을 투과시킬 수 있는 투과 영역과 비투과 영역을 포함할 수 있다. 투명 표시 장치는 투과 영역을 통해서 표시 영역에서 높은 광 투과율을 가질 수 있다.
이러한 투명 표시 장치는 비투과 영역에 다수의 신호 라인들 및 회로부가 배치되는데 이들의 배치 면적이 커질수록 투과 영역의 면적이 줄어들 수 있으며, 이로 인하여, 광 투과율이 감소할 수 있다. 투명 표시 장치는 높은 광 투과율을 가지기 위하여 다수의 신호 라인들 및 회로부의 배치 면적을 최소화시키는 것이 중요하다.
본 발명은 다수의 신호 라인들 및 회로부의 배치 면적을 최적화시킬 수 있는 투명 표시 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 발명은 동일한 색을 방출하는 서브 화소들 간에 휘도 차이가 발생하는 것을 방지할 수 있는 투명 표시 장치를 제공하는 것을 다른 기술적 과제로 한다.
본 발명의 일 실시예에 따른 투명 표시 장치는 투과 영역, 투과 영역들 사이에서 제1 방향으로 구비된 제1 비투과 영역 및 투과 영역들 사이에서 제2 방향으로 구비된 제2 비투과 영역이 구비된 기판, 제1 비투과 영역에서 제1 비투과 영역을 따라 구비되고, 제1 비투과 영역과 제2 비투과 영역이 교차하는 교차 영역에서 제1 방향과 교차하는 방향으로 연장되는 제1 신호 라인, 및 제2 비투과 영역에서 제2 비투과 영역을 따라 구비되고, 교차 영역에서 제2 방향과 교차하는 방향으로 연장되는 제2 신호 라인을 포함한다. 인접한 2개의 제1 신호 라인들은 투과 영역을 사이에 두고 대칭되고, 인접한 2개의 제2 신호 라인들은 투과 영역을 사이에 두고 대칭된다.
본 발명의 다른 실시예에 따른 투명 표시 장치는 투과 영역, 투과 영역들 사이에서 제1 방향으로 구비된 제1 비투과 영역 및 투과 영역들 사이에서 제2 방향으로 구비된 제2 비투과 영역이 구비된 기판, 제2 비투과 영역에서 제2 비투과 영역을 따라 구비되고, 제1 비투과 영역과 제2 비투과 영역이 교차하는 교차 영역에서 사선 방향으로 연장되는 제1 스캔 라인 및 제2 스캔 라인, 투과 영역을 사이에 두고, 제2 스캔 라인과 대칭되도록 구비된 제3 스캔 라인, 및 투과 영역을 사이에 두고 제1 스캔 라인과 대칭되도록 구비된 제4 스캔 라인을 포함한다.
본 발명은 투과 영역을 최대화시키고 비투과 영역을 최소화시킬 수 있는 화소 구조를 제안함으로써, 광 투과율을 극대화시킬 수 있다. 본 발명은 최소화된 비투과 영역 내에 복수의 신호 라인들 및 회로부를 배치함에 있어, 복수의 신호 라인들의 길이가 증가하는 것을 방지하고, 회로부가 투과 영역에 돌출되지 않도록 배치하여 회로부에 의하여 광 투과율이 감소되는 것을 방지할 수 있다.
또한, 본 발명은 제안된 화소 구조에서 데이터 라인들 각각에 2개의 서브 화소에 대한 데이터를 교대로 반복 입력할 수 있다. 본 발명은 복수의 화소들 각각에서 이전에 입력된 데이터(또는 데이터 전압)가 항상 동일하도록 함으로써, 화소들 간에 데이터 충전율 및 휘도 차이가 발생하는 것을 방지할 수 있다.
또한, 본 발명은 제안된 화소 구조에서 기생 용량의 차이를 고려하여 커패시터의 용량을 차등 설계함으로써, 동일한 색을 방출하는 서브 화소들 간에 휘도 차이가 발생하는 것을 방지할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 투명 표시 패널을 개략적으로 보여주는 평면도이다.
도 3은 도 2의 A영역을 확대한 확대도이다.
도 4는 신호 라인들 및 회로부들의 연결관계를 개략적으로 보여주는 도면이다.
도 5는 복수의 데이터 라인들 및 복수의 스캔 라인들에 데이터 입력 순서를 설명하기 위한 도면이다.
도 6a는 제1 화소에 구비된 제3 서브 화소의 커패시터 용량을 설명하기 위한 도면이다.
도 6b는 제2 화소에 구비된 제3 서브 화소의 커패시터 용량을 설명하기 위한 도면이다.
도 7a는 제1 화소에 구비된 제4 서브 화소의 커패시터 용량을 설명하기 위한 도면이다.
도 7b는 제2 화소에 구비된 제4 서브 화소의 커패시터 용량을 설명하기 위한 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 명세서는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
'적어도 하나'의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ''제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나''의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 명세서의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 발명에 따른 투명 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1는 본 발명의 일 실시예에 따른 표시장치를 보여주는 사시도이다.
이하에서, X축은 스캔 라인과 나란한 방향을 나타내고, Y축은 데이터 라인과 나란한 방향을 나타내며, Z축은 투명 표시 장치(100)의 높이 방향을 나타낸다.
본 발명의 일 실시예에 따른 투명 표시 장치(100)는 유기 발광 표시 장치(Organic Light Emitting Display)로 구현된 것을 중심으로 설명하였으나, 액정 표시 장치(Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 퀀텀닷 발광표시장치 (QLED: Quantum dot Light Emitting Display) 또는 전기 영동 표시 장치(Electrophoresis display)로도 구현될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 투명 표시 장치(100)는 투명 표시 패널(110), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(210), 연성필름(220), 회로보드(230), 및 타이밍 제어부(240)를 포함한다.
투명 표시 패널(110)은 서로 마주보는 제1 기판(111)과 제2 기판(112)을 포함한다. 제2 기판(112)은 봉지 기판일 수 있다. 제1 기판(111)은 플라스틱 필름(plastic film), 유리 기판(glass substrate), 또는 반도체 공정을 이용하여 형성된 실리콘 웨이퍼 기판일 수 있다. 제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름일 수 있다. 이러한 제1 기판(111)과 제2 기판(112)은 투명한 재료로 이루어질 수 있다.
스캔 구동부는 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 GIP(gate driver in panel) 방식으로 형성될 수 있다. 또는, 스캔 구동부는 구동 칩으로 제작되어 연성필름에 실장되고 TAB(tape automated bonding) 방식으로 투명 표시 패널(110)의 표시 영역의 일측 또는 양측 바깥쪽의 비표시 영역에 부착될 수도 있다.
소스 드라이브 IC(210)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on panel) 방식으로 연성필름(220)에 실장될 수 있다.
투명 표시 패널(110)의 비표시 영역에는 전원 패드들, 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(220)에는 패드들과 소스 드라이브 IC(210)를 연결하는 배선들, 패드들과 회로보드(230)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(220)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(220)의 배선들이 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 투명 표시 패널을 개략적으로 보여주는 평면도이고, 도 3은 도 2의 A영역을 확대한 확대도이다. 도 4는 신호 라인들 및 회로부들의 연결관계를 개략적으로 보여주는 도면이고, 도 5는 복수의 데이터 라인들 및 복수의 스캔 라인들에 데이터 입력 순서를 설명하기 위한 도면이다.
도 2 내지 도 5를 참조하면, 제1 기판(111)은 화소(P)들이 형성되어 화상을 표시하는 표시 영역(DA)과 화상을 표시하지 않는 비표시 영역(NDA)으로 구분될 수 있다.
비표시 영역(NDA)은 패드(PAD)들이 배치된 패드 영역(PA) 및 적어도 하나의 스캔 구동부(205)가 구비될 수 있다.
스캔 구동부(205)는 스캔 라인들에 접속되어 스캔 신호들을 공급한다. 이러한 스캔 구동부(205)는 게이트 드라이브 인 패널(GATE driver in panel, GIP) 방식으로 표시 영역(DA)의 일측 또는 양측에 배치될 수 있다. 일 예로, 도 2에 도시된 바와 같이 스캔 구동부(205)는 표시 영역(DA)의 양측에 배치될 수 있으나, 반드시 이에 한정되지는 않는다. 스캔 구동부(205)는 표시 영역(DA)의 일측에만 배치될 수도 있다.
표시 영역(DA)은 도 3에 도시된 바와 같이 투과 영역(TA)과 비투과 영역(NTA)을 포함한다. 투과 영역(TA)은 외부로부터 입사되는 빛의 대부분을 통과시키는 영역이고, 비투과 영역(NTA)은 외부로부터 입사되는 빛의 대부분을 투과시키기 않는 영역이다. 일 예로, 투과 영역(TA)은 광 투과율이 α%, 예컨대, 90% 보다 큰 영역이고, 비투과 영역(NTA)은 광 투과율이 β%, 예컨대, 50% 보다 작은 영역일 수 있다. 이때, α 는 β 보다 큰 값이다. 투명 표시 패널(110)은 투과 영역(TA)들로 인해 투명 표시 패널(110)의 배면(背面)에 위치한 사물 또는 배경을 볼 수 있다.
비투과 영역(NTA)에는 복수의 화소(P)들 및 복수의 화소(P)들 각각에 신호를 공급하기 위한 복수의 제1 신호 라인들(SL1) 및 복수의 제2 신호 라인들(SL2)이 구비될 수 있다. 이러한 비투과 영역(NTA)은 도 4에 도시된 바와 같이 투과 영역(TA)들 사이에서 제1 방향(Y축 방향)으로 연장된 제1 비투과 영역(NTA1) 및 투과 영역(TA)들 사이에서 제2 방향(X축 방향)으로 연장된 제2 비투과 영역(NTA2)을 포함할 수 있다.
화소(P)들은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2) 중 적어도 하나와 중첩되도록 구비되어, 소정의 광을 방출하여 화상을 표시한다. 발광 영역(EA)은 화소(P)에서 광을 발광하는 영역에 해당할 수 있다.
화소(P)들 각각은 제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 중 적어도 하나를 포함할 수 있다. 제1 서브 화소(SP1)는 백색 광을 방출하는 제1 발광 영역(EA1)을 포함하고, 제2 서브 화소(SP2)는 청색 광을 방출하는 제2 발광 영역(EA2)을 포함하고, 제3 서브 화소(SP3)는 녹색 광을 방출하는 제3 발광 영역(EA3)을 포함하고, 제4 서브 화소(SP4)는 적색 광을 방출하는 제4 발광 영역(EA4)을 포함하도록 구비될 수 있지만, 반드시 그에 한정되는 것은 아니다. 화소(P)들 각각은 적색, 녹색, 청색 및 백색 이외의 색의 광으로 발광하는 서브 화소를 포함할 수도 있다. 또한, 각각의 서브 화소(SP1, SP2, SP3, SP4)의 배열 순서는 다양하게 변경될 수 있다.
한편, 복수의 서브 화소(SP1, SP2, SP3, SP4)들 각각에 구비된 발광 영역(EA1, EA2, EA3, EA4)들은 복수개로 분할된 발광 영역들을 포함할 수 있다. 구체적으로, 제1 서브 화소(SP1)에 구비된 제1 발광 영역(EA1)은 2개로 분할된 제1 분할 발광 영역(EA1-1) 및 제2 분할 발광 영역(EA1-2)을 포함할 수 있다. 제2 서브 화소(SP2)에 구비된 제2 발광 영역(EA2)은 2개로 분할된 제1 분할 발광 영역(EA2-1) 및 제2 분할 발광 영역(EA2-2)을 포함할 수 있다. 제3 서브 화소(SP3)에 구비된 제3 발광 영역(EA3)은 2개로 분할된 제1 분할 발광 영역(EA3-1) 및 제2 분할 발광 영역(EA3-2)을 포함할 수 있다. 제4 서브 화소(SP4)에 구비된 제4 발광 영역(EA4)은 2개로 분할된 제1 분할 발광 영역(EA4-1) 및 제2 분할 발광 영역(EA4-2)을 포함할 수 있다.
이하에서는 설명의 편의를 위하여, 제1 서브 화소(SP1)가 백색 광을 방출하는 백색 서브 화소이고, 제2 서브 화소(SP2)가 청색 광을 방출하는 청색 서브 화소이며, 제3 서브 화소(SP3)가 녹색 광을 방출하는 녹색 서브 화소이며, 제4 서브 화소(SP4)가 적색 광을 방출하는 적색 서브 화소인 것으로 설명하도록 한다.
제1 서브 화소(SP1) 및 제2 서브 화소(SP2)는 제1 신호 라인(SL1)에 중첩되도록 구비되어, 제1 신호 라인(SL1)을 따라 교대로 배치될 수 있다. 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)는 제2 신호 라인(SL2)에 중첩되도록 구비되어, 제2 신호 라인(SL2)을 따라 교대로 배치될 수 있다.
한편, 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)이 교차되는 교차 영역(IA)에는 도 3에 도시된 바와 같이 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)이 구비될 수 있다. 이러한 경우, 제1 서브 화소(SP1)와 제2 서브 화소(SP2)는 교차 영역(IA)에서 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)을 사이에 두고 서로 이격될 수 있으나, 반드시 이에 한정되지는 않는다.
다른 실시예에 있어서, 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)이 교차되는 교차 영역(IA)에는 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)이 구비될 수 있다. 이러한 경우, 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)는 교차 영역(IA)에서 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)를 사이에 두고 서로 이격 배치될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)을 제1 신호 라인(SL1)을 따라 교대로 배치하고, 제3 서브 화소(SP3) 및 제4 서브 화소(SP4)을 제2 신호 라인(SL2)을 따라 교대로 배치할 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 동일한 색의 서브 화소가 모여 있지 않고 일정한 간격을 가지게 되므로, 화질 측면에서 색의 균일함을 구현할 수 있다.
제1 서브 화소(SP1), 제2 서브 화소(SP2), 제3 서브 화소(SP3) 및 제4 서브 화소(SP4) 각각에는 회로부(CA1, CA2, CA3, CA4) 및 발광 소자가 구비될 수 있다. 회로부(CA1, CA2, CA3, CA4)는 커패시터, 박막 트랜지스터 등을 포함할 수 있으며, 박막 트랜지스터는 스위칭 트랜지스터, 센싱 트랜지스터 및 구동 트랜지스터를 포함할 수 있다.
스위칭 트랜지스터는 스캔 라인에 공급되는 스캔 신호에 따라 스위칭되어 데이터 라인으로부터 공급되는 데이터 전압을 구동 트랜지스터에 공급하는 역할을 한다.
센싱 트랜지스터는 화질 저하의 원인이 되는 구동 트랜지스터의 문턱 전압 편차를 센싱하는 역할을 한다.
구동 트랜지스터는 스위칭 박막 트랜지스터로부터 공급되는 데이터 전압에 따라 스위칭되어 화소 전원 라인에서 공급되는 전원으로부터 데이터 전류를 생성하여 발광 소자의 애노드 전극에 공급하는 역할을 한다. 구동 트랜지스터는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함한다.
커패시터는 구동 트랜지스터에 공급되는 데이터 전압을 한 프레임 동안 유지시키는 역할을 한다. 커패시터는 2개의 커패시터 전극을 포함할 수 있으나, 반드시 이에 한정되지는 않는다. 일 실시예에 있어서, 커패시터는 3개의 커패시터 전극들을 포함할 수도 있다.
발광 소자는 애노드 전극, 발광층 및 캐소드 전극으로 이루어질 수 있다. 발광 소자는 애노드 전극과 캐소드 전극에 전압이 인가되면, 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 발광층으로 이동하게 되며, 발광층에서 서로 결합하여 발광하게 된다.
복수의 제1 신호 라인들(SL1)은 제1 비투과 영역(NTA1)에서 제1 비투과 영역(NTA1)을 따라 연장될 수 있다. 복수의 제1 신호 라인들(SL1)은 투과 영역(TA)을 사이에 두고 서로 이격 배치될 수 있다.
제1 신호 라인(SL1)은 데이터 라인을 포함할 수 있다. 이때, 제1 신호 라인(SL1)은 도 4에 도시된 바와 같이 2개의 데이터 라인을 포함할 수 있다. 제1 신호 라인(SL1)은 복수의 서브 화소(SP1, SP2, SP3, SP4)들 중 2개의 서브 화소에 데이터 전압을 공급하는 제1 데이터 라인(DL1) 및 복수의 서브 화소(SP1, SP2, SP3, SP4)들 중 다른 2개의 서브 화소에 데이터 전압을 공급하는 제2 데이터 라인(DL2)을 포함할 수 있다. 예컨대, 제1 신호 라인(SL1)은 제2 서브 화소(SP2)와 제3 서브 화소(SP3)에 데이터 전압을 공급하는 제1 데이터 라인(DL1), 및 제1 서브 화소(SP1)와 제4 서브 화소(SP4)에 데이터 전압을 공급하는 제2 데이터 라인(DL2)을 포함할 수 있다.
한편, 도 4에 도시하고 있지 않지만, 제2 신호 라인(SL2)은 화소 전원 라인, 공통 전원 라인 및 레퍼런스 라인 중 적어도 하나를 더 포함할 수 있다.
화소 전원 라인은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 구동 트랜지스터에 제1 전원을 공급할 수 있다. 공통 전원 라인은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4)의 캐소드 전극에 제2 전원을 공급할 수 있다. 이때, 제2 전원은 서브 화소들(SP1, SP2, SP3, SP4)에 공통적으로 공급하는 공통 전원일 수 있다. 레퍼런스 라인은 표시 영역(DA)에 구비된 서브 화소들(SP1, SP2, SP3, SP4) 각각의 구동 트랜지스터에 초기화 전압(또는 기준 전압, 센싱 전압)을 공급할 수 있다.
이하에서는 제1 신호 라인(SL1)이 복수의 라인을 포함하는 경우, 하나의 제1 신호 라인(SL1)은 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 제1 신호 라인(SL1)이 2개의 데이터 라인들(DL), 화소 전원 라인, 공통 전원 라인 및 레퍼런스 라인을 포함하는 경우, 하나의 제1 신호 라인(SL1)은 2개의 데이터 라인들(DL), 화소 전원 라인, 공통 전원 라인 및 레퍼런스 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다.
복수의 제2 신호 라인들(SL2)은 제2 비투과 영역(NTA2)에서 제2 비투과 영역(NTA2)을 따라 연장될 수 있다. 복수의 제2 신호 라인들(SL2)은 투과 영역(TA)을 사이에 두고 서로 이격 배치될 수 있다.
그리고, 복수의 제2 신호 라인들(SL2)은 제1 비투과 영역(NTA1)과 제2 비투과 영역(NTA2)이 교차하는 교차 영역(IA)에서 복수의 제1 신호 라인들(SL1)과 교차될 수 있다.
제2 신호 라인(SL2)은 스캔 라인을 포함할 수 있다. 이때, 제2 신호 라인(SL2)은 도 4에 도시된 바와 같이 2개의 스캔 라인을 포함할 수 있다. 제2 신호 라인(SL2)은 복수의 서브 화소(SP1, SP2, SP3, SP4)들 중 2개의 서브 화소에 스캔 신호를 공급하는 제1 스캔 라인(SCANL1) 및 복수의 서브 화소(SP1, SP2, SP3, SP4)들 중 다른 2개의 서브 화소에 스캔 신호를 공급하는 제2 스캔 라인(SCANL2)을 포함할 수 있다. 예컨대, 제2 신호 라인(SL2)은 제1 서브 화소(SP1)와 제3 서브 화소(SP3)에 스캔 신호를 공급하는 제1 스캔 라인(SCANL1), 및 제2 서브 화소(SP2)와 제4 서브 화소(SP4)에 스캔 신호를 공급하는 제2 스캔 라인(SCANL2)을 포함할 수 있다.
이하에서는 제2 신호 라인(SL2)이 복수의 라인을 포함하는 경우, 하나의 제2 신호 라인(SL2)은 복수의 라인으로 이루어진 신호 라인 그룹을 의미할 수 있다. 예컨대, 제2 신호 라인(SL2)이 2개의 스캔 라인(SCANL)을 포함하는 경우, 하나의 제2 신호 라인(SL2)은 2개의 스캔 라인(SCANL)으로 이루어진 신호 라인 그룹을 의미할 수 있다.
인접한 제1 신호 라인들(SL1) 사이에는 투과 영역(TA)이 배치될 수 있다. 또한, 인접한 제2 신호 라인들(SL2) 사이에는 투과 영역(TA)이 배치될 수 있다. 즉, 투과 영역(TA)은 2개의 제1 신호 라인들(SL1) 및 2개의 제2 신호 라인들(SL2)에 의하여 둘러싸일 수 있다. 이때, 투과 영역(TA)은 도 3에 도시된 바와 같이 사각형 형상을 가질 수 있으나, 반드시 이에 한정되지는 않는다. 투과 영역(TA)은 육각형, 팔각형 등과 같은 다각형, 원형 또는 타원형 형상을 가질 수도 있다. 한편, 투과 영역(TA)은 복수의 측들을 포함하고, 복수의 측들 각각에 적어도 둘 이상의 서브 화소들이 배치될 수 있다. 일 예로, 투과 영역(TA)은 도 3에 도시된 바와 같이 4개의 측들을 포함할 수 있고, 4개의 측들 각각에 2개의 서브 화소들이 배치될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인(SL1) 및 제2 신호 라인(SL2)이 교차 영역(IA)에서 연장 방향을 바꾸는 것을 특징으로 한다.
구체적으로, 제1 신호 라인(SL1)은 제1 비투과 영역(NTA1)에서 제1 비투과 영역(NTA1)을 따라 연장될 수 있다. 제1 신호 라인(SL1)은 교차 영역(IA)을 제외한 제1 비투과 영역(NTA1)에서 제1 방향(Y축 방향)으로 연장되고, 교차 영역(IA)에서 제1 방향과 교차하는 방향으로 연장될 수 있다. 일 예로, 제1 신호 라인(SL1)은 교차 영역(IA)에서 도 3에 도시된 바와 같이 제1 방향에 대하여 사선 방향으로 연장될 수 있으나, 반드시 이에 한정되지는 않는다. 다른 예로, 제1 신호 라인(SL1)은 교차 영역(IA)에서 제1 방향에 대하여 수직 방향으로 연장될 수 있다.
이러한 제1 신호 라인(SL1)은 제1 라인부(SL1-1), 제2 라인부(SL1-2) 및 연결부(SL1-3)를 포함할 수 있다.
제1 신호 라인(SL1)의 제1 라인부(SL1-1)는 제1 비투과 영역(NTA1)에서 제1 방향과 나란한 제1 비투과 영역 중심선(NTC1)의 제1 측에 배치될 수 있다. 이때, 서브 화소의 회로부는 제1 비투과 영역 중심선(NTC1)의 제2 측에 배치되어, 제1 비투과 영역 중심선(NTC1)을 사이에 두고 제1 신호 라인(SL1)의 제1 라인부(SL1-1)와 마주볼 수 있다.
제1 신호 라인(SL1)의 제2 라인부(SL1-2)는 제1 비투과 영역 중심선(NTC1)의 제2 측에 배치될 수 있다. 이때, 서브 화소의 회로부는 제1 비투과 영역 중심선(NTC1)의 제1 측에 배치되어, 제1 비투과 영역 중심선(NTC1)을 사이에 두고 제1 신호 라인(SL1)의 제2 라인부(SL1-2)와 마주볼 수 있다.
예컨대, 제1 라인부(SL1-1)는 제1 비투과 영역 중심선(NTC1)의 좌측에 배치되어 제1 방향으로 연장되고, 제2 라인부(SL1-2)는 제1 비투과 영역 중심선(NTC1)의 우측에 배치되어 제1 방향으로 연장될 수 있다. 이러한 경우, 제1 라인부(SL1-1)와 제2 라인부(SL1-2)를 연결하는 연결부(SL1-3)는 제1 방향과 나란하지 않은 방향으로 연장될 수 있다.
제1 신호 라인(SL1)의 연결부(SL1-3)는 제1 라인부(SL1-1)와 제2 라인부(SL1-2)를 연결할 수 있다. 제1 라인부(SL1-1) 및 제2 라인부(SL1-2)는 제1 비투과 영역(NTA1)을 따라 교대로 배치되며, 교차 영역(IA)에서 이격 될 수 있다. 연결부(SL1-3)는 교차 영역(IA)에서 서로 이격된 제1 라인부(SL1-1)와 제2 라인부(SL1-2)를 연결할 수 있다. 이때, 제1 라인부(SL1-1) 및 제2 라인부(SL1-2)는 제1 비투과 영역(NTA1)을 따라 교대로 배치되므로, 제1 방향으로 이웃하는 교차 영역(IA)들에 구비된 연결부(SL1-3)는 연장 방향이 서로 반대일 수 있다.
한편, 제1 신호 라인(SL1)의 연결부(SL1-3)는 교차 영역(IA)에만 구비될 수 있다. 제1 방향으로 이웃하는 2개의 교차 영역(IA)들 사이에는 도 3에 도시된 바와 같이 2개의 서브 화소, 예컨대, 제1 화소(P1)의 제2 서브 화소(SP2)와 제3 화소(P3)의 제1 서브 화소(SP1)가 구비될 수 있다. 연결부(SL1-3)를 서브 화소들 사이마다 구비하는 경우, 연결부(SL1-3)는 교차 영역(IA) 이외에 이웃하는 2개의 교차 영역(IA)들 사이에도 구비될 수 있다. 사선 방향으로 연장된 연결부(SL1-3)의 개수가 증가하고, 결과적으로, 제1 신호 라인(SL1)의 길이가 증가하게 된다. 이로 인하여, RC 지연(또는 로드)가 증가할 수 있다.
또한, 연결부(SL1-3)가 사선 방향으로 연장됨에 따라 회로부(CA1, CA2, CA3, CA4)가 배치될 수 있는 면적이 감소되어, 회로부(CA1, CA2, CA3, CA4)가 투과 영역(TA)으로 돌출될 수 있다. 결과적으로, 투과 영역(TA)의 면적이 감소되어, 광 투과율이 감소하게 된다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 신호 라인(SL1)의 연결부(SL1-3)를 교차 영역(IA)에만 구비함으로써, 제1 신호 라인(SL1)의 길이를 줄이고, 이로 인한 RC 지연(또는 로드)도 감소시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 이웃하는 2개의 교차 영역(IA)들 사이에 사선 방향의 연결부(SL1-3)를 형성하지 않음으로써, 2개의 회로부(CA1, CA2, CA3, CA4)가 배치될 충분한 공간을 확보할 수 있다. 이에 따라, 회로부(CA1, CA2, CA3, CA4)가 투과 영역(TA)으로 돌출되지 않기 때문에, 광 투과율이 감소되지 않을 수 있다.
상술한 바와 같은 제1 신호 라인(SL1)은 복수개가 구비될 수 있으며, 제2 방향으로 이웃하는 2개의 제1 신호 라인(SL1)들은 도 3에 도시된 바와 같이 투과 영역(TA)을 중심으로 대칭되도록 구비될 수 있다. 구체적으로, 제2 방향으로 이웃하는 2개의 제1 신호 라인(SL1)들은 투과 영역(TA)의 중심을 제1 방향으로 지나는 제1 투과 영역 중심선(TC1)을 기준으로 대칭될 수 있다.
제2 신호 라인(SL2)은 제2 비투과 영역(NTA2)에서 제2 비투과 영역(NTA2)을 따라 연장될 수 있다. 제2 신호 라인(SL2)은 교차 영역(IA)을 제외한 제2 비투과 영역(NTA2)에서 제2 방향(X축 방향)으로 연장되고, 교차 영역(IA)에서 제2 방향과 교차하는 방향으로 연장될 수 있다. 일 예로, 제2 신호 라인(SL2)은 교차 영역(IA)에서 도 3에 도시된 바와 같이 제2 방향에 대하여 사선 방향으로 연장될 수 있으나, 반드시 이에 한정되지는 않는다. 다른 예로, 제2 신호 라인(SL2)은 교차 영역(IA)에서 제2 방향에 대하여 수직 방향으로 연장될 수 있다.
이러한 제2 신호 라인(SL2)은 제1 라인부(SL2-1), 제2 라인부(SL2-2) 및 연결부(SL2-3)를 포함할 수 있다.
제2 신호 라인(SL2)의 제1 라인부(SL2-1)는 제2 비투과 영역(NTA2)에서 제1 방향과 나란한 제2 비투과 영역 중심선(NTC2)의 제3 측에 배치될 수 있다. 이때, 서브 화소의 회로부는 제2 비투과 영역 중심선(NTC2)의 제4 측에 배치되어, 제2 비투과 영역 중심선(NTC2)을 사이에 두고 제2 신호 라인(SL2)의 제1 라인부(SL2-1)와 마주볼 수 있다.
제2 신호 라인(SL2)의 제2 라인부(SL2-2)는 제2 비투과 영역 중심선(NTC2)의 제4 측에 배치될 수 있다. 이때, 서브 화소의 회로부는 제2 비투과 영역 중심선(NTC2)의 제3 측에 배치되어, 제2 비투과 영역 중심선(NTC2)을 사이에 두고 제2 신호 라인(SL2)의 제2 라인부(SL2-2)와 마주볼 수 있다.
예컨대, 제1 라인부(SL2-1)는 제2 비투과 영역 중심선(NTC2)의 하측에 배치되어 제2 방향으로 연장되고, 제2 라인부(SL2-2)는 제2 비투과 영역 중심선(NTC2)의 상측에 배치되어 제2 방향으로 연장될 수 있다. 이러한 경우, 제1 라인부(SL2-1)와 제2 라인부(SL2-2)를 연결하는 연결부(SL2-3)는 제2 방향과 나란하지 않은 방향으로 연장될 수 있다.
제2 신호 라인(SL2)의 연결부(SL2-3)는 제1 라인부(SL2-1)와 제2 라인부(SL2-2)를 연결할 수 있다. 제1 라인부(SL2-1) 및 제2 라인부(SL2-2)는 제2 비투과 영역(NTA2)을 따라 교대로 배치되며, 교차 영역(IA)에서 이격 될 수 있다. 연결부(SL2-3)는 교차 영역(IA)에서 서로 이격된 제1 라인부(SL2-1)와 제2 라인부(SL2-2)를 연결할 수 있다. 이때, 제1 라인부(SL2-1) 및 제2 라인부(SL2-2)는 제2 비투과 영역(NTA2)을 따라 교대로 배치되므로, 제2 방향으로 이웃하는 교차 영역(IA)들에 구비된 연결부(SL2-3)는 연장 방향이 서로 반대일 수 있다.
한편, 제2 신호 라인(SL2)의 연결부(SL2-3)는 교차 영역(IA)에만 구비될 수 있다. 제1 방향으로 이웃하는 2개의 교차 영역(IA)들 사이에는 도 3에 도시된 바와 같이 2개의 서브 화소, 예컨대, 제1 화소(P1)의 제4 서브 화소(SP4)와 제3 화소(P3)의 제3 서브 화소(SP3)가 구비될 수 있다. 연결부(SL2-3)를 서브 화소들 사이마다 구비하는 경우, 연결부(SL2-3)는 교차 영역(IA) 이외에 이웃하는 2개의 교차 영역(IA)들 사이에도 구비될 수 있다. 사선 방향으로 연장된 연결부(SL2-3)의 개수가 증가하고, 결과적으로, 제2 신호 라인(SL2)의 길이가 증가하게 된다. 이로 인하여, RC 지연(또는 로드)가 증가할 수 있다.
또한, 연결부(SL2-3)가 사선 방향으로 연장됨에 따라 회로부(CA1, CA2, CA3, CA4)가 배치될 수 있는 면적이 감소되어, 회로부(CA1, CA2, CA3, CA4)가 투과 영역(TA)으로 돌출될 수 있다. 결과적으로, 투과 영역(TA)의 면적이 감소되어, 광 투과율이 감소하게 된다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 신호 라인(SL2)의 연결부(SL2-3)를 교차 영역(IA)에만 구비함으로써, 제2 신호 라인(SL2)의 길이를 줄이고, 이로 인한 RC 지연(또는 로드)도 감소시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 이웃하는 2개의 교차 영역(IA)들 사이에 사선 방향의 연결부(SL2-3)를 형성하지 않음으로써, 2개의 회로부(CA1, CA2, CA3, CA4)가 배치될 충분한 공간을 확보할 수 있다. 이에 따라, 회로부(CA1, CA2, CA3, CA4)가 투과 영역(TA)으로 돌출되지 않기 때문에, 광 투과율이 감소되지 않을 수 있다.
상술한 바와 같은 제2 신호 라인(SL2)은 복수개가 구비될 수 있으며, 제1 방향으로 이웃하는 2개의 제2 신호 라인(SL2)들은 도 3에 도시된 바와 같이 투과 영역(TA)을 중심으로 대칭되도록 구비될 수 있다. 구체적으로, 제1 방향으로 이웃하는 2개의 제2 신호 라인(SL2)들은 투과 영역(TA)의 중심을 제2 방향으로 지나는 제2 투과 영역 중심선(TC2)을 기준으로 대칭될 수 있다.
한편, 제1 신호 라인(SL1)은 도 4에 도시된 바와 같이 2개의 데이터 라인들을 포함하고, 제2 신호 라인(SL2)은 2개의 스캔 라인들을 포함할 수 있다. 이에, 데이터 라인은 앞서 설명한 제1 신호 라인(SL1)의 구조와 동일한 구조를 가지며, 스캔 라인은 앞서 설명한 제2 신호 라인(SL2)의 구조와 동일한 구조를 가질 수 있다.
구체적으로, 하나의 제1 신호 라인(SL1)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)을 포함할 수 있다. 그리고, 하나의 제1 신호 라인(SL1)과 제2 방향으로 인접한 다른 하나의 제1 신호 라인(SL1)은 제3 데이터 라인(DL1) 및 제4 데이터 라인(DL4)을 포함할 수 있다.
이때, 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)은 제1 비투과 영역(NTA1)에서 제1 비투과 영역(NTA1)을 따라 나란하게 배치될 수 있다. 제3 데이터 라인(DL3)은 도 4에 도시된 바와 같이 투과 영역(TA)을 사이에 두고, 제2 데이터 라인(DL2)과 대칭되도록 구비될 수 있다. 즉, 제3 데이터 라인(DL3)은 제1 투과 영역 중심선(TC1)을 기준으로 제2 데이터 라인(DL2)과 대칭될 수 있다. 제4 데이터 라인(DL4)은 투과 영역(TA)을 사이에 두고, 제1 데이터 라인(DL1)과 대칭되도록 구비될 수 있다. 즉, 제4 데이터 라인(DL4)은 제1 투과 영역 중심선(TC1)을 기준으로 제1 데이터 라인(DL1)과 대칭될 수 있다.
이와 같은 제1, 제2, 제3 및 제4 데이터 라인(DL1, DL2, DL3, DL4)들 각각은 제1 라인부(DL-1), 제2 라인부(DL-2) 및 연결부(DL-3)를 포함할 수 있다.
제1 라인부(DL-1)는 제1 비투과 영역(NTA1)에서 제1 방향과 나란한 제1 비투과 영역 중심선(NTC1)의 제1 측에 배치될 수 있다. 이때, 서브 화소의 회로부는 제1 비투과 영역 중심선(NTC1)의 제2 측에 구비되어, 제1 비투과 영역 중심선(NTC1)을 사이에 두고 제1 라인부(DL-1)와 마주볼 수 있다.
제2 라인부(DL-2)는 제1 비투과 영역 중심선(NTC1)의 제2 측에 배치될 수 있다. 이때, 서브 화소의 회로부는 제1 비투과 영역 중심선(NTC1)의 제1 측에 구비되어, 제1 비투과 영역 중심선(NTC1)을 사이에 두고 제2 라인부(DL-2)와 마주볼 수 있다.
예컨대, 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 각각의 제1 라인부(DL-1)는 제1 비투과 영역 중심선(NTC1)의 제1 측에 배치될 수 있다. 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 각각의 제1 라인부(DL-1)가 제1 서브 화소(SP1)와 중첩된 경우, 제1 서브 화소(SP1)의 제1 회로부(CA1)는 제1 비투과 영역 중심선(NTC1)의 제2 측에 배치될 수 있다. 제1 서브 화소(SP1)의 제1 회로부(CA1)는 제1 비투과 영역 중심선(NTC1)을 사이에 두고 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 각각의 제1 라인부(DL-1)와 마주볼 수 있다.
제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 각각의 제2 라인부(DL-2)는 제1 비투과 영역 중심선(NTC1)의 제2 측에 배치될 수 있다. 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 각각의 제2 라인부(DL-2)가 제2 서브 화소(SP2)와 중첩된 경우, 제2 서브 화소(SP2)의 제2 회로부(CA2)는 제1 비투과 영역 중심선(NTC1)의 제1 측에 배치될 수 있다. 제2 서브 화소(SP2)의 제2 회로부(CA2)는 제1 비투과 영역 중심선(NTC1)을 사이에 두고 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 각각의 제2 라인부(DL-2)와 마주볼 수 있다.
한편, 제3 데이터 라인(DL3) 및 제4 데이터 라인(DL4)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 대칭되므로, 제3 데이터 라인(DL3) 및 제4 데이터 라인(DL4) 각각의 제2 라인부(DL-2)는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 각각의 제1 라인부(DL-1)와 투과 영역(TA)을 사이에 두고 서로 마주보도록 구비될 수 있다. 또한, 제3 데이터 라인(DL3) 및 제4 데이터 라인(DL4) 각각의 제1 라인부(DL-1)는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 각각의 제2 라인부(DL-2)와 투과 영역(TA)을 사이에 두고 서로 마주보도록 구비될 수 있다.
연결부(DL-3)는 제1 라인부(DL-1)와 제2 라인부(DL-2)를 연결할 수 있다. 제1 라인부(DL-1) 및 제2 라인부(DL-2)는 제1 비투과 영역(NTA1)을 따라 교대로 배치되며, 교차 영역(IA)에서 이격 될 수 있다. 연결부(DL-3)는 교차 영역(IA)에서 서로 이격된 제1 라인부(DL-1)와 제2 라인부(DL-2)를 연결할 수 있다. 이때, 제1 라인부(DL-1) 및 제2 라인부(DL-2)는 제1 비투과 영역(NTA1)을 따라 교대로 배치되므로, 제1 방향으로 이웃하는 교차 영역(IA)들에 구비된 연결부(DL-3)는 연장 방향이 서로 반대일 수 있다. 또한, 데이터 라인(DL1, DL2, DL3, DL4)들은 투과 영역(TA)을 사이에 두고 서로 대칭되므로, 제2 방향으로 이웃하는 교차 영역(IA)들에 구비된 연결부(DL-3)는 연장 방향이 서로 반대일 수 있다.
또한, 제1, 제2, 제3 및 제4 데이터 라인(DL1, DL2, DL3, DL4)들 각각의 연결부(DL-3)는 교차 영역(IA)에만 구비될 수 있다. 이에 따라, 제1, 제2, 제3 및 제4 데이터 라인(DL1, DL2, DL3, DL4)들 각각의 길이를 줄이고, RC 지연(또는 로드) 도 감소시킬 수 있다. 또한, 이웃하는 2개의 교차 영역(IA)들 사이에 사선 방향의 연결부(DL-3)를 형성하지 않음으로써, 2개의 회로부(CA1, CA2, CA3, CA4)가 배치될 충분한 공간을 확보할 수 있다. 이에 따라, 회로부(CA1, CA2, CA3, CA4)가 투과 영역(TA)으로 돌출되지 않기 때문에, 광 투과율이 감소되지 않을 수 있다.
한편, 하나의 제2 신호 라인(SL2)은 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2)을 포함하고, 하나의 제2 신호 라인(SL2)과 제1 방향으로 인접한 다른 하나의 제2 신호 라인(SL2)은 제3 스캔 라인(SCANL1) 및 제4 스캔 라인(SCANL4)을 포함할 수 있다.
이때, 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2)은 제2 비투과 영역(NTA2)에서 제2 비투과 영역(NTA2)을 따라 나란하게 배치될 수 있다. 제3 스캔 라인(SCANL3)은 도 4에 도시된 바와 같이 투과 영역(TA)을 사이에 두고, 제2 스캔 라인(SCANL2)과 대칭되도록 구비될 수 있다. 즉, 제3 스캔 라인(SCANL3)은 제2 투과 영역 중심선(TC2)을 기준으로 제2 스캔 라인(SCANL2)과 대칭될 수 있다. 제4 스캔 라인(SCANL4)은 투과 영역(TA)을 사이에 두고, 제1 스캔 라인(SCANL1)과 대칭되도록 구비될 수 있다. 즉, 제4 스캔 라인(SCANL4)은 제2 투과 영역 중심선(TC2)을 기준으로 제1 스캔 라인(SCANL1)과 대칭될 수 있다.
이와 같은 제1, 제2, 제3 및 제4 스캔 라인(SCANL1, SCANL2, SCANL3, SCANL4)들 각각은 제1 라인부(SCANL-1), 제2 라인부(SCANL-2) 및 연결부(SCANL-3)를 포함할 수 있다.
제1 라인부(SCANL-1)는 제2 비투과 영역(NTA2)에서 제2 방향과 나란한 제2 비투과 영역 중심선(NTC2)의 제3 측에 배치될 수 있다. 이때, 서브 화소의 회로부는 제2 비투과 영역 중심선(NTC2)의 제4 측에 구비되어, 제2 비투과 영역 중심선(NTC2)을 사이에 두고 제1 라인부(SCANL-1)와 마주볼 수 있다.
제2 라인부(SCANL-2)는 제2 비투과 영역 중심선(NTC2)의 제4 측에 배치될 수 있다. 이때, 서브 화소의 회로부는 제2 비투과 영역 중심선(NTC2)의 제3 측에 구비되어, 제2 비투과 영역 중심선(NTC2)을 사이에 두고 제2 라인부(SCANL-2)와 마주볼 수 있다.
예컨대, 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2) 각각의 제1 라인부(SCANL-1)는 제2 비투과 영역 중심선(NTC2)의 제3 측에 배치될 수 있다. 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2) 각각의 제1 라인부(SCANL-1)가 제3 서브 화소(SP3)와 중첩된 경우, 제3 서브 화소(SP3)의 제3 회로부(CA3)는 제2 비투과 영역 중심선(NTC2)의 제4 측에 배치될 수 있다. 제3 서브 화소(SP3)의 제3 회로부(CA3)는 제2 비투과 영역 중심선(NTC2)을 사이에 두고 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2) 각각의 제1 라인부(SCANL-1)와 마주볼 수 있다.
제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2) 각각의 제2 라인부(SCANL-2)는 제2 비투과 영역 중심선(NTC2)의 제4 측에 배치될 수 있다. 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2) 각각의 제2 라인부(SCANL-2)가 제4 서브 화소(SP4)와 중첩된 경우, 제4 서브 화소(SP4)의 제4 회로부(CA4)는 제2 비투과 영역 중심선(NTC2)의 제3 측에 배치될 수 있다. 제4 서브 화소(SP4)의 제4 회로부(CA4)는 제2 비투과 영역 중심선(NTC2)을 사이에 두고 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2) 각각의 제2 라인부(SCANL-2)와 마주볼 수 있다.
한편, 제3 스캔 라인(SCANL3) 및 제4 스캔 라인(SCANL4)은 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2)과 대칭되므로, 제3 스캔 라인(SCANL3) 및 제4 스캔 라인(SCANL4) 각각의 제2 라인부(SCANL-2)는 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2) 각각의 제1 라인부(SCANL-1)와 투과 영역(TA)을 사이에 두고 서로 마주보도록 구비될 수 있다. 또한, 제3 스캔 라인(SCANL3) 및 제4 스캔 라인(SCANL4) 각각의 제1 라인부(SCANL-1)는 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2) 각각의 제2 라인부(SCANL-2)와 투과 영역(TA)을 사이에 두고 서로 마주보도록 구비될 수 있다.
연결부(SCANL-3)는 제1 라인부(SCANL-1)와 제2 라인부(SCANL-2)를 연결할 수 있다. 제1 라인부(SCANL-1) 및 제2 라인부(SCANL-2)는 제2 비투과 영역(NTA2)을 따라 교대로 배치되며, 교차 영역(IA)에서 이격 될 수 있다. 연결부(SCANL-3)는 교차 영역(IA)에서 서로 이격된 제1 라인부(SCANL-1)와 제2 라인부(SCANL-2)를 연결할 수 있다. 이때, 제1 라인부(SCANL-1) 및 제2 라인부(SCANL-2)는 제2 비투과 영역(NTA2)을 따라 교대로 배치되므로, 제2 방향으로 이웃하는 교차 영역(IA)들에 구비된 연결부(SCANL-3)는 연장 방향이 서로 반대일 수 있다. 또한, 스캔 라인(SCANL1, SCANL2, SCANL3, SCANL4)들은 투과 영역(TA)을 사이에 두고 서로 대칭되므로, 제1 방향으로 이웃하는 교차 영역(IA)들에 구비된 연결부(SCANL-3)는 연장 방향이 서로 반대일 수 있다.
또한, 제1, 제2, 제3 및 제4 스캔 라인(SCANL1, SCANL2, SCANL3, SCANL4)들 각각의 연결부(SCANL-3)는 교차 영역(IA)에만 구비될 수 있다. 이에 따라, 제1, 제2, 제3 및 제4 스캔 라인(SCANL1, SCANL2, SCANL3, SCANL4)들 각각의 길이를 줄이고, RC 지연(또는 로드) 도 감소시킬 수 있다. 또한, 이웃하는 2개의 교차 영역(IA)들 사이에 사선 방향의 연결부(SCANL-3)를 형성하지 않음으로써, 2개의 회로부(CA1, CA2, CA3, CA4)가 배치될 충분한 공간을 확보할 수 있다. 이에 따라, 회로부(CA1, CA2, CA3, CA4)가 투과 영역(TA)으로 돌출되지 않기 때문에, 광 투과율이 감소되지 않을 수 있다.
상술한 바와 같이 배치된 데이터 라인(DL1, DL2, DL3, DL4)들 중 둘은 데이터 입력 순서가 서로 일치하며, 나머지 둘은 데이터 입력 순서가 서로 일치할 수 있다. 구체적으로, 제1 데이터 라인(DL1) 및 제3 데이터 라인(DL3)은 데이터 입력 순서가 동일하고, 제2 데이터 라인(DL2) 및 제4 데이터 라인(DL4)은 데이터 입력 순서가 동일할 수 있다.
또한, 제1 데이터 라인(DL1) 및 제3 데이터 라인(DL3)은 4개의 서브 화소(SP1, SP2, SP3, SP4)들 중 2개의 서브 화소들에 교대로 데이터(또는 데이터 전압)를 입력할 수 있다. 일 예로, 제1 데이터 라인(DL1) 및 제3 데이터 라인(DL3) 각각은 제1 방향을 따라 제2 서브 화소(SP2)에 구비된 제2 회로부(CA2) 및 제3 서브 화소(SP3)에 구비된 제3 회로부(CA3)에 교대로 접속될 수 있다. 즉, 제1 데이터 라인(DL1)은 도 4에 도시된 바와 같이 제1 방향을 따라 제1 화소(P1)의 제3 서브 화소(SP3)에 구비된 제3 회로부(CA3), 제1 화소(P1)의 제2 서브 화소(SP2)에 구비된 제2 회로부(CA2), 제3 화소(P3)의 제3 서브 화소(SP3)에 구비된 제3 회로부(CA3), 제3 화소(P3)의 제2 서브 화소(SP2)에 구비된 제2 회로부(CA2) 순으로 접속될 수 있다. 제3 데이터 라인(DL3)은 도 4에 도시된 바와 같이 제1 방향을 따라 제2 화소(P2)의 제3 서브 화소(SP3)에 구비된 제3 회로부(CA3), 제2 화소(P2)의 제2 서브 화소(SP2)에 구비된 제2 회로부(CA2), 제4 화소(P4)의 제3 서브 화소(SP3)에 구비된 제3 회로부(CA3), 제4 화소(P4)의 제2 서브 화소(SP2)에 구비된 제2 회로부(CA2) 순으로 접속될 수 있다.
이러한 경우, 제1 데이터 라인(DL1) 및 제3 데이터 라인(DL3) 각각에는 제1 방향을 따라 제2 회로부(CA2)에 입력되는 데이터(또는 데이터 전압) 및 제3 회로부(CA3)에 입력되는 데이터(또는 데이터 전압)이 교대로 입력될 수 있다. 제2 서브 화소(SP2)가 청색 서브 화소이고, 제3 서브 화소(SP3)가 녹색 서브 화소인 경우, 제1 데이터 라인(DL1) 및 제3 데이터 라인(DL3) 각각에는 도 5에 도시된 바와 같이, 녹색 서브 화소(G)에 입력되는 데이터(또는 데이터 전압) 및 청색 서브 화소(B)에 입력되는 데이터(또는 데이터 전압)이 교대로 입력될 수 있다.
한편, 제2 데이터 라인(DL2) 및 제4 데이터 라인(DL4)은 4개의 서브 화소(SP1, SP2, SP3, SP4)들 중 2개의 서브 화소들에 교대로 데이터(또는 데이터 전압)를 입력할 수 있다. 일 예로, 제2 데이터 라인(DL2) 및 제4 데이터 라인(DL4) 각각은 제1 방향을 따라 제1 서브 화소(SP1)에 구비된 제1 회로부(CA1) 및 제4 서브 화소(SP4)에 구비된 제4 회로부(CA4)에 교대로 접속될 수 있다. 즉, 제2 데이터 라인(DL2)은 도 4에 도시된 바와 같이 제1 방향을 따라 제1 화소(P1)의 제1 서브 화소(SP1)에 구비된 제1 회로부(CA1), 제1 화소(P1)의 제4 서브 화소(SP4)에 구비된 제4 회로부(CA4), 제3 화소(P3)의 제1 서브 화소(SP1)에 구비된 제1 회로부(CA1), 제3 화소(P3)의 제4 서브 화소(SP4)에 구비된 제4 회로부(CA4) 순으로 접속될 수 있다. 제4 데이터 라인(DL4)은 도 4에 도시된 바와 같이 제1 방향을 따라 제2 화소(P2)의 제1 서브 화소(SP1)에 구비된 제1 회로부(CA1), 제2 화소(P2)의 제4 서브 화소(SP4)에 구비된 제4 회로부(CA4), 제4 화소(P4)의 제1 서브 화소(SP1)에 구비된 제1 회로부(CA1), 제4 화소(P4)의 제4 서브 화소(SP4)에 구비된 제4 회로부(CA4) 순으로 접속될 수 있다.
이러한 경우, 제2 데이터 라인(DL2) 및 제4 데이터 라인(DL4) 각각에는 제1 방향을 따라 제1 회로부(CA1)에 입력되는 데이터(또는 데이터 전압) 및 제4 회로부(CA4)에 입력되는 데이터(또는 데이터 전압)이 교대로 입력될 수 있다. 제1 서브 화소(SP1)가 백색 서브 화소이고, 제4 서브 화소(SP4)가 적색 서브 화소인 경우, 제2 데이터 라인(DL2) 및 제4 데이터 라인(DL4) 각각에는 도 5에 도시된 바와 같이, 백색 서브 화소(W)에 입력되는 데이터(또는 데이터 전압) 및 적색 서브 화소(R)에 입력되는 데이터(또는 데이터 전압)이 교대로 입력될 수 있다.
또한, 상술한 바와 같이 배치된 스캔 라인(SCANL1, SCANL2, SCANL3, SCANL4)들 중 둘은 데이터 입력 순서가 서로 일치하며, 나머지 둘은 데이터 입력 순서가 서로 일치할 수 있다. 예컨대, 제1 스캔 라인(SCANL1) 및 제3 스캔 라인(SCANL3)은 데이터 입력 순서가 동일하고, 제2 스캔 라인(SCANL2) 및 제4 스캔 라인(SCANL4)은 데이터 입력 순서가 동일할 수 있다.
또한, 제1 스캔 라인(SCANL1) 및 제3 스캔 라인(SCANL3)은 4개의 서브 화소(SP1, SP2, SP3, SP4)들 중 2개의 서브 화소들에 교대로 데이터(또는 스캔 신호)를 입력할 수 있다. 일 예로, 제1 스캔 라인(SCANL1) 및 제3 스캔 라인(SCANL3) 각각은 제2 방향을 따라 제1 서브 화소(SP1)에 구비된 제1 회로부(CA1) 및 제3 서브 화소(SP3)에 구비된 제3 회로부(CA3)에 교대로 접속될 수 있다. 즉, 제1 스캔 라인(SCANL1)은 도 4에 도시된 바와 같이 제2 방향을 따라 제1 화소(P1)의 제3 서브 화소(SP3)에 구비된 제3 회로부(CA3), 제1 화소(P1)의 제1 서브 화소(SP1)에 구비된 제1 회로부(CA1), 제2 화소(P2)의 제3 서브 화소(SP3)에 구비된 제3 회로부(CA3), 제2 화소(P2)의 제1 서브 화소(SP1)에 구비된 제1 회로부(CA1) 순으로 접속될 수 있다. 제3 스캔 라인(SCANL3)은 도 4에 도시된 바와 같이 제2 방향을 따라 제3 화소(P3)의 제3 서브 화소(SP3)에 구비된 제3 회로부(CA3), 제3 화소(P3)의 제1 서브 화소(SP1)에 구비된 제1 회로부(CA1), 제4 화소(P4)의 제3 서브 화소(SP3)에 구비된 제3 회로부(CA3), 제4 화소(P4)의 제1 서브 화소(SP1)에 구비된 제1 회로부(CA1) 순으로 접속될 수 있다.
이러한 경우, 제1 스캔 라인(SCANL1) 및 제3 스캔 라인(SCANL3) 각각에는 제2 방향을 따라 제1 회로부(CA1)에 입력되는 데이터(또는 스캔 신호) 및 제3 회로부(CA3)에 입력되는 데이터(또는 스캔 신호)이 교대로 입력될 수 있다. 제1 서브 화소(SP1)가 백색 서브 화소이고, 제3 서브 화소(SP3)가 녹색 서브 화소인 경우, 제1 스캔 라인(SCANL1) 및 제3 스캔 라인(SCANL3) 각각에는 도 5에 도시된 바와 같이, 녹색 서브 화소(G)에 입력되는 데이터(또는 스캔 신호) 및 백색 서브 화소(W)에 입력되는 데이터(또는 스캔 신호)이 교대로 입력될 수 있다.
한편, 제2 스캔 라인(SCANL2) 및 제4 스캔 라인(SCANL4)은 4개의 서브 화소(SP1, SP2, SP3, SP4)들 중 2개의 서브 화소들에 교대로 데이터(또는 스캔 신호)를 입력할 수 있다. 일 예로, 제2 스캔 라인(SCANL2) 및 제4 스캔 라인(SCANL4) 각각은 제2 방향을 따라 제2 서브 화소(SP2)에 구비된 제2 회로부(CA2) 및 제4 서브 화소(SP4)에 구비된 제4 회로부(CA4)에 교대로 접속될 수 있다. 즉, 제2 스캔 라인(SCANL2)은 도 4에 도시된 바와 같이 제2 방향을 따라 제1 화소(P1)의 제2 서브 화소(SP2)에 구비된 제2 회로부(CA2), 제1 화소(P1)의 제4 서브 화소(SP4)에 구비된 제4 회로부(CA4), 제2 화소(P2)의 제2 서브 화소(SP2)에 구비된 제2 회로부(CA2), 제2 화소(P2)의 제4 서브 화소(SP4)에 구비된 제4 회로부(CA4) 순으로 접속될 수 있다. 제4 스캔 라인(SCANL4)은 도 4에 도시된 바와 같이 제2 방향을 따라 제2 화소(P2)의 제2 서브 화소(SP2)에 구비된 제2 회로부(CA2), 제2 화소(P2)의 제4 서브 화소(SP4)에 구비된 제4 회로부(CA4), 제4 화소(P4)의 제2 서브 화소(SP2)에 구비된 제2 회로부(CA2), 제4 화소(P4)의 제4 서브 화소(SP4)에 구비된 제4 회로부(CA4) 순으로 접속될 수 있다.
이러한 경우, 제2 스캔 라인(SCANL2) 및 제4 스캔 라인(SCANL4) 각각에는 제2 방향을 따라 제2 회로부(CA2)에 입력되는 데이터(또는 스캔 신호) 및 제4 회로부(CA4)에 입력되는 데이터(또는 스캔 신호)가 교대로 입력될 수 있다. 제2 서브 화소(SP2)가 청색 서브 화소이고, 제4 서브 화소(SP4)가 적색 서브 화소인 경우, 제2 스캔 라인(SCANL2) 및 제4 스캔 라인(SCANL4) 각각에는 도 5에 도시된 바와 같이, 청색 서브 화소(B)에 입력되는 데이터(또는 스캔 신호) 및 적색 서브 화소(R)에 입력되는 데이터(또는 스캔 신호)가 교대로 입력될 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 데이터 라인(DL1)과 제3 데이터 라인(DL3)의 데이터 입력 순서를 일치시키고, 제2 데이터 라인(DL2)과 제4 데이터 라인(DL4)의 데이터 입력 순서를 일치시킬 수 있다. 그리고, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 스캔 라인(SCANL1)과 제3 스캔 라인(SCANL3)의 데이터 입력 순서를 일치시키고, 제2 스캔 라인(SCANL2)과 제4 스캔 라인(SCANL4)의 데이터 입력 순서를 일치시킬 수 있다.
이를 통해, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 이웃하는 화소(P)들의 데이터 입력 순서를 일치시킬 수 있다. 예컨대, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 이웃하는 제1 화소(P1)와 제2 화소(P2)의 데이터 입력 순서를 일치시킬 수 있다. 또한, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 이웃하는 제3 화소(P3)와 제4 화소(P4)의 데이터 입력 순서를 일치시킬 수 있다. 이와 같이, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 이웃하는 화소(P)들의 데이터 입력 순서를 일치시킴으로써, 알고리즘을 단순화시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 데이터 라인(DL1, DL2, DL3, DL4)들 각각에 2개의 서브 화소에 대한 데이터가 교대로 반복되어 입력될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 화소(P1, P2, P3, P4) 각각에서 이전에 입력된 데이터(또는 데이터 전압)가 항상 동일하므로, 화소(P1, P2, P3, P4)들 간에 충전율이 일정하게 나타날 수 있다.
예를 들어 설명하면, 제1 데이터 라인(DL1)에 녹색 서브 화소(G)에 대한 데이터(또는 데이터 전압), 청색 서브 화소(B)에 대한 데이터(또는 데이터 전압), 백색 서브 화소(W)에 대한 데이터(또는 데이터 전압), 녹색 서브 화소(G)에 대한 데이터(또는 데이터 전압)이 반복되어 입력되는 것을 가정할 수 있다.
이러한 경우, 녹색 서브 화소(G) 이전에 입력되는 데이터가 동일하지 않을 수 있다. 일부 화소는 해당 화소의 녹색 서브 화소(G)에 데이터(또는 데이터 전압)이 입력되기 직전에 다른 화소의 녹색 서브 화소(G)에 데이터(또는 데이터 전압)이 입력될 수 있다. 이와 같이, 녹색 서브 화소(G)에서 녹색 서브 화소(G)로 변경되는 경우, 동일한 색의 서브 화소이므로, 구동 트랜지스터의 게이트 노드에 충전되는 데이터 전압이 동일할 수 있다. 이에 따라, 해당 화소에는 데이터 전압의 변경없이 녹색 서브 화소(G)를 구동하기 위한 데이터 전압을 계속 넣어주면 된다.
한편, 나머지 일부 화소는 해당 화소의 녹색 서브 화소(G)에 데이터(또는 데이터 전압)이 입력되기 직전에 백색 서브 화소(W)에 데이터(또는 데이터 전압)이 입력될 수 있다. 이와 같이, 백색 서브 화소(W)에서 녹색 서브 화소(G)로 변경되는 경우, 서로 다른 색의 서브 화소이므로, 구동 트랜지스터의 게이트 노드에 충전되는 데이터 전압이 상이할 수 있다. 이에 따라, 해당 화소에는 데이터 전압을 넣어주지 않다가 녹색 서브 화소(G)를 구동하기 위한 데이터 전압을 순간적으로 넣어주어야 한다.
상술한 바와 같이, 이전단의 서브 화소에서 발광하는 색이 상이하면, 데이터 전압을 변경시켜주는 양이 달라질 수 있다. 데이터 라인(DL1, DL2, DL3, DL4)들이 RC 지연이 크다면, 화소들 간에 데이터 충전율이 차이가 날 수 있으며, 이로 인하여, 화소(P1, P2, P3, P4)들 간에 휘도 차이가 발생할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소들 간에 휘도 차이가 발생하는 것을 방지하기 위하여, 데이터 라인(DL1, DL2, DL3, DL4)들 각각에 2개의 서브 화소에 대한 데이터가 교대로 반복되도록 입력할 수 있다.
예를 들어, 제1 및 제3 데이터 라인(DL1, DL3)들 각각은 도 5에 도시된 바와 같이 녹색 서브 화소(G)에 대한 데이터(또는 데이터 전압) 및 청색 서브 화소(B)에 대한 데이터(또는 데이터 전압)가 반복되어 입력될 수 있다.
이러한 경우, 녹색 서브 화소(G) 이전에 입력되는 데이터가 동일할 수 있다. 즉, 모든 화소는 해당 화소의 녹색 서브 화소(G)에 데이터(또는 데이터 전압)이 입력되기 직전에 청색 서브 화소(B)에 데이터(또는 데이터 전압)이 입력될 수 있다. 또한, 청색 서브 화소(B) 이전에 입력되는 데이터도 동일할 수 있다. 모든 화소는 해당 화소의 청색 서브 화소(B)에 데이터(또는 데이터 전압)이 입력되기 직전에 녹색 서브 화소(G)에 데이터(또는 데이터 전압)이 입력될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 복수의 화소(P1, P2, P3, P4) 각각에서 이전에 입력된 데이터(또는 데이터 전압)가 항상 동일하므로, 화소(P1, P2, P3, P4)들 간에 데이터 충전율이 일정하게 나타날 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 화소들 간에 휘도가 큰 차이 없이 일정하게 유지될 수 있다.
도 6a는 제1 화소에 구비된 제3 서브 화소의 커패시터 용량을 설명하기 위한 도면이고, 도 6b는 제2 화소에 구비된 제3 서브 화소의 커패시터 용량을 설명하기 위한 도면이다. 도 7a는 제1 화소에 구비된 제4 서브 화소의 커패시터 용량을 설명하기 위한 도면이고, 도 7b는 제2 화소에 구비된 제4 서브 화소의 커패시터 용량을 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제2 방향으로 인접하게 배치된 화소들 각각에 구비된 동일한 색의 서브 화소의 커패시터(Cst) 용량이 상이할 수 있다.
도 6a 및 도 6b를 참조하면, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1)에 구비된 제3 서브 화소(SP3)의 커패시터(Cst3a)의 용량과 제2 화소(P2)에 구비된 제3 서브 화소(SP3)의 커패시터(Cst3b)의 용량이 상이할 수 있다.
구체적으로 설명하면, 제1 화소(P1)에서는 제3 서브 화소(SP3)의 제3 회로부(CA3)가 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2)의 제3 측, 예컨대, 상측에 배치될 수 있다. 반면, 제2 화소(P2)에서는 제3 서브 화소(SP3)의 제3 회로부(CA3)가 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2)의 제4 측, 예컨대, 하측에 배치될 수 있다. 이에 따라, 제1 화소(P1) 및 제2 화소(P2) 각각에 구비된 제3 회로부(CA3)는 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2)의 이격 거리가 서로 상이할 수 있다.
제1 화소(P1) 및 제2 화소(P2) 각각에 구비된 제3 회로부(CA3)가 동일한 스캔 라인, 예컨대, 제1 스캔 라인(SCANL1)에 접속되어 스캔 신호를 공급받는 경우, 제2 스캔 라인(SCANL2)의 이격 거리에 따라 커패시터(Cst)에 전달되는 전류 및 전달율에 차이가 발생할 수 있다. 제2 스캔 라인(SCANL2)과 커패시터(Cst) 간의 이격 거리가 작을수록, 기생 용량(parasitic capacitance) 커지고, 커패시터(Cst)에 전달되는 전류 및 전달율이 감소할 수 있다.
제1 화소(P1)의 제3 회로부(CA3)는 제1 스캔 라인(SCANL1)과 인접하게 배치되고, 제1 스캔 라인(SCANL1) 및 화소 전원 라인(VDDL)을 사이에 두고 제2 스캔 라인(SCANL2)과 이격 배치될 수 있다. 이때, 제1 화소(P1)의 제3 회로부(CA3)는 제2 스캔 라인(SCANL2)과 제1 거리(d1)만큼 이격될 수 있다.
반면, 제2 화소(P2)의 제3 회로부(CA3)는 제2 스캔 라인(SCANL2)과 인접하게 배치되고, 제2 스캔 라인(SCANL2) 및 화소 전원 라인(VDDL)을 사이에 두고 제1 스캔 라인(SCANL1)과 이격 배치될 수 있다. 이때, 제2 화소(P2)의 제3 회로부(CA3)는 제2 스캔 라인(SCANL2)과 제1 거리(d1) 보다 작은 제2 거리(d2)만큼 이격될 수 있다.
즉, 제2 화소(P2)의 제3 회로부(CA3)는 제1 화소(P1)의 제3 회로부(CA3)과 비교하여 제2 스캔 라인(SCANL2)과의 이격 거리가 작다. 이에 따라, 제2 화소(P2)의 커패시터(Cst3b)와 제2 스캔 라인(SCANL2) 간의 기생 용량이 제1 화소(P1)의 커패시터(Cst3a)와 제2 스캔 라인(SCANL2) 간의 기생 용량 보다 크다. 제2 화소(P2)의 커패시터(Cst3b)가 제1 화소(P1)의 커패시터(Cst3a)과 용량이 동일하면, 제2 화소(P2)의 제3 서브 화소(SP3)와 제1 화소(P1)의 제3 서브 화소(SP3)은 기생 용량의 차이로 인하여 커패시터(Cst3a, Cst3b)에 전달되는 전류 및 전달율의 차이가 발생하여, 결과적으로, 휘도 차이가 발생할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제3 서브 화소(SP3)들 간에 휘도 차이가 발생하는 것을 방지하기 위하여, 제2 스캔 라인(SCANL2)과의 이격 거리가 작아 기생 용량이 큰 제2 화소(P2)의 커패시터(Cst3b)의 용량을 증가시킬 수 있다. 즉, 제2 화소(P2)의 커패시터(Cst3b)는 제2 스캔 라인(SCANL2)과의 이격 거리가 큰 제1 화소(P1)의 커패시터(Cst3a) 보다 큰 용량을 가질 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 기생 용량이 큰 제3 서브 화소(SP3)의 커패시터(Cst3b)를 기생 용량이 작은 제3 서브 화소(SP3)의 커패시터(Cst3a) 보다 큰 면적으로 형성함으로써, 제3 서브 화소(SP3)들 간의 전류 및 전달율 차이를 줄이고, 결과적으로, 휘도 차이를 감소시킬 수 있다.
한편, 화소 전원 라인(VDDL)과 커패시터(Cst) 간에도 기생 용량이 발생할 수 있다. 그러나, 제1 화소(P1) 및 제2 화소(P2) 각각에 구비된 제3 회로부(CA3)는 화소 전원 라인(VDDL)과의 이격 거리가 동일하므로, 화소 전원 라인(VDDL)과의 기생 용량이 동일할 수 있다. 이에, 화소 전원 라인(VDDL)과 커패시터(Cst) 간의 기생 용량은 제3 서브 화소(SP3)들 간의 휘도 차이에 영향을 주지 않을 수 있다.
도 7a 및 도 7b를 참조하면, 본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제1 화소(P1)에 구비된 제4 서브 화소(SP4)의 커패시터(Cst4a)의 용량과 제2 화소(P2)에 구비된 제4 서브 화소(SP4)의 커패시터(Cst4b)의 용량이 상이할 수 있다.
구체적으로 설명하면, 제1 화소(P1)에서는 제4 서브 화소(SP4)의 제4 회로부(CA4)가 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2)의 제4 측, 예컨대, 하측에 배치될 수 있다. 반면, 제2 화소(P2)에서는 제4 서브 화소(SP4)의 제4 회로부(CA4)가 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2)의 제3 측, 예컨대, 상측에 배치될 수 있다. 이에 따라, 제1 화소(P1) 및 제2 화소(P2) 각각에 구비된 제4 회로부(CA4)는 제1 스캔 라인(SCANL1) 및 제2 스캔 라인(SCANL2)의 이격 거리가 서로 상이할 수 있다.
제1 화소(P1) 및 제2 화소(P2) 각각에 구비된 제4 회로부(CA4)가 동일한 스캔 라인, 예컨대, 제2 스캔 라인(SCANL2)에 접속되어 스캔 신호를 공급받는 경우, 제1 스캔 라인(SCANL1)의 이격 거리에 따라 커패시터(Cst)에 전달되는 전류 및 전달율에 차이가 발생할 수 있다. 제1 스캔 라인(SCANL1)과 커패시터(Cst) 간의 이격 거리가 작을수록, 기생 용량이 커지고, 커패시터(Cst)에 전달되는 전류 및 전달율이 감소할 수 있다.
제1 화소(P1)의 제4 회로부(CA4)는 제2 스캔 라인(SCANL2)과 인접하게 배치되고, 제2 스캔 라인(SCANL2) 및 화소 전원 라인(VDDL)을 사이에 두고 제1 스캔 라인(SCANL1)과 이격 배치될 수 있다. 이때, 제1 화소(P1)의 제4 회로부(CA4)는 제1 스캔 라인(SCANL1)과 제3 거리(d3)만큼 이격될 수 있다.
반면, 제2 화소(P2)의 제4 회로부(CA4)는 제1 스캔 라인(SCANL1)과 인접하게 배치되고, 제1 스캔 라인(SCANL1) 및 화소 전원 라인(VDDL)을 사이에 두고 제2 스캔 라인(SCANL2)과 이격 배치될 수 있다. 이때, 제2 화소(P2)의 제4 회로부(CA4)는 제1 스캔 라인(SCANL1)과 제3 거리(d3) 보다 작은 제4 거리(d4)만큼 이격될 수 있다.
즉, 제2 화소(P2)의 제4 회로부(CA4)는 제1 화소(P1)의 제4 회로부(CA4)과 비교하여 제1 스캔 라인(SCANL1)과의 이격 거리가 작다. 이에 따라, 제2 화소(P2)의 커패시터(Cst4b)와 제1 스캔 라인(SCANL1) 간의 기생 용량이 제1 화소(P1)의 커패시터(Cst4a)와 제1 스캔 라인(SCANL1) 간의 기생 용량 보다 크다. 제2 화소(P2)의 커패시터(Cst4b)가 제1 화소(P1)의 커패시터(Cst4a)과 용량이 동일하면, 제2 화소(P2)의 제4 서브 화소(SP4)와 제1 화소(P1)의 제4 서브 화소(SP4)은 기생 용량의 차이로 인하여 커패시터(Cst4a, Cst4b)에 전달되는 전류 및 전달율의 차이가 발생하여, 결과적으로, 휘도 차이가 발생할 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 제4 서브 화소(SP4)들 간에 휘도 차이가 발생하는 것을 방지하기 위하여, 제1 스캔 라인(SCANL1)과의 이격 거리가 작아 기생 용량이 큰 제2 화소(P2)의 커패시터(Cst4b)의 용량을 증가시킬 수 있다. 즉, 제2 화소(P2)의 커패시터(Cst4b)는 제1 스캔 라인(SCANL1)과의 이격 거리가 큰 제1 화소(P1)의 커패시터(Cst4a) 보다 큰 용량을 가질 수 있다.
본 발명의 일 실시예에 따른 투명 표시 패널(110)은 기생 용량이 큰 제4 서브 화소(SP4)의 커패시터(Cst4b)를 기생 용량이 작은 제4 서브 화소(SP4)의 커패시터(Cst4a) 보다 큰 면적으로 형성함으로써, 제4 서브 화소(SP4)들 간의 전류 및 전달율 차이를 줄이고, 결과적으로, 휘도 차이를 감소시킬 수 있다.
한편, 화소 전원 라인(VDDL)과 커패시터(Cst) 간에도 기생 용량이 발생할 수 있다. 그러나, 제1 화소(P1) 및 제2 화소(P2) 각각에 구비된 제4 회로부(CA4)는 화소 전원 라인(VDDL)과의 이격 거리가 동일하므로, 화소 전원 라인(VDDL)과의 기생 용량이 동일할 수 있다. 이에, 화소 전원 라인(VDDL)과 커패시터(Cst) 간의 기생 용량은 제4 서브 화소(SP4)들 간의 휘도 차이에 영향을 주지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 투명 표시 장치 110: 투명 표시 패널
111: 제1 기판 112: 제2 기판
205: 스캔 구동부 CA1, CA2, CA3, CA4: 회로부
DT: 구동 트랜지스터 Cst3a, Cst3b, Cst4a, Cst4b: 커패시터
VDDL: 화소 전원 라인 VSSL: 공통 전원 라인
DL1, DL2: 데이터 라인 REFL: 레퍼런스 라인
SCANL1, SCANL2: 스캔 라인

Claims (24)

  1. 투과 영역, 상기 투과 영역들 사이에서 제1 방향으로 구비된 제1 비투과 영역 및 상기 투과 영역들 사이에서 제2 방향으로 구비된 제2 비투과 영역이 구비된 기판;
    상기 제1 비투과 영역에서 상기 제1 비투과 영역을 따라 구비되고, 상기 제1 비투과 영역과 상기 제2 비투과 영역이 교차하는 교차 영역에서 상기 제1 방향과 교차하는 방향으로 연장되는 제1 신호 라인; 및
    상기 제2 비투과 영역에서 상기 제2 비투과 영역을 따라 구비되고, 상기 교차 영역에서 상기 제2 방향과 교차하는 방향으로 연장되는 제2 신호 라인을 포함하고,
    인접한 2개의 제1 신호 라인들은 상기 투과 영역을 사이에 두고 대칭되고, 인접한 2개의 제2 신호 라인들은 상기 투과 영역을 사이에 두고 대칭되는 투명 표시 장치.
  2. 제1항에 있어서,
    인접한 2개의 제1 신호 라인들은 상기 투과 영역의 중심을 상기 제1 방향으로 지나는 제1 투과 영역 중심선을 기준으로 대칭되고,
    인접한 2개의 제2 신호 라인들은 상기 투과 영역의 중심을 상기 제2 방향으로 지나는 제2 투과 영역 중심선을 기준으로 대칭되는 투명 표시 장치.
  3. 제1항에 있어서,
    상기 제1 신호 라인은 상기 제1 비투과 영역에서 상기 제1 방향과 나란한 제1 비투과 영역 중심선의 제1 측에 배치된 제1 라인부, 상기 제1 비투과 영역 중심선의 제2 측에 배치된 제2 라인부 및 상기 교차 영역에서 상기 제1 라인부와 상기 제2 라인부를 연결하는 연결부를 포함하는 투명 표시 장치.
  4. 제3항에 있어서,
    상기 제1 신호 라인의 연결부는 상기 교차 영역에만 구비되는 투명 표시 장치.
  5. 제3항에 있어서,
    상기 제1 신호 라인의 제1 라인부와 상기 제1 비투과 영역 중심선을 사이에 두고 배치되거나, 상기 제1 신호 라인의 제2 라인부와 상기 제1 비투과 영역 중심선을 사이에 두고 배치된 회로부를 더 포함하는 투명 표시 장치.
  6. 제1항에 있어서,
    상기 제2 신호 라인은 상기 제2 비투과 영역에서 상기 제2 방향과 나란한 제2 비투과 영역 중심선의 제3 측에 배치된 제1 라인부, 상기 제2 비투과 영역 중심선의 제4 측에 배치된 제2 라인부 및 상기 교차 영역에서 상기 제1 라인부와 상기 제2 라인부를 연결하는 연결부를 포함하는 투명 표시 장치.
  7. 제6항에 있어서,
    상기 제2 신호 라인의 연결부는 상기 교차 영역에만 구비되는 투명 표시 장치.
  8. 제6항에 있어서,
    상기 제2 신호 라인의 제1 라인부와 상기 제2 비투과 영역 중심선을 사이에 두고 배치되거나, 상기 제2 신호 라인의 제2 라인부와 상기 제2 비투과 영역 중심선을 사이에 두고 배치된 회로부를 더 포함하는 투명 표시 장치.
  9. 제1항에 있어서,
    상기 제1 신호 라인을 따라 교대로 배치된 제1 서브 화소 및 제2 서브 화소; 및
    상기 제2 신호 라인을 따라 교대로 배치된 제3 서브 화소 및 제4 서브 화소를 더 포함하는 투명 표시 장치.
  10. 제1항에 있어서, 상기 제1 신호 라인은,
    상기 제2 서브 화소 및 상기 제3 서브 화소에 데이터 전압을 공급하는 제1 데이터 라인; 및
    상기 제1 서브 화소 및 상기 제4 서브 화소에 데이터 전압을 공급하는 제2 데이터 라인을 포함하는 투명 표시 장치.
  11. 제10항에 있어서,
    상기 제1 데이터 라인은 상기 제1 방향을 따라 상기 제2 서브 화소에 구비된 제2 회로부 및 상기 제3 서브 화소에 구비된 제3 회로부에 교대로 접속되고,
    상기 제2 데이터 라인은 상기 제1 방향을 따라 상기 제1 서브 화소에 구비된 제1 회로부 및 상기 제4 서브 화소에 구비된 제4 회로부에 교대로 접속되는 투명 표시 장치.
  12. 제1항에 있어서, 상기 제2 신호 라인은,
    상기 제1 서브 화소 및 상기 제3 서브 화소에 스캔 신호를 공급하는 제1 스캔 라인; 및
    상기 제2 서브 화소 및 상기 제4 서브 화소에 스캔 신호를 공급하는 제2 스캔 라인을 포함하는 투명 표시 장치.
  13. 제12항에 있어서,
    상기 제1 스캔 라인은 상기 제2 방향을 따라 상기 제1 서브 화소에 구비된 제1 회로부 및 상기 제3 서브 화소에 구비된 제3 회로부에 교대로 접속되고,
    상기 제2 스캔 라인은 상기 제2 방향을 따라 상기 제2 서브 화소에 구비된 제2 회로부 및 상기 제4 서브 화소에 구비된 제4 회로부에 교대로 접속되는 투명 표시 장치.
  14. 제13항에 있어서,
    상기 제1 내지 제4 회로부 각각은 커패시터를 포함하고,
    상기 제2 방향으로 인접하게 배치된 2개의 제3 회로부는 커패시터의 용량이 상이하고, 상기 제2 방향으로 인접하게 배치된 2개의 제4 회로부는 커패시터의 용량이 상이한 투명 표시 장치.
  15. 제13항에 있어서,
    상기 제2 방향으로 인접하게 배치된 2개의 제3 회로부는 상기 제2 스캔 라인과의 이격 거리가 상이하고, 상기 제2 방향으로 인접하게 배치된 2개의 제4 회로부는 상기 제1 스캔 라인과의 이격 거리가 상이한 투명 표시 장치.
  16. 투과 영역, 상기 투과 영역들 사이에서 제1 방향으로 구비된 제1 비투과 영역 및 상기 투과 영역들 사이에서 제2 방향으로 구비된 제2 비투과 영역이 구비된 기판;
    상기 제2 비투과 영역에서 제2 비투과 영역을 따라 구비되고, 상기 제1 비투과 영역과 상기 제2 비투과 영역이 교차하는 교차 영역에서 사선 방향으로 연장되는 제1 스캔 라인 및 제2 스캔 라인;
    상기 투과 영역을 사이에 두고, 상기 제2 스캔 라인과 대칭되도록 구비된 제3 스캔 라인; 및
    상기 투과 영역을 사이에 두고 상기 제1 스캔 라인과 대칭되도록 구비된 제4 스캔 라인을 포함하는 투명 표시 장치.
  17. 제16항에 있어서,
    상기 제1 비투과 영역에서 제1 비투과 영역을 따라 구비되고, 상기 교차 영역에서 사선 방향으로 연장되는 제1 데이터 라인 및 제2 데이터 라인;
    상기 투과 영역을 사이에 두고, 상기 제2 데이터 라인과 대칭되도록 구비된 제3 데이터 라인; 및
    상기 투과 영역을 사이에 두고 상기 제1 데이터 라인과 대칭되도록 구비된 제4 데이터 라인을 더 포함하는 투명 표시 장치.
  18. 제17항에 있어서,
    상기 제1 내지 제4 데이터 라인들 각각은 상기 제1 비투과 영역에서 상기 제1 방향과 나란한 제1 비투과 영역 중심선의 제1 측에 배치된 제1 라인부, 상기 제1 비투과 영역 중심선의 제2 측에 배치된 제2 라인부 및 상기 교차 영역에서 상기 제1 라인부와 상기 제2 라인부를 연결하는 연결부를 포함하고,
    상기 연결부는 상기 교차 영역에만 구비되는 투명 표시 장치.
  19. 제16항에 있어서,
    상기 제1 내지 제4 스캔 라인들 각각은 상기 제2 비투과 영역에서 상기 제2 방향과 나란한 제2 비투과 영역 중심선의 제3 측에 배치된 제1 라인부, 상기 제2 비투과 영역 중심선의 제4 측에 배치된 제2 라인부 및 상기 교차 영역에서 상기 제1 라인부와 상기 제2 라인부를 연결하는 연결부를 포함하고,
    상기 연결부는 상기 교차 영역에만 구비되는 투명 표시 장치.
  20. 제16항에 있어서,
    상기 제1 비투과 영역에서 상기 제1 방향을 따라 교대로 배치되는 제1 서브 화소 및 제2 서브 화소;
    상기 제2 비투과 영역에서 상기 제2 방향을 따라 교대로 배치되는 제3 서브 화소 및 제4 서브 화소;
    상기 제1 서브 화소에 구비된 제1 회로부;
    상기 제2 서브 화소에 구비된 제2 회로부;
    상기 제3 서브 화소에 구비된 제3 회로부; 및
    상기 제4 서브 화소에 구비된 제4 회로부를 더 포함하고,
    상기 제1 내지 제4 서브 화소들은 서로 다른 색 광을 방출하는 투명 표시 장치.
  21. 제20항에 있어서,
    상기 제1 스캔 라인 및 상기 제3 스캔 라인 각각은 상기 제2 방향을 따라 상기 제1 회로부 및 상기 제3 회로부에 교대로 접속되고,
    상기 제2 스캔 라인 및 상기 제4 스캔 라인 각각은 상기 제2 방향을 따라 상기 제2 회로부 및 상기 제4 회로부에 교대로 접속되는 투명 표시 장치.
  22. 제21항에 있어서,
    상기 제2 방향으로 인접하게 배치된 2개의 제3 회로부는 상기 제2 스캔 라인과의 이격 거리가 상이하고, 상기 제2 방향으로 인접하게 배치된 2개의 제4 회로부는 상기 제1 스캔 라인과의 이격 거리가 상이한 투명 표시 장치.
  23. 제21항에 있어서,
    상기 제1 내지 제4 회로부 각각은 커패시터를 포함하고,
    상기 제2 방향으로 인접하게 배치된 2개의 제3 회로부는 커패시터의 용량이 상이하고, 상기 제2 방향으로 인접하게 배치된 2개의 제4 회로부는 커패시터의 용량이 상이한 투명 표시 장치.
  24. 제23항에 있어서,
    상기 제2 방향으로 인접하게 배치된 2개의 제3 회로부 중 상기 제2 스캔 라인과의 이격 거리가 작은 제3 회로부는 상기 제2 스캔 라인과의 이격 거리가 큰 제3 회로부 보다 커패시터의 용량이 크고,
    상기 제2 방향으로 인접하게 배치된 2개의 제4 회로부 중 상기 제1 스캔 라인과의 이격 거리가 작은 제4 회로부는 상기 제1 스캔 라인과의 이격 거리가 큰 제4 회로부 보다 커패시터의 용량이 큰 투명 표시 장치.
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