KR20220081096A - 전계 발광 표시장치 - Google Patents

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권용철
김정재
고남곤
박동원
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예에 따른 전계 발광 표시장치는 제1 전원 배선에 연결된 복수의 픽셀들이 구비된 표시패널(PNL); 제1 입력 단자(TER1)로 입력되는 최종 피드백 구동전압(EVDD-FB)을 컨버팅(converting)하여, 제1 출력 단자(TER2)에서 상기 제1 전원 배선의 제1 위치(TI)로 고전위 구동전압(EVDD-OUT)을 출력하는 EVDD 전원회로; 및 상기 고전위 구동전압을 제1 피드백 구동전압(EVDD-FB1)으로 입력받고, 상기 제1 전원 배선의 제2 위치(TO)로부터 제2 피드백 구동전압(EVDD-FB2)을 입력받은 후, 상기 제1 피드백 구동전압의 제1 출력 기여 비율과 상기 제2 피드백 구동전압의 제2 출력 기여 비율에 따라 조정된 상기 최종 피드백 구동전압(EVDD-FB)을 상기 제1 입력 단자(TER1)로 공급하는 피드백 제어회로(FBCON)를 포함한다.

Description

전계 발광 표시장치{Electroluminescent Display Device}
이 명세서는 전계 발광 표시장치에 관한 것이다.
전계 발광 표시장치는 매트릭스 형태로 배열된 픽셀들을 포함하고, 영상 데이터에 따라 각 픽셀에 포함된 발광 소자를 발광시켜 휘도를 표시한다. 이를 위해, 각 픽셀은 고전위 구동전압과 초기화 전압을 공급받을 수 있다.
전원 배선에서 생기는 IR 드롭으로 인해 픽셀에 인가되는 고전위 구동전압의 크기가 픽셀 위치에 따라 달라지므로, 픽셀들 간에 화질 편차(즉, 휘도 편차 및 색 편차)가 생길 수 있다.
픽셀들 간의 화질 편차를 개선하기 위해 전원 배선에서 생기는 IR 드롭을 예측하여 데이터전압으로 보상하는 기술을 고려할 수 있으나, 이 보상 기술은 예측을 기반으로 하기 때문에 보상의 정확성이 낮고 칩 코스트가 증가하는 단점을 갖는다. 또한, 이 보상 기술은 휘도가 가장 낮은 위치를 기준으로 데이터전압을 낮추는 방식을 채용하므로 화면 휘도가 저하되는 문제도 있다.
한편, 전계 발광 표시장치의 화면에서, 노치(Notch)가 포함된 영역과 그렇지 않는 영역 간에 휘도 편차가 생기는 문제도 있다. 이러한 휘도 편차는 상기 두 영역들 간에 생기는 초기화 전압의 리플 편차로 인해 생긴다.
따라서, 본 명세서에 개시된 실시예는 고전위 구동전압용 전원 배선에서 생기는 IR 드롭으로 인한 화질 편차를 개선할 수 있도록 한 전계 발광 표시장치를 제공한다.
또한, 본 명세서에 개시된 실시예는 고전위 구동전압용 전원 배선에서 생기는 IR 드롭으로 인한 화질 편차와, 노치 포함 영역과 비 노치 포함 영역 간에 생기는 초기화 전압의 리플 편차로 인한 휘도 편차를 개선할 수 있도록 한 전계 발광 표시장치를 제공한다.
본 명세서의 일 실시예에 따른 전계 발광 표시장치는 제1 전원 배선에 연결된 복수의 픽셀들이 구비된 표시패널(PNL); 제1 입력 단자(TER1)로 입력되는 최종 피드백 구동전압(EVDD-FB)을 컨버팅(converting)하여, 제1 출력 단자(TER2)에서 상기 제1 전원 배선의 제1 위치(TI)로 고전위 구동전압(EVDD-OUT)을 출력하는 EVDD 전원회로; 및 상기 고전위 구동전압을 제1 피드백 구동전압(EVDD-FB1)으로 입력받고, 상기 제1 전원 배선의 제2 위치(TO)로부터 제2 피드백 구동전압(EVDD-FB2)을 입력받은 후, 상기 제1 피드백 구동전압의 제1 출력 기여 비율과 상기 제2 피드백 구동전압의 제2 출력 기여 비율에 따라 조정된 상기 최종 피드백 구동전압(EVDD-FB)을 상기 제1 입력 단자(TER1)로 공급하는 피드백 제어회로(FBCON)를 포함하고, 상기 제2 위치는 상기 제1 위치보다 상기 제1 전원 배선에서의 아이알 드롭(IR Drop)이 더 크고, 상기 표시패널에 데이터 기입용 스캔 신호(SCAN)가 공급되는 수직 액티브 구간(Vactive)에서, 상기 고전위 구동전압(EVDD-OUT)의 출력이 상승된다.
본 명세서의 일 실시예에 따른 전계 발광 표시장치는 제1 전원 배선과 제2 전원 배선에 연결된 복수의 픽셀들이 구비된 표시패널(PNL); 제1 입력 단자(TER1)로 입력되는 최종 피드백 구동전압(EVDD-FB)을 컨버팅(converting)하여, 제1 출력 단자(TER2)에서 상기 제1 전원 배선의 제1 위치(TI)로 고전위 구동전압(EVDD-OUT)을 출력하고, 상기 제2 전원 배선의 제3 위치(TO1)로부터 제2 입력 단자(TER3)로 피드백 초기화전압(Vini-FB)을 입력 받고 상기 피드백 초기화전압을 컨버팅하여, 제2 출력 단자(TER4)에서 상기 제2 전원 배선의 제4 위치(TI1)로 초기화전압(Vini-OUT)을 출력하는 공통 전원회로; 상기 고전위 구동전압을 제1 피드백 구동전압(EVDD-FB1)으로 입력받고, 상기 제1 전원 배선의 제2 위치(TO)로부터 제2 피드백 구동전압(EVDD-FB2)을 입력받은 후, 상기 제1 피드백 구동전압의 제1 출력 기여 비율과 상기 제2 피드백 구동전압의 제2 출력 기여 비율에 따라 조정된 상기 최종 피드백 구동전압(EVDD-FB)을 상기 제1 입력 단자(TER1)로 공급하는 피드백 제어회로(FBCON)를 포함하고, 상기 제2 위치는 상기 제1 위치보다 상기 제1 전원 배선에서의 아이알 드롭(IR Drop)이 더 크고, 상기 제3 위치에 대응되는 상기 표시패널의 수평 라인 픽셀수는 상기 제4 위치에 대응되는 상기 표시패널의 수평 라인 픽셀수보다 더 적고, 상기 표시패널에 데이터 기입용 스캔 신호(SCAN)가 공급되는 수직 액티브 구간(Vactive)에서, 상기 고전위 구동전압(EVDD-OUT)의 출력이 상승된다.
본 실시예는 다음과 같은 효과가 있다.
본 명세서의 실시예에 따르면, 고전위 구동전압용 전원 배선에서 생기는 IR 드롭으로 인한 화질 편차를 개선할 수 있다.
또한, 본 명세서에 개시된 실시예에 따르면, 고전위 구동전압용 전원 배선에서 생기는 IR 드롭으로 인한 화질 편차와, 노치 포함 영역과 비 노치 포함 영역 간에 생기는 초기화 전압의 리플 편차로 인한 휘도 편차를 개선할 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 전계 발광 표시장치를 보여주는 블록도이다.
도 2는 전계 발광 표시장치의 픽셀에 대한 등가 회로의 일 예시 도면이다.
도 3은 전계 발광 표시장치의 제1 실시예에 따른 보상 시스템을 보여주는 도면이다.
도 4는 제1 실시예에 따른 보상 시스템의 구동 타이밍을 보여주는 도면이다.
도 5는 제1 실시예에 따른 보상 시스템에서 EVDD 전원회로의 보상 동작을 설명하기 위한 도면이다.
도 6은 전계 발광 표시장치의 제2 실시예에 따른 보상 시스템을 보여주는 도면이다.
도 7은 제2 실시예에 따른 보상 시스템의 구동 타이밍을 보여주는 도면이다.
도 8은 전계 발광 표시장치의 제3 실시예에 따른 보상 시스템을 보여주는 도면이다.
도 9는 전계 발광 표시장치의 제4 실시예에 따른 보상 시스템을 보여주는 도면이다.
도 10은 노치 포함 영역과 비 노치 포함 영역 간에 생기는 초기화 전압의 리플 편차로 인한 휘도 편차를 보여주는 도면이다.
도 11 내지 도 14는 제5 내지 제8 실시예들에 따른 보상 시스템을 보여주는 도면들이다.
도 15는 전계 발광 표시장치의 제9 실시예에 따를 보상 시스템을 보여주는 도면이다.
도 16은 제9 실시예에 따를 보상 시스템에 인가되는 데이터 기입용 스캔 신호와 먹스 제어신호의 타이밍을 보여주는 도면이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 본 명세서의 일 실시예에 따른 전계 발광 표시장치를 보여주는 블록도이다.
도 1을 참조하면, 본 명세서에 따른 전계 발광 표시장치는 표시패널(PNL), 패널 구동회로, 타이밍 제어회로(TCON), 피드백 제어회로(FBCON), 전원 생성회로(PMIC) 등이 결합된 표시 모듈(MD)일 수 있다.
표시패널(PNL)에는 다수의 신호라인들(데이터라인들과 게이트라인들)이 교차되고, 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이(Pixel array)를 구성한다. 픽셀들(PXL)은 발광 소자와 구동 소자를 포함할 수 있다. 발광 소자는 유기 발광 다이오드 또는 무기 발광 다이오드로 구현될 수 있고, 구동 소자는 실리콘 또는 산화물 기반의 트랜지스터로 구현될 수 있다.
표시패널(PNL)은 픽셀 어레이가 구비된 액티브 영역(AA)과, 액티브 영역(AA) 바깥의 비 표시영역을 포함할 수 있다. 픽셀 어레이에는 픽셀들(PXL)로 고전위 구동전압(EVDD) 공급하는 제1 전원 배선과, 픽셀들(PXL)로 초기화전압(Vini)을 공급하는 제2 전원 배선이 포함된다.
픽셀들(PXL)은 적색 픽셀들, 녹색 픽셀들, 청색 픽셀들, 및 백색 픽셀들을 포함할 수 있다. 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀은 컬러 구현을 위하여 하나의 단위 픽셀을 구성할 수 있다. 단위 픽셀에서 구현되는 컬러는 적색 픽셀, 녹색 픽셀, 청색 픽셀, 및 백색 픽셀의 발광 비율에 따라 결정될 수 있다. 한편, 단위 픽셀에서 백색 픽셀은 생략될 수 있다. 픽셀들(PXL) 각각에는 데이터라인, 게이트라인, 제1 전원 배선, 제2 전원 배선 등이 연결될 수 있다.
패널 구동회로는, 표시패널(PNL)의 데이터라인들에 연결된 데이터 드라이버(DDRV), 표시패널(PNL)의 게이트라인들에 연결된 게이트 드라이버(GDRV)를 포함한다.
데이터 드라이버(DDRV)는 타이밍 제어회로(TCON)로부터 수신되는 입력 영상 데이터를 데이터 전압(Vdata)으로 변환한 후, 그 데이터 전압(Vdata)을 데이터라인들에 공급한다. 데이터 드라이버(DDRV)는 입력 영상 데이터를 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter)를 이용하여 데이터 전압(Vdata)을 출력한다. 데이터 드라이버(DDRV)는 칩 형태로 제작된 후 표시패널(PNL)의 비 표시영역 상에 직접 실장될 수 있고, IC(Integrated Circuit) 타입으로 제작된 후 도전성 필름을 통해 표시패널(PNL)에 접합될 수도 있다.
게이트 드라이버(GDRV)는 데이터 기입용 스캔 신호(SCAN)를 생성하여 제1 게이트라인들에 공급한다. 데이터 기입용 스캔 신호(SCAN)는 데이터 전압(Vdata)으로 충전될 픽셀들(PXL)을 수평 픽셀 라인 단위로 선택한다. 픽셀(PXL) 구조에 따라 에미션 신호(EM)가 더 필요한 경우, 게이트 드라이버(GDRV)는 에미션 신호(EM)를 더 생성하여 제2 게이트라인들에 공급할 수 있다. 에미션 신호(EM)는 한 프레임 중에서 픽셀(PXL)의 발광 구간을 결정할 수 있다.
게이트 드라이버(GDRV)는 GIP(Gate-driver In Panel) 공정으로 픽셀 어레이와 함께 표시패널(PNL)의 비 표시영역 상에 직접 형성될 수 있고, IC(Integrated Circuit) 타입으로 제작된 후 도전성 필름을 통해 표시패널(PNL)에 접합될 수도 있다.
타이밍 제어회로(TCON)는 호스트 시스템으로부터 입력 영상의 디지털 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블신호(DE) 등을 포함한다. 호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.
타이밍 제어회로(TCON)는 타이밍 신호(Vsync, Hsync, DE)를 기반으로 데이터 드라이버(DDRV)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호와, 게이트 드라이버(GDRV)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호를 생성한다. 타이밍 제어회로(TCON)는 타이밍 신호(Vsync, Hsync, DE)를 기반으로 화질 편차 보상에 이용되는 먹스 제어신호를 더 생성할 수 있다(도 15 및 도 16 참조).
피드백 제어회로(FBCON)는 IR 드롭이 상대적으로 작은 제1 전원 배선의 제1 위치에서 제1 피드백 구동전압을 입력 받고, IR 드롭이 상대적으로 큰 제1 전원 배선의 제2 위치에서 제2 피드백 구동전압을 입력 받은 후, 제1 및 제2 피드백 구동전압들을 적절히 가공하여 제1 전원 배선의 제3 위치에 대응되는 최종 피드백 구동전압을 출력한다. 여기서, 제3 위치는 상기 제1 위치와 제2 위치의 사이에 존재하고, 제3 위치에서의 IR 드롭은 제1 위치에서의 그것보다 크고 제2 위치에서의 그것보다 작다.
전원 생성회로(PMIC)는 DC-DC 컨버터로 구현되는 EVDD 전원 회로를 포함할 수 있다. EVDD 전원 회로는 피드백 제어회로(FBCON)로부터 입력되는 최종 피드백 구동전압을 컨버팅(converting)하여 제1 전원 배선의 제1 위치로 고전위 구동전압(EVDD)을 출력할 수 있다. 특히, 전원 생성회로(PMIC)는 제1 전원 배선에서 생기는 IR 드롭으로 인한 화질 편차가 개선되도록, 데이터 기입용 스캔 신호(SCAN)가 공급되는 수직 액티브 구간에서 고전위 구동전압(EVDD)의 출력을 점차적으로 상승시켜 상기 최종 피드백 구동전압이 일정한 타겟 전압 레벨이 되거나 또는, 일정한 타겟 전압 레벨을 포함한 타겟 전압 범위 내에 속하도록 한다.
전원 생성회로(PMIC)는 DC-DC 컨버터로 구현되는 Vini 전원 회로를 더 포함할 수 있다. Vini 전원 회로는 제2 전원 배선의 제3 위치로부터 피드백 초기화전압을 입력 받고, 이 피드백 초기화전압을 컨버팅하여 제2 전원 배선의 제4 위치로 초기화 전압(Vini)을 출력한다. 상기 제3 위치와 제4 위치 중 어느 하나는 노치(notch) 포함 영역에 대응되고, 상기 제3 위치와 제4 위치 중 나머지 하나는 비 노치 포함 영역에 대응된다. 이를 통해 노치 포함 영역과 비 노치 포함 영역 간에 생기는 초기화 전압의 리플 편차로 인한 휘도 편차가 개선될 수 있다.
전원 생성회로(PMIC)에서, EVDD 전원 회로와 Vini 전원 회로는 독립적으로 구성될 수도 있고, 서로 통합될 수도 있다.
한편, 타이밍 제어회로(TCON), 피드백 제어회로(FBCON), 전원 생성회로(PMIC)는 콘트롤 보드(CBRD)에 실장될 수 있으나, 이에 한정되지 않는다. 타이밍 제어회로(TCON)와 데이터 드라이버(DDRV)는 1 칩으로 구성되어 표시패널(PNL)에 실장될 수도 있고, 피드백 제어회로(FBCON)의 일부 구성이 표시패널(PNL)에 실장될 수도 있다.
도 2는 전계 발광 표시장치의 픽셀에 대한 등가 회로의 일 예시 도면이다.
도 2를 참조하면, 본 명세서의 일 실시예에 따른 픽셀(PXL)는, OLED, 다수의 TFT들(Thin Film Transistor)(T1~T6, DT) 및 스토리지 커패시터(Cst)를 포함한다. TFT들(T1~T6, DT)은 저온 폴리 실리콘을 포함한 P 채널 박막 트랜지스터로 구현될 수 있고, 이를 통해 원한는 응답 특성을 확보할 수 있다. 다만, 본 명세서의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 스위치 TFT들(T1~T6) 중에서 적어도 하나의 TFT는 오프 커런트 특성이 좋은 산화물을 포함한 N 채널 박막 트랜지스터로 구현되고, 나머지 TFT들은 응답 특성이 좋은 저온 폴리 실리콘을 포함한 P 채널 박막 트랜지스터로 구현될 수도 있다.
OLED는 구동 전류에 따라 발광하는 발광 소자이다. OLED의 애노드 전극은 노드 N4에 연결되고, OLED의 캐소드 전극은 저전위 구동전압(EVSS)의 입력단에 연결된다. 애노드 전극과 캐소드 전극 사이에는 유기 화합물층이 구비된다.
구동 TFT(DT)는 게이트-소스 간 전압에 따라 OLED에 흐르는 구동 전류를 조절하는 구동 소자이다. 구동 TFT(DT)는 노드 N2에 접속된 게이트 전극, 노드 N1에 접속된 제1 전극, 및 노드 N3에 접속된 제2 전극을 포함한다.
제1 스위치 TFT(T1)는 데이터라인(14)과 노드 N1 사이에 접속되며, 제n 스캔 신호(SC(n))에 따라 스위칭되는 스위치 소자이다. 제1 스위치 TFT(T1)의 게이트 전극은 제n 스캔 신호(SC(n))가 인가되는 n번째 제1 게이트라인(15a(n))에 접속되고, 제1 스위치 TFT(T1)의 제1 전극은 데이터라인(14)에 접속되며, 제1 스위치 TFT(T1)의 제2 전극은 노드 N1에 접속된다.
제2 스위치 TFT(T2)는 제1 전원 배선(17)과 노드 N1 사이에 접속되며, 제n 에미션 신호(EM(n))에 따라 스위칭되는 스위치 소자이다. 제2 스위치 TFT(T2)의 게이트 전극은 제n 에미션 신호(EM(n))가 인가되는 n번째 제2 게이트라인(15b(n))에 접속되고, 제2 스위치 TFT(T2)의 제1 전극은 제1 전원 배선(17)에 접속되며, 제2 스위치 TFT(T2)의 제2 전극은 노드 N1에 접속된다.
제3 스위치 TFT(T3)는 노드 N2와 노드 N3 사이에 접속되며, 제n 스캔 신호(SC(n))에 따라 스위칭되는 스위치 소자이다. 제3 스위치 TFT(T3)의 게이트 전극은 제n 스캔 신호(SC(n))가 인가되는 n번째 제1 게이트라인(15a(n))에 접속되고, 제3 스위치 TFT(T3)의 제1 전극은 노드 N3에 접속되며, 제3 스위치 TFT(T3)의 제2 전극은 노드 N2에 접속된다.
제4 스위치 TFT(T4)는 노드 N2와 제2 전원 배선(16) 사이에 접속되며, 제n-1 스캔 신호(SC(n-1))에 따라 스위칭되는 스위치 소자이다. 제4 스위치 TFT(T4)의 게이트 전극은 제n-1 스캔 신호(SC(n-1))가 인가되는 n-1번째 제1 게이트라인(15a(n-1))에 접속되고, 제4 스위치 TFT(T4)의 제1 전극은 노드 N2에 접속되며, 제4 스위치 TFT(T4)의 제2 전극은 제2 전원 배선(16)에 접속된다.
제5 스위치 TFT(T5)는 노드 N3와 노드 N4 사이에 접속되며, 제n 에미션 신호(EM(n))에 따라 스위칭되는 스위치 소자이다. 제5 스위치 TFT(T5)의 게이트 전극은 제n 에미션 신호(EM(n))가 인가되는 n번째 제2 게이트라인(15b(n))에 접속되고, 제5 스위치 TFT(T5)의 제1 전극은 노드 N3에 접속되며, 제5 스위치 TFT(T5)의 제2 전극은 노드 N4에 접속된다.
제6 스위치 TFT(T6)는 노드 N4와 제2 전원 배선(16) 사이에 접속되며, 제n 스캔 신호(SC(n))에 따라 스위칭되는 스위치 소자이다. 제6 스위치 TFT(T6)의 게이트 전극은 제n 스캔 신호(SC(n))가 인가되는 n번째 제1 게이트라인(15a(n))에 접속되고, 제6 스위치 TFT(T6)의 제1 전극은 노드 N4에 접속되며, 제6 스위치 TFT(T6)의 제2 전극은 제2 전원 배선(16)에 접속된다.
스토리지 커패시터(Cst)는 제1 전원 배선(17)과 노드 N2 사이에 접속된다.
도 2의 픽셀(PXL)은 초기화 기간, 샘플링 기간, 발광 기간, 및 PWM 구동 기간 순으로 동작될 수 있다.
초기화 기간에서, 노드 N2는 초기화 전압(Vinit)으로 리셋되고, 플로팅 된 노드들 N1, N3의 전위들은 고전위 구동전압(EVDD)보다 낮은 특정 전압이 된다.
샘플링 기간에서, 구동 TFT(DT)의 문턱전압(Vth)이 샘플링되어 노드 N2 및 노드 N3에 저장된다. 샘플링 기간 동안 구동 TFT(DT)의 게이트-소스 간 전압은 구동 TFT(DT)의 문턱전압이 된다.
발광 기간에서, 구동 TFT(DT)에 흐르는 구동 전류에 따라 OLED가 발광된다.
PWM 구동 기간에서, OLED의 발광이 멈춘다. 한 프레임 중에서 PWM 구동 기간의 길이에 따라 발광 듀티가 결정된다. 일정 발광 듀티비로 OLED가 점등 및 소등을 반복하면 저 계조 표현시 잔상을 최소화할 수 이점이 있다.
본 명세서의 기술적 사상은 도 2의 픽셀(PXL) 구조에 한정되지 않는다. 본 명세서의 기술적 사상은 제1 전원 배선(17)을 통해 고전위 구동전압(EVDD)을 공급 받고, 제2 전원 배선(16)을 통해 초기화 전압(Vini)을 공급 받는 어떠한 픽셀(PXL) 구조에도 적용 가능함에 주의하여야 한다.
본 명세서의 기술적 사상은 고전위 구동전압용 전원 배선(즉, 상기 제1 전원 배선)에서 생기는 IR 드롭으로 인한 화질 편차를 개선하는 것이다. 더 나아가, 본 명세서의 기술적 사상은 노치 포함 영역과 비 노치 포함 영역 간에 생기는 초기화 전압(Vini)의 리플 편차로 인한 휘도 편차를 더 개선하는 것이다. 이러한 본 명세서의 기술적 사상은 이하에서 설명할 다양한 실시예의 보상 시스템에 의해 구현될 수 있다.
아래의 제1 내지 제4 실시예는 IR 드롭으로 인한 화질 편차를 개선하기 위한 것이고, 제5 내지 제9 실시예는 고전위 구동전압의 IR 드롭으로 인한 화질 편차 및 초기화 전압의 리플 편차로 인한 휘도 편차를 모두 개선하기 위한 것이다.
[제1 실시예]
도 3은 전계 발광 표시장치의 제1 실시예에 따른 보상 시스템을 보여주는 도면이다. 도 4는 제1 실시예에 따른 보상 시스템의 구동 타이밍을 보여주는 도면이다. 그리고, 도 5는 제1 실시예에 따른 보상 시스템에서 EVDD 전원회로의 보상 동작을 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 제1 실시예에 따른 보상 시스템은 표시패널(PNL), EVDD 전원회로, 및 피드백 제어회로(FBCON)를 포함한다.
표시패널(PNL)에는 제1 전원 배선에 연결된 복수의 픽셀들이 구비되어 있으며, 각 픽셀은 제1 전원 배선을 통해 고전위 구동전압(EVDD-OUT)을 공급받는다.
EVDD 전원회로는 제1 입력 단자(TER1)로 입력되는 최종 피드백 구동전압(EVDD-FB)을 컨버팅(converting)하여, 제1 출력 단자(TER2)에서 제1 전원 배선의 제1 위치(TI)로 고전위 구동전압(EVDD-OUT)을 출력한다.
EVDD 전원회로는 데이터 기입용 스캔 신호(SCAN)가 공급되는 수직 액티브 구간(Vactive)에서 최종 피드백 구동전압(EVDD-FB)이 일정한 타겟 전압을 갖도록 고전위 구동전압(EVDD-OUT)의 출력을 점차적으로 상승시킨다. 그에 따라, 수직 액티브 구간(Vactive)에서, 제1 피드백 구동전압(EVDD-FB1)은 타겟 전압으로부터 상승하는 방향으로 변화되고, 제2 피드백 구동전압(EVDD-FB2)은 타겟 전압을 향해 상승하는 방향으로 변화된다.
피드백 제어회로(FBCON)는 최종 피드백 구동전압(EVDD-FB)이 일정한 타겟 전압을 갖도록 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율과 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율을 서로 반대 방향으로 변화시킨다. 다시 말해, 피드백 제어회로(FBCON)는 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율을 100%로부터 0%를 향해 줄어드는 방향으로 변화시키고, 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율을 0%로부터 100%를 향해 늘어나는 방향으로 변화시킨다. 최종 피드백 구동전압(EVDD-FB)은 제1 및 제2 피드백 구동전압들(EVDD-FB1, EVDD-FB2)의 출력 기여 비율에 따라 타겟 전압을 유지하기 때문에, IR 드롭으로 인한 화질 편차가 효과적으로 경감될 수 있다.
피드백 제어회로(FBCON)는 고전위 구동전압(EVDD-OUT)을 제1 피드백 구동전압(EVDD-FB1)으로 입력받고, 제1 전원 배선의 제2 위치(TO)로부터 제2 피드백 구동전압(EVDD-FB2)을 입력받은 후, 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율과 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율에 따라 조정된 최종 피드백 구동전압(EVDD-FB)을 EVDD 전원회로의 제1 입력 단자(TER1)로 공급한다. 여기서, 제2 위치는 제1 위치보다 제1 전원 배선에서의 아이알 드롭(IR Drop)이 더 크다. 다시 말해, 제1 전원 배선에서의 아이알 드롭 크기는 제1 위치에서 가장 작고, 제2 위치에서 가장 크다.
피드백 제어회로(FBCON)는 제1 출력 기여 비율을 결정하는 제1 출력 제어신호(CTR1)와, 제2 출력 기여 비율을 결정하는 제2 출력 제어신호(CTR2)를 생성하는 제어신호 생성회로(SWCON)와, 제1 피드백 구동전압(EVDD-FB1)을 입력 받는 제1 버퍼(BUF1)와, 제2 피드백 구동전압(EVDD-FB2)을 입력 받는 제2 버퍼(BUF2)와, 제1 출력 제어신호(CTR1)에 따라 온 비율이 제어되어 제1 버퍼(BUF1)의 출력을 EVDD 전원회로의 제1 입력 단자(TER1)에 연결하는 제1 모스 트랜지스터(MOS1)와, 제2 출력 제어신호(CTR2)에 따라 온 비율이 제어되어 제2 버퍼(BUF2)의 출력을 EVDD 전원회로의 제1 입력 단자(TER1)에 연결하는 제2 모스 트랜지스터(MOS2)를 포함한다.
제1 버퍼(BUF1)는 제1 모스 트랜지스터(MOS1)에서 생길 수 있는 역 전류가 표시패널(PNL)에 인가되는 것을 방지한다. 마찬가지로, 제2 버퍼(BUF2)는 제2 모스 트랜지스터(MOS2)에서 생길 수 있는 역 전류가 표시패널(PNL)에 인가되는 것을 방지한다.
제1 모스 트랜지스터(MOS1)와 제2 모스 트랜지스터(MOS2)는 모두 N 채널로 구현되는 것으로 도 3에 도시되어 있으나, 본 명세서의 기술적 사상은 이에 한정되지 않는다. 제1 모스 트랜지스터(MOS1)와 제2 모스 트랜지스터(MOS2)는 모두 P 채널로 구현될 수도 있다.
수직 액티브 구간(Vactive)의 초기에는 제1 모스 트랜지스터(MOS1)가 100% 켜지고 최종 피드백 구동전압(EVDD-FB)은 타겟 전압(예컨대 4.6V)인 제1 피드백 구동전압(EVDD-FB1)이 되고, 수직 액티브 구간(Vactive)의 말기에는 제2 모스 트랜지스터(MOS2)가 100% 켜지고 최종 피드백 구동전압(EVDD-FB)은 타겟 전압(예컨대 4.6V)인 제2 피드백 구동전압(EVDD-FB2)이 된다. 그리고, 수직 액티브 구간(Vactive)의 중기에는 제1 모스 트랜지스터(MOS1)가 A %(A는 자연수)로 켜지며 제2 모스 트랜지스터(MOS2)가 (100-A) %로 켜지며 최종 피드백 구동전압(EVDD-FB)은 제1 피드백 구동전압(EVDD-FB1)과 제2 피드백 구동전압(EVDD-FB2) 사이의 타겟 전압(예컨대 4.6V)이 된다.
도 4는 EVDD 전원회로에서의 피드백 보상 동작이 완료된 후의 파형을 나타내므로, 최종 피드백 구동전압(EVDD-FB)은 일정한 타겟 전압 형태로 표현되며, IR 드롭으로 인한 전압 감소가 보상될 수 있도록 고전위 구동전압(EVDD-OUT)은 점짐적으로 증가하는 형태로 표현되어 있다. 또한, 고전위 구동전압(EVDD-OUT)의 증가에 의해, 제1 피드백 구동전압(EVDD-FB1)과 제2 피드백 구동전압(EVDD-FB2)도 점진적으로 증가하는 형태로 표현된다.
EVDD 전원회로는 고전위 구동전압(EVDD-OUT)을 점진적으로 증가시키기 위해, 제1 입력 단자(TER1)에 연결된 제1 분압용 저항 스트링(R1,R2)과, 제1 분압용 저항 스트링(R1,R2)에서 분압된 최종 피드백 구동전압(EVDD-FB)을 DC-DC 컨버팅(converting)하여 IR 드롭으로 인한 화질 편차를 보상할 수 있는 고전위 구동전압(EVDD-OUT)을 출력하는 제1 컨버팅 회로를 포함할 수 있다. EVDD 전원회로는 제1 컨버팅 회로를 포함한 제1 DC-DC 컨버터로 구현될 수 있다.
제1 DC-DC 컨버터는 일 예시적으로 벅 컨버터(Buck converter)로 도시되어 있으나, 본 명세서의 기술적 사상은 이에 한정되지 않고, 부스트 컨버터(Boost converter) 등 다른 형태의 컨버터로 대체될 수 있다.
제1 DC-DC 컨버터는 제1 분압용 저항 스트링(R1,R2)의 제1 분압 노드(Nx)에 서 분압된 최종 피드백 구동전압(EVDD-FB)을 기준전압(REF)과 비교하는 제1 앰프(AMP1)와, 제1 앰프(AMP1)의 출력을 램프 파형(RAMP)과 비교하여 PWM 출력 파형을 생성하는 제2 앰프(AMP2)와, PWM 출력 파형을 기반으로 제1 스위치 제어신호와 제2 스위치 제어신호를 반대 위상으로 출력하는 제1 콘트롤러(CONL)와, 고전위 전원전압(VI)과 제1 출력 노드(Na) 사이에 연결된 제1 출력 스위치(S1)와, 제1 출력 노드(Na)와 저전위 전원전압(VSS) 사이에 연결된 제2 출력 스위치(S2)와, 제1 출력 노드(Na)와 제1 출력 단자(TER2) 사이에 연결된 제1 인턱터(L)와, 제1 출력 단자(TER2)와 저전위 전원전압(VSS) 사이에 연결된 제1 커패시터(C)를 포함할 수 있다.
도 5와 같이, 구동 전원이 인가된 직후의 초기 기동시, EVDD 전원회로로 입력되는 보상 전 최종 피드백 구동전압(EVDD-FB)과 분압된 최종 피드백 구동전압(EVDD-FB)은 IR 드롭의 영향으로 시간에 따라 점차 감소할 수 있다. 상기 분압된 최종 피드백 구동전압(EVDD-FB)은 제1 앰프(AMP1)의 (-) 입력이 된다. 제1 앰프(AMP1)는 분압된 최종 피드백 구동전압(EVDD-FB)과 기준전압(REF)을 차동 증폭하기 때문에, 제1 앰프(AMP1)의 출력은 시간에 따라 증가될 수 있다. 제2 앰프(AMP2)는 제1 앰프(AMP1)의 출력과 램프 파형(RAMP)의 교차점에서 라이징 또는 폴링되는 PWM 출력 파형을 생성한다. PWM 출력 파형은 온 듀티와 오프 듀티를 교번하되 시간에 따라 온 듀티가 증가되며, 제1 출력 스위치(S1)의 온 타이밍은 PWM 출력 파형의 온 듀티에 동기되고, 제2 출력 스위치(S2)의 온 타이밍은 PWM 출력 파형의 오프 듀티에 동기된다. 제1 출력 노드(Na)의 전압은 PWM 출력 파형의 온 듀티 구간에서 하이 레벨(VI)이 되고, PWM 출력 파형의 오프 듀티 구간에서 로우 레벨(VSS)이 된다. 그리고, EVDD 전원회로에서 출력되는 고전위 구동전압(EVDD-OUT)은 제1 출력 노드(Na)의 전압이 하이 레벨(VI)일 때 증가하고, 제1 출력 노드(Na)의 전압이 로우 레벨(VSS)일 때 감소한다. 시간에 따라 전압 감소 구간보다 전압 증가 구간이 길어지기 때문에, 고전위 구동전압(EVDD-OUT)은 시간에 따라 점진적으로 증가된다. 고전위 구동전압(EVDD-OUT)은 최종 피드백 구동전압(EVDD-FB)이 타겟 전압이 될 때까지 증가된다.
이와 같은 보상 매커니즘에 의해 수직 액티브 구간(Vactive) 동안 고전위 구동전압(EVDD-OUT)이 모든 수평 픽셀 라인들에 일정한 크기로 인가될 수 있기 때문에 IR 드롭으로 인한 화질 저하가 방지될 수 있다.
[제2 실시예]
도 6은 전계 발광 표시장치의 제2 실시예에 따른 보상 시스템을 보여주는 도면이다. 그리고, 도 7은 제2 실시예에 따른 보상 시스템의 구동 타이밍을 보여주는 도면이다.
도 6을 참조하면, 제2 실시예에 따른 보상 시스템은 표시패널(PNL), EVDD 전원회로, 및 피드백 제어회로(FBCON)를 포함한다.
도 6의 표시패널(PNL)과 EVDD 전원회로는 도 3에서 설명한 것과 실질적으로 동일하다. 다만, 피드백 제어회로(FBCON)의 구성면에서 도 6은 도 3과 차이가 있다. 즉, 도 6의 피드백 제어회로(FBCON)에 포함된 모스 트랜지스터들(MOS1,MOS2)은 서로 다른 채널 방식으로 구현되기 때문에 하나의 출력 제어신호(CTR)에 따라 제어될 수 있고, 출력 제어신호(CTR)를 생성하는 제어신호 생성회로(SWCON)가 간소화되는 장점이 있다.
구체적으로, 피드백 제어회로(FBCON)는 고전위 구동전압(EVDD-OUT)을 제1 피드백 구동전압(EVDD-FB1)으로 입력받고, 제1 전원 배선의 제2 위치(TO)로부터 제2 피드백 구동전압(EVDD-FB2)을 입력받은 후, 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율과 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율에 따라 조정된 최종 피드백 구동전압(EVDD-FB)을 EVDD 전원회로의 제1 입력 단자(TER1)로 공급한다. 여기서, 제2 위치는 제1 위치보다 제1 전원 배선에서의 아이알 드롭(IR Drop)이 더 크다. 다시 말해, 제1 전원 배선에서의 아이알 드롭 크기는 제1 위치에서 가장 작고, 제2 위치에서 가장 크다.
데이터 기입용 스캔 신호(SCAN)가 공급되는 수직 액티브 구간(Vactive)에서 최종 피드백 구동전압(EVDD-FB)은 도 7과 같이 제1 및 제2 피드백 구동전압들(EVDD-FB1, EVDD-FB2)의 출력 기여 비율에 따라 타겟 전압을 유지하기 때문에, IR 드롭으로 인한 화질 편차가 효과적으로 경감될 수 있다.
도 7을 참조하면 피드백 제어회로(FBCON)는 수직 액티브 구간(Vactive)에서, 최종 피드백 구동전압(EVDD-FB)이 일정한 타겟 전압을 갖도록 제1 피드백 구동전압(EVDD-FB1)을 타겟 레벨로부터 상승하는 방향으로 변화시키고, 제2 피드백 구동전압(EVDD-FB2)을 타겟 레벨을 향해 상승하는 방향으로 변화시킨다. 이때, 피드백 제어회로(FBCON)는 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율과 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율을 서로 반대 방향으로 변화시킨다. 다시 말해, 피드백 제어회로(FBCON)는 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율을 100%로부터 0%를 향해 줄어드는 방향으로 변화시키고, 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율을 0%로부터 100%를 향해 늘어나는 방향으로 변화시킨다.
이를 위해 피드백 제어회로(FBCON)는 도 6과 같이, 제1 출력 기여 비율과 제2 출력 기여 비율을 결정하는 출력 제어신호(CTR)를 생성하는 제어신호 생성회로(SWCON)와, 제1 피드백 구동전압(EVDD-FB1)을 입력 받는 제1 버퍼(BUF1)와, 제2 피드백 구동전압(EVDD-FB2)을 입력 받는 제2 버퍼(BUF2)와, 출력 제어신호(CTR)에 따라 온 비율이 제어되어 제1 버퍼(BUF1)의 출력을 EVDD 전원회로의 제1 입력 단자(TER1)에 연결하는 제1 모스 트랜지스터(MOS1)와, 출력 제어신호(CTR)에 따라 온 비율이 제어되어 제2 버퍼(BUF2)의 출력을 EVDD 전원회로의 제1 입력 단자(TER1)에 연결하는 제2 모스 트랜지스터(MOS2)를 포함한다.
제1 버퍼(BUF1)는 제1 모스 트랜지스터(MOS1)에서 생길 수 있는 역 전류가 표시패널(PNL)에 인가되는 것을 방지한다. 마찬가지로, 제2 버퍼(BUF2)는 제2 모스 트랜지스터(MOS2)에서 생길 수 있는 역 전류가 표시패널(PNL)에 인가되는 것을 방지한다.
도 6에는 제1 모스 트랜지스터(MOS1)가 P 채널로 구현되고 제2 모스 트랜지스터(MOS2)가 N 채널로 구현되는 것이 도시되어 있으나, 본 명세서의 기술적 사상은 이에 한정되지 않는다. 제1 모스 트랜지스터(MOS1)는 N 채널로 구현되고, 제2 모스 트랜지스터(MOS2)는 P 채널로 구현될 수도 있다.
[제3 실시예]
도 8은 전계 발광 표시장치의 제3 실시예에 따른 보상 시스템을 보여주는 도면이다.
도 8을 참조하면, 제3 실시예에 따른 보상 시스템은 표시패널(PNL), EVDD 전원회로, 및 피드백 제어회로(FBCON)를 포함한다.
도 8의 표시패널(PNL)과 EVDD 전원회로는 도 3에서 설명한 것과 실질적으로 동일하다. 다만, 피드백 제어회로(FBCON)의 구성면에서 도 8은 도 3과 차이가 있다. 즉, 도 8의 피드백 제어회로(FBCON)는 박막 트랜지스터들(TFT1,TFT2)로 구현되고, 상기 박막 트랜지스터들(TFT1,TFT2)이 표시패널(PNL)에 형성되며, 별도의 버퍼들을 필요로 하지 않는 점에서 도 3과 차이가 있다. 도 8의 피드백 제어회로(FBCON)는 도 3에 비해 콘트롤 보드 상에서의 실장 면적이 줄어드는 장점이 있다.
구체적으로, 피드백 제어회로(FBCON)는 고전위 구동전압(EVDD-OUT)을 제1 피드백 구동전압(EVDD-FB1)으로 입력받고, 제1 전원 배선의 제2 위치(TO)로부터 제2 피드백 구동전압(EVDD-FB2)을 입력받은 후, 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율과 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율에 따라 조정된 최종 피드백 구동전압(EVDD-FB)을 EVDD 전원회로의 제1 입력 단자(TER1)로 공급한다. 여기서, 제2 위치는 제1 위치보다 제1 전원 배선에서의 아이알 드롭(IR Drop)이 더 크다. 다시 말해, 제1 전원 배선에서의 아이알 드롭 크기는 제1 위치에서 가장 작고, 제2 위치에서 가장 크다.
데이터 기입용 스캔 신호(SCAN)가 공급되는 수직 액티브 구간(Vactive)에서 최종 피드백 구동전압(EVDD-FB)은 도 4와 같이 제1 및 제2 피드백 구동전압들(EVDD-FB1, EVDD-FB2)의 출력 기여 비율에 따라 타겟 전압을 유지하기 때문에, IR 드롭으로 인한 화질 편차가 효과적으로 경감될 수 있다.
피드백 제어회로(FBCON)는 도 4에서와 같이 수직 액티브 구간(Vactive)에서, 제1 피드백 구동전압(EVDD-FB1)을 타겟 레벨로부터 상승하는 방향으로 변화시키고, 제2 피드백 구동전압(EVDD-FB2)을 타겟 레벨을 향해 상승하는 방향으로 변화시킨다. 이때, 피드백 제어회로(FBCON)는 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율과 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율을 서로 반대 방향으로 변화시킨다. 다시 말해, 피드백 제어회로(FBCON)는 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율을 100%로부터 0%를 향해 줄어드는 방향으로 변화시키고, 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율을 0%로부터 100%를 향해 늘어나는 방향으로 변화시킨다.
이를 위해 피드백 제어회로(FBCON)는 도 8과 같이, 제1 출력 기여 비율을 결정하는 제1 출력 제어신호(CTR1)와, 제2 출력 기여 비율을 결정하는 제2 출력 제어신호(CTR2)를 생성하는 제어신호 생성회로(SWCON)와, 제1 출력 제어신호(CTR1)에 따라 온 비율이 제어되어 제1 피드백 구동전압(EVDD-FB1)을 EVDD 전원회로의 제1 입력 단자(TER1)에 연결하는 제1 박막 트랜지스터(TFT1)와, 제2 출력 제어신호(CTR2)에 따라 온 비율이 제어되어 제2 피드백 구동전압(EVDD-FB2)을 EVDD 전원회로의 제1 입력 단자(TER1)에 연결하는 제2 박막 트랜지스터(TFT2)를 포함한다.
도 8에는 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)가 모두 N 채널로 구현되는 것으로 도시되어 있으나, 본 명세서의 기술적 사상은 이에 한정되지 않는다. 제1 박막 트랜지스터(TFT1)와 제2 박막 트랜지스터(TFT2)는 모두 P 채널로 구현될 수도 있다.
[제4 실시예]
도 9는 전계 발광 표시장치의 제4 실시예에 따른 보상 시스템을 보여주는 도면이다.
도 9를 참조하면, 제4 실시예에 따른 보상 시스템은 표시패널(PNL), EVDD 전원회로, 및 피드백 제어회로(FBCON)를 포함한다.
도 9의 표시패널(PNL)과 EVDD 전원회로는 도 6과 실질적으로 동일하다. 다만, 피드백 제어회로(FBCON)의 구성면에서 도 9는 도 6과 차이가 있다. 즉, 도 9의 피드백 제어회로(FBCON)는 박막 트랜지스터들(TFT1,TFT2)로 구현되고, 상기 박막 트랜지스터들(TFT1,TFT2)이 표시패널(PNL)에 형성되며, 별도의 버퍼들을 필요로 하지 않는 점에서 도 6과 차이가 있다. 도 9의 피드백 제어회로(FBCON)는 도 6에 비해 콘트롤 보드 상에서의 실장 면적이 줄어드는 장점이 있다.
구체적으로, 피드백 제어회로(FBCON)는 고전위 구동전압(EVDD-OUT)을 제1 피드백 구동전압(EVDD-FB1)으로 입력받고, 제1 전원 배선의 제2 위치(TO)로부터 제2 피드백 구동전압(EVDD-FB2)을 입력받은 후, 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율과 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율에 따라 조정된 최종 피드백 구동전압(EVDD-FB)을 EVDD 전원회로의 제1 입력 단자(TER1)로 공급한다. 여기서, 제2 위치는 제1 위치보다 제1 전원 배선에서의 아이알 드롭(IR Drop)이 더 크다. 다시 말해, 제1 전원 배선에서의 아이알 드롭 크기는 제1 위치에서 가장 작고, 제2 위치에서 가장 크다.
데이터 기입용 스캔 신호(SCAN)가 공급되는 수직 액티브 구간(Vactive)에서 최종 피드백 구동전압(EVDD-FB)은 도 7과 같이 제1 및 제2 피드백 구동전압들(EVDD-FB1, EVDD-FB2)의 출력 기여 비율에 따라 타겟 전압을 유지하기 때문에, IR 드롭으로 인한 화질 편차가 효과적으로 경감될 수 있다.
피드백 제어회로(FBCON)는 도 7에서와 같이 수직 액티브 구간(Vactive)에서, 제1 피드백 구동전압(EVDD-FB1)을 타겟 레벨로부터 상승하는 방향으로 변화시키고, 제2 피드백 구동전압(EVDD-FB2)을 타겟 레벨을 향해 상승하는 방향으로 변화시킨다. 이때, 피드백 제어회로(FBCON)는 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율과 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율을 서로 반대 방향으로 변화시킨다. 다시 말해, 피드백 제어회로(FBCON)는 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율을 100%로부터 0%를 향해 줄어드는 방향으로 변화시키고, 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율을 0%로부터 100%를 향해 늘어나는 방향으로 변화시킨다.
이를 위해 피드백 제어회로(FBCON)는 도 9와 같이, 제1 출력 기여 비율과 제2 출력 기여 비율을 결정하는 출력 제어신호(CTR)를 생성하는 제어신호 생성회로(SWCON)와, 출력 제어신호(CTR)에 따라 온 비율이 제어되어 제1 피드백 구동전압(EVDD-FB1)을 EVDD 전원회로의 제1 입력 단자(TER1)에 연결하는 제1 박막 트랜지스터(TFT1)와, 출력 제어신호(CTR)에 따라 온 비율이 제어되어 제2 피드백 구동전압(EVDD-FB2)을 EVDD 전원회로의 제1 입력 단자(TER1)에 연결하는 제2 박막 트랜지스터(TFT2)를 포함한다.
도 9에는 제1 박막 트랜지스터(TFT1)가 P 채널로 구현되고 제2 박막 트랜지스터(TFT2)가 N 채널로 구현되는 것이 도시되어 있으나, 본 명세서의 기술적 사상은 이에 한정되지 않는다. 제1 박막 트랜지스터(TFT1)는 N 채널로 구현되고 제2 박막 트랜지스터(TFT2)는 P 채널로 구현될 수도 있다.
[제5 내지 제8 실시예]
도 10은 노치 포함 영역과 비 노치 포함 영역 간에 생기는 초기화 전압의 리플 편차로 인한 휘도 편차를 보여주는 도면이다.
도 10을 참조하면, 표시 모듈(MD)은 노치(Notch part)가 포함된 제1 영역(A)과 노치가 포함되지 않는 제2 영역(B)을 포함할 수 있다. 픽셀은 제1 영역(A)과 제2 영역(B)의 액티브 영역(AA)에만 존재하고, 노치에는 존재하지 않는다. 노치에서는 영상이 구현되지 않는다. 노치에는 카메라 모듈 등이 위치할 수 있으며, 칩 형태의 드라이버 집적회로가 위치할 수도 있다.
제1 영역(A)은 제2 영역(B)에 비해 1 수평 픽셀 라인에 포함되는 픽셀 개수가 더 적다. 이러한 픽셀 개수 차이로 인해, 제1 영역(A)의 1 수평 픽셀 라인에 대응되는 총 전류는 제2 영역(B)의 1 수평 픽셀 라인에 대응되는 총 전류보다 더 적다. 따라서, 제1 영역(A)의 1 수평 픽셀 라인에 공급된 초기화 전압(Vini)의 리플 크기는 제2 영역(B)의 1 수평 픽셀 라인에 공급된 초기화 전압(Vini)의 리플 크기보다 더 작다. 그리고, 이러한 리플 편차로 인해 제2 영역(B)에서의 초기화 전압(Vini)이 제1 영역(A)에서의 초기화 전압(Vini)에 비해 "△V"만큼 더 높아지고, 그 결과 제1 영역(A)과 제2 영역(B) 간에 휘도 편차가 야기될 수 있다.
고전위 구동전압의 IR 드롭으로 인한 화질 편차를 보상함과 아울러, 전술한 초기화 전압의 리플 편차로 인한 휘도 편차를 더 보상하기 위해 본 명세서의 전계 발광 표시장치는 아래의 제5 내지 제8 실시예들에 따른 보상 시스템을 채용할 수 있다.
도 11에 도시된 제5 실시예에 따른 보상 시스템은 전술한 제1 실시예에 따른 보상 시스템에 Vini 전원회로가 더 포함된 것이고, 도 12에 도시된 제6 실시예에 따른 보상 시스템은 전술한 제2 실시예에 따른 보상 시스템에 Vini 전원회로가 더 포함된 것이고, 도 13에 도시된 제7 실시예에 따른 보상 시스템은 전술한 제3 실시예에 따른 보상 시스템에 Vini 전원회로가 더 포함된 것이고, 도 14에 도시된 제8 실시예에 따른 보상 시스템은 전술한 제4 실시예에 따른 보상 시스템에 Vini 전원회로가 더 포함된 것이다.
도 11 내지 도 14에서, Vini 전원회로의 구성 및 작용 효과는 실질적으로 동일하다.
도 11 내지 도 14에서, 표시패널(PNL)에 위치하는 픽셀들은 초기화 전압(Vini-OUT)을 공급받기 위해 제2 전원 배선에 더 연결된다.
Vini 전원회로는 제2 입력 단자(TER3)와 제2 출력 단자(TER4)를 포함한다. Vini 전원회로는 제2 전원 배선의 제3 위치(TO1)로부터 제2 입력 단자(TER3)로 피드백 초기화전압(Vini-FB)을 입력 받고 이 피드백 초기화전압(Vini-FB)을 컨버팅하여, 제2 출력 단자(TER4)에서 제2 전원 배선의 제4 위치(TI1)로 초기화전압(Vini-OUT)을 출력한다.
여기서, 제3 위치(TO1)는 노치(Notch)가 포함된 도 10의 제1 영역(A)에 대응될 수 있고, 제4 위치(TI1)는 노치가 포함되지 않는 도 10의 제2 영역(B)에 대응될 수 있다. 따라서, 제3 위치(TO1)에 대응되는 표시패널(PNL)의 수평 라인 픽셀수는 제4 위치(TI1)에 대응되는 표시패널(PNL)의 수평 라인 픽셀수보다 더 적을 수 있다.
Vini 전원회로는 제3 위치(TO1)에 대응되는 피드백 초기화전압(Vini-FB)을 기준으로 제4 위치(TI1)로 공급될 초기화전압(Vini-OUT)을 제어하기 때문에, 초기화 전압의 리플이 줄어들고 휘도 편차가 경감될 수 있다.
Vini 전원회로는 제2 입력 단자(TER3)에 연결된 제2 분압용 저항 스트링(R3,R4)과, 제2 분압용 저항 스트링(R3,R4)에서 분압된 피드백 초기화전압(Vini-FB)을 DC-DC 컨버팅(converting)하여 리플 편차로 인한 휘도 편차를 보상할 수 있는 초기화전압(Vini-OUT)을 출력하는 제2 컨버팅 회로를 포함한 제2 DC-DC 컨버터로 구현될 수 있다.
제2 DC-DC 컨버터는 일 예시적으로 벅 컨버터(Buck converter)로 설명되고 있으나, 본 명세서의 기술적 사상은 이에 한정되지 않고, 부스트 컨버터(Boost converter) 등 다른 형태의 컨버터로 구현될 수도 있다.
제2 DC-DC 컨버터는 제2 분압용 저항 스트링(R3,R4)의 제2 분압 노드(Ny)에 서 분압된 피드백 초기화전압(Vini-FB)을 기준전압(REF)과 비교하는 제3 앰프(AMP3)와, 제3 앰프(AMP3)의 출력을 램프 파형(RAMP)과 비교하여 PWM1 출력 파형을 생성하는 제4 앰프(AMP4)와, PWM1 출력 파형을 기반으로 제3 스위치 제어신호와 제4 스위치 제어신호를 반대 위상으로 출력하는 제2 콘트롤러(CONL1)와, 고전위 전원전압(VI)과 제2 출력 노드(Nb) 사이에 연결된 제3 출력 스위치(S3)와, 제2 출력 노드(Nb)와 저전위 전원전압(VSS) 사이에 연결된 제4 출력 스위치(S4)와, 제2 출력 노드(Nb)와 제2 출력 단자(TER4) 사이에 연결된 제2 인턱터(L1)와, 제2 출력 단자(TER4)와 저전위 전원전압(VSS) 사이에 연결된 제2 커패시터(C1)를 포함할 수 있다.
Vini 전원회로는 제2 입력 단자(TER3)로 피드백 초기화전압(Vini-FB)을 입력 받고, 제2 출력 단자(TER4)를 통해 초기화전압(Vini-OUT)을 출력한다. Vini 전원회로는 피드백 초기화전압(Vini-FB)이 타겟 초기화전압보다 낮으면 출력 초기화전압(Vini-OUT)을 높이고, 반대로 피드백 초기화전압(Vini-FB)이 타겟 초기화전압보다 높으면 출력 초기화전압(Vini-OUT)을 낮춘다. 이러한 전압 피드백 동작에 의해, 피드백 초기화전압(Vini-FB)이 정해진 타겟 초기화전압을 유지하기 때문에, 노치 영역과 비 노치 영역 간의 리플 편차로 인한 휘도 편차가 경감될 수 있다.
예를 들어, 제3 위치(TO1)의 초기화전압에 상대적으로 큰 리플이 생긴 경우, 시간에 따라 피드백 초기화전압(Vini-FB)이 높아지게 되고, 그에 따라 제3 앰프(AMP3)의 (-) 입력 전압이 높아지게 된다. 그와 반대로 제3 앰프(AMP3)의 출력과 제4 앰프(AMP4)의 (+) 입력은 낮아지게 된다. 이에 따라, PWM1 신호의 온 듀티 구간은 시간에 따라 짧아지며 제3 출력 스위치(S3)와 제4 출력 스위치(S4)에 따라 제2 DC-DC 컨버터의 동작 듀티가 작아지면서 출력 초기화전압(Vini-OUT)이 낮아진다. 이와 같이, 피드백 초기화전압(Vini-FB)이 타겟 초기화전압이 되도록 출력 초기화전압(Vini-OUT)이 조정되기 때문에, 리플이 감소될 수 있다.
[제9 실시예]
도 15는 전계 발광 표시장치의 제9 실시예에 따를 보상 시스템을 보여주는 도면이다. 그리고, 도 16은 제9 실시예에 따를 보상 시스템에 인가되는 데이터 기입용 스캔 신호와 먹스 제어신호의 타이밍을 보여주는 도면이다.
도 15 및 도 16을 참조하면, 제9 실시예에 따를 보상 시스템은 고전위 구동전압의 IR 드롭으로 인한 화질 편차를 보상함과 아울러, 초기화 전압의 리플 편차로 인한 휘도 편차를 더 보상하는 점에서 전술한 제5 내지 제8 실시예와 동일하다. 다만, 제9 실시예에 따를 보상 시스템은 EVDD 전원회로와 Vini 전원회로가 하나로 통합된 점에서 전술한 제5 내지 제8 실시예와 차이가 있다. 제9 실시예에 따를 보상 시스템은 전술한 제5 내지 제8 실시예에 비해 전원 생성회로(PMIC)의 회로 실장 면적을 더 줄일 수 있는 이점이 있다.
제9 실시예에 따른 보상 시스템은 표시패널(PNL), 공통 전원회로, 및 피드백 제어회로(FBCON)를 포함한다.
표시패널(PNL)에는 제1 전원 배선과 제2 전원 배선에 연결된 복수의 픽셀들이 구비되어 있으며, 각 픽셀은 제1 전원 배선을 통해 고전위 구동전압(EVDD-OUT)을 공급받고, 제2 전원 배선을 통해 초기화전압(Vini-OUT)을 공급받는다.
공통 전원회로는 제1 입력 단자(TER1)로 입력되는 최종 피드백 구동전압(EVDD-FB)을 컨버팅(converting)하여, 제1 출력 단자(TER2)에서 제1 전원 배선의 제1 위치(TI)로 고전위 구동전압(EVDD-OUT)을 출력하고, 제2 전원 배선의 제3 위치(TO1)로부터 제2 입력 단자(TER3)로 피드백 초기화전압(Vini-FB)을 입력 받고 상기 피드백 초기화전압(Vini-FB)을 컨버팅하여, 제2 출력 단자(TER4)에서 제2 전원 배선의 제4 위치(TI1)로 초기화전압(Vini-OUT)을 출력한다.
피드백 제어회로(FBCON)는 고전위 구동전압(EVDD-OUT)을 제1 피드백 구동전압(EVDD-FB1)으로 입력받고, 제1 전원 배선의 제2 위치(TO)로부터 제2 피드백 구동전압(EVDD-FB2)을 입력받은 후, 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율과 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율에 따라 조정된 최종 피드백 구동전압(EVDD-FB)을 EVDD 전원회로의 제1 입력 단자(TER1)로 공급한다. 여기서, 제2 위치는 제1 위치보다 제1 전원 배선에서의 아이알 드롭(IR Drop)이 더 크다. 다시 말해, 제1 전원 배선에서의 아이알 드롭 크기는 제1 위치에서 가장 작고, 제2 위치에서 가장 크다.
데이터 기입용 스캔 신호(SCAN)가 공급되는 수직 액티브 구간(Vactive)에서 최종 피드백 구동전압(EVDD-FB)은 도 7과 같이 제1 및 제2 피드백 구동전압들(EVDD-FB1, EVDD-FB2)의 출력 기여 비율에 따라 타겟 전압을 유지하기 때문에, IR 드롭으로 인한 화질 편차가 효과적으로 경감될 수 있다.
전술한 실시예에서 설명했듯이, 데이터 기입용 스캔 신호(SCAN)가 공급되는 수직 액티브 구간(Vactive)에서 최종 피드백 구동전압(EVDD-FB)은 제1 및 제2 피드백 구동전압들(EVDD-FB1, EVDD-FB2)의 출력 기여 비율에 따라 타겟 전압을 유지하기 때문에, IR 드롭으로 인한 화질 편차가 효과적으로 경감될 수 있다.
또한, 제3 위치(TO1)는 노치(Notch)가 포함된 도 10의 제1 영역(A)에 대응될 수 있고, 제4 위치(TI1)는 노치가 포함되지 않는 도 10의 제2 영역(B)에 대응될 수 있다. 따라서, 제3 위치(TO1)에 대응되는 표시패널(PNL)의 수평 라인 픽셀수는 제4 위치(TI1)에 대응되는 표시패널(PNL)의 수평 라인 픽셀수보다 더 적을 수 있고, 제3 위치(TO1)에 대응되는 피드백 초기화전압(Vini-FB)을 기준으로 제4 위치(TI1)로 공급될 초기화전압(Vini-OUT)이 제어하기 때문에, 초기화 전압의 리플 편차가 줄어들고 휘도 편차가 경감될 수 있다.
공통 전원회로는 제1 입력 단자(TER1)에 연결된 제1 분압용 저항 스트링(R1,R2)과, 제2 입력 단자(TER3)에 연결된 제2 분압용 저항 스트링(R3,R4)과, 최종 피드백 구동전압(EVDD-FB)과 피드백 초기화전압(Vini-FB)을 선택적으로 컨버팅하여, 고전위 구동전압(EVDD-OUT)과 초기화전압(Vini-OUT)을 선택적으로 출력하는 컨버팅 회로(CIRC)와, 먹스 제어신호(MUX-CON)에 따라 제1 분압용 저항 스트링(R1,R2)과 제2 분압용 저항 스트링(R3,R4)을 선택적으로 컨버팅 회로(CIRC)에 연결하는 제1 스위칭 회로(MUX1)와, 먹스 제어신호(MUX-CON)에 따라 컨버팅 회로(CIRC)의 출력 단자(Nc)를 제1 출력 단자(TER2)와 제2 출력 단자(TER4)에 선택적으로 연결하는 제2 스위칭 회로(MUX2)를 포함한다.
도 16과 같이, 데이터 기입용 스캔 신호(SCAN)의 온 구간이 서로 연속된 제1 구간과 제2 구간을 포함할 때, 타이밍 제어회로(TCON)는 먹스 제어신호(MUX-CON)를 제1 구간에서 제1 레벨(LV1)로 생성하고, 제2 구간에서 제1 레벨(LV1)과 다른 제2 레벨(LV2)로 생성할 수 있다. 여기서, 데이터 기입용 스캔 신호(SCAN)의 온 구간은 1 수평 기간(1H)일 수 있으며, 1 수평 기간(1H)은 1 수평 픽셀 라인에 포함된 픽셀들을 데이터전압으로 충전하는 데 할애된 시간으로 정의될 수 있다.
제1 구간에서, 제1 스위칭 회로(MUX1)는 제1 레벨(LV1)의 먹스 제어신호(MUX-CON)에 따라 제1 분압용 저항 스트링(R1,R2)을 컨버팅 회로(CIRC)에 연결하고, 제2 스위칭 회로(MUX2)는 제1 레벨(LV1)의 먹스 제어신호(MUX-CON)에 따라 컨버팅 회로(CIRC)의 출력 단자(Nc)를 제1 출력 단자(TER2)에 연결한다.
제2 구간에서, 제1 스위칭 회로(MUX1)는 제2 레벨(LV2)의 먹스 제어신호(MUX-CON)에 따라 제2 분압용 저항 스트링(R3,R4)을 컨버팅 회로(CIRC)에 연결하고, 제2 스위칭 회로(MUX2)는 제2 레벨(LV2)의 먹스 제어신호(MUX-CON)에 따라 컨버팅 회로(CIRC)의 출력 단자(Nc)를 제2 출력 단자(TER4)에 연결한다.
제1 스위칭 회로(MUX1)는 제1 분압용 저항 스트링(R1,R2)의 제1 분압 노드(Nx)에 연결된 제1 단자(1a), 제2 분압용 저항 스트링(R3,R4)의 제2 분압 노드(Ny)에 연결된 제2 단자(1b), 및 먹스 제어신호(MUX-CON)에 따라 제1 단자(1a)와 제2 단자(1b)를 컨버팅 회로(CIRC)에 선택적으로 연결하는 제3 단자를 포함할 수 있다.
제2 스위칭 회로(MUX2)는 제1 출력 단자(TER2)에 연결된 제1 단자(2a), 제2 출력 단자(TER4)에 연결된 제2 단자(2b), 먹스 제어신호(MUX-CON)에 따라 컨버팅 회로(CIRC)의 출력 단자(Nc)를 제1 단자(2a)와 제2 단자(2b)에 선택적으로 연결하는 제3 단자를 포함할 수 있다.
컨버팅 회로(CIRC)는 제1 분압용 저항 스트링(R1,R2)의 제1 분압 노드(Nx)에 서 분압된 최종 피드백 구동전압(EVDD-FB) 또는 제2 분압용 저항 스트링(R3,R4)의 제2 분압 노드(Ny)에서 분압된 피드백 초기화전압(Vini-FB)을 기준전압(REF)과 비교하는 제1 앰프(AMP1)와, 제1 앰프(AMP1)의 출력을 램프 파형(RAMP)과 비교하여 PWM 출력 파형을 생성하는 제2 앰프(AMP2)와, PWM 출력 파형을 기반으로 제1 스위치 제어신호와 제2 스위치 제어신호를 반대 위상으로 출력하는 제1 콘트롤러(CONL)와, 고전위 전원전압(VI)과 제1 출력 노드(Na) 사이에 연결된 제1 출력 스위치(S1)와, 제1 출력 노드(Na)와 저전위 전원전압(VSS) 사이에 연결된 제2 출력 스위치(S2)와, 제1 출력 노드(Na)와 출력 단자(Nc) 사이에 연결된 제1 인턱터(L)와, 출력 단자(Nc)와 저전위 전원전압(VSS) 사이에 연결된 제1 커패시터(C)를 포함할 수 있다.
피드백 제어회로(FBCON)는 수직 액티브 구간(Vactive)에서, 제1 피드백 구동전압(EVDD-FB1)을 타겟 레벨로부터 상승하는 방향으로 변화시키고, 제2 피드백 구동전압(EVDD-FB2)을 타겟 레벨을 향해 상승하는 방향으로 변화시킨다. 이때, 피드백 제어회로(FBCON)는 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율과 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율을 서로 반대 방향으로 변화시킨다. 다시 말해, 피드백 제어회로(FBCON)는 제1 피드백 구동전압(EVDD-FB1)의 제1 출력 기여 비율을 100%로부터 0%를 향해 줄어드는 방향으로 변화시키고, 제2 피드백 구동전압(EVDD-FB2)의 제2 출력 기여 비율을 0%로부터 100%를 향해 늘어나는 방향으로 변화시킨다.
이를 위한 피드백 제어회로(FBCON)의 구성은 전술한 제1 내지 제4 실시예에서 설명한 것과 실질적으로 동일하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
PNL: 표시 패널 FBCON: 피드백 제어회로
PMIC: 전원 생성회로 TCON: 타이밍 제어회로

Claims (18)

  1. 제1 전원 배선에 연결된 복수의 픽셀들이 구비된 표시패널(PNL);
    제1 입력 단자(TER1)로 입력되는 최종 피드백 구동전압(EVDD-FB)을 컨버팅(converting)하여, 제1 출력 단자(TER2)에서 상기 제1 전원 배선의 제1 위치(TI)로 고전위 구동전압(EVDD-OUT)을 출력하는 EVDD 전원회로; 및
    상기 고전위 구동전압을 제1 피드백 구동전압(EVDD-FB1)으로 입력받고, 상기 제1 전원 배선의 제2 위치(TO)로부터 제2 피드백 구동전압(EVDD-FB2)을 입력받은 후, 상기 제1 피드백 구동전압의 제1 출력 기여 비율과 상기 제2 피드백 구동전압의 제2 출력 기여 비율에 따라 조정된 상기 최종 피드백 구동전압(EVDD-FB)을 상기 제1 입력 단자(TER1)로 공급하는 피드백 제어회로(FBCON)를 포함하고,
    상기 제2 위치는 상기 제1 위치보다 상기 제1 전원 배선에서의 아이알 드롭(IR Drop)이 더 크고,
    상기 표시패널에 데이터 기입용 스캔 신호(SCAN)가 공급되는 수직 액티브 구간(Vactive)에서, 상기 고전위 구동전압(EVDD-OUT)의 출력이 상승되는 전계 발광 표시장치.
  2. 제 1 항에 있어서,
    상기 수직 액티브 구간에서,
    상기 제1 피드백 구동전압은 미리 설정된 타겟 레벨로부터 상승하는 방향으로 변하고,
    상기 제2 피드백 구동전압은 상기 타겟 레벨을 향해 상승하는 방향으로 변하는 전계 발광 표시장치.
  3. 제 1 항에 있어서,
    상기 수직 액티브 구간에서,
    상기 제1 출력 기여 비율과 상기 제2 출력 기여 비율은 서로 반대 방향으로 변하는 전계 발광 표시장치.
  4. 제 3 항에 있어서,
    상기 제1 출력 기여 비율은 100%로부터 0%를 향해 줄어드는 방향으로 변하고,
    상기 제2 출력 기여 비율은 0%로부터 100%를 향해 늘어나는 방향으로 변하는 전계 발광 표시장치.
  5. 제 1 항에 있어서,
    상기 피드백 제어회로는,
    상기 제1 출력 기여 비율을 결정하는 제1 출력 제어신호(CTR1)와, 상기 제2 출력 기여 비율을 결정하는 제2 출력 제어신호(CTR2)를 생성하는 제어신호 생성회로(SWCON);
    상기 제1 피드백 구동전압을 입력 받는 제1 버퍼(BUF1);
    상기 제2 피드백 구동전압을 입력 받는 제2 버퍼(BUF2);
    상기 제1 출력 제어신호에 따라 온 비율이 제어되어 상기 제1 버퍼의 출력을 상기 제1 입력 단자에 연결하는 제1 모스 트랜지스터(MOS1); 및
    상기 제2 출력 제어신호에 따라 온 비율이 제어되어 상기 제2 버퍼의 출력을 상기 제1 입력 단자에 연결하는 제2 모스 트랜지스터(MOS2)를 포함한 전계 발광 표시장치.
  6. 제 5 항에 있어서,
    상기 제1 모스 트랜지스터와 상기 제2 모스 트랜지스터는 N 채널로 구현되거나 또는,
    상기 제1 모스 트랜지스터와 상기 제2 모스 트랜지스터는 P 채널로 구현되는 전계 발광 표시장치.
  7. 제 1 항에 있어서,
    상기 피드백 제어회로는,
    상기 제1 출력 기여 비율과 상기 제2 출력 기여 비율을 서로 다르게 결정하는 출력 제어신호(CTR)를 생성하는 제어신호 생성회로(SWCON);
    상기 제1 피드백 구동전압을 입력 받는 제1 버퍼(BUF1);
    상기 제2 피드백 구동전압을 입력 받는 제2 버퍼(BUF2);
    상기 출력 제어신호에 따라 온 비율이 제어되어 상기 제1 버퍼의 출력을 상기 제1 입력 단자에 연결하는 제1 모스 트랜지스터(MOS1); 및
    상기 출력 제어신호에 따라 온 비율이 제어되어 상기 제2 버퍼의 출력을 상기 제1 입력 단자에 연결하는 제2 모스 트랜지스터(MOS2)를 포함한 전계 발광 표시장치.
  8. 제 7 항에 있어서,
    상기 제1 모스 트랜지스터가 P 채널로 구현될 때 상기 제2 모스 트랜지스터는 N 채널로 구현되고,
    상기 제1 모스 트랜지스터가 N 채널로 구현될 때 상기 제2 모스 트랜지스터는 P 채널로 구현되는 전계 발광 표시장치.
  9. 제 1 항에 있어서,
    상기 피드백 제어회로는,
    상기 제1 출력 기여 비율을 결정하는 제1 출력 제어신호(CTR1)와, 상기 제2 출력 기여 비율을 결정하는 제2 출력 제어신호(CTR2)를 생성하는 제어신호 생성회로(SWCON);
    상기 제1 출력 제어신호에 따라 온 비율이 제어되어 상기 제1 피드백 구동전압을 상기 제1 입력 단자로 공급하며, 상기 표시패널에 형성된 제1 박막 트랜지스터(TFT1); 및
    상기 제2 출력 제어신호에 따라 온 비율이 제어되어 상기 제2 피드백 구동전압을 상기 제1 입력 단자로 공급하며, 상기 표시패널에 형성된 제2 박막 트랜지스터(TFT2)를 포함한 전계 발광 표시장치.
  10. 제 9 항에 있어서,
    상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터는 N 채널로 구현되거나 또는,
    상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터는 P 채널로 구현되는 전계 발광 표시장치.
  11. 제 1 항에 있어서,
    상기 피드백 제어회로는,
    상기 제1 출력 기여 비율과 상기 제2 출력 기여 비율을 결정하는 출력 제어신호(CTR)를 생성하는 제어신호 생성회로(SWCON);
    상기 출력 제어신호에 따라 온 비율이 제어되어 상기 제1 피드백 구동전압을 상기 제1 입력 단자로 공급하며, 상기 표시패널에 형성된 제1 박막 트랜지스터(TFT1); 및
    상기 출력 제어신호에 따라 온 비율이 제어되어 상기 제2 피드백 구동전압을 상기 제1 입력 단자로 공급하며, 상기 표시패널에 형성된 제2 박막 트랜지스터(TFT2)를 포함한 전계 발광 표시장치.
  12. 제 11 항에 있어서,
    상기 제1 박막 트랜지스터가 P 채널로 구현될 때 상기 제2 박막 트랜지스터는 N 채널로 구현되고,
    상기 제1 박막 트랜지스터가 N 채널로 구현될 때 상기 제2 박막 트랜지스터는 P 채널로 구현되는 전계 발광 표시장치.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 픽셀들에 연결된 제2 전원 배선; 및
    상기 제2 전원 배선의 제3 위치(TO1)로부터 제2 입력 단자(TER3)로 피드백 초기화전압(Vini-FB)을 입력 받고 상기 피드백 초기화전압을 컨버팅하여, 제2 출력 단자(TER4)에서 상기 제2 전원 배선의 제4 위치(TI1)로 초기화전압(Vini-OUT)을 출력하는 Vini 전원회로를 더 포함하고,
    상기 제3 위치에 대응되는 상기 표시패널의 수평 라인 픽셀수는 상기 제4 위치에 대응되는 상기 표시패널의 수평 라인 픽셀수보다 더 적고,
    상기 수직 액티브 구간에서, 상기 피드백 초기화전압(Vini-FB)은 일정한 타겟 초기화 레벨을 갖는 전계 발광 표시장치.
  14. 제1 전원 배선과 제2 전원 배선에 연결된 복수의 픽셀들이 구비된 표시패널(PNL);
    제1 입력 단자(TER1)로 입력되는 최종 피드백 구동전압(EVDD-FB)을 컨버팅(converting)하여, 제1 출력 단자(TER2)에서 상기 제1 전원 배선의 제1 위치(TI)로 고전위 구동전압(EVDD-OUT)을 출력하고, 상기 제2 전원 배선의 제3 위치(TO1)로부터 제2 입력 단자(TER3)로 피드백 초기화전압(Vini-FB)을 입력 받고 상기 피드백 초기화전압을 컨버팅하여, 제2 출력 단자(TER4)에서 상기 제2 전원 배선의 제4 위치(TI1)로 초기화전압(Vini-OUT)을 출력하는 공통 전원회로;
    상기 고전위 구동전압을 제1 피드백 구동전압(EVDD-FB1)으로 입력받고, 상기 제1 전원 배선의 제2 위치(TO)로부터 제2 피드백 구동전압(EVDD-FB2)을 입력받은 후, 상기 제1 피드백 구동전압의 제1 출력 기여 비율과 상기 제2 피드백 구동전압의 제2 출력 기여 비율에 따라 조정된 상기 최종 피드백 구동전압(EVDD-FB)을 상기 제1 입력 단자(TER1)로 공급하는 피드백 제어회로(FBCON)를 포함하고,
    상기 제2 위치는 상기 제1 위치보다 상기 제1 전원 배선에서의 아이알 드롭(IR Drop)이 더 크고,
    상기 제3 위치에 대응되는 상기 표시패널의 수평 라인 픽셀수는 상기 제4 위치에 대응되는 상기 표시패널의 수평 라인 픽셀수보다 더 적고,
    상기 표시패널에 데이터 기입용 스캔 신호(SCAN)가 공급되는 수직 액티브 구간(Vactive)에서, 상기 고전위 구동전압(EVDD-OUT)의 출력이 상승되는 전계 발광 표시장치.
  15. 제 14 항에 있어서,
    상기 수직 액티브 구간에서, 상기 피드백 초기화전압(Vini-FB)은 일정한 타겟 초기화 레벨을 갖는 전계 발광 표시장치.
  16. 제 14 항에 있어서,
    상기 공통 전원회로는,
    상기 제1 입력 단자(TER1)에 연결된 제1 분압용 저항 스트링(R1,R2);
    상기 제2 입력 단자(TER3)에 연결된 제2 분압용 저항 스트링(R3,R4);
    상기 최종 피드백 구동전압(EVDD-FB)과 상기 피드백 초기화전압을 선택적으로 컨버팅하여, 상기 고전위 구동전압(EVDD-OUT)과 상기 초기화전압(Vini-OUT)을 선택적으로 출력하는 컨버팅 회로(CIRC);
    먹스 제어신호(MUX-CON)에 따라 상기 제1 분압용 저항 스트링(R1,R2)과 상기 제2 분압용 저항 스트링(R3,R4)을 선택적으로 상기 컨버팅 회로에 연결하는 제1 스위칭 회로(MUX1); 및
    상기 먹스 제어신호(MUX-CON)에 따라 상기 컨버팅 회로의 출력 단자를 상기 제1 출력 단자(TER2)와 상기 제2 출력 단자(TER4)에 선택적으로 연결하는 제2 스위칭 회로(MUX2)를 포함한 전계 발광 표시장치.
  17. 제 16 항에 있어서,
    상기 데이터 기입용 스캔 신호의 온 구간은 서로 연속된 제1 구간과 제2 구간을 포함하고,
    상기 먹스 제어신호(MUX-CON)는, 상기 제1 구간에서 제1 레벨을 가지며, 상기 제2 구간에서 상기 제1 레벨과 다른 제2 레벨을 갖는 전계 발광 표시장치.
  18. 제 17 항에 있어서,
    상기 제1 구간에서,
    상기 제1 스위칭 회로(MUX1)는 상기 제1 레벨의 상기 먹스 제어신호(MUX-CON)에 따라 상기 제1 분압용 저항 스트링(R1,R2)을 상기 컨버팅 회로에 연결하고, 상기 제2 스위칭 회로(MUX2)는 상기 제1 레벨의 상기 먹스 제어신호(MUX-CON)에 따라 상기 컨버팅 회로의 출력 단자를 상기 제1 출력 단자(TER2)에 연결하고,
    상기 제2 구간에서,
    상기 제1 스위칭 회로(MUX1)는 상기 제2 레벨의 상기 먹스 제어신호(MUX-CON)에 따라 상기 제2 분압용 저항 스트링(R3,R4)을 상기 컨버팅 회로에 연결하고, 상기 제2 스위칭 회로(MUX2)는 상기 제2 레벨의 상기 먹스 제어신호(MUX-CON)에 따라 상기 컨버팅 회로의 출력 단자를 상기 제2 출력 단자(TER4)에 연결하는 전계 발광 표시장치.
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