KR20220079757A - 디스플레이 장치 및 그 제조방법 - Google Patents

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KR20220079757A
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Abstract

본 발명은 제조공정을 단순화하고, 제조 과정 또는 제조 이후 사용 과정에서의 불량 발생을 최소화할 수 있는 디스플레이 장치 및 그 제조방법을 위하여, 기판, 상기 기판 상에 위치하는 아일랜드 형상(isolated shpae)의 금속층, 상기 금속층을 덮는 버퍼층, 상기 버퍼층 상에 위치하며, 상기 금속층과 중첩하고, 제1채널영역과, 상기 제1채널영역의 일측에 위치한 제1소스영역과, 상기 제1채널영역의 타측에 위치한 제1드레인영역을 포함하는 제1반도체층, 상기 제1반도체층의 적어도 일부의 상면과 측면을 덮는 게이트절연층 및 상기 게이트절연층의 상면을 덮고, 상기 게이트절연층의 측면을 덮으며 상기 기판의 상면 방향으로 연장되는, 제1상부 게이트전극을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치 및 그 제조방법{Display apparatus and method of manufacturing the same}
본 발명의 실시예들은 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 제조공정을 단순화하고 제조 과정 또는 제조 이후 사용 과정에서의 불량 발생을 최소화할 수 있는 디스플레이 장치 및 그 제조방법에 관한 것이다.
디스플레이 장치들 중, 유기발광 디스플레이 장치는 시야각이 넓고 컨트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어 차세대 디스플레이 장치로서 주목을 받고 있다.
일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광소자들을 형성하고, 유기발광소자들이 스스로 빛을 발광하여 작동한다. 이러한 유기발광 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
한편, 이와 같은 디스플레이 장치는 구동을 위한 박막트랜지스터(Thin Film Transistor, TFT), 커패시터(Capacitor) 등을 포함한다. 여기서, 박막트랜지스터는 액티브영역, 소스영역 및 드레인영역을 포함하는 반도체층과, 게이트절연층에 의해 반도체층과 전기적으로 절연되는 게이트전극을 포함할 수 있다.
본 발명의 실시예들은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 제조공정을 단순화하고, 제조 과정 또는 제조 이후 사용 과정에서의 불량 발생을 최소화할 수 있는 디스플레이 장치 및 그 제조방법을 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판, 상기 기판 상에 위치하는 아일랜드 형상(isolated shpae)의 금속층, 상기 금속층을 덮는 버퍼층, 상기 버퍼층 상에 위치하며, 상기 금속층과 중첩하고, 제1채널영역과, 상기 제1채널영역의 일측에 위치한 제1소스영역과, 상기 제1채널영역의 타측에 위치한 제1드레인영역을 포함하는 제1반도체층, 상기 제1반도체층의 적어도 일부의 상면과 측면을 덮는 게이트절연층 및 상기 게이트절연층의 상면을 덮고, 상기 게이트절연층의 측면을 덮으며 상기 기판의 상면 방향으로 연장되는, 제1상부 게이트전극을 구비하는, 디스플레이 장치기 제공된다.
본 실시예에 따르면, 상기 제1반도체층과 중첩하는 금속층과 일체(一體)인 제1하부 게이트전극;을 더 구비할 수 있다.
본 실시예에 따르면, 상기 제1상부 게이트전극은 상기 제1하부 게이트전극의 상면과 접촉할 수 있다.
본 실시예에 따르면, 상기 제1상부 게이트전극은, 상기 제1반도체층과 중첩하는 버퍼층의 측면을 덮을 수 있다.
본 실시예에 따르면, 상기 제1상부 게이트전극으로 덮인 버퍼층의 측면과 상기 제1상부 게이트전극으로 덮인 게이트절연층의 측면은 단차를 형성하지 않을 수 있다.
본 실시예에 따르면, 상기 제1반도체층의 적어도 일부는 상기 제1채널영역을 포함할 수 있다.
본 실시예에 따르면, 상기 버퍼층 상에 위치하며, 상기 금속층과 중첩하고, 제2채널영역과, 상기 제2채널영역의 일측에 위치한 제2소스영역과, 상기 제2채널영역의 타측에 위치한 제2드레인영역을 포함하는 제2반도체층을 더 구비할 수 있다.
본 실시예에 따르면, 상기 버퍼층은, 상기 제1반도체층과 상기 제2반도체층 중 적어도 하나와 중첩하는 제1버퍼층 및 상기 제1버퍼층을 덮는 제2버퍼층을 포함할 수 있다.
본 실시예에 따르면, 상기 제1버퍼층의 수소 함량은 상기 제2버퍼층의 수소 함량보다 높을 수 있다.
본 실시예에 따르면, 상기 제1버퍼층은 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함하고, 상기 제2버퍼층은 실리콘옥사이드를 포함할 수 있다.
본 발명의 다른 관점에 따르면, 기판 상에 아일랜드 형상(isolated shape)의 금속층을 형성하는 단계, 상기 금속층을 덮는 버퍼층을 형성하는 단계, 상기 버퍼층 상에, 상기 금속층과 중첩하고, 제1채널영역과, 상기 제1채널영역의 일측에 위치한 제1소스영역과, 상기 제1채널영역의 타측에 위치한 제1드레인영역을 포함하는 제1반도체층을 형성하는 단계, 상기 제1반도체층의 적어도 일부의 상면과 측면을 덮는 게이트절연층을 형성하는 단계 및 상기 게이트절연층의 상면을 덮고, 상기 게이트절연층의 측면을 덮으며 상기 기판의 상면 방향으로 연장되는, 제1상부 게이트전극을 형성하는 단계를 포함하는, 디스플레이 장치 제조방법이 제공된다.
본 실시예에 따르면, 상기 제1반도체층과 중첩하는 금속층은 제1하부 게이트전극과 일체(一體)일 수 있다.
본 실시예에 따르면, 상기 제1상부 게이트전극은 상기 제1하부 게이트전극의 상면과 접촉할 수 있다.
본 실시예에 따르면, 상기 제1상부 게이트전극은, 상기 제1반도체층과 중첩하는 버퍼층의 측면을 덮을 수 있다.
본 실시예에 따르면, 상기 제1상부 게이트전극으로 덮인 버퍼층의 측면과 상기 제1상부 게이트전극으로 덮인 게이트절연층의 측면은 단차를 형성하지 않을 수 있다.
본 실시예에 따르면, 상기 제1반도체층의 적어도 일부는 상기 제1채널영역을 포함할 수 있다.
본 실시예에 따르면, 상기 버퍼층 상에, 제2채널영역과, 상기 제2채널영역의 일측에 위치한 제2소스영역과, 상기 제2채널영역의 타측에 위치한 제2드레인영역을 포함하는 제2반도체층을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 따르면, 상기 버퍼층은, 상기 제1반도체층과 상기 제2반도체층 중 적어도 하나와 중첩하는 제1버퍼층 및 상기 제1버퍼층을 덮는 제2버퍼층을 포함할 수 있다.
본 실시예에 따르면, 상기 제1버퍼층의 수소 함량은 상기 제2버퍼층의 수소 함량보다 높을 수 있다.
본 실시예에 따르면, 상기 제1버퍼층은 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함하고, 상기 제2버퍼층은 실리콘옥사이드를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 제조공정을 단순화하고 제조 과정 또는 제조 이후 사용 과정에서의 불량 발생을 최소화할 수 있는 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 평면도다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 디스플레이 장치가 구비하는 어느 하나의 박막트랜지스터를 개략적으로 도시하는 단면도들이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 디스플레이 장치 제조방법의 일부를 순차적으로 도시하는 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 평면도다.
본 발명의 일 실시예에 따른 디스플레이 장치는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 또한, 일 실시예에 따른 디스플레이 장치는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다.
도 1에서는 디스플레이 장치는 플랫(flat)한 형태의 평판 디스플레이 장치를 도시하고 있으나, 유연성이 있어 쉽게 구부러지거나 접히거나 말릴 수 있는 플렉시블(flexible) 디스플레이 장치일 수 있다. 예를 들어, 디스플레이 장치는 접고 펼 수 있는 폴더블(foldable) 디스플레이 장치, 표시면이 구부러진 커브드(curved) 디스플레이 장치, 표시면 이외의 영역이 구부러진 벤디드(bended) 디스플레이 장치, 말거나 펼 수 있는 롤러블(rollable) 디스플레이 장치 및 연신 가능한 스트레처블(stretchable) 디스플레이 장치 등일 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치는 빛을 방출하는 표시영역(DA)과 빛을 방출하지 않는 주변영역(PA)을 갖는다. 주변영역(PA)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 기판은 표시영역(DA)에 해당하는 제1영역과 주변영역(PA)에 해당하는 제2영역을 구비할 수 있으며, 기판의 제1영역에는 화소회로들 및 화소회로들에 각각 전기적으로 연결된 표시소자들이 배치될 수 있다. 또한, 주변영역(PA)은 적어도 일측에 패드영역(미도시)을 포함할 수 있다.
도 1에서는 평면상 직사각형 형태인 표시영역(DA)을 갖는 디스플레이 장치를 도시하고 있다. 도 1에 도시된 바와 같이, 표시영역(DA)은 제1방향(x방향)의 단변과 제2방향(y방향)의 장변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1방향(x방향)의 단변과 제2방향(y방향)의 장변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 하지만, 표시영역(DA)의 평면 형태는 상술한 예시로 한정되지 않고, 다른 다각형, 타원형 또는 비정형 형상 등을 가질 수 있다.
일 실시예로, 디스플레이 장치는 디스플레이 패널의 일측에 위치한 컴포넌트(component)(미도시)를 포함할 수 있다. 컴포넌트는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등일 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 만일 기판(100)이 플렉서블 또는 벤더블 특성을 갖는다면, 기판(100)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
기판(100) 상에는 버퍼층(101)이 위치할 수 있다. 버퍼층(101)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 또한, 버퍼층(101)은 표시영역 및 비표시영역에 연장되어 형성될 수 있다. 이러한 버퍼층(101)은 기판(100)의 상면의 평활성을 높이거나, 기판(100)의 외측 등으로부터의 불순물 또는 습기가 반도체층으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다.
표시영역에서 버퍼층(101) 상에는 화소회로가 위치할 수 있다. 일 실시예로, 표시영역에 위치하는 화소들 각각이 구비하는 화소회로는 복수의 박막트랜지스터들 및 스토리지 커패시터(Cst)를 포함할 수 있다. 화소들 각각이 구비하는 박막트랜지스터들의 개수에는 제한이 없으며 2개 내지 7개 등 다양하게 변형될 수 있다. 또한, 화소들 각각은 필요에 따라 커패시터를 더 포함할 수 있음은 물론이다.
한편, 일 실시예로, 기판(100) 상에는 금속층(104)이 위치할 수 있다. 이때, 버퍼층(101)은 금속층(104)의 적어도 일부를 덮으며 기판(100) 상에 위치할 수 있다. 금속층(104)은 박막트랜지스터들에 대응하여 아일랜드 형상(Isolated shape)으로 위치할 수 있다. 또한, 금속층(104)은 박막트랜지스터의 반도체층과 중첩한다. 도 2에는 금속층(104)의 폭이 반도체층의 폭보다 넓게 도시되어 있으나, 금속층(104)의 폭이 반도체층의 폭보다 좁게 형성되는 것도 가능하다. 예컨대, 금속층(104)은 반도체층의 채널영역의 폭 이상의 폭을 갖도록 형성될 수 있다.
이러한 금속층(104)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다. 금속층(104)은 전술한 물질의 단일층 또는 다층으로 구비될 수 있다. 또한, 금속층(104)은 후술하는 게이트전극과 동일한 물질을 포함하는 것도 가능하다. 예컨대, 금속층(104)은 Mo층과 Al층을 포함하거나, Mo/Al/Mo의 다층구조를 가질 수 있다.
박막트랜지스터들 각각은 반도체층, 게이트전극, 소스전극 및 드레인전극을 포함할 수 있다. 구체적으로, 도 2에 도시된 바와 같이, 제1박막트랜지스터(T1)는 제1반도체층(A1), 제1상부 게이트전극(G1), 제1소스전극(S1) 및 제1드레인전극(D1)을 포함하고, 제2박막트랜지스터(T2) 제2반도체층(A2), 제2상부 게이트전극(G2), 제2소스전극(S2), 제2드레인전극(D2)을 포함할 수 있다. 이때, 제1박막트랜지스터(T1)는 표시소자(200)와 연결되어 표시소자(200)를 구동하는 구동 박막트랜지스터로 기능할 수 있다. 제2박막트랜지스터(T2)는 데이터선(미도시)과 연결되어 스위칭 박막트랜지스터로 기능할 수 있다. 이하, 본 발명의 일 실시예에 따른 디스플레이 장치가 구비하는 세부 구성들을 설명하되, 이는 디스플레이 장치가 구비하는 복수의 박막트랜지스터들 중 적어도 하나에 동일하게 적용될 수 있다.
반도체층은 버퍼층(101) 상에 위치할 수 있다. 반도체층은 채널영역과, 채널영역의 양 옆에 불순물이 도핑된 소스영역 및 드레인영역을 포함할 수 있다. 이때, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 이러한 반도체층은 비정질 실리콘 또는 폴리 실리콘을 포함할 수 있다. 구체적인 예로, 반도체층은 인듐(In), 갈륨(Ga), 스탄눔(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 또한, 반도체층은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 또한, 반도체층은 ZnO에 인듐(In), 갈륨(Ga), 스탄눔(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다.
상부 게이트전극은 반도체층과 적어도 일부가 중첩되도록 반도체층 상부에 위치한다. 이러한 상부 게이트전극은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함할 수 있으며 다양한 층상구조를 가질 수 있다. 예컨대, 상부 게이트전극은 Mo층과 Al층을 포함하거나, Mo/Al/Mo의 다층구조를 가질 수 있다. 또한, 선택적 실시예들에서 상부 게이트전극은 금속 물질을 덮는 ITO층을 포함하는 다층구조를 가질 수 있다.
소스전극 및 드레인전극 역시 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함하며 다양한 층상구조를 가질 수 있다. 예컨대, 소스전극 및 드레인전극은 Ti층과 Al층을 포함하거나, Ti/Al/Ti의 다층구조를 가질 수 있다. 소스전극 및 드레인전극은 컨택홀을 통해서 반도체층의 소스영역 또는 드레인영역에 접속될 수 있다. 또한, 선택적 실시예들에서 소스전극 및 드레인전극은 금속 물질을 덮는 ITO층을 포함하는 다층구조를 가질 수 있다.
한편, 반도체층과 상부 게이트전극 간의 절연성을 확보하기 위해, 제1게이트절연층(105)이 반도체층과 상부 게이트전극 사이에 개재될 수 있다. 즉, 제1게이트절연층(105)은 기판(100) 상에 위치하고, 상부 게이트전극 하부에 위치하며, 반도체층을 덮을 수 있다. 이러한 제1게이트절연층(105)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 절연층일 수 있다.
제1게이트절연층(105) 상에는 제2게이트절연층(107)이 상부 게이트전극을 덮으며 위치할 수 있다. 또한, 제2게이트절연층(107) 상에는 소스전극 및 드레인전극이 위치할 수 있다. 이러한 제2게이트절연층(107)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 절연층일 수 있다.
제2게이트절연층(107) 상에는 보호층(미도시)이 소스전극 및 드레인전극을 덮으며 위치할 수 있다. 이러한 보호층은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 절연층일 수 있다.
한편, 이와 같이 무기물을 포함하는 절연층들(105, 107, 보호층 등)은 CVD(Chemical vapor deposition) 또는 ALD(Atomic layer deposition) 등을 통해 형성될 수 있으나 이에 한정되는 것은 아니다.
소스전극 및 드레인전극 상에는 유기절연층(109)이 위치할 수 있다. 유기절연층(109)은 표시영역과 표시영역 외측의 주변영역에 걸쳐 기판(100) 상부에 배치될 수 있다. 유기절연층(109)은 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 유기절연층(109)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한 유기절연층(109)은 HMDSO(Hexamethyldisiloxane), BCB(Benzocyclobutene), 폴리이미드(polyimide), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
기판(100)의 표시영역에 있어서, 유기절연층(109) 상에는 표시소자(200)가 위치한다. 일 실시예로, 표시소자(200)는 유기발광 다이오드(OLED; Organic light-emitting diode)일 수 있다. 표시소자(200)는 화소전극(210), 대향전극(230) 및 이들 사이에 개재되며 발광층(EML; Emission Layer)을 포함하는 중간층(220)을 가질 수 있다.
화소전극(210)은 유기절연층(109) 등에 형성된 컨택홀을 통해 소스전극 및 드레인전극 중 어느 하나와 컨택하여 박막트랜지스터와 전기적으로 연결된다. 이러한 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 또한, 화소전극(210)은 ITO층들과 그 사이에 금속층이 개재된 적층구조를 가질 수 있다. 예컨대, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
유기절연층(109) 상부에는 표시영역과 주변영역에 걸쳐서 화소정의막(110)이 위치할 수 있다. 화소정의막(110)은 각 화소들에 대응하는 개구를 가짐으로써 화소(또는 발광영역)를 정의하는 역할을 할 수 있다. 이때, 개구는 화소전극(210)의 중앙부의 적어도 일부가 노출되도록 형성된다.
또한, 화소정의막(110)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)과의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 이와 같은 화소정의막(110)은 폴리아마이드(Polyamide), 폴리이미드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질을 포함할 수 있으며, 스핀 코팅 등의 방법으로 형성될 수 있다.
표시소자(200)의 중간층(220)은 발광층을 포함할 수 있다. 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물을 포함하는 유기발광층일 수 있다. 예컨대, 발광층은 유기발광층으로서, 구리 프탈로시아닌(CuPc: copper phthalocyanine), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3), PPV(Poly-Phenylenevinylene)계 물질, 또는 폴리플루오렌(Polyfluorene)계 물질을 포함할 수 있다. 이러한 유기발광층은 진공증착의 방법 또는 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있으나 이에 한정되는 것은 아니다.
발광층의 아래 및 위에는, 정공주입층(HIL: Hole Injection Layer), 정공수송층(HTL: Hole Transport Layer), 전자수송층(ETL: Electron Transport Layer), 전자주입층(EIL: Electron Injection Layer) 등과 같은 기능층이 선택적으로 더 위치할 수 있다. 즉, 중간층(220)은 유기 발광층 및/또는 하나 이상의 기능층을 포함할 수 있으며, 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다.
이러한 중간층(220)은 스크린 인쇄, 잉크젯 인쇄방법, 증착법 또는 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있으나 이에 한정되는 것은 아니다.
중간층(220)은 도 2에 도시된 바와 같이 화소들 각각에 대응하도록 패터닝된 층을 포함할 수 있으나, 복수의 화소들에 걸쳐서 일체(一體)인 층을 포함할 수도 있으며 다양한 변형이 가능하다.
대향전극(230)은 표시영역 상부에 위치한다. 대향전극(230)은 표시영역의 전면을 덮도록 일체(一體)의 층을 포함하며 표시영역 상부에 배치될 수 있다. 즉, 대향전극(230)은 복수개의 화소들에 있어서 일체로 형성되어 복수개의 화소전극(210)들에 대응할 수 있다. 이때, 대향전극(230)은 표시영역을 덮되, 표시영역 외측의 주변영역의 일부에까지 연장되어 형성될 수 있다. 한편, 대향전극(230)이 복수개의 화소전극(210)들 각각에 대응하도록 패터닝되어 형성되는 것도 가능하다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 또한, 금속 박막 외에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막을 더 포함할 수 있다.
이러한 표시소자(200)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(300)이 이러한 표시소자(200)를 덮어 이들을 보호하도록 할 수 있다. 봉지층(300)은 표시영역을 덮으며 표시영역 외측까지 연장될 수 있다. 이러한 봉지층(300)은 도 2에 도시된 것과 같이 제1무기봉지층(310), 유기봉지층(320) 및 제2무기봉지층(330)을 포함할 수 있다.
제1무기봉지층(310)은 대향전극(230)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 물론 필요에 따라 제1무기봉지층(310)과 대향전극(230) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 이러한 제1무기봉지층(310)은 그 하부의 구조물을 따라 형성되기에, 그 상면이 평탄하지 않게 된다.
유기봉지층(320)은 이러한 제1무기봉지층(310)을 덮는데, 제1무기봉지층(310)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 구체적으로, 유기봉지층(320)은 표시영역에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다. 이러한 유기봉지층(320)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다.
제2무기봉지층(330)은 유기봉지층(320)을 덮으며, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 이러한 제2무기봉지층(330)은 표시영역(DA) 외측에 위치한 그 자장자리에서 제1무기봉지층(310)과 컨택함으로써, 유기봉지층(320)이 외부로 노출되지 않도록 할 수 있다.
이와 같이 봉지층은 제1무기봉지층(310), 유기봉지층(320) 및 제2무기봉지층(330)을 포함하는 바, 이와 같은 다층 구조를 통해 봉지층(300) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(310)과 유기봉지층(320) 사이에서 또는 유기봉지층(320)과 제2무기봉지층(330) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 표시영역으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
봉지층(300) 상부에는 터치스크린층, 편광필름 등 다양한 기능층(미도시)이 더 포함될 수 있다. 또한, 대향전극(230)과 봉지층(300) 사이에는 광효율을 향상시키기 위한 캡핑층(capping layer, 미도시)이 더 포함될 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 디스플레이 장치가 구비하는 어느 하나의 박막트랜지스터를 개략적으로 도시하는 단면도들이다. 도 3은 어느 하나의 박막트랜지스터에 대하여 제1방향으로 취한 단면도이고, 도 4는 도 3의 박막트랜지스터에 대하여 제1방향과 수직인 제2방향으로 취한 단면도이다.
참고로 도 3 및 도 4에는 편의상 제2박막트랜지스터(T2)를 예시적으로 도시하고 있으나, 이하 설명하는 내용들은 디스플레이 장치가 구비하는 박막트랜지스터들 중 어느 하나의 박막트랜지스터에 동일하게 적용될 수 있다. 또한, 도면 상 동일한 부재번호는 동일한 구성 요소를 나타내는 바, 전술한 내용과 중복되는 내용에 대한 설명은 생략한다.
도 3에 도시된 바와 같이, 제2반도체층(A2)은 제2채널영역(A2-1)과, 제2채널영역(A2-1)의 일측에 위치한 제2소스영역(A2-2)과, 제2채널영역(A2-1)의 타측에 위치한 제2드레인영역(A2-3)을 포함할 수 있다. 이때, 제2소스영역(A2-2) 및 제2드레인영역(A2-3)은 불순물이 도핑된 영역으로 이해될 수 있으며, 서로 뒤바뀔 수 있다.
한편, 본 발명의 일 실시예에 따른 디스플레이 장치가 구비하는 어느 하나의 박막트랜지스터는 더블 게이트 구조를 가질 수 있다. 즉, 박막트랜지스터는 상부 게이트전극과 하부 게이트전극을 가질 수 있다. 상부 게이트전극과 하부 게이트전극은 전기적으로 연결됨으로써 반도체층에 걸리는 전압을 보다 안정적으로 제어할 수 있다.
일 실시예로, 박막트랜지스터는 금속층(104)을 하부 게이트전극으로 활용할 수 있다. 구체적인 예로, 도 3 및 도 4에 도시된 바와 같이, 제2박막트랜지스터(T2)는 제2반도체층(A2) 상부에 위치하며 제2채널영역(A2-1)과 중첩하는 제2상부 게이트전극(G2) 및 제2반도체층(A2)과 기판(100) 사이에 개재되며 제2반도체층(A2)의 적어도 일부와 중첩하는 금속층(104)과 일체(一體)인 제2하부 게이트전극을 가질 수 있다. 즉, 제2반도체층(A2)과 중첩하는 금속층(104)은 제2박막트랜지스터(T2)의 제2하부 게이트전극의 기능을 수행할 수 있다.
이와 마찬가지로 제1박막트랜지스터(T1)는 제1반도체층(A1) 상부에 위치하며 제1채널영역과 중첩하는 제1상부 게이트전극(G1) 및 제1반도체층(A1)과 기판(100) 사이에 개재되며 제1반도체층(A1)의 적어도 일부와 중첩하는 제1하부 게이트전극을 가질 수 있다. 이때, 제1반도체층(A1)과 중첩하는 금속층(104)은 제1박막트랜지스터(T1)의 제1하부 게이트전극과 일체일 수 있다.
한편, 도 4에 도시된 바와 같이, 제1게이트절연층(105)은 박막트랜지스터의 반도체층의 적어도 일부의 상면과 측면을 덮을 수 있다. 이때, "반도체층의 적어도 일부"는 반도체층이 갖는 채널영역, 소스영역 및/또는 드레인영역의 적어도 일부를 의미한다. 예컨대, 반도체층의 적어도 일부는 채널영역을 포함할 수 있다.
구체적으로, 제1게이트절연층(105)은 박막트랜지스터의 반도체층의 적어도 일부(예컨대, 채널영역)의 상면을 덮고, 측면을 따라 기판(100)의 상면 방향으로 연장될 수 있다. 즉, 반도체층의 적어도 일부는 버퍼층(101)과 제1게이트절연층(105)으로 둘러싸여 밀폐될 수 있다.
또한, 박막트랜지스터의 상부 게이트전극은 반도체층을 덮는 제1게이트절연층(105)의 상면과 측면을 덮을 수 있다. 구체적으로, 상부 게이트전극은 반도체층을 덮고 있는 제1게이트절연층(105)의 상면을 덮고, 제1게이트절연층(105)의 측면을 덮으며 기판(100)의 상면 방향으로 연장될 수 있다. 이뿐만 아니라, 상부 게이트전극은 제1게이트절연층(105) 하부에 위치하는 버퍼층(101)의 측면을 덮으며 기판(100)의 상면 방향으로 연장될 수 있다. 즉, 상부 게이트전극은 제1게이트절연층(105)의 상면을 덮고, 제1게이트절연층(105)의 상면으로부터 기판(100)의 상면 방향으로 연장되며 제1게이트절연층(105)의 측면과 버퍼층(101)의 측면을 연속적으로 덮을 수 있다. 또한, 상부 게이트전극은 하부 게이트전극 기능을 수행하는 금속층(104)의 상면까지 연장되어 금속층(104)의 상면에 접촉할 수 있다.
이와 같이 제1게이트절연층(105) 및 상부 게이트전극이 반도체층의 채널영역을 둘러싸며 위치함으로써, 디스플레이 장치의 제조 과정 또는 제조 이후 사용 과정에서 반도체층의 누설 전류(leakage current)와 같은 불량을 방지 또는 최소화하여 신뢰성을 개선할 수 있다.
한편, 일 실시예로, 상부 게이트전극으로 덮인 버퍼층(101)의 측면과 상부 게이트 전극으로 덮인 제1게이트절연층(105)의 측면은 단차를 형성하지 않을 수 있다. 이를 위해 버퍼층(101)의 일측면과 제1게이트절연층(105)의 일측면은 하나의 공정에서 일괄적으로 식각되어 형성될 수 있다. 이에 대한 상세한 설명은 도 5 내지 도 9를 참조하여 후술한다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 디스플레이 장치 제조방법의 일부를 순차적으로 도시하는 단면도들이다. 도 5 내지 도 9는 도 4와 동일한 방향(제2방향)으로 취한 단면도들로 이해될 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치 제조방법은, 기판(100) 상에 금속층(104)을 형성하는 단계, 금속층(104)을 덮는 버퍼층(101)을 형성하는 단계, 버퍼층(101) 상에 금속층(104)과 중첩하도록 반도체층을 형성하는 단계, 반도체층 상에 제1게이트절연층(105)을 형성하는 단계 및 제1게이트절연층(105) 상에 상부 게이트전극을 형성하는 단계를 포함할 수 있다.
먼저, 기판(100) 상에 아일랜드 형상(isolated shape)을 갖는 금속층(104)을 형성한다. 일 실시예로, 금속층(104)은 박막트랜지스터들의 반도체층들이 배치될 위치에 대응하여 아일랜드 형상으로 위치하도록 패터닝될 수 있다. 이를 통해 금속층(104)은 금속층(104) 상부에 금속층(104)과 중첩하도록 배치되는 반도체층들을 외광으로부터 보호할 수 있다. 또한, 전술한 바와 같이 금속층(104)은 금속층(104)과 중첩하는 반도체층을 갖는 박막트랜지스터의 하부 게이트전극의 기능을 수행할 수 있다.
한편, 금속층(104)의 크기에는 제한이 없다. 예컨대, 도 3과 동일한 제1방향으로 취한 단면도 상에서, 금속층(104)의 폭이 반도체층의 폭 이상이거나, 금속층(104)의 폭이 반도체층의 폭 미만으로 형성되어 반도체층의 적어도 일부(예컨대, 채널영역)과 중첩할 수 있다. 또한, 도 4와 동일한 제2방향으로 취한 단면도 상에서, 금속층(104)의 폭이 반도체층의 적어도 일부(예컨대, 채널영역)의 폭 이상이거나, 상기 반도체층의 적어도 일부와 중첩하는 버퍼층(101)의 폭 또는 상기 반도체층의 적어도 일부를 둘러싸는 제1게이트절연층(105)의 폭 이상일 수 있다.
이어서 기판(100) 전면에 대하여 버퍼층(101)을 형성한다. 버퍼층(101)은 금속층(104)을 덮으며, 금속층(104)은 기판(100)과 버퍼층(101) 사이에 개재된다. 도 5에는 버퍼층(101)이 단일층을 갖는 경우를 도시하고 있으나, 버퍼층(101)은 다층구조를 가질 수 있다. 버퍼층(101)의 다층구조에 대한 상세한 설명은 도 10 내지 도 12를 참조하여 후술한다.
이어서 도 5 및 도 6에 도시된 바와 같이, 버퍼층(101) 상에 기판(100) 전면에 대하여 반도체층 물질을 형성한 후 반도체층으로 패터닝한다.
도 5 및 도 6에는 제2방향으로 취한 단면도 상의 반도체층의 일부가 도시되어 있다. 이때, 도 5 및 도 6에 도시된 반도체층의 일부는 채널영역일 수 있다. 즉, 반도체층은 제1방향을 따라 형성된 채널영역, 소스영역 및 드레인영역을 가지며, 도 5 및 도 6은 반도체층의 채널영역을 지나도록 제2방향을 따라 취한 단면도로 이해될 수 있다.
이어서 도 7에 도시된 바와 같이, 기판(100) 전면에 대하여 제1게이트절연층(105)을 형성한다. 제1게이트절연층(105)은 반도체층을 덮으며 버퍼층(101) 상에 위치한다.
이어서 제1게이트절연층(105)을 패터닝한다. 제1게이트절연층(105)은 제2방향으로 취한 단면도 상에서 반도체층의 상면과 측면을 덮도록 패터닝된다. 구체적으로, 제1방향으로 연장되는 반도체층의 적어도 일부(예컨대, 채널영역)의 상면을 덮고, 반도체층의 적어도 일부의 측면을 따라 버퍼층(101)의 상면까지 연장된다.
일 실시예로, 도 8에 도시된 바와 같이, 버퍼층(101) 및 제1게이트절연층(105)은 동일한 공정에서 동시에 패터닝될 수 있다. 즉, 버퍼층(101) 및 제1게이트절연층(105)은 하나의 마스크 공정을 통해 패터닝될 수 있다. 이때, 마스크는 하나 이상의 개구(개방된 영역)를 갖는 프레임과 패턴을 따라 하나 이상의 개구부가 형성된 마스크를 포함하는 마스크 조립체를 의미할 수 있다. 이에 따라 버퍼층(101) 및 제1게이트절연층(105)은 일괄 식각되어 제2방향으로 취한 단면도 상에서 동일한 패턴으로 형성되며, 버퍼층(101)의 측면과 제1게이트절연층(105)의 측면은 단차를 형성하지 않을 수 있다.
한편, 버퍼층(101) 및 제1게이트절연층(105)은 제1방향으로 취한 단면도 상에서는 상이한 패턴을 가질 수 있다. 도 2 및 도 3을 참조하면, 제1게이트절연층(105)은 제1방향으로 취한 단면도 상에서 채널영역과 대응하여 양 끝단이 단절된 형상을 가진다. 반면에, 버퍼층(101)은 제1방향을 따라 기판(100)을 전반적으로 덮으며 제1방향을 따라 연장될 수 있다.
이와 같이 버퍼층(101) 및 제1게이트절연층(105)이 동일한 공정에서 패터닝됨에도 불구하고 일부 영역에서 상이한 패턴을 갖도록 하기 위하여, 전투과영역, 반투과영역 및 비투과영역을 포함하는 하프톤 마스크(Half tone mask) 공정을 적용할 수 있다.
예컨대, 버퍼층(101) 및 제1게이트절연층(105)을 형성하는 공정에 적용되는 하프톤 마스크는, 제1방향으로는 전투과영역, 반투과영역 및 비투과영역을 포함하여 버퍼층(101) 및 제1게이트절연층(105)이 일부 영역에서 서로 상이한 패턴을 갖도록 패터닝하고, 제2방향으로는 전투과영역 및 비투과영역을 포함하여 버퍼층(101) 및 제1게이트절연층(105)이 동일한 패턴을 갖도록 패터닝할 수 있다.
이어서 도 9에 도시된 바와 같이, 상부 게이트전극(G2)을 형성한다. 상부 게이트전극(G2)은 반도체층을 덮고 있는 제1게이트절연층(105)의 상면을 덮고, 제1게이트절연층(105)의 측면 및 버퍼층(101)의 측면을 덮으며 기판(100)의 상면 방향으로 연장될 수 있다. 상부 게이트전극(G2)은 금속층(104)의 상면까지 연장되어 금속층(104)의 상면과 접촉할 수 있다. 이를 통해 더블 게이트 구조를 갖는 박막트랜지스터가 별도의 연결 구성을 구비하지 않더라도 상부 게이트전극(G2)이 금속층(104)과 일체인 하부 게이트전극과 전기적으로 연결될 수 있다.
이어서 상부 게이트전극(G2) 상에 제2게이트절연층(107), 유기절연층(109), 표시소자(200), 화소정의막(110), 봉지층(300) 등을 순차적으로 형성한다.
도 10은 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
본 실시예에 의하면, 디스플레이 장치가 구비하는 버퍼층(101)은 제1버퍼층(102)과 제2버퍼층(103)이 적층된 구조를 가질 수 있다. 예컨대, 도 10에 도시된 바와 같이, 금속층(104) 상에 제1버퍼층(102)이 위치하고, 제1버퍼층(102) 상에 제2버퍼층(103)이 위치할 수 있다.
이때, 제1버퍼층(102)과 제2버퍼층(103)은 서로 상이한 물질을 포함할 수 있다. 예컨대, 제1버퍼층(102)은 실리콘나이트라이드와 같은 실리콘 질화물를 포함하고, 제2버퍼층(103)은 실리콘옥사이드 또는 실리콘옥시나이트라이드와 같은 실리콘 산화물을 포함할 수 있다. 실리콘 질화물은 실리콘 산화물과 대비하여 더 높은 수소 함량을 갖는다. 따라서, 제1버퍼층(102)의 수소 함량은 제2버퍼층(103)의 수소 함량보다 높을 수 있다.
이처럼, 제1버퍼층(102)이 수소 함량이 높은 실리콘 질화물을 포함할 경우, 버퍼층(101) 상에 배치되는 반도체층에 존재하는 결함들에 수소가 채워짐으로써 반도체층의 결함들로 인하여 전자 이동이 방해되는 것을 방지 또는 최소화할 수 있다. 따라서, 반도체층의 캐리어 모빌리티를 향상시키고 박막트랜지스터의 전기적 특성 및 신뢰성을 향상시킬 수 있다. 또한, 반도체층은 실리콘 물질을 포함할 수 있는데, 이 경우 실리콘을 포함하는 반도체층과 실리콘 산화물을 함유하는 제2버퍼층(103) 간의 계면 접합 특성이 향상되어 박막트랜지스터의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이고, 도 12는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 11 및 도 12에 도시된 바와 같이, 제1방향으로 취한 단면도 상에서, 제1버퍼층(102)은 박막트랜지스터들의 반도체층들 각각에 대응하여 패터닝될 수 있고, 제2버퍼층(103)은 복수의 반도체층들에 걸쳐서 연장되도록 형성될 수 있다. 또한, 도 11처럼 디스플레이 장치가 구비하는 복수의 반도체층들 전부의 하부에 제1버퍼층(102)이 위치하거나, 도 12처럼 디스플레이 장치가 구비하는 복수의 반도체층들 중 일부의 하부에만 제1버퍼층(102)이 위치할 수 있다.
한편, 도 12처럼 복수의 반도체층들 중 일부의 하부에만 선택적으로 제1버퍼층(102)이 위치하도록 하기 위해서는 하프톤 마스크 공정이 적용될 수 있다.
먼저 기판(100) 전면에 대하여 금속층 물질과 제1버퍼층 물질을 순차적으로 형성한다.
이어서 제1버퍼층 물질 상에 감광막을 형성한다. 이때, 감광막은 빛을 조사하면 화학 변화를 일으키는 재료(포토레지스트)를 포함할 수 있다. 예컨대, 감광막은 네가티브형(Negative type) 포토레지스트로서 방향족 비스아지드(Bis-azide), 메타크릴산 에스텔(Methacrylic acid ester), 계피산 에스텔 등을 포함할 수 있고, 포지티브형(Positive type) 포토레지스트로서 폴리메타크릴산 메틸, 나프트키논디아지드, 폴리브텐-1-슬폰 등을 포함할 수 있으나, 상술한 예시로 한정되는 것은 아니다.
이어서 하프톤 마스크 공정을 통해 감광막 패턴을 형성한다. 하프톤 마스크의 전투과영역과 중첩하는 영역은 감광막이 전부 제거된 비코팅영역이 되고, 하프톤 마스크의 반투과영역과 중첩하는 영역은 감광막의 일부만 제거된 반코팅영역이 되고, 하프톤 마스크의 비투과영역과 중첩하는 영역은 감광막이 제거되지 않은 전코팅영역이 된다. 비코팅영역에서는 금속층 물질과 제1버퍼층 물질이 전부 제거된다. 이어서 반코팅영역에 형성된 감광막이 제거하면 전코팅영역에 형성된 감광막은 일부만 제거되고 잔존하게 된다. 이 상태에서 식각 공정을 수행하면, 제1버퍼층(102)을 형성하고자 하는 영역은 감광막의 일부가 잔존하므로 제1버퍼층 물질이 제거되지 않고, 제1버퍼층(102)을 형성하지 않고자 하는 영역은 감광막이 존재하지 않으므로 제1버퍼층 물질이 제거된다. 이를 통해 반도체층들의 일부에만 중첩하도록 패터닝된 제1버퍼층(102)을 형성할 수 있다.
이어서 도 5 내지 도 9를 참조하여 전술한 제조 공정을 수행한다.
한편, 도 11 및 도 12에는 편의상 2개의 박막트랜지스터들(T1, T2)만 도시되어 있으나 디스플레이 장치는 3개 이상의 박막트랜지스터들을 구비할 수 있으며, 상술한 내용들은 그 중 일부 또는 전부에 적용될 수 있음은 물론이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
100 : 기판
101 : 버퍼층
102 : 제1버퍼층
103 : 제2버퍼층
104 : 금속층
105 : 제1게이트절연층
107 : 제2게이트절연층
109 : 유기절연층
110 : 화소정의막
200 : 표시소자
210 : 화소전극
220 : 중간층
230 : 대향전극
300 : 봉지층
310 : 제1무기봉지층
320 : 유기봉지층
330 : 제2무기봉지층

Claims (20)

  1. 기판;
    상기 기판 상에 위치하는 아일랜드 형상(isolated shpae)의 금속층;
    상기 금속층을 덮는 버퍼층;
    상기 버퍼층 상에 위치하며, 상기 금속층과 중첩하고, 제1채널영역과, 상기 제1채널영역의 일측에 위치한 제1소스영역과, 상기 제1채널영역의 타측에 위치한 제1드레인영역을 포함하는 제1반도체층;
    상기 제1반도체층의 적어도 일부의 상면과 측면을 덮는 게이트절연층; 및
    상기 게이트절연층의 상면을 덮고, 상기 게이트절연층의 측면을 덮으며 상기 기판의 상면 방향으로 연장되는, 제1상부 게이트전극;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1반도체층과 중첩하는 금속층과 일체(一體)인 제1하부 게이트전극;을 더 구비하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1상부 게이트전극은 상기 제1하부 게이트전극의 상면과 접촉하는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1상부 게이트전극은, 상기 제1반도체층과 중첩하는 버퍼층의 측면을 덮는, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1상부 게이트전극으로 덮인 버퍼층의 측면과 상기 제1상부 게이트전극으로 덮인 게이트절연층의 측면은 단차를 형성하지 않는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1반도체층의 적어도 일부는 상기 제1채널영역을 포함하는, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 버퍼층 상에 위치하며, 상기 금속층과 중첩하고, 제2채널영역과, 상기 제2채널영역의 일측에 위치한 제2소스영역과, 상기 제2채널영역의 타측에 위치한 제2드레인영역을 포함하는 제2반도체층;을 더 구비하는, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 버퍼층은,
    상기 제1반도체층과 상기 제2반도체층 중 적어도 하나와 중첩하는 제1버퍼층 및 상기 제1버퍼층을 덮는 제2버퍼층을 포함하는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 제1버퍼층의 수소 함량은 상기 제2버퍼층의 수소 함량보다 높은, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제1버퍼층은 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함하고,
    상기 제2버퍼층은 실리콘옥사이드를 포함하는, 디스플레이 장치.
  11. 기판 상에 아일랜드 형상(isolated shape)의 금속층을 형성하는 단계;
    상기 금속층을 덮는 버퍼층을 형성하는 단계;
    상기 버퍼층 상에, 상기 금속층과 중첩하고, 제1채널영역과, 상기 제1채널영역의 일측에 위치한 제1소스영역과, 상기 제1채널영역의 타측에 위치한 제1드레인영역을 포함하는 제1반도체층을 형성하는 단계;
    상기 제1반도체층의 적어도 일부의 상면과 측면을 덮는 게이트절연층을 형성하는 단계; 및
    상기 게이트절연층의 상면을 덮고, 상기 게이트절연층의 측면을 덮으며 상기 기판의 상면 방향으로 연장되는, 제1상부 게이트전극을 형성하는 단계;
    를 포함하는, 디스플레이 장치 제조방법.
  12. 제11항에 있어서,
    상기 제1반도체층과 중첩하는 금속층은 제1하부 게이트전극과 일체(一體)인, 디스플레이 장치 제조방법.
  13. 제12항에 있어서,
    상기 제1상부 게이트전극은 상기 제1하부 게이트전극의 상면과 접촉하는, 디스플레이 장치 제조방법.
  14. 제11항에 있어서,
    상기 제1상부 게이트전극은, 상기 제1반도체층과 중첩하는 버퍼층의 측면을 덮는, 디스플레이 장치 제조방법.
  15. 제14항에 있어서,
    상기 제1상부 게이트전극으로 덮인 버퍼층의 측면과 상기 제1상부 게이트전극으로 덮인 게이트절연층의 측면은 단차를 형성하지 않는, 디스플레이 장치 제조방법.
  16. 제11항에 있어서,
    상기 제1반도체층의 적어도 일부는 상기 제1채널영역을 포함하는, 디스플레이 장치 제조방법.
  17. 제11항에 있어서,
    상기 버퍼층 상에, 제2채널영역과, 상기 제2채널영역의 일측에 위치한 제2소스영역과, 상기 제2채널영역의 타측에 위치한 제2드레인영역을 포함하는 제2반도체층을 형성하는 단계를 더 포함하는, 디스플레이 장치 제조방법.
  18. 제17항에 있어서,
    상기 버퍼층은,
    상기 제1반도체층과 상기 제2반도체층 중 적어도 하나와 중첩하는 제1버퍼층 및 상기 제1버퍼층을 덮는 제2버퍼층을 포함하는, 디스플레이 장치 제조방법.
  19. 제18항에 있어서,
    상기 제1버퍼층의 수소 함량은 상기 제2버퍼층의 수소 함량보다 높은, 디스플레이 장치 제조방법.
  20. 제19항에 있어서,
    상기 제1버퍼층은 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함하고,
    상기 제2버퍼층은 실리콘옥사이드를 포함하는, 디스플레이 장치 제조방법.
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