KR20210062780A - 디스플레이 장치 및 그 제조방법 - Google Patents

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KR20210062780A
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김기범
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이정현
장상희
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Abstract

본 발명은 투과율이 향상된 디스플레이 장치를 위하여, 화소영역 및 투과영역을 포함하는 기판을 준비하는 단계; 상기 화소영역 및 상기 투과영역 상에 복수의 절연층을 형성하는 단계; 상기 화소영역의 상기 복수의 절연층 상에 화소전극 및 상기 화소전극 상에 상기 화소전극의 적어도 일부를 노출시키는 화소정의막을 형성하는 단계; 상기 화소영역의 상기 화소정의막, 상기 화소영역의 상기 화소정의막에 의해 적어도 일부가 노출된 상기 화소전극 및 상기 투과영역의 상기 복수의 절연층 상에 금속층을 형성하는 단계; 상기 투과영역의 상기 복수의 절연층 상에 형성된 상기 금속층을 제거하는 단계; 및 상기 투과영역의 상기 복수의 절연층을 제거하는 단계;를 포함하는, 디스플레이 장치의 제조방법을 제공한다.

Description

디스플레이 장치 및 그 제조방법{Display apparatus and manufacturing the same}
본 발명은 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 제품의 신뢰성이 향상된 디스플레이 장치 및 그 제조방법에 관한 것이다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
예를 들어, 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 하며, 특히 자동차의 HUD(head up display) 또는 AI용 전자장치에 응용되는 등 다양한 방식으로 사용된다. 이러한 디스플레이 장치는 활용 방법에 따라, 빛을 투과하는 성질을 갖는 투명 디스플레이 장치가 요구되기도 한다.
그러나 종래의 디스플레이 장치에서는, 투과영역 상에 배치된 복수의 절연층으로 인해 투과율을 일정 이상 증가시키기 어렵고, 투과영역 상에 배치된 복수의 절연층을 제거할 경우, 화소영역의 평탄화층을 형성하는 유기물질이 유실되는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 유기물질의 유실을 방지하면서 동시에 고투과율을 갖는 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 화소영역 및 투과영역을 포함하는 기판을 준비하는 단계; 상기 화소영역 및 상기 투과영역 상에 복수의 절연층을 형성하는 단계; 상기 화소영역의 상기 복수의 절연층 상에 화소전극 및 상기 화소전극 상에 상기 화소전극의 적어도 일부를 노출시키는 화소정의막을 형성하는 단계; 상기 화소영역의 상기 화소정의막, 상기 화소영역의 상기 화소정의막에 의해 적어도 일부가 노출된 상기 화소전극 및 상기 투과영역의 상기 복수의 절연층 상에 금속층을 형성하는 단계; 상기 투과영역의 상기 복수의 절연층 상에 형성된 상기 금속층을 제거하는 단계; 및 상기 투과영역의 상기 복수의 절연층을 제거하는 단계;를 포함하는, 디스플레이 장치의 제조방법이 제공된다.
본 실시예에 있어서, 상기 화소영역의 상기 화소정의막 및 상기 화소영역의 상기 화소정의막에 의해 적어도 일부가 노출된 상기 화소전극 상의 상기 금속층을 제거하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 금속층을 형성하는 단계에서, 상기 금속층은 400 옴스트롬 내지 1200 옴스트롬의 두께로 형성될 수 있다.
본 실시예에 있어서, 상기 금속층은 인듐아연산화물(IZO), 인듐틴산화물(ITO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO) 및 알루미늄아연산화물(AZO) 중 적어도 하나를 포함할 수 있다.
본 실시예에 있어서, 상기 투과영역의 상기 복수의 절연층 상에 형성된 금속층을 제거하는 단계는, 상기 화소영역의 상기 금속층 상에 감광성 물질을 패터닝하는 단계; 상기 투과영역의 상기 복수의 절연층 상에 형성된 금속층을 제거하는 단계; 및 상기 화소영역의 상기 금속층 상에 상기 패터닝된 감광성 물질을 제거하는 단계;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 투과영역의 상기 복수의 절연층 상에 형성된 금속층을 제거하는 단계는, 상기 투과영역의 상기 금속층을 습식 식각 공정을 통해 제거하는 단계일 수 있다.
본 실시예에 있어서, 상기 투과영역의 상기 복수의 절연층을 제거하는 단계는, 상기 투과영역의 상기 복수의 절연층을 건식 식각 공정을 통해 제거하는 단계일 수 있다.
본 실시예에 있어서, 상기 화소영역의 상기 화소정의막 및 상기 화소영역의 상기 화소정의막에 의해 적어도 일부가 노출된 상기 화소전극 상의 상기 금속층을 제거하는 단계는, 상기 금속층을 습식 식각 공정을 통해 제거하는 단계일 수 있다.
본 실시예에 있어서, 상기 화소영역 및 상기 투과영역 상에 복수의 절연층을 형성하는 단계는, 상기 화소영역 및 상기 투과영역 상에 버퍼층을 형성하는 단계; 상기 화소영역의 상기 버퍼층 상에 차광층을 형성하는 단계; 상기 화소영역의 상기 차광층 및 상기 투과영역의 상기 버퍼층 상에 제1 절연층을 형성하는 단계; 상기 화소영역의 상기 제1 절연층 상에 반도체층을 형성하는 단계; 상기 화소영역의 상기 반도체층 및 상기 투과영역의 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 상기 화소영역의 상기 제2 절연층 상에 제1 도전층을 형성하는 단계; 상기 화소영역의 상기 제1 도전층 및 상기 투과영역의 상기 제2 절연층 상에 제3 절연층을 형성하는 단계; 상기 화소영역의 제3 절연층 상에 제2 도전층을 형성하는 단계; 상기 화소영역의 상기 제2 도전층 및 상기 투과영역의 상기 제3 절연층 상에 제4 절연층을 형성하는 단계; 상기 화소영역의 상기 제4 절연층 상에 제3 도전층을 형성하는 단계; 상기 화소영역의 상기 제3 도전층 및 상기 투과영역의 상기 제4 절연층 상에 제5 절연층을 형성하는 단계; 및 상기 화소영역의 상기 제5 절연층 상에 제4 도전층 및 제5 도전층을 형성하는 단계;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 복수의 절연층을 형성하는 단계와 상기 화소전극 및 화소정의막을 형성하는 단계 사이에, 상기 화소영역의 상기 제4 도전층 및 상기 제5 도전층 상에 제1 평탄화층을 형성하는 단계; 상기 화소영역의 상기 제1 평탄화층 상에 제6 도전층을 형성하는 단계; 및 상기 화소영역의 상기 제6 도전층 상에 제2 평탄화층을 형성하는 단계;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제3 도전층과 상기 제4 도전층은 서로 대향하여 배치될 수 있다.
본 실시예에 있어서, 상기 제1 도전층과 상기 제2 도전층은 서로 대향하여 배치될 수 있다.
본 실시예에 있어서, 상기 화소영역의 상기 화소정의막 및 상기 화소영역의 상기 화소정의막에 의해 적어도 일부가 노출된 상기 화소전극 상의 상기 금속층을 제거하는 단계 이후에, 상기 화소전극 상에 중간층을 형성하는 단계; 및 상기 중간층 상에 대향전극을 형성하는 단계;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 대향전극은 상기 투과영역 측으로 연장될 수 있다.
본 실시예에 있어서, 상기 화소영역은 제1 투과율을 가지고, 상기 투과영역은 상기 제1 투과율보다 높은 제2 투과율을 가질 수 있다.
본 발명의 다른 관점에 따르면, 화소영역 및 투과영역을 포함하는 기판; 상기 화소영역 상에 배치된 복수의 절연층; 상기 복수의 절연층 상에 배치된 복수의 평탄화층; 상기 복수의 평탄화층 상에 배치된 화소전극; 및 상기 화소전극 상에 배치되되, 상기 화소전극의 적어도 일부를 노출시키는 화소정의막;을 구비하고, 상기 투과영역 상에는 상기 복수의 절연층이 제거하는, 디스플레이 장치가 제공된다.
본 실시예에 있어서, 상기 복수의 절연층은 상기 기판 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치된 제3 절연층, 상기 제3 절연층 상에 배치된 제4 절연층 및 상기 제4 절연층 상에 배치된 제5 절연층을 포함하고, 상기 복수의 평탄화층은 상기 제5 절연층 상에 배치된 제1 평탄화층 및 상기 제1 평탄화층 상에 배치된 제2 평탄화층을 포함할 수 있다.
본 실시예에 있어서, 상기 화소전극 상에 배치된, 중간층; 및 상기 중간층 상에 배치된, 대향전극;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 대향전극의 적어도 일부는 상기 투과영역 측으로 연장될 수 있다.
본 실시예에 있어서, 상기 화소영역은 제1 투과율을 가지고, 상기 투과영역은 상기 제1 투과율보다 높은 제2 투과율을 가질 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 유기물질의 유실을 방지하면서 동시에 고투과율을 갖는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 11a 내지 도 11h는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조공정의 일부를 개략적으로 도시한 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 디스플레이 장치(1)는 표시영역(DA) 및 표시영역(DA) 주변에 배치되는 비표시영역(NDA)을 포함할 수 있다. 비표시영역(NDA)은 표시영역(DA)을 둘러쌀 수 있다. 디스플레이 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있으며, 비표시영역(NDA)은 이미지가 표시되지 않는 영역일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 일 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL Display)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 1에서는 플랫한 표시면을 구비한 디스플레이 장치(1)를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예로, 디스플레이 장치(1)는 입체형 표시면 또는 커브드 표시면을 포함할 수도 있다.
디스플레이 장치(1)가 입체형 표시면을 포함하는 경우, 디스플레이 장치(1)는 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함하고, 예컨대, 다각 기둥형 표시면을 포함할 수도 있다. 일 실시예로, 디스플레이 장치(1)가 커브드 표시면을 포함하는 경우, 디스플레이 장치(1)는 플렉서블, 폴더블, 롤러블 디스플레이 장치 등 다양한 형태로 구현될 수 있다.
도 1에서는 핸드폰 단말기에 적용될 수 있는 디스플레이 장치(1)를 도시하였다. 도시하지는 않았으나, 메인보드에 실장된 전자모듈들, 카메라 모듈, 전원모듈 등이 디스플레이 장치(1)와 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 본 발명에 따른 디스플레이 장치(1)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 태블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1에서는 디스플레이 장치(1)의 표시영역(DA)이 사각형인 경우를 도시하였으나, 표시영역(DA)의 형상은 원형, 타원 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 평면도이다.
도 2를 참조하면, 디스플레이 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들을 포함한다. 복수의 화소(P)들 각각은 각각 유기발광다이오드(Organic Light-Emitting Diode, OLED)와 같은 표시소자를 포함할 수 있다. 복수의 화소(P)들 각각은 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다.
각 화소(P)는 비표시영역(NDA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 비표시영역(NDA)에는 제1 스캔 구동회로(110), 제1 발광 구동회로(115), 제2 스캔 구동회로(120), 단자(140), 데이터 구동회로(150), 제1 전원공급배선(160) 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔 구동회로(110)는 스캔라인(SL)을 통해 각 화소(P)에 스캔신호를 제공할 수 있다. 제1 발광 구동회로(115)는 발광제어라인(EL)을 통해 각 화소(P)에 발광제어신호를 제공할 수 있다. 제2 스캔 구동회로(120)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(P)들 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(120)와 전기적으로 연결될 수 있다. 일 실시예로, 제2 발광 구동회로(미도시)는 표시영역(DA)을 사이에 두고 제1 발광 구동회로(115)와 나란하게 배치될 수 있다.
제1 발광 구동회로(115)는 제1 스캔 구동회로(110)와 x방향으로 이격되어 비표시영역(NDA) 상에 배치될 수 있다. 일 실시예로, 제1 발광 구동회로(115)는 제1 스캔 구동회로(110)와 y방향으로 교번하여 배치될 수 있다.
단자(140)는 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 디스플레이 장치(1)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 장치(1)로 전달한다. 제어부에서 생성된 제어신호는 인쇄회로기판(PCB)을 통해 제1, 제2 스캔 구동회로(110, 120) 및 제1 발광 구동회로(115)에 각각 전달될 수 있다. 제어부는 제1 및 제2 연결배선(161, 171)을 통해 제1 및 제2 전원공급배선(160, 170)에 각각 제1 및 제2 전원을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압라인(PL)을 통해 화소(P)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 화소(P)의 대향전극에 제공될 수 있다.
데이터 구동회로(150)는 데이터라인(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터라인(DL)을 통해 각 화소(P)에 제공될 수 있다.
도 2는 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 일 실시예로, 데이터 구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도이다.
도 3을 참조하면, 각 화소(P)는 스캔라인(SL) 및 데이터라인(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터라인(DL)을 통해 입력된 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압라인(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압라인(PL)에 공급되는 제1 전원전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압라인(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압라인(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 3에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 일 실시예로, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하거나, 3개의 박막트랜지스터 및 2개의 스토리지 커패시터를 포함하는 등 다양한 변형이 가능하다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이고, 도 5는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
보다 구체적으로는, 도 4는 도 2의 A 부분을 확대한 도면이고, 도 5는 도 4의 I-I' 선을 따라 취한 단면도에 해당한다.
도 4 및 도 5를 참조하면, 일 실시예에 따른 디스플레이 장치의 표시영역(DA)은 화소(P)가 배치되어 빛이 방출되는 화소영역(PA)과 화소(P)가 배치되지 않아 빛이 방출되지 않는 투과영역(TA)을 포함할 수 있다. 디스플레이 장치의 투과율을 향상시키기 위해 투과영역(TA)은 화소(P)를 포함하는 화소영역(PA)에 비해 크게 구비될 수 있다. 도 4에는 1개의 투과영역(TA)에 대응하여 6개의 화소(P)가 y방향을 따라 배치된 것을 도시하였지만, 일 실시예로, 1개의 투과영역(TA)에 대응하여 4개의 화소(P)가 배치될 수 있는 등 다양한 변형이 가능하다.
기판(100)은 화소영역(PA) 및 투과영역(TA)을 포함할 수 있다. 기판(100)은 SiO2를 주성분으로 하는 글래스재 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyether imide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
기판(100) 상에는 게이트전극, 소스전극 및 드레인전극을 포함하는 박막트랜지스터와 상부전극 및 하부전극을 포함하는 스토리지 커패시터가 배치될 수 있다.
버퍼층(101)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(101)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(101) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다.
버퍼층(101) 상에는 차광층(130)이 배치될 수 있다. 차광층(130)은 박막트랜지스터에 대응되도록 배치되어, 박막트랜지스터의 게이트전극, 소스전극 및 드레인전극이 외부로 시인되는 것을 방지할 수 있다. 차광층(130)에는 전압이 인가될 수 있다. 예컨대, 차광층(130)은 박막트랜지스터의 소스전극 또는 드레인전극과 접속될 수 있다. 차광층(130)은 박막트랜지스터의 소스전극 또는 드레인전극의 전위와 연동되어 전압을 공급받는 바, 이를 통해 디스플레이 장치의 박막트랜지스터가 안정화될 수 있다. 일 실시예로, 차광층(130)은 박막트랜지스터의 소스전극 또는 드레인전극과 접속되지 않고, 별도의 배선과 연결될 수 있다.
차광층(130) 상에는 제1 절연층(103)이 배치될 수 있다. 제1 절연층(103)은 화소영역(PA) 상에는 배치되지만, 투과영역(TA) 상에는 배치되지 않을 수 있다. 예컨대, 제1 절연층(103)은 투과영역(TA) 상에 배치된 후, 이후 공정에 의해 제거될 수 있다. 제1 절연층(103)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제1 절연층(103)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1 절연층(103) 상에는 반도체층(134)이 배치될 수 있다. 반도체층(134)은 제1 도전층(136)과 중첩하는 채널영역(131) 및 채널영역(131)의 양측에 배치되되 채널영역(131)보다 고농도의 불순물을 포함하는 소스영역(132) 및 드레인영역(133)을 포함할 수 있다. 여기서, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역(132)과 드레인영역(133)은 각각 소스전극 및 드레인전극과 전기적으로 연결될 수 있다.
반도체층(134)은 산화물반도체 및/또는 실리콘반도체를 포함할 수 있다. 반도체층(134)이 산화물반도체로 형성되는 경우, 예컨대 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의　산화물을 포함할 수 있다. 예를 들어, 반도체층(134)은 ITZO(InSnZnO), IGZO(InGaZnO) 등일 수 있다. 반도체층(134)이 실리콘반도체로 형성되는 경우, 예컨대 아모퍼스 실리콘(a-Si) 또는 아모퍼스 실리콘(a-Si)을 결정화한 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
반도체층(134) 상에는 제2 절연층(105)이 배치될 수 있다. 제2 절연층(105)은 화소영역(PA) 상에는 배치되지만, 투과영역(TA) 상에는 배치되지 않을 수 있다. 예컨대, 제2 절연층(105)은 투과영역(TA) 상에 배치된 후, 이후 공정에 의해 제거될 수 있다. 제2 절연층(105)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제2 절연층(105)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제2 절연층(105) 상에는 제1 도전층(136)이 배치될 수 있다. 제1 도전층(136)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 제1 도전층(136)은 제1 도전층(136)에 전기적 신호를 인가하는 게이트 라인과 연결될 수 있다. 일 실시예로, 제1 도전층(136)은 박막트랜지스터의 게이트전극일 수 있다.
제1 도전층(136) 상에는 제3 절연층(107)이 배치될 수 있다. 제3 절연층(107)은 화소영역(PA) 상에는 배치되지만, 투과영역(TA) 상에는 배치되지 않을 수 있다. 예컨대, 제3 절연층(107)은 투과영역(TA) 상에 배치된 후, 이후 공정에 의해 제거될 수 있다. 제3 절연층(107)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제3 절연층(107)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제3 절연층(107) 상에는 제2 도전층(137)이 배치될 수 있다. 제2 도전층(137)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 제2 도전층(137)은 제2 도전층(137)에 전기적 신호를 인가하는 게이트 라인과 연결될 수 있다. 일 실시예로, 제2 도전층(137)은 게이트전극, 스캔라인(SL), 발광제어라인(EL) 중 하나일 수 있다.
제2 도전층(137) 상에는 제4 절연층(109)이 배치될 수 있다. 제4 절연층(109)은 화소영역(PA) 상에는 배치되지만, 투과영역(TA) 상에는 배치되지 않을 수 있다. 예컨대, 제4 절연층(109)은 투과영역(TA) 상에 배치된 후, 이후 공정에 의해 제거될 수 있다. 제4 절연층(109)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제4 절연층(109)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제4 절연층(109) 상에는 제3 도전층(138)이 배치될 수 있다. 제3 도전층(138)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 제3 도전층(138)은 제3 도전층(138)에 전기적 신호를 인가하는 게이트 라인과 연결될 수 있다.
제3 도전층(138) 상에는 제5 절연층(111)이 배치될 수 있다. 제5 절연층(111)은 화소영역(PA) 상에는 배치되지만, 투과영역(TA) 상에는 배치되지 않을 수 있다. 예컨대, 제5 절연층(111)은 투과영역(TA) 상에 배치된 후, 이후 공정에 의해 제거될 수 있다. 제5 절연층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제5 절연층(111)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제5 절연층(111) 상에는 제4 도전층(139) 및 제5 도전층(141)이 배치될 수 있다. 제4 도전층(139) 및 제5 도전층(141)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 제4 도전층(139) 및 제5 도전층(141)은 제4 도전층(139) 및 제5 도전층(141)에 전기적 신호를 인가하는 게이트 라인과 연결될 수 있다.
제4 도전층(139) 및 제5 도전층(141)은 상호 이격되어 동일층에 배치될 수 있다. 일 실시예로, 제4 도전층(139) 및 제5 도전층(141)은 각각 박막트랜지스터의 소스전극 또는 드레인전극일 수 있다. 도 5에서는 제5 절연층(111) 상에 2개의 도전층이 배치된 것을 도시되어있지만, 제5 절연층(111) 상에는 4개 또는 6개의 도전층이 배치될 수도 있다.
제3 도전층(138)과 제4 도전층(139)은 제5 절연층(111)을 사이에 두고, 서로 대향하며 배치될 수 있다. 제3 도전층(138)과 제4 도전층(139)이 대향하여 배치됨으로써, 제3 도전층(138)을 하부전극으로하고, 제4 도전층(139)을 상부전극으로 하는 스토리지 커패시터(Cst)가 형성될 수 있다. 제3 도전층(138)과 제4 도전층(139)을 통해 넓은 면적으로 스토리지 커패시터(Cst)가 형성됨으로써, 스토리지 커패시터(Cst)의 축적용량을 증가시킬 수 있다.
제4 도전층(139) 및 제5 도전층(141) 상에는 제1 평탄화층(113)이 배치될 수 있다. 제1 평탄화층(113)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 제1 평탄화층(113)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 제1 평탄화층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제1 평탄화층(113)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.
제1 평탄화층(113) 상에는 제6 도전층(143)이 배치될 수 있다. 제6 도전층(143)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
제6 도전층(143) 상에는 제2 평탄화층(117)이 배치될 수 있다. 제2 평탄화층(117)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 제2 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 제2 평탄화층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제2 평탄화층(117)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.
제2 평탄화층(117) 상에는 화소전극(210)이 배치될 수 있다. 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
제2 평탄화층(117) 상에는 화소정의막(180)이 배치될 수 있으며, 화소정의막(180)은 화소전극(210)의 적어도 일부를 노출하는 개구를 가질 수 있다. 화소정의막(180)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230, 도 10) 사이의 거리를 증가시킴으로써, 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(180)은 예컨대, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소영역(PA)에는 복수의 절연층 및 복수의 평탄화층이 배치되고, 투과영역(TA)에는 복수의 절연층 및 복수의 평탄화층이 배치되지 않는바, 화소영역(PA)은 제1 투과율을 가지고, 투과영역(TA)은 제1 투과율보다 높은 제2 투과율을 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다. 도 6의 실시예는 버퍼층(101) 상에 차광층(130)이 배치되지 않는다는 점에서 도 5의 실시예와 차이가 있다. 도 6의 구성 중 도 5와 동일한 구성에 대해서는 설명을 생략하고, 이하에서는 차이점을 위주로 설명한다.
도 6을 참조하면, 기판(100) 상에는 버퍼층(101)이 배치될 수 있고, 버퍼층(101) 상에는 제1 절연층(103)이 배치될 수 있으며, 제1 절연층(103) 상에는 반도체층(134)이 배치될 수 있다. 일 실시예로, 버퍼층(101)과 반도체층(134) 사이에 배치된 제1 절연층(103)은 생략될 수 있다.
버퍼층(101)과 제1 절연층(103) 사이에 배치된 차광층(130)이 생략됨으로써, 디스플레이 장치의 제조공정을 단순화할 수 있고, 기판(100)과 복수의 평탄화층(제1 평탄화층(113) 및 제2 평탄화층(117)) 사이의 높이를 줄여 제1 평탄화층(113) 및 제2 평탄화층(117)을 이루는 유기물질이 유실되는 것을 줄일 수 있다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다. 도 7의 실시예는 제1 도전층(136) 상에 제1 도전층(136)과 중첩하게 제2 도전층(137)이 배치된다는 점에서 도 5의 실시예와 차이가 있다. 도 7의 구성 중 도 5와 동일한 구성에 대해서는 설명을 생략하고, 이하에서는 차이점을 위주로 설명한다.
도 7을 참조하면, 제1 도전층(136) 상에는 제2 도전층(137)이 배치되되, 제1 도전층(136)과 제2 도전층(137)은 제3 절연층(107)을 사이에 두고 서로 대향하여 배치될 수 있다. 제1 도전층(136)과 제2 도전층(137)이 서로 대향하여 배치됨으로써, 제1 도전층(136)을 하부전극으로하고 제2 도전층(137)을 상부전극으로 하는 스토리지 커패시터(Cst)가 형성될 수 있다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다. 도 8의 실시예는 기판(100)이 고분자 수지를 포함할 경우의 투과영역(TA) 상의 기판(100)의 일부가 제거된다는 점에서 도 5의 실시예와 차이가 있다. 도 8의 구성 중 도 5와 동일한 구성에 대해서는 설명을 생략하고, 이하에서는 차이점을 위주로 설명한다.
도 8을 참조하면, 화소영역(PA) 상에 배치된 기판은 제1 기판(100a), 제1 기판(100a) 상에 배치된 제1 배리어층(100b), 제1 배리어층(100b) 상에 배치된 제2 기판(100c) 및 제2 기판(100c) 상에 배치된 제2 배리어층(100d)을 포함할 수 있다. 투과영역(TA) 상에 배치된 기판은 제1 기판(100a) 및 제1 기판(100a) 상에 배치된 제1 배리어층(100b)을 포함할 수 있다. 예컨대, 투과영역(TA) 상에도 제2 기판(100c) 및 제2 배리어층(100d)이 배치된 후, 이후 투과영역(TA) 상에 배치된 복수의 절연층을 제거하는 공정 시, 제2 기판(100c) 및 제2 배리어층(100d) 함께 제거될 수 있다.
투과영역(TA)에 대응하여 배치된 기판(100)이 제2 기판(100c) 및 제2 기판(100c) 상에 배치된 제2 배리어층(100d)을 포함하지 않음으로써, 투과영역(TA)의 투과율이 향상될 수 있다. 또한, 기판(100)이 고분자 수지를 포함함으로써, 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다. 도 9의 실시예는 화소정의막(180) 대신 차광 물질을 포함하는 유기막(181)이 배치된다는 점에서 도 5의 실시예와 차이가 있다. 도 9의 구성 중 도 5와 동일한 구성에 대해서는 설명을 생략하고, 이하에서는 차이점을 위주로 설명한다.
도 9를 참조하면, 기판(100) 상에는 제2 평탄화층(117)이 배치될 수 있고, 제2 평탄화층(117) 상에는 화소전극(210)이 배치될 수 있으며, 제2 평탄화층(117) 상에는 화소전극(210)의 적어도 일부를 노출시키는 유기막(181)이 배치될 수 있다. 유기막(181)은 차광 물질을 포함할 수 있고, 차광 물질은 블랙매트릭스일 수 있다. 블랙매트릭스는 다양한 재질로, 예컨대 검은색 안료를 혼합한 유기 물질, 크롬(Cr) 또는 크롬산화물(CrOx) 등을 포함할 수 있다. 크롬 또는 크롬산화물로 블랙매트릭스가 형성되는 경우, 블랙매트릭스는 크롬 또는 크롬 산화물의 단일막 또는 다중막일 수 있다. 디스플레이 장치가 블랙매트릭스를 포함하는 경우, 외광 반사를 충분히 방지할 수 있다.
도 10은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다. 도 10의 실시예는 화소전극(210) 상에 중간층(220) 및 대향전극(230)이 배치된다는 점에서 도 5의 실시예와 차이가 있다. 도 10의 구성 중 도 5와 동일한 구성에 대해서는 설명을 생략하고, 이하에서는 차이점을 위주로 설명한다.
도 10을 참조하면, 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 상에는 중간층(220)이 배치될 수 있다. 중간층(220)은 발광층을 포함할 수 있으며, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다.
발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있다.
발광층이 저분자 물질을 포함할 경우, 중간층(220)은 홀 주입층(HIL; hole injection layer), 홀 수송층(HTL; hole transport layer), 발광층(EML, Emission Layer), 전자 수송층(ETL; electron transport layer), 전자 주입층(EIL; electron injection layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 저분자 유기물로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(napthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄((tris-8-hydroxyquinoline aluminum)(Alq3)) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
발광층이 고분자 물질을 포함할 경우에는 중간층(220)은 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylene vinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 발광층은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
중간층(220) 상에는 대향전극(230)이 배치될 수 있다. 대향전극(230)은 중간층(220) 상에 배치되되, 중간층(220)의 전부를 덮는 형태로 배치될 수 있다. 대향전극(230)은 화소영역(PA) 상부에 배치되되, 화소영역(PA)의 전부를 덮는 형태로 배치될 수 있다. 즉, 대향전극(230)은 화소영역(PA)에 배치된 복수의 화소(P)들을 커버하도록 일체(一體)로 형성될 수 있다. 일 실시예로, 도시되지는 않았지만, 대향전극(230)의 적어도 일부는 투과영역(TA) 측으로 연장되어 투과영역(TA) 상에 배치될 수도 있다.
도 11a 내지 도 11h는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조공정의 일부를 개략적으로 도시한 단면도들이다.
이하 도 11a 내지 도 11h를 참조하여, 디스플레이 장치의 제조방법을 순차적으로 설명한다.
도 11a 내지 도 11h를 참조하면, 일 실시예에 따른 디스플레이 장치의 제조방법은 화소영역(PA) 및 투과영역(TA)을 포함하는 기판(100)을 준비하는 단계, 화소영역(PA) 및 투과영역(TA) 상에 복수의 절연층을 형성하는 단계, 화소영역(PA)의 복수의 절연층 상에 화소전극(210) 및 화소전극(210) 상에 화소전극(210)의 적어도 일부를 노출시키는 화소정의막(180)을 형성하는 단계, 화소영역(PA)의 화소정의막(180), 화소영역(PA)의 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 및 투과영역(TA)의 복수의 절연층 상에 금속층(300)을 형성하는 단계, 투과영역(TA)의 복수의 절연층 상에 형성된 금속층(300)을 제거하는 단계, 및 투과영역(TA)의 복수의 절연층을 제거하는 단계를 포함할 수 있고, 화소영역(PA)의 화소정의막(180) 및 화소영역(PA)의 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 상의 상기 금속층(300)을 제거하는 단계를 더 포함할 수 있다.
도 11a를 참조하면, 기판(100)은 화소영역(PA) 및 투과영역(TA)을 포함할 수 있다. 기판(100)은 SiO2를 주성분으로 하는 글래스재 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyether imide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
도 11b를 참조하면, 화소영역(PA) 및 투과영역(TA)을 포함하는 기판(100)을 준비하는 단계 이후에, 화소영역(PA) 및 투과영역(TA) 상에 복수의 절연층을 형성하는 단계가 수행될 수 있다. 화소영역(PA) 및 투과영역(TA) 상에 복수의 절연층을 형성하는 단계는 화소영역(PA) 및 투과영역(TA) 상에 버퍼층(101)을 형성하는 단계, 화소영역(PA)의 버퍼층(101) 상에 차광층(130)을 형성하는 단계, 화소영역(PA)의 차광층(130) 및 투과영역(TA)의 버퍼층(101) 상에 제1 절연층(103)을 형성하는 단계, 화소영역(PA)의 제1 절연층(103) 상에 반도체층(134)을 형성하는 단계, 화소영역(PA)의 반도체층(134) 및 투과영역(TA)의 제1 절연층(103) 상에 제2 절연층(105)을 형성하는 단계, 화소영역(PA)의 제2 절연층(105) 상에 제1 도전층(136)을 형성하는 단계, 화소영역(PA)의 제1 도전층(136) 및 투과영역(TA)의 제2 절연층(105) 상에 제3 절연층(107)을 형성하는 단계, 화소영역(PA)의 제3 절연층(107) 상에 제2 도전층(137)을 형성하는 단계, 화소영역(PA)의 제2 도전층(137) 및 투과영역(TA)의 제3 절연층(107) 상에 제4 절연층(109)을 형성하는 단계, 화소영역(PA)의 제4 절연층(109) 상에 제3 도전층(138)을 형성하는 단계, 화소영역(PA)의 제3 도전층(138) 및 투과영역(TA)의 제4 절연층(109) 상에 제5 절연층(111)을 형성하는 단계, 및 화소영역(PA)의 제5 절연층(111) 상에 제4 도전층(139) 및 제5 도전층(141)을 형성하는 단계를 포함할 수 있다.
버퍼층(101)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(101)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(101) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다.
차광층(130)은 박막트랜지스터에 대응되도록 배치되어, 박막트랜지스터의 게이트전극, 소스전극 및 드레인전극이 외부로 시인되는 것을 방지할 수 있다. 일 실시예로, 차광층(130)을 형성하는 단계는 생략될 수도 있다.
제1 절연층(103), 제2 절연층(105), 제3 절연층(107), 제4 절연층(109) 및 제5 절연층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제1 절연층(103), 제2 절연층(105), 제3 절연층(107), 제4 절연층(109) 및 제5 절연층(111)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1 도전층(136), 제2 도전층(137), 제3 도전층(138), 제4 도전층(139) 및 제5 도전층(141)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
제3 도전층(138)과 제4 도전층(139)은 제5 절연층(111)을 사이에 두고, 서로 대향하며 배치될 수 있다. 제3 도전층(138)과 제4 도전층(139)이 대향하여 배치됨으로써, 스토리지 커패시터(Cst)를 형성할 수 있다. 제3 도전층(138)과 제4 도전층(139)이 넓은 면적으로 스토리지 커패시터(Cst)를 형성함으로써, 스토리지 커패시터(Cst)의 축적용량을 증가시킬 수 있다.
도 11c를 참조하면, 화소영역(PA) 및 투과영역(TA) 상에 복수의 절연층을 형성하는 단계 이후에, 화소영역(PA) 상에 복수의 평탄화층을 형성하는 단계가 더 수행될 수 있다.
일 실시예로, 화소영역(PA) 상에 복수의 평탄화층을 형성하는 단계는 화소영역(PA)의 제4 도전층(139) 및 제5 도전층(141) 상에 제1 평탄화층(113)을 형성하는 단계, 화소영역(PA)의 제1 평탄화층(113) 상에 제6 도전층(143)을 형성하는 단계, 및 화소영역(PA)의 제6 도전층(143) 상에 제2 평탄화층(117)을 형성하는 단계를 포함할 수 있다.
제1 평탄화층(113) 및 제2 평탄화층(117)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 제1 평탄화층(113) 및 제2 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 제2 평탄화층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제1 평탄화층(113) 및 제2 평탄화층(117)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.
도 11d를 참조하면, 화소영역(PA) 상에 복수의 평탄화층을 형성하는 단계 이후에, 화소영역(PA)의 복수의 평탄화층 상에 화소전극(210) 및 화소전극(210) 상에 화소전극(210)의 적어도 일부를 노출시키는 화소정의막(180)을 형성하는 단계가 더 수행될 수 있다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다. 화소정의막(180)은 화소전극(210)의 적어도 일부를 노출하는 개구를 가질 수 있다. 화소정의막(180)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230, 도 10) 사이의 거리를 증가시킴으로써, 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(180)은 예컨대, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
도 11e를 참조하면, 화소영역(PA)의 복수의 절연층 상에 화소전극(210) 및 화소전극(210) 상에 화소전극(210)의 적어도 일부를 노출시키는 화소정의막(180)을 형성하는 단계 이후에, 화소영역(PA)의 화소정의막(180), 화소영역(PA)의 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 및 투과영역(TA)의 복수의 절연층 상에 금속층(300)을 형성하는 단계가 더 수행될 수 있다.
화소영역(PA)의 화소정의막(180), 화소영역(PA)의 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 및 투과영역(TA)의 복수의 절연층 상에 금속층(300)을 형성하는 단계에서, 금속층(300)은 화소영역(PA)의 화소정의막(180)과 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 및 투과영역(TA)의 제5 절연층(111) 상에 배치될 수 있다. 금속층(300)은 400 옴스트롬 내지 1200 옴스트롬의 두께로 형성될 수 있다. 일 실시예로, 금속층(300)은 인듐아연산화물(IZO), 인듐틴산화물(ITO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO) 및 알루미늄아연산화물(AZO) 중 적어도 하나를 포함할 수 있다.
도 11f를 참조하면, 화소영역(PA)의 화소정의막(180), 화소영역(PA)의 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 및 투과영역(TA)의 복수의 절연층 상에 금속층(300)을 형성하는 단계 이후에, 투과영역(TA)의 복수의 절연층 상에 형성된 금속층(300)을 제거하는 단계가 더 수행될 수 있다.
투과영역(TA)의 복수의 절연층 상에 형성된 금속층(300)을 제거하는 단계는 화소영역(PA)의 금속층(300) 상에 감광성 물질을 패터닝하는 단계, 투과영역(TA)의 복수의 절연층 상에 형성된 금속층(300)을 제거하는 단계, 및 화소영역(PA)의 금속층(300) 상에 패터닝된 감광성 물질을 제거하는 단계를 포함할 수 있다. 이때, 투과영역(TA)의 복수의 절연층 상에 형성된 금속층(300)은 습식 식각 공정을 통해 제거될 수 있다.
도 11g를 참조하면, 투과영역(TA)의 복수의 절연층 상에 형성된 금속층(300)을 제거하는 단계 이후에, 투과영역(TA)의 복수의 절연층을 제거하는 단계가 더 수행될 수 있다.
보다 구체적으로, 투과영역(TA) 상에 배치된 버퍼층(101), 제1 절연층(103), 제2 절연층(105), 제3 절연층(107), 제4 절연층(109) 및 제5 절연층(111)을 건식 식각 공정을 통해 제거할 수 있다. 이때, 화소영역(PA)의 화소정의막(180) 및 화소영역(PA)의 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 상의 금속층(300)이 복수의 평탄화층, 화소정의막(180) 및 화소전극(210)을 보호함으로써, 건식 식각 공정에서 복수의 평탄화층과 화소정의막(180)을 형성하는 유기물질이 유실되는 것을 방지할 수 있고, 화소전극(210)이 손상되는 것을 방지할 수 있다.
도 11h를 참조하면, 투과영역(TA)의 복수의 절연층을 제거하는 단계 이후에, 화소영역(PA)의 화소정의막(180) 및 화소영역(PA)의 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 상의 금속층(300)을 제거하는 단계가 더 수행될 수 있다.
화소영역(PA)의 화소정의막(180) 및 화소영역(PA)의 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 상의 금속층(300)을 제거하는 단계에서 금속층(300)은 습식 식각 공정을 통해 제거될 수 있다.
화소영역(PA)의 화소정의막(180) 및 화소영역(PA)의 화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 상의 금속층(300)을 제거하는 단계 이후에, 화소전극(210) 상에 중간층(220, 도 10)을 형성하는 단계, 및 중간층(220) 상에 대향전극(230, 도 10)을 형성하는 단계가 더 수행될 수 있다.
화소정의막(180)에 의해 적어도 일부가 노출된 화소전극(210) 상에는 중간층(220)이 형성될 수 있으며, 중간층(220)은 발광층을 포함할 수 있으며, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다.
중간층(220) 상에는 대향전극(230)이 형성될 수 있다. 대향전극(230)은 중간층(220) 상에 형성되되, 중간층(220)의 전부를 덮는 형태로 형성될 수 있다. 대향전극(230)은 화소영역(PA) 상부에 배치되되, 화소영역(PA)의 전부를 덮는 형태로 형성될 수 있다. 즉, 대향전극(230)은 화소영역(PA)에 배치된 복수의 화소(P)들을 커버하도록 일체(一體)로 형성될 수 있다. 일 실시예로, 도시되지는 않았지만, 대향전극(230)의 적어도 일부는 투과영역(TA) 측으로 연장되어 투과영역(TA) 상에 배치될 수도 있다.
화소영역(PA)에는 복수의 절연층 및 복수의 평탄화층이 배치되고, 투과영역(TA)에는 복수의 절연층 및 복수의 평탄화층이 배치되지 않는바, 화소영역(PA)은 제1 투과율을 가지고, 투과영역(TA)은 제1 투과율보다 높은 제2 투과율을 가질 수 있다.
종래의 디스플레이 장치의 경우, 투과영역(TA) 상에 배치된 복수의 절연층으로 인해 투과율을 일정 이상 증가하기 어렵고, 투과영역(TA) 상에 배치된 복수의 절연층을 제거할 경우, 화소영역(PA)과 투과영역(TA) 상에 배치된 층들의 높이 차이가 증가하여 화소영역(PA)의 복수의 평탄화층을 형성하는 유기물질이 유실되는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 인듐아연산화물(IZO)이 습식 식각 공정을 통해서만 제거되는 것을 이용하여, 건식 식각 공정을 통해 투과영역(TA) 상에 형성된 복수의 절연층을 제거하는 공정 시, 인듐아연산화물(IZO)을 포함하는 금속층(300)이 화소영역(PA) 상의 복수의 평탄화층, 화소정의막(180) 및 화소전극(210)을 보호함으로써, 건식 식각 공정에서 복수의 평탄화층과 화소정의막(180)을 형성하는 유기물질이 유실되는 것을 방지할 수 있고, 화소전극(210)이 손상되는 것을 방지할 수 있다. 또한, 투과영역(TA) 상에 형성된 복수의 절연층이 제거됨으로써, 디스플레이 장치의 투과율이 향상될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
PA: 화소영역
TA: 투과영역
1: 디스플레이 장치
100: 기판
101: 버퍼층
103, 105, 107, 109, 111: 제1 내지 제5 절연층
136, 137, 138, 139, 141, 143: 제1 내지 제6 도전층
113, 117: 제1 평탄화층 및 제2 평탄화층

Claims (20)

  1. 화소영역 및 투과영역을 포함하는 기판을 준비하는 단계;
    상기 화소영역 및 상기 투과영역 상에 복수의 절연층을 형성하는 단계;
    상기 화소영역의 상기 복수의 절연층 상에 화소전극 및 상기 화소전극 상에 상기 화소전극의 적어도 일부를 노출시키는 화소정의막을 형성하는 단계;
    상기 화소영역의 상기 화소정의막, 상기 화소영역의 상기 화소정의막에 의해 적어도 일부가 노출된 상기 화소전극 및 상기 투과영역의 상기 복수의 절연층 상에 금속층을 형성하는 단계;
    상기 투과영역의 상기 복수의 절연층 상에 형성된 상기 금속층을 제거하는 단계; 및
    상기 투과영역의 상기 복수의 절연층을 제거하는 단계;
    를 포함하는, 디스플레이 장치의 제조방법.
  2. 제1항에 있어서,
    상기 화소영역의 상기 화소정의막 및 상기 화소영역의 상기 화소정의막에 의해 적어도 일부가 노출된 상기 화소전극 상의 상기 금속층을 제거하는 단계를 더 포함하는, 디스플레이 장치의 제조방법.
  3. 제1항에 있어서,
    상기 금속층을 형성하는 단계에서,
    상기 금속층은 400 옴스트롬 내지 1200 옴스트롬의 두께로 형성되는, 디스플레이 장치의 제조방법.
  4. 제3항에 있어서,
    상기 금속층은 인듐아연산화물(IZO), 인듐틴산화물(ITO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO) 및 알루미늄아연산화물(AZO) 중 적어도 하나를 포함하는, 디스플레이 장치의 제조방법.
  5. 제1항에 있어서,
    상기 투과영역의 상기 복수의 절연층 상에 형성된 금속층을 제거하는 단계는,
    상기 화소영역의 상기 금속층 상에 감광성 물질을 패터닝하는 단계;
    상기 투과영역의 상기 복수의 절연층 상에 형성된 금속층을 제거하는 단계; 및
    상기 화소영역의 상기 금속층 상에 상기 패터닝된 감광성 물질을 제거하는 단계;를 더 포함하는, 디스플레이 장치의 제조방법.
  6. 제5항에 있어서,
    상기 투과영역의 상기 복수의 절연층 상에 형성된 금속층을 제거하는 단계는,
    상기 투과영역의 상기 금속층을 습식 식각 공정을 통해 제거하는 단계인, 디스플레이 장치의 제조방법.
  7. 제1항에 있어서,
    상기 투과영역의 상기 복수의 절연층을 제거하는 단계는,
    상기 투과영역의 상기 복수의 절연층을 건식 식각 공정을 통해 제거하는 단계인, 디스플레이 장치의 제조방법.
  8. 제2항에 있어서,
    상기 화소영역의 상기 화소정의막 및 상기 화소영역의 상기 화소정의막에 의해 적어도 일부가 노출된 상기 화소전극 상의 상기 금속층을 제거하는 단계는,
    상기 금속층을 습식 식각 공정을 통해 제거하는 단계인, 디스플레이 장치의 제조방법.
  9. 제1항에 있어서,
    상기 화소영역 및 상기 투과영역 상에 복수의 절연층을 형성하는 단계는,
    상기 화소영역 및 상기 투과영역 상에 버퍼층을 형성하는 단계;
    상기 화소영역의 상기 버퍼층 상에 차광층을 형성하는 단계;
    상기 화소영역의 상기 차광층 및 상기 투과영역의 상기 버퍼층 상에 제1 절연층을 형성하는 단계;
    상기 화소영역의 상기 제1 절연층 상에 반도체층을 형성하는 단계;
    상기 화소영역의 상기 반도체층 및 상기 투과영역의 상기 제1 절연층 상에 제2 절연층을 형성하는 단계;
    상기 화소영역의 상기 제2 절연층 상에 제1 도전층을 형성하는 단계;
    상기 화소영역의 상기 제1 도전층 및 상기 투과영역의 상기 제2 절연층 상에 제3 절연층을 형성하는 단계;
    상기 화소영역의 제3 절연층 상에 제2 도전층을 형성하는 단계;
    상기 화소영역의 상기 제2 도전층 및 상기 투과영역의 상기 제3 절연층 상에 제4 절연층을 형성하는 단계;
    상기 화소영역의 상기 제4 절연층 상에 제3 도전층을 형성하는 단계;
    상기 화소영역의 상기 제3 도전층 및 상기 투과영역의 상기 제4 절연층 상에 제5 절연층을 형성하는 단계; 및
    상기 화소영역의 상기 제5 절연층 상에 제4 도전층 및 제5 도전층을 형성하는 단계;를 더 포함하는, 디스플레이 장치의 제조방법.
  10. 제9항에 있어서,
    상기 복수의 절연층을 형성하는 단계와 상기 화소전극 및 화소정의막을 형성하는 단계 사이에,
    상기 화소영역의 상기 제4 도전층 및 상기 제5 도전층 상에 제1 평탄화층을 형성하는 단계;
    상기 화소영역의 상기 제1 평탄화층 상에 제6 도전층을 형성하는 단계; 및
    상기 화소영역의 상기 제6 도전층 상에 제2 평탄화층을 형성하는 단계;를 더 포함하는, 디스플레이 장치의 제조방법.
  11. 제10항에 있어서,
    상기 제3 도전층과 상기 제4 도전층은 서로 대향하여 배치된, 디스플레이 장치의 제조방법.
  12. 제9항에 있어서,
    상기 제1 도전층과 상기 제2 도전층은 서로 대향하여 배치된, 디스플레이 장치의 제조방법.
  13. 제2항에 있어서,
    상기 화소영역의 상기 화소정의막 및 상기 화소영역의 상기 화소정의막에 의해 적어도 일부가 노출된 상기 화소전극 상의 상기 금속층을 제거하는 단계 이후에,
    상기 화소전극 상에 중간층을 형성하는 단계; 및
    상기 중간층 상에 대향전극을 형성하는 단계;를 더 포함하는, 디스플레이 장치의 제조방법.
  14. 제13항에 있어서,
    상기 대향전극은 상기 투과영역 측으로 연장되는, 디스플레이 장치의 제조방법.
  15. 제1항에 있어서,
    상기 화소영역은 제1 투과율을 가지고, 상기 투과영역은 상기 제1 투과율보다 높은 제2 투과율을 갖는, 디스플레이 장치의 제조방법.
  16. 화소영역 및 투과영역을 포함하는, 기판;
    상기 화소영역 상에 배치된, 복수의 절연층;
    상기 복수의 절연층 상에 배치된, 복수의 평탄화층;
    상기 복수의 평탄화층 상에 배치된, 화소전극; 및
    상기 화소전극 상에 배치되되, 상기 화소전극의 적어도 일부를 노출시키는, 화소정의막;
    을 구비하고,
    상기 투과영역 상에는 상기 복수의 절연층이 제거된, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 복수의 절연층은 상기 기판 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 제2 절연층, 상기 제2 절연층 상에 배치된 제3 절연층, 상기 제3 절연층 상에 배치된 제4 절연층 및 상기 제4 절연층 상에 배치된 제5 절연층을 포함하고,
    상기 복수의 평탄화층은 상기 제5 절연층 상에 배치된, 제1 평탄화층 및 상기 제1 평탄화층 상에 배치된, 제2 평탄화층을 포함하는, 디스플레이 장치.
  18. 제16항에 있어서,
    상기 화소전극 상에 배치된, 중간층; 및
    상기 중간층 상에 배치된, 대향전극;을 더 포함하는, 디스플레이 장치.
  19. 제18항에 있어서,
    상기 대향전극의 적어도 일부는 상기 투과영역 측으로 연장되는, 디스플레이 장치.
  20. 제16항에 있어서,
    상기 화소영역은 제1 투과율을 가지고, 상기 투과영역은 상기 제1 투과율보다 높은 제2 투과율을 갖는, 디스플레이 장치.
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