KR20220079723A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20220079723A
KR20220079723A KR1020200168151A KR20200168151A KR20220079723A KR 20220079723 A KR20220079723 A KR 20220079723A KR 1020200168151 A KR1020200168151 A KR 1020200168151A KR 20200168151 A KR20200168151 A KR 20200168151A KR 20220079723 A KR20220079723 A KR 20220079723A
Authority
KR
South Korea
Prior art keywords
disposed
layer
pixel
spacer
encapsulation layer
Prior art date
Application number
KR1020200168151A
Other languages
English (en)
Inventor
이강영
신동철
이현섭
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200168151A priority Critical patent/KR20220079723A/ko
Priority to CN202111420176.9A priority patent/CN114597238A/zh
Priority to US17/540,026 priority patent/US20220181413A1/en
Publication of KR20220079723A publication Critical patent/KR20220079723A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H01L51/525—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H01L27/3258—
    • H01L51/0096—
    • H01L51/5246—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/311—Flexible OLED
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/351—Thickness
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 절개부에 의해 구분되는 복수의 아일랜드, 및 각각 서로 인접하는 상기 아일랜드를 연결하는 복수의 브릿지를 포함하는 기판, 상기 복수의 아일랜드 각각에 배치되는 제1 화소, 상기 복수의 아일랜드 각각에 배치되며, 평면상 상기 제1 화소를 둘러싸는 댐 구조물, 평면상 상기 댐 구조물에 의해 둘러싸인 영역 내에 배치되는 스페이서, 상기 댐 구조물 및 상기 스페이서 상에 배치되는 제1 무기 봉지층, 및 상기 제1 무기 봉지층 상에 배치되는 유기 봉지층을 포함하되, 상기 스페이서의 상면은 상기 댐 구조물의 상면 및 상기 유기 봉지층의 상면보다 높은 위치에 위치한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용되고 있다. 표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치 중, 자발광 표시 장치는 자발광 소자, 예시적으로 유기 발광 소자를 포함한다. 자발광 소자는 대향하는 두 개의 전극 및 그 사이에 개재된 발광층을 포함할 수 있다. 자발광 소자가 유기 발광 소자인 경우, 두 개의 전극으로부터 제공된 전자와 정공은 발광층에서 재결합하여 엑시톤을 생성하고, 생성된 엑시톤이 여기 상태에서 기저 상태로 변화하며 광이 방출될 수 있다.
이러한 자발광 표시 장치는 별도의 광원이 불필요하기 때문에 소비 전력이 낮고 경량의 박형으로 구성할 수 있을 뿐만 아니라 넓은 시야각, 높은 휘도와 콘트라스트 및 빠른 응답 속도 등의 고품위 특성을 가져 차세대 표시 장치로 주목을 받고 있다.
최근에는 유연성 표시 장치에 대한 수요가 증가하고 있다. 유연성 표시 장치 중에 연신과 수축이 가능한 신축성 표시 장치는 다양한 응용 범위를 갖는다. 신축성 표시 장치는 신축 자체가 목적이 되는 표시 장치로도 활용되지만, 기타 플렉시블 표시 장치, 폴더블 표시 장치, 롤러블 표시 장치 등에서도 효과적인 휘어짐, 폴딩, 롤링을 위해 적용될 수 있다.
본 발명이 해결하고자 하는 과제는 화소를 둘러싸는 댐 구조물의 손상을 방지하고, 댐 구조물의 손상에 의해 외기 및 습기 등의 침투를 억제 또는 방지함으로써, 신뢰도가 향상된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 절개부에 의해 구분되는 복수의 아일랜드, 및 각각 서로 인접하는 상기 아일랜드를 연결하는 복수의 브릿지를 포함하는 기판, 상기 복수의 아일랜드 각각에 배치되는 제1 화소, 상기 복수의 아일랜드 각각에 배치되며, 평면상 상기 제1 화소를 둘러싸는 댐 구조물, 평면상 상기 댐 구조물에 의해 둘러싸인 영역 내에 배치되는 스페이서, 상기 댐 구조물 및 상기 스페이서 상에 배치되는 제1 무기 봉지층, 및 상기 제1 무기 봉지층 상에 배치되는 유기 봉지층을 포함하되, 상기 스페이서의 상면은 상기 댐 구조물의 상면 및 상기 유기 봉지층의 상면보다 높은 위치에 위치한다.
상기 스페이서는 적어도 일부 영역이 상기 유기 봉지층 상부로 돌출될 수 있다.
상기 스페이서는 상기 복수의 아일랜드 중 적어도 일부에 배치될 수 있다.
상기 유기 봉지층 상에 배치되는 제2 무기 봉지층을 더 포함하되, 상기 유기 봉지층 상부로 돌출된 상기 스페이서 상에 배치된 제1 무기 봉지층은 상기 제2 무기 봉지층과 직접 접촉할 수 있다.
상기 기판 상에 배치되는 평탄화막, 상기 평탄화막 상에 배치되는 패시베이션층, 및 상기 패시베이션층 및 상기 평탄화막을 제거하여 정의되는 리세스 패턴을 더 포함하되, 평면상 상기 리세스 패턴은 상기 스페이서를 둘러쌀 수 있다.
상기 리세스 패턴의 측벽은 상기 패시베이션층의 측면과 상기 평탄화막의 측면을 포함하되, 상기 패시베이션층의 상기 측면은 상기 평탄화막의 측면보다 외측으로 돌출될 수 있다.
상기 기판과 상기 평탄화막 사이에 배치되는 무기 절연막을 더 포함하되, 상기 제1 무기 봉지층은 상기 리세스 패턴의 상기 측벽을 따라 배치되며, 상기 무기 절연막과 직접 접촉할 수 있다.
상기 스페이서의 상기 상면의 표면 거칠기는 상기 댐 구조물의 상기 상면의 표면 거칠기보다 거칠 수 있다.
평면상 상기 유기 봉지층은 상기 댐 구조물에 의해 둘러싸이는 영역 내에 배치될 수 있다.
상기 복수의 아일랜드 상에 각각 배치되는 제2 화소를 더 포함하되, 평면상 상기 스페이서는 상기 제1 화소와 상기 제2 화소 사이에 배치될 수 있다.
상기 제1 화소는 제1 색의 빛을 방출하고, 상기 제2 화소는 상기 제1 색과 상이한 제2 색의 빛을 방출할 수 있다.
상기 복수의 아일랜드 및 상기 복수의 브릿지의 배치 패턴은 배열 반복 단위를 가지며, 상기 배열 반복 단위는 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 반복하여 배열될 수 있다.
상기 배열 반복 단위는 제1 배열 반복 단위 및 상기 제1 배열 반복 단위에 상기 제1 방향 또는 상기 제2 방향으로 인접하는 제2 배열 반복 단위를 포함하고, 상기 제2 배열 반복 단위는 상기 제1 배열 반복 단위에 대해 선대칭 형상을 가질 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 절개부에 의해 구분되는 복수의 아일랜드, 및 각각 서로 인접하는 상기 아일랜드를 연결하는 복수의 브릿지를 포함하는 기판, 상기 기판 상에 배치되는 평탄화막, 상기 평탄화막 상에 배치되는 패시베이션층, 상기 패시베이션층 상에 배치되는 화소 전극, 상기 화소 전극을 노출하며, 상기 화소 전극 상에 배치되는 화소 정의막, 상기 화소 전극 상에 배치되는 발광층, 상기 화소 정의막 상에 배치되는 스페이서, 및 상기 화소 정의막 및 상기 스페이서를 커버하고, 순차 적층된 무기 봉지층 및 유기 봉지층을 포함하는 봉지층을 포함하되, 상기 기판의 일면 또는 상면을 기준으로 상기 스페이서의 상면은 상기 유기 봉지층의 상면보다 높은 위치에 위치한다.
상기 패시베이션층 및 상기 평탄화막을 제거하여 정의되는 리세스 패턴을 더 포함하되, 평면상 상기 리세스 패턴은 상기 스페이서를 둘러쌀 수 있다.
상기 리세스 패턴의 측벽은 상기 패시베이션층의 측면과 상기 평탄화막의 측면을 포함하되, 상기 패시베이션층의 상기 측면은 상기 평탄화막의 측면보다 외측으로 돌출될 수 있다.
상기 화소 정의막 상에 배치되며 상기 스페이서 및 상기 화소 전극을 평면상 둘러싸는 댐 구조물을 더 포함하되, 상기 기판의 일면 또는 타면을 기준으로, 상기 스페이서의 상기 상면은 상기 댐 구조물의 상면보다 높은 위치에 위치할 수 있다.
상기 화소 전극 및 상기 댐 구조물은 상기 복수의 아일랜드 각각에 배치되고, 상기 스페이서는 상기 복수의 아일랜드의 적어도 일부에 배치될 수 있다.
상기 스페이서와 상기 댐 구조물은 분리 이격될 수 있다.
상기 스페이서는 적어도 일부 영역이 상기 유기 봉지층 상부로 돌출될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 화소를 둘러싸는 댐 구조물의 손상을 방지하고, 댐 구조물의 손상에 의해 외기 및 습기 등의 침투를 억제 또는 방지함으로써, 신뢰도가 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 도 1의 표시 장치가 수평 방향으로 늘어난 상태를 보여주는 사시도이다.
도 3은 도 1의 표시 장치가 국부적으로 늘어난 상태를 보여주는 사시도이다.
도 4는 일 실시예에 따른 표시 장치의 일부 영역의 기판 아일랜드 배치를 나타낸 개략도이다.
도 5는 도 4의 아일랜드 패턴의 배열 반복 단위의 개략도이다.
도 6은 일 실시예에 따른 표시 장치의 일 화소의 회로도이다.
도 7은 일 실시예에 따른 표시 장치의 일 화소의 단면도이다.
도 8은 도 5의 Ⅷ-Ⅷ' 선을 따라 자른 단면도이다.
도 9는 다른 실시예에 따른 표시 장치의 단면도이다.
도 10은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 11은 또 다른 실시예에 따른 표시 장치의 사시도이다.
도 12는 도 11의 표시 장치의 평면도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 기판의 전개도이다.
도 14는 도 13의 A 영역을 확대한 확대도이다.
도 15는 일 실시예에 따른 표시 장치의 기판의 사시도 일부를 나타낸다.
도 16은 도 14의 B 영역을 확대한 확대도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
명세서 전체에 걸쳐 제1 방향(DR1)과 제2 방향(DR2)은 서로 교차하는 방향을 의미한다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 놓이는 평면에 대해 수직한 방향으로서, 두께 방향을 가리킨다. 도면에서는 제1 방향(DR1)이 평면도상 가로 방향을, 제2 방향(DR2)이 평면도상 세로 방향을 각각 가리키는 것으로 예시되어 있지만, 이에 제한되는 것은 아니다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 표시 패널을 포함한다. 표시 패널의 예는 유기 발광 표시 패널(OLED), 무기 발광 표시 패널(inorganic LED), 퀀텀닷 발광 표시 패널(QD-LED), 마이크로 LED 표시 패널(micro-LED), 나노 LED 표시 패널(nano-LED), 플라즈마 표시 패널(PDP), 전계 방출 표시 패널(FED), 음극선 표시 패널(CRT) 등의 자발광 표시 패널 뿐만 아니라, 액정 표시 패널(LCD), 전기 영동 표시 패널(EPD) 등의 수광 표시 패널을 포함할 수 있다.
이하에서는 표시 패널로서 유기 발광 표시 패널을 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 유기 발광 표시 패널을 단순히 표시 패널로 약칭할 것이다. 그러나, 실시예가 유기 발광 표시 패널에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 패널이 적용될 수도 있다.
표시 장치(10)는 터치 부재를 더 포함할 수 있다. 터치 부재는 표시 패널과 일체화되어 있거나, 표시 패널과 별도의 패널로 제공될 수 있다.
표시 장치(10)는 표시 패널과 터치 부재 이외에 센서, 각종 컨트롤러, 하우징, 기타 부품들을 더 포함할 수 있다. 화상이나 영상을 표시하는 표시 영역(DPA)을 포함하는 장치이면, 장치의 주된 용도, 부가된 기능이나 명칭 등에 관계없이 표시 장치(10)에 해당하는 것으로 해석될 수 있다. 표시 장치(10)의 예는, 이에 제한되는 것은 아니지만, 스마트폰, 휴대 전화기, 태블릿 PC, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 텔레비전, 게임기, 손목 시계형 전자 기기, 헤드 마운트 디스플레이, 퍼스널 컴퓨터의 모니터, 노트북 컴퓨터, 자동차 내비게이션, 자동차 계기판, 디지털 카메라, 캠코더, 외부 광고판, 전광판, 각종 의료 장치, 각종 검사 장치, 냉장고나 세탁기 등과 같은 표시부를 포함하는 다양한 가전 제품, 사물 인터넷 장치 등을 포함할 수 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면의 표시가 이루어지는 영역으로 활성 영역이고, 비표시 영역(NDA)은 화면의 표시가 이루어지지 않는 영역으로 비활성 영역일 수 있다. 표시 영역(DPA)은 직사각형의 평면 형상을 가질 수 있지만, 이에 제한되는 것은 아니고 정사각형, 마름모, 원형, 타원형 등과 같은 다양한 평면 형상을 가질 수도 있다.
비표시 영역(NDA)은 표시 영역(DPA)의 주변에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 비표시 영역(NDA)에는 표시 영역(DPA)에 신호를 인가하거나, 표시 영역(DPA)에서 검출된 신호를 전달하는 신호 배선이 배치될 수 있다. 비활성 영역인 비표시 영역(NDA)은 표시 장치(10)의 베젤 영역에 상응할 수 있다. 도면에서는 직사각형 형상의 표시 영역(DPA)의 모든 변 주변에 비표시 영역(NDA)이 배치된 경우를 예시하였지만, 이에 제한되는 것은 아니며, 일부의 변 주변에는 비표시 영역(NDA)이 배치되지 않을 수도 있고, 비표시 영역(NDA)이 표시 영역(DPA)의 배면으로 절곡되어 표시 영역(DPA)과 두께 방향으로 중첩하는 것과 같은 방식으로 평면상 비표시 영역(NDA)이 생략되어 보일 수도 있다.
표시 영역(DPA)은 복수의 화소(PX, 도 4 참조)를 포함한다. 각 화소(PX, 도 4 참조)는 매트릭스 형상으로 배열된다. 화소(PX, 도 4 참조)는 제1 색 화소, 제2 색 화소 및 제3 색 화소를 포함할 수 있다. 제1 색 화소는 적색 화소이고, 제2 색 화소는 녹색 화소이고, 제3 색 화소는 청색 화소일 수 있다. 일 실시예에서, 화소(PX, 도 4 참조) 배열은 열 연장 방향인 제2 방향(DR2)을 따라 동색의 화소들이 배열되고, 행 연장 방향인 제1 방향(DR1)을 따라 적색, 녹색, 적색 화소의 순으로 교대 배열되는 스트라이프 배열 방식을 가질 수 있지만, 화소(PX, 도 4 참조)의 배열이 예시된 바에 제한되는 것은 아니다. 예를 들어, 화소(PX, 도 4 참조) 배열은 각 화소(PX, 도 4 참조)가 마름모 형상으로 형성되고, 녹색 화소를 중심으로 적색 화소와 청색 화소가 방사형으로 배열된 펜타일 배열 방식을 가질 수도 있다. 또한, 화소(PX, 도 4 참조)는 적색, 녹색, 청색 화소 외에 백색 화소를 더 포함할 수도 있다.
표시 장치(10)는 플렉시블 장치일 수 있다. 표시 장치(10)는 늘어나거나, 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다. 이와 같은 표시 장치(10)의 유연성은 플렉시블 기판을 통해 구현될 수 있다. 플렉시블 기판은 가요성 폴리머를 포함할 수 있다. 상기 가요성 폴리머의 예로는 폴리이미드(polyimide)나 폴리에스테르(polyester)(예컨대, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리부틸렌 프탈레이트(polybutylene phthalate), 폴리에틸렌 나프타레이트(polyethylene naphthalate) 등), 폴리스티렌(polystyrene), 폴리카보네이트(polycarbonate), 폴리에테르 설폰(polyether sulfone), 폴리아릴레이트(polyarylate), 폴리사이클로올레핀(polycycloolefin), 노르보르넨 수지(norbornen resin), 폴리(클로로트리 플루오로 에틸렌)(poly(chlorotrifluoroethylene)), 폴리메틸메타크릴레이트(polymethyl methacrylate) 등의 폴리머를 들 수 있다.
도 2 및 도 3에 플렉시블 표시 장치의 예로서, 신축성 표시 장치의 적용예가 도시되어 있다. 도 2는 도 1의 표시 장치가 수평 방향으로 늘어난 상태를 보여주는 사시도이다. 도 3은 도 1의 표시 장치가 국부적으로 늘어난 상태를 보여주는 사시도이다.
도 2를 참조하면, 표시 장치(10)는 수평 방향으로 연신될 수 있다. 예를 들어, 표시 장치(10)의 에지 부근을 잡아서 양쪽으로 늘리면 그 방향으로 표시 장치(10)가 연신될 수 있다. 연신에 따라 표시 장치(10)의 평면도상 면적은 늘어날 수 있다. 도면에서는 제1 방향(DR1)으로 연신되는 모습을 도시하였지만, 제2 방향(DR2)으로 연신되거나, 제2 방향(DR2)과 제1 방향(DR1)으로 모두 연신되거나, 다른 수평 방향으로 연신될 수도 있다. 표시 장치(10)의 연신은 외력에 의해 이루어지며, 외력이 제거되었을 때 수축하여 원래의 상태로 복귀할 수 있다.
도 3을 참조하면, 표시 장치(10)는 전체적인 평면 면적은 유지한 채 국부적으로 연신될 수 있다. 즉, 도시된 바와 같이, 표시 장치(10)에 대해 두께 방향인 제3 방향(DR3)으로 가압하면 가압된 지점을 중심으로 표시 장치(10)가 국부적으로 연신될 수 있다. 이 경우, 표시 장치(10)가 연신되는 방향은 수평 방향에 경사진 방향이 되며, 표시 장치(10)의 전체 평면 면적은 동일하게 유지될 수 있다. 가압력이 제거되면, 연신되었던 부위가 다시 수축하여 원래의 상태로 복귀할 수 있다.
도 2 및 도 3의 연신은 동시에 이루어질 수도 있다. 예를 들어, 두께 방향의 가압에 대해 국부적으로 수평 방향에 대해 경사진 방향으로 늘어나는 한편, 전체적으로도 평면 면적이 더 늘어날 수도 있다.
상술한 바와 같이 표시 장치(10)가 늘어나거나 줄어들게 되면, 표시 장치(10)의 기판과 그 위에 배치된 박막들이 스트레스를 받게 된다. 이와 같은 신축 스트레스를 완화하기 위해 표시 장치(10)의 기판은 절개부(CO, 도 5 참조)를 포함할 수 있다. 이에 대한 상세한 설명을 위해 도 4 및 도 5가 참조된다.
도 4는 일 실시예에 따른 표시 장치의 일부 영역의 기판 아일랜드 배치를 나타낸 개략도이다. 도 5는 도 4의 아일랜드 패턴의 배열 반복 단위의 개략도이다. 도 5는 스페이서(SPC) 및 리세스 패턴(RC)이 배치된 아일랜드(ISL)를 도시한다.
도 4 및 도 5를 참조하면, 일 실시예에 따른 표시 장치(10)의 기판(도 7의 'SUB' 참조)은 절개부(SLT)에 의하여 구분되는 복수의 아일랜드(ISL)와 서로 인접하는 아일랜드(ISL)를 연결하는 복수의 브릿지(BR)를 포함할 수 있다. 절개부(SLT)는 기판(도 7의 'SUB' 참조)의 일부가 제거되어 형성된 개구부일 수 있다. 구체적으로, 기판(도 7의 'SUB' 참조)은 하나의 아일랜드(ISL), 및 아일랜드(ISL)의 가장자리에 연결된 브릿지(BR)들이 제1 방향(DR1) 및 제2 방향(DR2)을 따라 배열된 형상일 수 있다.
아일랜드(ISL)와 브릿지(BR)는 일체로 형성되며, 적어도 부분적으로 서로 이격되어 대향할 수 있다. 다시 말해서, 아일랜드(ISL)와 브릿지(BR)는 적어도 부분적으로 서로 연결될 수 있으며, 나머지 부분에서 아일랜드(ISL)와 브릿지(BR)는 서로 이격되어 대향할 수 있다. 아일랜드(ISL)와 브릿지(BR)가 서로 이격되어 대향하는 영역에는 절개부(SLT)가 위치할 수 있다. 즉, 절개부(SLT)에 의해 아일랜드(ISL)와 브릿지(BR)는 부분적으로 분리될 수 있다.
복수의 아일랜드(ISL) 및 브릿지(BR)의 배치 패턴은 실질적으로 동일한 기본 단위(이하, 배열 반복 단위(APU))를 기준으로 반복하여 배열될 수 있다. 배열 반복 단위(APU)들은 실질적으로 동일한 아일랜드(ISL) 및 브릿지(BR) 배열을 가질 뿐만 아니라, 해당하는 영역 내에 배치되는 배선이나 전극 등도 실질적으로 동일한 패턴 및 동일한 배열을 가질 수 있다. 배열 반복 단위(APU)는 정사각형 또는 직사각형 형상일 수 있다.
배열 반복 단위(APU)는 가로 방향(제1 방향(DR1)) 및 세로 방향(제2 방향(DR2))을 따라 연속하여 배치되되, 이웃하는 배열 반복 단위(APU)는 인접 방향에 수직한 선에 대해 대칭인 관계를 가질 수 있다. 예를 들어, 세로 방향(DR2)으로 이웃하는 배열 반복 단위(APU)는 그 사이(또는 경계)를 가로지르는 가로 방향(DR1) 경계선에 대해 선대칭 형상일 수 있다. 또한, 가로 방향(DR1)으로 이웃하는 배열 반복 단위(APU)는 그 사이를 가로지르는 세로 방향(DR2) 경계선에 대해 선대칭 형상일 수 있다.
아일랜드(ISL)는 배열 반복 단위(APU)의 중심부에 위치한다. 아일랜드(ISL)는 하나의 배열 반복 단위(APU) 내에 배치되는 것으로서, 이웃하는 배열 반복 단위(APU)의 아일랜드(ISL)와 브릿지(BR)를 통해 연결될 수 있다. 아일랜드(ISL)는 평면도상 대체로 '+' 형상을 가질 수 있다. 즉, 아일랜드(ISL)는 평면도상 중심 영역(CEN)으로부터 상(제2 방향(DR2) 일측), 하(제2 방향(DR2) 타측), 좌(제1 방향(DR1) 타측), 우(제1 방향(DR1) 일측)로 돌출된 형상을 가질 수 있다. 각 돌출부는 중심 영역(CEN)에 모두 연결되어 있다.
좌측 돌출부(LPT)의 무게 중심은 가로 방향 중심선(TVL)보다 상측에 치우치도록 배치되고, 우측 돌출부(RPT)의 무게 중심은 가로 방향 중심선(TVL)보다 하측에 치우치도록 배치될 수 있다. 좌측 돌출부(LPT)와 우측 돌출부(RPT)는 대체로 유사한 면적을 가지며, 배열 반복 단위(APU)의 중심에 대해 대체로 점대칭 관계를 가질 수 있다.
하측 돌출부(BPT)의 무게 중심은 세로 방향 중심선(VTL)보다 좌측에 치우치도록 배치되고, 상측 돌출부(UPT)의 무게 중심은 세로 방향 중심선(VTL)보다 우측에 치우치도록 배치될 수 있다. 하측 돌출부(BPT)와 상측 돌출부(UPT)는 대체로 유사한 면적을 가지며, 배열 반복 단위(APU)의 중심에 대해 대체로 점대칭 관계를 가질 수 있다.
복수의 브릿지(BR) 각각은 아일랜드(ISL)의 좌측 돌출부(LPT)의 하측, 우측 돌출부(RPT)의 상측, 하측 돌출부(BPT)의 우측, 및 상측 돌출부(UPT)의 좌측 중 어느 하나와 연결될 수 있다. 서로 인접하는 배열 반복 단위(APU) 각각에 위치하는 아일랜드(ISL)들은 서로 인접하는 배열 반복 단위(APU)를 가로지르는 브릿지(BR)를 통해 상호 연결될 수 있다.
절개부(SLT)는 기판(도 7의 'SUB' 참조)을 두께 방향으로 관통한다. 즉, 절개부(SLT)에서 기판(도 7의 'SUB' 참조)은 물리적으로 제거될 수 있다. 절개부(SLT)에는 기판(도 7의 'SUB' 참조)을 구성하는 물질이 존재하지 않을 수 있다. 기판 구성 물질이 존재하지 않는 절개부(SLT)는 기판(도 7의 'SUB' 참조)의 구성 물질로 채워져 있는 부분보다 신축에 대해 그 폭이 더 자유롭게 변형될 수 있다. 따라서, 표시 장치(10, 도 1 참조)가 부분적으로 신축할 때 절개부(SLT)에 의해 손쉽게 신축됨으로써, 기판(도 7의 'SUB' 참조)에 가해지는 스트레인(strain)을 감소시킬 수 있다.
아울러, 절개부(SLT)는 기판(도 7의 'SUB' 참조) 뿐만 아니라 기판(도 7의 'SUB' 참조) 상에 배치되는 절연막 등의 구성을 모두 두께 방향으로 관통할 수 있다. 즉, 절개부(SLT)는 완전히 빈 공간으로 비워져 있을 수도 있다. 다만, 이에 제한되는 것은 아니다. 이 경우, 표시 장치(10, 도 1 참조)가 부분적으로 신축할 때 절개부(SLT)에 의해 보다 손쉽게 신축됨으로써, 표시 장치(10, 도 1 참조)의 표시 패널(또는 기판(SUB, 도 7 참조))에 가해지는 스트레인(strain)을 감소시킬 수 있다.
기판(도 7의 'SUB' 참조)이 연신되는 경우, 브릿지(BR)들이 연신되면서 아일랜드(ISL) 사이의 간격이 증가할 수 있다. 즉, 절개부(SLT)의 면적이 커질 수 있다. 다만, 이 경우, 각 아일랜드(ISL)의 형상은 변형되지 않을 수 있다. 아일랜드(ISL)의 형상이 변형되지 않는 경우, 아일랜드(ISL)의 폭 및 높이가 증가 또는 감소되지 않으므로, 아일랜드(ISL) 상에 형성되는 화소(PX)의 구조도 변형되지 않을 수 있다.
기판(도 7의 'SUB' 참조) 전체가 연신 가능한 구조일 수 있으나, 본 발명이 이에 제한되는 것은 아니며, 경우에 따라 기판(도 7의 'SUB' 참조)의 적어도 일부만이 연신 가능한 구조일 수도 있다.
배열 반복 단위(APU)에는 하나 이상, 또는 복수의 화소(PX)가 배치될 수 있다. 예를 들어, 배열 반복 단위(APU)에는 풀컬러를 표현하는 기본 화소군들이 배치될 수 있다. 도시된 것처럼, 하나의 배열 반복 단위(APU) 안에 풀컬러를 표현하는 기본 단위인 적색, 녹색, 청색의 3개의 화소(PX1, PX2, PX3)가 배치될 수 있다. 다른 예로, 하나의 배열 반복 단위(APU) 안에 적색, 녹색, 청색, 백색의 4개의 화소가 배치될 수도 있다. 또 다른 예로, 하나의 배열 반복 단위(APU) 안에 적색, 녹색 또는 청색, 녹색의 2개의 화소가 배치되거나, 적색, 녹색, 청색, 녹색의 4개의 화소가 배치될 수 있다. 그 밖에 하나의 배열 반복 단위(APU) 내에 2 이상의 풀컬러 표현 기본 화소군이 배치될 수도 있고, 기타 이에 대한 다양한 변형이 가능하다.
배열 반복 단위(APU) 내의 각 화소(PX)는 화소 전극을 포함한다. 제1 화소(PX1)의 화소 전극, 제2 화소(PX2)의 화소 전극 및 제3 화소(PX3)의 화소 전극은 각각 서로 다른 구동 트랜지스터에 연결되어 별개의 전압을 인가받을 수 있다.
각 화소 전극은 기판(SUB, 도 7 참조)의 아일랜드(ISL) 내부에 배치될 수 있다. 각 화소 전극은 기판(SUB, 도 7 참조)의 절개부(SLT)에는 배치되지 않을 수 있다. 일 실시예에서, 하나의 배열 반복 단위(APU) 내에 배치되는 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)의 화소 전극들은 모두 하나의 아일랜드(ISL) 상에 배치될 수 있다.
화소(PX)의 각 화소 전극을 구동하기 위해서는 복수의 배선과 트랜지스터를 포함하는 화소 회로가 필요하다. 이를 위해 기판(SUB, 도 7 참조) 상부에는 복수의 배선, 전극, 절연막, 반도체층 등이 배치될 수 있다. 복수의 배선, 전극, 절연막, 반도체층 등은 아일랜드(ISL) 뿐만 아니라 브릿지(BR) 상에도 배치될 수 있으나, 절개부(SLT)에는 배치되지 않을 수 있다. 다만, 이에 제한되는 것은 아니다. 예를 들어, 절개부(SLT)에서 기판(SUB, 도 7 참조)이 제거되되, 절연막 등이 배치되는 경우, 절개부(SLT)에는 복수의 배선, 전극, 반도체층 등이 배치될 수도 있다.
표시 장치(10)는 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 제3 발광 영역(EMA3) 및 비발광 영역(NEM)을 더 포함할 수 있다. 후술하겠으나, 발광 영역(EMA1, EMA2, EMA3)과 비발광 영역(NEM)은 화소 정의막(PDL, 도 7 참조)에 의해 구분될 수 있다.
발광 영역(EMA1, EMA2, EMA3)과 화소(PX1, PX2, PX3)는 각 배열 반복 단위(APU)마다 배치될 수 있다. 발광 영역(EMA1, EMA2, EMA3)과 화소(PX1, PX2, PX3)는 각 아일랜드(ISL) 상에 배치될 수 있다. 제1 발광 영역(EMA1)은 제1 화소(PX1)의 발광 영역이며, 제2 발광 영역(EMA2)은 제2 화소(PX2)의 발광 영역이고, 제3 발광 영역(EMA3)은 제3 화소(PX3)의 발광 영역일 수 있다. 각 발광 영역(EMA1, EMA2, EMA3)은 비발광 영역(NEM)에 의해 구분될 수 있다. 각 발광 영역(EMA1, EMA2, EMA3)의 평면상 형상 및 크기는 서로 상이할 수 있으나, 이에 제한되는 것은 아니고, 모두 동일할 수도 있다.
표시 장치(10)는 댐 구조물(DAM)을 더 포함할 수 있다. 이에 제한되는 것은 아니지만, 댐 구조물(DAM)은 각 배열 반복 단위(APU)마다 배치될 수 있다. 댐 구조물(DAM)은 각 아일랜드(ISL) 상에 배치될 수 있다. 평면상 댐 구조물(DAM)은 아일랜드(ISL)의 테두리를 따라 배치될 수 있으나, 이에 제한되는 것은 아니다. 평면상 댐 구조물(DAM)은 화소(PX1, PX2, PX3)를 둘러쌀 수 있다. 평면상 댐 구조물(DAM)은 발광 영역(EMA1, EMA2, EMA3) 외측에 배치되며, 발광 영역(EMA1, EMA2, EMA3)를 둘러쌀 수 있다. 즉, 화소(PX1, PX2, PX3) 및 발광 영역(EMA1, EMA2, EMA3)은 댐 구조물(DAM)로 둘러싸인 영역 내부에 배치될 수 있다. 예를 들어, 댐 구조물(DAM)의 적어도 일부분은 브릿지(BR) 상에 배치될 수도 있다.
표시 장치(10)는 스페이서(SPC) 및 리세스 패턴(RC)을 더 포함할 수 있다. 스페이서(SPC)는 복수의 배열 반복 단위(APU) 중 일부 내에만 배치될 수도 있으나, 이에 제한되는 것은 아니고, 각 배열 반복 단위(APU)마다 배치될 수도 있다. 스페이서(SPC)는 아일랜드(ISL) 상에 배치되되, 복수의 아일랜드(ISL) 중 일부에만 배치될 수 있다. 복수의 아일랜드(ISL) 중 일부 상에는 스페이서(SPC)가 배치되고, 나머지의 아일랜드(ISL) 상에는 스페이서(SPC)가 배치되지 않을 수 있다. 이 경우, 스페이서(SPC)가 배치된 패턴은 제1 방향(DR1) 및 제2 방향(DR2)을 따라, 반복될 수 있다.
평면상 스페이서(SPC)는 댐 구조물(DAM) 내에 배치되며, 평면상 댐 구조물(DAM)에 의해 둘러싸일 수 있다. 즉, 스페이서(SPC)는 댐 구조물(DAM)로 둘러싸인 영역 내부에 배치될 수 있다. 따라서, 표시 장치(10)의 댐 구조물(DAM) 내부의 면적은 유지한 채, 댐 구조물(DAM) 외부의 면적을 감소시킬 수 있다. 이에 따라, 표시 장치(10)의 동일한 면적에서 보다 많은 아일랜드(ISL)를 배치할 수 있고, 동일한 면적에서 보다 많은 화소(PX1, PX2, PX3)를 배치할 수 있어, 보다 높은 해상도를 구현할 수 있다. 다만, 이에 제한되는 것은 아니고, 평면상 댐 구조물(DAM) 외측에 배치될 수도 있다. 이 경우, 스페이서(SPC)는 브릿지(BR) 상에 배치될 수도 있다.
도면상에서, 스페이서(SPC)는 댐 구조물(DAM)과 이격된 것으로 도시하였으나, 이에 제한되는 것은 아니며, 스페이서(SPC)와 댐 구조물(DAM)은 상호 연결될 수도 있으며, 이 경우, 스페이서(SPC)와 댐 구조물(DAM)은 일체로 형성될 수도 있다.
평면상 스페이서(SPC)는 서로 인접하는 제2 발광 영역(EMA2)과 제3 발광 영역(EMA3) 사이에 배치될 수 있다. 이 경우, 평면상 제2 발광 영역(EMA2)을 둘러싸는 화소 정의막(PDL)과 제3 발광 영역(EMA3)를 둘러싸는 화소 정의막(PDL) 사이에는 불연속적으로 이격된 부분(리세스 패턴(RC))이 위치할 수 있다. 평면상 스페이서(SPC)는 상기 불연속적으로 이격된 부분 내에 위치할 수 있다. 다만, 이에 제한되는 것은 아니고, 예를 들어, 평면상 스페이서(SPC)는 서로 인접하는 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 사이에 배치되거나, 평면상 제2 발광 영역(EMA2)의 상측 또는 하측에 배치될 수도 있다.
기판(SUB, 도 7 참조)의 일면 또는 타면을 기준으로, 스페이서(SPC)의 상면은 댐 구조물(DAM)의 상면보다 높은 위치에 위치할 수 있다. 이에 따라, 댐 구조물(DAM)은 FMM(Fine metal mask) 마스크 등에 의해 발생할 수 있는 찍힘 등의 불량이 억제 또는 방지될 수 있다. 나아가, 댐 구조물(DAM)의 찍힘 등의 불량에 의해 발생할 수 있는 외기 및 습기 등의 투습을 억제 또는 방지할 수 있어, 표시 장치(10, 도 1 참조)의 신뢰성이 향상될 수 있다. 이에 대한 자세한 설명은 후술한다.
리세스 패턴(RC)은 스페이서(SPC) 주변에 배치될 수 있다. 평면상 리세스 패턴(RC)은 스페이서(SPC)를 둘러쌀 수 있다. 리세스 패턴(RC)은 무기막 및/또는 유기막의 적어도 일부가 제거됨에 따라 정의될 수 있다. 리세스 패턴(RC)이 배치됨에 따라, 스페이서(SPC)는 제1 무기 봉지층(TFE1)에 의해 봉지되며, 리세스 패턴(RC)을 통해 외기 및 습기 등이 투습되는 것을 억제 또는 방지할 수 있어, 표시 장치(10, 도 1 참조)의 신뢰성이 향상될 수 있다. 이에 대한 자세한 설명은 후술한다.
이하, 각 표시 장치의 일 화소의 화소 회로에 대해 설명한다.
도 6은 일 실시예에 따른 표시 장치의 일 화소의 회로도이다.
유기발광 표시장치의 일 화소의 회로는 유기발광 다이오드(OLED), 복수의 트랜지스터(T1~T7) 및 유지 커패시터(Cst)를 포함한다. 일 화소의 회로에는 데이터 신호(DATA), 제1 스캔 신호(GW), 제2 스캔 신호(GI), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)이 인가된다. 데이터 신호(DATA)는 데이터 라인(도 7의 'DL')을 통해 제공되고, 제1 스캔 신호(GW)와 제2 스캔 신호(GI)는 각각 제1 스캔 라인(도 7의 'SL1')과 제2 스캔 라인(도 7의 'SL2')을 통해 제공되며, 발광 제어 신호(EM)는 발광 신호 제어 라인(도 7의 'EML')을 통해 제공될 수 있다. 마찬가지로, 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)은 각각 제1 전원 전압 라인(도 7의 ' ELVDDL'), 제2 전원 전압 라인(도 7의 ' ELVSSL') 및 초기화 전압 라인(도 7의 ' VINTL')을 통해 제공될 수 있다.
유기발광 다이오드(OLED)는 화소 전극(도 7의 'PXE')으로 이루어지는 애노드 전극, 공통 전극(도 7의 'CME')으로 이루어지는 캐소드 전극 및 그 사이에 개재된 유기층(도 7의 'OML')을 포함한다.
유지 커패시터(Cst)는 커패시터 제1 전극(도 7의 'CE1') 및 커패시터 제2 전극(도 7의 'CE2')을 포함한다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터는 게이트 전극과 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 포함한다. 제1 소스/드레인 전극과 제2 소스/드레인 전극 중 어느 하나는 소스 전극이 되고, 다른 하나는 드레인 전극이 된다. 이하에서는 설명의 편의상 제1 소스/드레인 전극을 제1 전극으로, 제2 소스/드레인 전극을 제2 전극으로 약칭하기로 한다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1~T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 7개의 트랜지스터가 모두 동일 종류의 트랜지스터일 수 있지만, 일부의 트랜지스터는 PMOS 트랜지스터이고, 나머지 트랜지스터는 NMOS 트랜지스터일 수도 있다. 도면에서는 7개의 트랜지스터가 모두 PMOS 트랜지스터로 이루어진 경우가 예시되어 있다.
제1 트랜지스터(T1)는 구동 트랜지스터로서, 게이트 전극은 유지 커패시터(Cst)의 제1 전극과 연결되고, 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결되며, 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 라인으로부터 데이터 신호(DATA)를 전달받아 유기발광 다이오드(OLED)에 구동 전류(Id)를 공급한다.
제2 트랜지스터(T2)는 데이터 전달 트랜지스터로서, 게이트 전극은 제1 스캔 신호(GW) 단자와 연결되고, 제1 전극은 데이터 신호(DATA) 단자와 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결된다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)는 보상 트랜지스터로서, 게이트 전극은 제1 스캔 신호(GW) 단자에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결되며, 제2 전극은 유지 커패시터(Cst)의 제1 전극, 제4 트랜지스터(T4)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제3 트랜지스터(T3)는 제1 스캔 신호(GW)에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)는 제1 초기화 트랜지스터로서, 게이트 전극은 제2 스캔 신호(GI) 단자와 연결되고, 제2 전극은 초기화 전압(VINT) 단자와 연결되며, 제1 전극은 유지 커패시터(Cst)의 제1 전극, 제3 트랜지스터(T3)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결된다. 제4 트랜지스터(T4)는 제2 스캔 신호(GI)에 따라 턴온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)는 제1 발광 제어 트랜지스터로서, 게이트 전극은 발광 제어 신호(EM) 단자와 연결되고, 제1 전극은 제1 전원 전압(ELVDD) 단자와 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결된다.
제6 트랜지스터(T6)는 제2 발광 제어 트랜지스터로서, 게이트 전극은 발광 제어 신호(EM) 단자와 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제3 트랜지스터(T3)의 제1 전극과 연결되며, 제2 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 유기발광 다이오드(OLED)에 구동 전류(Id)가 흐르게 된다.
제7 트랜지스터(T7)는 제2 초기화 트랜지스터로서, 게이트 전극은 제2 스캔 신호(GI) 단자와 연결되고, 제1 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결되며, 제2 전극은 초기화 전압(VINT) 단자와 연결된다. 제7 트랜지스터(T7)는 발광 제어 신호(EM)에 따라 턴온되어 유기 발광 소자(OLED)의 애노드 전극을 초기화시킨다.
유지 커패시터(Cst)의 제2 전극은 제1 전원 전압(ELVDD) 단자와 연결된다. 유지 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결된다. 유기발광 다이오드(OLED)의 캐소드 전극은 제2 전원 전압(ELVSS) 단자와 연결된다. 유기발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
예시된 화소 회로 구조는 다양하게 변형 가능하다. 예를 들어, 제1 트랜지스터와 제2 트랜지스터의 2개의 트랜지스터와 하나의 커패시터를 포함하는 2T1C 구조나, 3T1C, 3T2C, 6T1C 등 본 기술분야에 알려진 다양한 형태로 변형되어 적용될 수 있다.
도 7은 일 실시예에 따른 표시 장치의 일 화소의 단면도이다. 도 7은 제1 화소(PX1)의 단면을 도시하며, 도 6의 복수의 트랜지스터 중 제1 트랜지스터와 제2 트랜지스터의 단면을 도시한다. 제1 화소(PX1)에 대한 설명은 제2 화소(PX2) 및 제3 화소(PX3)에도 적용될 수 있음은 자명하다. 도 7에서는 설명의 편의상 제1 트랜지스터의 제2 소스/드레인 전극(DE)이 제6 트랜지스터 없이 화소 전극(PXE)에 직접 연결된 모습을 도시하였다. 또한, 도 7에서는 기판(SUB)의 절개부(SLT)에 대한 도시를 생략하였다. 설명의 편의를 위해, 이하에서 제1 화소(PX1)는 화소(PX)로 지칭한다.
도 7을 참조하면, 표시 장치는 기판(SUB)을 포함한다. 도시하진 않았으나, 기판(SUB)은 복수의 적층 구조를 가질 수도 있고, 이 경우, 각 층 사이에는 무기막 및/또는 비정질 실리콘층이 더 배치될 수도 있다. 기판(SUB)은 가요성 폴리머를 포함할 수 있다. 이에 대해서는 상술하였으므로, 중복 설명은 생략한다.
기판(SUB) 상에는 버퍼층(BUF)이 배치된다. 버퍼층(BUF)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다.
버퍼층(BUF) 상에는 반도체층(PSL)이 배치된다. 반도체층(PSL)은 화소(PX)의 박막 트랜지스터의 채널을 이룬다. 반도체층(PSL)은 다결정 실리콘을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니고, 반도체층(PSL)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다.
반도체층(PSL) 상에는 게이트 절연막(GIL)이 배치된다. 게이트 절연막(GIL) 상에는 게이트 도전층(GL)이 배치된다. 게이트 도전층(GL)은 화소(PX)의 박막 트랜지스터의 게이트 전극(GE)과 유지 커패시터 제1 전극(CE1)을 포함할 수 있다. 게이트 도전층(GL)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 게이트 도전층(GL)은 단일막 또는 다층막일 수 있다.
게이트 도전층(GL) 상에는 층간 절연막(ILD)이 배치된다. 층간 절연막(ILD) 상부에는 소스/드레인 도전층(SDL)이 배치된다. 소스/드레인 도전층(SDL)은 절연막에 의해 분리된 복수의 도전층을 포함할 수 있다. 예를 들어, 소스/드레인 도전층은 제1 소스/드레인 도전층(SDL1), 제2 소스/드레인 도전층(SDL2) 및 제3 소스/드레인 도전층(SDL3)을 포함할 수 있다. 제1 소스/드레인 도전층(SDL1)과 제2 소스/드레인 도전층(SDL2) 사이에는 절연막으로서 제1 패시베이션층(PAS1)이 배치되고, 제2 소스/드레인 도전층(SDL2)과 제3 소스/드레인 도전층(SDL3) 사이에는 절연막으로서 제1 평탄화층(VIA1)이 배치될 수 있다. 제3 소스/드레인 도전층(SDL3) 상에는 제2 평탄화층(VIA2)이 배치되고, 제2 평탄화층(VIA2) 상에는 제2 패시베이션층(PAS2)이 배치될 수 있다.
소스/드레인 도전층(SDL)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 소스/드레인 도전층(SDL)은 단일막 또는 다층막일 수 있다. 예를 들어, 소스/드레인 도전층(SDL)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
화소 회로를 구성하는 다양한 배선과 전극들이 소스/드레인 도전층(SDL)으로 이루어질 수 있다.
예를 들어, 제1 소스/드레인 도전층(SDL1)은 데이터 라인(DL)과 박막 트랜지스터의 제1 소스/드레인 전극(SE)과 제2 소스/드레인 전극(DE)을 포함할 수 있다. 뿐만 아니라, 제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 발광 신호 제어 라인 등의 일부도 제1 소스/드레인 도전층(SDL1)으로 이루어질 수 있다. 제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 발광 신호 제어 라인(EML)은 층간 절연막(ILD)을 관통하는 컨택홀을 통해 하부의 게이트 도전층(GL)과 전기적으로 연결될 수 있다. 나아가, 유지 커패시터의 제2 전극(CE2) 또한 제1 소스/드레인 도전층(SDL1)으로 이루어질 수 있다. 제2 소스/드레인 도전층(SDL2)은 제1 전원 전압 라인(ELVDDL)을 포함하고, 제3 소스/드레인 도전층(SDL3)은 제2 전원 전압 라인(ELVSSL)과 초기화 전원 라인(VINTL)을 포함할 수 있다.
게이트 도전층(GL)과 소스/드레인 도전층(SDL)의 수나 각 소스/드레인 도전층(SDL)이 포함하는 배선들은 레이아웃 등에 따라 다양하게 변형될 수 있다. 예를 들어, 게이트 도전층(GL)과 제1 소스/드레인 도전층(SDL1) 사이에 유지 커패시터의 제2 전극(CE2)을 이루는 별도의 게이트 도전층이 더 배치될 수도 있다. 경우에 따라서는 게이트 도전층(GL)이 생략되고 소스/드레인 도전층(SDL)에 의해 게이트 전극, 스캔 라인, 유지 커패시터 제1 전극(CE1) 등을 형성할 수도 있다. 소스/드레인 도전층(SDL)의 예시적인 레이아웃에 대해서는 후술하기로 한다.
제3 소스/드레인 도전층(SDL3) 상에는 제2 패시베이션층(PAS2)이 배치된다. 제2 패시베이션층(PAS2) 상에는 화소 전극(PXE)이 배치된다. 화소 전극(PXE)은 박막 트랜지스터(제1 트랜지스터)의 제2 소스/드레인 전극(DE)과 전기적으로 연결될 수 있다. 화소 전극(PXE)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3) 등과 같은 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 유기층(OML)에 가깝게 배치될 수 있다. 화소 전극(PXE)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소 전극(PXE) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)의 개구부 내에는 유기층(OML, 또는 발광층)이 배치된다. 유기층(OML)은 화소 정의막(PDL)에 의해 노출되는 화소 전극(PXE) 상에 배치될 수 있다. 유기층(OML)은 유기 발광층, 정공 주입/수송층, 전자 주입/수송층을 포함할 수 있다.
유기층(OML)과 화소 정의막(PDL) 상에는 공통 전극(CME)이 배치된다. 공통 전극(CME)은 각 화소(PX)의 전면에 배치될 수 있다. 공통 전극(CME)는 각 아일랜드(ISL)의 전 영역에 걸쳐 배치될 수 있다. 또는, 공통 전극(CME)는 각 아일랜드(ISL) 및 각 브릿지(BR)의 전 영역에 걸쳐 배치될 수도 있다. 다만, 공통 전극(CME)이 배치되는 영역은 이에 제한되는 것은 아니다. 아울러, 공통 전극(CME)는 절개부(SLT)에 의해 노출되는 각 적층 부재들의 측면 상에 배치될 수도 있다.
공통 전극(CME)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 공통 전극(CME)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다. 공통 전극(CME)은 화소 정의막, 제2 패시베이션층(PAS2) 및 제2 평탄화층(VIA2)을 관통하는 컨택홀을 통해 제3 소스/드레인 도전층(SDL3)으로 이루어지는 제2 전원 전압 라인(ELVSSL)과 연결될 수 있다.
공통 전극(CME) 상에는 봉지층(TFE)이 배치될 수 있다. 봉지층(TFE)은 제1 무기 봉지층(TFE1), 유기 봉지층(TFE2) 및 제2 무기 봉지층(TFE3)을 포함할 수 있다.
상술한 버퍼층(BUF), 게이트 절연막(GIL), 층간 절연막(ILD), 제1 패시베이션층(PAS1), 제2 패시베이션층(PAS2)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
제1 평탄화층(VIA1), 제2 평탄화층(VIA2), 화소 정의막(PDL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
그러나, 절연막을 구성하는 물질이 상기 예시된 바에 제한되는 것은 아니며, 본 기술 분야에 알려진 다양한 물질이 각 절연막의 구성 물질로 적용될 수 있음은 물론이다.
도 8을 더 참조하여, 댐 구조물(DAM)과 스페이서(SPC)에 대해 보다 구체적으로 설명한다.
도 8은 도 5의 Ⅷ-Ⅷ' 선을 따라 자른 단면도이다. 설명의 편의를 위해 도 8에서는 도 7에서 상술한 반도체층, 도전층 일부를 생략하였으나, 이에 제한되는 것은 아니다.
도 8을 더 참조하면, 화소 정의막(PDL) 상에는 댐 구조물(DAM) 및 스페이서(SPC)가 배치될 수 있다. 화소 정의막(PDL)과 댐 구조물(DAM)은 일체로 형성되고, 화소 정의막(PDL)과 스페이서(SPC)는 일체로 형성될 수 있으나, 이에 제한되는 것은 아니다. 댐 구조물(DAM)과 스페이서(SPC)는 유기 절연 물질을 포함할 수 있다. 상기 유기 절연 물질은 화소 정의막(PDL)의 유기 절연 물질과 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다.
화소 정의막(PDL), 댐 구조물(DAM) 및 스페이서(SPC)는 하프톤 마스크(half-tone mask)를 통해, 하나의 공정에서 형성될 수 있다. 다만, 이에 제한되는 것은 아니고, 화소 정의막(PDL) 및 댐 구조물(DAM)이 하프톤 마스크를 통해 형성된 후, 별도의 공정을 통해 스페이서(SPC)가 형성될 수도 있다.
댐 구조물(DAM)은 유기 봉지층(TFE2) 등의 유기물이 댐 구조물(DAM) 외측으로 넘치는 것을 억제 또는 방지하는 역할을 수행할 수 있다. 댐 구조물(DAM)을 배치함에 따라, 유기 봉지층(TFE2)은 댐 구조물(DAM) 내부에만 위치하고, 댐 구조물(DAM) 외부 영역에는 배치되지 않을 수 있다. 다만, 제1 무기 봉지층(TFE1) 및 제2 무기 봉지층(TFE3)은 댐 구조물(DAM) 외측에 배치될 수 있다. 제1 무기 봉지층(TFE1) 및 제2 무기 봉지층(TFE3)은 댐 구조물(DAM) 상에서 서로 접촉할 수 있고, 유기 봉지층(TFE2)을 봉지하여, 댐 구조물(DAM) 상에서 종지하는 구조를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 무기 봉지층(TFE1) 및 제2 무기 봉지층(TFE3)은 기판(SUB)의 아일랜드(ISL) 및 브릿지(BR) 상에 배치될 뿐만 아니라, 절개부(SLT) 내에도 배치될 수 있다. 제1 무기 봉지층(TFE1) 및 제2 무기 봉지층(TFE3)은 절개부(SLT)에 의해 노출되는 기판(SUB)의 아일랜드(ISL) 및 브릿지(BR), 버퍼층(BUF), 게이트 절연막(GIL), 층간 절연막(ILD), 제1 패시베이션층(PAS1), 제1 평탄화층(VIA1), 제2 평탄화층(VIA2), 및 제1 패시베이션층(PAS2)의 측면 상에 배치될 수 있으며, 각 측면을 커버할 수 있다. 이에 따라, 절개부(SLT)를 통해 외기 및 습기 등이 침투하는 것을 억제 또는 방지할 수 있다.
스페이서(SPC)는 댐 구조물(DAM)보다 높은 위치까지 배치될 수 있다. 구체적으로 설명하면, 기판(SUB)의 일면 또는 타면을 기준으로, 스페이서(SPC)의 상면(SPCa)은 화소 정의막(PDL)의 상면(PDLa) 및 댐 구조물(DAM)의 상면(DAMa)보다 높은 위치에 위치할 수 있다. 아울러, 기판(SUB)의 일면 또는 타면을 기준으로, 댐 구조물(DAM)의 상면(DAMa)은 유기 봉지층(TFE2)의 상면(TFE2a)과 같거나 높은 위치에 위치할 수 있다.
구체적으로 설명하면, 스페이서(SPC)의 상면(SPCa)은 기판(SUB)의 일면 또는 타면을 기준으로 제1 높이(h1)에 위치할 수 있다. 댐 구조물(DAM)의 상면(DAMa)은 기판(SUB)의 일면 또는 타면을 기준으로 제2 높이(h2)에 위치할 수 있다. 화소 정의막(PDL)의 상면(PDLa)은 기판(SUB)의 일면 또는 타면을 기준으로 제3 높이(h3)에 위치할 수 있다. 유기 봉지층(TFE2)의 상면(TFE2a)은 기판(SUB)의 일면 또는 타면을 기준으로 제4 높이(h4)에 위치할 수 있다. 이 경우, 기판(SUB)의 일면 또는 타면을 기준으로, 제4 높이(h4)는 제3 높이(h3)보다 높은 위치에 위치하고, 제2 높이(h2)는 제4 높이(h4)와 동일하거나 높은 위치에 위치하고, 제1 높이(h1)는 제2 높이(h2)보다 높은 위치에 위치할 수 있다. 여기서 각 상면의 높이들은 각 상면들의 평균적인 높이를 의미할 수 있다.
이 경우, 스페이서(SPC)는 적어도 일부 영역이 유기 봉지층(TFE2)의 상부로 돌출될 수 있다. 예를 들어, 유기 봉지층(TFE2)은 스페이서(SPC) 상에 배치되고, 스페이서(SPC)는 유기 봉지층(TFE2)을 두께 방향으로 관통하여, 유기 봉지층(TFE2)의 상부로 돌출될 수 있다. 스페이서(SPC) 상에는 제1 무기 봉지층(TFE1)이 배치되고, 스페이서(SPC) 상에 배치된 제1 무기 봉지층(TFE1)은 유기 봉지층(TFE2)의 상부로 돌출될 수 있다. 유기 봉지층(TFE2)의 상부로 돌출된 제1 무기 봉지층(TFE1)은 제2 무기 봉지층(TFE3)과 직접 접촉할 수 있다. 즉, 스페이서(SPC)와 제2 무기 봉지층(TFE3)은 두께 방향으로 중첩하는 중첩 영역을 포함할 수 있다. 이 경우, 상기 중첩 영역에서 스페이서(SPC)와 제2 무기 봉지층(TFE3) 사이에는 제1 무기 봉지층(TFE1)이 배치되며, 상기 중첩 영역에 배치된 상기 제1 무기 봉지층(TFE1)은 제2 무기 봉지층(TFE3)와 직접 접촉할 수 있다.
다만, 이에 제한되는 것은 아니고, 유기 봉지층(TFE2)의 상면(TFE2a) 중 적어도 일부는 스페이서(SPC)의 상면(SPCa)보다 높은 위치에 위치할 수 있다. 이 경우, 유기 봉지층(TFE2)은 스페이서(SPC)를 커버하고, 스페이서(SPC)는 유기 봉지층(TFE2) 상부로 돌출되지 않을 수도 있다.
아울러, 스페이서(SPC) 상에 공통 전극(CME)이 배치되는 경우, 스페이서(SPC)가 유기 봉지층(TFE2)의 상부로 돌출됨에 따라, 스페이서(SPC) 상에 배치된 공통 전극(CME)은 유기 봉지층(TFE2)의 상부로 돌출될 수 있다.
스페이서(SPC)의 상면(SPCa)이 댐 구조물(DAM)의 상면(DAMa)보다 높은 위치에 위치하는 경우, 스페이서(SPC) 상에 FMM 마스크 등이 배치되더라도, 댐 구조물(DAM)에서는 FMM 마스크 등에 의해 발생할 수 있는 찍힘 등의 불량이 억제 또는 방지될 수 있다. 즉, 상기 FMM 마스크 등이 댐 구조물(DAM)과 접촉하기 전에 스페이서(SPC)와 먼저 접촉하므로, 댐 구조물(DAM)에서는 찍힘 등의 불량이 억제 또는 방지될 수 있다. 이에 따라, 댐 구조물(DAM)에 찍힘 등의 불량에 의해 외기 및 습기 등이 투습되는 것을 억제 또는 방지할 수 있어, 표시 장치의 신뢰성이 향상될 수 있다.
아울러, 스페이서(SPC)에서 FMM 마스크 등에 의해 찍힘 등의 불량이 발생하더라도, 평면상 스페이서(SPC)는 댐 구조물(DAM)보다 작은 면적을 포함하므로, 댐 구조물(DAM)에서 찍힘 등의 불량이 발생하는 경우보다 외기 또는 습기 등이 투습되는 정도가 작을 수 있다. 따라서, 표시 장치의 신뢰성이 감소하는 것을 억제 또는 방지할 수 있다.
이에 제한되는 것은 아니지만, 스페이서(SPC)의 상면(SPCa)의 표면 거칠기는 댐 구조물(DAM)의 상면(DAMa)의 표면 거칠기보다 클 수 있다. 이에 제한되는 것은 아니지만, 스페이서(SPC)의 상면(SPCa)이 상기 FMM 마스크 등과 접촉하고, 상기 FMM 마스크 등에 의해 손상(damage)를 입는 경우, 스페이서(SPC)의 상면(SPCa)의 표면 거칠기가 커질 수 있다.
리세스 패턴(RC)은 화소 정의막(PDL), 제2 패시베이션층(PAS2), 제2 평탄화층(VIA2) 및 제1 평탄화층(VIA1)을 두께 방향으로 관통할 수 있다. 리세스 패턴(RC)은 화소 정의막(PDL), 제2 패시베이션층(PAS2), 제2 평탄화층(VIA2) 및 제1 평탄화층(VIA1)에 의해 정의될 수 있다. 리세스 패턴(RC)은 화소 정의막(PDL), 제2 패시베이션층(PAS2), 제2 평탄화층(VIA2) 및 제1 평탄화층(VIA1)의 적어도 일부가 제거되어 정의될 수 있다. 이 경우, 리세스 패턴(RC)의 측벽은 화소 정의막(PDL), 제2 패시베이션층(PAS2), 제2 평탄화층(VIA2) 및 제1 평탄화층(VIA1)으로 이루어질 수 있다.
리세스 패턴(RC)은 제1 패시베이션층(PAS1)을 노출할 수 있다. 이 경우, 리세스 패턴(RC)의 바닥면은 제1 패시베이션층(PAS1)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
리세스 패턴(RC)의 측벽을 이루는 제2 패시베이션층(PAS2)의 측면은 리세스 패턴(RC)의 측벽을 이루는 화소 정의막(PDL), 제2 평탄화층(VIA2) 및 제1 평탄화층(VIA1)의 측면보다 외측으로 돌출될 수 있다. 다시 말해서, 리세스 패턴(RC)은 서로 대향하는 일 측벽과 타 측벽을 포함할 수 있다. 이 경우, 리세스 패턴(RC)의 일 측벽을 이루는 화소 정의막(PDL), 제2 패시베이션층(PAS2), 제2 평탄화층(VIA2) 및 제1 평탄화층(VIA1)의 측면 중 제2 패시베이션층(PAS2)의 측면은 나머지(화소 정의막(PDL), 제2 평탄화층(VIA2) 및 제1 평탄화층(VIA1))의 측면들보다 리세스 패턴(RC)의 타 측벽을 향해 더 돌출될 수 있다.
공통 전극(CME)은 적어도 일부가 리세스 패턴(RC) 내에 배치될 수 있다. 예를 들어, 리세스 패턴(RC)의 측벽을 이루는 화소 정의막(PDL), 제2 패시베이션층(PAS2), 제2 평탄화층(VIA2) 및 제1 평탄화층(VIA1)의 측면 상에는 공통 전극(CME)이 배치될 수 있다. 또한, 외측으로 돌출된 제2 패시베이션층(PAS2)의 상면 및 제1 패시베이션층(PAS1)의 상면 상에 배치될 수 있다. 다만, 외측으로 돌출된 제2 패시베이션층(PAS2)의 하면에는 배치되지 않을 수 있다.
제1 무기 봉지층(TFE1)은 적어도 일부 영역이 리세스 패턴(RC) 내에 배치될 수 있다. 리세스 패턴(RC) 내에 배치되는 제1 무기 봉지층(TFE1)은 리세스 패턴(RC)의 표면을 따라 배치될 수 있다. 예를 들어, 리세스 패턴(RC) 내에 배치되는 제1 무기 봉지층(TFE1)은 리세스 패턴(RC)의 측벽을 이루는 화소 정의막(PDL), 제2 패시베이션층(PAS2), 제2 평탄화층(VIA2), 제1 평탄화층(VIA1), 및 제1 패시베이션층(PAS1)의 표면 상에 배치되며 이를 따라 연속적으로 배치될 수 있다. 다만, 리세스 패턴(RC) 상에 공통 전극(CME)이 배치되는 경우, 제1 무기 봉지층(TFE1)은 공통 전극(CME) 상에 배치될 수 있다. 이에 따라, 스페이서(SPC)와 스페이서(SPC)의 하부 구성들은 제1 무기 봉지층(TFE1)에 의해 봉지될 수 있고, 외기 및 습기의 침투가 억제 또는 방지될 수 있다.
무기막인 제2 패시베이션층(PAS2)의 측면이 다른 측면들보다 외측으로 돌출됨에 따라, 제2 패시베이션층(PAS2)은 제1 무기 봉지층(TFE1)과 직접 접촉할 수 있고, 제1 무기 봉지층(TFE1)에 의한 봉지가 보다 원활하며 견고할 수 있다. 다시 말해서, 공통 전극(CME)은 외측으로 돌출된 제2 패시베이션층(PAS2)의 하면 상에 배치되지 않으며, 제2 패시베이션층(PAS2)은 외측으로 돌출된 제2 패시베이션층(PAS2)의 타면(하면) 상에 배치될 수 있다. 이에 따라, 제2 패시베이션층(PAS2)은 제1 무기 봉지층(TFE1)과 직접 접촉할 수 있다.
도면상, 기판(SUB)의 브릿지(BR) 상에는 버퍼층(BUF), 게이트 절연막(GIL), 층간 절연막(ILD), 제1 패시베이션층(PAS1), 제1 평탄화층(VIA1), 제2 평탄화층(VIA2), 제2 패시베이션층(PAS2), 제1 무기 봉지층(TFE1), 및 제2 무기 봉지층(TFE3)이 배치되는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 구성들 중 일부가 생략되거나, 다른 구성이 더 배치될 수도 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 9는 다른 실시예에 따른 표시 장치의 단면도이다.
도 9를 참조하면, 본 실시예에 따른 표시 장치(10_1)의 리세스 패턴(RC_1)의 측벽은 제1 패시베이션층(PAS1)을 더 포함한다는 점에서 도 8의 실시예와 차이가 있다.
구체적으로, 화소 정의막(PDL), 제2 패시베이션층(PAS2), 제2 평탄화층(VIA2) 및 제1 평탄화층(VIA1)이 제거되는 과정에서 하부의 제1 패시베이션층(PAS1)의 일부가 함께 제거될 수 있다. 이에 따라, 리세스 패턴(RC_1)의 측벽은 화소 정의막(PDL), 제2 패시베이션층(PAS2), 제2 평탄화층(VIA2) 및 제1 평탄화층(VIA1)의 측면 뿐만 아니라, 제1 패시베이션층(PAS1)의 측면을 더 포함할 수 있다. 또한, 리세스 패턴(RC_1)의 바닥면은 제1 패시베이션층(PAS1)으로 이루어질 수 있다.
이 경우에도, 기판(SUB)의 일면 또는 타면을 기준으로 스페이서(SPC)의 상면(SPCa)이 댐 구조물(DAM)의 상면(DAMa)보다 높은 위치에 배치됨에 따라, 댐 구조물(DAM)의 찍힘 불량 등을 방지할 수 있다. 또한, 제1 패시베이션층(PAS1) 일부가 식각되더라도, 제1 무기 봉지층(TFE1)은 제1 패시베이션층(PAS1)과 직접 접촉할 수 있고, 스페이서(SPC)가 봉지될 수 있다.
도 10은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 10을 참조하면, 본 실시예에 따른 표시 장치(10_2)의 리세스 패턴(RC_2)의 바닥면은 층간 절연막(ILD)으로 이루어진다는 점에서 도 9의 실시예와 차이가 있다. 이 경우, 제1 패시베이션층(PAS1)은 두께 방향으로 관통되며, 제1 무기막(TFE1)은 층간 절연막(ILD)과 직접 접촉할 수 있다.
이 경우에도, 기판(SUB)의 일면 또는 타면을 기준으로 스페이서(SPC)의 상면(SPCa)이 댐 구조물(DAM)의 상면(DAMa)보다 높은 위치에 배치됨에 따라, 댐 구조물(DAM)의 찍힘 불량 등을 방지할 수 있다. 또한, 제1 패시베이션층(PAS1)이 두께 방향으로 관통되더라도, 제1 무기 봉지층(TFE1)은 층간 절연막(ILD)과 직접 접촉할 수 있고, 스페이서(SPC)가 봉지될 수 있다.
도 11은 또 다른 실시예에 따른 표시 장치의 사시도이다. 도 12는 도 11의 표시 장치의 평면도이다. 도 13은 또 다른 실시예에 따른 표시 장치의 기판의 전개도이다. 도 14는 도 13의 A 영역을 확대한 확대도이다. 도 15는 일 실시예에 따른 표시 장치의 기판의 사시도 일부를 나타낸다. 도 16은 도 14의 B 영역을 확대한 확대도이다.
도 11 내지 도 16을 참조하면, 본 실시예에 따른 표시 장치(10_3)에서, 기판(SUB_3)은 아일랜드(ISL) 및 브릿지(BR)을 포함하지 않으며, 댐 구조물(DAM_3), 스페이서(SPC) 및 리세스 패턴(RC)은 표시 장치(10_3)의 코너부(CS)에 배치될 수 있다는 점에서 도 1 내지 도 8의 실시예와 차이가 있다. 아울러,
구체적으로 설명하면, 표시 장치(10_3)는 표시 영역(DPA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화소들 및/또는 발광 영역들을 포함할 수 있다. 표시 영역(DPA)은 전면부(FS), 측면부(SS: SS1, SS2, SS3, SS4), 및 코너부(CS: CS1, CS2, CS3, CS4)를 포함할 수 있다.
전면부(FS)는 전 영역에서 실질적으로 평탄할 수 있으나, 이에 제한되는 것은 아니다. 측면부(SS: SS1, SS2, SS3, SS4)는 전면부(FS)의 에지(edge)에서 외측으로 연장되어 소정의 각도로 구부러질 수 있다. 제1 내지 제4 측면부(SS1, SS2, SS3, SS4)는 전면부(FS)로부터 연장되어 소정의 곡률을 포함하며, 둥근 형상을 포함할 수 있다. 코너부(CS)는 서로 인접한 측면부(SS: SS1, SS2, SS3, SS4) 사이에 배치될 수 있다. 제1 내지 제4 코너부(CS1, CS2, CS3, CS4) 각각은 복곡률을 포함하며, 둥근 형상을 포함할 수 있다.
표시 장치(10_3)의 전면부(FS) 및 측면부(SS) 뿐만 아니라 코너부(CS)에는 화소가 배치될 수 있으며, 화면이 표시될 수 있다. 이에 따라, 표시 장치(10_3)를 전면(前面)에서 바라보는 경우, 사용자는 표시 장치(10_3)의 전 영역에서 표시가 되는 것으로 인식할 수 있다. 다시 말해서, 사용자는 실질적으로 베젤이 존재하지 않는 것으로 인식할 수 있으며, 보다 몰입감 있는 화면을 제공받을 수 있다.
기판(SUB_3)은 제1 화소 영역(PXA1), 제2 화소 영역(PXA2) 및 비화소 영역(LA)을 포함할 수 있다. 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2) 상에는 각각 복수의 화소가 배치되며, 비화소 영역(LA) 상에는 화소가 배치되지 않을 수 있다. 비화소 영역(LA)에는 화소를 구동하는 배선들이 배치될 수 있으나, 이에 제한되는 것은 아니다. 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)은 표시 장치(10_3)의 표시 영역(DPA)에 대응되며, 비화소 영역(LA)은 표시 장치(10_3)의 비표시 영역(NDA)에 대응될 수 있다. 비화소 영역(LA)은 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)의 외측에 배치되며, 전개도상 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)을 둘러쌀 수 있다.
제1 화소 영역(PXA1)은 메인부(MS)와 벤딩부(BS: BS1, BS2, BS3, BS4)를 포함할 수 있다. 메인부(MS)는 표시 장치(10_3)의 전면부(FS)와 대응되며, 벤딩부(BS: BS1, BS2, BS3, BS4)는 표시 장치(10_3)의 측면부(SS)와 대응될 수 있다. 메인부(MS)의 형상은 표시 장치(10_3)의 전면부(FS)에 실질적으로 상응하며, 벤딩부(BS: BS1, BS2, BS3, BS4)의 형상은 표시 장치(10_3)의 측면부(SS)에 실질적으로 상응할 수 있다.
제2 화소 영역(PXA2)은 서로 인접한 벤딩부(BS: BS1, BS2, BS3, BS4) 사이에 배치될 수 있다. 다시 말해서, 제1 내지 제4 벤딩부(BS1, BS2, BS3, BS4)는 일정한 간격을 두고, 적어도 일부 영역에서 상호 이격될 수 있다. 제1 내지 제4 벤딩부(BS1, BS2, BS3, BS4)가 이격된 영역에는 제2 화소 영역(PXA2)이 배치될 수 있다. 제2 화소 영역(PXA2)의 형상은 표시 장치(10_3)의 코너부(CS)의 형상에 상응할 수 있다.
기판(SUB_3)은 복수의 돌출 패턴(CP)을 더 포함할 수 있다. 서로 인접한 돌출 패턴(CP)은 적어도 일부 영역에서 물리적으로 분리 이격될 수 있다. 후술하겠으나, 각 돌출 패턴(CP)은 적어도 일부 영역에서 최상층부터 최하부층인 기판(도 8의 'SUB' 참조)까지 물리적으로 분리될 수 있다. 인접하는 돌출 패턴(CP)이 물리적으로 분리된 부분에는 코너 절개부(CG, 또는 코너 절개 패턴)가 위치할 수 있다. 즉, 코너 절개부(CG)에 의해 서로 인접한 돌출 패턴(CP)들 사이에 공간이 마련될 수 있다. 이로 인해, 제2 화소 영역(PXA2)이 복곡률을 갖더라도, 제2 화소 영역(PXA2)의 돌출 패턴(CP)은 연신 및 수축이 가능하므로, 코너 절개부(CG)들에 의해 제2 화소 영역(PXA2)에 인가되는 스트레인은 줄어들 수 있다. 돌출 패턴(CP)들은 기판(도 8의 'SUB' 참조)까지 레이저에 의해 절개함으로써 형성될 수 있으나, 이에 제한되는 것은 아니다.
돌출 패턴(CP)은 제1 화소 영역(PXA1)로부터 돌출될 수 있다. 다시 말해서, 돌출 패턴(CP)은 제1 화소 영역(PXA1)의 메인부(MS) 및 벤딩부(BS) 중 적어도 어느 하나로부터 제1 화소 영역(PXA1)의 외측을 향해 돌출될 수 있다. 각 돌출 패턴(CP)의 일단은 제1 화소 영역(PXA1)과 연결될 수 있다. 각 제1 화소 영역(PXA1)과 연결된 돌출 패턴(CP)의 반대 측에는 비화소 영역(LA)이 배치될 수 있다.
제1 화소 영역(PXA1)과 비화소 영역(LA) 사이에서 돌출 패턴(CP)에는 제2 화소 영역(PXA2)이 배치될 수 있다. 비화소 영역(LA)은 각 돌출 패턴(CP)마다 마련될 수 있으며, 각 돌출 패턴(CP)마다 마련된 비화소 영역(LA)은 전개도상 서로 분리되어 이격될 수 있다.
전개도상 돌출 패턴(CP)이 제1 화소 영역(PXA1)과 연결된 부분을 제외한 나머지 영역은 노출될 수 있다. 각 돌출 패턴(CP)이 제1 화소 영역(PXA1)으로부터 돌출된 방향의 길이는 상이할 수 있다.
복수의 돌출 패턴(CP)은 서로 대향할 수 있다. 다시 말해서, 복수의 돌출 패턴(CP)은 코너 절개부(CG)를 사이에 두고 서로 이격될 수 있고, 각 돌출 패턴(CP)의 측면은 서로 대향할 수 있다. 복수의 돌출 패턴(CP)은 코너 절개부(CG)에 의해 구분될 수 있다.
돌출 패턴(CP)이 벤딩되는 경우, 서로 인접한 돌출 패턴(CP) 사이의 간격은 줄어들거나, 서로 인접한 돌출 패턴(CP)은 직접 접촉할 수 있다. 서로 인접한 돌출 패턴(CP)은 직접 접촉하는 경우, 서로 인접한 돌출 패턴(CP) 사이에서 물리적인 계면(또는 경계)이 위치할 수 있다. 다만, 이에 제한되는 것은 아니고, 돌출 패턴(CP)이 벤딩되는 경우, 서로 인접한 돌출 패턴(CP)은 서로 중첩(overlap)할 수도 있다.
돌출 패턴(CP) 상에는 댐 구조물(DAM_3), 스페이서(SPC) 및 리세스 패턴(RC)이 배치될 수 있다. 또한, 돌출 패턴(CP) 상에는 복수의 제1 화소(PX1), 복수의 제2 화소(PX2) 및 복수의 제3 화소(PX3)가 위치할 수 있다.
댐 구조물(DAM_3)은 돌출 패턴(CP)의 테두리를 따라 배치될 수 있다. 댐 구조물(DAM_3)은 제2 화소 영역(PXA2) 내에 배치되는 것으로 도시하였으나, 이에 제한되는 것은 아니고, 댐 구조물(DAM_3)의 일부는 각 돌출 패턴(CP)의 비화소 영역(LA)에 배치될 수도 있다. 스페이서(SPC) 및 리세스 패턴(RC)은 각 돌출 패턴(CP) 상에 배치되며, 댐 구조물(DAM_3)에 의해 둘러싸인 영역 내에 배치될 수 있다. 스페이서(SPC) 및 리세스 패턴(RC)은 각 돌출 패턴(CP)별로 적어도 하나가 배치될 수 있다. 예를 들어, 스페이서(SPC) 및 리세스 패턴(RC)은 제2 화소(PX2) 및 제3 화소(PX3) 사이마다 배치될 수 있으나, 스페이서(SPC) 및 리세스 패턴(RC)의 개수 및 배치 위치는 이에 제한되는 것은 아니다. 기판(SUB_3)의 일면 또는 타면을 기준으로 스페이서(SPC)의 상면은 댐 구조물(DAM_3)의 상면보다 높은 위치에 위치할 수 있다.
이 경우에도, 표시 장치(10_3)의 제2 화소 영역(PXA2)에서, 기판(SUB_3)의 일면 또는 타면을 기준으로 스페이서(SPC)의 상면이 댐 구조물(DAM_3)의 상면보다 높은 위치에 배치됨에 따라, 댐 구조물(DAM, 도 8 참조)의 찍힘 불량 등을 방지할 수 있다. 아울러, 표시 장치(10_3)의 다양한 구조 및 디자인이 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB: 기판
ISL: 아일랜드
BR: 브릿지
SLT: 절개부
DAM: 댐 구조물
SPC: 스페이서

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 제1 화소;
    상기 기판 상에 배치되며, 평면상 상기 제1 화소를 둘러싸는 댐 구조물;
    평면상 상기 댐 구조물에 의해 둘러싸인 영역 내에 배치되는 스페이서;
    상기 댐 구조물 및 상기 스페이서 상에 배치되는 제1 무기 봉지층; 및
    상기 제1 무기 봉지층 상에 배치되는 유기 봉지층을 포함하되,
    상기 스페이서의 상면은 상기 댐 구조물의 상면 및 상기 유기 봉지층의 상면보다 높은 위치에 위치하는 표시 장치.
  2. 제1 항에 있어서,
    상기 스페이서는 적어도 일부 영역이 상기 유기 봉지층 상부로 돌출되는 표시 장치.
  3. 제2 항에 있어서,
    상기 유기 봉지층 상에 배치되는 제2 무기 봉지층을 더 포함하되,
    상기 유기 봉지층 상부로 돌출된 상기 스페이서 상에 배치된 제1 무기 봉지층은 상기 제2 무기 봉지층과 직접 접촉하는 표시 장치.
  4. 제1 항에 있어서,
    상기 기판 상에 배치되는 평탄화막, 상기 평탄화막 상에 배치되는 패시베이션층, 및 상기 패시베이션층 및 상기 평탄화막을 제거하여 정의되는 리세스 패턴을 더 포함하되,
    평면상 상기 리세스 패턴은 상기 스페이서를 둘러싸는 표시 장치.
  5. 제4 항에 있어서,
    상기 리세스 패턴의 측벽은 상기 패시베이션층의 측면과 상기 평탄화막의 측면을 포함하되,
    상기 패시베이션층의 상기 측면은 상기 평탄화막의 측면보다 외측으로 돌출된 표시 장치.
  6. 제1 항에 있어서,
    상기 스페이서의 상기 상면의 표면 거칠기는 상기 댐 구조물의 상기 상면의 표면 거칠기보다 거친 표시 장치.
  7. 제1 항에 있어서,
    평면상 상기 유기 봉지층은 상기 댐 구조물에 의해 둘러싸이는 영역 내에 배치되는 표시 장치.
  8. 제1 항에 있어서,
    상기 기판은 절개부에 의해 구분되는 복수의 아일랜드, 및 각각 서로 인접하는 상기 아일랜드를 연결하는 복수의 브릿지를 더 포함하되,
    상기 제1 화소 및 상기 댐 구조물은 상기 복수의 아일랜드 각각에 배치되는 표시 장치.
  9. 제8 항에 있어서,
    상기 스페이서는 상기 복수의 아일랜드 중 적어도 일부에 배치되는 표시 장치.
  10. 제8 항에 있어서,
    상기 복수의 아일랜드 상에 각각 배치되는 제2 화소를 더 포함하되,
    평면상 상기 스페이서는 상기 제1 화소와 상기 제2 화소 사이에 배치되는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 화소는 제1 색의 빛을 방출하고, 상기 제2 화소는 상기 제1 색과 상이한 제2 색의 빛을 방출하는 표시 장치.
  12. 제8 항에 있어서,
    상기 복수의 아일랜드 및 상기 복수의 브릿지의 배치 패턴은 배열 반복 단위를 가지며,
    상기 배열 반복 단위는 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 반복하여 배열되는 표시 장치.
  13. 제12 항에 있어서,
    상기 배열 반복 단위는 제1 배열 반복 단위 및 상기 제1 배열 반복 단위에 상기 제1 방향 또는 상기 제2 방향으로 인접하는 제2 배열 반복 단위를 포함하고,
    상기 제2 배열 반복 단위는 상기 제1 배열 반복 단위에 대해 선대칭 형상을 갖는 표시 장치.
  14. 절개부에 의해 구분되는 복수의 아일랜드, 및 각각 서로 인접하는 상기 아일랜드를 연결하는 복수의 브릿지를 포함하는 기판;
    상기 기판 상에 배치되는 평탄화막;
    상기 평탄화막 상에 배치되는 패시베이션층;
    상기 패시베이션층 상에 배치되는 화소 전극;
    상기 화소 전극을 노출하며, 상기 화소 전극 상에 배치되는 화소 정의막;
    상기 화소 전극 상에 배치되는 발광층;
    상기 화소 정의막 상에 배치되는 스페이서; 및
    상기 화소 정의막 및 상기 스페이서를 커버하고, 순차 적층된 무기 봉지층 및 유기 봉지층을 포함하는 봉지층을 포함하되,
    상기 기판의 일면 또는 상면을 기준으로 상기 스페이서의 상면은 상기 유기 봉지층의 상면보다 높은 위치에 위치하는 표시 장치.
  15. 제14 항에 있어서,
    상기 패시베이션층 및 상기 평탄화막을 제거하여 정의되는 리세스 패턴을 더 포함하되,
    평면상 상기 리세스 패턴은 상기 스페이서를 둘러싸는 표시 장치.
  16. 제15 항에 있어서,
    상기 리세스 패턴의 측벽은 상기 패시베이션층의 측면과 상기 평탄화막의 측면을 포함하되,
    상기 패시베이션층의 상기 측면은 상기 평탄화막의 측면보다 외측으로 돌출된 표시 장치.
  17. 제14 항에 있어서,
    상기 화소 정의막 상에 배치되며 상기 스페이서 및 상기 화소 전극을 평면상 둘러싸는 댐 구조물을 더 포함하되,
    상기 기판의 일면 또는 타면을 기준으로, 상기 스페이서의 상기 상면은 상기 댐 구조물의 상면보다 높은 위치에 위치하는 표시 장치.
  18. 제17 항에 있어서,
    상기 화소 전극 및 상기 댐 구조물은 상기 복수의 아일랜드 각각에 배치되고, 상기 스페이서는 상기 복수의 아일랜드의 적어도 일부에 배치되는 표시 장치.
  19. 제18 항에 있어서,
    상기 스페이서와 상기 댐 구조물은 분리 이격된 표시 장치.
  20. 제14 항에 있어서,
    상기 스페이서는 적어도 일부 영역이 상기 유기 봉지층 상부로 돌출되는 표시 장치.
KR1020200168151A 2020-12-04 2020-12-04 표시 장치 KR20220079723A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200168151A KR20220079723A (ko) 2020-12-04 2020-12-04 표시 장치
CN202111420176.9A CN114597238A (zh) 2020-12-04 2021-11-26 显示装置
US17/540,026 US20220181413A1 (en) 2020-12-04 2021-12-01 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200168151A KR20220079723A (ko) 2020-12-04 2020-12-04 표시 장치

Publications (1)

Publication Number Publication Date
KR20220079723A true KR20220079723A (ko) 2022-06-14

Family

ID=81814097

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200168151A KR20220079723A (ko) 2020-12-04 2020-12-04 표시 장치

Country Status (3)

Country Link
US (1) US20220181413A1 (ko)
KR (1) KR20220079723A (ko)
CN (1) CN114597238A (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102414110B1 (ko) * 2015-09-07 2022-06-29 삼성디스플레이 주식회사 디스플레이 장치
US10205122B2 (en) * 2015-11-20 2019-02-12 Samsung Display Co., Ltd. Organic light-emitting display and method of manufacturing the same
US10446793B2 (en) * 2016-10-10 2019-10-15 Samsung Display Co., Ltd. Display apparatus
TWI627577B (zh) * 2017-12-25 2018-06-21 友達光電股份有限公司 觸控顯示裝置
KR102565936B1 (ko) * 2018-03-26 2023-08-11 삼성디스플레이 주식회사 표시 장치
CN111860036B (zh) * 2019-04-25 2023-06-20 云谷（固安）科技有限公司 显示屏及显示装置
CN114981972A (zh) * 2020-12-23 2022-08-30 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Also Published As

Publication number Publication date
US20220181413A1 (en) 2022-06-09
CN114597238A (zh) 2022-06-07

Similar Documents

Publication Publication Date Title
US20220158125A1 (en) Display device with structure for preventing organic material overflow
US9985085B2 (en) Array substrate for narrow frame design, manufacturing method thereof and display device
US11910691B2 (en) Display panel, manufacturing method thereof, and display device
KR20230128434A (ko) 유기발광 표시 장치
US11690265B2 (en) Display device having a trench portion
KR102542177B1 (ko) 유기 발광 표시 장치 및 이를 구비한 전자 기기
KR20200115925A (ko) 표시 장치
US20220262874A1 (en) Display device
KR20210149279A (ko) 디스플레이 패널 및 이를 포함하는 디스플레이 장치
KR102519399B1 (ko) 표시 장치
KR20200081626A (ko) 디스플레이 장치
CN112530995A (zh) 显示装置
US20230225164A1 (en) Display panel and display apparatus including the same
US20230209883A1 (en) Display apparatus
US20230031015A1 (en) Display apparatus
KR20230108764A (ko) 표시 패널 및 이를 구비하는 표시 장치
KR20230131347A (ko) 디스플레이 장치
KR20220079723A (ko) 표시 장치
CN115207031A (zh) 显示面板和包括显示面板的显示设备
KR20230066198A (ko) 표시 패널 및 표시 장치
KR20200116568A (ko) 표시 장치
CN111383601A (zh) 显示面板
KR20200084964A (ko) 표시 장치 및 이의 제조 방법
CN220570914U (zh) 显示装置
US20210057503A1 (en) Display apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal