KR20210028307A - 반도체 장치 및 이의 동작 방법 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 반도체 장치는 기판에 매립되고, 제1 도전형의 불순물이 도프된 도전 물질을 포함하는 소스층과, 상기 기판 상에 배치되며, 각각이 수직 절연층과 수직 채널층을 가지고, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 복수의 채널 구조체들과, 상기 소스층 상에 배치되며, 상기 복수의 채널 구조체들 각각의 측벽 상에 상기 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극들과, 상기 복수의 게이트 전극들을 관통하며, 상기 제1 방향으로 연장되고, 상기 소스층과 전기적으로 연결되는 공통 소스 라인을 포함하고, 상기 복수의 게이트 전극들 중에서 적어도 하나는 게이트 유도 드레인 누설(GIDL) 라인을 제공하고, 이레이즈 동작 동안 상기 공통 소스 라인으로 인가되는 이레이즈 전압은 목표 전압에 도달하고, 상기 이레이즈 전압이 상기 목표 전압에 도달한 후, 상기 이레이즈 전압이 상기 목표 전압보다 높은 전압을 갖도록 단위 스텝 전압이 추가로 인가되며, 상기 단위 스텝 전압이 추가로 인가된 후, 상기 이레이즈 전압은 다시 상기 목표 전압으로 스텝 다운된다.
Description
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것이다.
작은 크기를 가지면서 고용량의 메모리 장치에 대한 요구가 늘어남에 따라 수직으로 적층되는 메모리 셀들을 갖는 메모리 장치에 대한 연구가 활발해 진행되고 있다. 최근에는 메모리 장치의 집적도를 향상시키고 비용을 감소시키기 위해서, 선택적 에피택셜 성장(Selctive Epitaxial Growth; SEG) 공정이 생략된다. 따라서, GIDL 이레이즈의 효율을 증가시킬 수 있는 다양한 방법이 연구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, GIDL 라인과 수직 채널층 사이의 절연 물질에 열화를 유발하지 않으면서 GIDL 전류 발생의 효율을 증가시킬 수 있는 반도체 장치를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 반도체 장치는, 기판에 매립되고, 제1 도전형의 불순물이 도프된 도전 물질을 포함하는 소스층과, 상기 기판 상에 배치되며, 각각이 수직 절연층과 수직 채널층을 가지고, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 복수의 채널 구조체들과, 상기 소스층 상에 배치되며, 상기 복수의 채널 구조체들 각각의 측벽 상에 상기 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극들과, 상기 복수의 게이트 전극들을 관통하며, 상기 제1 방향으로 연장되고, 상기 소스층과 전기적으로 연결되는 공통 소스 라인을 포함하고, 상기 복수의 게이트 전극들 중에서 적어도 하나는 게이트 유도 드레인 누설(GIDL) 라인을 제공하고, 이레이즈 동작 동안 상기 공통 소스 라인으로 인가되는 이레이즈 전압은 목표 전압에 도달하고, 상기 이레이즈 전압이 상기 목표 전압에 도달한 후, 상기 이레이즈 전압이 상기 목표 전압보다 높은 전압을 갖도록 단위 스텝 전압이 추가로 인가되며, 상기 단위 스텝 전압이 추가로 인가된 후, 상기 이레이즈 전압은 다시 상기 목표 전압으로 스텝 다운된다.
본 발명의 일 실시 예에 따른 반도체 장치는, 비트라인들과, 이레이즈 동작 동안 이레이즈 전압을 인가받는 공통 소스 라인과, 상기 비트라인들 중에서 어느 하나와 상기 공통 소스 라인 사이에 연결되며 복수의 메모리 셀들을 포함하는 적어도 하나의 메모리 셀 스트링을 포함하고, 상기 적어도 하나의 메모리 셀 스트링은, 상기 비트라인들 중에서 어느 하나와 연결되는 적어도 하나의 스트링 선택 라인과, 상기 공통 소스 라인에 전기적으로 연결되는 게이트 유도 드레인 누설(GIDL) 라인과, 상기 GIDL 라인 상에 배치되는 접지 선택 라인과, 상기 스트링 선택 라인과 상기 접지 선택 라인 사이에 배치되는 복수의 워드라인들을 포함하고, 이레이즈 동작 동안 상기 공통 소스 라인으로 인가되는 상기 이레이즈 전압이 목표 전압에 도달할 때까지 상기 GIDL 라인에 인가되는 GIDL 전압은 상기 이레이즈 전압과 일정한 전위차를 유지하며 상승하고, 이레이즈 동작 동안 상기 공통 소스 라인으로 인가되는 상기 이레이즈 전압이 상기 목표 전압에 도달한 후, 상기 목표 전압보다 높은 전압을 인가하는 오버슈트(overshoot)를 발생킨다.
본 발명의 일 실시 예에 따른 반도체 장치는, 기판과, 상기 기판의 상면에 매립되고, 제1 도전형의 불순물이 도프된 도전 물질을 포함하는 소스층과, 상기 소스층 상에 교대로 적층되는 복수의 게이트 전극층들과 복수의 절연층들과, 각각이 수직 절연층과 수직 채널층을 가지고, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 복수의 채널 구조체와, 상기 소스층이 상기 수직 채널층을 따라 연장되고, 상기 복수의 게이트 전극층들 중 어느 하나에서 제공되는 GIDL 라인의 적어도 일부와 중첩되도록 형성된 공통 소스 연장 영역을 포함하고, 상기 복수의 게이트 전극들 중에서 최하위 게이트 전극은 게이트 유도 드레인 누설(GIDL) 라인을 제공하고, 이레이즈 동작 동안, 상기 소스층으로 인가되는 이레이즈 전압의 최대 크기는 상기 이레이즈 전압이 유지되는 전압의 크기보다 크다.
본 발명의 일 실시 예에 따른 복수의 메모리 셀들을 포함하는 적어도 하나의 메모리 셀 스트링을 포함하는 반도체 장치의 동작 방법에 있어서, 상기 반도체 장치의 이레이즈 동작 동안 공통 소스 라인으로 인가되는 이레이즈 전압이 목표 전압으로 스텝 상승하는 단계와, 상기 이레이즈 전압이 상기 목표 전압에 도달한 후, 상기 이레이즈 전압은 상기 목표 전압보다 높은 전압을 갖도록 단위 스텝 전압을 추가로 인가하는 단계와, 상기 단위 스텝 전압이 추가로 인가된 후, 상기 이레이즈 전압은 다시 상기 목표 전압으로 스텝 다운하는 단계를 포함하고, 상기 적어도 하나의 메모리 셀 스트링은 게이트 유도 드레인 누설(GIDL) 라인을 포함한다.
본 발명의 일 실시 예에 따르면, 소스층으로 인가되는 이레이즈 전압에서 목표 전압보다 높은 전압을 짧은 시간 동안 인가한 후 다시 목표 전압으로 스텝 다운 시키는 오버슈트 구간을 도입함으로써 GIDL 전류 발생의 효율을 증가시킬 수 있다. 따라서, 절연 물질에 열화를 유발하지 않으면서 GIDL 이레이즈의 효율을 증가시킬 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면이다.
도 3은 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 메모리 셀 어레이를 나타내는 개략 평면도이다.
도 4는 도 3에 도시된 3차원 반도체 장치를 I-I'로 절개하여 본 단면도이다.
도 5는 도 4의 "A" 영역을 확대하여 나타내는 단면도이다.
도 6은 4의 "B" 영역을 확대하여 나타내는 단면도이다.
도 7 내지 도 9는 본 발명의 일 실시 예에 따른 이레이즈 전압과 GIDL 전류의 파형을 나타내는 그래프이다.
도 10과 도 11은 본 발명의 일 실시 예에 따른 이레이즈 전압과 GIDL 전류의 파형을 나타내는 그래프이다.
도 12는 도 10의 "D" 영역을 확대하여 나타내는 도면이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 도면이다.
도 14와 도 15는 본 발명의 일 실시 예에 따른 이레이즈 전압과 채널 포텐셜의 파형을 나타내는 그래프이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 장치를 나타낸 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면이다.
도 3은 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 메모리 셀 어레이를 나타내는 개략 평면도이다.
도 4는 도 3에 도시된 3차원 반도체 장치를 I-I'로 절개하여 본 단면도이다.
도 5는 도 4의 "A" 영역을 확대하여 나타내는 단면도이다.
도 6은 4의 "B" 영역을 확대하여 나타내는 단면도이다.
도 7 내지 도 9는 본 발명의 일 실시 예에 따른 이레이즈 전압과 GIDL 전류의 파형을 나타내는 그래프이다.
도 10과 도 11은 본 발명의 일 실시 예에 따른 이레이즈 전압과 GIDL 전류의 파형을 나타내는 그래프이다.
도 12는 도 10의 "D" 영역을 확대하여 나타내는 도면이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 도면이다.
도 14와 도 15는 본 발명의 일 실시 예에 따른 이레이즈 전압과 채널 포텐셜의 파형을 나타내는 그래프이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 장치를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시 예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
먼저 도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(10)는 메모리 셀 어레이(20)와 메모리 컨트롤러(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들 중 적어도 일부는 서로 연결되어 메모리 셀 스트링을 제공할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 스트링들을 포함할 수 있으며, 복수의 메모리 셀 스트링들은 복수의 블록들로 구분될 수 있다. 메모리 컨트롤러(30)는 컨트롤 로직(31), 어드레스 디코더 회로(32), 페이지 버퍼 회로(33), 및 입출력 회로(34) 등을 포함할 수 있다.
일 실시 예에서, 어드레스 디코더 회로(32)는 워드라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL) 등을 통해 메모리 셀들(MC)과 연결될 수 있으며, 페이지 버퍼 회로(33)는 비트라인(BL)을 통해 메모리 셀들(MC)과 연결될 수 있다. 일 실시 예에서, 어드레스 디코더 회로(32)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀(MC)을 선택할 수 있으며, 메모리 셀(MC)을 선택하기 위한 주소 정보를 컨트롤 로직(31)으로부터 수신할 수 있다.
페이지 버퍼 회로(33)는 메모리 셀(MC)에 데이터를 기록하거나, 메모리 셀(MC)로부터 데이터를 읽어올 수 있으며, 페이지 단위로 데이터를 기록하거나 읽어올 수 있다. 페이지 버퍼 회로(33)는 복수의 페이지 버퍼들을 포함할 수 있으며, 복수의 페이지 버퍼들 각각은 적어도 하나의 비트라인(BL)에 연결될 수 있다. 페이지 버퍼 회로(33)가 메모리 셀 어레이(20)에 기록하고자 하는 데이터, 또는 페이지 버퍼 회로(33)가 메모리 셀 어레이(20)로부터 읽어온 데이터는 입출력 회로(34)를 통해 입출력될 수 있다. 한편, 어드레스 디코더 회로(32)와 페이지 버퍼 회로(33), 및 입출력 회로(34)의 동작은, 컨트롤 로직(31)에 의해 제어될 수 있다.
본 발명의 일 실시 예에 따르면, 메모리 셀 어레이(20)의 이레이즈(erase) 동작은 게이트 유도 드레인 누설(gate induced drain leakage(GIDL)) 방식을 이용하여 수행될 수 있다. GIDL 방식을 이용하여 이레이즈를 수행하는 메모리 장치(10)에서 공통 소스 라인으로 이레이즈 전압이 인가될 수 있다. 공통 소스 라인으로 이레이즈 전압을 인가할 때, 상기 이레이즈 전압이 목표 전압에 도달한 후, 상기 목표 전압보다 높은 전압을 짧은 시간 동안 인가하는 오버슈트를 의도적으로 발생시킬 수 있다. 이로 인해 GIDL 전류가 증가하므로 GIDL 전류 발생의 효율을 증가시킬 수 있다.
도 2는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면이고, 도 3은 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 메모리 셀 어레이를 나타내는 개략 평면도이다.
도 2를 참조하면, 메모리 셀 어레이는, 공통 소스 라인(CSL), 복수의 비트 라인들(BL), 복수의 선택 스트링 라인들(SSL), 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수 개의 메모리 셀 스트링들(CSTR), 복수개의 GIDL 라인들(GIDL), 및 복수의 그라운드 선택 라인들(GSL)을 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC) 각각은 복수의 워드라인(WL) 및 복수의 비트라인(BL)에 연결되어 동작할 수 있다. 일례로, 메모리 셀들(MC) 각각은 하나의 워드라인(WL)과 하나의 비트라인(BL)에 연결될 수 있다. 복수의 메모리 셀들(MC)은 서로 직렬로 연결되어 하나의 메모리 셀 스트링(CSTR)을 제공할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 비트 라인들(BL) 각각에는 복수의 메모리 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 공통 소스 라인(CSL)은 기판 내에 형성되는 불순물 영역일 수 있다. 복수의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
일부 실시 예들에 따르면, 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
메모리 셀 스트링들(CSTR) 각각은 GIDL 트랜지스터(GDT), 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST), 및 복수의 메모리 셀 트랜지스터들(MCT1~MCTn)로 구성될 수 있다. 복수의 메모리 셀 트랜지스터들(MCT1~MCTn)은 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치될 수 있다. 스트링 선택 트랜지스터(SST)는 메모리 셀 스트링(CSTR) 내에서 메모리 셀들(MC)의 상부에서 비트라인들(BL) 중 어느 하나와 연결될 수 있다.
GIDL 트랜지스터(GDT)는 메모리 셀들(MC)의 하부에서 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 GIDL 트랜지스터(GDT)의 소스들에 공통으로 연결될 수 있다. 실시 예에 따라, GIDL 트랜지스터(GDT)는 스트링 선택 트랜지스터(SST)의 상부에서 비트라인(BL)과 연결될 수 있다.
스트링 선택 트랜지스터(SST), 복수의 메모리 셀 트랜지스터들(MCT1~MCTn), 접지 선택 트랜지스터(GST), 및 GIDL 트랜지스터(GDT)는 직렬로 연결될 수 있다.
공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL1~WLn), 및 복수 개의 스트링 선택 라인들(SSL), 및 복수 개의 GIDL 라인들(GIDL) 각각은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT1~MCTn), 스트링 선택 트랜지스터들(SST), 및 GIDL 트랜지스터들(GDT)의 게이트 전극들로 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT1~MCTn)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
일례로, 기판 상에 GIDL 라인(GIDL), 그라운드 선택 라인(GSL), 워드라인들(WL1~WL4) 및 스트링 선택 라인(SSL)이 순차적으로 형성될 수 있으며, 게이트 전극층들 각각의 하부 및/또는 상부에는 몰드 절연층이 배치될 수 있다. 게이트 전극층들은 기판으로부터 거리가 길어질수록 면적이 감소될 수 있다. 비트 라인들(BL)은 기판으로부터 이격되어 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다.
도 2와 도 3을 함께 참조하면, 메모리 셀 어레이는 워드 라인 컷 영역(WLC)에 의하여 분리될 수 있다. 또한, 게이트 전극층들 중 스트링 선택 라인(SSL)은 선택 라인 컷 영역(SLC)에 의하여 분리될 수 있다. 일부 실시 예에서, 워드 라인 컷 영역(WLC)은 하나 이상의 절연 물질이 갭-필(gap-fill)된 구조로 제공될 수 있다. 예를 들어, 이러한 절연물질은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
복수의 채널 구조체(CH) 각각은 게이트 전극층들과 절연층들을 관통하도록 형성될 수 있다. 채널 영역(CH)의 개수 및 위치는 도 3에 도시한 것으로 한정되지 않으며, 다양하게 변형될 수 있다.
또한, 셀 스트링들(CSTR)의 개수, 워드라인들(WL1~WLn)의 개수, 비트라인들(BL)의 개수, 그라운드 선택 라인(GSL)의 개수, 스트링 선택 라인들(SSL)의 개수, 및 GIDL 라인(GIDL)의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
본 발명의 일 실시 예에 따른 메모리 셀 어레이는 게이트 유도 드레인 누설(gate induced drain leakage, GIDL) 방식을 이용하여 메모리 셀 어레이의 이레이즈 동작을 수행하는 GIDL 트랜지스터들(GDT)를 포함할 수 있다. GIDL 트랜지스터들(GDT)은 접지 선택 라인(GSL)과 공통 소스 라인(CSL) 사이에 배치될 수 있으며, 이를 "하단 GIDL 트랜지스터들"라고도 한다. 일부 실시 예에서는, 하단 GIDL 트랜지스터들도 복수개(예컨대, 2개)로 제공될 수 있다. 일부 실시 예에서는, 스트링 선택 라인들(SSL)과 상기 비트 라인들(BL) 사이에 적어도 하나의 "상단 GIDL 트랜지스터들"이 더 포함될 수도 있다.
한편, 본 실시 예에서, 하단에 위치한 GIDL 트랜지스터들은 이레이즈 동작을 위한 홀 생성용 게이트 전극으로 작용할 수 있다. 예컨대, 공통 소스 라인(CSL)에 이레이즈 전압이 인가되고, GIDL 라인(GIDL)에 GIDL 전압이 인가될 때, 이레이즈 전압과 GIDL 전압 사이의 포텐셜 차이에 의해 GIDL 트랜지스터들(GDT)에 인접한 채널 영역에서 높은 전계가 발생할 수 있다. 이러한 높은 전계에 의해 상기 채널 영역에서 홀들이 생성될 수 있다. 상기 채널 영역에서 생성된 홀들은 메모리 셀 스트링으로 주입되어 복수의 메모리 셀의 이레이즈 동작이 수행될 수 있다.
본 발명의 일 실시 예에 따르면, 공통 소스 라인으로 이레이즈 전압을 인가할 때, 상기 이레이즈 전압이 목표 전압에 도달한 후, 상기 목표 전압보다 높은 전압을 짧은 시간 동안 인가하는 오버슈트를 의도적으로 발생시킬 수 있다. 이로 인해 이레이즈 전압과 채널 영역 사이의 전위차에 의한 수평 전계를 증가시킬 수 있다. 따라서, GIDL 전류가 증가하므로 않으면서 GIDL 전류 발생의 효율을 증가시킬 수 있다.
도 4는 도 3에 도시된 3차원 반도체 장치를 I-I'로 절개하여 본 단면도이다.
도 4를 참조하면, 반도체 장치(100)는, 기판(101, 180, 110), 기판(101, 180, 110)의 상면에 수직하는 복수의 채널 구조체(CH), 채널 구조체(CH)와 인접하도록 기판(101, 180, 110) 상에 적층되는 복수의 적층 구조체(LS) 등을 포함할 수 있다. 적층 구조체(LS)는 기판(101, 180, 110) 상에 교대로 적층되는 복수의 절연층들(122)과 복수의 게이트 전극들(130)을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치(100)의 기판(101, 180, 110)은 제1 층(101), 제2 층(180), 및 제 3층(110)을 포함할 수 있다. 제1 층(101), 제2 층(180), 및 제 3층(110) 각각은 제1 도전형의 불순물로 도핑된 폴리 실리콘 등을 포함할 수 있다. 예컨대, 제1 층(101), 제2 층(180), 및 제 3층(110) 각각은 n형 불순물로 도핑될 수 있다. 본 명세서에서 제1 층(101)은 기판일 수 있고, 제2 층(180)은 소스층일 수 있고, 제 3층(110)은 서포트 폴리일 수 있다.
복수의 게이트 전극층들(130)은 GIDL 라인(131, 137), 접지 선택 라인(132), 스트링 선택 라인(136) 및 복수의 워드라인들(135-1~135-n)을 제공할 수 있다. GIDL 라인(131, 137), 접지 선택 라인(132), 및 스트링 선택 라인(136) 각각은 채널 구조체(CH)와 함께 GIDL 트랜지스터(GDT), 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 제공할 수 있다. 복수의 워드라인들(135-1~135-n)은 접지 선택 라인(132)과 스트링 선택 라인(136) 사이에 배치되며, 채널 구조체(CH)와 함께 복수의 메모리 셀들을 제공할 수 있다.
복수의 게이트 전극층들(130)은 공통 소스 라인(CS)과 공통 소스 라인(CS) 측면을 둘러싸는 절연층(OX)에 의해 복수 개로 분할될 수 있다. 공통 소스 라인(CS)은 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인(CS)은 절연층(OX)에 의해 복수의 게이트 전극층들(130)과 전기적으로 분리될 수 있다. 기판(101)에 접하는 공통 소스 라인(CS)의 하부는 기판(101)에 그대로 노출될 수 있다. 따라서, 공통 소스 라인(CS)은 기판(101)을 통해서 기판(101) 상에 형성된 소스층(180) 및 서포트 폴리(110)와 전기적으로 연결될 수 있다. 공통 소스 라인(CS)과 절연층(OX)은 워드라인 컷 영역에 제공될 수 있다.
실시 예에 따라, 복수의 절연층들(122)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 복수의 게이트 전극들(130)은 폴리 실리콘(Poly-Si) 또는 텅스텐(W)과 같은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다.
적층 구조체(LS)는 기판(101)의 상면과 수직인 제3 방향(Z)으로 형성된 채널 홀들을 포함한다. 채널 홀들 내부에는 채널 구조체(CH)가 제공된다. 채널 구조체(CH)는 적층 구조체(LS)를 관통하는 수직 채널층(160), 수직 채널층(160) 내부의 공간을 채우는 매립 절연층(150), 및 수직 채널층(160)과 복수의 게이트 전극들(130) 사이에 배치된 수직 절연층(171)을 포함할 수 있다.
채널 구조체(CH)는 적층 구조체(LS)를 관통하여 기판(101)을 통해서 기판(101) 상에 형성된 소스층(180) 및 서포트 폴리(110)와 전기적으로 연결될 수 있다. 채널 구조체(CH)는 적층 구조체(LS) 내에 복수 개로 제공될 수 있고, 복수의 채널 구조체(CH)는 평면적 관점에서 상기 제1 및 제2 방향(예, X, Y)을 따라 배열될 수 있다. 복수의 채널 구조체는 도 3에 도시된 바와 같이, 지그재그 형태로 배열될 수 있다.
수직 채널층(160)은 실시 예에 따라 매립 절연층(150)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널 구조체(CH)는 그 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 수직 채널층(160)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 불순물로 도핑되지 않은 물질일 수 있다.
수직 절연층(171)은 터널 절연막(171c), 전하 저장막(171b), 및 블로킹막(171a)을 포함할 수 있다. 블로킹막(171a) 중 적어도 일부는 복수의 게이트 전극들(130)을 둘러싸는 형상으로 형성되어 블로킹층(172)으로 제공될 수도 있다.
터널 절연막(171c)은 전하 저장막(171b)과 상기 수직 채널층들(160) 사이에 개재될 수 있다. 블로킹 절연막(171a)은 전하 저장막(171b)과 게이트 전극들(130) 사이에 개재될 수 있다. 예를 들어, 전하 저장막(171b)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중 적어도 하나를 포함할 수 있다. 터널 절연막(171c)은 상기 전하 저장막(171b)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 터널 절연막(171c)은 실리콘 산화막일 수 있다. 블로킹막(171a)은 전하 저장막(171b)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 블로킹막(171a)은 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 산질화막일 수 있다
상기 적층 구조체(LS) 상에 상기 적층 구조체(LS)의 상면을 가로지르는 배선(비트 라인들(195))이 배치될 수 있다. 상기 비트 라인들(195)은 콘택 비아(193)를 통해 채널 구조체(CS)의 상단에 위치한 패드(PD)에 접속될 수 있다. 비트 라인들(195)과 적층 구조체(LS) 사이에는 층간 절연막(191)이 개재되고, 제1 콘택 비아(193)는 층간 절연막(191)을 관통하여 형성될 수 있다. 상기 층간 절연막(191)은 채널 구조체(CS)의 패드(PD)를 덮도록 적층 구조체(LS) 상에 배치된 제1 절연막(191a)과 채널 구조체(CH)를 덮도록 상기 제1 절연막(191a) 상에 배치된 제2 절연막(191b)과 제3 절연막(191c)을 포함할 수 있다.
공통 소스 라인(CS)은 제1 절연막(191a)을 관통할 수 있고, 공통 소스 라인(CS)의 상단에는 제2 콘택 비아(195)가 제2 절연막(191b)을 관통하여 형성될 수 있다. 공통 소스 라인(CS)은 제2 절연막(191b) 상에 형성된 단자(197)를 통해서 이레이즈 전압을 인가받을 수 있다.
반도체 장치(100)는 이레이즈 동작 동안 워드라인으로 접지 전압을 인가하고, 공통 소스 라인(CS)에 이레이즈 전압을 인가할 수 있다. 이 때, 절연층(171)을 사이에 두고 워드라인 전압이 수직 채널층(160)에 커플링 될 수 있다. 커플링 효과로 인해, 워드라인에 인접한 수직 채널층에도 워드라인 전압과 동일한 접지 전압이 인가될 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치(100)는 공통 소스 라인(CS)을 통해 인가되는 이레이즈 전압이 목표 전압에 도달한 후, 상기 목표 전압보다 높은 전압을 짧은 시간 동안 인가하는 오버슈트를 의도적으로 발생시킬 수 있다. 이로 인해 이레이즈 전압과 수직 채널층(160)에 인가되는 전압 사이의 전위차에 의한 수평 전계를 증가시킬 수 있다. 따라서, 소스층(180)으로부터 수직 채널층(160)으로 이동하는 홀이 더 빠르게 이동할 수 있고, 소스층(180)으로부터 수직 채널층(160)으로 이동하는 홀의 절대량도 증가할 수 있다. 이로 인해, GIDL 전류가 증가하므로 이레이즈 전압을 낮출 수 있다. 따라서, 수직 절연층(171)에 전기적인 스트레스를 줄일 수 있으므로 제품 수명이 증가할 수 있다.
도 5는 도 4의 "A" 영역을 확대하여 나타내는 단면도이다.
도 5의 (a)를 참조하면, 반도체 장치에서 소스층이 수직 채널층(160)을 따라 연장된 공통 소스 연장 영역(181)이 형성될 수 있다. 예컨대, 공통 소스 연장 영역(181)은 GIDL 라인(131)의 일부와 중첩되어 형성될 수 있다.
설명의 편의를 위해 GIDL 라인(131)에 GIDL 전압(예컨대, VGIDL=0V)을 인가하고, 소스층(180)에 이레이즈 전압(예컨대, Vers=6V)을 인가한다고 가정한다. 소스층에 인가된 이레이즈 전압(Vers)은 공통 소스 연장 영역(181)에도 인가될 수 있다. 따라서, GIDL 라인(131)과 공통 소스 연장 영역(181) 사이에 전위차가 발생할 수 있다.
도 5의 (b)를 참조하면, 공통 소스 연장 영역(181)과 GIDL 라인(131)이 중첩되는 절연층(171)에 전위차가 발생할 수 있다. 상기 전위차는 GIDL 라인(131)과 공통 소스 연장 영역(181) 사이에 발생한 전위차에 대응될 수 있다. 절연층(171)에 발생된 전위차에 의해 수직 채널층(160)과 공통 소스 연장 영역(181)의 접합면에서 밴드간 터널링(band-to-band tunneling) 효과가 발생할 수 있다.
밴드간 터널링 효과에 의해서 공통 소스 연장 영역(181) 근처의 수직 채널층(160)의 전자가 공통 소스 연장 영역(181)으로 이동할 수 있다. 공통 소스 연장 영역(181)으로 이동한 전자가 있던 자리에는 홀이 생길 수 있다. 따라서, GIDL 라인(131)과 중첩되고, 홀이 생성되는 수직 채널층(160)에는 전기적으로 고립된 영역이 발생할 수 있다. 상기 고립된 영역은 생성된 홀을 축척시키거나, 축적된 홀을 방출시킬 수 있다.
도 6은 4의 "B" 영역을 확대하여 나타내는 단면도이고, 도 7 내지 도 9는 본 발명의 일 실시 예에 따른 이레이즈 전압과 GIDL 전류의 파형을 나타내는 그래프이다.
도 6을 참조하면, 반도체 장치의 이레이즈 동작 동안 소스층(180)에 이레이즈 전압(Vers)이 인가될 수 있다. 예컨대, 이레이즈 전압(Vers)의 목표 전압은 15V일 수 있다. 반도체 장치의 이레이즈 동작 동안, GIDL 라인(131)으로 GIDL 전압(VGIDL)이 인가될 수 있다. GIDL 전압(VGIDL)은 이레이즈 전압(Vers)과 일정한 전위차를 유지하며 인가될 수 있다. 반도체 장치의 이레이즈 동작 동안, 워드라인(135-1)으로 워드라인 전압(VWL)이 인가될 수 있다. 예컨대, 워드라인 전압(VWL)은 0V일 수 있다.
도 6과 도 7을 함께 참조하면, 이레이즈 전압(Vers)이 목표 전압에 도달할 때까지 스텝 상승할 때, GIDL 전압(VGIDL)은 이레이즈 전압(Vers)과 일정한 전위차를 유지하며 스텝 상승할 수 있다. 이레이즈 전압(Vers)의 단위 스텝 전압의 크기와 펄스 폭 각각은 GIDL 전압(VGIDL)의 단위 스텝 전압의 크기와 펄스 폭 각각과 동일할 수 있다. 예컨대, 이레이즈 전압(Vers)이 목표 전압에 도달할 때까지 0V에서 15V 까지 스텝 상승할 때, GIDL 전압(VGIDL)은 -11V 에서 4V로 스텝 상승할 수 있다. 따라서, 반도체 장치의 이레이즈 동작 동안 GIDL 전압(VGIDL)은 이레이즈 전압(Vers)과 일정한 전위차(ΔV1)를 유지할 수 있다.
도 6과 도 8을 함께 참조하면, 반도체 장치의 전체 이레이즈 시간(ters)은 스텝 업(step up) 구간과 실행(execution) 구간을 포함할 수 있다. 스텝 업(step up) 구간 동안 소스층(180)에 이레이즈 전압(예컨대, Vers=0~15V)이 인가될 수 있다. 도 7에 도시된 바와 같이, 이레이즈 전압(Vers)은 스텝 전압일 수 있다. 예컨대, 스텝 전압의 상승 폭은 0.5V일 수 있다. 반도체 장치는 이레이즈 전압(Vers)이 0V에서 목표 전압(예컨대, 15V)에 도달할 때까지 스텝 상승(step up)시킬 수 있다.
다시 도 6을 참조하면, 스텝 업(step up) 구간 동안 GIDL 라인(131)에 GIDL 전압(예컨대, VGIDL=-11V~4V)이 인가될 수 있다. 예컨대, GIDL 전압(VGIDL)은 이레이즈 전압(Vers) 보다 제1 전압(예컨대, 11V) 만큼 낮은 전위를 가질 수 있다. 즉, 이레이즈 전압(Vers)이 목표 전압에 도달할 때까지 스텝 상승할 때, GIDL 전압(VGIDL)은 이레이즈 전압(Vers)과 일정한 전위차(예컨대, 11V)를 유지하며 스텝 상승할 수 있다. 따라서, GIDL 라인(131)과 소스층(180) 사이에 제1 전위차(예컨대, 11V)가 발생할 수 있다.
GIDL 라인(131)과 소스층(180) 사이에 제1 전위차가 발생하면, 도 5를 참조하여 설명한 바와 같이, 수직 채널층(160)과 공통 소스 연장 영역(a)의 접합면에서 밴드간 터널링(band-to-band tunneling) 효과가 발생할 수 있다.
밴드간 터널링 효과에 의해서 공통 소스 연장 영역(a) 근처의 수직 채널층(160)의 전자가 공통 소스 연장 영역(a)으로 이동할 수 있다. 공통 소스 연장 영역(a)으로 이동한 전자가 있던 자리에는 홀(+)이 생길 수 있다. GIDL 라인(131)과 중첩되는 수직 채널층(160) 일부는 고립된 영역이 발생할 수 있다. 상기 고립된 영역에 홀(+)이 축적될 수 있다. GIDL 라인(131)과 소스층(180) 사이에 발생하는 제1 전위차가 크면 클수록, 상기 고립된 영역에 축적되는 홀(+)의 절대량이 증가할 수 있다.
스텝 업(step up) 구간 동안 워드라인(135-1)에 워드라인 전압(예컨대, VWL=0V)이 인가될 수 있다. 한편, 스트링 선택 트랜지스터가 턴-오프 상태이므로 수직 채널층(160)은 플로팅 상태일 수 있다. 이 때, 절연층(171)을 사이에 두고 워드라인 전압(VWL)이 수직 채널층(160)에 커플링 될 수 있다. 커플링 효과로 인해, 워드라인(135-1)에 인접한 수직 채널층(b)에도 워드라인 전압(VWL)과 동일한 전압이 인가될 수 있다. 따라서, 공통 소스 연장 영역(a)과 워드라인(135-1)에 인접한 수직 채널층(b) 사이에 제2 전위차(예컨대, 0V~15V)가 발생할 수 있다.
공통 소스 연장 영역(a)과 워드라인(135-1)에 인접한 수직 채널층(b) 사이에 제2 전위차가 발생하면, 상기 고립된 영역에 축적된 홀들(+)이 수직 채널층(160)을 따라서 워드라인(135-1) 쪽으로 이동할 수 있다.
일례로, 스텝 업(step up) 구간에서 이레이즈 전압(Vers)이 0V에서 목표 전압(예컨대, 15V)에 도달할 때까지 스텝 상승할 수 있다. 이로 인해, 공통 소스 연장 영역(a)과 워드라인(135-1)에 인접한 수직 채널층(b) 사이에 발생하는 제2 전위차도 0V에서 15V까지 점차 증가할 수 있다.
공통 소스 연장 영역(a)과 워드라인(135-1)에 인접한 수직 채널층(b) 사이에 제2 전위차가 크면 클수록, 상기 고립된 영역에서 워드라인(135-1) 쪽으로 홀(+)이 더 빠르게 이동할 수 있다.
실행(execution) 구간 동안 워드라인(135-1)에 인접한 수직 채널층(b)의 홀(+)은 워드라인(135-1)에 인접한 전하 저장막(171b)으로 이동할 수 있다. 실행(execution) 구간이 시작될 때, 워드라인(135-1)에 인접한 수직 채널층(b)과 전하 저장막(171b) 사이에 제3 전위차가 발생할 수 있다.
워드라인(135-1)에 인접한 수직 채널층(b)과 워드라인(135-1)에 인접한 전하 저장막(171b)사이에 발생하는 제3 전위차가 크면 클수록, 전하 저장막(171b)으로 이동하는 홀(+)의 절대량이 증가할 수 있다.
도 9는도 8의 "C" 영역을 확대하여 나타내는 도면이다.
도 9를 참조하면, 스텝 업(step up) 구간에서 이레이즈 전압(Vers)이 0V에서 0.5V로 상승하면, 공통 소스 연장 영역(a)과 워드라인(135-1)에 인접한 수직 채널층(b) 사이에 제2 전위차가 발생할 수 있다. 제2 전위차에 의해, 고립된 영역에 축적된 홀들(+)이 수직 채널층(160)을 따라서 워드라인(135-1) 쪽으로 이동할 수 있다.
제2 전위차가 발생함에 따라 수직 채널층(160)의 채널 포텐셜(PCH)이 빠르게 증가할 수 있다. 이 후, 고립된 영역에 축적된 홀(+)이 워드라인(135-1) 쪽으로 이동함에 따라 수직 채널층(160)의 채널 포텐셜(PCH)이 천천히 증가할 수 있다. 따라서, 채널 포텐셜(PCH)과 이레이즈 전압(Vers) 사이의 갭은 점점 줄어들 수 있고, 홀(+)의 이동에 따라 발생하는 GIDL 전류는 순간 증가했다가 기하 급수적으로 줄어들 수 있다.
도 10과 도 11은 본 발명의 일 실시 예에 따른 이레이즈 전압과 GIDL 전류의 파형을 나타내는 그래프이고, 도 12는 도 11의 "D" 영역을 확대하여 나타내는 도면이다.
도 10 내지 도 12의 이레이즈 전압(Vers)은 도 7 내지 도9의 이레이즈 전압(Vers)과 다르게, 스텝 업(step up) 구간 동안 소스층(180)으로 인가되는 이레이즈 전압(Vers)이 목표 전압(예컨대, 15V)에 도달한 후, 상기 목표 전압보다 높은 전압을 짧은 시간 동안 인가하는 오버슈트를 의도적으로 발생시킬 수 있다.
본 명세서에서 오버 슈트는 이레이즈 전압(Vers)이 목표 전압(예컨대, 15V)에 도달한 후, 이레이즈 전압(Vers)이 상기 목표 전압보다 높은 전압을 갖도록 단위 스텝 전압이 의도적으로 추가로 인가되고, 상기 단위 스텝 전압이 추가로 인가된 후, 이레이즈 전압(Vers)이 다시 목표 전압으로 의도적으로 스텝 다운되는 것을 의미할 수 있다.
실시 예에 따라, 단위 스텝 전압이 의도적으로 추가로 인가된 후, 이레이즈 전압(Vers)이 스텝 다운될 때, 스텝 다운 된 이레이즈 전압(Vers)은 목표 전압보다 클 수 있다. 실시 예에 따라, 단위 스텝 전압이 의도적으로 추가로 인가된 후, 이레이즈 전압(Vers)이 스텝 다운될 때, 스텝 다운 된 이레이즈 전압(Vers)은 목표 전압보다 작을 수 있다.
도 10을 참조하면, t1 시간 동안 이레이즈 전압(Vers)이 목표 전압에 도달할 때까지 스텝 상승할 때, GIDL 전압(VGIDL)은 이레이즈 전압(Vers)과 일정한 전위차를 유지하며 스텝 상승할 수 있다. 이레이즈 전압(Vers)의 단위 스텝 전압의 크기와 펄스 폭 각각은 GIDL 전압(VGIDL)의 단위 스텝 전압의 크기와 펄스 폭 각각과 동일할 수 있다. 예컨대, 이레이즈 전압(Vers)이 목표 전압에 도달할 때까지 0V에서 15V 까지 스텝 상승할 때, GIDL 전압(VGIDL)은 -11V 에서 4V로 스텝 상승할 수 있다. 따라서, t1 시간 동안 GIDL 전압(VGIDL)은 이레이즈 전압(Vers)과 일정한 전위차(ΔV1)를 유지할 수 있다.
t1 시간에서 t2 시간 동안 이레이즈 전압(Vers)이 목표 전압(예컨대, 15V)에 도달한 후, 이레이즈 전압(Vers)이 상기 목표 전압보다 높은 전압을 갖도록 단위 스텝 전압(OS)이 의도적으로 추가로 인가되고, 단위 스텝 전압(OS)이 추가로 인가된 후, 이레이즈 전압(Vers)이 다시 목표 전압으로 의도적으로 스텝 다운될 수 있다. GIDL 전압(VGIDL)은 이레이즈 전압(Vers)을 따라서 스텝 상승되지 않고, t1 시점의 전압을 유지할 수 있다. 따라서, t1 시간에서 t2 시간 동안 GIDL 전압(VGIDL)은 이레이즈 전압(Vers)과 일정한 전위차(ΔV2)를 유지할 수 있다. t1 시간에서 t2 시간 동안 유지되는 전위차(ΔV2)는 t1 시간 동안 유지되는 전위차(ΔV1)보다 클 수 있다.
t2 시간 이후, 목표 전압으로 스텝 다운된 이레이즈 전압(Vers)은 목표 전압을 유지할 수 있다. GIDL 전압(VGIDL)은 t1 이후로 일정한 전압을 유지할 수 있으므로, t2 시간 이후, GIDL 전압(VGIDL)은 이레이즈 전압(Vers)과 일정한 전위차(ΔV1)를 유지할 수 있다.
본 발명의 일 실시 예에 따르면, t1 시간에서 t2 시간 동안 유지되는 전위차가 증가하므로, 고립된 영역에 축적되는 홀(+)의 절대량이 증가할 수 있다. 또한, 수직 채널층의 전자가 공통 소스 연장 영역으로 이동하는 속도가 증가하므로, 고립된 영역에 더 빠르게 홀(+)이 축적될 수 있다.
도 11을 참조하면, 반도체 장치의 전체 이레이즈 시간(ters)은 스텝 업(step up) 구간과 실행(execution) 구간을 포함할 수 있다. 스텝 업(step up) 구간 동안 동안 소스층에 이레이즈 전압(예컨대, Vers=0~15V)이 인가될 수 있다. 이레이즈 전압(Vers)은 0V에서 목표 전압(예컨대, 15V)에 도달할 때까지 스텝 상승(step up)될 수 있다.
이레이즈 전압(Vers)이 목표 전압(예컨대, 15V)에 도달한 후에도, 이레이즈 전압(Vers)은 목표 전압(예컨대, 15V)보다 높은 전압을 갖도록 추가로 n회(n은 1 이상의 자연수) 스텝 상승(step up)될 수 있다. 이레이즈 전압(Vers)이 추가로 n회 스텝 상승된 후, 이레이즈 전압(Vers)은 다시 목표 전압(예컨대, 15V)으로 스텝 다운(step down)될 수 있다.
본 발명의 일 실시 예에 따르면, 반도체 장치는 이레이즈 전압(Vers)이 0V에서 목표 전압(예컨대, 15V)에 도달할 때까지 스텝 상승(step up)시킬 수 있다. 이레이즈 전압(Vers)이 목표 전압에 도달한 후 발생하는 오버슈트(overshoot)에 의해 고립된 영역에 축적되는 홀(+)의 절대량이 증가할 수 있다. 따라서, 동일한 GIDL 전류를 발생시키더라도 이레이즈 전압을 낮출 수 있다. 이로 인해 제품 수명이 증가할 수 있다.
또한, 이레이즈 전압(Vers)이 목표 전압에 도달한 후 발생하는 오버슈트(overshoot)에 의해 수직 채널층의 전자가 공통 소스 연장 영역으로 이동하는 속도가 증가할 수 있다. 이로 인해, 고립된 영역에 더 빠르게 홀(+)이 축적될 수 있다. 따라서, 동일한 크기의 이레이즈 전압 하에서 이레이즈 시간을 줄일 수 있다.
도 11과 도 12를 함께 참조하면, 이레이즈 전압(Vers)이 목표 전압(예컨대, 15V)에 도달한 후, 이레이즈 전압(Vers)이 목표 전압보다 높은 전압을 갖도록 단위 스텝 전압이 추가로 인가될 수 있다. 상기 단위 스텝 전압이 추가로 인가된 후, 이레이즈 전압(Vers)은 다시 목표 전압으로 스텝 다운될 수 있다. 이레이즈 전압(Vers)에 오버슈트(OS)가 존재할 경우 오버슈트(OS)가 존재하지 않을 때보다 채널 포텐셜(PCH)이 빠르게 증가할 수 있다. 따라서, 채널 포텐셜(PCH)이 이레이즈 전압(Vers)을 빨리 추종할 수 있다.
실시 예에 따라, 추가로 인가된 단위 스텝 전압(OS)의 펄스 폭(w')은 이레이즈 전압(Vers)의 단위 스텝 전압의 펄스 폭(w)과 서로 동일할 수 있다. 실시 예에 따라, 추가로 인가된 단위 스텝 전압(OS)의 크기(h')는 이레이즈 전압(Vers)의 단위 스텝 전압의 크기(h)와 서로 동일할 수 있다.
실시 예에 따라, 추가로 인가된 단위 스텝 전압(OS)의 펄스 폭(w')은 이레이즈 전압(Vers)의 단위 스텝 전압의 펄스 폭(w)과 서로 다를 수 있다. 실시 예에 따라, 추가로 인가된 단위 스텝 전압(OS) 크기(h')는 이레이즈 전압(Vers)의 단위 스텝 전압의 크기(h)와 서로 다를 수 있다.
예컨대, 추가로 인가된 단위 스텝 전압(OS)의 펄스 폭(w')은 전체 이레이즈 시간(ters)의 10% 이하일 수 있고, 추가로 인가된 단위 스텝 전압(OS)의 크기(h')는 목표로 하는 이레이즈 전압(예컨대, 15V)의 10% 이하일 수 있다.
본 발명의 일 실시 예에 따른 반도체 장치는 이레이즈 전압(Vers)을 메모리 셀 어레이로 인가하는 이레이즈 전압 생성기를 포함할 수 있다. 반도체 장치는 이레이즈 전압(Vers)에 목표 전압보다 높은 전압을 짧은 시간 동안 인가하는 오버슈트를 구현하기 위해서 부가 회로를 더 포함할 수 있다. 일례로, 반도체 장치는 이레이즈 전압 생성기에 추가적으로 연결된 커패시터를 더 포함할 수 있다. 상기 커패시터에 전압이 충전되고 방전됨에 따라, 이레이즈 전압(Vers)이 추가로 n회 스텝 상승된 후, 다시 목표 전압으로 스텝 다운될 수 있다.
본 발명의 일 실시 예에 따른 따른 반도체 장치는 이레이즈 전압(Vers)을 메모리 셀 어레이로 인가할 때, 이레이즈 전압(Vers)이 목표 전압에 도달한 후에도 DC 펄스를 짧은 시간 동안 인가할 수 있다. 따라서, 이레이즈 전압(Vers)이 추가로 n회 스텝 상승된 후, 다시 목표 전압으로 스텝 다운될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 반도체 장치를 나타내는 도면이다.
도 13을 참조하면, 반도체 장치는 수직 채널층(160), 소스층(180), 및 GIDL 라인(131)을 포함할 수 있다.
수직 채널층(160)은 불순물로 도핑되지 않은 반도체 물질을 포함할 수 있다. 소스층(180)은 제1 도전형의 소스 영역일 수 있다. 예컨대, 제1 도전형은 n형일 수 있다. 소스층(180)은 기판 상에 형성된 제1 도전형의 소스 영역이 수직 채널층(160)을 따라 연장된 공통 소스 연장 영역일 수 있다. GIDL 라인(131)은 GIDL 트랜지스터를 제공할 수 있다.
반도체 장치의 이레이즈 동작 동안, GIDL 라인(131)에 GIDL 전압(예컨대, VGIDL=-11V~4V)을 인가할 수 있고, 소스층(180)에 이레이즈 전압(예컨대, Vers=0~15V)를 인가할 수 있다. 반도체 장치의 이레이즈 동작은 스텝 업(step up) 구간과 실행(execution) 구간을 포함할 수 있다. 스텝 업(step up) 구간 동안 소스층(180)에 이레이즈 전압(예컨대, Vers=0~15V)이 인가될 수 있다.
스텝 업(step up) 구간 동안 소스층(180)으로 인가되는 이레이즈 전압(Vers)에는 목표 전압(예컨대, 15V)보다 높은 전압을 짧은 시간 동안 인가하는 오버슈트가 존재할 수 있다. 이로 인해, 이레이즈 전압(Vers)이 목표 전압(예컨대, 15V)보다 높아질 수 있다. 따라서, 소스층(180)에 인가되는 이레이즈 전압(Vers)과 수직 채널층(160)에 인가되는 전압(예컨대, 0V) 사이의 전위차에 의한 수평 전계(lateral field)를 증가시킬 수 있다.
한편, GIDL 라인(131)과 소스층(180) 사이에 발생하는 제1 전위차에 의해 수직 채널층(160)의 고립된 영역에 홀(+)이 축적될 수 있다. 소스층(180)과 수직 채널층(160) 사이의 수평 전계가 증가하면, 상기 고립된 영역에 축적되는 홀(+)의 절대량이 증가할 수 있다. 또한, 소스층(180)과 수직 채널층(160) 사이의 수평 전계가 증가하면, 상기 고립된 영역에 더 빠르게 홀(+)이 축적될 수 있다.
종래에는 GIDL 라인(131)과 수직 채널층(160) 사이의 수직 전계(vertical field)를 증가시킴으로써 GIDL 전류의 발생을 유도하였다. 그러나, 수직 전계가 증가하려면, GIDL 라인(131)에 걸리는 전압이 커져야 한다. 이는 GIDL 라인(131)과 수직 채널층(160) 사이의 절연 물질에 열화를 유발하였다.
그러나, 본 발명의 일 실시 예에 따른 반도체 장치는 소스층(180)에 인가되는 이레이즈 전압(Vers)에서 목표 전압보다 높은 전압을 짧은 시간 동안 인가한 후 다시 목표 전압으로 스텝 다운 시키는 오버슈트 구간을 도입할 수 있다. 따라서, GIDL 라인(131)과 수직 채널층(160) 사이의 절연 물질에 열화를 유발하지 않으면서 GIDL 전류 발생의 효율을 증가시킬 수 있다.
GIDL 전류가 증가하면 이레이즈 전압을 낮출 수 있으므로, 절연 물질에 전기적인 스트레스를 줄일 수 있다. 따라서, 제품 수명이 증가할 수 있다. 또한, 같은 이레이즈 전압을 인가하더라도 이레이즈 시간을 줄일 수 있다.
도 14와 도 15는 본 발명의 일 실시 예에 따른 이레이즈 전압과 채널 포텐셜의 파형을 나타내는 그래프이다. 도 14는 이레이즈 전압(Vers)이 0V에서 목표 전압(예컨대, Vtarget=15V)에 도달할 때까지 스텝 상승하는 실시 예를 나타내는 도면이고, 도 15는 이레이즈 전압(Vers)이 스텝 상승하지 않고 바로 목표 전압(예컨대, Vtarget=15V)에 도달하는 실시 예를 나타내는 도면이다.
도 14를 참조하면, 반도체 장치의 이레이즈 동작 동안, 이레이즈 전압(Vers)이 목표 전압(예컨대, 15V)에 도달한 후, 단위 스텝 펄스 폭(w1)과 단위 스텝 전압의 크기(h1)를 갖는 오버슈트된 이레이즈 전압이 인가될 수 있다. 오버슈트된 이레이즈 전압은 n회 스텝 상승될 수 있다. 이레이즈 전압(Vers)이 추가로 n회 스텝 상승된 후, 다시 목표 전압으로 스텝 다운될 수 있다. 따라서, 이레이즈 전압(Vers)에 오버슈트(OS)가 존재할 경우 오버슈트(OS)가 존재하지 않을 때보다 채널 포텐셜(PCH)이 빠르게 증가할 수 있다.
상술한 바와 같이, 오버슈트된 이레이즈 전압의 단위 스텝 펄스 폭(w1)은 전체 이레이즈 시간(ters)의 10% 이하일 수 있고, 오버슈트된 이레이즈 전압의 단위 스텝 전압의 크기(h1)는 목표로 하는 이레이즈 전압(예컨대, Vtarget=15V)의 10% 이하일 수 있다.
도 15를 참조하면, 반도체 장치의 이레이즈 동작 동안, 이레이즈 전압(Vers)이 처음 인가될 때, 단위 스텝 펄스 폭(w2)과 단위 스텝 전압의 크기(h2)를 갖는 오버슈트된 이레이즈 전압이 인가될 수 있다. 오버슈트된 이레이즈 전압은 n회 스텝 상승될 수 있다. 이레이즈 전압(Vers)이 추가로 n회 스텝 상승된 후, 다시 목표 전압으로 스텝 다운될 수 있다.
상술한 바와 같이, 오버슈트된 이레이즈 전압의 단위 스텝 펄스 폭(w2)은 전체 이레이즈 시간(ters)의 10% 이하일 수 있고, 오버슈트된 이레이즈 전압의 단위 스텝 전압의 크기(h2)는 목표로 하는 이레이즈 전압(예컨대, Vtarget=15V)의 10% 이하일 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치를 포함하는 전자 장치를 나타낸 블록도이다.
도 16에 도시한 실시 예에 따른 전자 장치(1000)는 디스플레이(1010), 이미지 센서(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등을 포함할 수 있다. 이외에 전자 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 14에 도시된 구성 요소 가운데, 포트(1040)는 전자 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU)일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 이미지 센서(1020), 메모리 장치(1030)는 물론, 포트(1040)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 전자 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함하는 개념일 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 메모리(1030)는 앞서 도 1 내지 도 15를 참조하여 설명한 다양한 실시 예들에 따른 메모리 장치 중 어느 하나를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10; 메모리 장치
20; 메모리 셀 어레이
30; 메모리 컨트롤러
31; 컨트롤 로직
32; 어드레스 디코더 회로
33; 페이지 버퍼 회로
34; 입출력 회로
100; 반도체 장치(100)
101; 기판
CH; 복수의 채널 구조체
LS: 복수의 적층 구조체
122; 복수의 절연층들
130; 복수의 게이트 전극들
180; 소스층
110; 서포트 폴리
CS; 공통 선택 라인
131; GIDL 라인
132; 접지 선택 라인
136; 스트링 선택 라인
135-1~135-n; 복수의 워드라인들
20; 메모리 셀 어레이
30; 메모리 컨트롤러
31; 컨트롤 로직
32; 어드레스 디코더 회로
33; 페이지 버퍼 회로
34; 입출력 회로
100; 반도체 장치(100)
101; 기판
CH; 복수의 채널 구조체
LS: 복수의 적층 구조체
122; 복수의 절연층들
130; 복수의 게이트 전극들
180; 소스층
110; 서포트 폴리
CS; 공통 선택 라인
131; GIDL 라인
132; 접지 선택 라인
136; 스트링 선택 라인
135-1~135-n; 복수의 워드라인들
Claims (20)
- 기판에 매립되고, 제1 도전형의 불순물이 도프된 도전 물질을 포함하는 소스층;
상기 기판 상에 배치되며, 각각이 수직 절연층과 수직 채널층을 가지고, 상기 기판의 상면에 수직한 제1 방향으로 연장되는 복수의 채널 구조체들;
상기 소스층 상에 배치되며, 상기 복수의 채널 구조체들 각각의 측벽 상에 상기 제1 방향을 따라 이격되어 배치되는 복수의 게이트 전극들; 및
상기 복수의 게이트 전극들을 관통하며, 상기 제1 방향으로 연장되고, 상기 소스층과 전기적으로 연결되는 공통 소스 라인;을 포함하고,
상기 복수의 게이트 전극들 중에서 적어도 하나는 게이트 유도 드레인 누설(GIDL) 라인을 제공하고,
이레이즈 동작 동안 상기 공통 소스 라인으로 인가되는 이레이즈 전압은 목표 전압에 도달하고, 상기 이레이즈 전압이 상기 목표 전압에 도달한 후, 상기 이레이즈 전압이 상기 목표 전압보다 높은 전압을 갖도록 단위 스텝 전압이 추가로 인가되며, 상기 단위 스텝 전압이 추가로 인가된 후, 상기 이레이즈 전압은 다시 상기 목표 전압으로 스텝 다운되는 반도체 장치. - 제1항에 있어서,
상기 이레이즈 전압이 상기 목표 전압보다 높은 전압을 갖도록 상기 단위 스텝 전압이 적어도 2회 이상 추가로 인가되는 반도체 장치. - 제1항에 있어서, 상기 반도체 장치는,
상기 소스층이 상기 수직 채널층을 따라 연장된 공통 소스 연장 영역;을 더 포함하고,
상기 공통 소스 연장 영역은 상기 GIDL 라인의 적어도 일부와 중첩되는 반도체 장치. - 제1항에 있어서, 상기 반도체 장치는,
상기 공통 소스 라인의 측면을 둘러싸는 절연층;을 더 포함하고,
상기 절연층에 의해 상기 복수의 게이트 전극들이 전기적으로 분리되는 반도체 장치. - 제1항에 있어서,
상기 공통 소스 라인으로 인가되는 상기 이레이즈 전압은 목표 전압에 도달할 때까지 단위 스텝 전압이 스텝 상승하는 반도체 장치. - 제5항에 있어서,
상기 추가로 인가된 단위 스텝 전압의 펄스 폭은 상기 이레이즈 전압의 단위 스텝 전압의 펄스 폭과 서로 동일한 반도체 장치. - 제5항에 있어서,
상기 추가로 인가된 단위 스텝 전압의 크기는 상기 이레이즈 전압의 단위 스텝 전압의 크기와 서로 동일한 반도체 장치. - 제5항에 있어서,
상기 추가로 인가된 단위 스텝 전압의 펄스 폭은 상기 이레이즈 전압의 단위 스텝 전압의 펄스 폭과 서로 다른 반도체 장치. - 제5항에 있어서,
상기 추가로 인가된 단위 스텝 전압의 크기는 상기 이레이즈 전압의 단위 스텝 전압의 크기와 서로 다른 반도체 장치. - 제1항에 있어서,
상기 추가로 인가된 단위 스텝 전압의 펄스 폭은 전체 이레이즈 시간의 10% 이하인 반도체 장치. - 제1항에 있어서,
상기 추가로 인가된 단위 스텝 전압의 크기는 상기 목표로 하는 이레이즈 전압의 10% 이하인 반도체 장치. - 제1항에 있어서,
상기 GIDL 라인에 인가되는 GIDL 전압은 상기 이레이즈 전압이 상기 목표 전압에 도달할 때까지 상기 이레이즈 전압과 일정한 전위차를 유지하며 인가되는 반도체 장치. - 비트라인들;
이레이즈 동작 동안 이레이즈 전압을 인가받는 공통 소스 라인; 및
상기 비트라인들 중에서 어느 하나와 상기 공통 소스 라인 사이에 연결되며 복수의 메모리 셀들을 포함하는 적어도 하나의 메모리 셀 스트링;을 포함하고,
상기 적어도 하나의 메모리 셀 스트링은,
상기 비트라인들 중에서 어느 하나와 연결되는 적어도 하나의 스트링 선택 라인;
상기 공통 소스 라인에 전기적으로 연결되는 게이트 유도 드레인 누설(GIDL) 라인;
상기 GIDL 라인 상에 배치되는 접지 선택 라인; 및
상기 스트링 선택 라인과 상기 접지 선택 라인 사이에 배치되는 복수의 워드라인들;을 포함하고,
이레이즈 동작 동안 상기 공통 소스 라인으로 인가되는 상기 이레이즈 전압이 목표 전압에 도달할 때까지 상기 GIDL 라인에 인가되는 GIDL 전압은 상기 이레이즈 전압과 일정한 전위차를 유지하며 상승하고,
이레이즈 동작 동안 상기 공통 소스 라인으로 인가되는 상기 이레이즈 전압이 상기 목표 전압에 도달한 후, 상기 목표 전압보다 높은 전압을 인가하는 오버슈트(overshoot)를 발생시키는 반도체 장치. - 제13항에 있어서,
상기 반도체 장치의 이레이즈 동작 동안 상기 스트링 선택 라인에 연결된 스트링 선택 트랜지스터는 턴-오프 상태인 반도체 장치. - 제13항에 있어서,
상기 반도체 장치의 이레이즈 동작 동안 상기 복수의 워드라인들에 인가되는 전압은 접지 전압인 반도체 장치. - 복수의 메모리 셀들을 포함하는 적어도 하나의 메모리 셀 스트링을 포함하는 반도체 장치의 동작 방법에 있어서,
상기 반도체 장치의 이레이즈 동작 동안 공통 소스 라인으로 인가되는 이레이즈 전압이 목표 전압으로 스텝 상승하는 단계;
상기 이레이즈 전압이 상기 목표 전압에 도달한 후, 상기 이레이즈 전압은 상기 목표 전압보다 높은 전압을 갖도록 단위 스텝 전압을 추가로 인가하는 단계; 및
상기 단위 스텝 전압이 추가로 인가된 후, 상기 이레이즈 전압은 다시 상기 목표 전압으로 스텝 다운하는 단계;를 포함하고,
상기 적어도 하나의 메모리 셀 스트링은 게이트 유도 드레인 누설(GIDL) 라인을 포함하는 반도체 장치의 동작 방법. - 제16항에 있어서,
상기 추가로 인가된 단위 스텝 전압의 펄스 폭은 전체 이레이즈 시간의 10% 이하인 반도체 장치의 동작 방법. - 제16항에 있어서,
상기 추가로 인가된 단위 스텝 전압의 크기는 상기 목표 전압의 10% 이하인 반도체 장치의 동작 방법. - 제16항에 있어서,
상기 이레이즈 전압이 상기 목표 전압보다 높은 전압을 갖도록 상기 단위 스텝 전압이 적어도 2회 이상 추가로 인가되는 반도체 장치의 동작 방법. - 제16항에 있어서,
상기 공통 소스 라인으로 인가되는 상기 이레이즈 전압이 목표 전압에 도달할 때까지 스텝 상승할 때, 상기 GIDL 라인에 인가되는 GIDL 전압은 상기 이레이즈 전압과 일정한 전위차를 유지하며 스텝 상승하는 단계;를 더 포함하는 반도체 장치의 동작 방법.
Priority Applications (5)
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