KR20220077194A - 반도체 패키지 - Google Patents

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KR20220077194A
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interposer substrate
substrate
semiconductor chip
heat dissipation
dissipation structure
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김동호
김지황
박환필
심종보
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 하부 기판 및 하부 반도체칩을 포함하는 하부 패키지; 상기 하부 패키지 상에 배치되고, 그 내부를 관통하는 홀들을 갖는 인터포저 기판; 상기 인터포저 기판의 상면 상에 배치된 지지부 및 상기 인터포저 기판의 상기 홀들 내에 제공된 돌출부들을 포함하는 방열 구조체; 및 상기 방열 구조체의 상기 돌출부들 및 상기 하부 반도체칩 사이에 개재된 열전도층을 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 인터포저 기판을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 반도체 패키지가 고속화 및 고용량화됨에 따라, 반도체 패키지의 소모 전력의 증가되고 있다. 이에 따라, 반도체 패키지의 열적 특성 및 신뢰성에 대한 중요도가 더욱 높아지고 있다.
본 발명이 해결하고자 하는 일 과제는 열방출 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명의 실시예들에 따르면, 반도체 패키지는 하부 기판 및 하부 반도체칩을 포함하는 하부 패키지; 상기 하부 패키지 상에 배치되고, 그 내부를 관통하는 홀들을 갖는 인터포저 기판; 상기 인터포저 기판의 상면 상에 배치된 지지부 및 상기 인터포저 기판의 상기 홀들 내에 제공된 돌출부들을 포함하는 방열 구조체; 및 상기 방열 구조체의 상기 돌출부들 및 상기 하부 반도체칩 사이에 개재된 열전도층을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 하부 기판 및 하부 반도체칩을 포함하는 하부 패키지; 상기 하부 패키지 상에 배치되고, 그 내부를 관통하는 복수의 홀들을 갖는 인터포저 기판; 및 상기 인터포저 기판 상의 방열 구조체를 포함하되, 상기 방열 구조체는: 상기 인터포저 기판의 상기 홀들 내에 각각 제공된 제1 부분들; 상기 인터포저 기판의 상면 상에 배치되고, 상기 제1 부분들과 연결되는 제2 부분들 포함하고, 상기 방열 구조체는 상기 인터포저 기판의 상기 홀들의 측벽들 및 상기 하부 반도체칩의 상면과 이격되고, 상기 하부 반도체칩은 상기 방열 구조체의 상기 제1 부분들과 수직적으로 오버랩될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 하부 기판, 하부 반도체칩, 하부 몰딩막, 및 하부 연결 구조체들을 포함하는 하부 패키지; 상기 하부 몰딩막 및 상기 하부 연결 구조체들 상에 배치되고, 그 내부를 관통하는 홀들을 갖는 인터포저 기판; 상기 인터포저 기판 상에 배치되고, 상부 기판 및 상부 반도체칩을 포함하는 상부 패키지; 상기 상부 기판 및 상기 인터포저 기판 사이에 개재되고, 상기 상부 기판 및 상기 인터포저 기판과 접속하는 상부 연결 구조체들; 상기 인터포저 기판의 상면 상에 배치된 지지부 및 상기 홀들 내에 각각 제공된 복수의 돌출부들을 포함하는 방열 구조체; 및 상기 방열 구조체와 상기 하부 반도체칩 사이 및 상기 방열 구조체와 상기 인터포저 기판 사이에 개재된 열전도층을 포함하고, 상기 열전도층은 상기 방열 구조체와 다른 물질을 포함하고, 상기 홀들은 상기 하부 반도체칩과 평면적 관점에서 오버랩되고, 상기 상부 연결 구조체들은 상기 방열 구조체의 상기 지지부와 옆으로 이격될 수 있다.
본 발명에 따르면, 방열 구조체가 하부 반도체칩 상에 제공되므로, 반도체 패키지의 열적 특성이 향상될 수 있다. 방열 구조체는 지지부 및 돌출부들을 포함할 수 있다. 방열 구조체의 돌출부들은 인터포저 기판의 홀들 내에 각각 제공되므로, 반도체 패키지가 소형화될 수 있다. 방열 구조체의 지지부가 인터포저 기판의 상면 상에 배치되므로, 상부 패키지의 실장 공정 동안, 상부 연결 구조체들이 서로 물리적으로 접촉하는 것이 방지될 수 있다. 이에 따라, 반도체 패키지의 신뢰성이 향상될 수 있다.
도 1a는 실시예들에 따른 제1 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 1c는 도 1b의 Ⅲ영역을 확대 도시한 도면이다.
도 2는 실시예들에 따른 방열 구조체를 도시한 사시도이다.
도 3a는 실시예들에 따른 하부 패키지, 인터포저 기판, 열전도층, 및 방열 구조체를 설명하기 위한 도면이다.
도 3b는 실시예들에 따른 하부 패키지, 인터포저 기판, 열전도층, 및 방열 구조체를 설명하기 위한 도면이다.
도 3c는 실시예들에 따른 하부 패키지, 인터포저 기판, 열전도층, 및 방열 구조체를 설명하기 위한 도면이다.
도 3d는 실시예들에 따른 하부 패키지, 인터포저 기판, 열전도층, 및 방열 구조체를 설명하기 위한 도면이다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5a 내지 도 5d는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a은 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의Ⅰ-Ⅱ선을 따라 자른 단면이다. 도 1c는 도 1b의 Ⅲ영역을 확대 도시한 도면이다. 도 2는 실시예들에 따른 방열 구조체를 도시한 사시도이다.
도 1a, 도 1b, 도 1c, 및 도 2를 참조하면, 반도체 패키지는 하부 패키지(100), 상부 패키지(500), 상부 연결 구조체들(400), 인터포저 기판(200), 방열 구조체(310), 및 열전도층(350)을 포함할 수 있다. 하부 패키지(100)는 하부 기판(110), 하부 반도체칩(120), 하부 몰딩막(130), 및 하부 연결 구조체들(140)을 포함할 수 있다. 인쇄회로기판(PCB) 또는 재배선층이 하부 기판(110)으로 사용될 수 있다. 하부 기판(110)은 절연 베이스층, 제1 기판 패드들(111), 제2 기판 패드들(112), 및 내부 배선들(113)을 포함할 수 있다. 제1 기판 패드들(111)은 평면적 관점에서 하부 기판(110)의 센터 영역의 상면 상에 배치될 수 있다. 제2 기판 패드들(112)은 하부 기판(110)의 엣지 영역의 상면 상에 배치될 수 있다. 예를 들어, 하부 기판(110)의 엣지 영역은 센터 영역 및 하부 기판(110)의 측면 사이에 제공될 수 있다. 제1 및 제2 기판 패드들(111, 112)은 알루미늄, 구리, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다.
내부 배선들(113)은 하부 기판(110) 내에 제공될 수 있다. 내부 배선들(113)은 제1 기판 패드들(111) 또는 제2 기판 패드들(112)과 접속할 수 있다. 예를 들어, 제1 기판 패드들(111) 중 적어도 하나는 대응되는 내부 배선(113)을 통해 대응되는 제2 기판 패드(112)와 접속할 수 있다. 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통한 간접적으로 연결/접속되는 것을 포함한다. 하부 기판(110)과 전기적으로 연결된다는 것은 내부 배선들(113)과 전기적으로 연결되는 것을 의미할 수 있다. 내부 배선들(113)은 구리, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다. 이하의 도면들에서 하부 기판(110) 내의 실선은 내부 배선들(113)을 모식적으로 나타낸 것이다.
반도체 패키지는 솔더 단자들(150)을 더 포함할 수 있다. 솔더 단자들(150)이 하부 기판(110)의 하면 상에 제공되고, 내부 배선들(113)과 접속할 수 있다. 외부의 전기적 신호들은 솔더 단자들(150)을 통해 내부 배선들(113)로 전달될 수 있다. 솔더 단자들(150)은 제1 기판 패드들(111) 또는 제2 기판 패드들(112)과 접속할 수 있다. 솔더 단자들(150)은 솔더볼일 수 있고, 솔더 물질과 같은 금속을 포함할 수 있다. 솔더 물질은 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금을 포함할 수 있다.
하부 반도체칩(120)이 하부 기판(110) 상에 플립칩 실장될 수 있다. 하부 반도체칩(120)은 로직 칩으로 기능할 수 있다. 예를 들어, 하부 반도체칩(120)은 어플리케이션 프로세서(application processor)와 같은 비메모리칩으로 기능할 수 있다. 다른 예로, 하부 반도체칩(120)은 시스템 온 칩(system on chip)일 수 있다. 하부 반도체칩(120)은 내부에 집적 회로들을 포함하고, 상기 집적 회로들은 로직 회로, 메모리 회로, 또는 이들의 조합을 포함할 수 있다. 하부 반도체칩(120)은 그 하면 상에 제공된 칩 패드들(121)을 포함할 수 있다. 하부 반도체칩(120)의 하면은 하부 기판(110)을 향할 수 있다. 상기 칩 패드들(121)은 하부 반도체칩(120)의 집적 회로들과 전기적으로 연결될 수 있다. 이에 따라, 하부 반도체칩(120)의 하면은 활성면으로 기능할 수 있다. 하부 반도체칩(120)의 상면(120a)은 하면과 대향되고, 비활성면일 수 있다. 본 명세서에서 반도체칩의 칩 패드와 전기적으로 연결된다는 것은 상기 반도체칩과 전기적으로 연결된다는 것을 의미할 수 있다. 반도체칩과 전기적으로 연결된다는 것은 상기 반도체칩의 집적 회로들과 전기적으로 연결된다는 것을 의미할 수 있다.
범프들(125)이 하부 기판(110) 및 하부 반도체칩(120) 사이에 개재되어, 재1 기판 패드들(111) 및 칩 패드들(121)와 전기적으로 연결될 수 있다. 범프들(125)은 솔더, 및 필라 중에서 적어도 하나를 포함할 수 있다. 범프들(125)은 솔더 물질과 같은 도전성 물질을 포함할 수 있다.
다른 예로, 하부 반도체칩(120)은 열압착 본딩(thermo compression bonding) 방법에 의해 하부 기판(110) 상에 실장될 수 있다. 이 경우, 하부 반도체칩(120)은 하부 기판(110)과 직접 물리적으로 접촉하고, 칩 패드들(121)은 제1 기판 패드들(111)과 각각 직접 결합할 수 있다.
하부 연결 구조체들(140)이 하부 기판(110) 상에서 하부 반도체칩(120)과 옆으로 이격 배치될 수 있다. “옆으로 배치”된다는 것은 제1 방향(D1), 제2 방향(D2) 또는 이들의 반대 방향으로 배치되는 것을 의미할 수 있다. 제1 방향(D1)은 하부 기판(110)의 상면과 평행할 수 있다. 제2 방향(D2)은 하부 기판(110)의 상면에 평행하되, 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 하부 기판(110)의 상면과 실질적으로 수직할 수 있다. 하부 연결 구조체들(140)은 평면적 관점에서 하부 기판(110)의 엣지 영역 상에 배치될 수 있다. 예를 들어, 하부 연결 구조체들(140)은 평면적 관점에서 하부 반도체칩(120) 및 하부 기판(110)의 측면 사이에 개재될 수 있다. 하부 연결 구조체들(140)은 제2 기판 패드들(112) 상에 각각 제공되어, 제2 기판 패드들(112)과 각각 접속할 수 있다. 이에 따라, 하부 연결 구조체들(140)은 내부 배선들(113)을 통해 하부 반도체칩(120) 또는 솔더 단자들(150)과 접속할 수 있다. 하부 연결 구조체들(140)은 금속 기둥, 솔더볼, 도전성 필라, 또는 이들의 조합을 포함할 수 있다. 하부 연결 구조체들(140)은 금속 또는 솔더 물질과 같은 도전성 물질을 포함할 수 있다.
인터포저 기판(200)이 하부 패키지(100) 상에 배치될 수 있다. 예를 들어, 인터포저 기판(200)은 하부 반도체칩(120) 및 하부 연결 구조체들(140) 상에 배치될 수 있다. 인터포저 기판(200)은 서로 대향하는 상면(200a) 및 하면을 가질 수 있다. 인터포저 기판(200)은 예를 들어, 절연 수지를 포함할 수 있다. 절연 수지는 감광성 폴리이미드와 같은 솔더 레지스트 물질을 포함할 수 있으나, 이에 제한되지 않는다. 인터포저 기판(200)은 그 내부를 관통하는 홀들(290)을 가질 수 있다. 예를 들어, 홀들(290) 인터포저 기판(200)의 상면(200a) 및 하면을 관통할 수 있다. 홀들(290)은 도 1a와 같이, 하부 반도체칩(120)과 평면적 관점에서 오버랩될 수 있다. 홀들(290)은 평면적 관점에서 원형의 형상들을 가질 수 있다. 이와 달리, 평면적 관점에서 홀들(290) 각각의 형상은 사각형, 육각형, 또는 팔각형과 같은 다각형일 수 있다.
인터포저 기판(200)은 하부 패드들(210), 금속 배선들(230), 및 상부 패드들(220)을 포함할 수 있다. 하부 패드들(210) 및 상부 패드들(220)은 인터포저 기판(200)의 하면 및 상면(200a) 상에 각각 배치될 수 있다. 하부 패드들(210) 및 상부 패드들(220)은 상기 홀들(290)과 옆으로 이격될 수 있다. 하부 패드들(210)은 하부 연결 구조체들(140)과 각각 접속할 수 있다. 금속 배선들(230)은 인터포저 기판(200) 내에 제공될 수 있다. 상부 패드들(220)은 금속 배선들(230)을 통해 하부 패드들(210)과 각각 전기적으로 연결될 수 있다. 상부 패드들(220) 중 적어도 하나는 그와 전기적으로 연결되는 하부 패드(210)와 수직적으로 오버랩되지 않을 수 있다. 본 명세서에서 수직적은 제3 방향(D3)과 나란한 것을 의미할 수 있다. 상부 패드들(220)의 배치 및 개수는 하부 연결 구조체들(140)의 배치 및 개수에 제약되지 않고 보다 자유롭게 디자인될 수 있다. 하부 패드들(210), 금속 배선들(230), 및 상부 패드들(220)은 금속과 같은 도전 물질을 포함할 수 있다.
상부 패키지(500)가 인터포저 기판(200) 상에 배치될 수 있다. 상부 패키지(500)는 상부 기판(510) 및 상부 반도체칩(520)을 포함할 수 있다. 상부 기판(510)은 제1 도전 패드들(511), 제2 도전 패드들(512), 및 도전 배선들(513)을 포함할 수 있다. 제1 도전 패드들(511) 및 제2 도전 패드들(512)은 상부 기판(510)의 하면 및 상면 상에 각각 배치될 수 있다. 도전 배선들(513)은 상부 기판(510) 내에 제공될 수 있다. 제2 도전 패드들(512)은 도전 배선들(513)을 통해 제1 도전 패드들(511)과 접속할 수 있다.
상부 반도체칩(520)은 상부 기판(510)의 상면 상에 실장될 수 있다. 예를 들어, 상부 반도체칩(520)은 본딩 와이어들(540)에 의해 상부 기판(510)과 전기적으로 연결될 수 있다. 상부 기판(510)과 전기적으로 연결되는 것은 도전 배선들(513) 중 적어도 하나와 전기적으로 연결되는 것을 의미할 수 있다. 다른 예로, 상부 반도체칩(520)은 플립칩 방식으로 상부 기판(510) 상에 실장될 수 있다. 상부 반도체칩(520)은 하부 반도체칩(120)과 다른 기능을 수행할 수 있다. 예를 들어, 상부 반도체칩(520)은 메모리칩으로 기능할 수 있다. 상부 반도체칩(520)은 단수 혹은 복수 개로 제공될 수 있다. 일 예로, 복수의 상부 반도체칩들(520)이 서로 옆으로 이격 배치될 수 있다. 이와 달리, 복수의 상부 반도체칩들(520)이 서로 적층될 수 있다. 이하, 설명의 간소화를 위해 단수의 상부 반도체칩(520)에 관하여 기술하나, 본 발명이 이에 제약되는 것은 아니다.
상부 패키지(500)는 상부 몰딩막(530)을 더 포함할 수 있다. 상부 몰딩막(530)은 상부 기판(510) 상에 배치되어, 상부 반도체칩(520)의 상면과 측벽 그리고 본딩 와이어들(540)을 밀봉할 수 있다. 상부 몰딩막(530)은 에폭시계 몰딩 컴파운드와 같은 절연성 유기 물질을 포함할 수 있다.
상부 연결 구조체들(400)이 인터포저 기판(200) 및 상부 기판(510) 사이에 개재될 수 있다. 예를 들어, 상부 연결 구조체들(400)은 인터포저 기판(200)의 상부 패드들(220) 및 상부 기판(510)의 제1 도전 패드들(511) 사이에 각각 개재되어, 상부 패드들(220) 및 제1 도전 패드들(511)과 각각 접속할 수 있다. 상부 반도체칩들(520)은 상부 기판(510), 상부 연결 구조체들(400), 및 하부 연결 구조체들(140)을 통해 하부 반도체칩(120) 또는 솔더 단자들(150)과 전기적으로 연결될 수 있다.
방열 구조체(310)가 인터포저 기판(200)의 상면(200a) 상에 및 홀들(290) 내에 제공될 수 있다. 방열 구조체(310)는 상부 연결 구조체들(400)과 옆으로 이격 배치될 수 있다. 방열 구조체(310)는 예를 들어, 구리, 알루미늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다. 일 예로, 방열 구조체(310)는 금속 플레이트를 가공하여 제조될 수 있다.
방열 구조체(310)는 지지부(311) 및 돌출부들(313)을 포함할 수 있다. 방열 구조체(310)의 돌출부들(313)은 인터포저 기판(200)의 홀들(290) 내에 각각 제공될 수 있다. 이에 따라, 돌출부들(313)의 하면들은 인터포저 기판(200)의 상면(200a) 보다 낮은 레벨에 배치될 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 레벨 차이는 제3 방향(D3)과 나란한 방향에서 측정될 수 있다. 방열 구조체(310)의 돌출부들(313)이 인터포저 기판(200)의 홀들(290) 내에 배치되므로, 방열 구조체(310)가 제공되더라도 반도체 패키지가 소형화될 수 있다. 돌출부들(313)은 홀들(290)의 측벽들과 각각 이격될 수 있다. 홀들(290)의 측벽들은 인터포저 기판(200)의 내측벽들(도 1c의 200c)에 해당할 수 있다. 돌출부들(313)은 하부 반도체칩(120)의 상면(120a)과 이격 배치될 수 있다. 이에 따라, 돌출부들(313)의 하면들은 반도체칩(120)의 상면(120a)보다 높은 레벨에 배치될 수 있다. 돌출부들(313) 각각은 예를 들어, 원기둥과 같은 형상을 가질 수 있다. 돌출부들(313)의 형상은 도 1a 및 도 2에 제약되지 않고, 다양하게 변형될 수 있다. 예를 들어, 평면적 관점에서 돌출부들(313) 각각은 사각형, 육각형, 또는 팔각형과 같은 다각형의 형상을 가질 수 있다. 돌출부들(313)은 평면적 관점에서 제1 방향(D1) 및 제2 방향(D2)을 따라 배열될 수 있다. 그러나, 돌출부들(313)의 평면적 배열은 도시된 바에 제약되지 않고 다양할 수 있다. 예를 들어, 돌출부들(313)은 허니콤(honeycomb) 또는 지그재그 배열을 이룰 수 있다. 방열 구조체(310)의 돌출부들(313)은 제1 부분들일 수 있다.
방열 구조체(310)의 지지부(311)는 인터포저 기판(200)의 상면(200a) 상에 배치될 수 있다. 지지부(311)은 상부 연결 구조체들(400)과 옆으로 이격 배치될 수 있다. 도 1a와 같이 평면적 관점에서 지지부(311)는 인터포저 기판(200)의 센터 영역 상에 배치되고, 상부 연결 구조체들(400)은 인터포저 기판(200)의 엣지 영역 상에 배치될 수 있다. 예를 들어, 상부 연결 구조체들(400)은 지지부(311) 및 인터포저 기판(200)의 측벽 사이에 제공될 수 있다. 상부 연결 구조체들(400)은 평면적 관점에서 지지부(311)를 둘러싸며 배치될 수 있다.
도 1b 및 도 1c와 같이 지지부(311)는 돌출부들(313) 상에 제공되어, 상기 돌출부들(313)과 연결될 수 있다. 예를 들어, 지지부(311)는 돌출부들(313)과 동일한 물질을 포함하며, 경계면 없이 연결될 수 있다. 지지부(311)의 너비(W1)는 돌출부들(313) 각각의 너비보다 더 클 수 있다. 지지부(311)의 너비(W1)는 방열 구조체(310)의 상면의 너비에 해당할 수 있다. 지지부(311)의 너비(W1)는 예를 들어, 30μm 내지 500μm일 수 있다. 지지부(311)의 너비(W1)가 500μm 이하이므로, 상부 연결 구조체들(400)의 배치가 방열 구조체(310)에 의해 제약되지 않을 수 있다. 지지부(311)는 인터포저 기판(200)의 상면(200a) 및 상부 기판(510)의 하면과 이격 배치될 수 있다. 예를 들어, 지지부(311)의 하면은 인터포저 기판(200)의 상면(200a)보다 더 높은 레벨에 배치될 수 있다. 지지부(311)의 상면은 상부 기판(510)의 하면보다 더 낮은 레벨에 배치될 수 있다. 방열 구조체(310)의 지지부(311)는 제2 부분일 수 있다.
반도체 패키지 동작 시, 하부 반도체칩(120)에서 비교적 많은 열이 발생할 수 있다. 예를 들어, 하부 반도체칩(120)에서 발생한 열은 상부 반도체칩(520)에서 발생한 열보다 클 수 있다. 하부 반도체칩(120)의 열방출 특성이 향상될수록, 반도체 패키지의 열적 특성이 개선될 수 있다. 상부 패키지(500)의 상면 상에 히트 싱크 또는 히트 슬러그가 배치된 경우, 하부 반도체칩(120)에서 발생한 열은 상기 히트 싱크 또는 상기 히트 슬러그로 방출되기 어려울 수 있다. 실시예들에 따르면, 방열 구조체(310)가 하부 반도체칩(120) 상에 배치되므로, 하부 반도체칩(120)에서 발생한 열이 상부 패키지(500)를 경유하지 않고 방열 구조체(310)로 전달될 수 있다. 이에 따라, 하부 반도체칩(120)에서 발생한 열이 빠르게 방출되어, 반도체 패키지의 열적 특성이 개선될 수 있다. 실시예들에 따르면, 지지부(311)의 너비(W1)가 30μm이상이므로, 하부 반도체칩(120)의 열방출 특성이 더욱 개선될 수 있다.
상부 패키지(500)의 실장 공정에서 상부 연결 구조체들(400)에 압력 및 열이 가해질 수 있다. 이 경우, 상기 압력에 의해 상부 연결 구조체들(400)) 중 적어도 2개가 서로 접촉하여, 상기 적어도 2개의 상부 연결 구조체들(400) 사이에 전기적 쇼트가 발생할 수 있다. 실시예들에 따르면, 방열 구조체(310)의 지지부(311)가 제공되므로, 상부 패키지(500)의 실장 공정에서 하부 연결 구조체들(140)에 과도한 압력이 가해지는 것이 방지될 수 있다. 이에 따라, 하부 연결 구조체들(140) 사이의 전기적 쇼트 발생이 방지되고, 반도체 패키지의 신뢰성이 향상될 수 있다,
도 1c와 같이, 지지부(311)의 높이(H1)는 상부 연결 구조체들(400)의 높이(H2)의 0.7배 내지 0.9배일 수 있다. 지지부(311)가 상부 연결 구조체들(400)의 높이(H2)의 0.7배 이상이므로, 하부 연결 구조체들(140) 사이의 전기적 쇼트 발생이 더욱 방지될 수 있다. 지지부(311)의 높이(H1)가 상부 연결 구조체들(400)의 높이(H2)의 0.9배이하이므로, 반도체 패키지가 소형화될 수 있다.
단수의 홀(290)이 인터포저 기판(200) 내에 제공된 경우, 하부 반도체칩(120)의 열을 충분히 방출하기 위해 상기 홀(290)은 비교적 큰 너비를 가질 것이 요구될 수 있다. 이 경우, 반도체 패키지 제조 공정에서 인터포저 기판(200)의 핸들링(handing)이 어려울 수 있다. 실시예들에 따르면, 인터포저 기판(200)은 복수의 홀들(290)을 가지고, 상기 홀들(290)의 너비 및 인접한 두 홀들(290) 사이의 간격(D)이 조절될 수 있다. 이에 따라, 인터포저 기판(200)이 용이하게 핸들링될 수 있다. 인터포저 기판(200)의 인접한 두 홀들(290) 사이의 간격(D)은 30μm 내지 50 μm 일 수 있다. 인터포저 기판(200)의 인접한 홀들(290) 사이의 간격(D)이 30μm 이상이므로, 인터포저 기판(200)의 핸들링이 더욱 용이할 수 있다.
인터포저 기판(200)의 홀들(290) 내에 복수의 돌출부들(313)이 각각 제공되므로, 하부 반도체칩(120)에서 발생한 열이 복수의 돌출부들(313)을 통해 빠르게 방출될 수 있다. 인터포저 기판(200)의 인접한 홀들(290) 사이의 간격(D)이 50μm 이하이므로, 충분한 개수의 돌출부들(313)이 하부 반도체칩(120) 상에 제공될 수 있다. 이에 따라, 하부 반도체칩(120)의 열방출 특성이 더욱 개선될 수 있다.
돌출부들(313)의 피치(P)는 돌출부들(313)의 너비(W2)보다 더 클 수 있다. 예를 들어, 돌출부들(313)의 피치(P) 및 돌출부들(313)의 너비(W2) 차이는 20μm 내지 50 μm 일 수 있다. 상기 돌출부들(313)의 피치(P) 및 돌출부들(313)의 너비(W2) 차이는 인터포저 기판(200)의 인접한 두 홀들(290) 사이의 간격(D)보다 클 수 있다.
열전도층(350)이 방열 구조체(310) 및 하부 반도체칩(120) 사이 및 방열 구조체(310)와 인터포저 기판(200) 사이에 제공될 수 있다. 예를 들어, 열전도층(350)은 방열 구조체(310)의 각 돌출부(313)의 하면 및 하부 반도체칩(120)의 상면(120a) 사이의 제1 갭 영역에 제공되어, 상기 제1 갭 영역을 채울 수 있다. 열전도층(350)은 공기보다 높은 열전도율을 가질 수 있다. 열전도층(350)은 제1 갭 영역에 제공되므로, 반도체 패키지 동작 시 하부 반도체칩(120)에서 발생한 열이 열전도층(350)을 통해 방열 구조체(310)로 보다 빠르게 전달될 수 있다. 열전도층(350)은 인터포저 기판(200)의 홀들(290)의 측벽들 및 돌출부들(313) 사이의 제2 갭 영역 및 지지부(311)와 인터포저 기판(200) 사이의 제3 갭 영역에 제공되어, 제2 갭 영역 및 제3 갭 영역을 채울 수 있다. 각각의 홀들(290) 내에서 열전도층(350)의 외측벽(350c)은 인터포저 기판(200) 및 하부 몰딩막(130)과 물리적으로 접촉할 수 있다.
열전도층(350)은 방열 구조체(310)와 다른 물질을 포함할 수 있다. 일 예로, 열전도층(350)은 솔더 페이스트 물질을 사용하여 제조될 수 있다. 이 경우, 열전도층(350)은 주석, 납, 은, 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 다른 예로 열전도층(350)은 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 열 인터페이스 물질은 예를 들어, 폴리머 및 열전도성 입자들을 포함할 수 있다. 상기 열전도성 입자들은 폴리머 내에 분산될 수 있다. 열전도성 입자들은 금속을 포함할 수 있다. 열전도층(350)은 고체 상태일 수 있다.
하부 몰딩막(130)이 하부 기판(110) 및 인터포저 기판(200) 사이의 갭 영역에 제공되어, 하부 기판(110), 하부 반도체칩(120)의 측벽과 상면 및 하부 연결 구조체들(140)의 측벽들을 밀봉할 수 있다. 예를 들어, 하부 몰딩막(130)은 인터포저 기판(200)의 하면과 물리적으로 접촉할 수 있다. 하부 몰딩막(130)의 상면 및 인터포저 기판(200)의 하면 사이에 빈 공간이 제공되지 않을 수 있다. 상기 빈 공간은 공기에 의해 점유될 수 있다. 즉, 하부 몰딩막(130)에 의해 하부 연결 구조체들(140)이 외부 공기에 노출되지 않을 수 있다. 이에 따라, 하부 연결 구조체들(140)이 외부의 수분 또는 불순물에 의해 손상되는 것이 방지되어, 반도체 패키지의 신뢰성이 개선될 수 있다. 하부 몰딩막(130)은 예를 들어, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 폴리머를 포함할 수 있다.
하부 몰딩막(130)은 연장부(130Z)를 포함할 수 있다. 연장부(130Z)는 하부 반도체칩(120)의 상면(120a) 및 인터포저 기판(200)의 하면 사이로 연장될 수 있다. 연장부(130Z)는 하부 반도체칩(120)의 상면(120a) 및 인터포저 기판(200)의 하면과 접촉할 수 있다. 하부 몰딩막(130)의 연장부(130Z)는 열전도층(350)의 외측벽(350c)과 물리적으로 접촉할 수 있다. 연장부(130Z)의 측벽들은 인터포저 기판(200)의 홀들(290)과 각각 수직적으로 정렬될 수 있다.
하부 몰딩막(130)은 하부 기판(110) 및 하부 반도체칩(120) 사이의 갭에 더 제공되어, 범프들(125)을 밀봉할 수 있다. 이와 달리, 언더필막(미도시)이 하부 기판(110) 및 하부 반도체칩(120) 사이의 갭에 제공되어, 범프들(125)을 밀봉할 수 있다. 언더필막은 절연성 폴리머를 포함할 수 있다.
인터포저 기판(200)의 너비는 하부 패키지(100)의 너비 및 상부 패키지(500)의 너비와 실질적으로 동일할 수 있다. 도시된 바와 달리, 인터포저 기판(200)의 너비는 하부 패키지(100)의 너비와 실질적으로 동일하되, 상부 패키지(500)의 너비보다 더 작을 수 있다. 인터포저 기판(200)의 너비, 하부 패키지(100)의 너비, 및 상부 패키지(500)의 너비 관계는 다양하게 변형될 수 있다.
도 3a 내지 도 3d는 각각 실시예들에 따른 하부 패키지, 인터포저 기판, 열전도층, 및 방열 구조체를 설명하기 위한 도면들로, 도 1b의 영역을 확대 도시한 도면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 내지 도 3d를 참조하면, 방열 구조체(310)의 지지부(311)가 인터포저 기판(200)의 상면(200a) 상에 배치되고, 방열 구조체(310)의 돌출부들(313)은 인터포저 기판(200)의 홀들(290) 내에 각각 제공될 수 있다. 방열 구조체(310)의 돌출부들(313)은 지지부(311)와 연결될 수 있다. 돌출부들(313)은 지지부(311)로부터 하부 반도체칩(120)을 향하여 돌출될 수 있다. 돌출부들(313)의 하면은 방열 구조체(310)의 하면에 해당할 수 있다. 열전도층(350)이 하부 반도체칩(120)의 상면(120a) 및 돌출부들(313)의 하면 사이의 제1 갭 영역에 제공되어, 하부 반도체칩(120)의 상면(120a)을 덮을 수 있다. 열전도층(350)의 배치는 다양할 수 있다. 이하, 실시예들에 따른 열전도층(350)의 배치에 관하여 보다 상세히 설명한다.
도 3a와 같이, 열전도층(350)은 인터포저 기판(200)의 홀들(290)의 측벽들 상으로 연장되지 않을 수 있다.
도 3b와 같이 열전도층(350)은 제1 갭 영역을 채우고, 대응되는 돌출부(313)와 홀(290)의 측벽 사이로 더 연장될 수 있다. 다만, 열전도층(350)의 최상부면(350a)은 인터포저 기판(200)의 상면(200a)보다 더 낮은 레벨에 배치될 수 있다.
도 3c와 같이 열전도층(350)은 제1 갭 영역 및 홀들(290)의 측벽들 및 돌출부들(313) 사이의 제2 갭 영역들에 제공되고, 인터포저 기판(200)의 상면(200a) 및 지지부(311)의 하면 사이의 제3 갭 영역으로 더 연장될 수 있다. 열전도층(350)의 단부(350Z)는 인터포저 기판(200)의 상면(200a) 및 지지부(311)의 하면 사이에 배치될 수 있다. 언더컷 영역(390)이 인터포저 기판(200)의 상면(200a) 및 지지부(311)의 하면 사이에 제공되고, 열전도층(350)의 단부(350Z)를 노출시킬 수 있다. 언더컷 영역(390)은 외부와 연결되며, 공기가 언더컷 영역(390) 내에 제공될 수 있다.
도 3d와 같이, 열전도층(350)은 돌출부들(313)과 하부 반도체칩(120) 사이, 돌출부들(313)과 인터포저 기판(200) 사이, 및 지지부(311)와 인터포저 기판(200) 사이에 제공될 수 있다. 열전도층(350)의 단부(350Z)는 지지부(311)의 외측벽(311c)의 외측에 제공될 수 있다. 예를 들어, 열전도층(350)은 상기 지지부(311)의 외측벽(311c)의 적어도 일부를 더 덮을 수 있다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 4a를 참조하면, 반도체 패키지는 하부 패키지(100), 상부 패키지(500), 인터포저 기판(200), 상부 연결 구조체들(400), 방열 구조체(310), 및 열전도층(350)을 포함할 수 있다.
하부 패키지(100)는 하부 기판(110), 하부 반도체칩(120), 하부 몰딩막(130), 및 하부 연결 구조체들(140)을 포함할 수 있다. 하부 반도체칩(120)은 서로 옆으로 이격 배치된 제1 하부 반도체칩(120X) 및 제2 하부 반도체칩(120Y)을 포함할 수 있다. 제1 하부 반도체칩(120X) 및 제2 하부 반도체칩(120Y) 각각은 도 1a 내지 도 1c의 예에서 설명한 하부 반도체칩(120)과 실질적으로 동일할 수 있다. 예를 들어, 제1 하부 반도체칩(120X) 및 제2 하부 반도체칩(120Y)은 범프들(125)을 통해 하부 기판(110)과 전기적으로 연결될 수 있다.
인터포저 기판(200)의 일부의 홀들(290)은 제1 하부 반도체칩(120X)과 평면적 관점에서 오버랩될 수 있다. 인터포저 기판(200)의 다른 일부의 홀들(290)은 제2 하부 반도체칩(120Y)과 평면적 관점에서 오버랩될 수 있다.
방열 구조체(310)의 돌출부들(313)은 제1 돌출부(313X) 및 제2 돌출부(313Y)를 포함할 수 있다. 제1 돌출부(313X)는 하부 반도체칩(120)의 상면 상에 배치되고, 제2 돌출부(313Y)는 제2 하부 반도체칩(120Y)의 상면 상에 배치될 수 있다. 지지부(311)는 인터포저 기판(200)의 상면(200a), 제1 돌출부(313X), 및 제2 돌출부(313Y) 상에 배치되고, 제1 돌출부(313X) 및 제2 돌출부(313Y)와 연결될 수 있다.
열전도층(350)은 제1 하부 반도체칩(120X)과 제1 돌출부(313X) 사이 및 제2 하부 반도체칩(120Y)과 제2 돌출부(313Y) 사이에 개재될 수 있다. 열전도층(350)은 홀들(290)의 내측벽들 및 방열 구조체(310) 사이로 더 연장될 수 있다. 열전도층(350)은 인터포저 기판(200)의 상면 및 방열 구조체(310) 사이에 더 제공될 수 있다.
제1 하부 반도체칩(120X)에서 발생한 열 및 제2 하부 반도체칩(120Y)에서 발생한 열은 열전도층(350) 및 방열 구조체(310)를 통해 방출될 수 있다.
도 4b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 4b를 참조하면, 반도체 패키지는 하부 패키지(100), 상부 패키지(500), 인터포저 기판(200), 상부 연결 구조체들(400), 제1 방열 구조체(310X), 제2 방열 구조체(310Y), 제1 열전도층(350X), 및 제2 열전도층(350Y)을 포함할 수 있다. 하부 패키지(100)는 하부 기판(110), 제1 하부 반도체칩(120X), 제2 하부 반도체칩(120Y), 하부 몰딩막(130), 및 하부 연결 구조체들(140)을 포함할 수 있다. 제1 하부 반도체칩(120X) 및 제2 하부 반도체칩(120Y) 각각은 대응되는 홀들(290)과 수직적으로 오버랩될 수 있다.
제1 방열 구조체(310X)는 제1 하부 반도체칩(120X) 상에 배치되고, 제2 방열 구조체(310Y)는 제2 하부 반도체칩(120Y) 상에 배치될 수 있다. 제2 방열 구조체(310Y)는 제1 방열 구조체(310X)와 옆으로 이격될 수 있다. 제1 방열 구조체(310X) 및 제2 방열 구조체(310Y) 각각은 도 1a 내지 도 1c의 예에서 설명한 방열 구조체(310)와 실질적으로 동일할 수 있다. 예를 들어, 제1 방열 구조체(310X) 및 제2 방열 구조체(310Y) 각각은 지지부(311) 및 돌출부들(313)을 포함할 수 있다.
제1 열전도층(350X)은 제1 방열 구조체(310X)와 제1 하부 반도체칩(120X) 사이에 개재될 수 있다. 제1 열전도층(350X)은 제1 방열 구조체(310X)와 인터포저 기판(200) 사이로 더 연장될 수 있다. 제2 열전도층(350Y)은 제2 방열 구조체(310Y)와 제2 하부 반도체칩(120Y) 사이에 개재될 수 있다. 제2 열전도층(350Y)은 제2 방열 구조체(310Y)와 인터포저 기판(200) 사이로 더 연장될 수 있다. 제1 열전도층(350X) 및 제2 열전도층(350Y)은 도 1a 내지 도 1c의 예에서 설명한 열전도층(350)과 실질적으로 동일할 수 있다.
도 4c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 4c를 참조하면, 반도체 패키지는 하부 패키지(100), 상부 패키지(500), 인터포저 기판(200), 상부 연결 구조체들(400), 방열 구조체(310), 및 열전도층(350)을 포함할 수 있다. 하부 패키지(100)는 하부 기판(110), 제1 하부 반도체칩(120X), 제2 하부 반도체칩(120Y), 하부 몰딩막(130), 및 하부 연결 구조체들(140)을 포함할 수 있다. 제1 하부 반도체칩(120X) 및 제2 하부 반도체칩(120Y)은 도 4a에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 제1 하부 반도체칩(120X)은 제2 하부 반도체칩(120Y)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 하부 반도체칩(120X)은 로직칩, 어플리케이션 프로세서(application processor) 칩, 또는 시스템 온 칩(system on chip)일 수 있다. 제2 하부 반도체칩(120Y)은 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함하여, 전력 관리 칩으로 기능할 수 있다. 반도체 패키지 동작 시, 제1 하부 반도체칩(120X)에서 많은 열이 발생할 수 있다.
인터포저 기판(200)의 홀들(290)은 제1 하부 반도체칩(120X)과 평면적 관점에서 오버랩되고, 제2 하부 반도체칩(120Y)과 평면적 관점에서 오버랩되지 않을 수 있다.
방열 구조체(310)는 인터포저 기판(200) 상에 및 상기 홀들(290) 내에 배치될 수 있다. 방열 구조체(310)의 돌출부들(313)은 제1 하부 반도체칩(120X)의 상면 상에 배치될 수 있다. 열전도층(350)은 방열 구조체(310)와 제1 하부 반도체칩(120X) 사이 및 방열 구조체(310)와 인터포저 기판(200) 사이에 개재될 수 있다. 방열 구조체(310) 및 열전도층(350)은 제2 하부 반도체칩(120Y)의 상면 상에 제공되지 않을 수 있다.
반도체 패키지의 실시예들은 서로 조합될 수 있다. 예를 들어, 도 1a 내지 도 1c의 실시예, 도 3a의 실시예, 도 3b의 실시예, 도 3c의 실시예, 도 4a의 실시예, 도 4b의 실시예, 및 도 4c의 실시예들 중 적어도 2개의 실시예들은 서로 조합될 수 있다.
도 5a 내지 도 5d는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면들로, 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다.
도 5a를 참조하면, 하부 패키지(100)가 준비될 수 있다. 하부 패키지(100)는 도 1a 내지 도 1c에서 설명한 바와 같은 하부 기판(110), 하부 반도체칩(120), 하부 몰딩막(130), 및 하부 연결 구조체들(140)을 포함할 수 있다.
인터포저 기판(200)이 하부 패키지(100) 상에 배치될 수 있다. 인터포저 기판(200)은 하부 패드들(210), 도전 배선들(513), 및 상부 패드들(220)을 포함할 수 있다. 하부 패드들(210)은 하부 연결 구조체들(140)과 각각 접속할 수 있다. 인터포저 기판(200)의 하면은 하부 몰딩막(130)의 상면과 물리적으로 접촉할 수 있다. 인터포저 기판(200)의 하면 및 하부 몰딩막(130)의 상면 사이에 별도의 빈 공간이 제공되지 않을 수 있다.
도 5b를 참조하면, 홀들(290)이 인터포저 기판(200) 내에 형성될 수 있다. 홀들(290)을 형성하는 것은 드릴링 공정 또는 에칭 공정에 의해 인터포저 기판(200)의 일부를 제거하는 것을 포함할 수 있다. 이 때, 홀들(290)은 하부 몰딩막(130) 내로 더 연장되어, 하부 반도체칩(120)의 상면(120a)을 노출시킬 수 있다. 즉, 홀들(290)을 형성하는 것은 하부 반도체칩(120)의 상면(120a)이 노출될 때까지 수행될 수 있다.
이와 달리, 홀들(290)이 형성된 인터포저 기판(200)이 준비된 후, 상기 인터포저 기판(200)이 하부 몰딩막(130) 및 하부 연결 구조체들(140) 상에 배치될 수 있다. 홀들(290)에 노출된 하부 몰딩막(130)의 부분들이 제거되어, 홀들(290)이 하부 반도체칩(120)의 상면(120a)을 노출시킬 수 있다.
도 5c를 참조하면, 예비 열전도층(350P)이 인터포저 기판(200)의 홀들(290) 내에 형성될 수 있다. 예비 열전도층(350P)은 노출된 하부 반도체칩(120)의 상면(120a)을 덮을 수 있다. 예비 열전도층(350P)은 홀들(290)의 측벽들 및 인터포저 기판(200)의 상면(200a) 상으로 더 연장될 수 있다. 예비 열전도층(350P)은 유동성을 가질 수 있다. 일 예로, 예비 열전도층(350P)을 형성하는 것은 솔더 페이스트 물질을 홀들(290) 내에 제공하는 것을 포함할 수 있다. 다른 예로, 열 인터페이스 물질이 홀들(290) 내에 제공되어, 예비 열전도층(350P)을 형성할 수 있다.
도 5d를 참조하면, 방열 구조체(310)가 인터포저 기판(200) 상에 배치될 수 있다. 예를 들어, 도 2와 같은 지지부(311) 및 돌출부들(313)을 포함하는 방열 구조체(310)가 준비될 수 있다. 상기 방열 구조체(310)가 인터포저 기판(200) 상에 배치되고, 방열 구조체(310)의 돌출부들(313)이 인터포저 기판(200)의 홀들(290)과 정렬될 수 있다. 방열 구조체(310)가 하강하여, 돌출부들(313)이 홀들(290) 내에 각각 제공될 수 있다. 이 때, 예비 열전도층(350P)은 유동성을 가져, 방열 구조체(310)와 하부 반도체칩(120) 사이의 제1 갭 영역을 양호하게 채울 수 있다. 예비 열전도층(350P)은 방열 구조체(310)와 인터포저 기판(200) 사이를 더 채울 수 있다. 이후, 예비 열전도층(350P)이 고체화되어, 열전도층(350)을 형성할 수 있다. 열전도층(350)을 형성하는 것은 예비 열전도층(350P)에 포함된 폴리머를 경화시키는 것을 포함할 수 있으나, 이에 제약되지 않는다.
다시 도 1b를 참조하면, 상부 패키지(500)가 인터포저 기판(200) 상에 실장될 수 있다. 상부 패키지(500)를 실장하는 것은 상부 패키지(500)를 인터포저 기판(200) 상에 배치하는 것 및 상부 패키지(500) 및 인터포저 기판(200) 사이에 상부 연결 구조체들(400)을 형성하는 것을 포함할 수 있다. 상부 연결 구조체들(400)은 리플로우 공정에 의해 인터포저 기판(200)의 상부 패드들(220)과 각각 접속할 수 있다. 상부 연결 구조체들(400)에 의해 상부 패키지(500)가 인터포저 기판(200)에 물리적 및 전기적으로 연결될 수 있다. 도 5d의 설명과 달리, 예비 열전도층(350P)의 고체화는 상기 상부 연결 구조체들(400)의 리플로우 공정 동안 수행되어, 열전도층(350)을 형성할 수 있다.
지금까지 설명한 예들에 의해 반도체 패키지가 제조될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 하부 기판 및 하부 반도체칩을 포함하는 하부 패키지;
    상기 하부 패키지 상에 배치되고, 그 내부를 관통하는 홀들을 갖는 인터포저 기판;
    상기 인터포저 기판의 상면 상에 배치된 지지부 및 상기 인터포저 기판의 상기 홀들 내에 제공된 돌출부들을 포함하는 방열 구조체; 및
    상기 방열 구조체의 상기 돌출부들 및 상기 하부 반도체칩 사이에 개재된 열전도층을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 열전도층은 상기 방열 구조체와 다른 물질을 포함하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 열전도층은 솔더 레지스트 물질 또는 열 인터페이스 물질을 포함하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 하부 패키지는 상기 하부 기판 및 상기 인터포저 기판 사이에 제공된 하부 몰딩막을 더 포함하되,
    상기 하부 몰딩막은 연장부를 포함하고, 상기 연장부는 상기 하부 반도체칩의 상면 및 상기 인터포저 기판의 하면 사이에 제공된 반도체 패키지.
  5. 제 4항에 있어서,
    상기 하부 몰딩막의 상기 연장부는 상기 열전도층과 물리적으로 접촉하는 반도체 패키지.
  6. 제 4항에 있어서,
    상기 인터포저 기판의 상기 홀들의 측벽들은 상기 하부 몰딩막의 연장부의 측벽들과 정렬된 반도체 패키지.
  7. 제 4항에 있어서,
    상기 하부 몰딩막은 상기 인터포저 기판의 상기 하면과 물리적으로 접촉하는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 열전도층은 상기 방열 구조체 및 상기 인터포저 기판 사이에 더 제공된 반도체 패키지.
  9. 제 1항에 있어서,
    상기 인터포저 기판 및 상기 방열 구조체 상의 상부 패키지; 및
    상기 인터포저 기판 및 상기 상부 패키지 사이에 제공된 상부 연결 구조체를 더 포함하되,
    상기 상부 연결 구조체는 상기 방열 구조체의 상기 지지부와 옆으로 이격 배치된 반도체 패키지.
  10. 제 9항에 있어서,
    상기 지지부의 높이는 상기 상부 연결 구조체의 높이의 0.7배 내지 0.9배인 반도체 패키지.
  11. 제 1항에 있어서,
    상기 홀들 중 인접한 두개 사이의 간격은 20μm 내지 50μm인 반도체 패키지.
  12. 제 1항에 있어서,
    상기 지지부의 너비는 30μm 내지 500μm인 반도체 패키지.
  13. 제 1항에 있어서,
    상기 인터포저 기판의 상기 홀들은 상기 하부 반도체칩과 평면적 관점에서 오버랩되는 반도체 패키지.
  14. 하부 기판 및 하부 반도체칩을 포함하는 하부 패키지;
    상기 하부 패키지 상에 배치되고, 그 내부를 관통하는 복수의 홀들을 갖는 인터포저 기판; 및
    상기 인터포저 기판 상의 방열 구조체를 포함하되,
    상기 방열 구조체는:
    상기 인터포저 기판의 상기 홀들 내에 각각 제공된 제1 부분들;
    상기 인터포저 기판의 상면 상에 배치되고, 상기 제1 부분들과 연결되는 제2 부분들 포함하고,
    상기 방열 구조체는 상기 인터포저 기판의 상기 홀들의 측벽들 및 상기 하부 반도체칩의 상면과 이격되고,
    상기 하부 반도체칩은 상기 방열 구조체의 상기 제1 부분들과 수직적으로 오버랩되는 반도체 패키지.
  15. 제 14항에 있어서,
    상기 방열 구조체의 상기 제1 부분들 및 상기 하부 반도체칩 사이에 개재된 열전도층을 더 포함하고,
    상기 열전도층은 상기 방열 구조체와 다른 물질을 포함하는 반도체 패키지.
  16. 제 15항에 있어서,
    상기 하부 패키지는 상기 하부 기판 및 상기 인터포저 기판 사이에 개재되는 하부 몰딩막을 더 포함하되,
    상기 하부 몰딩막은 상기 하부 반도체칩 및 상기 인터포저 기판 사이에 제공된 연장부를 포함하고,
    상기 하부 몰딩막의 상기 연장부는 상기 열전도층의 외측벽과 물리적으로 접촉하는 반도체 패키지.
  17. 제 14항에 있어서,
    상기 인터포저 기판 및 상기 방열 구조체 상의 상부 기판; 및
    상기 인터포저 기판 및 상기 상부 기판 사이에 제공된 상부 연결 구조체를 더 포함하되,
    상기 제1 부분들의 높이는 상기 상부 연결 구조체의 높이의 0.7배 내지 0.9배인 반도체 패키지.
  18. 하부 기판, 하부 반도체칩, 하부 몰딩막, 및 하부 연결 구조체들을 포함하는 하부 패키지;
    상기 하부 몰딩막 및 상기 하부 연결 구조체들 상에 배치되고, 그 내부를 관통하는 홀들을 갖는 인터포저 기판;
    상기 인터포저 기판 상에 배치되고, 상부 기판 및 상부 반도체칩을 포함하는 상부 패키지;
    상기 상부 기판 및 상기 인터포저 기판 사이에 개재되고, 상기 상부 기판 및 상기 인터포저 기판과 접속하는 상부 연결 구조체들;
    상기 인터포저 기판의 상면 상에 배치된 지지부 및 상기 홀들 내에 각각 제공된 복수의 돌출부들을 포함하는 방열 구조체; 및
    상기 방열 구조체와 상기 하부 반도체칩 사이 및 상기 방열 구조체와 상기 인터포저 기판 사이에 개재된 열전도층을 포함하고,
    상기 열전도층은 상기 방열 구조체와 다른 물질을 포함하고,
    상기 홀들은 상기 하부 반도체칩과 평면적 관점에서 오버랩되고,
    상기 상부 연결 구조체들은 상기 방열 구조체의 상기 지지부와 옆으로 이격된 반도체 패키지.
  19. 제 18항에 있어서,
    상기 돌출부들의 하면들은 상기 인터포저 기판의 상기 상면보다 낮은 레벨에 배치되고,
    상기 돌출부들의 하면들은 상기 하부 반도체칩의 상면보다 더 높은 레벨에 배치된 반도체 패키지.
  20. 제 18항에 있어서,
    상기 하부 몰딩막은 상기 하부 기판 및 상기 인터포저 기판 사이에 제공되고,
    상기 하부 몰딩막은 상기 하부 반도체칩의 상면 및 상기 인터포저 기판의 하면 사이로 연장되며, 상기 열전도층과 물리적으로 접촉하는 반도체 패키지.
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