KR20230033115A - 반도체 패키지 - Google Patents

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KR20230033115A
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redistribution
semiconductor chip
disposed
conductive
patterns
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KR1020210113934A
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김동규
김민정
석경림
이석현
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삼성전자주식회사
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판의 하면 상에 실장된 수동 소자; 상기 제1 재배선 기판의 상면 상에 배치되고, 내부에 관통 비아를 포함하는 제1 반도체칩; 상기 제1 반도체칩 상에 배치된 제2 반도체칩; 및 상기 제1 재배선 기판의 상기 상면 및 상기 제2 반도체칩의 하면 사이에 배치되고, 상기 제1 반도체칩과 옆으로 이격된 도전 포스트를 포함할 수 있다. 상기 도전 포스트는 상기 제1 재배선 기판 및 상기 제2 반도체칩과 접속하고, 상기 도전 포스트는 상기 수동 소자의 적어도 일부와 수직적으로 오버랩될 수 있다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상, 고집적화, 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 재배선 기판; 상기 제1 재배선 기판의 하면 상에 실장된 수동 소자; 상기 제1 재배선 기판의 상면 상에 배치되고, 내부에 관통 비아를 포함하는 제1 반도체칩; 상기 제1 반도체칩 상에 배치된 제2 반도체칩; 및 상기 제1 재배선 기판의 상기 상면 및 상기 제2 반도체칩의 하면 사이에 배치되고, 상기 제1 반도체칩과 옆으로 이격된 도전 포스트를 포함할 수 있다. 상기 도전 포스트는 상기 제1 재배선 기판 및 상기 제2 반도체칩과 접속하고, 상기 도전 포스트는 상기 수동 소자의 적어도 일부와 수직적으로 오버랩될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 서로 대향하는 상면 및 하면을 갖는 제1 재배선 기판; 상기 제1 재배선 기판의 상기 하면 상에 배치된 수동 소자; 상기 제1 재배선 기판의 상기 상면 상에 배치되고, 내부에 관통 비아를 포함하는 제1 반도체칩; 상기 제1 재배선 기판의 상기 상면 상에 제공되고, 상기 제1 반도체칩과 옆으로 이격된 도전 포스트; 및 상기 제1 반도체칩의 상면 및 상기 도전 포스트의 상면 상에 배치되고, 상기 관통 비아 및 상기 도전 포스트와 접속하는 제2 반도체칩을 포함하고, 상기 도전 포스트는 상기 제1 재배선 기판을 통해 상기 수동 소자와 전기적으로 연결되고, 상기 도전 포스트의 너비는 상기 관통 비아의 너비보다 더 클 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 제1 절연층, 제1 씨드 패턴, 및 상기 제1 씨드 패턴 상의 제1 도전 패턴을 포함하는 제1 재배선 기판, 상기 제1 절연층은 감광성 폴리머를 포함하고; 상기 제1 재배선 기판의 상기 하면 상에 배치된 솔더볼; 상기 제1 재배선 기판의 상기 하면 상에 배치되고, 상기 솔더볼과 옆으로 이격 배치된 수동 소자; 상기 제1 재배선 기판의 상기 상면 상에 제공되고, 그 내부에 관통 비아들을 포함하는 제1 반도체칩; 상기 제1 재배선 기판의 상기 상면 상에 제공되며, 상기 제1 반도체칩과 옆으로 이격 배치된 도전 포스트; 상기 제1 반도체칩의 상면 및 상기 도전 포스트의 상면 상에 배치되고, 상기 관통 비아들 및 상기 도전 포스트와 접속하는 제2 반도체칩; 상기 제2 반도체칩의 하면 상에 배치되고, 상기 제1 반도체칩의 측벽 및 상기 도전 포스트의 측벽을 덮는 제1 몰딩막; 상기 제1 재배선 기판의 상기 상면 상에 배치되고, 상기 제1 반도체칩, 상기 도전 포스트, 상기 제1 몰딩막, 및 제2 반도체칩과 옆으로 이격된 연결 구조체; 및 상기 제1 재배선 기판의 상기 상면 상에 배치되고, 상기 연결 구조체의 측벽들, 상기 제1 몰딩막, 상기 제2 반도체칩을 덮는 제2 몰딩막을 포함할 수 있다.
본 발명에 따르면, 제1 반도체칩 및 도전 포스트가 제1 재배선 기판의 상면 상에 배치될 수 있다. 제2 반도체칩은 제1 반도체칩의 상면 및 도전 포스트의 상면 상에 배치되고, 도전 포스트와 전기적으로 연결될 수 있다. 수동 소자는 제1 재배선 기판의 하면 상에 배치되어, 제1 재배선 기판을 통해 도전 포스트와 전기적으로 연결될 수 있다. 전압은 수동 소자로부터 도전 포스트를 통해 제2 반도체칩에 공급될 수 있다. 도전 포스트가 수동 소자 및 제2 반도체칩과 수직적으로 오버랩되므로, 수동 소자 및 제2 반도체칩 사이의 전압 공급 통로의 길이가 감소할 수 있다. 이에 따라, 반도체 패키지의 전기적 특성이 향상될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 1b는 도 1a의 Ⅰ영역을 확대 도시한 도면이다.
도 1c는 실시예들에 따른 상부 재배선층 및 제2 반도체칩을 설명하기 위한 도면이다.
도 1d는 실시예들에 따른 제1 재배선 기판을 설명하기 위한 도면이다.
도 2a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2b는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4b는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 6a 내지 도 6i은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 1b는 도 1a의 Ⅰ영역을 확대 도시한 도면이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(10)는 제1 재배선 기판(100), 솔더볼들(500), 수동 소자(800), 제1 반도체칩(210), 제2 반도체칩(220), 도전 포스트(320), 연결 구조체(300), 제1 몰딩막(410), 제2 몰딩막(420), 및 제2 재배선 기판(600)을 포함할 수 있다. 반도체 패키지(10)는 하부 패키지일 수 있다.
제1 재배선 기판(100)은 제1 절연층(101), 언더 범프 패턴들(120), 제1 재배선 패턴들(130), 제1 씨드 패턴들(135), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)을 포함할 수 있다. 제1 절연층(101)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 감광성 절연 물질은 폴리머일 수 있다. 감광성 절연 물질은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐계 폴리머 중에서 적어도 하나를 포함할 수 있다. 제1 절연층(101)은 복수로 제공될 수 있다. 제1 절연층들(101)의 적층된 개수는 다양하게 변형될 수 있다. 일 예로, 복수의 제1 절연층들(101)은 서로 동일한 물질을 포함할 수 있다. 인접한 제1 절연층들(101) 사이의 계면은 구분되지 않을 수 있다.
제1 방향(D1)은 제1 절연층들(101) 중 최하부 제1 절연층(101)의 바닥면(101b)과 평행할 수 있다. 제2 방향(D2)은 최하부 제1 절연층(101)의 바닥면(101b)과 평행하되, 제1 방향(D1)과 실질적으로 수직할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 실질적으로 수직할 수 있다.
언더 범프 패턴들(120)은 최하부 제1 절연층(101) 내에 제공될 수 있다. 언더 범프 패턴들(120)의 하면들은 최하부 제1 절연층(101)에 덮히지 않을 수 있다. 언더 범프 패턴들(120)은 솔더볼들(500)의 패드들로 기능할 수 있다. 언더 범프 패턴들(120)은 서로 옆으로 이격되며, 서로 전기적으로 절연될 수 있다. 어떤 두 구성 요소들이 옆으로 이격된 것은 수평적으로 이격된 것을 의미할 수 있다. “수평적”은 제1 재배선 기판(100)의 하면 또는 제1 방향(D1)에 평행한 것을 의미할 수 있다. 제1 재배선 기판(100)의 하면은 최하부 제1 절연층(101)의 바닥면(101b) 및 언더 범프 패턴들(120)의 하면들을 포함할 수 있다. 언더 범프 패턴들(120)은 구리와 같은 금속 물질을 포함할 수 있다.
제1 재배선 패턴들(130)이 언더 범프 패턴들(120) 상에 제공되며, 언더 범프 패턴들(120)과 전기적으로 연결될 수 있다. 제1 재배선 패턴들(130)은 서로 옆으로 이격 배치되며, 전기적으로 분리될 수 있다. 제1 재배선 패턴들(130)은 구리와 같은 금속을 포함할 수 있다. 제1 재배선 기판(100)과 전기적으로 연결되는 것은 제1 재배선 패턴들(130) 및 언더 범프 패턴들(200) 중 어느 하나와 전기적으로 연결되는 것을 포함할 수 있다.
제1 재배선 패턴들(130) 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 제1 비아 부분은 대응되는 제1 절연층(101) 내에 제공될 수 있다. 제1 배선 부분은 제1 비아 부분 상에 제공되고, 제1 비아 부분과 경계면 없이 연결될 수 있다. 제1 배선 부분의 너비는 제1 비아 부분의 너비보다 더 클 수 있다. 제1 배선 부분은 대응되는 제1 절연층(101)의 상면 상으로 연장될 수 있다. 본 명세서에서 비아는 수직적 연결을 위한 구성일 수 있고, 배선은 수평적 연결을 위한 구성일 수 있다. “수직적”은 제3 방향(D3)과 나란한 것을 의미할 수 있다.
제1 재배선 패턴들(130)은 적층된 하부 재배선 패턴들 및 상부 재배선 패턴들을 포함할 수 있다. 하부 재배선 패턴들은 언더 범프 패턴들(120) 상에 배치될 수 있다. 상부 재배선 패턴들은 하부 재배선 패턴들 상에 각각 배치되며, 하부 재배선 패턴들과 접속할 수 있다.
제1 씨드 패턴들(135)이 제1 재배선 패턴들(130)의 하면들 상에 각각 배치될 수 있다. 예를 들어, 제1 씨드 패턴들(135) 각각은 대응되는 제1 재배선 패턴(130)의 제1 비아 부분의 하면과 측벽 그리고 제1 배선 부분의 하면을 덮을 수 있다. 제1 씨드 패턴들(135) 각각은 대응되는 제1 재배선 패턴(130)의 제1 배선 부분의 측벽 상으로 연장되지 않을 수 있다. 제1 씨드 패턴들(135)은 언더 범프 패턴들(120) 및 제1 재배선 패턴들(130)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 씨드 패턴들(135)은 도전 씨드 물질을 포함할 수 있다. 도전 씨드 물질은 구리, 티타늄, 및/또는 이들의 합금을 포함할 수 있다. 제1 씨드 패턴들(135)은 배리어층들로 기능하여, 제1 재배선 패턴들(130)에 포함된 물질의 확산을 방지할 수 있다.
제1 재배선 패드들(150)은 서로 옆으로 이격될 수 있다. 제1 재배선 패드들(150)은 제1 재배선 패턴들(130) 중 상부 재배선 패턴들 상에 배치되어, 제1 재배선 패턴들(130)과 접속할 수 있다. 제1 재배선 패드들(150) 각각은 대응되는 제1 재배선 패턴들(130)을 통해 대응되는 언더 범프 패턴(120)과 접속할 수 있다. 제1 재배선 패턴들(130)이 제공되므로, 적어도 하나의 제1 재배선 패드(150)는 그와 전기적으로 연결되는 언더 범프 패턴(120)과 수직적으로 정렬되지 않을 수 있다. 이에 따라, 제1 재배선 패드들(150)의 배치가 보다 자유롭게 설계될 수 있다. 언더 범프 패턴들(120) 및 제1 재배선 패드들(150) 사이에 적층된 제1 재배선 패턴들(130)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
제1 재배선 패드들(150)이 최상부 제1 절연층(101) 내에 및 상에 제공될 수 있다. 제1 재배선 패드들(150) 각각의 하부는 최상부 제1 절연층(101) 내에 배치될 수 있다. 제1 재배선 패드들(150) 각각의 상부는 최상부 제1 절연층(101)의 상면으로 연장될 수 있다. 제1 재배선 패드들(150)은 구리와 같은 금속을 포함할 수 있다. 제1 재배선 패드들(150)은 니켈, 금, 및/또는 이들의 합금을 더 포함할 수 있다.
제1 씨드 패드들(155)은 제1 재배선 패드들(150)의 하면들 상에 각각 제공될 수 있다. 제1 씨드 패드들(155)은 제1 재배선 패턴들(130) 중 상부 재배선 패턴들과 제1 재배선 패드들(150)의 사이에 각각 제공되며, 최상부 제1 절연층(101)과 제1 재배선 패드들(150) 사이로 연장될 수 있다. 제1 씨드 패드들(155)은 제1 재배선 패드들(150)과 다른 물질을 포함할 수 있다. 제1 씨드 패드들(155)은 예를 들어, 도전 씨드 물질을 포함할 수 있다.
제1 재배선 기판(100)은 엣지 영역 및 센터 영역을 포함할 수 있다. 제1 재배선 기판(100)의 엣지 영역은 평면적 관점에서 상기 센터 영역 및 제1 재배선 기판(100)의 측벽 사이에 제공될 수 있다. 제1 재배선 기판(100)의 엣지 영역은 평면적 관점에서 센터 영역을 둘러쌀 수 있다.
솔더볼들(500)이 제1 재배선 기판(100)의 하면 상에 배치될 수 있다. 예를 들어, 솔더볼들(500)이 언더 범프 패턴들(120)의 하면들 상에 각각 배치되어, 언더 범프 패턴들(120)과 각각 접속할 수 있다. 솔더볼들(500)은 언더 범프 패턴들(120)을 통해 제1 재배선 패턴들(130)과 전기적으로 연결될 수 있다. 솔더볼들(500)은 서로 옆으로 이격되며, 전기적으로 분리될 수 있다. 솔더볼들(500)은 솔더 물질을 포함할 수 있다. 솔더 물질은 예를 들어, 주석, 비스무트, 납, 은, 또는 이들의 합금을 포함할 수 있다. 솔더볼들(500)은 신호 솔더볼, 접지 솔더볼, 및 전원 솔더볼을 포함할 수 있다.
수동 소자(800)가 제1 재배선 기판(100)의 하면 상에 실장될 수 있다. 수동 소자(800)는 솔더볼들(500)과 옆으로 이격 배치될 수 있다. 수동 소자(800)의 하면은 솔더볼들(500)의 하면들보다 더 높은 레벨에 배치될 수 있다. 예를 들어, 수동 소자(800)의 하면은 솔더볼들(500)의 최하부면들보다 더 높은 레벨에 배치될 수 있다. 이에 따라, 반도체 패키지(10)의 솔더볼들(500)이 보드(미도시)와 결합하는 경우, 수동 소자(800)는 상기 보드와 이격될 수 있다. 이에 따라, 반도체 패키지(10)가 보드에 양호하게 실장될 수 있다. 어떤 구성 요소의 레벨은 수직적 레벨을 의미할 수 있다. 두 구성 요소들 사이의 레벨 차이는 제3 방향(D3)에서 측정될 수 있다.
수동 소자(800)는 예를 들어, 커패시터일 수 있다. 다른 예로, 수동 소자(800)는 인덕터 또는 저항기일 수 있다. 수동 소자(800)는 제1 도전 단자(810), 제2 도전 단자(820), 및 절연체(830)를 포함할 수 있다. 제1 도전 단자(810) 및 제2 도전 단자(820)는 각각 제1 전극 및 제2 전극일 수 있다. 제2 도전 단자(820)는 제1 도전 단자(810)와 이격될 수 있다. 제1 도전 단자(810) 및 제2 도전 단자(820) 사이에 절연체(830)가 제공될 수 있다.
그러나, 수동 소자(800)의 구조 및 구성 요소들은 도시된 바에 제한되지 않고 다양하게 변형될 수 있다. 일 예로, 수동 소자(800)는 집적 스택 커패시터(integrated stack capacitor, ISC)를 포함할 수 있다. 이 경우, 적층 구조체(미도시)가 절연체(830) 내에 배치될 수 있다. 적층 구조체는 복수의 도전층들 및 상기 도전층들 사이에 각각 배치된 유전층들을 포함할 수 있다.
솔더 연결부들(580)이 제1 도전 단자(810)와 대응되는 언더 범프 패턴(120) 사이 및 제2 도전 단자(820)와 대응되는 언더 범프 패턴(120) 사이에 각각 제공될 수 있다. 솔더 연결부들(580)은 서로 이격되며, 전기적으로 분리될 수 있다. 제1 도전 단자(810)은 솔더 연결부들(580) 중 어느 하나를 통해 대응되는 언더 범프 패턴(120)과 전기적으로 연결될 수 있다. 예를 들어, 제1 도전 단자(810)는 제1 재배선 기판(100)을 통해 솔더볼들(500) 중 어느 하나의 솔더볼(500)과 전기적으로 연결될 수 있다. 상기 어느 하나의 솔더볼(500)은 전원 솔더볼일 수 있다. 이에 따라, 제1 도전 단자(810)에 전압이 인가될 수 있다. 상기 전압은 접지 전압 또는 전원 전압일 수 있다.
제2 도전 단자(820)는 솔더 연결부들(580) 중 다른 하나를 통해 제1 재배선 기판(100)과 전기적으로 연결될 수 있다. 구체적으로, 제2 도전 단자(820)는 제1 재배선 패턴들(130)을 통해 대응되는 제1 재배선 패드(150)와 전기적으로 연결될 수 있다. 이에 따라, 외부의 전압이 상기 솔더볼(500)을 통해 수동 소자(800)에 인가되고, 수동 소자(800)에서 출력된 전압은 그와 전기적으로 연결되는 제1 재배선 패드(150)에 전달될 수 있다.
제1 반도체칩(210)이 제1 재배선 기판(100)의 상면 상에 실장될 수 있다. 제1 반도체칩(210)은 예를 들어, 평면적 관점에서 제1 재배선 기판(100)의 센터 영역 상에 배치될 수 있다. 일 예로, 제1 반도체칩(210)은 로직칩 또는 버퍼칩일 수 있다. 로직칩은 ASIC칩 또는 어플리케이션 프로세서(AP) 칩을 포함할 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 다른 예로, 로직칩은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 또 다른 예로, 제1 반도체칩(210)은 메모리칩일 수 있다.
제1 반도체칩(210)은 하부 패드들(211), 관통 비아들(215), 및 상부 패드들(212)을 포함할 수 있다. 하부 패드들(211) 및 상부 패드들(212)은 제1 반도체칩(210)의 하면 및 상면 상에 각각 제공될 수 있다. 하부 패드들(211) 및 상부 패드들(212)은 제1 반도체칩(210)의 집적 회로들과 전기적으로 연결될 수 있다. 하부 패드들(211) 또는 상부 패드들(212)은 칩 패드들일 수 있다. 어떤 구성 요소가 반도체칩과 전기적으로 연결된다는 것은 반도체칩의 칩 패드들을 통해 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다. 두 구성 요소들이 서로 전기적으로 연결되는 것은 직접적인 연결 또는 다른 구성 요소를 통한 간접적인 연결을 포함할 수 있다.
관통 비아들(215)은 제1 반도체칩(210) 내에 제공되고, 하부 패드들(211) 및 상부 패드들(212)과 각각 접속할 수 있다. 관통 비아들(215)은 제1 반도체칩(210)의 집적 회로들과 더 전기적으로 연결될 수 있다. 관통 비아들(215)은 신호 관통 비아들, 접지 관통 비아들, 및 전원 관통 비아들을 포함할 수 있다. 관통 비아들(215)은 제1 너비(W1)를 가질 수 있다. 제1 너비(W1) 및 관통 비아들(215)의 피치는 작을 수 있다. 예를 들어, 제1 너비(W1)은 약 5μm 내지 약 29 μm 일 수 있다. 제1 너비(W1)가 5μm 이상이므로, 관통 비아들(215)이 용이하게 형성될 수 있다. 제1 너비(W1)가 29μm 이하이므로, 관통 비아들(215)이 미세 피치로 형성될 수 있다.
제2 반도체칩(220)이 제1 반도체칩(210) 상에 배치될 수 있다. 제2 반도체칩(220)은 제1 반도체칩(210)과 다른 종류의 반도체칩일 수 있다. 제2 반도체칩(220)은 로직칩 또는 버퍼칩일 수 있다. 다른 예로, 제2 반도체칩(220)은 메모리칩일 수 있다.
제2 반도체칩(220)은 평면적 관점에서 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 제2 반도체칩(220)의 제1 영역(R1)은 제1 반도체칩(210) 상에 제공되고, 제1 반도체칩(210)과 수직적으로 오버랩될 수 있다. 제2 반도체칩(220)의 제2 영역(R2)은 평면적 관점에서 제2 반도체칩(220)의 엣지 영역에 해당할 수 있다. 제2 반도체칩(220)의 제2 영역(R2)은 제1 반도체칩(210)과 평면적 관점에서 오버랩되지 않을 수 있다. 제2 반도체칩(220)의 제2 영역(R2)은 수동 소자(800)의 적어도 일부와 수직적으로 오버랩될 수 있다.
제1 도전 패드들(221) 및 제2 도전 패드(220)가 제2 반도체칩(220)의 하면 상에 제공될 수 있다. 제1 도전 패드들(221)은 제2 반도체칩(220)의 제1 영역(R1)의 하면 상에 제공되고, 제2 도전 패드(222)는 제2 반도체칩(220)의 제2 영역(R2)의 하면 상에 제공될 수 있다. 제2 도전 패드(222)의 너비는 제1 도전 패드들(221)의 너비들보다 더 클 수 있다. 제1 도전 패드들(221) 및 제2 도전 패드들(220)은 제2 반도체칩(220)의 칩 패드들일 수 있으나, 이에 제약되지 않는다.
반도체 패키지(10)는 솔더 범프들(520)을 더 포함할 수 있다. 솔더 범프들(520)은 제1 반도체칩(210) 및 제2 반도체칩(220) 사이에 개재되어, 상부 패드들(212) 및 제1 도전 패드들(221)과 접속할 수 있다. 이에 따라, 제2 반도체칩(220)이 솔더 범프들(520)을 통해 제1 반도체칩(210)과 전기적으로 연결될 수 있다. 솔더 범프들(520)은 필라 패턴들(미도시)을 더 포함할 수 있고, 필라 패턴은 구리와 같은 금속을 포함할 수 있다.
도전 포스트(320)가 제1 재배선 기판(100) 상에 제공되고, 제1 반도체칩(210)과 옆으로 이격될 수 있다. 도전 포스트(320)는 제1 재배선 기판(100)의 상면 및 제2 반도체칩(220)의 제2 영역(R2)의 하면 사이에 배치되어, 제1 재배선 기판(100) 및 제2 반도체칩(220)과 전기적으로 연결될 수 있다. 예를 들어, 도전 포스트(320)는 제2 도전 패드(222)와 직접 접속할 수 있다. 이와 달리, 도전 포스트(320) 및 제2 도전 패드(222) 사이에 씨드 패턴(미도시)이 더 형성되고, 도전 포스트(320)는 씨드 패턴을 통해 제2 도전 패드(222)에 접속할 수 있다. 씨드 패턴은 도전 씨드 물질을 포함할 수 있다.
도전 포스트(320)는 수동 소자(800)과 수직적으로 오버랩될 수 있다. 예를 들어, 도전 포스트(320)는 수동 소자(800)와 완전히 오버랩되거나 또는 수동 소자(800)와 부분적으로 오버랩될 수 있다. 도전 포스트(320)는 제1 재배선 기판(100)을 통해 상기 수동 소자(800)와 전기적으로 연결될 수 있다. 도전 포스트(320)는 전압 공급 포스트일 수 있고, 전압 공급 통로로 기능할 수 있다. 상기 전압은 전원 전압 또는 접지 전압일 수 있다. 예를 들어, 수동 소자(800)로부터 출력된 전압은 도전 포스트(320)를 통해 제2 반도체칩(220)에 전달될 수 있다. 도전 포스트(320)가 제2 반도체칩(220) 및 수동 소자(800)와 수직적으로 오버랩되므로, 제2 반도체칩(220) 및 수동 소자(800) 사이의 전압 공급 통로의 길이가 감소할 수 있다.
도전 포스트(320)의 상면 및 수동 소자(800)의 상면 사이의 간격(A)은 약 50μm 내지 약 1000 μm일 수 있다. 도전 포스트(320)의 상면 및 수동 소자(800)의 상면 사이의 간격(A)이 50 μm보다 작은 경우, 제1 반도체칩(210)의 열적 특성이 저하될 수 있다. 실시예들에 따르면, 도전 포스트(320)의 상면 및 수동 소자(800)의 상면 사이의 간격(A)은 약 50μm 이상이므로, 제1 반도체칩(210)의 열적 특성이 개선될 수 있다. 도전 포스트(320)의 상면 및 수동 소자(800)의 상면 사이의 간격(A)이 1000 μm 이하이므로, 수동 소자(800) 및 제2 반도체칩(220) 사이의 전압 공급이 원활할 수 있다.
도전 포스트(320)의 직경은 관통 비아들(215)의 직경보다 더 클 수 있다. 예를 들어, 도전 포스트(320)의 제2 너비(W2)는 관통 비아들(215)의 너비들(W1)보다 더 클 수 있다. 이에 따라, 도전 포스트(320)의 저항이 감소할 수 있다. 도전 포스트(320)가 제2 반도체칩(220)으로 전압을 보다 원활하게 공급할 수 있다. 이에 따라, 반도체 패키지(10)의 전기적 특성이 향상될 수 있다.
도전 포스트(320)의 제2 너비(W2)는 약 30μm 내지 약 200 μm일 수 있다. 제2 너비(W2)가 30μm 보다 작으면, 도전 포스트(320)의 저항이 증가될 수 있다. 제2 너비(W2)가 200μm 보다 크면, 제1 반도체칩(210) 및 연결 구조체들(300)의 배치가 도전 포스트(320)에 의해 제약될 수 있다. 실시예들에 따르면, 제2 너비(W2)는 약 30μm 내지 약 200 μm일 수 있다. 이에 따라, 도전 포스트(320)는 작은 저항을 가질 수 있다. 전압은 도전 포스트(320)를 통해 제2 반도체칩(220)으로 원활하게 공급될 수 있다. 또한, 제1 반도체칩(210) 및 연결 구조체들(300)의 배치에 대한 제약이 감소할 수 있다. 도전 포스트(320)의 하면은 제1 반도체칩(210)의 하면과 실질적으로 동일한 레벨에 배치될 수 있다.
실시예들에 따르면, 도전 포스트(320)가 제공되므로, 제2 반도체칩(220)의 전기적 통로들이 분산될 수 있다. 예를 들어, 제2 반도체칩(220)은 관통 비아들(215) 뿐 아니라 도전 포스트(320)를 통해 솔더볼들과 전기적으로 연결될 수 있다.
어느 하나의 솔더볼(500)에 인가된 전압은 수동 소자(800)를 통해 제2 반도체칩(220)에 전달될 수 있다. 수동 소자(800)가 전압을 제2 반도체칩(200)에 공급하므로, 반도체 패키지(10)는 향상된 전원 무결성(Power Integrity) 특성을 나타낼 수 있다.
도전 포스트(320)는 복수로 제공될 수 있다. 복수의 도전 포스트들(320)은 제1 반도체칩(210)의 양측들에 배치될 수 있다. 수동 소자(800)는 복수개로 제공될 수 있다. 복수의 수동 소자들(800)은 도전 포스트들(320)과 각각 오버랩되며, 각각 전기적으로 연결될 수 있다. 이하, 간소화를 위해 단수의 수동 소자(800) 및 단수의 도전 포스트(320)에 관하여 기술한다.
제1 몰딩막(410)이 제2 반도체칩(220)의 하면 상에 제공될 수 있다. 제1 몰딩막(410)은 제1 반도체칩(210)의 측벽 및 도전 포스트(320)의 측벽을 덮을 수 있다. 제1 몰딩막(410)은 제1 반도체칩(210) 및 제2 반도체칩(220) 사이의 갭 영역으로 더 연장되어, 솔더 범프들(520)을 밀봉할 수 있다. 제1 몰딩막(410)의 측벽들은 제2 반도체칩(220)의 측벽과 정렬될 수 있다. 제1 몰딩막(410)의 하면은 제1 반도체칩(210)의 하면 및 도전 포스트(320)의 하면과 공면(coplanar)일 수 있다. 제1 몰딩막(410)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
반도체 패키지(10)는 하부 재배선층(270)을 더 포함할 수 있다. 하부 재배선층(270)은 제1 반도체칩(210)의 하면, 제1 몰딩막(410)의 하면, 및 도전 포스트(320)의 하면 상에 배치될 수 있다. 하부 재배선층(270)은 도 1b와 같이 하부 절연층, 하부 재배선 패턴들(273), 및 하부 재배선 패드들(275)을 포함할 수 있다. 하부 절연층은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 하부 절연층은 다중층일 수 있으나, 이에 제약되지 않는다. 하부 재배선 패턴들(273)은 하부 절연층 내에 제공될 수 있다. 하부 재배선 패턴들(273) 중 적어도 하나는 도전 포스트(320)와 접속할 수 있다. 하부 재배선 패턴들(273) 중 나머지들은 하부 패드들(211)과 접속할 수 있다. 하부 재배선층(270)과 전기적으로 연결되는 것은 하부 재배선 패턴들(273)과 전기적으로 연결되는 것을 포함할 수 있다.
하부 재배선 패드들(275)은 하부 재배선층(270)의 하면 상에 제공되며, 하부 재배선 패턴들(273)과 전기적으로 연결될 수 있다. 하부 재배선 패드들(275)은 제1 하부 재배선 패드들(275A) 및 제2 하부 재배선 패드(275B)를 포함할 수 있다. 제1 하부 재배선 패드들(275A)은 하부 재배선 패턴들(273)을 통해 하부 패드들(211)과 접속할 수 있다. 제1 하부 재배선 패드들(275A) 중 적어도 하나는 그와 전기적으로 연결되는 하부 패드(211)와 수직적으로 연결되지 않을 수 있다. 이에 따라, 제1 하부 재배선 패드들(275A)의 배치가 관통 비아들(215) 및 하부 패드들(211)에 제약되지 않고, 보다 자유롭게 설계될 수 있다.
제2 하부 재배선 패드(275B)는 대응되는 하부 재배선 패턴(273)을 통해 도전 포스트(320)와 접속할 수 있다. 제2 하부 재배선 패드(275B)는 제1 하부 재배선 패드들(275A)과 옆으로 이격되고, 전기적으로 절연될 수 있다. 제2 하부 재배선 패드(275B)는 전압 공급 패드일 수 있다. 제2 하부 재배선 패드(275B)의 적어도 일부는 도전 포스트(320)와 수직적으로 오버랩될 수 있다. 이에 따라, 수동 소자(800) 및 도전 포스트(320) 사이의 전기적 통로의 길이가 감소할 수 있다. 하부 재배선 패턴들(273) 및 하부 재배선 패드들(275)은 구리와 같은 금속을 포함할 수 있다.
반도체 패키지(10)는 제1 범프들(511) 및 제2 범프들(512)을 더 포함할 수 있다. 제1 범프들(511)은 제1 재배선 기판(100) 및 제1 반도체칩(210) 사이에 개재될 수 있다. 예를 들어, 제1 범프들(511) 각각은 제1 재배선 기판(100) 및 하부 재배선층(270) 사이에 제공되어, 대응되는 제1 재배선 패드(150) 및 하부 재배선 패드(275)와 접속할 수 있다. 이에 따라, 제1 범프들(511)은 관통 비아들(215)과 전기적으로 연결될 수 있다. 제1 범프들(511)은 솔더 물질을 포함할 수 있다. 제1 범프들(511)은 필라 패턴들(미도시)을 더 포함할 수 있다.
제2 범프(512)는 제1 재배선 기판(100) 및 도전 포스트(320) 사이에 개재될 수 있다. 예를 들어, 제2 범프(512)는 제1 재배선 기판(100) 및 하부 재배선층(270) 사이에 제공되어, 대응되는 제1 재배선 패드(150) 및 제2 하부 재배선 패드(275B)와 접속할 수 있다. 이에 따라, 제2 범프(512)는 도전 포스트(320)와 전기적으로 연결될 수 있다. 제2 범프(512)는 전원 범프 또는 접지 범프일 수 있고, 제2 반도체칩(220)에 전압을 공급하는 통로일 수 있다. 제2 범프(512)의 높이는 제1 범프들(511)의 높이들과 실질적으로 동일할 수 있다. 제2 범프(512)의 너비는 제1 범프들(511)의 너비들과 실질적으로 동일할 수 있다. 어떤 구성요소들의 너비들, 높이들, 및 레벨들이 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다. 제2 범프(512)는 솔더 물질을 포함할 수 있다. 제2 범프(512)는 필라 패턴(미도시)을 더 포함할 수 있다.
도 1a와 같이, 연결 구조체(300)가 제1 재배선 기판(100) 상에 배치될 수 있다. 연결 구조체(300)는 제1 재배선 기판(100)의 엣지 영역의 상면 상에 배치될 수 있다. 연결 구조체(300)는 복수로 제공되며, 복수의 연결 구조체들(300)은 서로 이격될 수 있다. 연결 구조체들(300)은 제1 반도체칩(210), 도전 포스트(320), 제2 반도체칩(220), 및 제1 몰딩막(410)과 옆으로 이격될 수 있다. 연결 구조체들(300)의 상면들은 도전 포스트(320)의 상면보다 더 높은 레벨에 배치될 수 있다. 연결 구조체들(300)의 상면들은 제2 반도체칩(220)의 상면과 동일하거나 더 높은 레벨에 배치될 수 있다. 연결 구조체들(300)은 대응되는 제1 재배선 패드들(150) 상에 각각 배치되어, 제1 재배선 패드들(150)과 각각 접속할 수 있다. 이에 따라, 연결 구조체들(300)이 제1 재배선 기판(100)과 접속할 수 있다. 연결 구조체들(300)은 제1 재배선 기판(100)을 통해 솔더볼들(500), 제1 반도체칩(210), 또는 제2 반도체칩(220)과 전기적으로 연결될 수 있다. 연결 구조체들(300) 각각은 원기둥 형상을 가질 수 있다. 그러나, 연결 구조체들(300)의 형상은 다양하게 변형될 수 있다. 연결 구조체들(300)은 금속 포스트들일 수 있다. 예를 들어, 연결 구조체들(300)은 구리 또는 텅스텐을 포함할 수 있다.
반도체 패키지(10)는 도전 씨드 패턴들(305)을 더 포함할 수 있다. 도전 씨드 패턴들(305)은 연결 구조체들(300)의 하면들 상에 각각 배치될 수 있다. 예를 들어, 도전 씨드 패턴들(305)은 연결 구조체들(300)과 대응되는 제1 재배선 패드들(150) 사이에 배치될 수 있다. 도전 씨드 패턴들(305)은 제1 재배선 패드들(150) 및 연결 구조체들(300)과 다른 물질을 포함할 수 있다. 예를 들어, 도전 씨드 패턴들(305)은 도전 씨드 물질을 포함할 수 있다. 도시된 바와 달리, 도전 씨드 패턴들(305)은 생략되고, 연결 구조체들(300)은 제1 재배선 패드들(150)과 직접 접속할 수 있다.
제2 몰딩막(420)이 제1 재배선 기판(100) 상에 배치되어, 연결 구조체들(300)의 측벽, 제1 몰딩막(410)의 측벽, 및 제2 반도체칩(220)의 측벽과 상면을 덮을 수 있다. 제2 몰딩막(420)의 상면은 연결 구조체들(300)의 상면들과 공면(coplanar)일 수 있다. 도시된 바와 달리, 제2 몰딩막(420)은 제2 반도체칩(220)의 상면을 더 노출시킬 수 있다. 제2 몰딩막(420)은 하부 재배선층(270)의 하면 상으로 더 연장되어, 제1 범프들(511) 및 제2 범프(512)를 밀봉할 수 있다. 제2 몰딩막(420)의 측벽은 제1 재배선 기판(100)의 측벽과 수직적으로 정렬될 수 있다. 제2 몰딩막(420)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 제2 몰딩막(420)은 제1 몰딩막(410)과 동일 또는 상이한 물질을 포함할 수 있다.
제2 재배선 기판(600)이 제2 몰딩막(420), 및 연결 구조체들(300) 상에 배치될 수 있다. 제2 재배선 기판(600)은 제2 반도체칩(220) 상에 배치되고, 제2 반도체칩(220)의 상면과 수직적으로 이격될 수 있다. 제2 재배선 기판(600)은 연결 구조체들(300)과 전기적으로 연결될 수 있다.
제2 재배선 기판(600)은 제2 절연층(601), 제2 재배선 패턴들(630), 제2 씨드 패턴들(635), 및 제2 재배선 패드들(650)을 포함할 수 있다. 제2 절연층(601)은 복수의 제2 절연층들(601)을 포함할 수 있다. 상기 복수의 제2 절연층들(601)은 제2 몰딩막(420) 상에 적층될 수 있다. 제2 절연층들(601)은 감광성 절연(PID) 물질을 포함할 수 있다. 일 예로, 제2 절연층들(601)은 서로 동일한 물질을 포함할 수 있다. 인접한 제2 절연층들(601) 사이의 계면은 구분되지 않을 수 있다. 제2 절연층들(601)의 개수는 다양하게 변형될 수 있다.
제2 재배선 패턴들(630)은 연결 구조체들(300) 상에 제공될 수 있다. 제2 재배선 패턴들(630)은 각각은 제2 비아 부분 및 제2 배선 부분을 포함할 수 있다. 제2 비아 부분은 대응되는 제2 절연층(601) 내에 제공될 수 있다. 제2 배선 부분은 제2 비아 부분 상에 제공되고, 제2 비아 부분과 경계면 없이 연결될 수 있다. 제2 재배선 패턴들(630) 각각의 제2 배선 부분은 대응되는 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 재배선 패턴들(630)은 구리와 같은 금속을 포함할 수 있다.
제2 재배선 패턴들(630)은 적층된 제2 하부 재배선 패턴들 및 제2 상부 재배선 패턴들을 포함할 수 있다. 예를 들어, 제2 하부 재배선 패턴들은 연결 구조체들(300)의 상면 상에 제공되어, 상기 연결 구조체들(300)과 접속할 수 있다. 제2 상부 재배선 패턴들은 제2 하부 재배선 패턴들 상에 배치되며, 제2 하부 재배선 패턴들과 접속할 수 있다.
제2 씨드 패턴들(635)이 제2 재배선 패턴들(630)의 하면들 상에 각각 배치될 수 있다. 예를 들어, 제2 씨드 패턴들(635) 각각은 대응되는 제2 재배선 패턴(630)의 제2 비아 부분의 하면 및 측벽 상에 제공되고, 및 제2 배선 부분의 하면으로 연장될 수 있다. 제2 씨드 패턴들(635)은 연결 구조체들(300) 및 제2 재배선 패턴들(630)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 씨드 패턴들(635)은 도전 씨드 물질을 포함할 수 있다. 제2 씨드 패턴들(635)은 배리어층들로 기능하여 제2 재배선 패턴들(630)에 포함된 물질의 확산을 방지할 수 있다.
제2 재배선 패드들(650)은 제2 재배선 패턴들(630) 중 제2 상부 재배선 패턴들 상에 배치되어, 제2 재배선 패턴들(630)과 접속할 수 있다. 제2 재배선 패드들(650)은 서로 옆으로 이격될 수 있다. 제2 재배선 패드들(650)의 하부들은 최상부 제2 절연층(601) 내에 제공될 수 있다. 제2 재배선 패드들(650)의 상부들은 최상부 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 재배선 패드들(650)은 예를 들어, 구리와 같은 금속을 포함할 수 있다.
제2 재배선 패드들(650)은 제2 재배선 패턴들(630)을 통해 연결 구조체들(300)과 접속할 수 있다. 제2 재배선 패턴들(630)이 제공되므로, 적어도 하나의 제2 재배선 패드(650)는 그와 전기적으로 연결되는 연결 구조체(300)와 수직적으로 정렬되지 않을 수 있다. 이에 따라, 제2 재배선 패드들(650)의 배치가 보다 자유롭게 설계될 수 있다. 어느 하나의 연결 구조체(300) 및 대응되는 제2 재배선 패드(650) 사이에 적층된 제2 재배선 패턴들(630)의 개수는 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 예를 들어, 하나의 제2 재배선 패턴(630) 또는 3개 이상의 제2 재배선 패턴들(630)이 어느 하나의 연결 구조체(300) 및 대응되는 제2 재배선 패드(650) 사이에 제공될 수 있다.
제2 재배선 기판(600)은 제2 씨드 패드들(655)을 더 포함할 수 있다. 제2 씨드 패드들(655)은 최상부 제2 재배선 패턴들(630) 및 제2 재배선 패드들(650) 사이에 개재될 수 있다. 제2 씨드 패드들(655)은 도전 씨드 물질을 포함할 수 있다.
도 1c는 실시예들에 따른 상부 재배선층 및 제2 반도체칩을 설명하기 위한 도면으로, 도 1b의 Ⅰ영역을 확대 도시한 도면에 대응된다. 도 1c의 설명에 있어서, 간소화를 위해 단수의 상부 패드, 단수의 솔더 범프, 및 단수의 제1 도전 패드에 관하여 기술한다.
도 1c를 참조하면, 제2 반도체칩(220)은 그 하면 상에 배치된 칩 패드들(225)을 포함할 수 있다. 칩 패드들(225)은 알루미늄과 같은 금속을 포함할 수 있다.
실시예들에 따르면, 상부 재배선층(227)이 제2 반도체칩(220)의 하면 상에 제공될 수 있다. 상부 재배선층(227)은 상부 절연층(224) 및 상부 재배선 패턴들(223)을 포함할 수 있다. 상부 절연층(224)은 예를 들어, 감광성 절연(Photo-imageable dielectric, PID) 물질과 같은 유기 물질을 포함할 수 있다. 상부 절연층(224)은 다중층일 수 있으나, 이에 제약되지 않는다. 상부 재배선 패턴들(223)은 상부 절연층(224) 내에 제공될 수 있다. 상부 재배선 패턴들(223)은 제2 반도체칩(220)의 칩 패드들(225)과 접속할 수 있다. 상부 재배선층(227)과 전기적으로 연결되는 것은 상부 재배선 패턴들(223) 중 적어도 하나와 전기적으로 연결되는 것을 포함할 수 있다.
제1 도전 패드(221)는 상부 재배선층(227)의 하면 상에 제공되며, 대응되는 상부 재배선 패턴(223)과 접속할 수 있다. 이에 따라, 제1 도전 패드(221)가 제2 반도체칩(220)의 어느 하나의 칩 패드(225)와 접속할 수 있다. 솔더 범프(520)가 제1 반도체칩(210) 및 상부 재배선층(227) 사이에 제공되어, 상부 패드(212) 및 제1 도전 패드(221)와 접속할 수 있다.
제2 도전 패드(222)는 상부 재배선층(227)의 하면 상에 제공되고, 제1 도전 패드(221)와 옆으로 이격 배치될 수 있다. 제2 도전 패드(222)는 대응되는 상부 재배선 패턴(223)을 통해 제2 반도체칩(220)의 다른 하나의 칩 패드(225)와 접속할 수 있다. 도전 포스트(320)는 제2 도전 패드(222)의 하면 상에 배치되어, 제2 도전 패드(222)와 접속할 수 있다.
제1 몰딩막(410)은 상부 재배선층(227)의 하면 상에 제공될 수 있다. 제1 몰딩막(410)의 측벽은 상부 재배선층(227)의 측벽 및 제2 반도체칩(220)의 측벽과 정렬될 수 있다.
도 1d는 실시예들에 따른 제1 재배선 기판을 설명하기 위한 도면으로, 도 1b의 Ⅰ영역을 확대 도시한 도면에 대응된다.
도 1d를 참조하면, 제1 재배선 기판(100)은 제1 절연층들(101), 언더 범프 패턴들(120), 제1 재배선 패턴들(130), 제1 씨드 패턴들(135), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)에 더하여 언더 범프 씨드 패턴들(125)을 더 포함할 수 있다.
언더 범프 패턴들(120) 각각은 T자 형상의 단면을 가질 수 있다. 예를 들어, 언더 범프 패턴들(120) 각각의 하부는 최하부 제1 절연층(101) 내에 제공될 수 있다. 언더 범프 패턴들(120) 각각의 상부는 하부보다 더 큰 너비를 가질 수 있다. 언더 범프 패턴들(120) 각각의 상부는 최하부 제1 절연층(101)의 상면 상으로 연장될 수 있다.
언더 범프 씨드 패턴들(125)은 언더 범프 패턴들(120)과 최하부 제1 절연층(101) 사이에 개재될 수 있다. 언더 범프 씨드 패턴들(125)은 언더 범프 패턴들(120)의 하면들을 덮지 않을 수 있다. 솔더볼들(500) 및 솔더 연결부들(580)은 대응되는 언더 범프 패턴들(120)의 하면들과 접촉할 수 있다. 언더 범프 패턴들(120) 및 언더 범프 씨드 패턴들(125)의 형상은 다양하게 변형될 수 있다.
도 2a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 패키지(10A)는 제1 재배선 기판(100), 솔더볼들(500), 수동 소자(800), 제1 반도체칩(210), 제2 반도체칩(220), 도전 포스트(320), 연결 구조체(300), 제1 범프들(511), 제2 범프(512), 제1 몰딩막(410), 제2 몰딩막(420), 및 제2 재배선 기판(600)을 포함할 수 있다. 다만, 반도체 패키지(10A)는 도 1a 및 도 1b에서 설명한 하부 재배선층(270)을 포함하지 않을 수 있다.
제1 범프들(511)은 제1 재배선 기판(100) 및 제1 반도체칩(210) 사이에 개재될 수 있다. 제1 범프들(511)은 대응되는 제1 재배선 패드들(150) 및 하부 패드들(212)과 접촉할 수 있다.
제2 범프(512)는 제1 재배선 기판(100) 및 도전 포스트(320) 사이에 배치될 수 있다. 제2 범프(512)는 대응되는 제1 재배선 패드(150) 및 도전 포스트(320)와 직접 접촉할 수 있다.
제2 몰딩막(420)은 제1 몰딩막(410)의 하면 및 제1 반도체칩(210)의 하면 상으로 연장되어, 제1 몰딩막(410)의 하면 및 제1 반도체칩(210)의 하면을 덮을 수 있다. 제2 몰딩막(420)은 제1 범프들(511) 및 제2 범프(512)를 밀봉할 수 있다.
도 2b는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2b를 참조하면, 반도체 패키지(10B)는 제1 재배선 기판(100), 솔더볼들(500), 수동 소자(800), 제1 및 제2 반도체칩들(210, 220), 제1 및 제2 몰딩막들(410, 420), 도전 포스트(320), 연결 구조체들(300), 및 제2 재배선 기판(600)을 포함할 수 있다.
도전 포스트(320)는 복수로 제공될 수 있다. 복수의 도전 포스트들(320)은 제1 반도체칩(210)의 양측들에 배치될 수 있다. 도전 포스트들(320) 중 어느 하나는 수동 소자(800)와 수직적으로 오버랩되고, 수동 소자(800)와 전기적으로 연결될 수 있다. 도전 포스트들(320) 중 다른 하나는 수동 소자(800)를 경유하지 않고 솔더볼들(500) 중 어느 하나와 전기적으로 연결될 수 있다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체 패키지(10C)는 제1 재배선 기판(100), 솔더볼들(500), 수동 소자(800), 제1 및 제2 반도체칩들(210, 220), 제1 및 제2 몰딩막들(410, 420), 복수의 도전 포스트들(320), 연결 구조체들(300), 및 제2 재배선 기판(600)을 포함할 수 있다.
제2 반도체칩(220)은 서로 대향하는 제1 측면 및 제2 측면을 가질 수 있다. 제2 반도체칩(220)의 제1 영역(R1)은 제2 반도체칩(220)의 제1 측면에 인접할 수 있다. 제2 반도체칩(220)의 제2 영역(R2)은 제2 반도체칩(220) 제2 측면에 인접할 수 있다. 예를 들어, 제2 반도체칩(220)의 제2 영역(R2)은 평면적 관점에서 제1 영역(R1) 및 제2 반도체칩(220)의 제2 측면 사이에 제공될 수 있다.
제1 반도체칩(210)은 제1 재배선 기판(100)의 상면 및 제2 반도체칩(220)의 제1 영역(R1)의 하면 사이에 개재될 수 있다.
도전 포스트들(320) 각각은 도 1a 및 도 1b의 예에서 설명한 도전 포스트(320)와 동일 또는 유사할 수 있다. 다만, 도전 포스트들(320)은 제1 재배선 기판(100)의 상면 및 제2 반도체칩(220)의 제2 영역(R2)의 하면 사이에 배치될 수 있다. 도전 포스트들(320)은 제1 반도체칩(210)의 일측에 배치될 수 있다.
도전 포스트들(320)의 피치(P2)는 관통 비아들의 피치보다 더 클 수 있다. 도전 포스트들(320)의 피치(P2)는 인접한 도전 포스트들(320)의 제1 측벽들 사이의 간격일 수 있다. 상기 도전 포스트들(320)의 피치(P2)의 제1 측벽들은 제1 방향(D1)의 반대 방향을 향할 수 있다. 도전 포스트들(320)의 피치(P2)는 솔더 범프들(520)의 피치(P1)보다 더 클 수 있다.
수동 소자(800)는 제1 재배선 기판(100)의 하면 상에 배치되어, 복수의 도전 포스트들(320)과 전기적으로 연결될 수 있다. 이에 따라, 상기 도전 포스트들(320)에 동일한 전압이 인가될 수 있다. 이와 달리, 수동 소자(800)는 단수의 도전 포스트(320)와 전기적으로 연결될 수 있다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 이하, 간소화를 위해 단수의 도전 포스트(320)에 관하여 기술한다.
도 4a를 참조하면, 반도체 패키지(10D)는 제1 재배선 기판(100'), 솔더볼들(500), 수동 소자(800), 제1 및 제2 반도체칩들(210, 220), 제1 및 제2 몰딩막들(410, 420), 도전 포스트(320), 연결 구조체들(300), 및 제2 재배선 기판(600)을 포함할 수 있다. 다만, 반도체 패키지(10D)는 도 1a 및 도 1b에서 설명한 제1 범프들(511) 및 제2 범프(512)을 포함하지 않을 수 있다.
제1 재배선 기판(100')은 제1 절연층들(101), 제1 재배선 패턴들(130), 제1 씨드 패턴들(135), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)을 포함할 수 있다. 다만, 제1 재배선 기판(100')은 도 1a 및 도 1b에서 설명한 언더 범프 패턴들(120)을 포함하지 않을 수 있다. 제1 재배선 기판(100')은 하부 재배선층(270) 및 제2 몰딩막(420)과 직접 접촉할 수 있다. 예를 들어, 최상부 제1 절연층(101)은 하부 재배선층(270)의 하면 및 제2 몰딩막(420)의 하면과 직접 접촉할 수 있다.
제1 씨드 패턴들(135)은 제1 재배선 패턴들(130)의 상면들 상에 각각 제공될 수 있다. 최상부 제1 절연층(101) 내의 제1 씨드 패턴들(135)은 하부 재배선 패드들(275) 또는 도전 씨드 패턴들(305)과 접속할 수 있다. 예를 들어, 최상부 제1 재배선 패턴들(130) 각각의 제1 비아 부분은 재배선 패드들(275) 및 도전 씨드 패턴들(305) 중 어느 하나와 수직적으로 오버랩될 수 있다.
도시된 바와 달리, 하부 재배선층(270)이 생략되고, 제1 재배선 기판(100')은 제1 몰딩막(410), 도전 포스트(320), 및 제1 반도체칩(210)과 직접 접촉할 수 있다.
솔더볼들(500)은 최하부 제1 재배선 패턴들(130)의 하면 상에 배치될 수 있다. 최하부 제1 재배선 패턴들(130)은 솔더볼들(500)의 패드들로 기능할 수 있다.
상부 재배선 패드들(650) 및 상부 씨드 패드들(655)은 최상부 제2 절연층(601)의 상면 상으로 연장되지 않을 수 있다.
반도체 패키지(10D)는 칩 퍼스트 공정(chip-first process)에 의해 제조될 수 있으나, 이에 제약되지 않는다.
도 4b는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4b를 참조하면, 반도체 패키지(10E)는 제1 재배선 기판(100'), 솔더볼들(500), 수동 소자(800), 제1 및 제2 반도체칩들(210, 220), 제1 및 제2 몰딩막들(410, 420), 도전 포스트(320), 연결 구조체들(300), 및 제2 재배선 기판(600)을 포함할 수 있다. 반도체 패키지(10E)는 도 1a 및 도 1b에서 설명한 제1 범프들(511) 및 제2 범프(512)을 포함하지 않을 수 있다.
본 발명의 실시예들은 서로 조합될 수 있다. 예를 들어, 도 1a의 반도체 패키지(10), 도 2a의 반도체 패키지(10A), 도 2b의 반도체 패키지(10B), 또는 도 3의 반도체 패키지(10C)는 제2 재배선 기판(600)을 포함하지 않을 수 있다. 또는 도 2a의 반도체 패키지(10A), 도 2b의 반도체 패키지(10B), 또는 도 3의 반도체 패키지(10C)는 도 4a의 예에서 설명한 바와 같은 제1 재배선 기판(100')을 포함할 수 있다. 실시예들은 다양하게 조합될 수 있다.
도 5a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5a를 참조하면, 반도체 패키지(1)는 하부 패키지(10') 및 상부 패키지(20)를 포함할 수 있다. 하부 패키지(10')는 도 1a 및 도 1b의 예에서 설명한 반도체 패키지(10)와 실질적으로 동일할 수 있다. 예를 들어, 하부 패키지(10')는 반도체 패키지(10B)는 제1 재배선 기판(100), 솔더볼들(500), 수동 소자(800), 제1 및 제2 반도체칩들(210, 220), 제1 및 제2 몰딩막들(410, 420), 도전 포스트(320), 연결 구조체들(300), 및 제2 재배선 기판(600)을 포함할 수 있다. 다른 예로, 하부 패키지(10')는 도 2a의 반도체 패키지(10A), 도 2b의 반도체 패키지(10B), 도 3의 반도체 패키지(10C), 또는 도 4a의 반도체 패키지(10D)와 실질적으로 동일할 수 있다.
상부 패키지(20)는 상부 기판(700), 상부 반도체칩(710), 및 상부 몰딩막(740)을 포함할 수 있다. 상부 기판(700)은 제2 재배선 기판(600)의 상면 상에 배치되며, 제2 재배선 기판(600)의 상면과 이격될 수 있다. 상부 기판(700)은 인쇄회로기판(PCB) 또는 재배선층일 수 있다. 제1 기판 패드들(701) 및 제2 기판 패드들(702)이 상부 기판(700)의 하면 및 상면 상에 각각 배치될 수 있다. 금속 배선들(705)이 상부 기판(700) 내에 제공되어, 제1 기판 패드들(701) 및 제2 기판 패드들(702)와 접속할 수 있다.
상부 반도체칩(710)은 상부 기판(700)의 상면 상에 실장될 수 있다. 상부 반도체칩(710)은 그 하면 상에 상부 칩 패드들(712)을 포함할 수 있다. 도시된 바와 달리, 상부 반도체칩(710)은 복수로 제공될 수 있다. 복수의 상부 반도체칩들(710)은 수직적으로 적층될 수 있다. 또는 복수의 상부 반도체칩들(710)은 서로 옆으로 이격 배치될 수 있다. 이하, 간소화를 위해 단수의 상부 반도체칩(710)에 관하여 기술한다.
상부 패키지(20)는 상부 범프들(750)을 더 포함할 수 있다. 상부 범프들(750)이 상부 기판(700) 및 상부 반도체칩(710) 사이에 제공되어, 제2 기판 패드들(702) 및 상부 칩 패드들(712)과 접속할 수 있다. 상부 범프들(750)은 솔더 물질을 포함할 수 있다. 상부 범프들(750)은 필라 패턴들을 더 포함할 수 있다.
연결 범프들(675)이 제2 재배선 기판(600) 및 상부 기판(700) 사이에 배치될 수 있다. 예를 들어, 연결 범프들(675)은 제2 재배선 패드들(650) 및 제1 기판 패드들(701) 사이에 제공되어, 제2 재배선 패드들(650) 및 제1 기판 패드들(701)과 접속할 수 있다. 이에 따라, 상부 반도체칩(710)이 연결 범프들(675)을 통해 제2 반도체칩(220), 제1 반도체칩(210), 또는 솔더볼들(500)과 전기적으로 연결될 수 있다.
상부 몰딩막(740)이 상부 기판(700) 상에 제공되어, 상부 반도체칩(710)을 덮을 수 있다. 상부 몰딩막(740)은 제2 반도체칩(720)의 상면을 노출시킬 수 있다. 이와 달리, 상부 몰딩막(740)은 제2 반도체칩(720)의 상면을 덮을 수 있다. 상부 몰딩막(740)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
상부 패키지(20)는 열 방출 구조체(790)를 더 포함할 수 있다. 열 방출 구조체(790)는 상부 반도체칩(710)의 상면 및 상부 몰딩막(740)의 상면에 배치될 수 있다. 열 방출 구조체(790)는 상부 몰딩막(740)의 측면 상으로 더 연장될 수 있다. 열 방출 구조체(790)는 히트 싱크, 히트 슬러그, 또는 열전달물질(thermal interface material, TIM)층을 포함할 수 있다. 열 방출 구조체(790)는 예를 들어, 금속을 포함할 수 있다.
도 5b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5b를 참조하면, 반도체 패키지(2)는 하부 패키지(10') 및 상부 패키지(21)를 포함할 수 있다. 하부 패키지(10')는 도 5a의 예에서 설명한 바와 실질적으로 동일할 수 있다.
상부 패키지(21)는 상부 반도체칩(710) 및 상부 몰딩막(740)을 포함할 수 있다. 상부 패키지(21)는 열 방출 구조체(790)를 더 포함할 수 있다. 다만, 상부 패키지(21)는 도 5a에서 설명한 상부 기판(700) 및 상부 범프들(750)을 포함하지 않을 수 있다. 상부 반도체칩(710)은 제2 재배선 기판(600)의 상면 상에 배치될 수 있다. 연결 범프들(675)은 제2 재배선 기판(600) 및 상부 반도체칩(710) 사이에 배치되어, 제2 재배선 패드들(650) 및 상부 칩 패드들(712)과 접속할 수 있다. 상부 몰딩막(740)은 제2 재배선 기판(600) 상에 직접 배치될 수 있다. 상부 몰딩막(740)은 상부 반도체칩(710)의 하면 상으로 더 연장되어, 연결 범프들(675)을 밀봉할 수 있다. 이와 달리, 언더필 패턴(미도시)이 제2 재배선 기판(600) 및 상부 반도체칩(710) 사이에 개재될 수 있다.
도 5c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5c를 참조하면, 반도체 패키지(3)는 하부 패키지(10E') 및 상부 패키지(20)를 포함할 수 있다. 하부 패키지(10E')는 도 4b의 예에서 설명한 반도체 패키지(10E)와 실질적으로 동일할 수 있다. 상부 패키지(20)는 도 5a의 예에서 설명한 상부 패키지(20)와 실질적으로 동일할 수 있다.
다만, 연결 범프들(675)은 연결 구조체들(300) 및 상부 기판(700) 사이에 개재되어, 연결 구조체들(300) 및 제1 기판 패드들(701)과 접속할 수 있다. 예를 들어, 연결 범프들(675)은 연결 구조체들(300)의 상면들과 직접 접촉할 수 있다.
도 5a의 반도체 패키지(1)의 실시예, 도 5b의 반도체 패키지(2)의 실시예, 및 도 5c의 반도체 패키지(3)의 실시예들은 서로 조합될 수 있다. 예를 들어, 도 5c의 반도체 패키지(1)는 도 5b의 상부 패키지(21)를 포함할 수 있다. 실시예들은 다양하게 조합될 수 있다.
이하, 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다.
도 6a 내지 도 6i은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 6a를 참조하면, 언더 범프 패턴들(120), 제1 절연층(101), 제1 씨드 패턴들(135), 및 제1 재배선 패턴들(130)이 캐리어 기판(900) 상에 형성될 수 있다.
실시예들에 따르면, 전기 도금 공정에 의해 언더 범프 패턴들(120)이 캐리어 기판(900) 상에 형성될 수 있다. 제1 절연층(101)이 캐리어 기판(900) 상에 형성되어, 언더 범프 패턴들(120)의 측벽들 및 상면들을 덮을 수 있다. 제1 절연층(101) 내에 제1 오프닝들(109)이 형성되어, 언더 범프 패턴들(120)을 노출시킬 수 있다.
제1 씨드 패턴들(135)이 제1 오프닝들(109) 내에 및 제1 절연층(101)의 상면 상에 콘포말하게 형성될 수 있다. 제1 씨드 패턴들(135)을 전극으로 사용한 전기 도금 공정이 수행되어, 제1 재배선 패턴들(130)을 형성할 수 있다. 제1 재배선 패턴들(130)이 제1 오프닝들(109) 내에 및 제1 절연층(101)의 상면 상에 형성되어, 제1 씨드 패턴들(135)을 덮을 수 있다. 제1 재배선 패턴들(130) 각각은 제1 비아 부분 및 제1 배선 부분을 포함할 수 있다. 제1 비아 부분은 대응되는 제1 오프닝(109) 내에 형성될 수 있다. 제1 배선 부분은 제1 비아 부분 상에 형성되고, 제1 절연층(101)의 상면 상으로 연장될 수 있다.
도 6b를 참조하면, 제1 절연층(101)의 형성, 제1 씨드 패턴들(135)의 형성 및 제1 재배선 패턴들(130)의 형성 공정이 반복하여 수행될 수 있다. 이에 따라, 적층된 제1 절연층들(101) 및 적층된 제1 재배선 패턴들(130)이 형성될 수 있다.
제1 재배선 패드들(150)이 최상부 제1 절연층(101)의 오프닝들(109) 내에 각각 형성되어, 제1 재배선 패턴들(130)과 접속할 수 있다. 제1 재배선 패드들(150)의 형성 이전에, 제1 씨드 패드들(155)이 형성될 수 있다. 제1 씨드 패드들(155)을 전극으로 사용한 전기 도금 공정이 수행되어, 제1 재배선 패드들(150)을 형성할 수 있다. 이에 따라, 제1 재배선 기판(100)이 제조될 수 있다. 제1 재배선 기판(100)은 제1 절연층들(101), 언더 범프 패턴들(120), 제1 씨드 패턴들(135), 제1 재배선 패턴들(130), 제1 씨드 패드들(155), 및 제1 재배선 패드들(150)을 포함할 수 있다.
도 6c를 참조하면, 도전 씨드 패턴들(305)이 제1 재배선 기판(100)의 엣지 영역의 제1 재배선 패드들(150) 상에 형성될 수 있다. 도전 씨드 패턴들(305)을 전극으로 사용한 전기 도금 공정이 수행되어, 연결 구조체들(300)을 형성할 수 있다. 연결 구조체들(300)은 도전 씨드 패턴들(305) 상에 형성될 수 있다. 다만, 도전 씨드 패턴들(305) 및 연결 구조체들(300)은 제1 재배선 기판(100)의 센터 영역의 제1 재배선 패드들(150) 상에 형성되지 않을 수 있다.
도 6d을 참조하면, 예비 패키지(10P)가 준비될 수 있다. 예비 패키지(10P)를 형성하는 것은 제2 반도체칩(220)의 하면 상에 제1 반도체칩(210)을 실장하는 것, 도전 포스트(320)를 제2 반도체칩(220)의 하면 상에 배치하는 것, 제1 몰딩막(410)을 제2 반도체칩(220)의 하면 상에 형성하여, 제1 반도체칩(210)의 측벽 및 도전 포스트(320)의 측벽을 덮는 것, 및 하부 재배선층(270)을 형성하는 것을 포함할 수 있다. 제1 몰딩막(410)이 형성된 후, 제1 몰딩막(410)의 하면 상에 그라인딩 공정이 더 수행될 수 있다. 이에 따라, 제1 몰딩막(410)의 하면은 도전 포스트(320)의 하면 및 제1 반도체칩(210)의 하면과 공면(coplanar)일 수 있다. 상기 그라인딩 공정 후, 하부 재배선층(270)이 제1 몰딩막(410)의 하면, 도전 포스트(320)의 하면, 및 제1 반도체칩(210) 상에 형성될 수 있다. 하부 재배선층(270)은 하부 재배선 패턴들(273) 및 하부 재배선 패드들(275)을 포함할 수 있다. 하부 재배선 패드들(275)은 제1 하부 재배선 패드들(275A) 및 제2 하부 재배선 패드들(275B)을 포함할 수 있다.
도 6e을 참조하면, 예비 패키지(10P)가 제1 재배선 기판(100)의 상면 상에 실장될 수 있다. 예를 들어, 하부 재배선층(270)이 제1 재배선 기판(100)을 향하도록, 예비 패키지(10P)가 제1 재배선 기판(100) 상에 배치될 수 있다. 제1 범프들(511)이 제1 하부 재배선 패드들(275A) 및 대응되는 제1 재배선 패드들(150) 사이에 형성될 수 있다. 제2 범프(512)가 제2 하부 재배선 패드(275B) 및 대응되는 제1 재배선 패드(150) 사이에 형성될 수 있다. 이에 따라, 제1 반도체칩(210), 제2 반도체칩(220), 및 도전 포스트(320)가 제1 재배선 기판(100)과 전기적으로 연결될 수 있다.
도 6f를 참조하면, 제1 몰딩막(410)이 제1 재배선 기판(100)의 상면 상에 형성되어, 하부 재배선층(270), 제1 몰딩막(410), 제2 반도체칩(220), 및 연결 구조체들(300)을 덮을 수 있다. 제2 몰딩막(420)은 제2 반도체칩(220)의 상면 및 연결 구조체들(300)의 상면들을 덮을 수 있다. 제2 몰딩막(420)의 상면은 제2 반도체칩(220)의 상면 및 연결 구조체들(300)의 상면들 보다 더 높은 레벨에 제공될 수 있다. 제2 몰딩막(420)은 하부 재배선층(270)의 하면 상으로 더 연장되어, 제1 범프들(511) 및 제2 범프(512)를 덮을 수 있다.
도 6g를 참조하면, 제2 몰딩막(420)의 그라인딩 공정이 수행되어, 연결 구조체들(300)의 상면들을 노출시킬 수 있다. 예를 들어, 그라인딩 공정은 화학적 기계적 연마 공정에 의해 진행될 수 있다. 그라인딩 공정이 종료된 후, 연결 구조체들(300)의 노출된 상면은 제2 몰딩막(420)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 제2 반도체칩(220)의 상면은 제2 몰딩막(420)에 의해 덮여있을 수 있다. 다른 예로, 제2 반도체칩(220)의 상면은 제2 몰딩막(420)에 의해 덮이지 않고, 노출될 수 있다.
도 6h을 참조하면, 제2 절연층(601), 제2 씨드 패턴들(635), 제2 재배선 패턴들(630), 제2 씨드 패드들(655), 및 제2 재배선 패드들(650)이 제2 몰딩막(420) 및 연결 구조체들(300) 상에 형성되어, 제2 재배선 기판(600)을 제조할 수 있다.
실시예들에 따르면, 제2 절연층(601)이 제2 몰딩막(420)의 상면 상에 형성될 수 있다. 제2 오프닝들(609)이 제2 절연층(601) 내에 형성되어, 연결 구조체들(300)의 상면들을 각각 노출시킬 수 있다. 제2 씨드 패턴들(635)이 제2 오프닝들(609) 내에 및 제2 절연층(601)의 상면 상에 콘포말하게 형성될 수 있다. 제2 재배선 패턴들(630)이 제2 오프닝들(609) 내에 및 제2 절연층(601)의 상면 상에 형성되어, 제2 씨드 패턴들(635)을 덮을 수 있다. 제2 재배선 패턴들(630) 각각은 제2 비아 부분 및 제2 배선 부분을 포함할 수 있다. 제2 비아 부분은 대응되는 제2 오프닝(609) 내에 형성될 수 있다. 제2 배선 부분은 제2 비아 부분 상에 형성되고, 제2 절연층(601)의 상면 상으로 연장될 수 있다. 제2 씨드 패턴들(635) 및 제2 재배선 패턴들(630)의 형성 방법은 각각 도 6a의 제1 씨드 패턴들(135) 및 제1 재배선 패턴들(130)의 형성 예에서 설명한 바와 동일 또는 유사할 수 있다. 제2 절연층(601)의 형성 공정, 제2 씨드 패턴들(635)의 형성 공정, 및 제2 재배선 패턴(630)의 형성 공정은 반복하여 수행될 수 있다. 이에 따라, 복수의 적층된 제2 절연층들(601) 및 복수의 적층된 제2 재배선 패턴들(630)이 형성될 수 있다.
제2 재배선 패드들(650)이 최상부 제2 절연층(601) 내에 및 최상부 제2 절연층(601)의 상면 상에 형성될 수 있다. 제2 재배선 패드들(650)의 형성 이전에, 제2 씨드 패드들(655)이 형성될 수 있다. 제2 재배선 패드들(650)은 제2 씨드 패드들(655)을 전극으로 사용한 전기 도금 공정에 의해 형성될 수 있다. 이에 따라, 제2 재배선 기판(600)이 제조될 수 있다. 제2 재배선 기판(600)은 제2 절연층들(601), 제2 씨드 패턴들(635), 제2 재배선 패턴들(630), 제2 씨드 패드들(655), 및 제2 재배선 패드들(650)을 포함할 수 있다.
도 6i를 참조하면, 캐리어 기판(900)이 제거되어, 제1 재배선 기판(100)의 바닥면(101b)이 노출될 수 있다. 예를 들어, 최하부 제1 절연층(101)의 하면 및 언더 범프 패턴들(120)의 하면들이 노출될 수 있다.
도 1a를 다시 참조하면, 솔더볼들(500)이 언더 범프 패턴들(120)의 하면들 상에 각각 형성되어, 언더 범프 패턴들(120)과 접속할 수 있다. 지금까지 설명한 예들에 의해 반도체 패키지(10)의 제조가 완성될 수 있다.
설명의 간소화를 위해 단수의 반도체 패키지(10)의 제조에 대하여 도시 및 설명하였으나, 본 발명의 반도체 패키지의 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(10)는 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (10)

  1. 제1 재배선 기판;
    상기 제1 재배선 기판의 하면 상에 실장된 수동 소자;
    상기 제1 재배선 기판의 상면 상에 배치되고, 내부에 관통 비아를 포함하는 제1 반도체칩;
    상기 제1 반도체칩 상에 배치된 제2 반도체칩; 및
    상기 제1 재배선 기판의 상기 상면 및 상기 제2 반도체칩의 하면 사이에 배치되고, 상기 제1 반도체칩과 옆으로 이격된 도전 포스트를 포함하되,
    상기 도전 포스트는 상기 제1 재배선 기판 및 상기 제2 반도체칩과 접속하고,
    상기 도전 포스트는 상기 수동 소자의 적어도 일부와 수직적으로 오버랩되는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 도전 포스트의 너비는 상기 관통 비아의 너비보다 더 큰 반도체 패키지.
  3. 제 2항에 있어서,
    상기 도전 포스트의 상기 너비는 30μm 내지 200 μm 인 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 재배선 기판의 상기 상면 상에 배치되고, 상기 제2 반도체칩과 옆으로 이격된 연결 구조체를 더 포함하되.
    상기 연결 구조체의 상면은 상기 제2 반도체칩의 상면과 동일하거나 더 높은 레벨에 배치된 반도체 패키지.
  5. 제 4항에 있어서,
    상기 상부 반도체칩의 상기 하면 상에 배치되고, 상기 제1 반도체칩의 측벽 및 상기 도전 포스트의 측벽을 덮는 제1 몰딩막; 및
    상기 제1 재배선 기판의 상기 상면 상에 배치되고, 상기 연결 포스트의 측벽들, 상기 제1 몰딩막의 측벽, 및 상기 상부 반도체칩을 덮는 제2 몰딩막을 포함하는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 제1 반도체칩의 하면, 상기 도전 구조체의 하면, 및 상기 제1 몰딩막의 하면 상에 제공된 하부 재배선층; 및
    상기 제1 재배선 기판 및 상기 하부 재배선층 사이에 배치된 범프들을 더 포함하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 도전 포스트는 상기 제1 재배선 기판을 통해 상기 수동 소자와 전기적으로 연결되는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제1 재배선 기판의 상기 하면 상에 배치된 솔더볼들을 더 포함하고,
    상기 수동 소자는 상기 솔더볼들과 옆으로 이격 배치된 반도체 패키지.
  9. 서로 대향하는 상면 및 하면을 갖는 제1 재배선 기판;
    상기 제1 재배선 기판의 상기 하면 상에 배치된 수동 소자;
    상기 제1 재배선 기판의 상기 상면 상에 배치되고, 내부에 관통 비아를 포함하는 제1 반도체칩;
    상기 제1 재배선 기판의 상기 상면 상에 제공되고, 상기 제1 반도체칩과 옆으로 이격된 도전 포스트; 및
    상기 제1 반도체칩의 상면 및 상기 도전 포스트의 상면 상에 배치되고, 상기 관통 비아 및 상기 도전 포스트와 접속하는 제2 반도체칩을 포함하고,
    상기 도전 포스트는 상기 제1 재배선 기판을 통해 상기 수동 소자와 전기적으로 연결되고,
    상기 도전 포스트의 너비는 상기 관통 비아의 너비보다 더 큰 반도체 패키지.
  10. 제1 절연층, 제1 씨드 패턴, 및 상기 제1 씨드 패턴 상의 제1 도전 패턴을 포함하는 제1 재배선 기판, 상기 제1 절연층은 감광성 폴리머를 포함하고;
    상기 제1 재배선 기판의 상기 하면 상에 배치된 솔더볼;
    상기 제1 재배선 기판의 상기 하면 상에 배치되고, 상기 솔더볼과 옆으로 이격 배치된 수동 소자;
    상기 제1 재배선 기판의 상기 상면 상에 제공되고, 그 내부에 관통 비아들을 포함하는 제1 반도체칩;
    상기 제1 재배선 기판의 상기 상면 상에 제공되며, 상기 제1 반도체칩과 옆으로 이격 배치된 도전 포스트;
    상기 제1 반도체칩의 상면 및 상기 도전 포스트의 상면 상에 배치되고, 상기 관통 비아들 및 상기 도전 포스트와 접속하는 제2 반도체칩;
    상기 제2 반도체칩의 하면 상에 배치되고, 상기 제1 반도체칩의 측벽 및 상기 도전 포스트의 측벽을 덮는 제1 몰딩막;
    상기 제1 재배선 기판의 상기 상면 상에 배치되고, 상기 제1 반도체칩, 상기 도전 포스트, 상기 제1 몰딩막, 및 제2 반도체칩과 옆으로 이격된 연결 구조체; 및
    상기 제1 재배선 기판의 상기 상면 상에 배치되고, 상기 연결 구조체의 측벽들, 상기 제1 몰딩막, 상기 제2 반도체칩을 덮는 제2 몰딩막을 포함하는 반도체 패키지.
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