KR20220076173A - 전계 발광 표시 장치 및 이의 제조 방법 - Google Patents

전계 발광 표시 장치 및 이의 제조 방법 Download PDF

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Abstract

본 명세서는 전계 발광 표시 장치 및 이의 제조 방법에 관한 것이다.
본 명세서에 따른 전계 발광 표시 장치는 발광 영역 및 비발광 영역을 포함하고, 발광 영역에 배치된 다수의 화소를 포함하는 표시 패널, 표시 패널에 구동 신호를 전달하는 구동회로, 표시 패널에 고전위 전압을 공급하는 전원 공급부, 및 표시 패널과 전원 공급부에 전기적으로 연결되고, 발광 영역을 덮는 제1 막을 포함한다.

Description

전계 발광 표시 장치 및 이의 제조 방법{Electroluminescent display apparatus and manufacturing method of thereof}
본 명세서는 전계 발광 표시 장치 및 이의 제조 방법에 관한 것으로, 표시 패널의 전면을 커버(Cover)하도록 배치된 고전위 전압(ELVDD) 전면막을 통하여 각 화소에 고전위 전압을 각각 공급할 수 있는 전계 발광 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치 중 하나인 유기발광다이오드(organic light emitting diode: OLED)를 적용하는 전계 발광 표시 장치는 높은 휘도와 낮은 동작 전압 특성을 갖는다.
이러한 전계 발광 표시 장치는 스스로 빛을 내는 자체 발광형이기 때문에 대조비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(micro second) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다는 장점이 있다.
또한, 전계 발광 표시 장치의 제조공정은 증착(deposition) 및 인캡슐레이션(encapsulation)이 전부라고 할 수 있기 때문에, 제조공정이 매우 단순하다.
전계 발광 표시 장치의 각 화소 영역에는 스위칭 박막트랜지스터, 구동 박막트랜지스터(D-TR), 센싱 박막트랜지스터 등 다수의 박막트랜지스터가 형성된다.
전계 발광 표시 장치의 표시 패널에는 고전위 전압(이하, ELVDD)을 공급하는 ELVDD 배선이 세로 또는 가로 및 세로의 메쉬(Mesh) 형태로 연결되어 있다.
ELVDD 노드(Node)는 구동 박막트랜지스터(D-TFT)와 연결되어, ELVDD 전압 강하가 발생하면 구동 박막트랜지스터의 OLED 전류에 영향을 주게 된다.
이에, ELVDD 배선이 연결된 세로 라인의 화소(Pixel)들은 ELVDD 전압 강하의 영향을 받아서 화이트 박스(White Box)가 없는 부분의 화소보다 휘도가 떨어지게 되고, 이러한 화이트 박스 패턴이 클수록 더 심해진다.
따라서, ELVDD 배선이 각 화소에 세로로만 연결되어 있는 경우에 가로 패턴으로 되어 있는 배선 보다 크로스토크(Crosstalk)가 더 크게 발생되는 문제점이 발생한다.
이에, 본 명세서의 발명자들은 전계 발광 표시 장치에서 세로 패턴으로 연결되어 있는 고전위 전압(ELVDD) 배선의 영향을 받아서 크로스토크가 발생되는 문제점을 해결하기 위하여, 표시 패널의 전면을 커버(Cover)하도록 제1 막을 배치하고, 제1 막을 통하여 각 화소에 고전위 전압을 각각 공급할 수 있도록 하는 전계 발광 표시 장치를 발명하였다.
또한, 본 명세서의 발명자들은, 전계 발광 표시 장치의 표시 패널 제조 시에 게이트 전극과 소스 드레인 전극 사이에 제1 막을 형성하고, 제1 막의 상부 및 하부를 절연막에 의해 절연되게 하며, 절연막의 컨택홀에 의해 제1 막과 소스 드레인 전극을 전기적으로 연결되도록 함으로써 제1 막에 의해 박막트랜지스터의 소스 드레인 전극에 고전위 전압이 공급되도록 하는, 전계 발광 표시 장치 제조 방법을 발명하였다.
상기한 본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 명세서의 실시예에 따른 전계 발광 표시 장치는 발광 영역 및 비발광 영역을 포함하고, 발광 영역에 배치된 다수의 화소를 포함하는 표시 패널, 표시 패널에 구동 신호를 전달하는 구동회로, 표시 패널에 고전위 전압을 공급하는 전원 공급부, 및 표시 패널과 전원 공급부에 전기적으로 연결되고, 발광 영역을 덮는 제1 막을 포함한다.
본 명세서의 실시예에 따른 전계 발광 표시 장치는 발광 영역 및 비발광 영역을 포함하고, 발광 영역에 배치된 다수의 화소를 포함하는 표시 패널, 표시 패널에 구동 신호를 전달하는 구동회로, 표시 패널에 고전위 전압을 공급하는 전원 공급부, 및 표시 패널과 전원 공급부에 전기적으로 연결되고, 발광 영역 및 비발광 영역을 덮는 제1 막을 포함한다.
또한, 본 명세서의 실시예에 따른 전계 발광 표시 장치의 제조 방법은, (a) 발광 영역과 비발광 영역을 포함하는 기판 위에 제1 액티브막 및 제2 액티브막이 형성되는 단계, (b) 제1 액티브막 및 제2 액티브막 상에 제1 절연막이 형성되는 단계, (c) 제1 절연막 상에 제1 게이트 전극 및 제2 게이트 전극이 형성되는 단계, (d) 제1 게이트 전극 및 제2 게이트 전극 상에 제2 절연막이 형성되는 단계, (e) 제2 절연막 상에 전원배선이 형성되는 단계, (f) 제2 절연막 및 상기 전원배선 상에 제3 절연막이 형성되는 단계, (g) 전원배선에 제1 컨택홀에 의해 접촉하는 제1 막이 제3 절연막 상에 형성되는 단계, (h) 제1 막 상에 제4 절연막이 형성되는 단계, (i) 제1 막에 제2 컨택홀에 의해 접촉하는 소스 드레인 전극이 제4 절연막 상에 형성되는 단계, 및 (j) 소스 드레인 전극 상에 평탄화막이 형성되는 단계를 포함한다.
본 명세서의 실시예에 따르면, 표시 패널에 고전위 전압을 인가하는 고전위 전압 라인을 투명 도전성 재질을 패널 전면에 배치할 수 있다.
따라서, 소모 전력이 높은 패턴이 화면 일부에 있을 때 발생하는 고전위 전압 배선의 전압 강하가 패널 전체에 균일하게 적용될 수 있으므로, 표시 패널 특정 부위의 휘도 영향성을 줄임으로써 면 크로스토크(Cross Talk) 인지율을 감소시키는 효과가 있다.
또한, 본 명세서의 실시예에 따르면, 표시 패널에 고전위 전압을 인가하는 고전위 전압 배선에 제1 막을 게이트 전극과 소스 드레인 전극 사이에 배치시킴으로써, 고전위 전압 배선의 저항이 감소되어 크로스토크 현상이 개선될 수 있다.
또한, 본 명세서의 실시예에 따르면, 게이트 전극과 소스 드레인 전극 사이에 표시 패널의 각 화소에 고전위 전압을 인가하는 제1 막을 배치함으로써, 화이트(White) 패턴 등과 같은 소모 전력이 큰 패턴을 화면 일부분에 제공할 때 발생하는 고전위 전압 배선의 전압 강하가 패널 전체에 균일하게 적용될 수 있다.
따라서, 본 명세서의 실시예에 따르면, 투명 도전층을 이용하여 고전위 전압 배선을 패널 전면에 적용함으로써 표시 패널의 특정 부의 휘도 영향성을 즐일 수 있으며, 고전위 전압 배선의 전압 강하에 따른 크로스토크 인지율을 감소시키는 효과가 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시 장치를 나타낸 도면이다.
도 2는 본 명세서의 실시예에 따른 전계 발광 표시 장치에서 도 1에 도시된 화소의 실시예를 나타낸 회로도이다.
도 3은 본 명세서의 실시예에 따른 전계 발광 표시 장치의 픽셀 배열을 나타내는 도면이다.
도 4는 본 명세서의 실시예에 따른 제1 막, 전원배선 및 소스 드레인 배선의 구조를 위에서 바라본 평면도이다.
도 5는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 6a 내지 도 6c는 본 명세서의 실시예에 따른 전계 발광 표시 장치의 제조 방법을 나타낸 도면이다.
도 7 내지 도 17은 본 명세서의 실시예에 따른 전계 발광 표시 장치를 제조하는 공정을 나타낸 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다.
이하, 첨부된 도면을 참조하여 본 명세서에 따른 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 없는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "가진다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 흐름도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
소자(element) 또는 층이 다른 소자 또는 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓일 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
이하에서는, 본 명세서의 실시예에 따른 전계 발광 표시 장치 및 이의 제조 방법을 설명하기로 한다.
도 1은 본 명세서의 실시예에 따른 전계 발광 표시 장치를 나타낸 도면이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 전계 발광 표시 장치(100)는, 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40), 표시 패널(50) 및 고전위 전압 전면막(60)을 포함할 수 있다.
타이밍 제어부(10)는 게이트 구동부(20) 및 데이터 구동부(30)를 제어한다. 타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 구현하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
타이밍 제어부(10)는 게이트 구동부(20) 및 데이터 구동부(30)로 제어신호를 공급함으로써 게이트 구동부(20) 및 데이터 구동부(30)를 제어할 수 있다. 이러한 타이밍 제어부(10)는 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동부(30)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제할 수 있다.
표시 패널(50)에 구동 신호를 전달하는 구동 회로는 게이트 구동부(20) 및 데이터 구동부(30)를 포함할 수 있다.
게이트 구동부(20)는 다수의 게이트 라인(GL1~GLn)을 구동 할 수 있다. 예를 들면, 게이트 구동부(20)는 다수의 게이트 라인으로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인을 순차적으로 구동할 수 있다. 데이터 구동부(30)는 다수의 데이터 라인으로 데이터 전압을 공급함으로써 다수의 데이터 라인을 구동할 수 있다.
게이트 구동부(20)는 타이밍 제어부(10)의 제어에 따라 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL1~GLn)으로 순차적으로 공급하여 다수의 게이트 라인(GL1~GLn)을 순차적으로 구동할 수 있다. 또한, 게이트 구동부(20)는 구동 방식이나 표시 패널의 설계 등에 따라, 도 1에 나타낸 바와 같이, 표시 패널(150)의 일 측에만 위치할 수도 있고, 경우에 따라서는 양측에 위치할 수도 있다.
게이트 구동부(20)는 복수의 게이트 라인들(GL1~GLn)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 게이트 라인들(GL1~GLn)을 통해 화소(PX)들에 제공할 수 있다.
또한, 게이트 구동부(20)는 하나 이상의 게이트 드라이버 집적회로(Gate Driver Integrated Circuit)를 포함할 수 있다. 각 게이트 드라이버 집적회로는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시 패널(50)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시 패널(50)에 직접 배치될 수도 있다. 다른 예로는, 표시 패널(50)에 집적화되어 배치될 수도 있다.
또한, 각 게이트 드라이버 집적회로는, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다. 각 게이트 드라이버 집적회로에 해당하는 게이트 구동 칩은 연성 필름에 실장되고, 연성 필름의 일측이 표시 패널(50)에 본딩될 수 있다.
데이터 구동부(30)는 다수의 데이터 라인(DL1~DLm)을 구동할 수 있다. 예를 들면, 데이터 구동부(30)는 특정 게이트 라인이 열리면 타이밍 제어부(10)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인으로 공급함으로써, 다수의 데이터 라인을 구동할 수 있다.
데이터 구동부(30)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다.
데이터 구동부(30)는 적어도 하나의 소스 드라이버 집적회로(Source Driver Integrated Circuit)를 포함하여 다수의 데이터 라인을 구동할 수 있다.
각 소스 드라이버 집적회로는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시 패널(50)의 본딩 패드(Bonding Pad)에 연결되거나, 표시 패널(50)에 직접 배치될 수도 있다. 다른 예로는, 표시 패널(50)에 집적화되어 배치될 수도 있다.
또한, 각 소스 드라이버 집적회로는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다. 각 소스 드라이버 집적회로에 해당하는 소스 구동 칩은 연성 필름에 실장되고, 연성 필름의 일측은 적어도 하나의 소스 인쇄회로기판(Source Printed Circuit Board)에 본딩되고, 타측은 표시 패널(50)에 본딩될 수 있다.
소스 인쇄회로기판은 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄 회로(FPC: Flexible Printed Circuit) 등의 연결 매체를 통해 컨트롤 인쇄회로기판(Control Printed Circuit Board)과 연결될 수 있다. 컨트롤 인쇄회로기판에는 타이밍 제어부(10)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판에는 표시 패널(50), 데이터 구동부(30) 및 게이트 구동부(20) 등으로 전압 또는 전류를 공급해 주거나 공급할 전압 또는 전류를 제어하는 전원 컨트롤러(미도시)가 더 배치될 수 있다. 위에서 언급한 소스 인쇄회로기판과 컨트롤 인쇄회로기판은 하나의 인쇄회로기판으로 구성할 수도 있다.
전원 공급부(40)는 복수의 전원 라인들(PL1, PL2)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 구동 전압을 생성할 수 있다. 구동 전압은 예를 들어 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 포함할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.
표시 패널(50)은 발광 영역(AA) 및 비발광 영역(NA)을 포함하고, 발광 영역에 배치된 다수의 화소(PX)(또는, 서브 화소(Sub Pixel)로 명명됨)를 포함할 수 있다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다. 서브 화소(PX)는 특정한 한 종류의 컬러필터가 형성되거나, 컬러필터가 형성되지 않고 유기발광소자가 특별한 색상을 발광할 수 있는 단위일 수 있다. 서브 화소에서 정의하는 색상으로 적색(R), 녹색(G), 청색(B)과 선택적으로 백색(W)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
표시 패널(50)은 다수의 데이터 라인(DL1~DLm) 및 다수의 게이트 라인(GL1~GLn)이 배치될 수 있다. 각각의 화소(PX)는 대응되는 게이트 라인(GL1~GLn) 및 데이터 라인(DL1~DLm)에 전기적으로 연결될 수 있다. 화소(PX)들은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.
각각의 화소(PX)는 제1 내지 제3 색 중 어느 하나의 색을 표시할 수 있다. 본 명세서의 실시예에서, 각각의 화소(PX)는 레드(R), 그린(G) 및 블루(B) 중 어느 하나의 색을 표시할 수 있다. 다른 실시예에서, 각각의 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나 이상의 색을 표시할 수 있다. 다양한 실시예에서, 화소(PX)들은 4개 이상의 색들 중 어느 하나 이상을 표시하도록 구성될 수 있다. 예를 들어, 각각의 화소(PX)는 레드(R), 그린(G), 블루(B) 및 화이트(W) 중 어느 하나 이상의 색을 표시할 수도 있다.
그리고, 각 화소(PX)에는, 스위칭 박막트랜지스터(Tsw), 구동 박막트랜지스터(Tdr), 센싱 박막트랜지스터(Tse), 스토리지 커패시터(Cst) 및 발광 다이오드(Del)가 형성될 수 있다.
스위칭 박막트랜지스터(Tsw), 구동 박막트랜지스터(Tdr), 및 센싱 박막트랜지스터(Tse)는 각각 액티브층(ACT), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함하고, 발광 다이오드(Del)는 애노드 전극(AE), 발광층(OLE), 및 캐소드 전극(CE)을 포함한다.
스위칭 박막트랜지스터(Tsw)의 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 각각 게이트 라인(GL), 데이터 라인(DL) 및 구동 박막트랜지스터(Tdr)의 게이트 전극(GE)에 연결될 수 있다. 구동 박막트랜지스터(Tdr)의 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)은 각각 스위칭 박막트랜지스터(Tsw)의 드레인 전극, 발광 다이오드(Del)의 양극, 및 파워 배선(PL)에 연결될 수 있다. 발광 다이오드(Del)의 양극 및 음극은 각각 구동 박막트랜지스터(Tdr)의 소스 전극 및 저전위 전압(Vss)에 연결될 수 있다.
또한, 표시 패널(50)의 각 서브화소 영역의 발광을 제어하는 박막 트랜지스터에 연결된 전극은 제 1 전극일 수 있으며, 표시 패널(50)의 전면에 배치되거나 둘 이상의 화소 영역을 포함하도록 배치된 전극은 제 2 전극일 수 있다. 제 1 전극이 애노드 전극(AE)인 경우 제 2 전극이 캐소드 전극(CE)이 되며, 그 반대의 경우도 가능하다. 이하, 제 1 전극의 실시예로 애노드 전극을, 제 2 전극의 실시예로 캐소드 전극으로 설명하지만, 본 명세서가 이에 한정되는 것은 아니다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 데이터 구동부(30) 및 전원 공급부(40) 중 적어도 하나가 타이밍 제어부(10)와 통합된 집적 회로로 구성될 수 있다.
또한, 도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로 도시되어 있지만, 이에 한정되는 것은 아니다. 예를 들면, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(50)과 일체로 형성될 수 있다.
제1 막(60)은 표시 패널(50)과 전원 공급부(40)에 전기적으로 연결되고, 발광 영역(AA)을 커버(Cover)하는, 또는 덮는 면적을 가질 수 있다. 따라서, 제1 막(60)은 발광 영역(AA)과 중첩(overlap)하고, 발광 영역(AA)의 면적과 동일하거나 발광 영역(AA)의 면적보다 더 작은 면적을 가질 수 있다. 다른 예로는, 제1 막(60)은 발광 영역(AA)의 면적보다 더 큰 면적을 가질 수도 있다. 제1 막(60)은 고전위 전압 전면막일 수 있으며, 용어에 한정되는 것은 아니다.
또한, 제1 막(60)은 발광 영역(AA) 및 비발광 영역(NA)을 모두 커버하는 면적을 가질 수 있다. 예를 들면, 제1 막(60)은 표시 패널(50)을 커버하는 면적을 가질 수 있다. 따라서, 제1 막(60)은 표시 패널(50)과 중첩하고, 표시 패널(150)의 면적과 동일하거나 표시 패널(50)보다 더 작은 면적을 가질 수 있다. 다른 예로는, 제1 막(60)은 표시 패널(150)의 면적보다 더 큰 면적을 가질 수 있다.
또한, 제1 막(60)은 각 화소에 대응되는 위치에 컨택홀(620)이 형성되어 있으며, 컨택홀(62)에 의해 각 화소에 전기적으로 연결될 수 있다.
또한, 제1 막(60)은 표시 패널(50)의 내부층에 위치할 수 있으며, 제1 막(60)의 상부 및 하부에는 각각 절연막이 배치될 수 있다.
또한, 제1 막(60)은 표시 패널(50)의 최상층에 위치할 수 있으며, 제1 막(60)과 표시 패널(50) 사이에는 절연막이 배치될 수 있다.
전원 공급부(40)는 제1 막(60)에 의해 다수의 화소(PX)에 고전위 전압(ELVDD)을 공급할 수 있다. 예를 들면, 표시 패널(50)의 전면에 배치되어 있는 제1 막(60)이 각 화소에서 컨택홀(60)에 의해 각각 연결되어 있으므로, 전원 공급부(40)에서 제1 막(60)으로 공급된 고전위 전압(ELVDD)은 각 컨택홀(60)에 의해 각 화소(PX)에 공급될 수 있다.
본 명세서는 하부발광(bottom-emission) 방식의 전계 발광 표시 장치에 적용될 수 있으나, 이에 한정되지 않는다. 다른 예로는, 상부발광(top-emission) 또는 양면발광(dual-emission) 방식의 전계 발광 표시 장치에도 적용될 수 있다.
도 2는 본 명세서의 실시예에 따른 전계 발광 표시 장치에서 도 1에 도시된 화소의 실시예를 나타낸 회로도이다.
도 2는 i번째 게이트 라인(GL i)과 j번째 데이터 라인(DL j)에 연결되는 화소(PX ij)를 예로 들어 도시한 것이다.
도 2를 참조하면, 하나의 화소(PX)는 스위칭 트랜지스터(S-TFT), 구동 트랜지스터(D-TFT), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함할 수 있다. 스위칭 트랜지스터(S-TFT), 구동 트랜지스터(D-TFT), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 커버하도록 제1 막(60)이 표시 패널(50)에 형성될 수 있다. 제1 막(60)은 컨택홀(62)에 의해 스위칭 트랜지스터(S-TFT) 및 스토리지 커패시터(Cst)에 전기적으로 연결될 수 있다.
스위칭 트랜지스터(S-TFT)의 제1 전극(예를 들어, 소스 전극)은 j번째 데이터 라인(DLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 드레인 전극)은 제1 노드(N1)와 전기적으로 연결될 수 있다. 스위칭 트랜지스터(S-TFT)의 게이트 전극은 i번째 게이트 라인(GLi)과 전기적으로 연결될 수 있다.
스위칭 트랜지스터(S-TFT)는 i번째 게이트 라인(GLi)으로 게이트 온(ON) 레벨의 게이트 신호가 인가될 때 턴 온(Turn On)되어, j번째 데이터 라인(DLj)으로 인가되는 데이터 신호(V_data)를 제1 노드(N1)로 전달할 수 있다.
스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 전기적으로 연결되고, 제2 전극은 고전위 전압(ELVDD)을 제공받도록 제1 막(60)의 컨택홀(62)에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가되는 전압(V_data)과 제1 막(60)으로부터 인가되는 고전위 전압(ELVDD) 사이의 차이에 대응하는 전압을 충전할 수 있다.
구동 트랜지스터(D-TFT)의 제1 전극(예를 들어, 소스 전극)은 고전위 전압(ELVDD)을 제공받도록 제1 막(60)의 컨택홀(62)에 연결되고, 제2 전극(예를 들어, 드레인 전극)은 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 전기적으로 연결될 수 있다. 구동 트랜지스터(D-TFT)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다.
구동 트랜지스터(D-TFT)는 제1 노드(N1)를 통해 게이트 온(ON) 레벨의 전압이 인가될 때 턴 온 되고, 게이트 전극에 제공되는 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류(IOLED)의 양을 제어할 수 있다.
발광 소자(LD)를 흐르는 구동 전류(IOLED)의 양은 아래 수학식 1과 같다.
Figure pat00001
예를 들면, 발광 소자(LD)를 흐르는 구동 전류(IOLED)의 양은 구동 트랜지스터(D-TFT)의 제1 전극(예를 들어, 소스 전극)의 고전위 전압(ELVDD)과 게이트 전극에 제공되는 전압(V_data)의 차이 값인 V_GS의 크기에 따라 제어될 수 있다.
발광 소자(LD)는 구동 전류에 대응하는 광을 출력할 수 있다. 발광 소자(LD)는 레드, 그린 및 블루 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 명세서가 이에 한정되지 않는다. 이하에서는, 발광 소자(LD)가 유기 발광 다이오드로 구성되는 실시예를 참조하여 설명한다.
본 명세서에서 화소(PX)들의 구조가 도 2에 도시된 것으로 한정되지 않는다. 실시예에 따라, 화소(PX)들은 구동 트랜지스터(D-TFT)의 문턱 전압(VTH)을 보상하거나, 구동 트랜지스터(D-TFT)의 게이트 전극의 전압 및/또는 발광 소자(LD)의 애노드 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다.
도 2에서는 스위칭 트랜지스터(S-TFT) 및 구동 트랜지스터(D-TFT)가 NMOS 트랜지스터인 예가 도시되지만, 본 명세서가 이에 한정되지 않는다. 예를 들어, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시예에서, 스위칭 트랜지스터(S-TFT) 및 구동 트랜지스터(D-TFT) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.
도 3은 본 명세서의 실시예에 따른 전계 발광 표시 장치의 픽셀 배열을 나타내는 도면이다.
도 3은 설명의 편의를 위해서 서브 화소(sP)를 4 × 4 매트릭스로 배열하였다. 그리고, 도 3에서 표시 장치에 입력되는 영상데이터는 입력 영상데이터의 변동이 큰 경우를 상정하고 있다.
도 3을 참조하면, 하나의 서브 화소(sP)는 게이트 라인(GL1~GLn), 데이터 라인(DL1~DLm), 전원 라인(PL11~PL1x, PL21~PL2x)과 연결될 수 있다.
여기서, 고전위 전압 라인(ELVDD)은 제1 막(60)에 연결되고, 제1 막(60)은 각 서브 화소(sP11, sP12, , sP44)에 각 컨택홀(62)에 의해 전기적으로 연결될 수 있다.
따라서, 고전위 전압(ELVDD)은 제1 막(60)의 각 컨택홀(62)에 의해 각 서브 화소(sP11, sP12, , sP44)에 인가될 수 있다.
해상도가 높고 픽셀 집적도가 큰 표시 장치가 개발됨에 따라, 픽셀 배치 공간의 제약이 더 커지고 있다. 제약을 해결하는 방안 중 하나는, 특정 요소, 예컨대 전원 라인(PL22)을 다수의 픽셀이 공유할 수 있다. 이에 의해, 각 픽셀에 공통된 신호를 공급하는 신호 라인의 수를 줄임으로써 신호 배선이 차지하는 공간을 절약할 수 있다. 예를 들면, 도 3과 같이 저전위 전원 라인(PL21~PL2x)을 인접한 두 픽셀(열)이 공유하는 소위 대칭(flip) 구조가 사용될 수 있다.
저전위 전원 라인(PL21~PL2x)은 서로 나란한 방향으로 배열될 수 있으나, 실시예에 따라 일부는 제1 방향(예를 들면 수평방향)으로 배열되고, 다른 일부는 제2 방향(예를 들면 수직방향)으로 배열되어 서로 교차되어 배치될 수 있다.
도 3은 저전위 전원 라인(PL21~PL2x)이 수직 방향으로 서로 나란한 방향으로 배열되어 있고, 고전위 전원 라인(ELVDD)은 각 서브 화소(sP11, sP12, , sP44)를 커버하도록 배치된 고전위 전압 전면막(60)에 연결될 수 있다.
따라서, 고전위 전원 라인(ELVDD) 및 저전위 전원 라인(PL21~PL2x)은 제1 막(60)이 평판 형태로 전면에 배치되고, 저전위 전원 라인(PL21~PL2x)이 수직으로 배열됨에 따라, 고전위 전압 신호(ELVDD)와 저전위 전압 신호(ELVSS) 간의 신호 간섭을 줄일 수 있는 장점이 있다.
도 3에서 제1, 2열 서브 화소(sP11~ sP41, sP12~sP42)는 계조 전압의 그레이 레벨(gl)이 10이고, 제3, 4열 서브 화소(sP13~ sP43, sP14~sP44)는 계조 전압의 그레이 레벨(gl)이 255일 수 있다. 제1, 2열 서브 화소(sP11~ sP41, sP12~sP42)는 제1 막(60)에 의해 고전위 전압(ELVDD)을 공급받을 수 있다. 그리고, 제3, 4열 서브 화소(sP13~ sP43, sP14~sP44)도 제1 막(60)에 의해 고전위 전압(ELVDD)을 공급받을 수 있다.
제1, 2열 서브 화소(sP11~ sP41, sP12~sP42)는 계조 전압의 그레이 레벨(gl)이 10일 수 있다. 그리고 제3, 4열 서브 화소(sP13~ sP43, sP14~sP44)는 계조 전압의 그레이 레벨(gl)이 최대 그레이 레벨(gl)인 255일 수 있다. 따라서 제1, 2열 서브 화소(sP11~ sP41, sP12~sP42)보다, 제3, 4열 서브 화소(sP13~ sP43, sP14~sP44)의 발광 소자(LD)에 흐르는 구동 전류(IOLED)의 양이 더 클 수 있다.
제1, 2열 서브 화소(sP11~ sP41, sP12~sP42)는 제1 막(60)에 의해 고전위 전압(ELVDD)을 공급받을 수 있다. 그리고, 제3, 4열 서브 화소(sP13~ sP43, sP14~sP44)도 제1 막(60)에 의해 고전위 전압(ELVDD)을 공급받고 있으므로, PL11을 흐르는 전류 IR_11의 값은 PL12를 흐르는 전류 IR_12와 동일할 수 있다.
전원 라인은 저항 성분이 존재하므로, 고전위 전원 라인을 통하여 각 서브 화소(sP)로 공급되는 고전위 전압(ELVDD)은 전원 라인의 저항 성분으로 인하여 전압 강하(IR-Drop)가 발생할 수 있다.
그러나, 본 명세서는 제1 막(60)에 의해 각 서브 화소(sP11, sP12, , sP44)에 고전위 전압(ELVDD)이 공급됨에 따라, 전원 라인의 저항 성분으로 인한 전압 강하(IR-Drop)는 작아질 수 있다.
예를 들면, 본 명세서에 따르면, 제1 막(60)의 저항 성분으로 인하여 각 서브 화소(sP)에 공급되는 고전위 전압(ELVDD)은 거의 일정하게 공급되며, 표시 장치에 입력되는 영상 패턴 및 고전위 전원 라인과 서브 화소(sP)의 배열 형태에 따라 고전위 전압(ELVDD)의 전압 강하는 거의 미미할 수 있다.
따라서, 입력 영상데이터의 변동이 큰 경우 전원 공급부(40)에서 표시 패널(50)로 공급되는 고전위 전압(ELVDD)은 거의 일정한 전압으로 공급될 수 있다. 이에 의해, 고전위 전압(ELVDD)의 변동이 발생되지 않게 되고, 이에 따라 구동 트랜지스터(D-TFT)의 구동 전류(IOLED)의 화소(PX)별 편차가 없게 될 수 있으며, 이는 화소(PX)의 휘도 차이가 발생되지 않을 수 있다. 따라서, 표시 패널의 특정 부위의 휘도 영향성을 줄일 수 있으므로, 크로스토크 인지율을 감소시켜서 표시 장치의 화질 불량을 줄일 수 있다.
도 4는 본 명세서의 실시예에 따른 제1 막, 전원배선 및 소스 드레인 배선의 구조를 위에서 바라본 평면도이다.
도 4를 참조하면, 본 명세서의 실시예에 따른 제1 막(60)은, ELVDD 배선(70), 전원배선(TM1), 및 소스 드레인 배선(SD2)을 커버하도록 배치될 수 있다.
본 명세서에 따른 제1 막(60)은, ELVDD 배선(70), 전원배선(TM1), 및 소스 드레인 배선(SD2)과 중첩할 수 있다.
전원배선(TM1)은 게이트 전극(Gate)과 접촉하여 전기적으로 연결될 수 있다.
ELVDD 배선(70)은 전원배선(TM1)과 ELVDD 컨택홀(72)에 의해 전기적으로 연결될 수 있다.
ELVDD 배선(70)과 전원배선(TM1)은 교차하도록 배치될 수 있다. 예를 들면, ELVDD 배선(70)이 수직 방향으로 배치되면, 전원배선(TM1)은 수평 방향으로 배치됨으로써 서로 교차할 수 있다.
본 명세서에 따른 제1 막(60)은, ELVDD 배선(70)과 중첩하는 위치에, 추가된 ELVDD 컨택홀(62)이 형성되어 있으며, ELVDD 컨택홀(62)에 의해 각 ELVDD 배선(70)과 전기적으로 연결될 수 있다.
도 5는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 5를 참조하면, 본 명세서의 실시예에 따른 전계 발광 표시 장치(100)에서 표시 패널(60)은, 기판(101) 위에 버퍼막(102)이 배치되고, 버퍼막(102) 위에 제1 액티브막(103) 및 제2 액티브막(103)이 배치되고, 제1 액티브막(103) 및 제2 액티브막(103) 위에 제1 절연막(104)이 배치될 수 있다.
예를 들면, 제1 절연막(104)은 게이트 절연막(104)일 수 있다.
표시 패널(60)은 제1 절연막(104) 위에 제1 게이트 전극(105) 및 제2 게이트 전극(105)이 배치되고, 제1 게이트 전극(105) 및 제2 게이트 전극(105) 위에 제2 절연막(106)이 배치되고, 제2 절연막(106) 위에 전원배선(TM1; 107) 및 제3 절연막(108)이 배치될 수 있다.
표시 패널(60)은 전원배선(107) 및 제3 절연막(108) 위에 제1 막(109)이 배치되고, 제1 막(109) 위에 제4 절연막(110)이 배치되고, 제4 절연막(110) 위에 제1 평탄화막(111)이 배치되고, 제1 평탄화막(111) 위에 소스 드레인 전극(112)이 배치될 수 있다.
제1 막(109)은 제1 컨택홀에 의해 전원배선(107)과 전기적으로 연결되고, 소스 드레인 전극(112)은 제2 컨택홀에 의해 제1 막(109)과 전기적으로 연결될 수 있다.
표시 패널(60)은 소스 드레인 전극(112) 위에 제2 평탄화막(113)이 배치되고, 제2 평탄화막(113) 위에 애노드 전극(114)이 배치되고, 제2 평탄화막(113)의 일부 및 애노드 전극(114)의 일부 위에 뱅크막(115)이 배치되고, 뱅크막(115) 위에 스페이서(Spacer; 116)가 배치될 수 있다.
표시 패널(60)은 애노드 전극(114) 위에 발광층(OLED)이 배치되고, 발광층 위에 캐소드 전극(CE)이 배치될 수 있다.
도 6a 내지 도 6c는 본 명세서의 실시예에 따른 전계 발광 표시 장치의 제조 방법을 나타낸 도면이고, 도 7 내지 도 17은 본 명세서의 실시예에 따른 전계 발광 표시 장치를 제조하는 공정을 나타낸 단면도들이다.
도 6a 내지 도 17을 참조하여 본 명세서의 실시예에 따른 전계 발광 표시 장치의 제조 공정을 설명한다.
도 6a 및 도 7에 도시된 바와 같이, 발광 영역(AA)과 비발광 영역(NA)을 포함하는 기판(101)의 상부에 버퍼막(102)이 형성된다(S602).
본 명세서의 실시예에서, 발광 영역(AA)은 표시 영역일 수 있고, 비발광 영역(NA)은 비표시 영역일 수 있다.
비발광 영역(NA)의 기판(101)의 상부에는 차광층(Light Shield layer; LS)이 배치될 수 있다.
차광층(LS)은 구동 박막트랜지스터(Tdr)의 액티브층(ACT)으로 입사되는 빛을 차단하여 누설전류를 방지할 수 있고, 전기적 안정성을 위하여 구동 박막트랜지스터(Tdr)의 소스 전극(SE)에 연결될 수 있다.
발광 영역(AA) 및 비발광 영역(NA)에서 기판(101)의 상부에는 버퍼막(102)이 배치될 수 있다. 발광 영역(AA)에서 기판(101의 하부에는 편광층(POL)이 배치될 수 있다.
예를 들면, 기판(101) 상에 차광 금속층을 형성하고, 차광 금속층 상에 포토 레지스트(PR)를 형성한다. 이후, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 포토 레지스트 패턴을 마스크로 하여 차광 금속층을 식각하여 차광층(LS)을 형성한다. 차광층(LS)은 비발광 영역(NA)의 기판(101) 상에 형성한다. 하나의 마스크 공정으로 차광층(LS) 및 버퍼막(102)을 형성할 수 있다.
기판(101)은 절연 기판으로 유리 또는 플라스틱일 수 있다. 차광층(LS)은 불투명한 금속 재질로 형성될 수 있다. 예를 들면 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬 (Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 및 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나 이상으로 형성될 수 있다. 차광층(LS)은 이에 한정되지 않으며, 광을 차단할 수 있는 물질로 구성할 수 있다.
발광 영역(AA)의 버퍼층(102) 상에는 컬러필터층(CF)이 형성될 수 있다.
이어, 도 6a 및 도 8에 도시된 바와 같이, 버퍼막(102) 상에 제1 액티브막(103) 및 제2 액티브막(103)이 형성된다(S604).
제1 액티브막(103)은 기판(101) 위에서 또는 버퍼막(102) 위에서 발광 영역(AA)에 대응하는 영역에 형성될 수 있다. 또한, 제2 액티브막(103)은 기판(101) 위에서 또는 버퍼막(102) 위에서 비발광 영역(NA)에 대응하는 영역에 형성될 수 있다.
이어, 도 6a 및 도 9에 도시된 바와 같이, 제1 액티브막(103) 및 제2 액티브막(103) 상에 제1 절연막(104)이 형성된다(S606).
이어, 도 6a 및 도 10에 도시된 바와 같이, 제1 절연막(104) 상에 제1 게이트 전극(105) 및 제2 게이트 전극(105)이 형성되고(S608), 제1 게이트 전극(105) 및 제2 게이트 전극(105) 상에 제2 절연막(106)이 형성된다(S610).
제1 게이트 전극(105)은 제1 절연막(104) 위에서 제1 액티브막(103)에 대응하는 영역에 형성될 수 있다. 또한, 제2 게이트 전극(105)은 제1 절연막(104) 위에서 제2 액티브막(103)에 대응하는 영역에 형성될 수 있다.
이어, 도 6a 및 도 11에 도시된 바와 같이, 제2 절연막(106) 상에 제1 금속막(ML)이 형성되고(S612), 제2 절연막(106)이 노출되게 제1 금속막이 식각되어 전원배선(107)이 형성되며(S614), 제2 절연막(106) 및 전원배선(107) 상에 제3 절연막(108)이 형성된다(S616).
이어, 도 6b 및 도 12에 도시된 바와 같이, 제3 절연막(108)을 관통하여 제1 컨택홀(62)이 형성되고(S618), 제3 절연막 상에 제1 컨택홀(62)에 의해 전원배선(107)에 접촉하도록 제1 막(60, 109)이 형성된다(S620).
제1 막(109)은 발광 영역(AA)에 중첩하는 면적을 가지도록 제3 절연막(108) 상에 형성되거나, 발광 영역(AA) 및 비발광 영역(NA)의 모두에 중첩하는 면적을 가지도록 제3 절연막(108) 상에 형성될 수 있다.
이어, 도 6b 및 도 12에 도시된 바와 같이, 제1 막(109) 상에 제4 절연막(110)이 형성된다(S622).
이어, 도 6b 및 도 13에 도시된 바와 같이, 제4 절연막(110) 상에 제1 평탄화막(111)이 형성되고(S624), 제4 절연막(110) 및 제1 평탄화막(111)을 관통하여 제2 컨택홀이 형성되며(S626), 제1 평탄화막(111) 상에 제2 컨택홀에 의해 제1 막(109)에 접촉하도록 소스 드레인 전극(112)이 형성된다(S628).
예를 들면, 마스크 공정(M)을 통하여, 비발광 영역(NA)에 소스 전극(SE) 및 드레인 전극(DE)이 형성될 수 있다. 예를 들면, 비발광 영역(NA)의 제1 막(109) 상부에 소스 전극(SE)이 형성되고, 발광 영역(AA)의 제1 막(109) 상부에 드레인 전극(DE)이 형성될 수 있다.
예를 들면, 제1 막(109)의 상부에 소스 드레인 전극 물질층을 형성하고, 소스 드레인 전극 물질층 상에 포토 레지스트(PR)를 형성한다. 이후, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 포토 레지스트 패턴을 마스크로 하여 소스 드레인 전극 물질층을 식각하여 소스 전극(SE) 및 드레인 전극(DE)을 형성할 수 있다.
소스 드레인 전극 물질층은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나 이상으로 형성할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 다만, 이에 한정되지 않으며, 일반적으로 전극으로 사용할 수 있는 물질로도 형성될 수 있다.
액티브막(103)의 양측 부분은 소스 영역 및/또는 드레인 영역일 수 있다. 예를 들어, 소스 드레인 전극(112)은 제1 막(109) 위에서 비발광 영역(NA)의 제1 액티브막(103)에 대응하는 영역은 소스 전극(SE)이 되고, 발광 영역(NA)의 제2 액티브막(103)에 대응하는 영역은 드레인 전극(DE)이 될 수 있다. 예를 들면, 액티브막(103)의 특성에 따라 해당 구성이 소스로 이용되거나 드레인으로 이용될 수 있으므로, "소스/드레인 전극"일 수 있지만, 액티브막(103)의 특성에 따라 각각 소스 전극으로 이용되거나 드레인 전극으로 이용될 수 있다. 따라서, 해당 전극의 명명이 본 명세서의 구성의 용도를 한정하지 않는다.
이어, 도 6c 및 도 14에 도시된 바와 같이, 제1 평탄화막(111) 및 소스 드레인 전극(112) 상에 제2 평탄화막(113)이 형성된다(S630).
이어, 도 6c 및 도 15에 도시된 바와 같이, 제2 평탄화막(113)을 관통하여 제3 컨택홀이 형성되고(S632), 제2 평탄화막(113) 상에 제3 컨택홀에 의해 소스 드레인 전극(112)에 접촉하도록 애노드 전극(114)이 형성된다(S634).
이어, 도 6c 및 도 16에 도시된 바와 같이, 제2 평탄화막(113) 및 애노드 전극(114) 상에 뱅크막(115)이 형성되고, 애노드 전극(114) 상에 발광층(117)이 형성되며, 발광층(117) 상에 캐소드 전극(118)이 형성된다(S636).
발광층(117)은 쉐도우 마스크(shadow mask)를 이용하는 열증착(thermal evaporation) 공정으로 형성되거나, 잉크젯과 같은 용액 공정(soluble process)을 통하여 형성될 수 있다.
발광층(117)은 정공 주입층(hole injecting layer: HIL), 정공 수송층(hole transporting layer: HTL), 발광물질층(emitting material layer: EML), 전자수송층(electron transporting layer: ETL), 및 전자주입층(electron injecting layer: EIL)을 포함할 수 있으며, 이에 한정되는 것은 아니다.
캐소드 전극(118)은 마스크 공정(M)을 통하여, 발광 영역(AA) 및 비발광 영역(NA)에서 발광층(117)의 상부에 전체 영역에 형성될 수 있다.
이어, 도 6c 및 도 17에 도시된 바와 같이, 뱅크막(115) 상에 스페이서(116)가 형성된다(S640).
캐소드 전극(118)의 상부에는 마스크 공정(M)을 통하여 발광 영역(AA) 및 비발광 영역(NA)의 전 영역에 걸쳐서 패시베이션층(PAS)이 형성될 수 있다.
전술한 바와 같이 본 명세서에 의하면, 전계 발광 표시 장치에서 표시 패널의 전면을 커버(Cover)하도록 배치된 제1 막에 의해 각 화소에 고전위 전압을 각각 공급할 수 있도록 하는 전계 발광 표시 장치를 제공할 수 있다.
그리고, 본 명세서에 의하면, 전계 발광 표시 장치의 표시 패널 제조 시에 게이트 전극과 소스 드레인 전극 사이에 제1 막을 형성하고, 제1 막의 상부 및 하부를 절연막에 의해 절연되게 하며, 절연막의 컨택홀에 의해 제1 막과 소스 드레인 전극을 전기적으로 연결되도록 함으로써 제1 막에 의해 박막트랜지스터의 소스 드레인 전극에 고전위 전압이 공급될 수 있는, 전계 발광 표시 장치의 제조 방법을 제공할 수 있다.
본 명세서의 실시예에 따른 전계 발광 표시 장치 및 이의 제조 방법은 아래와 같이 설명될 수 있다.
본 명세서의 실시예에 따른 전계 발광 표시 장치는 발광 영역 및 비발광 영역을 포함하고, 발광 영역에 배치된 다수의 화소를 포함하는 표시 패널, 표시 패널에 구동 신호를 전달하는 구동회로, 표시 패널에 고전위 전압을 공급하는 전원 공급부, 및 표시 패널과 전원 공급부에 전기적으로 연결되고, 발광 영역을 덮는 제1 막을 포함한다.
본 명세서의 실시예에 따른 전계 발광 표시 장치는 발광 영역 및 비발광 영역을 포함하고, 발광 영역에 배치된 다수의 화소를 포함하는 표시 패널, 표시 패널에 구동 신호를 전달하는 구동회로, 표시 패널에 고전위 전압을 공급하는 전원 공급부, 및 표시 패널과 전원 공급부에 전기적으로 연결되고, 발광 영역 및 비발광 영역을 덮는 제1 막을 포함한다.
본 명세서의 몇몇 실시예에 따르면. 전원 공급부는 제1 막에 의해 다수의 화소에 고전위 전압을 공급할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 막은 표시 패널의 각 화소에 각각의 컨택홀에 의해 전기적으로 연결될 수 있다.
본 명세서의 몇몇 실시예에 따르면. 제1 막은 표시 패널의 내부층에 배치되고, 제1 막의 상부 및 하부에 각각 절연막이 배치될 수 있다,
본 명세서의 몇몇 실시예에 따르면. 표시 패널은 기판, 기판 위에 있는 액티브막, 액티브막 위에 있는 제1 절연막, 제1 절연막 위에 있는 게이트 전극, 게이트 전극 위에 있는 제2 절연막, 제2 절연막 위에 있는 전원배선 및 제3 절연막, 전원배선 및 제3 절연막 위에 있는 제1 막, 제1 막 위에 있는 제4 절연막, 및 제4 절연막 위에 있는 소스 드레인 전극을 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면. 제1 막은 표시 패널의 최상층에 배치되고, 제1 막과 표시 패널 사이에 절연막이 더 배치될 수 있다.
본 명세서의 몇몇 실시예에 따르면. 제1 막은 발광 영역과 중첩(overlap)하고, 발광 영역의 면적과 동일하거나 작은 면적을 가질 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 막은 표시 패널과 중첩하고, 표시 패널의 면적과 동일하거나 작은 면적을 가질 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 막은 표시 패널의 두께보다 작은 두께를 가질 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 막은 투명한 전도성 물질로 이루어질 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제1 막은 인듐주석산화물, 인듐아연산화물, 산화규소첨가된 인듐주석산화물 중 하나로 이루어질 수 있다.
본 명세서의 실시예에 따른 전계 발광 표시 장치의 제조 방법은 (a) 발광 영역과 비발광 영역을 포함하는 기판 위에 제1 액티브막 및 제2 액티브막이 형성되는 단계, (b) 제1 액티브막 및 제2 액티브막 상에 제1 절연막이 형성되는 단계, (c) 제1 절연막 상에 제1 게이트 전극 및 제2 게이트 전극이 형성되는 단계, (d) 제1 게이트 전극 및 제2 게이트 전극 상에 제2 절연막이 형성되는 단계, (e) 제2 절연막 상에 전원배선이 형성되는 단계, (f) 제2 절연막 및 상기 전원배선 상에 제3 절연막이 형성되는 단계, (g) 전원배선에 제1 컨택홀에 의해 접촉하는 제1 막이 제3 절연막 상에 형성되는 단계, (h) 제1 막 상에 제4 절연막이 형성되는 단계, (i) 제1 막에 제2 컨택홀에 의해 접촉하는 소스 드레인 전극이 제4 절연막 상에 형성되는 단계, 및 (j) 소스 드레인 전극 상에 평탄화막이 형성되는 단계를 포함한다.
본 명세서의 몇몇 실시예에 따르면, (a) 단계에서 제1 액티브막 및 제2 액티브막은, 기판 위에 버퍼막이 형성되고 버퍼막 위에 각각 형성될 수 있다.
본 명세서의 몇몇 실시예에 따르면, (a) 단계에서, 제1 액티브막은 기판 위에서 또는 버퍼막 위에서 발광 영역에 대응되는 영역에 형성되고, 제2 액티브막은 기판 위에서 또는 버퍼막 위에서 비발광 영역에 대응되는 영역에 형성될 수 있다.
본 명세서의 몇몇 실시예에 따르면, (c) 단계에서, 제1 게이트 전극은 제1 절연막 상에서 제1 액티브막에 대응하는 영역에 형성되고, 제2 게이트 전극은 제1 절연막 상에서 제2 액티브막에 대응하는 영역에 형성될 수 있다.
본 명세서의 몇몇 실시예에 따르면, (g) 단계에서 제1 막은 발광 영역에 중첩하는 면적을 가지도록 제3 절연막 상에 형성되거나, 발광 영역 및 비발광 영역의 모두에 중첩하는 면적을 가지도록 제3 절연막 상에 형성될 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
10 : 타이밍 제어부 20 : 게이트 구동부
30 : 데이터 구동부 40 : 전원 공급부
50 : 표시 패널 60 : 제1 막
62 : 제1 컨택홀 70 : ELVDD 배선
72 : ELVDD 컨택홀 100 : 전계 발광 표시 장치
101 : 기판 102 : 버퍼막
103 : 액티브막 104 : 제1 절연막
105 : 게이트 전극 106 : 제2 절연막
107 : 전원배선 108 : 제3 절연막
109 : 제1 막 110 : 제4 절연막
111 : 제1 평탄화막 112 : 소스 드레인 전극
113 : 제2 평탄화막 114 : 애노드 전극
115 : 뱅크막 116 : 스페이서
117 : 발광층 118 : 캐소드 전극
S-TFT : 스위칭 트랜지스터 D-TFT : 구동 트랜지스터
GL1~GLn : 게이트 라인 DL1~DLm : 데이터 라인
PX : 화소 AA : 발광 영역
NA : 비발광 영역 ELVDD : 고전위 전압
ELVSS : 저전위 전압 sP : 서브 화소
SD2 : 소스 드레인 배선 CE : 캐소드 전극
Tsw : 스위칭 박막트랜지스터 Tdr : 구동 박막트랜지스터
Tse : 센싱 박막트랜지스터 Cst : 스토리지 커패시터

Claims (17)

  1. 발광 영역 및 비발광 영역을 포함하고, 상기 발광 영역에 배치된 다수의 화소를 포함하는 표시 패널;
    상기 표시 패널에 구동 신호를 전달하는 구동회로;
    상기 표시 패널에 고전위 전압을 공급하는 전원 공급부; 및
    상기 표시 패널과 상기 전원 공급부에 전기적으로 연결되고, 상기 발광 영역을 덮는 제1 막을 포함하는 전계 발광 표시 장치.
  2. 발광 영역 및 비발광 영역을 포함하고, 상기 발광 영역에 배치된 다수의 화소를 포함하는 표시 패널;
    상기 표시 패널에 구동 신호를 전달하는 구동회로;
    상기 표시 패널에 고전위 전압을 공급하는 전원 공급부; 및
    상기 표시 패널과 상기 전원 공급부에 전기적으로 연결되고, 상기 발광 영역 및 상기 비발광 영역을 덮는 제1 막을 포함하는 전계 발광 표시 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전원 공급부는 상기 제1 막에 의해 상기 다수의 화소에 상기 고전위 전압을 공급하는, 전계 발광 표시 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 막은, 상기 표시 패널의 각 화소에 각각의 컨택홀에 의해 전기적으로 연결되는, 전계 발광 표시 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 막은 상기 표시 패널의 내부층에 위치하고, 상기 제1 막의 상부 및 하부에 각각 절연막이 배치된, 전계 발광 표시 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 막은 상기 표시 패널의 최상층에 배치되고, 상기 제1 막과 상기 표시 패널 사이에 절연막이 더 배치된, 전계 발광 표시 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 표시 패널은,
    기판;
    상기 기판 위에 있는 액티브막;
    상기 액티브막 위에 있는 제1 절연막;
    상기 제1 절연막 위에 있는 게이트 전극;
    상기 게이트 전극 위에 있는 제2 절연막;
    상기 제2 절연막 위에 있는 전원배선 및 제3 절연막;
    상기 전원배선 및 상기 제3 절연막 위에 있는 상기 제1 막;
    상기 제1 막 위에 있는 제4 절연막;
    상기 제4 절연막 위에 있는 소스 드레인 전극을 포함하는 전계 발광 표시 장치.
  8. 제 1 항에 있어서,
    상기 제1 막은, 상기 발광 영역과 중첩(overlap)하고, 상기 발광 영역의 면적과 동일하거나 작은 면적을 갖는, 전계 발광 표시 장치.
  9. 제 2 항에 있어서,
    상기 제1 막은, 상기 표시 패널과 중첩하고, 상기 표시 패널의 면적과 동일하거나 작은 면적을 갖는, 전계 발광 표시 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 막은, 상기 표시 패널의 두께보다 작은 두께를 갖는, 전계 발광 표시 장치.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 막은, 투명한 전도성 물질로 이루어진, 전계 발광 표시 장치.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 막은, 인듐주석산화물, 인듐아연산화물, 산화규소첨가된 인듐주석산화물 중 하나로 이루어진, 전계 발광 표시 장치.
  13. (a) 발광 영역과 비발광 영역을 포함하는 기판 위에 제1 액티브막 및 제2 액티브막이 형성되는 단계;
    (b) 상기 제1 액티브막 및 상기 제2 액티브막 상에 제1 절연막이 형성되는 단계;
    (c) 상기 제1 절연막 상에 제1 게이트 전극 및 제2 게이트 전극이 형성되는 단계;
    (d) 상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에 제2 절연막이 형성되는 단계;
    (e) 상기 제2 절연막 상에 전원배선이 형성되는 단계;
    (f) 상기 제2 절연막 및 상기 전원배선 상에 제3 절연막이 형성되는 단계;
    (g) 상기 전원배선에 제1 컨택홀에 의해 접촉하는 제1 막이 상기 제3 절연막 상에 형성되는 단계;
    (h) 상기 제1 막 상에 제4 절연막이 형성되는 단계;
    (i) 상기 제1 막에 제2 컨택홀에 의해 접촉하는 소스 드레인 전극이 상기 제4 절연막 상에 형성되는 단계; 및
    (j) 상기 소스 드레인 전극 상에 평탄화막이 형성되는 단계를 포함하는 전계 발광 표시 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 (a) 단계에서 상기 제1 액티브막 및 상기 제2 액티브막은, 상기 기판 위에 버퍼막이 형성되고 상기 버퍼막 위에 각각 형성되는, 전계 발광 표시 장치의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 (a) 단계에서, 상기 제1 액티브막은 상기 기판 위에서 또는 상기 버퍼막 위에서 상기 발광 영역에 대응되는 영역에 형성되고, 상기 제2 액티브막은 상기 기판 위에서 또는 상기 버퍼막 위에서 상기 비발광 영역에 대응되는 영역에 형성되는, 전계 발광 표시 장치의 제조 방법.
  16. 제 13 항에 있어서,
    상기 (c) 단계에서, 상기 제1 게이트 전극은 상기 제1 절연막 상에서 상기 제1 액티브막에 대응하는 영역에 형성되고, 상기 제2 게이트 전극은 상기 제1 절연막 상에서 상기 제2 액티브막에 대응하는 영역에 형성되는, 전계 발광 표시 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 (g) 단계에서 상기 제1 막은 상기 발광 영역에 중첩하는 면적을 가지도록 상기 제3 절연막 상에 형성되거나, 상기 발광 영역 및 상기 비발광 영역의 모두에 중첩하는 면적을 가지도록 상기 제3 절연막 상에 형성되는, 전계 발광 표시 장치의 제조 방법.
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