JP2023139827A - メモリシステム - Google Patents

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Abstract

【課題】エラービット数を低減できるメモリシステムを実現する。【解決手段】メモリシステムのコントローラは、ブロックのプログラム／イレーズサイクルの回数が第１の回数だけ増える度、複数のワード線の各々に接続された複数のメモリセルから読み出されるデータのエラービット数を計測する。閾値を超えるエラービット数に対応するワード線を含むワード線グループを特定する。コントローラは、特定したワード線グループの平均エラービット数に基づいて、複数のパラメータセットから、特定したワード線グループに適用されるパラメータセットを選択する。コントローラは、特定したワード線グループに対するプログラム動作を規定するパラメータセットを、選択したパラメータセットに変更する。【選択図】図１５

Description

本発明の実施形態は、不揮発性メモリを制御するメモリシステムに関する。
近年、不揮発性メモリを制御するメモリシステムが広く普及している。このようなメモリシステムとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤのようなメモリシステムにおいては、不揮発性メモリから読み出されるデータに含まれるエラービット数を低減する技術が必要とされている。
米国特許第１０，６９８，６３６号明細書 米国特許第１０，４８２，９８６号明細書 米国特許第１０，４９０，２８８号明細書
本発明が解決しようとする課題は、エラービット数を低減できるメモリシステムを提供することである。
実施形態によれば、メモリシステムは、不揮発性メモリと、前記不揮発性メモリへのデータの書き込みと前記不揮発性メモリからのデータの読み出しとを実行するコントローラと、を具備する。前記不揮発性メモリは、各々が消去動作の単位である複数のブロックを含む。前記複数のブロックの各々は、複数のワード線の各々に接続された複数のメモリセルを含む。前記コントローラは、各々が前記複数のワード線のうちの１以上のワード線を含む複数のワード線グループを管理する。前記コントローラは、前記複数のブロックのうちの第１のブロックのプログラム／イレーズサイクルの回数が第１の回数だけ増える度、前記第１のブロックの複数のワード線の各々に接続された複数のメモリセルから読み出されるデータのエラービット数を計測する。前記コントローラは、前記複数のワード線グループのうち、閾値を超えるエラービット数に対応するワード線を含む第１のワード線グループを特定する。前記コントローラは、前記第１のワード線グループに含まれる１以上のワード線のエラービット数の平均を示す平均エラービット数を算出する。前記コントローラは、前記第１のワード線グループの前記平均エラービット数に基づいて、各々が前記不揮発性メモリに対するプログラム動作を規定する複数のパラメータセットから、前記第１のワード線グループに適用されるパラメータセットを選択する。前記コントローラは、前記第１のブロックの前記第１のワード線グループに含まれる前記１以上のワード線の各々に対するプログラム動作を規定するパラメータセットを、前記選択したパラメータセットに変更する。
本発明の第１実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 本発明の第１実施形態に係る不揮発性メモリの内部構成の例を示すブロック図。 本発明の第１実施形態に係る不揮発性メモリに記憶されるデータの例を示すブロック図。 本発明の第１実施形態に係るＲＡＭに記憶されるデータの例を示すブロック図。 本発明の第１実施形態に係るＣＰＵの機能構成の例を示すブロック図。 本発明の第１実施形態に係るメモリシステムにおいて管理されるエラービット数テーブルの例を示す図。 本発明の第１実施形態に係るメモリシステムにおいて管理されるワーストワード線グループテーブルの例を示す図。 本発明の第１実施形態に係るメモリシステムにおいて管理されるパラメータセットテーブルの例を示す図。 本発明の第１実施形態に係るメモリシステムにおいて管理される複数のパラメータセットの例を示す図。 本発明の第１実施形態に係るメモリシステムにおけるパラメータ調整動作の例を示すシーケンス図。 本発明の第１実施形態に係るメモリシステムにおける、プログラム／イレーズサイクルとエラービット数の平均との関係を示す図。 本発明の第１実施形態に係るメモリシステムにおける５００サイクル目のパラメータ調整後の複数のワード線の各々のエラービット数の例を示す図。 本発明の第１実施形態に係るメモリシステムにおける１０００サイクル目のパラメータ調整後の複数のワード線の各々のエラービット数の例を示す図。 本発明の第１実施形態に係るメモリシステムにおけるパラメータ調整動作において計測される複数のワード線の各々のエラービット数の例を示す図。 本発明の第１実施形態に係るメモリシステムにおける、パラメータ調整動作が実行された際の複数のワード線の各々のエラービット数の例を示す図。 本発明の第１実施形態に係るメモリシステムにおける、二つのワード線グループそれぞれに新たなパラメータセットが適用された際のエラービット数の例を示す図。 本発明の第１実施形態に係るメモリシステムにおいて実行されるパラメータ調整動作の手順を示すフローチャート。 本発明の第２実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 本発明の第２実施形態に係る不揮発性メモリに記憶されるデータの例を示すブロック図。 本発明の第２実施形態に係るＲＡＭに記憶されるデータの例を示すブロック図。 本発明の第２実施形態に係るＣＰＵの機能構成の例を示すブロック図。 本発明の第２実施形態に係るメモリシステムにおいて管理されるワーストダイテーブルの例を示す図。 本発明の第２実施形態に係るメモリシステムにおけるパラメータ調整動作の例を示すシーケンス図。 本発明の第２実施形態に係るメモリシステムにおいて実行されるパラメータ調整動作の手順を示すフローチャート。
以下、図面を参照して、本発明の実施形態を説明する。
（第１実施形態）
本発明の第１実施形態に係るメモリシステムを含む情報処理システムの構成について説明する。図１は、本発明の第１実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図である。情報処理システム１は、ホスト２と、メモリシステム３とを含む。
ホスト２は、情報処理装置である。ホスト２は、例えば、パーソナルコンピュータ、またはサーバコンピュータである。ホスト２は、メモリシステム３にアクセスする。具体的には、ホスト２は、データを書き込むためのコマンドであるライトコマンドをメモリシステム３に送信する。また、ホスト２は、データを読み出すためのコマンドであるリードコマンドをメモリシステム３に送信する。
メモリシステム３は、ストレージデバイスである。メモリシステム３は、例えば、ＮＡＮＤ型フラッシュメモリを含むＳＳＤである。メモリシステム３は、不揮発性メモリにデータを書き込む。そして、メモリシステム３は、不揮発性メモリからデータを読み出す。
ホスト２と、メモリシステム３とは、バス４を介して接続可能である。バス４を介したホスト２とメモリシステム３との間の通信は、例えば、ＮＶＭ ＥｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）規格、またはＳｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（ＳＡＳ）規格に準拠して実行される。バス４は、例えば、ＰＣＩ ＥｘｐｒｅｓｓＴＭバス（ＰＣＩｅＴＭバス）である。バス４は、主として、ホスト２からメモリシステム３へのＩ／Ｏコマンドの送信、およびメモリシステム３からホスト２への応答の送信のために使用される。Ｉ／Ｏコマンドは、不揮発性メモリに対するデータの書き込みまたは読み出しを行うためのコマンドである。Ｉ／Ｏコマンドとしては、例えば、ライトコマンド、リードコマンドがある。
次に、ホスト２の内部構成を説明する。ホスト２は、プロセッサ２１と、メモリ２２とを含む。
プロセッサ２１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。プロセッサ２１は、バス４を介してメモリシステム３との通信を行う。プロセッサ２１は、メモリ２２にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアは、例えば、メモリシステム３からメモリ２２にロードされる。ホストソフトウェアは、オペレーティングシステム、ファイルシステム、デバイスドライバ、アプリケーションプログラムなどを含む。
メモリ２２は、揮発性のメモリである。メモリ２２は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなランダムアクセスメモリである。
次に、メモリシステム３の内部構成を説明する。メモリシステム３は、コントローラ５と、不揮発性メモリ６と、ランダムアクセスメモリ（ＲＡＭ）７とを含む。
コントローラ５は、メモリコントローラである。コントローラ５は、例えば、Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ（ＳｏＣ）のような制御回路である。コントローラ５は、不揮発性メモリ６と通信可能に接続される。コントローラ５は、不揮発性メモリ６へのデータの書き込みと、不揮発性メモリ６からのデータの読み出しとを実行する。また、コントローラ５は、ＲＡＭ７と通信可能に接続される。コントローラ５は、ＲＡＭ７へのデータの書き込みと、ＲＡＭ７からのデータの読み出しとを実行する。また、コントローラ５は、バス４を介してホスト２との通信を実行する。
不揮発性メモリ６は、不揮発性のメモリである。不揮発性メモリ６は、例えば、ＮＡＮＤ型フラッシュメモリである。また、不揮発性メモリ６は、例えば、２次元構造のフラッシュメモリ、または３次元構造のフラッシュメモリである。不揮発性メモリ６は、複数のブロックを含む。複数のブロックの各々は、データ消去動作の単位である。データ消去動作は、ブロックに記憶されているデータを消去する動作である。複数のブロックの各々は、物理ブロック、消去ブロック、フラッシュブロック、またはメモリブロックとも称される。複数のブロックの各々は、複数のワード線の各々に接続された複数のメモリセルを含む。
ＲＡＭ７は、揮発性のメモリである。ＲＡＭ６は、例えば、ダイナミックＲＡＭ（ＤＲＡＭ）である。ＲＡＭ７は、例えば、受信されたライトデータ、または不揮発性メモリ６から読み出されたリードデータを一時的に保持する。
次に、コントローラ５の内部構成について説明する。コントローラ５は、ホストインタフェース回路５１、ＣＰＵ５２、直接メモリアクセスコントローラ（ＤＭＡＣ）５３、ＥＣＣ回路５４、不揮発性メモリ制御回路５５、およびＲＡＭインタフェース回路５６を含む。ホストインタフェース回路５１、ＣＰＵ５２、ＤＭＡＣ５３、ＥＣＣ回路５４、不揮発性メモリ制御回路５５、およびＲＡＭインタフェース回路５６は、内部バス５０に接続される。
ホストインタフェース回路５１は、ハードウェアインターフェースである。ホストインタフェース回路５１は、ホスト２との通信を実行する。ホストインタフェース回路５１は、ホスト２から様々なコマンドを受信する。様々なコマンドには、例えば、Ｉ／Ｏコマンドがある。
ＣＰＵ５２は、プロセッサである。ＣＰＵ５２は、ホストインタフェース回路５１と、ＤＭＡＣ５３と、ＥＣＣ回路５４と、不揮発性メモリ制御回路５５と、ＲＡＭインタフェース回路５６とを制御する。ＣＰＵ５２は、図示しないＲＯＭまたは不揮発性メモリ６から制御プログラム（ファームウェア）をＲＡＭ７にロードする。ＣＰＵ５２は、制御プログラム（ファームウェア）を実行する。ＣＰＵ５２は、制御プログラムに基づいて、様々な処理を行う。ＣＰＵ５２は、例えば、フラッシュトランスレーション層（ＦＴＬ）として、不揮発性メモリ６に記憶されたデータの管理と、不揮発性メモリ６に含まれるブロックの管理とを実行する。不揮発性メモリ６に記憶されたデータの管理とは、例えば、論理アドレスと物理アドレスとの間の対応関係を示す情報であるマッピング情報の管理である。論理アドレスは、不揮発性メモリ６にアクセスするためにホスト２によって使用されるアドレスである。物理アドレスは、不揮発性メモリ６に含まれる物理的な記憶位置を示すアドレスである。不揮発性メモリ６に含まれるブロックの管理とは、例えば、不揮発性メモリ６に含まれる不良ブロック（バッドブロック）の管理と、ウェアレベリングと、ガベージコレクションである。ウェアレベリングは、ブロックそれぞれのプログラム／イレーズサイクル（Ｐ／Ｅサイクル）の回数を均一化する動作である。
ＤＭＡＣ５３は、直接メモリアクセス（ＤＭＡ）を実行する回路である。ＤＭＡＣ５３は、ホスト２のメモリ２２とＲＡＭ７との間のデータ転送を実行する。
ＥＣＣ回路５４は、データのエンコードと、データのデコードとを実行する回路である。ＥＣＣ回路５４は、不揮発性メモリ６に書き込まれるデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する（ＥＣＣエンコード）。不揮発性メモリ６からデータが読み出された時、ＥＣＣ回路５４は、読み出されたデータに付加されたＥＣＣを使用して、読み出されたデータのエラー訂正を行う（ＥＣＣデコード）。
不揮発性メモリ制御回路５５は、不揮発性メモリ６を制御する回路である。不揮発性メモリ制御回路５５は、例えば、ダイ（不揮発性メモリダイ）を制御する回路である。
ＲＡＭインタフェース回路５６は、ＲＡＭ７を制御する回路である。
次に、不揮発性メモリ６の内部構成の一例について説明する。図２は、本発明の第１実施形態に係る不揮発性メモリ６の内部構成の例を示すブロック図である。ここでは、ブロックの数がｙ＋１、ワード線の数がｍ＋１１である場合について説明する。
不揮発性メモリ６は、ｙ＋１個のブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｙを含む。ブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｙの各々は、ｍ＋１１本のワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々に接続された複数のメモリセルを含む。
また、ブロックＢＬＫ０、ＢＬＫ１、…、ＢＬＫｙの各々に対応するｍ＋１１本のワード線（ＷＬ）の各々は、コントローラ５によって管理されるＸ＋１個のワード線グループ（ＷＬグループ）のいずれかに属する。ここで、Ｘは、１以上の整数である。一つのＷＬグループに含まれるワード線の数は、例えば、１以上である。Ｘ＋１個のＷＬグループの各々は、一つのワード線または互いに物理的に隣接する２以上のワード線を含む。一つのＷＬグループに含まれるワード線の数は、ＷＬグループ毎に異なっていてもよい。どのブロックにおいても、ｍ＋１１本のワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）は、Ｘ＋１個のＷＬグループに区分される。例えば、ＷＬグループ＃０は、互いに物理的に隣接する１６本のワード線ＷＬ０、ＷＬ１、…、ＷＬ１５を含む。また、ＷＬグループ＃１は、例えば、互いに物理的に隣接する６本のワード線ＷＬ１６、ＷＬ１７、…、ＷＬ２１を含む。また、ＷＬグループ＃Ｘは、例えば、互いに物理的に隣接する１１本のワード線ＷＬｍ、ＷＬ（ｍ＋１）、…、ＷＬ（ｍ＋１０）を含む。
次に、不揮発性メモリ６に記憶されるデータについて説明する。図３は、本発明の第１実施形態に係る不揮発性メモリ６に記憶されるデータの例を示すブロック図である。
不揮発性メモリ６は、ユーザデータ６１、論理物理アドレス変換テーブル（Ｌ２Ｐテーブル）６２、エラービット数テーブル６３、ワーストＷＬグループテーブル６４、およびパラメータセットテーブル６５を記憶する。
ユーザデータ６１は、ホスト２から受信されたライトコマンドに基づいて不揮発性メモリ６に書き込まれるデータである。
Ｌ２Ｐテーブル６２は、マッピング情報を保持するテーブルである。マッピング情報とは、論理アドレスと物理アドレスとの間の対応関係を示す情報である。
エラービット数テーブル６３は、閾値を超えるエラービット数と、閾値を超えるエラービット数に対応するワード線の識別子とを保持するテーブルである。
ワーストＷＬグループテーブル６４は、ワーストＷＬグループの識別子を保持するテーブルである。ワーストＷＬグループは、閾値を超えるエラービット数に対応するワード線を含むＷＬグループである。
パラメータセットテーブル６５は、複数のパラメータセットを保持するテーブルである。複数のパラメータセットの各々は、不揮発性メモリ６に対するプログラム動作を規定するパラメータセットである。複数のパラメータセットの各々は、複数のパラメータを含む。パラメータセットに含まれる複数のパラメータの値の組み合わせは、メモリシステム３の出荷前に、パラメータの値の組み合わせとエラービット数との関係を分析することによって決定される。
次に、ＲＡＭ７に記憶されるデータについて説明する。図４は、本発明の第１実施形態に係るＲＡＭ７に記憶されるデータの例を示すブロック図である。
ＲＡＭ７は、ライトデータ７１、Ｌ２Ｐテーブル７２、エラービット数テーブル７３、ワーストＷＬグループテーブル７４、およびパラメータセットテーブル７５を記憶する。
ライトデータ７１は、ホスト２から受信されたライトコマンドに基づいてＲＡＭ７に一時的に記憶されるデータである。
Ｌ２Ｐテーブル７２は、不揮発性メモリ６に記憶されているＬ２Ｐテーブル６２のマッピング情報の一部と同一の情報を保持するテーブルである。また、エラービット数テーブル７３、ワーストＷＬグループテーブル７４、およびパラメータセットテーブル７５の各々は、不揮発性メモリ６に記憶されているエラービット数テーブル６３、ワーストＷＬグループテーブル６４、およびパラメータセットテーブル６５の各々の一部または全てと同一の情報を保持するテーブルである。
次に、ＣＰＵ５２の機能構成について説明する。図５は、本発明の第１実施形態に係るＣＰＵ５２の機能構成の例を示すブロック図である。
ＣＰＵ５２は、エラービット数計測部５２１と、ワーストＷＬグループ特定部５２２と、パラメータ調整部５２３とを含む。エラービット数計測部５２１、ワーストＷＬグループ特定部５２２、およびパラメータ調整部５２３の一部または全ては、コントローラ４の別のハードウェアによって実現されてもよい。
エラービット数計測部５２１は、エラービット数計測動作を実行する。エラービット数計測動作は、ワード線それぞれに対応するエラービット数を計測する動作である。エラービット数計測動作において、エラービット数計測部５２１は、複数のワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々に対応するエラービット数を計測する。エラービット数は、ワード線に接続されている複数のメモリセルから読み出されるデータに含まれるエラービットの数である。エラービット数計測部５２１は、ワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々に対応するエラービット数を閾値と比較し、対応するエラービット数が閾値を超えるワード線を特定する。エラービット数計測部５２１は、例えば、ＥＣＣ回路５４によってエラー訂正される前のデータと、ＥＣＣ回路５４によってエラー訂正された後のデータとを比較することによって、エラービット数を計測する。ＥＣＣ回路５４がエラービット数を計測する機能を有している場合、エラービット数計測部５２１は、エラービット数を計測する代わりに、エラービット数をＥＣＣ回路５４から取得することがある。エラービット数計測部５２１は、Ｐ／Ｅサイクルの回数に基づいて、エラービット数を計測する。例えば、測定対象ブロックのＰ／Ｅサイクルの回数がある回数だけ増える度に、エラービット数計測部５２１は、測定対象ブロックに含まれるワード線の各々（ワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０））に対応するエラービット数を計測する。測定対象ブロックとは、不揮発性メモリ６に含まれるブロックのうち、ワード線それぞれに対応するエラービット数が計測されるブロックである。測定対象ブロックが複数ある場合、エラービット数計測部５２１は、複数のワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々に対応するエラービット数の平均を、第１平均エラービット数として算出する。第１平均エラービット数は、複数の測定対象ブロックそれぞれに含まれる同じ識別子を有するワード線に対応するエラービット数の平均である。例えば、第１のブロックと第２のブロックとが測定対象ブロックに設定されている場合、第１のブロックのワード線ＷＬ０に対応するエラービット数と第２のブロックのワード線ＷＬ０に対応するエラービット数との平均が、ワード線ＷＬ０に対応する第１平均エラービット数である。エラービット数計測部５２１は、エラービット数計測動作を、例えば、不揮発性メモリ６に対するデータ書き込み動作の直後、アイドル時、ガベージコレクション動作時、リフレッシュ動作時、パトロールリード時、あるいはリードリトライ時に実行する。
ワーストＷＬグループ特定部５２２は、閾値を超えるエラービット数に対応するワード線を含むＷＬグループ（ワーストＷＬグループ）を特定する。また、ワーストＷＬグループ特定部５２２は、第２平均エラービット数を算出する。第２平均エラービット数とは、ワーストＷＬグループに含まれるワード線それぞれに対応するエラービット数の平均である。なお、測定対象ブロックが複数ある場合、ワーストＷＬグループに含まれるワード線それぞれに対応する第１平均エラービット数の平均が、第２平均エラービット数として、算出される。
パラメータ調整部５２３は、ワーストＷＬグループに対応する第２平均エラービット数に基づいて、複数のパラメータセットから、パラメータセットを選択する。パラメータ調整部５２３は、ワーストＷＬグループに対するプログラム動作を規定するパラメータセットを、選択したパラメータセットに変更する。
次に、エラービット数テーブル７３の構成について説明する。図６は、第１実施形態に係るメモリシステム３において管理されるエラービット数テーブル７３の例を示す図である。エラービット数テーブル７３は、閾値を超えるエラービット数に対応するワード線毎に、ワード線の識別子と、ワード線に対応するエラービット数とを保持するテーブルである。
図６では、ワード線ＷＬ０、ＷＬ２、ＷＬ３０、ＷＬ３２、…に対応するエラービット数が閾値を超えている場合が例示されている。ワード線ＷＬ０、ＷＬ２、ＷＬ３０、ＷＬ３２、…のエラービット数は、例えば、「ａ」、「ｂ」、「ｃ」、「ｄ」、…である。この場合、エラービット数テーブル７３は、ワード線ＷＬ０の識別子「ＷＬ０」およびワード線ＷＬ０のエラービット数「ａ」の組と、ワード線ＷＬ２の識別子「ＷＬ２」およびワード線ＷＬ２のエラービット数「ｂ」の組と、ワード線ＷＬ３０の識別子「ＷＬ３０」およびワード線ＷＬ３０のエラービット数「ｃ」の組と、ワード線ＷＬ３２の識別子「ＷＬ３２」およびワード線ＷＬ３２のエラービット数「ｄ」の組とを保持する。
次に、ワーストＷＬグループテーブル７４の構成について説明する。図７は、本発明の第１実施形態に係るメモリシステム３において管理されるワーストＷＬグループテーブル７４の例を示す図である。
ワーストＷＬグループテーブル７４は、ワーストＷＬグループ毎に、ワーストＷＬグループの識別子と、第２平均エラービット数とを保持するテーブルである。
図７では、ワード線ＷＬ０、ＷＬ２、ＷＬ３０、ＷＬ３２、…、に対応するエラービット数が閾値を超えている場合が例示されている。ワード線ＷＬ０およびＷＬ２が、ＷＬグループ０に含まれており、且つ、ワード線ＷＬ３０およびＷＬ３２が、ＷＬグループ３に含まれている場合、ＷＬグループ０およびＷＬグループ３の各々は、ワーストＷＬグループである。この場合、ワーストＷＬグループテーブル７４は、ＷＬグループ０の識別子「０」およびＷＬグループ０に対応する第２平均エラービット数「ａ’」の組と、ＷＬグループ３の識別子「３」およびＷＬグループ３に対応する第２平均エラービット数「ｃ’」の組と、を保持する。「ａ’」は、ワーストＷＬグループ（ＷＬグループ０）に対応する第２平均エラービット数である。「ｃ’」は、ワーストＷＬグループ（ＷＬグループ３）に対応する第２平均エラービット数である。
次に、パラメータセットテーブル７５の構成について説明する。図８は、本発明の第１実施形態に係るメモリシステム３において管理されるパラメータセットテーブル７５の例を示す図である。
パラメータセットテーブル７５は、複数のパラメータセットを保持するテーブルである。パラメータセットテーブル７５は、例えば、ｋ＋１個のパラメータセット（パラメータセット０～ｋ）に対応するｋ＋１個のエントリを含む。ｋ＋１個のエントリの各々は、「エラービット数」記憶領域、「パラメータセット識別子」記憶領域、および「パラメータ」記憶領域を含む。
パラメータセット０の「エラービット数」記憶領域は、パラメータセット０が選択される条件を示す情報を保持する。パラメータセット０が選択される条件は、例えば、第２平均エラービット数がＮ１未満であることである。パラメータセット０の「パラメータセット識別子」記憶領域は、パラメータセット０の識別子を保持する。パラメータセット０の「パラメータ」記憶領域は、パラメータセット０に含まれる複数のパラメータ（ａ０、ｂ０、…）を保持する。
パラメータセット１の「エラービット数」記憶領域は、パラメータセット１が選択される条件を示す情報を保持する。パラメータセット１が選択される条件は、例えば、第２平均エラービット数がＮ１以上であり、且つ、Ｎ２未満であることである。ここで、Ｎ２は、Ｎ１よりも大きな数値である。パラメータセット１の「パラメータセット識別子」記憶領域は、パラメータセット１の識別子を保持する。パラメータセット１の「パラメータ」記憶領域は、パラメータセット１に含まれる複数のパラメータ（ａ１、ｂ１、…）を保持する。
パラメータセットｋの「エラービット数」記憶領域は、パラメータセットｋが選択される条件を示す情報を保持する。パラメータセットｋが選択される条件は、例えば、第２平均エラービット数がＮｋ以上であることである。ここで、Ｎｋは、Ｎ２よりも大きな数値である。パラメータセットｋの「パラメータセット識別子」記憶領域は、パラメータセットｋの識別子を保持する。パラメータセットｋの「パラメータ」記憶領域は、パラメータセットｋに含まれる複数のパラメータ（ａｋ、ｂｋ、…）を保持する。
次に、パラメータセットの具体例について説明する、図９は、本発明の第１実施形態に係るメモリシステムにおいて管理されるパラメータセットの具体例を示す図である。
ここでは、パラメータセット０～４の５つのパラメータセットが管理されている。５つのパラメータセットの各々は、ＡからＦの６種類の制御動作に対応する６つのパラメータを有する。６つのパラメータは、不揮発性メモリ６のプログラム動作におけるプログラム電圧、ベリファイ動作、および昇圧タイミングなどを規定する値である。プログラム電圧を規定するパラメータは、ワード線に印可される電圧であるプログラム電圧を規定する。プログラム電圧を規定するパラメータは、例えば、プログラム電圧のパルスの振幅を規定する。ベリファイ動作を規定するパラメータは、メモリセルの閾値電圧が目的の閾値電圧に達したか否かを検証する動作であるベリファイ動作を規定する。昇圧タイミングを規定するパラメータは、プログラム電圧を昇圧するタイミングを規定する。昇圧タイミングを規定するパラメータとしては、例えば、プログラム電圧の昇圧幅（ステップアップ幅）を規定するパラメータ、プログラム電圧のパルスの幅を規定するパラメータがある。
６つのパラメータの値は、エラービット数の低減量がパラメータセット０～４間で互いに異なるように予め決められている。エラービット数の低減量とは、パラメータ調整前のエラービット数とパラメータ調整後のエラービット数との差分である。エラービット数の低減量は、例えば、パラメータセット０が一番小さく、パラメータセット４が一番大きい。また、エラービット数低減量が１レベル大きいパラメータセットに変更された場合のプログラム時間は、エラービット数低減量が１レベル小さいパラメータセットに変更された場合のプログラム時間と同等か、あるいは長くなる。プログラム時間は、例えば、ｔＰＲＯＧである。ｔＰＲＯＧは、プログラム動作が開始されてからプログラム動作およびベリファイ動作が完了するまでの時間である。
次に、パラメータ調整動作について説明する。図１０は、本発明の第１実施形態に係るメモリシステムにおけるパラメータ調整動作の例を示すシーケンス図である。
（１）エラービット数計測部５２１は、不揮発性メモリ６に含まれる複数のブロックの各々のＰ／Ｅサイクルの回数が第１の回数だけ増える度、不揮発性メモリ６の測定対象ブロックの複数のワード線の各々からデータを読み出す。第１の回数は、例えば、５００回である。エラービット数計測部５２１は、例えば、測定対象ブロックのＰ／Ｅサイクルの回数を示す情報を管理する。この場合、エラービット数計測部５２１は、測定対象ブロックのＰ／Ｅサイクルが第１の回数だけ増える度に、測定対象ブロックの複数のワード線の各々からデータを読み出す。不揮発性メモリ６がＱＬＣ－フラッシュメモリである場合、エラービット数計測部５２１は、一つのワード線から１６ページ（＝４ページ×４ストリングユニット）分のデータを１ページずつ読み出す。
（２）エラービット数計測部５２１は、読み出されたデータを使用して、測定対象ブロックの複数のワード線の各々に対応するエラービット数を計測する。エラービット数は、例えば、ページの単位で、あるいはＥＣＣフレーム（符号語）の単位で計測される。エラービット数計測部５２１は、計測したエラービット数を閾値と比較し、閾値を超えるエラービット数を特定する。エラービット数計測部５２１は、特定したエラービット数に対応するワード線を特定する。
（３）エラービット数計測部５２１は、特定した閾値を超えるエラービット数と、閾値を超えるエラービット数に対応するワード線の識別子とをＲＡＭ７のエラービット数テーブル７３に保存する。
（４）エラービット数計測部５２１は、（３）の処理が終了したことを、ワーストＷＬグループ特定部５２２に通知する。
（５）エラービット数計測部５２１から処理が終了したことが通知されると、ワーストＷＬグループ特定部５２２は、エラービット数テーブル７３から、閾値を超えるエラービット数を取得する。具体的には、ワーストＷＬグループ特定部５２２は、閾値を超えるエラービット数と、閾値を超えるエラービット数に対応するワード線の識別子とをエラービット数テーブル７３から取得する。
（６）閾値を超えるエラービット数と、識別子とを取得すると、ワーストＷＬグループ特定部５２２は、閾値を超えるエラービット数を有するに対応するワード線を含むＷＬグループ（ワーストＷＬグループ）を特定する。ワーストＷＬグループを特定すると、ワーストＷＬグループ特定部５２２は、ワーストＷＬグループに対応する第２平均エラービット数を算出する。
（７）ワーストＷＬグループ特定部５２２は、ワーストＷＬグループの識別子と、算出したワーストＷＬグループに対応する第２平均エラービット数とを、ＲＡＭ７のワーストＷＬグループテーブル７４に保存する。
（８）ワーストＷＬグループ特定部２２２は、（７）の処理が終了したことを、パラメータ調整部５２３に通知する。
（９）ワーストＷＬグループ特定部５２２から処理が終了したことが通知されると、パラメータ調整部５２３は、ワーストＷＬグループに対応する第２平均エラービット数を、ＲＡＭ７のワーストＷＬグループテーブル７４から取得する。
（１０）パラメータ調整部５２３は、取得した第２平均エラービット数に基づいて、パラメータセットテーブル７５に保持されている複数のパラメータセットから、パラメータセットを選択する。
（１１）パラメータ調整部５２３は、選択したパラメータセットを、ＲＡＭ７のパラメータセットテーブル７５から取得する。
（１２）パラメータ調整部５２３は、測定対象ブロックのワーストＷＬグループに含まれるワード線の各々と、測定対象ブロック以外の他のブロックのワーストＷＬグループに含まれるワード線の各々とに対するプログラム動作を規定するパラメータセットを、取得したパラメータセットに変更する。
次に、パラメータ調整について説明する。図１１は、本発明の第１実施形態に係るメモリシステム３における、プログラム／イレーズサイクルとエラービット数の平均との関係を示す図である。図１１における縦軸は、全てのワード線に対応するエラービット数の平均を示す。横軸は、例えば、測定対象ブロックのプログラム／イレーズサイクルを示す。
図１１における破線のグラフは、プログラム動作を規定するパラメータが一定である場合のエラービット数の平均を示す。Ｐ／Ｅサイクルが進むにつれて、すべてのワード線に対応するエラービット数の平均は、増加する。
図１１における実線のグラフは、プログラム動作を規定するパラメータが調整される場合のエラービット数の平均を示す。図中の星印は、パラメータの調整が実行されるタイミングを示す。パラメータが調整される場合、全てのワード線に対応するエラービット数の平均の増加の程度は、パラメータが一定の場合と比べて抑えられている。
図１２は、本発明の第１実施形態に係るメモリシステム３における５００サイクル目のパラメータ調整後の複数のワード線の各々のエラービット数の例を示す図である。図１２における横軸は、複数のワード線（ＷＬ０～ＷＬ（ｍ＋１０））のそれぞれを示す。縦軸は、複数のワード線それぞれに対応するエラービット数を示す。破線で示されるエラービット数は、閾値Ｔｈ１である。
図１２における破線のグラフは、Ｐ／Ｅサイクルが５００サイクル目に達した際に計測されたワード線ＷＬ０～ＷＬ（ｍ＋１０）の各々に対応するエラービット数を示す。計測されたエラービット数のうち、閾値Ｔｈ１を超えるエラービット数に対応するワード線に対してパラメータ調整が実行される。
図１２における実線のグラフは、パラメータ調整が実行された後のワード線ＷＬ０～ＷＬ（ｍ＋１０）の各々に対応するエラービット数を示す。パラメータ調整が実行されたワード線に対応するエラービット数は、引き下げられる。
図１３は、本発明の第１実施形態に係るメモリシステム３における１０００サイクル目のパラメータ調整後の複数のワード線の各々のエラービット数の例を示す図である。図１３における横軸は、複数のワード線（ＷＬ０～ＷＬ（ｍ＋１０））のそれぞれを示す。縦軸は、複数のワード線それぞれに対応するエラービット数を示す。破線で示されるエラービット数は、閾値Ｔｈ２である。
図１３における破線のグラフは、Ｐ／Ｅサイクルが１０００サイクル目に達した際に計測されたワード線ＷＬ０～ＷＬ（ｍ＋１０）の各々に対応するエラービット数を示す。計測されたエラービット数のうち、閾値Ｔｈ２を超えるエラービット数に対応するワード線に対してパラメータ調整が実行される。
図１３における実線のグラフは、パラメータ調整が実行された後のワード線ＷＬ０～ＷＬ（ｍ＋１０）の各々に対応するエラービット数を示す。パラメータ調整が実行されたワード線に対応するエラービット数は、引き下げられる。
図１４は、本発明の第１実施形態に係るメモリシステム３におけるパラメータ調整動作において計測される複数のワード線の各々のエラービット数の例を示す図である。図１４における横軸は、複数のワード線（ＷＬ０～ＷＬ（ｍ＋１０））のそれぞれを示す。縦軸は、複数のワード線それぞれに対応するエラービット数を示す。破線で示されるエラービット数は、閾値Ｔｈである。
図１４における実線のグラフは、複数のワード線それぞれに対応するエラービット数を示す。ワード線ＷＬｉに対応するエラービット数は、閾値と一致する。ワード線ＷＬｉ＋１～ＷＬｉ＋３それぞれに対応するエラービット数は、閾値を超えている。ワード線ＷＬｉ＋４に対応するエラービット数は、閾値と一致する。この場合、ワード線ＷＬｉ＋１～ＷＬｉ＋３の３つのワード線が、閾値を超えるエラービット数に対応するワード線として特定される。
図１５は、本発明の第１実施形態に係るメモリシステム３における、パラメータ調整動作が実行された際の複数のワード線の各々のエラービット数の例を示す図である。図１５における横軸は、複数のワード線（ＷＬ０～ＷＬ（ｍ＋１０））を示す。縦軸は、複数のワード線それぞれに対応するエラービット数を示す。破線で示されるエラービット数は、閾値Ｔｈである。
図１５における破線のグラフは、パラメータ調整前の複数のワード線それぞれに対応するエラービット数を示す。図１５では、ＷＬグループＸに含まれるワード線に対応するエラービット数と、ＷＬグループＹに含まれるワード線に対応するエラービット数とが、閾値を超えている。ＷＬグループＸおよびＷＬグループＹは、ワーストＷＬグループであると特定される。
図１５における実線のグラフは、特定されたＷＬグループＸおよびＷＬグループＹに対してパラメータ調整が実行された後の複数のワード線それぞれに対応するエラービット数を示す。パラメータ調整が実行された後の、ＷＬグループＸに含まれる複数のワード線それぞれに対応するエラービット数と、ＷＬグループＹに含まれる複数のワード線それぞれに対応するエラービット数とは、パラメータ調整前のエラービット数よりも低い値であり、且つ閾値よりも低い値である。
図１６は、本発明の第１実施形態に係るメモリシステム３における、二つのワード線グループそれぞれに対するプログラム動作を規定するパラメータセットが新たなパラメータセットに変更された際のエラービット数の例を示す図である。図１６における横軸は、複数のワード線（ＷＬ０～ＷＬ（ｍ＋１０））を示す。縦軸は、複数のワード線それぞれに対応するエラービット数を示す。
図１６における破線のグラフは、パラメータ調整前の複数のワード線それぞれに対応するエラービット数を示す。ここでは、ＷＬグループＸと、ＷＬグループＹとが、閾値を超えるエラービット数に対応するワード線を含むＷＬグループである場合が想定されている。ＷＬグループＸおよびＷＬグループＹは、ワーストＷＬグループとして特定される。ＷＬグループＸに対応する第２平均エラービット数と、ＷＬグループＹに対応する第２平均エラービット数とが算出される。そして、ＷＬグループＸに対応する第２平均エラービット数に基づいて、パラメータセット３が選択される。また、ＷＬグループＹに対応する第２平均エラービット数に基づいて、パラメータセット２が選択される。破線で示されるエラービット数は、閾値Ｔｈである。
ＷＬグループＸに対応する第２平均エラービット数は、パラメータセット３に対応する第２平均エラービット数の範囲に属する。ＷＬグループＸのプログラム動作を規定するパラメータセットが、パラメータセット３に変更される。
一方、ＷＬグループＹに対応する第２平均エラービット数は、パラメータセット２に対応する第２平均エラービット数の範囲に属する。ＷＬグループＹのプログラム動作を規定するパラメータセットが、パラメータセット２に変更される。
図１６における実線のグラフは、パラメータ調整が実行された後の複数のワード線それぞれに対応するエラービット数を示す。パラメータセット３に変更されたＷＬグループＸに含まれるワード線の各々に対応するエラービット数は、パラメータセット２に変更されたＷＬグループＹに含まれるワード線の各々に対応するエラービット数よりも大きく低減される。例えば、ＷＬグループＸに含まれるワード線の各々に対応するエラービット数と、ＷＬグループＹに含まれるワード線の各々に対応するエラービット数とは、同程度の値になる。
次に、パラメータ調整動作の手順について説明する。図１７は、本発明の第１実施形態に係るメモリシステム３において実行されるパラメータ調整動作の手順を示すフローチャートである。ここでは、一つの測定対象ブロックＢＬＫｚに注目して、パラメータ調整動作を説明する。
新たな書き込み先ブロックとしてブロックが選択されると（開始）、コントローラ５は、測定対象ブロックＢＬＫｚが新たな書き込み先ブロックに選択されたか否かを判定する（Ｓ１０１）。書き込み先ブロックは、例えば、ライトコマンドに関連付けられたデータが書き込まれるブロック、または、ガベージコレクション動作のような内部動作によってデータが移動される移動先のブロックである。
ブロックＢＬＫｚが新たな書き込み先ブロックに選択されていない場合（Ｓ１０１Ｎｏ）、コントローラ５は、パラメータ調整動作を終了する（終了）。コントローラ５は、ブロックＢＬＫｚが新たな書き込み先ブロックに選択されるまで待つ。
ブロックＢＬＫｚが新たな書き込み先ブロックに選択された場合（Ｓ１０１Ｙｅｓ）、コントローラ５は、ブロックＢＬＫｚに対する消去動作を実行する。そして、コントローラ５は、ブロックＢＬＫｚのプログラム／イレーズサイクルの回数ｉｚを１だけインクリメントする（Ｓ１０２）。ｉｚの初期値は、０である。
コントローラ５は、ブロックＢＬＫｚのプログラム／イレーズサイクルの回数ｉｚが、回数ｊｚに達したか否かを判定する（Ｓ１０３）。ｊｚの初期値は、例えば、５００である。ｊｚは、５００、１０００、１５００、…といった５００の倍数である。
プログラム／イレーズサイクルの回数ｉｚが回数ｊｚに達していない場合（Ｓ１０３Ｎｏ）、コントローラ５は、コントローラ５は、パラメータ調整動作を終了する（終了）。
プログラム／イレーズサイクルの回数ｉｚが回数ｊｚに達した場合（Ｓ１０３Ｙｅｓ）、コントローラ５は、ブロックＢＬＫｚのワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々に対応するエラービット数を計測する（Ｓ１０４）。測定対象ブロックが複数ある場合、コントローラ５は、複数の測定対象ブロックの各々について、ワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々に対応するエラービット数を計測する。ウェアレベリングによっていずれのブロックのＰ／Ｅサイクルも同程度に進行している。そのため、ブロックＢＬＫｚが、パラメータ調整が実行されるＰ／Ｅサイクルに達している場合には、他の測定対象ブロックもパラメータ調整が実行されるＰ／Ｅサイクルに達していることが期待できる。
コントローラ５は、プログラム／イレーズサイクルの回数ｉｚに基づいて、閾値を更新する（Ｓ１０５）。コントローラ５は、例えば、プログラム／イレーズサイクルの回数ｉｚが増加するにつれて閾値がより大きい値になるように、閾値を更新する。複数のワード線の各々のエラービット数は、Ｐ／Ｅサイクルが増加するに連れて大きくなる。閾値が一定であった場合、Ｐ／Ｅサイクルが増加するに連れて、閾値を超えるエラービット数に対応するワード線の数が多くなる。この場合、多くのワード線に対してパラメータ調整が実行されることになる。しかし、増加したＰ／Ｅサイクルに基づいて、閾値がより高い値に更新される場合、特に高いエラービット数に対応するワード線に対してパラメータ調整が実行される。
コントローラ５は、閾値を超えるエラービット数に対応するワード線が存在するか否かを判定する（Ｓ１０６）。コントローラ５は、ワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々に対応するエラービット数と閾値とを比較する。比較結果に基づき、コントローラ５は、ワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）のうちで、閾値を超えるエラービット数に対応するワード線を特定する。閾値を超えるエラービット数に対応するワード線を特定すると、コントローラ５は、閾値を超えるエラービット数に対応するワード線を含むＷＬグループを、ワーストＷＬグループとして特定する。なお、複数の測定対象ブロックの各々に含まれるワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々に対応するエラービット数を計測した場合、コントローラ５は、ワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々の第１平均エラービット数と閾値とを比較する。
閾値を超えるエラービット数に対応するワード線が存在する場合（Ｓ１０６Ｙｅｓ）、コントローラ５は、閾値を超えるエラービット数に対応するワード線を含むＷＬグループ（ワーストＷＬグループ）を示す識別子と、ワーストＷＬグループに対応する第２平均エラービット数とをワーストＷＬテーブル７４に保存する（Ｓ１０７）。コントローラ５は、ワーストＷＬグループに対応する第２平均エラービット数を算出する。コントローラ５は、ワーストＷＬグループを示す識別子と、ワーストＷＬグループに対応する第２平均エラービット数とをワーストＷＬテーブル７４に保存する。
コントローラ５は、保存した第２平均エラービット数に基づいて、パラメータセットを選択する（Ｓ１０８）。コントローラ５は、ワーストＷＬグループに対応する第２平均エラービット数に対応するパラメータセットを、パラメータセットテーブル７５から選択する。
コントローラ５は、ワーストＷＬグループに対するプログラム動作を規定するパラメータセットを、選択したパラメータセットに変更する（Ｓ１０９）。この場合、コントローラ５は、選択したパラメータセットを、ブロックＢＬＫｚのワーストＷＬグループに含まれるワード線の各々に対するプログラム動作の際に使用する。また、コントローラ５は、ブロックＢＬＫｚ以外の他の全てのブロックのワーストＷＬグループに含まれるワード線の各々に対するプログラム動作を規定するパラメータセットを、選択したパラメータセットに変更し得る。
閾値を超えるエラービット数に対するワード線が存在しない場合（Ｓ１０６Ｎｏ）、コントローラ５は、Ｓ１０７からＳ１０９の手順を省略する。
コントローラ５は、回数ｊｚの値を５００インクリメントする（Ｓ１１０）。
コントローラ５は、パラメータ調整動作を終了する（終了）。このとき、ｉｚ、およびｊｚの値は、維持される。そして、コントローラ５は、ブロックＢＬＫｚが書き込み先ブロックに再度選択されるまで待つ。
以上説明したように、第１実施形態に係るメモリシステム３においては、Ｐ／Ｅサイクルの回数がある回数増加する度、閾値よりも大きいエラービット数に対応するワード線を含むＷＬグループが特定される。そして、特定されたＷＬグループに含まれるワード線に対するプログラム動作を規定するパラメータセットが、特定されたＷＬグループに対応する第２平均エラービット数に基づいて選択された新たなパラメータセットに変更される。よって、特定されたＷＬグループに含まれるワード線それぞれに対応するエラービット数を引き下げることができる。この結果、不揮発性メモリ６全体のエラービット数の増加を抑えることができる。
（第２実施形態）
次に、本発明の第２実施形態に係るメモリシステムについて説明する。第２実施形態に係るメモリシステムは、第１実施形態に係るメモリシステム３に含まれる不揮発性メモリ６が複数のダイ（不揮発性メモリダイ）を有する形態である。複数のダイの各々は、複数のブロックを含む。複数のブロックの各々は、図２で説明したブロックの構成と同じ構成を有している。図１８は、本発明の第２実施形態に係るメモリシステム３を含む情報処理システム１の構成例を示すブロック図である。ここでは、第１実施形態に係るメモリシステム３と異なる箇所に注目して説明する。
コントローラ５は、不揮発性メモリインタフェース回路５５０を含む。不揮発性メモリインタフェース回路５５０は、不揮発性メモリ６を制御する回路である。不揮発性メモリインタフェース回路５５０は、例えば、不揮発性メモリ制御回路５５－０、５５－１、５５－２、５５－３を含む。不揮発性メモリ制御回路５５－０、５５－１、５５－２、５５－３は、チャンネルｃｈ．０、ｃｈ．１、ｃｈ．２、ｃｈ．３にそれぞれ接続される。不揮発性メモリ６が複数のダイを含む場合、不揮発性メモリ制御回路５５－０、５５－１、５５－２、５５－３の各々は、対応するチャンネルを介して、１以上のダイに接続される。例えば、不揮発性メモリ制御回路５５－０は、チャンネルｃｈ．０を介して、ダイ６０－０に接続される。不揮発性メモリ制御回路５５－１は、チャンネルｃｈ．１を介して、ダイ６０－１に接続される。不揮発性メモリ制御回路５５－２は、チャンネルｃｈ．２を介して、ダイ６０－２に接続される。不揮発性メモリ制御回路５５－３は、チャンネルｃｈ．３を介して、ダイ６０－３に接続される。
次に、不揮発性メモリ６に記憶されるデータについて説明する。図１９は、本発明の第２実施形態に係る不揮発性メモリ６に記憶されるデータの例を示すブロック図である。
不揮発性メモリ６は、ユーザデータ６１、論理物理アドレス変換テーブル（Ｌ２Ｐテーブル）６２、エラービット数テーブル６３、ワーストＷＬグループテーブル６４、およびパラメータセットテーブル６５に加え、ワーストダイテーブル６６をさらに記憶する。
ワーストダイテーブル６６は、ワーストダイに関する情報を保持するテーブルである。ワーストダイは、一つ以上のワーストＷＬグループを含む不揮発性メモリダイである。ワーストダイテーブル６６は、ワーストダイに関する情報として、ワーストダイの識別子と、ワーストＷＬグループの識別子と、ワーストＷＬグループに対応する第２平均エラービット数とを保持する。
次に、ＲＡＭ７に記憶されるデータについて説明する。図２０は、本発明の第２実施形態に係るＲＡＭ７に記憶されるデータの例を示すブロック図である。
ＲＡＭ７は、ライトデータ７１、Ｌ２Ｐテーブル７２、エラービット数テーブル７３、ワーストＷＬグループテーブル７４、およびパラメータセットテーブル７５に加え、ワーストダイテーブル７６をさらに記憶する。
ワーストダイテーブル７６は、不揮発性メモリ６に記憶されているワーストダイテーブル６６の情報の全てまたは一部を保持するテーブルである。
次に、ＣＰＵ５２の機能構成について説明する。図２１は、本発明の第２実施形態に係るＣＰＵ５２の機能構成の例を示すブロック図である。
ＣＰＵ５２は、エラービット数計測部５２１、ワーストＷＬグループ特定部５２２、およびパラメータ調整部５２３に加え、ワーストダイ特定部５２４をさらに含む。
ワーストダイ特定部５２４は、ワーストＷＬグループを含む不揮発性メモリダイを特定する。ワーストダイ特定部５２４は、ワーストＷＬグループ特定部５２２によって特定されたワーストＷＬグループを含むダイを、ワーストダイとして特定する。
次に、ワーストダイテーブル７６の構成について説明する。図２２は、本発明の第２実施形態に係るメモリシステム３において管理されるワーストダイテーブル７６の例を示す図である。
ワーストダイテーブル７６は、ワーストダイの各々について、ワーストダイの識別子と、ワーストダイに含まれる１以上のワーストＷＬグループの識別子と、１以上のワーストＷＬグループの各々に対応する第２平均エラービット数とを保持するテーブルである。
図２２では、ＷＬグループ０－０、ＷＬグループ０－３およびＷＬグループ２－０がワーストＷＬグループである場合が例示されている。ＷＬグループ０－０およびＷＬグループ０－３は、「０」の識別子を有するダイに含まれている。また、ＷＬグループ２－０は、「２」の識別子を有するダイに含まれている。ＷＬグループ０－０、ＷＬグループ０－３およびＷＬグループ２－０の第２平均エラービット数は、「ａ’」、「ｃ’」、「ｅ’」である。
次に、パラメータ調整動作について説明する。図２３は、本発明の第２実施形態に係るパラメータ調整動作の例を示すシーケンス図である。
（１）エラービット数計測部５２１は、複数のダイの各々に含まれる複数のブロックの各々のＰ／Ｅサイクルの回数が第１の回数だけ増える度、複数のダイの各々に含まれる測定対象ブロックのワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々からデータを読み出す。例えば、エラービット数計測部５２１は、複数のダイの各々に含まれる測定対象ブロックのＰ／Ｅサイクルが第１の回数だけ増える度に、複数のダイの各々に含まれる測定対象ブロックのワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々からデータを読み出す。
（２）エラービット数計測部５２１は、読み出されたデータを使用して、測定対象ブロックの複数のワード線のそれぞれに対応するエラービット数を計測する。エラービット数計測部５２１は、計測したエラービット数を閾値と比較し、閾値を超えるエラービット数を特定する。エラービット数計測部５２１は、特定したエラービット数に対応するワード線を特定する。
（３）エラービット数計測部５２１は、特定した閾値を超えるエラービット数と、閾値を超えるエラービット数に対応するワード線の識別子とをＲＡＭ７のエラービット数テーブル７３に保存する。例えば、エラービット数テーブル７３は、ダイ毎に設けられる。例えば、第１のダイの測定対象ブロックに含まれるワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）のうちのいずれかのワード線に対応するエラービット数が閾値を超える場合を想定する。この場合、エラービット数計測部５２１は、閾値を超えるエラービット数と、閾値を超えるエラービット数に対応するワード線の識別子とを、第１のダイに対応するエラービット数テーブル７３に保存する。また、第２のダイの測定対象ブロックに含まれるワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）のうちのいずれかのワード線に対応するエラービット数が閾値を超える場合を想定する。この場合、エラービット数計測部５２１は、閾値を超えるエラービット数と、閾値を超えるエラービット数に対応するワード線の識別子とを、第２のダイに対応するエラービット数テーブル７３に保存する。
（４）エラービット数計測部５２１は、（３）の処理が終了したことをワーストＷＬグループ特定部５２２に通知する。
（５）エラービット数計測部５２１から処理が終了したことが通知されると、ワーストＷＬグループ特定部５２２は、エラービット数テーブル７３から、閾値を超えるエラービット数を取得する。具体的には、ワーストＷＬグループ特定部５２２は、閾値を超えるエラービット数と、閾値を超えるエラービット数に対応するワード線の識別子とを、エラービット数テーブル７３から取得する。
（６）閾値を超えるエラービット数と、識別子とを取得すると、ワーストＷＬグループ特定部５２２は、閾値を超えるエラービット数に対応するワード線を含むＷＬグループ（ワーストＷＬグループ）を特定する。ワーストＷＬグループを特定すると、ワーストＷＬグループ特定部５２２は、ワーストＷＬグループに対応する第２平均エラービット数を算出する。例えば、閾値を超えるエラービット数に対応するワード線を含む測定対象ブロックが、複数のダイのうちの第１のダイの測定対象ブロックである場合を想定する。この場合、ワーストＷＬグループ特定部５２２は、第１のダイの測定対象ブロックのワーストＷＬグループに含まれるワード線の各々に対応するエラービット数に基づいて、ワーストＷＬグループに対応する第２平均エラービット数を算出する。また、閾値を超えるエラービット数に対応するワード線を含む測定対象ブロックが、複数のダイのうちの第２のダイの測定対象ブロックである場合を想定する。この場合、ワーストＷＬグループ特定部５２２は、第２のダイの測定対象ブロックのワーストＷＬグループに含まれるワード線の各々に対応するエラービット数に基づいて、ワーストＷＬグループに対応する第２平均エラービット数を算出する。
（７）ワーストＷＬグループに対応する第２平均エラービット数を算出すると、ワーストＷＬグループ特定部５２２は、ワーストＷＬグループの識別子と、ワーストＷＬグループに対応する第２平均エラービット数とを、ＲＡＭ７のワーストＷＬグループテーブル７４に保存する。
（８）ワーストＷＬグループ特定部５２２は、（７）の処理が終了したことをワーストダイ特定部５２４に通知する。
（９）ワーストＷＬグループ特定部５２２から処理が終了したことが通知されると、ワーストダイ特定部５２４は、ＲＡＭ７のワーストＷＬグループテーブル７４から、ワーストＷＬグループの識別子を取得する。
（１０）ワーストダイ特定部５２４は、ワーストＷＬグループを含むダイ（不揮発性メモリダイ）をワーストダイとして特定する。
（１１）ワーストダイ特定部５２４は、ワーストダイの識別子と、ワーストダイに含まれるワーストＷＬグループの識別子と、ワーストＷＬグループに対応する第２平均エラービット数とをＲＡＭ７のワーストダイテーブル７６に保存する。
（１２）ワーストダイ特定部５２４は、（１１）の処理が終了したことをパラメータ調整部５２３に通知する。
（１３）ワーストダイ特定部５２４から処理が終了したことが通知されると、パラメータ調整部５２３は、ＲＡＭ７のワーストダイテーブル７６から、ワーストダイの識別子と、ワーストＷＬグループの識別子と、第２平均エラービット数とを取得する。
（１４）パラメータ調整部５２３は、取得した第２平均エラービット数に基づいて、パラメータセットテーブル７５に保持されている複数のパラメータセットから、パラメータセットを選択する。
（１５）パラメータ調整部５２３は、選択したパラメータセットを、ＲＡＭ７のパラメータセットテーブル７５から取得する。
（１６）パラメータ調整部５２３は、ワーストダイに含まれる複数のブロックの各々のワーストＷＬグループに対するプログラム動作を規定するパラメータセットを、取得したパラメータセットに変更する。
次に、パラメータ調整動作の手順について説明する。図２４は、本発明の第２実施形態に係るメモリシステム３において実行されるパラメータ調整動作の手順を示すフローチャートである。ここでは、一つの測定対象ブロックＢＬＫｚに注目して、パラメータ調整動作を説明する。
新たな書き込み先ブロックとしてブロックが選択されると（開始）、コントローラ５は、測定対象ブロックＢＬＫｚが新たな書き込み先ブロックに選択されたか否かを判定する（Ｓ２０１）。
ブロックＢＬＫｚが新たな書き込み先ブロックに選択されていない場合（Ｓ２０１Ｎｏ）、コントローラ５は、パラメータ調整動作を終了する（終了）。コントローラ５は、ブロックＢＬＫｚが新たな書き込み先ブロックに選択されるまで待つ。
ブロックＢＬＫｚが新たな書き込み先ブロックに選択された場合（Ｓ２０１Ｙｅｓ）、コントローラ５は、ブロックＢＬＫｚに対する消去動作を実行する。そして、コントローラ５は、ブロックＢＬＫｚのプログラム／イレーズサイクルの回数ｉｚを１だけインクリメントする（Ｓ２０２）。
コントローラ５は、ブロックＢＬＫｚのプログラム／イレーズサイクルの回数ｉｚが、回数ｊｚに達したか否かを判定する（Ｓ２０３）。
プログラム／イレーズサイクルの回数ｉｚが回数ｊｚに達していない場合（Ｓ２０３Ｎｏ）、コントローラ５は、パラメータ調整動作を終了する（終了）。
プログラム／イレーズサイクルの回数ｉｚが回数ｊｚに達した場合（Ｓ２０３Ｙｅｓ）、コントローラ５は、ブロックＢＬＫｚのワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々に対応するエラービット数を計測する（Ｓ２０４）。このとき、コントローラ５は、複数のダイの各々に含まれる測定対象ブロックのワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々に対応するエラービット数を計測する。
コントローラ５は、プログラム／イレーズサイクルの回数ｉｚに基づいて、閾値を更新する（Ｓ２０５）。
コントローラ５は、閾値を超えるエラービット数に対応するワード線が存在するか否かを判定する（Ｓ２０６）。コントローラ５は、ワード線ＷＬ０、ＷＬ１、…、ＷＬ（ｍ＋１０）の各々に対応するエラービット数と閾値とを比較する。コントローラ５は、閾値を超えるエラービット数に対応するワード線を含むＷＬグループを、ワーストＷＬグループとして特定する。
閾値を超えるエラービット数に対応するワード線が存在する場合（Ｓ２０６Ｙｅｓ）、コントローラ５は、ワーストＷＬグループを示す識別子と、ワーストＷＬグループに対応する第２平均エラービット数とをワーストＷＬテーブル７４に保存する（Ｓ２０７）。コントローラ５は、ワーストＷＬグループに対応する第２平均エラービット数を算出する。コントローラ５は、ワーストＷＬグループを示す識別子と、算出した第２平均エラービット数とをワーストＷＬテーブル７４に保存する。
コントローラ５は、ブロックＢＬＫｚが含まれている不揮発性メモリダイの識別子を、ワーストダイの識別子として、ワーストダイテーブル７６に保存する（Ｓ２０８）。ここでは、ブロックＢＬＫｚは、ワーストＷＬグループを含むブロックである。したがって、ブロックＢＬＫｚが含まれている不揮発性メモリダイは、ワーストダイである。また、コントローラ５は、ワーストＷＬグループを示す識別子と、ワーストＷＬグループに対応する第２平均エラービット数とを、ワーストダイテーブル７６に保存する。
コントローラ５は、パラメータセットを選択する（Ｓ２０９）。コントローラ５は、ワーストダイテーブル７６に保存したワーストＷＬグループに対応する第２平均エラービット数に基づいて、パラメータセットを選択する。
コントローラ５は、ワーストダイに含まれる複数のブロックの各々のワーストＷＬグループに含まれるワード線に対するプログラム動作を規定するパラメータセットを、選択したパラメータセットに変更する（Ｓ２１０）。ワーストダイ以外の他のダイに対するプログラム動作を規定するパラメータセットは、選択したパラメータセットには変更されない。なお、コントローラ５は、ワーストダイのブロックＢＬＫｚのワーストＷＬグループに対するプログラム動作を規定するパラメータセットのみ、選択したパラメータセットに変更してもよい。
ワーストＷＬグループが存在しない場合（Ｓ２０６Ｎｏ）、コントローラ５は、Ｓ２０７からＳ２１０の手順を省略する。
コントローラ５は、回数ｊｚの値を５００インクリメントする（Ｓ２１１）。
コントローラ５は、パラメータ調整動作を終了する（終了）。このとき、ｉｚ、およびｊｚの値は、維持される。そして、コントローラ５は、ブロックＢＬＫｚが書き込み先ブロックに再度選択されるまで待つ。
以上説明したように、第２実施形態によれば、コントローラ５は、複数のダイのうちのワーストダイに含まれるワーストＷＬグループに対してパラメータ調整動作を実行することができる。
したがって、他のダイに比べ品質の低いダイに含まれるワーストＷＬグループに対してパラメータ調整を実行することができる。品質の低いダイとは、他のダイよりもエラービット数が多いダイである。これにより、コントローラ５は、複数のダイを含む不揮発性メモリ６全体のエラービット数の増加を抑えることができる。
実施形態は例示であり、発明の範囲はそれらに限定されない。
１ 情報処理システム
２ ホスト
３ メモリシステム
４ バス
５ コントローラ
６ 不揮発性メモリ
７ ランダムアクセスメモリ（ＲＡＭ）
２１ プロセッサ
２２ メモリ
５０ バス
５１ ホストインタフェース回路
５２ ＣＰＵ
５３ 直接メモリアクセスコントローラ（ＤＭＡＣ）
５４ ＥＣＣ回路
５５ 不揮発性メモリ制御回路
５６ ＲＡＭインタフェース回路
６１ ユーザデータ
６２ Ｌ２Ｐテーブル
６３ エラービット数テーブル
６４ ワーストＷＬグループテーブル
６５ パラメータセットテーブル
６６ ワーストダイテーブル
７１ ライトデータ
７２ Ｌ２Ｐテーブル
７３ エラービット数テーブル
７４ ワーストＷＬグループテーブル
７５ パラメータセットテーブル
７６ ワーストダイテーブル
５２１ エラービット数計測部
５２２ ワーストＷＬグループ特定部
５２３ パラメータ調整部
５２４ ワーストダイ特定部

Claims (10)

  1. 不揮発性メモリと、
    前記不揮発性メモリへのデータの書き込みと前記不揮発性メモリからのデータの読み出しとを実行するコントローラと、を具備し、
    前記不揮発性メモリは、各々が消去動作の単位である複数のブロックを含み、
    前記複数のブロックの各々は、複数のワード線の各々に接続された複数のメモリセルを含み、
    前記コントローラは、
    各々が前記複数のワード線のうちの１以上のワード線を含む複数のワード線グループを管理し、
    前記複数のブロックのうちの第１のブロックのプログラム／イレーズサイクルの回数が第１の回数だけ増える度、
    前記第１のブロックの複数のワード線の各々に接続された複数のメモリセルから読み出されるデータのエラービット数を計測し、
    前記複数のワード線グループのうち、閾値を超えるエラービット数に対応するワード線を含む第１のワード線グループを特定し、
    前記第１のワード線グループに含まれる１以上のワード線のエラービット数の平均を示す平均エラービット数を算出し、
    前記第１のワード線グループの前記平均エラービット数に基づいて、各々が前記不揮発性メモリのプログラム動作を規定する複数のパラメータセットから、前記第１のワード線グループに適用されるパラメータセットを選択し、
    前記第１のブロックの前記第１のワード線グループに含まれる前記１以上のワード線の各々に対するプログラム動作を規定するパラメータセットを、前記選択したパラメータセットに変更するように構成される、
    メモリシステム。
  2. 前記コントローラは、
    前記第１のワード線グループの前記平均エラービット数が、前記閾値よりも大きく、且つ前記閾値よりも大きい第１の値未満である場合、前記複数のパラメータセットから第１のパラメータセットを選択し、
    前記第１のワード線グループの前記平均エラービット数が、前記第１の値以上であり、且つ前記第１の値よりも大きい第２の値未満である場合、前記複数のパラメータセットから第２のパラメータセットを選択し、
    前記第１のワード線グループの前記平均エラービット数が、前記第１の値以上であり、且つ前記第２の値よりも大きい第３の値未満である場合、前記複数のパラメータセットから第３のパラメータセットを選択するように構成される、
    請求項１に記載のメモリシステム。
  3. 前記コントローラは、
    前記プログラム／イレーズサイクルの進行に応じて前記閾値を大きくするように構成される、
    請求項１に記載のメモリシステム。
  4. 前記複数のワード線グループの各々は、一つのワード線または互いに隣接する２以上のワード線を含む、
    請求項１に記載のメモリシステム。
  5. 前記複数のパラメータセットの各々は、ワード線に印可されるプログラム電圧を示すパラメータと、ベリファイ動作を規定するパラメータと、プログラム電圧を昇圧するタイミングを規定するパラメータと、を少なくとも含む、
    請求項１に記載のメモリシステム。
  6. 複数のダイを含む不揮発性メモリと、
    前記不揮発性メモリへのデータの書き込みと前記不揮発性メモリからのデータの読み出しとを実行するコントローラと、を具備し、
    前記複数のダイの各々は、各々が消去動作の単位である複数のブロックを含み、
    前記複数のブロックの各々は、複数のワード線の各々に接続された複数のメモリセルを含み、
    前記コントローラは、
    各々が前記複数のワード線のうちの１以上のワード線を含む複数のワード線グループを管理し、
    前記複数のダイの各々に含まれる前記複数のブロックの各々のプログラム／イレーズサイクルの回数が第１の回数だけ増える度、
    前記複数のダイの各々に含まれる測定対象ブロックの複数のワード線の各々に接続されている複数のメモリセルから読み出されるデータのエラービット数を計測し、
    閾値を超えるエラービット数に対応するワード線を含む第１のワード線グループと、前記第１のワード線グループを含む第１のダイと、を特定し、
    前記第１のダイの前記第１のワード線グループに含まれる１以上のワード線のエラービット数の平均を示す平均エラービット数を算出し、
    前記第１のワード線グループの前記平均エラービット数に基づいて、各々が前記不揮発性メモリのプログラム動作を規定する複数のパラメータセットから、前記第１のワード線グループに適用される一つのパラメータセットを選択し、
    前記第１のダイに含まれる複数のブロックの各々の前記第１のワード線グループに対するプログラム動作を規定するパラメータセットを、前記選択したパラメータセットに変更するように構成される、
    メモリシステム。
  7. 前記コントローラは、
    前記第１のダイの前記第１のワード線グループの前記平均エラービット数が、前記閾値よりも大きく、且つ前記閾値よりも大きい第１の値未満である場合、前記複数のパラメータセットから第１のパラメータセットを選択し、
    前記第１のダイの前記第１のワード線グループの前記平均エラービット数が、前記第１の値以上であり、且つ前記第１の値よりも大きい第２の値未満である場合、前記複数のパラメータセットから第２のパラメータセットを選択し、
    前記第１のダイの前記第１のワード線グループの前記平均エラービット数が、前記第１の値以上であり、且つ前記第２の値よりも大きい第３の値未満である場合、前記複数のパラメータセットから第３のパラメータセットを選択するように構成される、
    請求項６に記載のメモリシステム。
  8. 前記コントローラは、
    前記複数のダイの各々に含まれる前記複数のブロックの前記プログラム／イレーズサイクルの進行に応じて、前記閾値を大きくするように構成される、
    請求項６に記載のメモリシステム。
  9. 前記複数のワード線グループの各々は、一つのワード線または互いに隣接する２以上のワード線を含む、
    請求項６に記載のメモリシステム。
  10. 前記複数のパラメータセットの各々は、ワード線に印可されるプログラム電圧を示すパラメータと、プログラムベリファイ動作を規定するパラメータと、前記プログラム電圧を昇圧するタイミングを規定するパラメータと、を少なくとも含む、
    請求項６に記載のメモリシステム。
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