KR20220068568A - 적층형 전자 부품 - Google Patents

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KR20220068568A
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electrode
internal electrodes
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조민정
김병건
오유홍
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삼성전기주식회사
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Abstract

본 발명의 일 실시 형태에 따른 적층형 전자 부품은 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극; 을 포함하고, 상기 내부 전극은 Cu 및 Ni를 포함하며, 상기 내부 전극은 상기 유전체층과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값(Coefficient of Variation)이 25.0% 이하이다.

Description

적층형 전자 부품{MULTILAYERED ELECTRONIC COMPONENT}
본 발명은 적층형 전자 부품에 관한 것이다.
적층형 전자 부품 중 하나인 적층형 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층형 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근 전자 장치의 부품이 소형화됨에 따라, 적층형 세라믹 커패시터의 소형화 및 고용량화에 대한 요구가 증가되고 있다.
적층형 세라믹 커패시터의 소형화 및 고용량화를 위해서는 내부 전극 및 유전체층의 두께를 얇게 형성할 수 있는 기술이 필요하다.
그러나, 내부 전극과 유전체층이 박층화 됨에 따라 고온 부하 신뢰성, 내습 신뢰성 등이 열화되는 문제점이 있다. 따라서, 내부 전극과 유전체층이 박층화하면서도 고온 부하 신뢰성, 내습 신뢰성 등을 우수하게 확보할 수 있는 방안이 필요하다.
본 발명의 여러 목적 중 하나는 내부 전극의 신뢰성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 내부 전극의 고온 부하 신뢰성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 내부 전극의 내습 신뢰성을 향상시키기 위함이다.
본 발명의 여러 목적 중 하나는 신뢰성 높은 소형, 고용량 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 내부 전극을 포함하는 바디; 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극; 을 포함하고, 상기 내부 전극은 상기 유전체층과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값(Coefficient of Variation)이 25.0% 이하이다.
본 발명의 여러 효과 중 하나는 적층형 전자 부품의 신뢰성을 향상시킬 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 K 영역을 확대하여 나타낸 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 도 2의 K 영역을 확대하여 나타낸 도면이다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은 유전체층(111) 및 상기 유전체층과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극(131, 132); 을 포함하고, 상기 내부 전극은 상기 유전체층과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값(Coefficient of Variation)이 25.0% 이하이다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
한편, 유전체층(111)의 두께(td)는 특별히 한정할 필요는 없다.
다만, 일반적으로 유전체층을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.41μm 이하인 경우에는 내습 신뢰성이 저하될 우려가 있다.
하술하는 바와 같이, 본 발명의 일 실시형태에 따라 유전체층과 내부 전극 계면에서 Cu가 균일하게 분포되어 있으면, 유전체층 및 내부 전극이 매우 얇은 경우에도 효과적으로 신뢰성을 향상시킬 수 있기 때문에, 유전체층의 두께가 0.41μm 이하인 경우에도 충분한 신뢰성을 확보할 수 있다.
따라서, 유전체층(111)의 두께가 0.41μm 이하인 경우에 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
상기 유전체층(111)의 두께(td)는 상기 제1 및 제2 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.
상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
상기 등간격인 30개의 지점에서 측정한 두께는 제1 및 제2 내부 전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부(A)에서 측정될 수 있다.
바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(A)와 상기 용량 형성부(A)의 상부 및 하부에 형성된 커버부(112, 113)를 포함할 수 있다.
또한, 상기 용량 형성부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 상하면에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
한편, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 적층형 전자 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20μm 이하일 수 있다.
또한, 상기 용량 형성부(A)의 측면에는 마진부(114, 115)가 배치될 수 있다.
마진부(114, 115)는 바디(110)의 제6 면(6)에 배치된 마진부(114)와 제5 면(5)에 배치된 마진부(115)를 포함할 수 있다. 즉, 마진부(114, 115)는 상기 세라믹 바디(110)의 폭 방향 양 측면에 배치될 수 있다.
마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(114, 115)는 세라믹 그린시트 상에 마진부가 형성될 곳을 제외하고 도전성 페이스트를 도포하여 내부 전극을 형성함으로써 형성된 것일 수 있다.
또한, 내부 전극(121, 122)에 의한 단차를 억제하기 위하여, 적층 후 내부 전극이 바디의 제5 및 제6 면(5, 6)으로 노출되도록 절단한 후, 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 양측면에 폭 방향으로 적층하여 마진부(114, 115)를 형성할 수도 있다.
내부 전극(121, 122)은 유전체층(111)과 교대로 적층된다.
내부 전극(121, 122)는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층한 후, 소성하여 형성할 수 있다.
본 발명의 내부 전극(121, 122)은 유전체층과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값(Coefficient of Variation)이 25.0% 이하일 수 있다.
Ni의 일 함수(work function)는 약 5.04~5.35이며, Cu의 일 함수(work function)는 약 4.53~5.10이다. 따라서, Ni-Cu 합금(alloy)에서 Cu의 함량이 증가함에 따라 일 함수가 낮아지는 경향이 있다.
내부 전극과 유전체층 계면에서 Cu 함량이 불균일하게 분포될 경우 일 함수가 불균일해짐에 따라 신뢰성이 저하될 우려가 있다. Cu 함량이 상대적으로 높은 위치에서의 일 함수(work function)가 낮아져 전류가 흐를 가능성이 높아지기 때문이다. Cu가 내부 전극 내에 균일하게 분포될수록 신뢰성이 향상될 수 있으며, 특히 유전체층과 내부 전극 계면에서 Cu가 균일하게 분포되어야 신뢰성이 향상될 수 있다.
본 발명의 일 실시형태에 따르면, 유전체층(111)과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값(Coefficient of Variation)을 25.0% 이하로 제어함으로써, 내부 전극(121, 122)과 유전체층(111) 계면에서 Cu 함량을 균일하게 분포시킬 수 있으며, 이에 따라 신뢰성을 향상시킬 수 있다.
유전체층(111)과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값(Coefficient of Variation)이 25.0% 초과인 경우에는 고온 부하 신뢰성 및 내습 신뢰성이 열위해질 수 있다.
따라서, 내부 전극(121, 122)은 유전체층(111)과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값(Coefficient of Variation)이 25.0% 이하인 것이 바람직하다.
다만, 내습 신뢰성을 보다 향상시키기 위해서 내부 전극(121, 122)은 유전체층과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값(Coefficient of Variation)이 9.2% 이하일 수 있다.
CV값(Coefficient of Variation, 변동계수)이란 표준편차를 평균값에 대한 백분율로 나타낸 것을 의미한다.
내부 전극(121, 122)에서 유전체층과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 평균값을 x1, 내부 전극(121, 122)에서 유전체층과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 표준편차를 s1이라 할 때, Cu/Ni(중량비)의 CV값은 s1/x1*100(%)이다.
도 2 및 도 5를 참조하면, 바디의 폭 방향 중앙에서 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서 길이 및 두께 방향 중앙에 위치한 하나의 내부 전극에 대하여, 내부 전극과 유전체층의 상하 계면 영역에서 내부 전극 쪽으로 5nm 들어간 10개의 포인트(p1 내지 p10)를 EDS(Energy Dispersive X-ray Spectrometer)로 정량 분석을 실시하여 각각의 Cu/Ni(중량비)의 값을 구한다. 그 후, 상기 10개의 Cu/Ni(중량비)의 값에 대한 평균(x1) 및 표준편차(s1)를 구하여 Cu/Ni(중량비)의 CV값을 구할 수 있다.
한편, Cu/Ni(중량비)의 CV값을 제어하는 방법은 특별히 제한할 필요는 없다. 예를 들어, 내부 전극용 도전성 페이스트에 포함된 도전성 분말의 입경, 소성 조건 등을 조절하여 제어할 수 있다.
구체적인 예를 들면, 내부 전극용 도전성 페이스트에 포함된 Cu 분말의 평균 크기를 120nm 이하로 제어함으로써 Cu/Ni(중량비)의 CV값(Coefficient of Variation)을 25.0% 이하로 제어할 수 있다.
또한, 내부 전극용 도전성 페이스트에 포함된 Cu 분말의 평균 크기를 50nm 이하로 제어함으로써 Cu/Ni(중량비)의 CV값(Coefficient of Variation)을 9.2% 이하로 제어할 수 있다.
한편, 내부 전극에 포함된 Cu의 함량은 특별히 제한하지 않으나, 내부 전극의 Cu 함량은 0.4 ~ 6.0wt%인 것이 바람직할 수 있다.
Cu 함량이 0.4wt% 미만인 경우에는 신뢰성 향상 효과가 불충분할 수 있으며, 6.0wt% 초과인 경우에는 Cu를 내부 전극 내에 균일하게 분포시키더라도 신뢰성이 저하될 우려가 있다.
본 발명의 일 실시예에 따르면, 내부 전극(121, 122)에 포함된 Ni과 Cu는 Ni-Cu 합금 형태로 포함될 수 있다.
Ni과 Cu이 Ni-Cu 합금 형태로 포함됨에 따라 Cu 첨가에 따른 효과를 향상시킬 수 있으며, 내부 전극에 포함된 Cu가 내부 전극 내에 고르게 분포되게 할 수 있다.
한편, 내부 전극(121, 122)의 두께(te)는 특별히 한정할 필요는 없다.
다만, 일반적으로 내부 전극(121, 122)을 0.6μm 미만의 두께로 얇게 형성하는 경우, 특히 내부 전극(121, 122)의 두께가 0.41μm 이하인 경우에는 내습 신뢰성이 저하될 우려가 있다.
상술한 바와 같이, 본 발명의 일 실시형태에 따라 유전체층과 내부 전극 계면에서 Cu가 균일하게 분포되어 있으면, 유전체층 및 내부 전극이 매우 얇은 경우에도 효과적으로 신뢰성을 향상시킬 수 있기 때문에, 내부 전극(121, 122)의 두께가 0.41μm 이하인 경우에도 충분한 내습 신뢰성을 확보할 수 있다.
따라서, 내부 전극(121, 122)의 두께가 0.41μm 이하인 경우에 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있으며, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성할 수 있다.
상기 내부 전극(121, 122)의 두께(te)는 내부 전극(121, 122)의 평균 두께를 의미할 수 있다.
상기 내부 전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.
예를 들어, 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부 전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다.
도 2에 도시된 형태와 같이, 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
본 실시 형태에서는 적층형 전자 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다.
전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층(131a, 132a)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층(131a, 132a)은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층(131a, 132a)에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
도금층(131b, 132b)은 실장 특성을 향상시키는 역할을 수행한다. 도금층(131b, 132b)의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층(131b, 132b)은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다. 또한, 도금층(131b, 132b)은 전극층(131a, 132a) 상에 Ni 도금층 및 Pd 도금층이 순차적으로 형성된 형태일 수 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다.
다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402 (길이×폭, 0.4mm×0.2mm) 이하의 사이즈를 가지는 적층형 전자 부품에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품의 길이가 0.44mm 이하이고, 폭이 0.22mm 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
이하, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)의 제조방법을 설명한다.
우선, 복수의 세라믹 그린시트를 준비한다.
상기 세라믹 그린시트는 바디(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 소정의 두께를 가지는 시트(sheet) 형상으로 제작할 수 있다.
이후, 상기 각각의 세라믹 그린시트의 적어도 일면에 소정의 두께로 내부 전극용 도전성 페이스트를 인쇄하여 내부 전극을 형성한다.
상기 내부 전극용 도전성 페이스트는 Ni 분말 및 Cu 분말을 포함한다.
이때, 상기 Cu 분말의 평균 크기는 120nm 이하일 수 있다. Cu 분말의 평균 크기를 120nm 이하로 제어함으로써 내부 전극에서 유전체층과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값(Coefficient of Variation)을 25.0% 이하로 제어할 수 있다.
또한, 상기 Cu 분말의 평균 크기는 50nm 이하일 수 있다. Cu 분말의 평균 크기를 50nm 이하로 제어함으로써 내부 전극에서 유전체층과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값(Coefficient of Variation)을 9.2% 이하로 제어할 수 있다.
내부 전극용 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있다.
도 4를 참조하면, 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 번갈아 적층하고, 적층 방향으로부터 가압하여 적층된 복수의 세라믹 그린시트와 세라믹 그린시트 상에 형성된 내부 전극을 서로 압착시켜 적층체를 구성할 수 있다.
또한, 적층체의 상하에는 적어도 1 개 이상의 세라믹 그린 시트를 적층하여 커버부(112, 113)를 형성할 수 있다.
커버부(112, 113)는 적층체의 내부에 위치한 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부전극을 포함하지 않는다는 점에서 유전체층(111)과 차이를 갖는다.
이후, 상기 적층체를 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한 후, 고온에서 소성하여 바디(110)를 완성한다.
이후, 바디(110)의 양측 면에 노출된 제1 및 제2 내부 전극의 노출 부분을 덮어 제1 및 제2 내부 전극과 전기적으로 연결될 수 있도록 제1 및 제2 외부전극(131, 132)을 형성할 수 있다.
이때, 제1 및 제2 외부전극(131, 132)의 표면에는 필요시 니켈 또는 주석 등으로 도금 처리를 할 수 있다.
(실시예)
Ni 분말 100 wt% 기준으로 하기 표 1의 평균 크기를 가지는 Cu 분말을 6.0 wt% 첨가한 내부 전극용 도전성 페이스트를 사용하여 내부 전극을 형성한 샘플 칩을 준비하였다.
내부 전극에서 유전체층과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값을 측정하고, 고온 부하 신뢰성 및 내습 신뢰성을 평가하였다.
CV값은 바디의 폭 방향 중앙에서 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서 길이 및 두께 방향 중앙에 위치한 하나의 내부 전극에 대하여, 내부 전극과 유전체층의 상하 계면 영역에서 내부 전극 쪽으로 5nm 들어간 10개의 포인트(p1 내지 p10)를 EDS(Energy Dispersive X-ray Spectrometer)로 정량 분석을 실시하여 각각의 Cu/Ni(중량비)의 값을 구하고, 상기 10개의 Cu/Ni(중량비)의 값에 대한 평균(x1) 및 표준편차(s1)를 구하여 Cu/Ni(중량비)의 CV값(=s1/x1*100(%))을 계산하였다.
고온 부하 신뢰성은 각 시험번호 당 400개의 샘플에 대하여 125℃, 8V의 조건으로 고온 부하 시험을 실시하였으며, MTTF(평균 고장 시간, Mean Time To Failure)을 측정하였다. 이때, 절연저항이 10KΩ 이하가 된 시간을 고장 시간으로 하였다.
내습 신뢰성은 각 시험번호 당 400개의 샘플에 대하여 온도 85℃ 상대 습도 85%에서, 8V의 전압을 60시간 인가하였을 때, 400개의 샘플 중 절연 저항치가 초기 수치 대비하며 1/10 이하로 낮아진 샘플을 불량으로 평가하였으며, 불량인 샘플의 개수의 백분율을 기재하였다.
시험번호 Cu 분말
평균 크기(nm)		 CV값
(%)		 MTTF
(hr)		 내습 불량
(%)
1 20 4.1 59.5 0.7
2 30 6.3 55.1 1.3
3 50 9.2 57.8 1.5
4 70 13.5 56.6 5.0
5 90 18.8 53.3 5.5
6 120 25.0 50.3 7.5
7* 130 26.1 45.5 9.9
8* 150 28.5 40.2 18.5
9* 180 29.0 38.4 24.8
CV값이 25.0% 초과인 시험번호 7 내지 9의 경우 MTTF가 짧고, 내습 불량률도 높은 것을 확인할 수 있다.
반면에, CV값이 25.0% 이하인 시험번호 1 내지 6의 경우 고온 신뢰성 및 내습 신뢰성이 우수한 것을 확인할 수 있다.
또한, CV값이 9.2% 이하인 시험번호 1 내지 3의 경우 내습 불량이 매우 낮아 내습 신뢰성이 매우 우수한 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 커버부
114, 115: 마진부
121, 122: 내부 전극
131, 132: 외부 전극
131a: 전극층
132b: 도금층

Claims (9)

  1. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 적층되는 내부 전극을 포함하는 바디; 및
    상기 바디에 배치되어 상기 내부 전극과 연결되는 외부 전극; 을 포함하고,
    상기 내부 전극은 Cu 및 Ni를 포함하며,
    상기 내부 전극은 상기 유전체층과의 계면으로부터 5nm 깊이 영역에서의 Cu/Ni(중량비)의 CV값(Coefficient of Variation)이 25.0% 이하인
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 내부 전극은 Ni 분말 및 Cu 분말을 포함하는 내부 전극용 도전성 페이스트를 이용하여 형성되며,
    상기 Cu 분말의 평균 크기가 120nm 이하인
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 CV값이 9.2% 이하인
    적층형 전자 부품.
  4. 제3항에 있어서,
    상기 Cu 분말의 평균 크기가 50nm 이하인
    적층형 전자 부품.
  5. 제1항에 있어서,
    상기 내부 전극의 Cu 함량은 0.4~6.0 wt%인
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 Ni과 상기 Cu는 Ni-Cu 합금 형태로 포함되는
    적층형 전자 부품.
  7. 제1항에 있어서,
    상기 내부 전극의 평균 두께는 0.41μm 이하인
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 유전체층의 평균 두께는 0.41μm 이하인
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 적층형 전자 부품의 길이는 0.44mm 이하이고, 폭은 0.22mm 이하인
    적층형 전자 부품.
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