KR20220066236A - 반도체 장치 - Google Patents

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히데오미 슈자와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 미세화되며 전기적 특성이 우수한, 산화물 반도체를 포함하는 트랜지스터를 제공한다.
채널 형성 영역을 사이에 끼운 소스 전극층 및 드레인 전극층이 하단부에 채널 길이 방향으로 돌출된 영역을 가지며, 상기 소스 전극층 및 드레인 전극층 각각과 게이트 전극층 사이에 게이트 절연층과는 별도로 제공된 절연층을 구비하여 이루어진 트랜지스터를 제공한다. 상기 트랜지스터는 채널 폭 방향으로의 소스 전극층 및 드레인 전극층의 폭을 산화물 반도체층의 폭보다 작게 함으로써, 소스 전극층 및 드레인 전극층 각각과 게이트 전극층의 중첩을 저감하여 기생 용량을 저감시키는 구성으로 한다. 또한, 소스 전극층 및 드레인 전극층이 하단부에 채널 길이 방향으로 돌출된 영역을 가짐으로써 전계 집중을 완화시킬 수 있고, 상술한 절연층을 가짐으로써 소스 전극층 및 드레인 전극층 각각과 게이트 전극층 사이의 기생 용량을 저감시킬 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서 등에서 개시(開示)하는 발명은 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 발광 표시 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 반도체 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 특허문헌 3에는 산화물 반도체층에 접촉하는 소스 전극 및 드레인 전극, 산화물 반도체층과 중첩되는 게이트 전극, 및 산화물 반도체층과 게이트 전극 사이에 제공된 게이트 절연층을 구비하며, 소스 전극 및 드레인 전극 각각은 제 1 도전층과, 제 1 도전층의 단부보다 채널 길이 방향으로 연장된 영역을 갖는 제 2 도전층을 구비하는 트랜지스터 구조가 개시되어 있다.
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보 일본국 특개2011-171721호 공보
트랜지스터를 고속으로 동작시키기 위해서 트랜지스터의 미세화가 요구되고 있다. 한편, 트랜지스터를 미세화하면 트랜지스터, 특히 소스 전극층 및 드레인 전극층의 단부에 공급되는 전계가 증대되기 때문에, 전계가 완화된 트랜지스터 구조가 필요하게 된다.
또한, 트랜지스터를 고속으로 동작시키기 위해서는 게이트 전극층과, 소스 전극층 또는 드레인 전극층 사이에 생길 수 있는 기생 용량을 저감하는 것이 요구된다.
상술한 것을 감안하여, 본 발명의 일 형태는 산화물 반도체를 포함하고, 소스 전극층 및 드레인 전극층의 단부에 생길 우려가 있는 전계 집중을 완화시킬 수 있는 트랜지스터 구조를 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는 산화물 반도체를 포함하고, 게이트 전극층과, 소스 전극층 또는 드레인 전극층 사이에 생길 수 있는 기생 용량을 저감할 수 있는 트랜지스터 구조를 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는 미세화되며 전기적 특성이 우수한, 산화물 반도체를 포함하는 트랜지스터를 제공하는 것을 과제 중 하나로 한다.
그리고, 본 명세서에 개시되는 발명의 일 형태는 상기 과제 중 적어도 하나를 달성하는 것이다.
본 발명의 일 형태에서는 채널 형성 영역을 개재(介在)하는 소스 전극층 및 드레인 전극층이 하단부에 채널 길이 방향으로 돌출된 영역을 가지며, 상기 소스 전극층 및 드레인 전극층 각각과 게이트 전극층 사이에 게이트 절연층과는 별도로 제공된 절연층을 구비하여 이루어진 트랜지스터를 제공한다. 상기 트랜지스터는 채널 폭 방향으로의 소스 전극층 및 드레인 전극층의 폭을 산화물 반도체층의 폭보다 작게 함으로써, 소스 전극층 및 드레인 전극층 각각과 게이트 전극층의 중첩을 저감하여 기생 용량을 저감시키는 구성으로 한다. 또한, 소스 전극층 및 드레인 전극층이 하단부에 채널 길이 방향으로 돌출된 영역을 가짐으로써, 전계 집중을 완화시킬 수 있고, 상술한 절연층을 가짐으로써 소스 전극층 및 드레인 전극층 각각과 게이트 전극층 사이의 기생 용량을 저감시킬 수 있다. 더 구체적으로는, 예를 들어 이하에서 제시하는 구성으로 할 수 있다.
본 발명의 일 형태는 섬 형상의 산화물 반도체층과, 산화물 반도체층 위에 접촉하여 제공되며 단층의 도전층으로 이루어진 소스 전극층 및 드레인 전극층과, 소스 전극층 및 드레인 전극층을 덮으면서 개구부를 갖는 절연층과, 절연층 위에 제공되고 산화물 반도체층의 일부와 접촉하는 게이트 절연층과, 게이트 절연층을 개재하여 산화물 반도체층, 소스 전극층, 및 드레인 전극층과 중첩되는 게이트 전극층을 포함하고, 소스 전극층 및 드레인 전극층은 하단부에 채널 길이 방향으로 돌출된 영역을 가지며 게이트 전극층과 중첩되는 영역에서 소스 전극층 및 드레인 전극층의 하단부는 산화물 반도체층 위에 위치하고, 채널 길이 방향으로의 절연층의 개구부의 폭은 소스 전극층과 드레인 전극층 사이의 거리보다 크고 게이트 전극층의 폭보다 작고, 채널 폭 방향으로의 절연층의 개구부의 폭은 소스 전극층 및 드레인 전극층의 폭보다 작은 반도체 장치이다.
또한, 상기 반도체 장치에 있어서, 산화물 반도체층 중 게이트 절연층과 접촉하는 영역의 막 두께는 게이트 전극층과 중첩되고 소스 전극층 또는 드레인 전극층과 접촉하는 영역의 막 두께보다 작은 것이 바람직하다.
또한, 상기 반도체 장치에 있어서, 산화물 반도체층의 구성 원소 중에서 선택되는 하나 또는 복수의 금속 원소를 함유한 산화물 절연층이 산화물 반도체층의 하층에 접촉하여 제공되는 것이 바람직하다. 또한, 상기 산화물 절연층은 산화 갈륨을 함유한 산화물 절연층인 것이 바람직하다. 또한, 상기 산화물 절연층을 개재하여 산화물 반도체층과 중첩되는 도전층을 갖는 것이 바람직하다.
또한, 상기 반도체 장치에 있어서, 게이트 절연층은 산화물 반도체층의 구성 원소 중에서 선택되는 하나 또는 복수의 금속 원소를 함유한 산화물 절연층인 것이 바람직하다.
또한, 본 명세서 등에서 '대략 같다'라는 용어는 엄밀하게 일치될 필요가 없다는 뜻으로 사용된다. 예를 들어, '대략 같다'라는 표현은 복수의 층을 동일한 마스크를 이용하여 에칭하여 얻어진 형상에서 일치될 정도를 포함한다.
본 발명의 일 형태에 의하여, 산화물 반도체를 포함하고, 소스 전극층 및 드레인 전극층의 단부에 생길 우려가 있는 전계 집중을 완화시킬 수 있는 트랜지스터 구조를 제공할 수 있다.
또한, 본 발명의 일 형태에 의하여, 산화물 반도체를 포함하고, 게이트 전극층과, 소스 전극층 또는 드레인 전극층 사이에 생길 수 있는 기생 용량을 저감할 수 있는 트랜지스터 구조를 제공할 수 있다.
또한, 본 발명의 일 형태에 의하여, 미세화되며 전기적 특성이 우수한, 산화물 반도체를 포함하는 트랜지스터를 제공할 수 있다.
도 1a는 반도체 장치의 일 형태를 도시한 평면도이고, 도 1b 및 도 1c는 그 단면도.
도 2a는 반도체 장치의 일 형태를 도시한 평면도이고, 도 2b 및 도 2c는 그 단면도.
도 3a 내지 도 3d는 반도체 장치의 일 형태를 도시한 단면도.
도 4a 내지 도 4e는 반도체 장치의 제작 방법의 일례를 도시한 도면.
도 5a 내지 도 5e는 반도체 장치의 제작 방법의 일례를 도시한 도면.
도 6a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 6b는 그 회로도.
도 7a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 7b는 반도체 장치의 일 형태를 도시한 사시도.
도 8a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 8b 및 도 8c는 반도체 장치의 일 형태를 도시한 회로도.
도 9a는 반도체 장치의 일 형태를 설명하기 위한 블록도이고, 도 9b 및 도 9c는 그 일부의 회로도.
도 10a 내지 도 10c는 전자 기기를 설명하기 위한 도면.
도 11a 내지 도 11c는 전자 기기를 설명하기 위한 도면.
도 12a 내지 도 12c는 전자 기기를 설명하기 위한 도면.
이하에서는 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않으며 그 형태 및 상세한 사항을 다양하게 변경할 수 있음은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 간에서 공통적으로 사용하며, 그 반복 설명은 생략한다. 그리고, 같은 기능을 갖는 부분을 가리킬 때는 해치(hatch) 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위해서 과장되어 도시되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서 등에 있어서, 제 1, 제 2 등이라고 붙이는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그리고, 본 명세서 등에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를 도 1a 내지 도 4e를 참조하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체층을 갖는 트랜지스터를 제시한다.
도 1a 내지 도 1c에 트랜지스터(120)의 구성의 일례를 도시하였다. 도 1a는 트랜지스터(120)의 평면도이고, 도 1b는 도 1a에 도시된 쇄선 X1-Y1 부분의 단면도이고, 도 1c는 도 1a에 도시된 쇄선 V1-W1 부분의 단면도이다.
도 1b에 도시한 바와 같이, 트랜지스터(120)는 절연 표면을 갖는 기판(100)에 제공된 산화물 절연층(106) 위에 섬 형상의 산화물 반도체층(108)과, 산화물 반도체층(108) 위에 접촉하여 제공된 소스 전극층(110a) 및 드레인 전극층(110b)과, 소스 전극층(110a) 및 드레인 전극층(110b)을 덮으면서 개구부를 갖는 절연층(112)과, 절연층(112) 위에 제공되고 산화물 반도체층(108)의 일부와 접촉하는 게이트 절연층(114)과, 게이트 절연층(114)을 개재하여 산화물 반도체층(108), 소스 전극층(110a), 및 드레인 전극층(110b)과 중첩되는 게이트 전극층(116)을 포함하여 구성된다. 또한, 게이트 전극층(116) 위에 제공된 절연층(118)을 구성 요소에 포함하여도 좋다.
트랜지스터(120)에 있어서, 소스 전극층(110a) 및 드레인 전극층(110b)은 단층의 금속층으로 구성되며, 제작 공정에서 복수회의 에칭 처리를 수행함으로써, 채널 형성 영역에 접촉하는 하단부에 채널 길이 방향으로 돌출된 영역(111a), 영역(111b)을 갖는다. 또한, 게이트 절연층(114)은 영역(111a) 및 영역(111b)과 산화물 반도체층(108)의 일부에 접촉하도록 제공된다.
일반적으로, 상부 게이트(top-gate)형 트랜지스터의 게이트 절연층은 소스 전극층 및 드레인 전극층의 단부를 덮는 영역에 상기 전극층의 막 두께에 기인한 단차(step)를 가지며 단차 부분은 그 외의 영역과 비교하여 국소적으로 막 두께가 작다. 이와 같이 막 두께가 작은 영역에서는 절연 파괴 내압이 낮기 때문에, 상기 영역에 전계가 집중되어 트랜지스터 파괴의 원인이 될 수 있다. 또한, 막 두께가 작은 영역으로부터 게이트 누설이 발생될 가능성이 있다. 트랜지스터의 미세화에 따라, 배선층의 막 두께와 게이트 절연층의 막 두께 차이는 더 커지기 때문에, 이 문제는 더 현저하게 된다.
그러나, 트랜지스터(120)는 소스 전극층(110a) 및 드레인 전극층(110b)에서 채널 형성 영역과 접촉하는 하단부에 막 두께가 작은 돌출된 영역(111a), 영역(111b)을 형성하여 주연(周緣)의 막 두께를 단계적으로 작게 하며, 상기 영역을 덮도록 게이트 절연층(114)이 형성된다. 상기 영역을 형성함으로써, 게이트 절연층(114)에 국소적으로 막 두께가 작은 영역이 형성되는 것을 억제할 수 있기 때문에, 전계 집중을 완화시킬 수 있다. 따라서, 트랜지스터(120)의 절연 파괴 내압을 향상시키거나 게이트 누설의 발생을 억제하는 효과를 나타낸다. 또한, 게이트 절연층(114)의 피복성을 향상시켜 단선(disconnection)이나 접속 불량을 방지할 수 있다.
또한, 소스 전극층(110a) 및 드레인 전극층(110b)의 영역(111a), 영역(111b)은 소스 전극층(110a) 및 드레인 전극층(110b)의 형성 과정에서 복수회의 에칭 처리를 수행함으로써 형성된다. 상기 에칭 처리에 의해, 소스 전극층(110a) 및 드레인 전극층(110b)의 채널 폭 방향의 하단부에서도 채널 폭 방향으로 돌출된 영역(도 1b에 도시한 영역(111c) 및 영역(111d))이 형성된다.
절연층(112)은 소스 전극층(110a) 및 드레인 전극층(110b)을 덮도록 제공되며, 채널 형성 영역과 중첩되는 영역에 개구부를 갖는다. 절연층(112)을 가짐으로써, 소스 전극층(110a) 및 드레인 전극층(110b) 각각과 게이트 전극층(116) 사이의 기생 용량을 저감할 수 있다. 도 1a에 도시한 바와 같이, 채널 길이 방향으로의 개구부의 폭은 소스 전극층(110a)과 드레인 전극층(110b) 사이의 거리보다 크고 게이트 전극층(116)의 폭보다 작다. 또한, 채널 폭 방향으로의 개구부의 폭은 소스 전극층(110a) 및 드레인 전극층(110b)의 폭보다 작다.
도 1a에 도시한 바와 같이, 게이트 전극층(116)과 중첩되는 영역에서, 소스 전극층(110a) 및 드레인 전극층(110b)의 채널 폭 방향의 폭은 산화물 반도체층(108)의 채널 폭 방향의 폭보다 작다. 즉 게이트 전극층(116)과 중첩되는 영역에서 소스 전극층(110a) 및 드레인 전극층(110b)의 하단부는 산화물 반도체층(108) 위에 위치한다. 이와 같이 배치함으로써, 소스 전극층(110a) 및 드레인 전극층(110b) 각각과 게이트 전극층(116)의 중첩을 저감할 수 있어, 기생 용량의 발생을 더 억제할 수 있다.
트랜지스터(120)에 포함되는 산화물 반도체층(108) 중 게이트 절연층(114)과 접촉하는 영역의 막 두께는 소스 전극층(110a) 및 드레인 전극층(110b)과 접촉하는 영역의 막 두께보다 작다. 상기 막 두께가 작은 영역은 소스 전극층(110a) 및 드레인 전극층(110b)이 되는 도전막을 가공할 때 일부가 에칭됨으로써, 또는 소스 전극층(110a) 및 드레인 전극층(110b)을 형성한 후에 산화물 반도체층(108) 중 노출된 영역에 에칭 처리를 수행함으로써 형성된다. 상기 막 두께가 작은 영역은 트랜지스터(120)의 채널 형성 영역으로서 기능하는 영역이다. 채널 형성 영역의 막 두께를 작게 함으로써, 소스 전극층(110a) 및 드레인 전극층(110b)과 접촉하는 영역의 저항을 채널 형성 영역과 비교하여 저감할 수 있다. 따라서, 소스 전극층(110a) 및 드레인 전극층(110b)과의 접촉 저항을 저감할 수 있다.
이하에서는, 산화물 반도체층의 구조에 대하여 설명한다.
산화물 반도체층은 단결정 산화물 반도체층 및 비단결정 산화물 반도체층으로 대별된다. 비단결정 산화물 반도체층이란, 비정질 산화물 반도체층, 미결정 산화물 반도체층, 다결정 산화물 반도체층, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막 등을 말한다.
비정질 산화물 반도체층은 막 내에서 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체층이다. 미소 영역에도 결정부를 갖지 않고, 막 전체가 완전한 비정질 구조인 산화물 반도체층이 전형이다.
미결정 산화물 반도체층은 예를 들어, 1nm 이상 10nm 미만의 사이즈의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 원자 배열의 규칙성이 높다. 그러므로, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징을 갖는다.
CAAC-OS막은 복수의 결정부를 갖는 산화물 반도체층의 하나이며, 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 사이즈이다. 따라서, CAAC-OS막에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 사이즈인 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징을 갖는다. 이하에서는, CAAC-OS막에 대하여 자세히 설명한다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부와 결정부의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, CAAC-OS막을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부간에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)의 피크가 31° 근방에 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ의 피크가 56° 근방에 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체층의 경우에는, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에 있어서는, 상이한 결정부간에서 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 형성하였을 때, 또는 열처리 등의 결정화 처리를 수행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우에, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향하지 않을 수도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방인 피크에 더하여, 2θ가 36° 근방인 피크도 나타나는 경우가 있다. 2θ가 36° 근방인 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. CAAC-OS막은 2θ의 피크가 31° 근방에 나타나고, 2θ의 피크가 36° 근방에 나타나지 않는 것이 바람직하다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체층(108)은 상술한 구조 중 어느 구조를 가져도 좋으며, 예를 들어, 비정질 산화물 반도체층, 미결정 산화물 반도체층, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
본 명세서에 있어서, '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다.
또한, 본 명세서에 있어서, 삼방정 또는 능면체정은 육방정계에 포함된다.
산화물 반도체층(108)과 접촉하는 절연층(산화물 절연층(106) 및 게이트 절연층(114))은 화학 양론적 조성보다 과잉으로 산소를 함유한 영역(이하, 산소 과잉 영역이라고도 표기함)을 포함하는 것이 바람직하다. 산화물 반도체층(108)과 접촉하는 절연층이 산소 과잉 영역을 포함함으로써, 산화물 반도체층(108)에 산소를 공급할 수 있다. 따라서, 산화물 반도체층(108)으로부터 산소가 이탈되는 것을 방지함과 함께, 산소 결손을 보전할 수 있다. 그러므로, 트랜지스터(120)의 문턱 전압이 음 측으로 이동하는 것을 억제하여 신뢰성을 향상시킬 수 있다.
또한, 산화물 반도체층(108)과 접촉하는 절연층(산화물 절연층(106) 및 게이트 절연층(114))으로서는 산화물 반도체층(108)의 구성 원소 중에서 선택되는 하나 또는 복수의 금속 원소를 함유한 산화물 절연층을 사용하는 것이 바람직하다. 예를 들어, 산화 갈륨막(GaOx라고도 표기함. 다만, x는 자연수에 한정되지 않으며, 자연수가 아닌 것도 포함함), 산화 갈륨 아연막(Ga2ZnxOy(x＝1 내지 5)라고도 표기함), Ga2O3(Gd2O3)막, 갈륨의 함유량이 많고 또 인듐의 함유량이 적은 절연성 In-Ga-Zn계 산화물막 등 갈륨을 함유한 산화물 절연층을 사용하는 것이 바람직하다.
예를 들어, 산화물 반도체층(108)으로서 In-Ga-Zn계 산화물 반도체층과 같은 갈륨을 함유한 반도체층을 사용하며, 그 산화물 반도체층을 개재하도록 상하에 접촉하여 갈륨을 함유한 산화물 절연층(예를 들어, 산화 갈륨막)을 사용하면, 상하에 배치되는 산화물 절연층은 산화물 반도체층과 같은 구성 재료를 함유하기 때문에, 산화물 반도체층과의 계면 상태를 양호하게 할 수 있다. 따라서, 트랜지스터에 안정된 전기적 특성을 부여할 수 있다. 또한, 산화물 반도체층을 개재하도록 상하에 접촉하여 산화물 반도체층의 구성 원소 중에서 선택되는 하나 또는 복수의 금속 원소를 함유한 산화물 절연층을 제공함으로써, 외부로부터 산화물 반도체층에 영향을 미칠 우려가 있는 불순물, 예를 들어 질소나 금속 원소 등이 확산되어 침입하는 것을 막는 역할을 할 수 있다. 그러므로, 산화물 반도체층을 끼우거나 또는 산화물 반도체층을 둘러싸도록 상기 산화물 절연층을 제공함으로써, 둘러싸인 산화물 반도체층의 조성 및 그 순도를 일정하게 유지하여, 안정된 전기적 특성을 갖는 반도체 장치를 실현할 수 있다.
도 2a 내지 도 2c에, 본 실시형태에 따른 트랜지스터(122)의 구성의 일례를 도시하였다. 도 2a는 트랜지스터(122)의 평면도이고, 도 2b는 도 2a에 도시한 쇄선 X2-Y2 부분의 단면도이고, 도 2c는 도 2a에 도시한 쇄선 V2-W2 부분의 단면도이다.
도 2a 내지 도 2c에 도시한 트랜지스터(122)는 산화물 절연층(106)과 기판(100) 사이에 산화물 반도체층(108)과 중첩되는 도전층(102)과, 도전층(102) 위에 제공된 절연층(103)과, 도전층(102)을 매몰시키는 절연층(104)을 갖는 점에서 트랜지스터(120)와 상이하다. 그 외의 구성은 트랜지스터(120)와 같기 때문에, 자세한 설명은 생략한다.
트랜지스터(122)에 있어서, 도전층(102)은 소위 백 게이트로서 기능하는 전극층이며, 그 전위는 적절히 설정할 수 있다. 백 게이트에 공급하는 게이트 전압을 제어함으로써, 트랜지스터(122)의 문턱 전압을 제어할 수 있어, 노멀리 오프(normally-off)형 트랜지스터로 할 수 있다.
도 3a 내지 도 3d에 본 실시형태의 트랜지스터의 다른 구성의 예를 도시하였다.
도 3a에 도시한 트랜지스터(124)와 도 2a 내지 도 2c에 도시한 트랜지스터(122)의 차이점은 산화물 반도체층(108)의 하층에 접촉하는 산화물 반도체층의 형상이다. 트랜지스터(124)에서는 섬 형상으로 가공된 산화물 절연층(107)을 갖는다. 산화물 절연층(107)은 산화물 절연층(106)과 같은 재료, 같은 제작 방법을 이용하여 형성할 수 있으며, 산화물 반도체층(108)의 구성 원소 중에서 선택되는 하나 또는 복수의 금속 원소를 함유한 산화물 절연층으로 하는 것이 바람직하다. 산화물 절연층(107)은 산화물 반도체층(108)을 섬 형상으로 가공할 때 같은 포토 마스크를 이용하여 에칭 처리할 수 있으며, 평면에서 본 패턴 형상(도시하지 않았음)이 산화물 반도체층과 대략 같은 형상이다. 따라서, 도 2a 내지 도 2c에 도시한 트랜지스터(122)와 비교하여 마스크 개수의 증감 없이 도 3a에 도시한 구조를 얻을 수 있다. 또한, 트랜지스터(124)에 있어서, 산화물 절연층(107) 이외의 구성은 트랜지스터(122)와 같기 때문에, 자세한 설명은 생략한다.
도 3b에 도시한 트랜지스터(126)와 도 2a 내지 도 2c에 도시한 트랜지스터(122)의 차이점은 게이트 절연층의 형상이다. 트랜지스터(126)에서는 게이트 절연층(117)이 패턴 형성되지 않고 절연층(112)의 전체면을 덮어 형성된다. 게이트 절연층(117)은 게이트 절연층(114)과 같은 재료, 같은 제작 방법을 이용하여 형성할 수 있다. 또한, 도 2a 내지 도 2c에 도시한 트랜지스터(122)에서, 게이트 절연층(114)은 게이트 전극층(116)과 같은 포토 마스크를 이용하여 패턴 형성되기 때문에, 트랜지스터(122)와 트랜지스터(126)는 같은 마스크 개수로 형성된다. 트랜지스터(126)에 있어서, 게이트 절연층(117) 이외의 구성은 트랜지스터(122)와 같기 때문에, 자세한 설명은 생략한다.
도 3c에 도시한 트랜지스터(128)와 도 1a 내지 도 1c에 도시한 트랜지스터(120)의 차이점은 산화물 반도체층의 구성이다. 트랜지스터(128)는 산화물 절연층(106)과 접촉하는 산화물 반도체층(108a)과, 산화물 반도체층(108a) 위에 접촉하는 산화물 반도체층(108b)의 적층을 포함하여 구성된다. 트랜지스터(128)에 있어서, 산화물 반도체층(108a) 및 산화물 반도체층(108b) 이외의 구성은 트랜지스터(120)와 같기 때문에, 자세한 설명은 생략한다.
산화물 반도체층(108a)과 산화물 반도체층(108b)에 상이한 조성의 금속 산화물을 사용하여도 좋다. 예를 들어, 산화물 반도체층(108a)에 3원계 금속 산화물을 사용하고 산화물 반도체층(108b)에 2원계 금속 산화물을 사용하여도 좋다. 또한 예를 들어, 산화물 반도체층(108a)과 산화물 반도체층(108b) 양쪽 모두에 3원계 금속 산화물을 사용하여도 좋다. 또는, 산화물 반도체층(108a)과 산화물 반도체층(108b)의 구성 원소를 동일하게 하고, 조성은 다르게 하여도 좋다. 또한, 산화물 반도체층을 3층 이상의 적층 구조로 하여도 좋다.
또한, 산화물 반도체층(108b)으로서는 인듐(In)과 갈륨(Ga)을 적어도 함유하고, 그 함유율이 In≤Ga인 산화물 반도체를 사용하는 것이 바람직하다. Ga는 In에 비하여 산소 결손의 형성 에너지가 커서 산소 결손을 발생시키기 어렵기 때문에, 조성이 In≤Ga인 산화물은 조성이 In＞Ga인 산화물과 비교하여 안정된 특성을 갖는다. 이러한 재료를 적용함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 산화물 반도체층(108a)으로서는 In과 Ga를 적어도 함유하고, 그 함유율이 In＞Ga인 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하며, In의 함유율을 많게 함으로써 s궤도의 오버 랩(overlap)이 많아질 경향이 있기 때문에, 조성이 In＞Ga인 산화물은 조성이 In≤Ga인 산화물과 비교하여 높은 이동도를 갖는다.
또한, 산화물 반도체층을 적층 구조로 하는 경우에는 채널 형성 영역을 박막화시키는 공정(소스 전극층(110a) 및 드레인 전극층(110b)의 패턴 형성, 또는 그 후의 에칭 처리)에 의해, 적층의 하층(도 3c에서는 산화물 반도체층(108a))이 노출되지 않도록 산화물 반도체층을 형성한다.
도 3d에 도시한 트랜지스터(130)와 도 2a 내지 도 2c에 도시한 트랜지스터(122)의 차이점은 산화물 반도체층의 구성이다. 트랜지스터(130)는 산화물 절연층(106)과 접촉하는 산화물 반도체층(108a)과, 산화물 반도체층(108a) 위에 접촉하는 산화물 반도체층(108b)의 적층을 포함하여 구성된다. 트랜지스터(130)에 있어서, 산화물 반도체층 이외의 구성은 트랜지스터(122)와 같기 때문에, 자세한 설명은 생략한다. 또한, 산화물 반도체층(108a)과 산화물 반도체층(108b)의 구성은 트랜지스터(128)와 같은 구성으로 할 수 있다.
또한, 도 1a 내지 도 1c, 도 2a 내지 도 2c, 도 3a, 도 3b, 도 3c, 도 3d에 도시한 트랜지스터 각각은 일부가 상이한 구성이지만, 본 발명의 일 형태는 특별히 한정되지 않으며, 다양하게 조합할 수 있다. 예를 들어, 도 3a에 도시한 패턴 형성된 산화물 절연층(107)과, 도 3d에 도시한 산화물 반도체층(108a)과 산화물 반도체층(108b)의 적층 구조를 조합한 구성의 트랜지스터로 하여도 좋다.
이하에서, 도 4a 내지 도 5e를 사용하여, 트랜지스터(122)의 제작 방법의 일례를 제시한다.
우선, 절연 표면을 갖는 기판(100) 위에 도전층(102)을 형성한다.
절연 표면을 갖는 기판(100)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 나중의 열처리에 견딜 수 있을 정도의 내열성을 갖는 것이 필요하다. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이러한 기판에 반도체 소자가 제공된 것을 기판(100)으로서 이용하여도 좋다.
도전층(102)의 재료는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 함유한 합금 재료를 사용하여 형성할 수 있다. 또한, 도전층(102)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 도전층(102)은 단층 구조 또는 적층 구조로 하여도 좋다. 도전층(102)은 테이퍼 형상으로 하여도 좋고, 예를 들어 테이퍼 각을 30° 이상 70° 이하로 하면 좋다. 여기서 테이퍼 각이란, 테이퍼 형상을 갖는 층의 측면과 상기 층의 밑면 사이에 이루어진 각의 각도를 가리킨다.
또한, 도전층(102)의 재료로서는 산화 인듐 산화 주석, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다.
도전층(102)은 적어도 절연층(103)과 접촉하는 면에 있어서, 산화물 반도체층(108)의 일함수보다 큰 일함수를 갖는 재료, 더 바람직하게는 1전자볼트 이상 큰 일함수를 갖는 재료를 사용하는 것이 바람직하다. 상기 재료로서는 예를 들어, 질소를 함유한 In-Ga-Zn-O막, 질소를 함유한 In-Sn-O막, 질소를 함유한 In-Ga-O막, 질소를 함유한 In-Zn-O막, 질소를 함유한 Sn-O막, 질소를 함유한 In-O막, 금속 질화물막(질화 인듐막, 질화 아연막, 질화 탄탈막, 질화 텅스텐막 등)을 사용할 수 있다. 이들 막은 5전자볼트 이상의 일함수를 가지며, 트랜지스터의 문턱 전압을 양의 전압으로 할 수 있고, 노멀리 오프 스위칭 트랜지스터를 실현할 수 있다. 예를 들어, 질소를 함유한 In-Ga-Zn-O막을 사용하는 경우에는 적어도 산화물 반도체층(108)보다 높은 농도의 질소를 함유한 In-Ga-Zn-O막을 사용하면 좋다.
다음에, 도전층(102)을 덮도록 도전층(102) 위에 절연층(103)을 형성한다. 절연층(103)으로서는 CVD법이나 스퍼터링법 등에 의해, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 아연 갈륨, 또는 이들의 혼합 재료를 함유한 막을 형성하여 단층 또는 적층 구조로 제공할 수 있다.
또한, 절연층(103)은 나중에 가공되어 산화물 절연층(106)과 접촉하는 층이다. 산화물 반도체층(108)과 접촉하는 산화물 절연층(106)은 산소 과잉 영역을 포함하는 것이 바람직하기 때문에, 절연층(103)에 산소에 대한 배리어성을 갖는 막을 적용하여 산화물 절연층(106)으로부터의 산소 이탈을 방지하는 것이 바람직하다. 산소에 대한 배리어성을 갖는 막으로서는 산소에 대한 투과성이 적어도 산화물 절연층(106)보다 낮은 막을 사용하면 좋고, 구체적으로는 예를 들어, 알루미늄의 산화물막 또는 질화물막, 마그네슘이 첨가된 알루미늄의 산화물막 또는 질화물막, 티타늄이 첨가된 알루미늄의 산화물막 또는 질화물막, 마그네슘의 산화물막 또는 질화물막, 또는 티타늄의 산화물막 또는 질화물막을 단층 또는 적층으로 사용할 수 있다. 또한, 절연층(103)으로서 산소에 대한 배리어성에 더하여, 수소나 수분 등의 불순물에 대한 투과성이 낮은 막을 사용하는 것이 더 바람직하다. 이러한 막으로서 산화 알루미늄막을 적절히 사용할 수 있다. 절연층(103)으로서 산화 알루미늄막을 사용함으로써, 산소의 이탈을 방지할 뿐만 아니라, 트랜지스터(122)의 전기적 특성의 변동 요인이 되는 수소나 수분 등 불순물의 혼입을 억제할 수 있다.
다음에, 절연층(103) 위에 절연층(105)을 형성한다(도 4a 참조). 절연층(105)은 도전층(102)의 형상을 반영하여 표면에 볼록부를 갖는다.
절연층(105)으로서는 CVD법이나 스퍼터링법 등에 의해, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 갈륨 아연, 산화 아연, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다. 절연층(105)은 단층이든 적층이든 어느 쪽이라도 좋다.
다음에, 절연층(105)의 상면의 볼록부를 제거하는 평탄화 처리를 수행하여, 절연층(104)을 형성한다. 평탄화 처리로서는 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법), 드라이 에칭 처리, 플라즈마 처리 등을 사용할 수 있으며, 이들을 조합하여 수행하여도 좋다. 이 평탄화 처리에 의해, 절연층(103)의 일부(도전층(102)과 중첩되는 영역)가 노출된다.
또한, 절연층(104)을 수소(물이나 수산기 등을 포함함) 등의 불순물이 저감된 상태로 하기 위해서, 절연층(104)(또는 평탄화 처리 전의 절연층(105))에 수소 또는 수소 화합물을 제거(탈수화 또는 탈수소화)하기 위한 열처리를 수행하여도 좋다.
다음에, 절연층(104) 및 노출된 절연층(103) 위에 산화물 절연층(106)을 MOCVD(Metal Organic Chemical Vapor Deposition)법 등의 CVD법, 또는 스퍼터링법에 의해 형성한다(도 4b 참조).
산화물 절연층(106)으로서는, 나중에 형성되는 산화물 반도체층의 구성 원소 중에서 선택되는 하나 또는 복수의 금속 원소를 함유한 산화물 절연층을 형성하는 것이 바람직하다. 예를 들어, 산화 갈륨막, 산화 갈륨 아연막, 산화 갈륨 가돌리늄막, 갈륨의 함유량이 많으며 인듐의 함유량이 적은 절연성 In-Ga-Zn계 산화물막 등의 절연막을 사용하는 것이 바람직하다.
또한, 함유될 수 있는 불순물을 저감시키기 위해서, 스퍼터링법과 비교하여 파티클의 발생이 억제된 MOCVD법을 이용하여 산화물 절연층(106)을 형성하는 것이 바람직하다. 예를 들어, 산화물 절연층(106)으로서 산화 갈륨막을 MOCVD법으로 형성하는 경우에는 트라이메틸 갈륨 등을 재료로서 적용할 수 있다.
또한, 산화물 절연층(106)은 수소 등의 불순물이 저감된 상태로 하는 것이 바람직하며, 수소 또는 수소 화합물을 제거(탈수화 또는 탈수소화)하기 위한 열처리를 수행하여도 좋다. 또한, 상기 열처리를 절연층(104)의 탈수화 또는 탈수소화 처리와 겸할 수도 있다.
또한, 산화물 절연층(106)은 나중에 형성되는 산화물 반도체층(108)과 접촉하는 층이기 때문에, 산소 과잉 영역을 갖는 것이 바람직하다. 산화물 절연층(106)에 산소 과잉 영역을 형성하기 위해서는, 예를 들어, 산소 분위기하에서 산화물 절연층(106)을 형성하면 좋다. 또는 막 형성 후의 산화물 절연층(106)에 산소를 도입하여, 산화물 절연층(106)에 산소 과잉 영역을 형성하여도 좋다.
본 실시형태에서는 산화물 절연층(106)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 포함함)를 도입하여 산소 과잉 영역을 형성한다. 산소 도입 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용할 수 있다.
산소 도입 처리에는 산소를 함유한 가스를 사용할 수 있다. 산소를 함유한 가스로서는, 산소, 일산화 이질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에서 산소를 함유한 가스에 희가스를 함유시켜도 좋다.
산소 도입 처리는 처리 조건에 따라, 직접 산소에 노출되는 층뿐만 아니라 상기 층 아래에 제공된 층에도 산소를 도입할 수 있다. 즉 산화물 절연층(106)에 산소를 도입함으로써, 절연층(104), 절연층(103)에도 산소가 도입될 수 있다.
다음에, 산화물 절연층(106) 위에 산화물 반도체층을 형성하고, 섬 형상의 산화물 반도체층(108)으로 가공한 후에, 산화물 반도체층(108)을 덮어 도전막(110)을 형성한다(도 4c 참조).
산화물 반도체층의 형성 방법은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다.
산화물 반도체층을 형성할 때, 산화물 반도체층에 함유되는 수소 농도를 가능한 한 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서, 예를 들어, 스퍼터링법을 이용하여 막을 형성하는 경우에는 스퍼터링 장치의 성막실(成膜室) 내에 공급하는 분위기 가스로서 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 사용한다.
또한, 성막실 내의 잔류 수분을 제거하면서, 수소 및 수분이 제거된 스퍼터링 가스를 도입하여 막을 형성함으로써, 형성된 산화물 반도체층의 수소 농도를 저감시킬 수 있다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프는 예를 들어, 수소 분자, 물(H2O) 등 수소 원자를 포함한 화합물(더 바람직하게는 탄소 원자를 포함한 화합물도) 등의 배기 능력이 높기 때문에, 크라이오 펌프를 사용하여 배기된 성막실에서 형성된 산화물 반도체층에 함유되는 불순물의 농도를 저감시킬 수 있다.
또한, 산화물 반도체층을 스퍼터링법으로 형성하는 경우에는, 막 형성에 사용하는 금속 산화물 타깃의 상대 밀도(충전율(充塡率))는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 형성한 산화물 반도체층을 치밀한 막으로 할 수 있다.
또한, 기판(100)을 고온으로 유지한 상태에서 산화물 반도체층을 형성하는 것도 산화물 반도체층 내에 함유될 수 있는 불순물의 농도를 저감시키는 데에 유효하다. 또한, 기판(100)을 가열하는 온도는 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는 기판 온도를 200℃ 이상 350℃ 이하로 하면 좋다. 또한, 막을 형성할 때 기판을 고온으로 가열함으로써, 결정성 산화물 반도체층을 형성할 수 있다.
산화물 반도체층(108)으로서 CAAC-OS막을 적용하는 경우에, 상기 CAAC-OS막을 얻는 방법으로서는 예를 들어, 막 형성 온도를 200℃ 이상 450℃ 이하로 하여 산화물 반도체막을 형성하여 표면에 대략 수직으로 c축 배향시키는 방법이 있다. 또는, 얇은 막 두께의 산화물 반도체막을 형성한 후, 200℃ 이상 700℃ 이하의 열처리를 수행하여 표면에 대략 수직으로 c축 배향시켜도 좋다. 또는, 얇은 막 두께의 첫 번째 층을 형성한 후, 200℃ 이상 700℃ 이하의 열처리를 수행하여 두 번째 층을 형성하여 표면에 대략 수직으로 c축 배향시켜도 좋다.
산화물 반도체층(108)에 사용하는 산화물 반도체로서 적어도 인듐(In)을 함유한다. 특히 인듐과 아연(Zn)을 함유한 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저(stabilizer)로서, 이들에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 중 어느 한 종류 또는 복수 종류를 함유한 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드(lanthanoid)인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 한 종류 또는 복수 종류를 함유하여도 좋다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 함유한 산화물이라는 뜻이고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 함유되어도 좋다.
또한, InMO3(ZnO)m(m>0, 및 m은 정수가 아님)으로 표기되는 재료를 산화물 반도체로서 사용하여도 좋다. 이 때, M은 Ga, Fe, Mn, 및 Co 중에서 선택된 어느 하나 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 및 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 또는 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)인 In-Ga-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자수비가 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)인 In-Sn-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 인듐을 함유한 산화물 반도체를 사용한 트랜지스터는 상술한 것에 한정되지 않으며, 필요한 전기적 특성(전계 효과 이동도, 문턱값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 전기적 특성을 얻기 위해서 캐리어 농도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절하게 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물 반도체를 사용한 트랜지스터에서는 높은 전계 효과 이동도를 비교적 용이하게 얻을 수 있다. 그러나, In-Ga-Zn계 산화물 반도체를 사용한 트랜지스터에서도 벌크 내 결함 밀도를 낮게 함으로써 전계 효과 이동도를 향상시킬 수 있다.
또한 예를 들어, In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a＋b＋c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A＋B＋C=1)인 산화물의 조성에 가깝다는 것은 a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2을 만족시키는 것을 뜻한다. r은 예를 들어 0.05로 하면 좋다. 다른 산화물도 마찬가지이다.
또한, 산화물 반도체층(108)에, 상기 산화물 반도체층(108)에 함유되는 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 열처리를 수행하는 것이 바람직하다. 열처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 열처리는 감압하 또는 질소 분위기하 등에서 수행할 수 있다. 이 열처리에 의하여, n형의 도전성을 부여하는 불순물인 수소를 산화물 반도체로부터 제거할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 열처리는 산화물 반도체층을 형성한 후이면 트랜지스터(122)의 제작 공정의 어느 타이밍에서 수행하여도 좋다. 또한, 탈수화 또는 탈수소화를 위한 열처리를 복수회 수행하여도 좋고, 다른 열처리를 겸하여도 좋다.
또한, 탈수화 또는 탈수소화를 위한 열처리는 산화물 반도체층을 섬 형상으로 가공하기 전에 수행하면, 산화물 절연층(106)에 함유되는 산소가 열처리로 인하여 방출되는 것을 방지할 수 있기 때문에 바람직하다.
열처리에서는 물이나 수소 등이 헬륨, 네온, 아르곤과 같은 희가스 또는 질소에 함유되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 헬륨, 네온, 아르곤과 같은 희가스 또는 질소의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 열처리로 산화물 반도체층(108)을 가열한 후, 가열 온도를 유지한 채 또는 그 가열 온도로부터 서서히 냉각시키면서 동일한 노(furnace)에 고순도 산소 가스, 고순도 일산화 이질소 가스, 또는 초건조 공기(CRDS(캐비티 링다운 레이저 분광법) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화 이질소 가스에, 물이나 수소 등이 함유되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 일산화 이질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화 이질소 가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 제거 공정에서 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 산화물 반도체층을 고순도화 및 i형(진성)화시킬 수 있다.
또한, 탈수화 또는 탈수소화 처리에 의해, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 이탈되어 감소될 우려가 있기 때문에, 탈수화 또는 탈수소화 처리를 수행한 산화물 반도체층에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 포함함)를 도입하여 막 내에 산소를 공급하여도 좋다.
탈수화 또는 탈수소화 처리를 수행한 산화물 반도체층에 산소를 도입하여 막 내에 산소를 공급함으로써, 산화물 반도체층을 고순도화 및 i형(진성)화시킬 수 있다. 고순도화되며 i형(진성)화된 산화물 반도체를 갖는 트랜지스터는 전기적 특성 변동이 억제되어 있으며 전기적으로 안정적이다.
산화물 반도체층(108)에 산소를 도입하는 경우에는 산화물 반도체층(108)에 직접 도입하여도 좋고, 나중에 형성되는 절연층을 통하여 산화물 반도체층(108)에 도입하여도 좋다. 다른 막을 통하여 산소를 도입하는 경우에는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용하면 좋다. 노출된 산화물 반도체층에 직접 산소를 도입하는 경우에는 상술한 방법 외에 플라즈마 처리 등도 사용할 수 있다.
예를 들어, 이온 주입법으로 산화물 반도체층(108)에 산소 이온을 주입하는 경우에는, 도즈량을 1×1013ions/cm2 이상 5×1016ions/cm2 이하로 하면 좋다.
또는, 산화물 반도체층과 접촉하는 절연층(산화물 절연층(106) 또는 게이트 절연층(114))을 산소 과잉 영역을 포함한 층으로 하고, 상기 절연층과 산화물 반도체층이 접촉한 상태에서 열처리함으로써, 절연층에 과잉으로 함유되는 산소를 산화물 반도체층으로 확산시켜 산화물 반도체층으로 산소를 공급하여도 좋다. 상기 열처리는 트랜지스터(122)의 제작 공정에서의 다른 열처리를 겸할 수도 있다.
산화물 반도체층에 대한 산소 공급은 산화물 반도체층을 형성한 후이면, 그 타이밍은 특별히 한정되지 않는다. 또한, 산화물 반도체층에 복수회 산소를 도입하여도 좋다.
산화물 절연층(106)과 산화물 반도체층(108)은 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다. 산화물 절연층(106)과 산화물 반도체층(108)을 연속적으로 형성하면, 산화물 절연층(106) 표면에 수소나 수분 등의 불순물이 흡착되는 것을 방지할 수 있다.
도전막(110)으로서는 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막, 또는 상술한 원소를 성분으로 함유한 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등의 단층 구조를 사용할 수 있다. 단층 구조로 함으로써, 높은 생산성으로 제작할 수 있고, 또 반도체 장치의 비용을 삭감할 수 있다. 도전막(110)으로서는 도전성 금속 산화물을 사용하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 인듐 산화 주석(In2O3-SnO2), 산화 인듐 산화 아연(In2O3-ZnO), 또는 이들 금속 산화물 재료에 산화 실리콘을 함유시킨 재료를 사용한 단층 구조로 하여도 좋다.
또한 도전막(110)으로서, 질소를 함유한 In-Ga-Zn-O막, 질소를 함유한 In-Sn-O막, 질소를 함유한 In-Ga-O막, 질소를 함유한 In-Zn-O막, 질소를 함유한 Sn-O막, 질소를 함유한 In-O막과 같은 금속 질화물막의 단층 구조를 사용할 수 있다. 이들 막은 산화물 반도체층(108)의 구성 원소 중에서 선택되는 하나 또는 복수의 금속 원소를 함유하기 때문에, 산화물 반도체층(108)과의 계면을 안정화시킬 수 있다.
다음에, 도전막(110) 위에 레지스트 마스크(170a)를 형성하고, 상기 마스크를 이용하여 도전막(110)을 하프 에칭(즉 도전막(110)이 산화물 반도체층(108)을 덮은 상태에서 에칭을 종료)함으로써, 오목부를 갖는 도전막(110)을 형성한다(도 4d 참조).
다음에 레지스트 마스크(170a)를 후퇴(축소)시킴으로써 레지스트 마스크(170b)를 형성한다. 레지스트 마스크를 후퇴(축소)시키기 위해서는 산소 플라즈마에 의한 애싱 등을 수행하면 좋다. 이 후, 레지스트 마스크(170b)를 이용하여 도전막(110)을 에칭함으로써, 소스 전극층(110a) 및 드레인 전극층(110b)을 형성한다(도 4e 참조). 또한, 레지스트 마스크(170b)로부터 노출된 도전막(110)의 일부가 에칭됨으로써, 소스 전극층(110a) 및 드레인 전극층(110b)의 주연(周緣)에 막 두께가 작은 돌출된 영역(111a), 영역(111b), 영역(111c), 영역(111d)이 각각 형성된다. 또한, 영역(111a), 영역(111b), 영역(111c), 영역(111d) 각각은 대략 같은 폭 및 대략 같은 막 두께를 갖는다.
또한, 레지스트 마스크(170a)를 이용한 에칭, 레지스트 마스크(170a)의 후퇴(축소), 레지스트 마스크(170b)를 이용한 에칭은 같은 챔버 내에서 연속적으로 수행할 수 있다. 본 실시형태에서는 레지스트 마스크(170a)를 한 번 후퇴(축소)시켜 이용하지만, 본 발명을 실시할 때는 이것에 한정되지 않고, 두 번 이상의 후퇴(축소) 처리를 수행하여, 소스 전극층(110a) 및 드레인 전극층(110b)의 주연에 복수 단의 계단 형상을 형성하여도 좋다.
또한, 이 에칭 처리에 의해, 산화물 반도체층(108)의 일부도 동시에 에칭되어 소스 전극층(110a)과 드레인 전극층(110b) 사이에 막 두께가 작은 영역이 형성될 수 있다. 또는, 소스 전극층(110a) 및 드레인 전극층(110b)을 형성한 후, 노출된 산화물 반도체층(108)에 에칭 처리(예를 들어, 웨트 에칭 처리)를 수행함으로써, 막 두께가 작은 영역을 형성하여도 좋다.
다음에, 소스 전극층(110a), 드레인 전극층(110b), 및 노출된 산화물 반도체층(108)을 덮도록 절연층(112)을 형성한다(도 5a 참조).
절연층(112)으로서는 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막 등을 사용한다. 또한, 절연층(112)은 나중에 형성되는 게이트 절연층(114)의 재료와는 상이한 재료를 사용하며, 에칭 선택비가 높은 재료를 적용하는 것이 바람직하다.
다음에, 절연층(112) 위에 레지스트 마스크(180)를 형성하고, 상기 마스크를 이용하여 절연층(112)을 에칭하여 개구부(150)를 형성한다(도 5b 참조). 이 에칭 처리에 의해 산화물 반도체층(108), 소스 전극층(110a), 및 드레인 전극층(110b)의 일부가 노출된다.
다음에, 절연층(112), 노출된 산화물 반도체층(108), 소스 전극층(110a), 및 드레인 전극층(110b)을 덮는 게이트 절연막(113)을 형성한다(도 5c 참조). 게이트 절연막(113)은 산화물 절연층(106)과 마찬가지로 형성할 수 있다.
소스 전극층(110a) 및 드레인 전극층(110b)의 주연에 막 두께가 작은 돌출된 영역을 가짐으로써, 단부의 막 두께가 단계적으로 작아져 상기 전극층 위에 형성되는 게이트 절연막(113)의 피복성을 향상시킬 수 있다. 따라서, 게이트 절연막(113)(또는 게이트 절연층(114))에서 국소적으로 막 두께가 작은 영역이 형성되는 것을 억제할 수 있기 때문에, 소스 전극층(110a)과 드레인 전극층(110b) 사이의 전계 집중을 완화시킬 수 있다. 또한, 단선(disconnection)이나 접속 불량을 방지할 수 있다.
이 후, 게이트 절연막(113) 위에 게이트 전극층이 되는 도전층(같은 층으로 형성되는 배선을 포함함)을 형성하고, 이것을 선택적으로 에칭 처리하여 게이트 절연층(114) 및 게이트 전극층(116)을 형성한다(도 5d 참조). 또한, 이 에칭 처리에서 절연층(112)은 소스 전극층(110a) 및 드레인 전극층(110b)의 보호층으로서 기능한다.
게이트 전극층(116)은 도전층(102)과 같은 재료나 같은 제작 방법을 사용하여 형성할 수 있다. 또한, 게이트 전극층(116)으로서, 적어도 게이트 절연층(114)과 접촉하는 면에 있어서, 산화물 반도체층(108)의 일함수보다 큰 일함수를 갖는 재료, 더 바람직하게는 1전자볼트 이상 큰 일함수를 갖는 재료를 사용하는 것이 바람직하다.
상술한 바와 같이 하여 본 실시형태의 트랜지스터(122)를 형성할 수 있다.
또한, 게이트 전극층(116) 위에 절연층(118)을 형성하여도 좋다(도 5e 참조). 절연층(118)은 절연층(103)과 같은 재료나 같은 제작 방법으로 형성할 수 있다. 또한, 절연층(118)은 산화물 반도체층(108) 또는 이것과 접촉하는 절연층으로부터 산소가 방출되는 것을 방지하기 위한 배리어층(보호층)으로서의 기능을 갖는 것이 바람직하다.
본 실시형태에서 제시하는 트랜지스터에 있어서, 산화물 반도체층의 채널 형성 영역을 끼운 소스 전극층 및 드레인 전극층의 하단부에 채널 길이 방향으로 돌출된 영역을 형성함으로써, 상기 전극층에 접촉하여 제공되는 게이트 절연층의 피복성을 향상시킨다. 이로써, 게이트 절연층에 국소적으로 막 두께가 작은 영역이 형성되지 않기 때문에, 막 두께가 작은 영역에 전계가 집중되는 것에 기인한 트랜지스터의 파괴를 방지할 수 있다.
또한, 소스 전극층 및 드레인 전극층 각각과 게이트 전극층 사이에 게이트 절연층과 별도로 제공된 절연층을 제공함으로써, 소스 전극층 및 드레인 전극층 각각과 게이트 전극층 사이의 기생 용량을 저감시킬 수 있다.
따라서, 본 실시형태에 제시된 트랜지스터는 미세화되며 전기적 특성이 우수한 트랜지스터로 할 수 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 기재된 트랜지스터를 적용한 반도체 장치의 일례로서, 전력이 공급되지 않는 상황에서도 기억 내용이 유지될 수 있으며 기록 횟수에 대한 제한도 없는 반도체 장치를 도면을 사용하여 설명한다.
도 6a 및 도 6b는 반도체 장치의 구성의 일례이다. 도 6a는 반도체 장치의 단면도이고, 도 6b에 반도체 장치의 회로도이다.
도 6a에 도시된 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 트랜지스터(162)로서는, 실시형태 1에서 제시한 본 발명의 일 형태의 트랜지스터를 적용할 수 있다. 본 실시형태에서는 트랜지스터(122)와 같은 구성을 갖는 트랜지스터를 사용한다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 장시간의 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터 양쪽 모두가 n채널형 트랜지스터인 것으로 하여 설명하지만, p채널형 트랜지스터를 사용할 수 있는 것은 물론이다. 또한, 정보를 유지하기 위해서 산화물 반도체를 사용한 실시형태 1에서 제시한 바와 같은 트랜지스터를 트랜지스터(162)로서 사용하는 것 이외는 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등 반도체 장치의 구체적인 구성을 여기서 제시하는 것에 한정할 필요는 없다.
도 6a에 도시한 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 함유한 기판(200)에 제공된 채널 형성 영역(216)과, 채널 형성 영역(216)을 끼우도록 제공된 불순물 영역(214) 및 고농도 불순물 영역(220)(이들을 아울러 단순히 불순물 영역이라고도 함)과, 고농도 불순물 영역(220)에 접촉하는 금속간 화합물 영역(224)과, 채널 형성 영역(216) 위에 제공된 게이트 절연층(208)과, 게이트 절연층(208) 위에 제공된 게이트 전극층(210)과, 게이트 전극층(210)의 측면에 제공된 측벽(sidewall) 절연층(218)과, 전극층(212a)과, 전극층(212b)을 갖는다.
또한, 전극층(212a) 및 전극층(212b)은 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층이며, 게이트 전극층(210) 위의 절연층(228)에 형성된 콘택트 홀을 통하여 금속간 화합물 영역(224)과 전기적으로 접속되어 있다. 절연층(228)은 단층 구조이든 적층 구조이든 어느 쪽으로 하여도 좋고, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막 등의 무기 절연막을 사용할 수 있다.
기판(200) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(206)이 제공되어 있다.
단결정 반도체 기판을 사용한 트랜지스터(160)는 고속으로 동작할 수 있다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써 정보를 고속으로 판독할 수 있다.
도 6a에 도시된 트랜지스터(162)는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이다. 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 매우 작은 오프 특성을 실현할 수 있다. 또한, 트랜지스터(162)에 포함되는 산화물 반도체층은 고순도화된 것이 바람직하다. 고순도화된 산화물 반도체를 사용함으로써 오프 특성이 더 우수한 트랜지스터(162)를 얻을 수 있다.
트랜지스터(162)는 오프 전류가 작기 때문에, 이것을 이용함으로써 오랫동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있기 때문에, 소비 전력을 충분히 저감시킬 수 있다.
트랜지스터(162)는 산화물 반도체층(244)의 채널 형성 영역을 끼운 전극층(268a) 및 전극층(268b)이 하단부에 채널 길이 방향으로 돌출된 영역을 갖고, 상기 전극층과 게이트 전극층(262) 사이에 게이트 절연층(260)과는 별도로 제공된 절연층(263)을 포함한다. 트랜지스터(162)는 전극층(268a) 및 전극층(268b)이 하단부에 채널 길이 방향으로 돌출된 영역을 가짐으로써 전계 집중을 완화시킬 수 있고, 절연층(263)을 가짐으로써 전극층(268a) 및 전극층(268b) 각각과 게이트 전극층(262) 사이의 기생 용량을 저감시킬 수 있다. 또한, 트랜지스터(162)는 게이트 절연층(260)을 개재하여 산화물 반도체층(244)과 중첩되는 게이트 전극층(262)에 더하여 절연층(203), 절연층(204), 및 절연층(205)을 개재하여 산화물 반도체층(244)과 중첩되는 도전층(202b)을 갖는다. 도전층(202b)은 소위 백 게이트 전극으로서 사용할 수 있으며, 도전층(202b)에 음의 바이어스 전압을 공급함으로써, 트랜지스터(162)의 문턱 전압을 양 방향으로 변동시킬 수 있다.
절연층(203) 및 절연층(204)으로서는 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 아연 갈륨, 또는 이들의 혼합 재료를 함유한 막을 적용할 수 있다. 절연층(205)으로서는 산화물 반도체층(244)의 구성 원소 중에서 선택되는 하나 또는 복수의 금속 원소를 함유한 산화물 절연층을 사용하는 것이 바람직하다. 또한, 절연층(205)은 산소 과잉 영역을 함유하는 것이 바람직하다.
또한, 산소에 대한 배리어성을 갖는 막을 절연층(203)으로서 적용하면, 절연층(205)으로부터의 산소 이탈을 방지할 수 있기 때문에 바람직하다.
또한, 도전층(202b) 및 전극층(202a)이 테이퍼 형상을 가지고 있으면, 절연층(203)의 피복성을 양호하게 할 수 있기 때문에 바람직하다. 테이퍼 각은 30° 이상 70° 이하로 하는 것이 바람직하다.
트랜지스터(162) 위에는 절연층(232), 절연층(235)이 단층 또는 적층으로 제공되어 있다. 절연층(232) 또는 절연층(235)으로서는 절연층(203) 및 절연층(204)과 같은 재료를 함유한 막을 적용할 수 있다. 또한, 필요하면 절연층(235)을 형성한 후, CMP 처리 등의 평탄화 처리를 수행함으로써, 절연층(235)의 표면을 평탄화시켜도 좋다. 또는, 절연층(235)으로서 트랜지스터에 기인한 표면 요철을 저감하기 위해서 평탄화 절연막을 형성하여도 좋고, 무기 절연막과 평탄화 절연막을 적층시켜도 좋다. 평탄화 절연막으로서는, 폴리이미드계 수지, 아크릴계 수지, 벤조사이클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또는, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다.
절연층(235) 위에 배선층(256)이 제공되어 있는데, 이 배선층(256)은 트랜지스터(162)와 다른 트랜지스터를 접속하기 위한 것이다. 배선층(256)은 절연층(235), 절연층(232), 및 게이트 절연층(260) 등에 형성된 콘택트 홀을 통하여 전극층(268b)과 전기적으로 접속된다. 또한, 콘택트 홀에 별도로 전극층을 형성하고, 상기 전극층을 통하여 배선층(256)과 전극층(268b)을 전기적으로 접속하여도 좋다.
또한, 게이트 절연층(260)을 개재하여 트랜지스터(162)의 전극층(268a)과 중첩되는 영역에는 도전층(253)이 제공되고, 전극층(268a)과 게이트 절연층(260)과 도전층(253)으로 용량 소자(164)가 구성된다. 즉, 트랜지스터(162)의 전극층(268a)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(253)은 용량 소자(164)의 다른 쪽 전극으로서 기능한다. 또한, 용량이 필요 없는 경우에는, 용량 소자(164)가 제공되지 않는 구성으로 할 수도 있다. 또한, 용량 소자(164)는 별도로 트랜지스터(162)의 상방에 제공하여도 좋다.
본 실시형태에서, 도전층(253)은 트랜지스터(162)의 게이트 전극층(262)과 동일한 제작 공정에 의해 형성할 수 있다.
전극층(268a)은 도전층(202b)과 같은 층에 형성된 전극층(202a)과 전기적으로 접속되어 있다. 또한, 전극층(202a)은 절연층(234)에 제공된 콘택트 홀을 통하여 전극층(222a)과 전기적으로 접속되어 있다. 도 6a에서는 도시하지 않았지만, 전극층(222a)은 트랜지스터(160)의 게이트 전극층(210)과 전기적으로 접속되어 있다. 따라서, 트랜지스터(162)의 전극층(268a)은 트랜지스터(160)의 게이트 전극층(210)과 전기적으로 접속되어 있다.
절연층(230) 및 절연층(234)의 구성은 절연층(228)과 마찬가지로 할 수 있다. 또한, 절연층(228), 절연층(230), 절연층(234)은 필요하면 평탄화 처리를 수행하여도 좋다. 또한, 트랜지스터(162)의 전극층(268a)과, 트랜지스터(160)의 게이트 전극층(210)의 전기적인 접속은 도 6a에 도시한 구성에 한정되지 않으며, 사이에 개재되는 전극층(또는 배선층), 절연층의 구성은 적절히 설정할 수 있다. 예를 들어, 전극층(202a)과 전극층(222a) 사이에 별도로 전극층을 제공하여도 좋고, 전극층(268a)과 게이트 전극층(210)을 직접 접속하여도 좋다.
도 6a에서는 절연층(204)에 형성된 콘택트 홀을 통하여 전극층(202a)과 전극층(268a)이 전기적으로 접속되어 있다. 또한, 트랜지스터(162)의 도전층(202b)은 전극층(222a)과 같은 층에 제공된 배선층(222b)과 전기적으로 접속되어 있다.
도 6a에 있어서, 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩되도록 제공되어 있다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)의 적어도 일부와 중첩되도록 제공되어 있는 것이 바람직하다. 예를 들어, 용량 소자(164)의 도전층(253)은 트랜지스터(160)의 게이트 전극층(210)과 적어도 일부가 중첩되어 제공되어 있다. 이러한 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적을 저감시킬 수 있으므로 고집적화를 도모할 수 있다.
도 6a에 대응하는 회로 구성의 일례를 도 6b에 도시하였다.
도 6b에서 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극층은 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극층은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층 중 하나는 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극층과 트랜지스터(162)의 소스 전극층 및 드레인 전극층 중 다른 하나는 용량 소자(164)의 한쪽 전극과 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(164)의 다른 쪽 전극은 전기적으로 접속되어 있다.
도 6b에 도시한 반도체 장치에서는 트랜지스터(160)의 게이트 전극층의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 정보의 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극층 및 용량 소자(164)에 공급된다. 즉, 트랜지스터(160)의 게이트 전극층에는 소정의 전하가 공급된다(기록). 여기서는, 다른 2개의 전위 레벨을 부여하는 전하(이하에서 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급되는 것으로 한다. 이 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작으므로, 트랜지스터(160)의 게이트 전극층의 전하는 오랫동안 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정(定)전위)를 공급한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(160)의 게이트 전극층에 유지된 전하량에 따라 제 2 배선의 전위는 달라진다. 이것은 일반적으로 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극층에 High 레벨 전하가 공급된 경우의 외견상 문턱 전압 Vth_H는 트랜지스터(160)의 게이트 전극층에 Low 레벨 전하가 공급된 경우의 외견상 문턱 전압 Vth_L보다 낮기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(160)를 온 상태로 하기 위해서 필요하게 되는 제 5 배선의 전위를 뜻한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 트랜지스터(160)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들어 기록에 있어서 High 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(＞Vth_H)가 되면, 트랜지스터(160)는 '온 상태'가 된다. Low 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(＜Vth_L)가 되어도, 트랜지스터(160)는 그대로 '오프 상태'이다. 따라서 제 2 배선의 전위를 판별함으로써, 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형태로 배치하여 사용하는 경우에는, 원하는 메모리셀의 정보만을 판독할 수 있을 필요가 있다. 정보를 판독하지 않는 메모리셀에서는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 ‘오프 상태’가 되는 전위, 즉 Vth_H보다 낮은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 ‘온 상태’가 되는 전위, 즉 Vth_L보다 큰 전위를 제 5 배선에 공급하면 좋다.
본 실시형태에 제시된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 오랫동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)에도 오랫동안 기억 내용을 유지할 수 있다. 여기서, 트랜지스터(162)를 노멀리 오프의 트랜지스터로 함으로써, 전력이 공급되지 않는 경우에, 트랜지스터(162)의 게이트(게이트 전극층(262))에 접지 전위가 입력되는 구성으로 할 수 있다. 이와 같이 하여, 전력이 공급되지 않는 경우에, 트랜지스터(162)는 오프 상태를 유지할 수 있으며, 기억 내용을 계속 유지할 수 있다.
또한, 본 실시형태에 제시되는 반도체 장치에서는 정보의 기록에 높은 전압이 필요 없으며, 소자 열화의 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 달리, 플로팅 게이트에 전자를 주입하거나 플로팅 게이트로부터 전자를 뽑을 필요가 없기 때문에, 게이트 절연층의 열화 등의 문제가 전혀 생기지 않는다. 즉, 본 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 제한이 없으며, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태에 따라 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 제시한 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 또 기록 횟수에도 제한이 없는 반도체 장치에 대하여, 실시형태 2에서 제시한 구성과 상이한 구성을 도 7a 및 도 7b를 사용하여 설명한다.
도 7a는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 7b는 반도체 장치의 일례를 도시한 개념도이다. 우선, 도 7a에 도시한 반도체 장치에 대하여 설명하고, 이어서 도 7b에 도시한 반도체 장치에 대하여 설명한다.
도 7a에 도시한 반도체 장치에서 비트 라인 BL과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층은 전기적으로 접속되어 있고, 워드 라인 WL과 트랜지스터(162)의 게이트 전극층은 전기적으로 접속되어 있고, 트랜지스터(162)의 소스 전극층 또는 드레인 전극층과 용량 소자(254)의 제 1 단자는 전기적으로 접속되어 있다.
다음에, 도 7a에 도시한 반도체 장치(메모리 셀(250))에 정보를 기록하거나 유지하는 경우에 대하여 설명한다.
우선, 워드 라인 WL의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트 라인 BL의 전위가 용량 소자(254)의 제 1 단자에 공급된다(기록). 그 후, 워드 라인 WL의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
산화물 반도체를 사용한 트랜지스터(162)는 오프 전류가 매우 작다는 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)를 매우 오랫동안 유지할 수 있다. 또한, 트랜지스터(162)를 노멀리 오프의 트랜지스터로 함으로써, 전력이 공급되지 않는 경우에, 트랜지스터(162)의 게이트에 접지 전위가 입력되는 구성으로 할 수 있다. 이와 같이 하여, 전력이 공급되지 않는 경우에 트랜지스터(162)는 오프 상태를 유지할 수 있으며, 기억 내용을 계속 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면 부유 상태인 비트 라인 BL과 용량 소자(254)가 도통하여, 비트 라인 BL과 용량 소자(254)간에서 전하가 재분배된다. 이로써, 비트 라인 BL의 전위가 변화된다. 비트 라인 BL의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 달라진다.
예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트 라인 BL이 갖는 용량 성분(이하, 비트 라인 용량이라고도 함)을 CB, 전하가 재분배되기 전의 비트 라인 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트 라인 BL의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리셀(250)의 상태로서 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 갖는다고 가정하면, 전위 V1을 유지한 경우의 비트 라인 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지한 경우의 비트 라인 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 비트 라인 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
상술한 바와 같이, 도 7a에 도시한 반도체 장치는 트랜지스터(162)의 오프 전류가 매우 작다는 특징을 갖기 때문에 용량 소자(254)에 축적된 전하를 오랫동안 유지할 수 있다. 즉, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우에도 오랫동안 기억 내용을 유지할 수 있다.
다음에, 도 7b에 도시된 반도체 장치에 대하여 설명한다.
도 7b에 도시된 반도체 장치는 상부에 기억 회로로서 도 7a에 도시된 복수의 메모리셀(250)을 갖는 메모리셀 어레이(251a) 및 메모리셀 어레이(251b)를 갖고, 하부에 메모리셀 어레이(251)(메모리셀 어레이(251a) 및 메모리셀 어레이(251b))를 동작시키기 위해서 필요한 주변 회로(258)를 갖는다. 또한, 주변 회로(258)는 메모리셀 어레이(251)와 전기적으로 접속되어 있다.
도 7b에 도시된 구성으로 함으로써 주변 회로(258)를 메모리셀 어레이(251)(메모리셀 어레이(251a) 및 메모리셀 어레이(251b))의 바로 아래에 제공할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(258)에 제공되는 트랜지스터에는 트랜지스터(162)와는 상이한 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있으며, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 이용하는 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 상기 트랜지스터에 의하여 바람직하게 실현할 수 있다.
또한, 도 7b에 도시한 반도체 장치에서는 2개의 메모리셀 어레이(251)(메모리셀 어레이(251a) 및 메모리셀 어레이(251b))가 적층된 구성을 예시하였지만, 적층된 메모리셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리셀 어레이를 적층하는 구성으로 하여도 좋다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재하는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는 본 명세서에 제시하는 트랜지스터를 사용한 반도체 장치의 다른 예로서, 논리 회로인 NOR형 회로 및 NAND형 회로를 도 8a 내지 도 8c에 도시하였다. 도 8b는 NOR형 회로이고, 도 8c는 NAND형 회로이다. 도 8a는 도 8b의 NOR형 회로에서의 트랜지스터(802) 및 트랜지스터(803)의 구조를 도시한 단면도이다.
도 8b 및 도 8c에 도시한 NOR형 회로 및 NAND형 회로에서는 p채널형 트랜지스터인 트랜지스터(801), 트랜지스터(802), 트랜지스터(811), 트랜지스터(814)는 실시형태 2에서 제시한 트랜지스터(160)와 같은 구성으로 할 수 있다. 본 실시형태에서는 n형 도전형을 갖는 반도체 재료를 사용한 기판(800)(예를 들어, n형 단결정 실리콘 기판)에 p형을 부여하는 불순물 원소인 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 도입하여 p형 불순물 영역을 갖는 p채널형 트랜지스터를 형성한다.
또한, n채널형 트랜지스터인 트랜지스터(803), 트랜지스터(804), 트랜지스터(812), 트랜지스터(813)는 실시형태 1에서 제시한 트랜지스터 중 어느 것과 같은 구조를 갖는, 채널 형성 영역에 산화물 반도체막을 사용한 트랜지스터를 적용한다.
또한, 도 8a 내지 도 8c에 도시한 NOR형 회로 및 NAND형 회로에서는 트랜지스터(803), 트랜지스터(804), 트랜지스터(812), 트랜지스터(813)는 산화물 반도체층의 채널 형성 영역을 끼운 소스 전극층 및 드레인 전극층이 하단부에 채널 길이 방향으로 돌출된 영역을 갖기 때문에, 상기 전극층간의 전계 집중을 완화시킬 수 있고, 또 소스 전극층 및 드레인 전극층 각각과 게이트 전극층 사이에 게이트 절연층과 별도로 제공된 절연층을 포함함으로써, 상기 전극층 각각과 게이트 전극층 사이의 기생 용량을 저감시킬 수 있다. 또한, 절연층을 개재하여 산화물 반도체층을 깨우도록 제 1 게이트 전극층과 제 2 게이트 전극층이 제공되어 있으며, 게이트 전극층 중 하나를 소위 백 게이트로서 사용하고, 전위를 적절히 제어, 예를 들어 GND로 함으로써, 트랜지스터(803), 트랜지스터(804), 트랜지스터(812), 트랜지스터(813)의 문턱 전압을 더 양 방향으로 변동시켜 노멀리 오프의 트랜지스터로 할 수 있다.
또한, 본 실시형태는 NOR형 회로에서 트랜지스터(803) 및 트랜지스터(804) 각각에 제공되며 백 게이트로서 기능할 수 있는 게이트 전극층은 서로 전기적으로 접속되는 예를 제시하고, NAND형 회로에서 트랜지스터(812) 및 트랜지스터(813) 각각에 제공되며 백 게이트로서 기능할 수 있는 게이트 전극층은 서로 전기적으로 접속되는 예를 제시한다. 다만 이것에 한정되지 않으며, 상기 백 게이트로서 기능하는 게이트 전극층은 각각 독립적으로 전기적으로 제어되는 구조라도 좋다.
도 8a에 도시한 반도체 장치는 기판(800)에 단결정 실리콘 기판을 사용하고, 상기 단결정 실리콘 기판에 트랜지스터(802)를 형성하고, 트랜지스터(802) 위에 산화물 반도체층을 채널 형성 영역에 사용한 트랜지스터(803)를 적층하는 예이다. 기판(800) 위에는 트랜지스터(802)를 둘러싸도록 소자 분리 절연층(806)이 제공되어 있다.
트랜지스터(803)의 게이트 전극층(841a)과 전기적으로 접속된 전극층(841b)은 게이트 절연층(843), 절연층(839), 산화물 절연층(838), 및 절연층(837)에 제공된 콘택트 홀을 통하여 도전층(840)과 동일한 층에 제공된 전극층인 전극층(835)과 전기적으로 접속되어 있다. 전극층(835)은 절연층(836) 및 절연층(833)에 제공된 콘택트 홀을 통하여 배선층(832)과 전기적으로 접속되어 있다. 도 8a에는 명시적으로 도시하지 않았지만, 배선층(832)은 절연층(830) 및 절연층(826)에 형성된 콘택트 홀을 통하여 트랜지스터(802)의 게이트 전극층(821)과 전기적으로 접속되어 있다. 따라서, 트랜지스터(803)의 게이트 전극층(841a)은 트랜지스터(802)의 게이트 전극층(821)과 전기적으로 접속되어 있다.
또한, 도 8a에는 명시적으로 도시하지 않았지만, 트랜지스터(802)의 전극층(825)은 배선층(834)과 전기적으로 접속되어 있고, 배선층(834)은 전극층(831)을 통하여 트랜지스터(803)의 전극층(845)과 전기적으로 접속되어 있다. 따라서, 트랜지스터(802)의 전극층(825)과 트랜지스터(803)의 전극층(845)은 전기적으로 접속되어 있다.
또한, 트랜지스터(802)의 전극층(또는 게이트 전극층)과, 트랜지스터(803)의 전극층(또는 게이트 전극층)의 전기적인 접속은 도 8a에 도시한 구성에 한정되지 않으며, 개재하는 전극층(또는 배선층), 절연층의 구성은 적절히 설정할 수 있다.
도 8a에 도시한 바와 같이 트랜지스터(802)와 트랜지스터(803)를 적층하여 제공함으로써, 반도체 장치의 점유 면적을 저감시킬 수 있기 때문에, 고집적화를 도모할 수 있다. 또한, 트랜지스터(802)는 노멀리 오프를 실현할 수 있는 트랜지스터이기 때문에, 논리 회로를 정확히 제어할 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고, 또 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 반도체 장치의 일례로서, 실시형태 1에 제시된 트랜지스터를 적어도 일부에 사용한 CPU(Central Processing Unit)에 대하여 설명한다.
도 9a는 CPU의 구체적인 구성을 도시한 블록도이다. 도 9a에 도시한 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론 도 9a에 도시한 CPU는 그 구성을 간략화하여 제시한 일례에 불과하며, 실제의 CPU는 그 용도에 따라 다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드(decode)된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)로부터 정보를 판독하거나 레지스터(1196)에 정보를 기록한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클럭 신호 CLK1을 바탕으로, 내부 클럭 신호 CLK2를 생성하는 내부 클럭 생성부를 갖추며, 내부 클럭 신호 CLK2를 상기 각종 회로에 공급한다.
도 9a에 도시한 CPU에서는 레지스터(1196)에 메모리셀이 제공되어 있다. 레지스터(1196)의 메모리셀에는 실시형태 2 또는 실시형태 3에 제시된 메모리셀을 사용하여도 좋다.
도 9a에 도시한 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 수행한다. 즉, 레지스터(1196)가 갖는 메모리셀에서, 논리값을 반전시키는 논리 소자에 의해 데이터를 유지할지, 또는 용량 소자에 의해 데이터를 유지할지를 선택한다. 논리값을 반전시키는 논리 소자에 의한 데이터 유지가 선택된 경우에는, 레지스터(1196) 내의 메모리셀에 전원 전압이 공급된다. 용량 소자에서의 데이터 유지가 선택된 경우에는, 용량 소자의 데이터가 재기록되고, 레지스터(1196) 내의 메모리셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 9b 또는 도 9c에 도시한 바와 같이, 메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 사이에 스위칭 소자를 제공함으로써, 전원 정지를 수행할 수 있다. 이하에서는 도 9b 및 도 9c의 회로에 대해서 설명한다.
도 9b 및 도 9c에는 메모리셀에 대한 전원 전위의 공급을 제어하는 스위칭 소자에, 실시형태 1에서 제시한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 도시하였다.
도 9b에 도시한 기억 장치는 스위칭 소자(1141)와, 복수의 메모리셀(1142)을 갖는 메모리셀군(1143)을 갖는다. 구체적으로는 각 메모리셀(1142)에는 실시형태 2 또는 실시형태 3에서 제시한 메모리셀을 사용할 수 있다. 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 스위칭 소자(1141)를 통하여 HIGH 레벨의 전원 전위 VDD가 공급되어 있다. 또한, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 신호 IN의 전위와, LOW 레벨의 전원 전위 VSS의 전위가 공급되어 있다.
도 9b에서는 스위칭 소자(1141)로서 실시형태 1에서 제시한 트랜지스터를 사용하며, 상기 트랜지스터는 그 게이트 전극층에 공급되는 신호 SigA에 의하여 스위칭이 제어된다.
또한, 도 9b에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하였지만, 이것에 특별히 한정되지 않으며 복수의 트랜지스터를 가져도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수로 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 9b에서는 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 대한 HIGH 레벨의 전원 전위 VDD의 공급이 제어되지만, 스위칭 소자(1141)에 의해, LOW 레벨의 전원 전위 VSS의 공급이 제어되어도 좋다.
또한, 도 9c에는 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 스위칭 소자(1141)를 통하여 LOW 레벨의 전원 전위 VSS가 공급되는 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 대한 LOW 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되는 노드 사이에 스위칭 소자를 제공하며, 일시적으로 CPU의 동작을 정지하여 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있으며, 소비 전력을 저감할 수 있다. 구체적으로는 예를 들어, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치에 대한 정보 입력을 정지하는 동안이라도 CPU의 동작을 정지할 수 있고, 이것에 따라 소비 전력을 저감할 수 있다.
여기서는 CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
또한, 스핀트로닉스 디바이스로서 알려져 있는 스핀 MRAM(스핀 주입 자화 반전형 MRAM)과, 산화물 반도체를 사용한 메모리의 비교표를 표 1에 나타낸다.
[표 1]
Figure pat00001
산화물 반도체를 사용한 트랜지스터와 실리콘을 사용한 트랜지스터를 조합하는 메모리는 표 1에 나타낸 바와 같이 스핀트로닉스 디바이스에 비하여 구동 방식, 기록 원리, 재료 등이 크게 상이하다.
또한, 산화물 반도체를 사용한 트랜지스터와 실리콘을 사용한 트랜지스터를 조합하는 메모리는 표 1에 나타낸 바와 같이 스핀트로닉스 디바이스에 비하여 내열성, 3D화(3층 이상의 적층 구조화), 자계 내성 등 많은 점에서 유리하다. 또한, 표 1에 나타낸 오버헤드 전력이란, 프로세서 내의 메모리부 등에 기록하는 전력 등 소위 오버헤드에 의해 소비되는 전력을 뜻한다.
이와 같이 스핀트로닉스 디바이스에 비하여 유리한 점이 많은 산화물 반도체를 사용한 메모리를 이용함으로써, CPU의 소비 전력을 절감할 수 있다.
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 명세서에 개시한 반도체 장치는 다양한 전자 기기(오락기도 포함함)에 적용할 수 있다. 전자 기기로서는, 텔레비전이나 모니터 등의 표시 장치, 조명 장치, 데스크톱 또는 노트북 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 핸드셋, 트랜시버, 휴대 무선기, 휴대전화, 자동차 전화, 휴대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공조 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 석유를 사용한 엔진이나, 비수계 2차 전지로부터의 전력을 사용하여, 전동기에 의해 추진하는 이동체 등도 전기 기기의 범주에 포함된다. 상술한 이동체로서, 예를 들어, 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들의 타이어 차륜이 무한 궤도로 대체된 장궤(裝軌) 차량, 전동 어시스트 자전거를 포함한 원동기가 달린 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기나 혹성 탐사기, 우주선을 들 수 있다. 이러한 전자 기기의 구체적인 예를 도 10a 내지 도 10c에 도시하였다.
도 10a는 표시부를 갖는 테이블(9000)을 도시한 것이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있으며, 표시부(9003)로 영상을 표시할 수 있다. 여기서는, 4개의 다리부(9002)에 의해 하우징(9001)을 지탱한 구성을 도시하였다. 또한, 전력을 공급하기 위한 전원 코드(9005)를 하우징(9001)에 구비한다.
실시형태 1에 도시한 트랜지스터는 표시부(9003)에 사용할 수 있으며, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 가지며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써, 화면을 조작하거나 정보를 입력할 수 있고, 또한 다른 가전 제품과의 통신을 가능하게 하거나 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전 제품을 제어하는 제어 장치로서 사용하여도 좋다. 예를 들어, 이미지 센서 기능을 갖는 반도체 장치를 사용하면 표시부(9003)에 터치 입력 기능을 구비시킬 수 있다.
또한 하우징(9001)에 제공된 힌지에 의해, 표시부(9003)의 화면을 바닥에 수직으로 세울 수도 있으며, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 화면이 큰 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 내장되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 10b는 휴대 음악 플레이어이며, 본체(3021)에는 표시부(3023)와, 귀에 장착하기 위한 고정부(3022)와, 스피커, 조작 버튼(3024), 외부 메모리 슬롯(3025) 등이 제공되어 있다. 실시형태 1의 트랜지스터, 또는 실시형태 2 내지 실시형태 4에 제시된 메모리나 논리 회로를 본체(3021)에 내장된 메모리나 CPU 등에 적용함으로써, 소비 전력이 더 절감된 휴대 음악 플레이어(PDA)로 할 수 있다.
또한, 도 10b에 도시된 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 구비시키고 휴대 전화와 연계시키면, 승용차 등을 운전하면서 와이어리스에 의한 핸즈 프리로 회화도 가능하다.
도 10c는 컴퓨터이며, CPU를 포함한 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다. 컴퓨터는 본 발명의 일 형태를 사용하여 제작되는 반도체 장치를 그 표시부(9203)에 사용함으로써 제작된다. 또한, 실시형태 5에서 제시한 CPU를 이용하면, 소비 전력이 절감된 컴퓨터로 할 수 있다.
도 11a 및 도 11b는 폴더형 태블릿 단말이다. 도 11a는 펼친 상태를 도시한 것이며, 태블릿 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절감 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 갖는다.
도 11a 및 도 11b에 도시한 바와 같은 휴대 기기에서는, 화상 데이터의 일시 기억 등에 메모리로서 SRAM 또는 DRAM이 사용된다. 예를 들어, 실시형태 2 또는 실시형태 3에서 설명한 반도체 장치를 메모리로서 사용할 수 있다. 상술한 실시형태에서 설명한 반도체 장치를 메모리에 채용함으로써 고속으로 정보를 기록하거나 판독할 수 있고, 또 기억을 오랫동안 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
또한 표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한 도면에서는 일례로서 표시부(9631a)에 있어서 영역의 반이 표시만 하는 기능을 갖는 구성이고 영역의 나머지 반이 터치 패널 기능을 갖는 구성을 도시하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a)의 전체 면에 키보드 버튼을 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력을 수행할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향을 전환하거나, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절감 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 태블릿 단말은 광 센서뿐만 아니라, 자이로 센서, 가속도 센서 등 기울기를 검출하는 센서와 같은 다른 검출 장치를 내장하여도 좋다.
또한, 도 11a에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만 이것에 특별히 한정되지 않고, 서로 크기가 상이하여도 좋고 표시 품질도 상이하여도 좋다. 예를 들어, 한쪽이 다른 쪽보다 고정세한 표시가 가능한 표시 패널로 하여도 좋다.
도 11b는 닫은 상태를 도시한 것이며, 태블릿 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 11b에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한, 태블릿 단말은 반으로 접을 수 있기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다.
또한, 도 11a 및 도 11b에 도시한 태블릿 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작하거나 편집하는 터치 입력 기능, 각종 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿 단말의 표면에 장착된 태양 전지(9633)에 의하여, 터치 패널, 표시부, 또는 영상 신호 처리부 등에 전력을 공급할 수 있다. 또한 태양 전지(9633)를 하우징(9630)의 한쪽 면 또는 양쪽 면에 제공할 수 있어, 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 장점이 있다.
또한, 도 11b에 도시한 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 11c의 블록도를 참조로 설명한다. 도 11c에는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치 SW1 내지 스위치 SW3, 표시부(9631)에 대해서 도시한 것이며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치 SW1 내지 스위치 SW3이 도 11b에 도시한 충방전 제어 회로(9634)에 대응하는 부분이 된다.
우선, 외광을 사용하여 태양 전지(9633)에 의해 발전되는 경우의 동작 예에 대해서 설명한다. 태양 전지(9633)에 의해 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치 SW1을 온 상태로 하여, 컨버터(9637)에 의하여 표시부(9631)에 필요한 전압으로 승압 또는 강압을 수행한다. 또한, 표시부(9631)에서 표시를 수행하지 않을 때는 스위치 SW1을 오프 상태로 하고, 스위치 SW2를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)는 발전 수단의 일례로서 도시하였지만, 특별히 한정되지 않으며 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의해 배터리(9635)를 충전하는 구성이라도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 수행하는 구성으로 하여도 좋다.
도 12a에서, 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 내장되어 있으며, 표시부(8002)에 의해 영상을 표시하고 스피커부(8003)로부터 음성을 출력할 수 있다. 실시형태 1에서 제시한 트랜지스터를 사용하여 표시부(8002)에 사용할 수 있다.
표시부(8002)에는 액정 표시 장치, 유기 EL 소자 등의 발광 소자를 각 화소에 구비한 발광 장치, 전기 영동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel) 등의 반도체 표시 장치를 사용할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등을 구비하여도 좋다. 텔레비전 장치(8000)는 수신기에 의해 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보 통신을 수행하는 것도 가능하다.
또한 텔레비전 장치(8000)는 정보 통신을 수행하기 위한 CPU나 메모리를 구비하여도 좋다. 텔레비전 장치(8000)에는 실시형태 2 내지 실시형태 5 중 어느 실시형태에 제시된 메모리, 논리 회로, CPU를 사용할 수 있다.
도 12a에서 실내기(8200) 및 실외기(8204)를 갖는 에어컨디셔너는 실시형태 5에서 제시한 CPU를 사용한 전기 기기의 일례이다. 구체적으로는 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 갖는다. 도 12a에서 CPU(8203)가 실내기(8200)에 제공된 예를 도시하였지만, CPU(8203)는 실외기(8204)에 제공되어도 좋다. 또는, 실내기(8200)와 실외기(8204) 양쪽 모두에 CPU(8203)가 제공되어도 좋다. 실시형태 5에 제시된 CPU는 산화물 반도체를 사용한 CPU이기 때문에, 내열성이 우수하며, 신뢰성이 높은 에어컨디셔너를 실현할 수 있다.
도 12a에 있어서, 전기 냉동 냉장고(8300)는 산화물 반도체를 사용한 CPU를 구비한 전기 기기의 일례이다. 구체적으로는 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), CPU(8304) 등을 갖는다. 도 12a에서는 CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 실시형태 5에서 제시한 CPU를 전기 냉동 냉장고(8300)의 CPU(8304)에 사용함으로써, 소비 전력을 절감할 수 있다.
도 12b에 전기 기기의 일례인 전기 자동차의 예를 도시하였다. 전기 자동차(9700)에는 2차 전지(9701)가 탑재되어 있다(도 12c 참조). 2차 전지(9701)의 전력은 제어 회로(9702)에 의해 출력이 조정되어 구동 장치(9703)에 공급된다. 제어 회로(9702)는 ROM, RAM, CPU(도시하지 않았음) 등을 갖는 처리 장치(9704)에 의하여 제어된다. 실시형태 5에서 제시한 CPU를 전기 자동차(9700)의 CPU에 사용함으로써 소비 전력을 절감할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단체(單體), 또는 전동기와 내연 기관이 조합되어 구성된다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길인지 내리막길인지 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 따라 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 따라 2차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되어 있는 경우에는, 직류를 교류로 변환시키는 인버터도 내장된다(도시하지 않았음).
본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시하는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
100: 기판
102: 도전층
103: 절연층
104: 절연층
105: 절연층
106: 산화물 절연층
107: 산화물 절연층
108: 산화물 반도체층
108a: 산화물 반도체층
108b: 산화물 반도체층
110: 도전막
110a: 소스 전극층
110b: 드레인 전극층
111a: 영역
111b: 영역
111c: 영역
111d: 영역
112: 절연층
113: 게이트 절연막
114: 게이트 절연층
116: 게이트 전극층
117: 게이트 절연층
118: 절연층
120: 트랜지스터
122: 트랜지스터
124: 트랜지스터
126: 트랜지스터
128: 트랜지스터
130: 트랜지스터
150: 개구부
160: 트랜지스터
162: 트랜지스터
164: 용량 소자
170a: 레지스트 마스크
170b: 레지스트 마스크
180: 레지스트 마스크
200: 기판
202a: 전극층
202b: 도전층
203: 절연층
204: 절연층
205: 절연층
206: 소자 분리 절연층
208: 게이트 절연층
210: 게이트 전극층
212a: 전극층
212b: 전극층
214: 불순물 영역
216: 채널 형성 영역
218: 측벽 절연층
220: 고농도 불순물 영역
222a: 전극층
222b: 배선층
224: 금속간 화합물 영역
228: 절연층
230: 절연층
232: 절연층
234: 절연층
235: 절연층
244: 산화물 반도체층
250: 메모리셀
251: 메모리셀 어레이
251a: 메모리셀 어레이
251b: 메모리셀 어레이
253: 도전층
254: 용량 소자
256: 배선층
258: 주변 회로
260: 게이트 절연층
262: 게이트 전극층
263: 절연층
263a: 전극층
263b: 전극층
268a: 전극층
268b: 전극층
800: 기판
801: 트랜지스터
802: 트랜지스터
803: 트랜지스터
804: 트랜지스터
806: 소자 분리 절연층
811: 트랜지스터
812: 트랜지스터
813: 트랜지스터
814: 트랜지스터
821: 게이트 전극층
825: 전극층
826: 절연층
830: 절연층
831: 전극층
832: 배선층
833: 절연층
834: 배선층
835: 전극층
836: 절연층
837: 절연층
838: 산화물 절연층
839: 절연층
840: 도전층
841a: 게이트 전극층
841b: 전극층
843: 게이트 절연층
845: 전극층
1141: 스위칭 소자
1142: 메모리셀
1143: 메모리셀군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
3021: 본체
3022: 고정부
3023: 표시부
3024: 조작 버튼
3025: 외부 메모리 슬롯
8000: 텔레비전 장치
8001: 하우징
8002: 표시부
8003: 스피커부
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용 문
8303: 냉동실용 문
8304: CPU
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼
9700: 전기 자동차
9701: 2차 전지
9702: 제어 회로
9703: 구동 장치
9704: 처리 장치

Claims (4)

  1. 실리콘을 포함하는 제 1 채널 형성 영역을 갖는 제 1 트랜지스터와, 산화물 반도체를 포함하는 제 2 채널 형성 영역을 갖는 제 2 트랜지스터를 갖는 반도체 장치로서,
    상기 제 1 트랜지스터의 상방의 제 1 절연층과,
    상기 제 1 절연층의 상방의, 제 1 도전층 및 제 2 도전층과,
    상기 제 1 도전층의 상방 및 상기 제 2 도전층의 상방의 제 2 절연층과,
    상기 제 2 절연층의 상방의, 제 3 도전층 및 제 4 도전층을 갖고,
    상기 제 2 트랜지스터는,
    상기 제 4 도전층과,
    제 3 절연층을 개재하여 상기 제 4 도전층과 중첩되는 영역을 갖는 산화물 반도체층과,
    상기 산화물 반도체층의 상면에 접하는 영역을 갖는, 소스 전극층 및 드레인 전극층과,
    게이트 절연층을 개재하여 상기 산화물 반도체층과 중첩되는 영역을 갖는 게이트 전극층을 갖고,
    상기 산화물 반도체층은 제 1 층과, 상기 제 1 층의 상면에 접하는 제 2 층을 갖고,
    상기 제 1 층은 적어도 In과 Ga를 포함하고, 또한, In＞Ga의 조성을 갖고,
    상기 제 2 층은 적어도 In과 Ga를 포함하고, 또한, In≤Ga의 조성을 갖고,
    상기 제 2 트랜지스터의 채널 길이 방향에서의 단면에서 볼 때, 상기 소스 전극층 및 상기 드레인 전극층의 각각은 하단부에 돌출된 영역을 갖고,
    상기 소스 전극층 및 상기 드레인 전극층 중 어느 한쪽은 상기 제 3 도전층 및 상기 제 1 도전층을 통하여, 상기 제 1 트랜지스터의 게이트 전극과 전기적으로 접속되고,
    상기 제 4 도전층은 상기 제 2 도전층에 전기적으로 접속되어 있는, 반도체 장치.
  2. 실리콘을 포함하는 제 1 채널 형성 영역을 갖는 제 1 트랜지스터와, 산화물 반도체를 포함하는 제 2 채널 형성 영역을 갖는 제 2 트랜지스터를 갖는 반도체 장치로서,
    상기 제 1 트랜지스터의 상방의 제 1 절연층과,
    상기 제 1 절연층의 상방의, 제 1 도전층 및 제 2 도전층과,
    상기 제 1 도전층의 상방 및 상기 제 2 도전층의 상방의 제 2 절연층과,
    상기 제 2 절연층의 상방의, 제 3 도전층 및 제 4 도전층을 갖고,
    상기 제 2 트랜지스터는,
    상기 제 4 도전층과,
    제 3 절연층을 개재하여 상기 제 4 도전층과 중첩되는 영역을 갖는 산화물 반도체층과,
    상기 산화물 반도체층의 상면에 접하는 영역을 갖는, 소스 전극층 및 드레인 전극층과,
    게이트 절연층을 개재하여 상기 산화물 반도체층과 중첩되는 영역을 갖는 게이트 전극층을 갖고,
    상기 산화물 반도체층은 제 1 층과, 상기 제 1 층의 상면에 접하는 제 2 층을 갖고,
    상기 제 1 층은 적어도 In과 Ga를 포함하고, 또한, In＞Ga의 조성을 갖고,
    상기 제 2 층은 적어도 In과 Ga를 포함하고, 또한, In≤Ga의 조성을 갖고,
    상기 제 2 트랜지스터의 채널 길이 방향에서의 단면에서 볼 때, 상기 소스 전극층 및 상기 드레인 전극층의 각각은 하단부에 돌출된 영역을 갖고, 상기 하단부는 게이트 전극층과 중첩되는 영역에서 산화물 반도체층 위에 위치하고,
    상기 소스 전극층 및 상기 드레인 전극층 중 어느 한쪽은 상기 제 3 도전층 및 상기 제 1 도전층을 통하여, 상기 제 1 트랜지스터의 게이트 전극과 전기적으로 접속되고,
    상기 제 4 도전층은 상기 제 2 도전층에 전기적으로 접속되어 있는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은 Zn을 포함하는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 도전층, 상기 제 3 도전층, 및 상기 소스 전극층 및 상기 드레인 전극층 중 어느 한쪽은, 상기 제 1 트랜지스터의 게이트 전극과 중첩되는 영역을 갖는, 반도체 장치.
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