JP6448311B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、開示される一実施形態は半導体装置の構造及びレイアウト形状に関する。
近年、表示装置やパーソナルコンピュータなどの駆動回路には微細なスイッチング素子としてトランジスタ、ダイオードなどの半導体装置が用いられている。特に、表示装置において、半導体装置は、各画素の階調に応じた電圧又は電流を供給するための選択トランジスタだけでなく、電圧又は電流を供給する画素を選択するための駆動回路にも使用されている。半導体装置はその用途に応じて要求される特性が異なる。例えば、選択トランジスタとして使用される半導体装置は、オフ電流が低いことや半導体装置間の特性ばらつきが小さいことが要求される。また、駆動回路として使用される半導体装置は、高いオン電流が要求される。
上記のような表示装置において、従来からアモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置が開発されている。アモルファスシリコンをチャネルに用いた半導体装置は、より単純な構造かつ４００℃以下の低温プロセスで形成することができるため、例えば第８世代（２１６０×２４６０ｍｍ）と呼ばれる大型のガラス基板を用いて半導体装置を形成することができる。しかし、アモルファスシリコンをチャネルに用いた半導体装置は移動度が低く、駆動回路に使用することはできない。
また、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置に比べて移動度が高いため、選択トランジスタだけでなく駆動回路の半導体装置にも使用することができる。しかし、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は構造及びプロセスが複雑になる。また、５００℃以上の高温プロセスで半導体装置を形成する必要があるため、上記のような大型のガラス基板を用いて半導体装置を形成することができない。また、アモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置はいずれもオフ電流が高く、印加した電圧を長時間保持することが難しかった。
そこで、最近では、アモルファスシリコンや低温ポリシリコンや単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができ、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。また、酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。
特開２０１０−０６２２２９号公報
しかしながら、酸化物半導体をチャネルに用いた半導体装置は低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置に比べると移動度が低い。したがって、より高いオン電流を得るためには、半導体装置のＬ長（チャネル長）を短くする必要がある。特許文献１に示す半導体装置では、半導体装置のチャネル長を短くするためにはソース・ドレイン間の距離を短くする必要がある。
ここで、ソース・ドレイン間の距離はフォトリソグラフィ及びエッチングの工程によって決定されが、フォトリソグラフィによってパターニングする場合、露光機のマスクパターンサイズによって微細化が制限される。特に、ガラス基板上にフォトリソグラフィによってパターニングする場合、マスクパターンの最小サイズは２μｍ程度であり、半導体装置の短チャネル化はこのマスクパターンサイズに制限される。また、半導体装置のチャネル長がフォトリソグラフィによって決定されるため、半導体装置のチャネル長はフォトリソグラフィの工程における基板面内ばらつきの影響を受けてしまう。
本発明は、上記実情に鑑み、オン電流を向上させることができる半導体装置を提供することを目的とする。または、チャネル長の基板面内ばらつきを抑制することができる半導体装置を提供することを目的とする。
本発明の一実施形態による半導体装置は、第１側壁を有する第１絶縁層と、第１側壁に配置された酸化物半導体と、酸化物半導体の第１側壁とは反対側に配置されたゲート絶縁層と、第１側壁に配置された酸化物半導体にゲート絶縁層を介して対向するゲート電極と、酸化物半導体の下方に配置され、酸化物半導体の一方に接続された第１電極と、酸化物半導体の上方に配置され、酸化物半導体の他方に接続された第２電極と、を有する。
また、本発明の一実施形態による半導体装置は、傾斜面が上方を向くテーパ形状の第１側壁を有する第１絶縁層と、第１側壁上に配置された酸化物半導体と、酸化物半導体上に配置されたゲート絶縁層と、ゲート絶縁層上に配置されたゲート電極と、酸化物半導体の下方に配置され、酸化物半導体の一方に接続された第１電極と、酸化物半導体の情報に配置され、酸化物半導体の他方に接続された第２電極と、を有する。
また、本発明の一実施形態による半導体装置は、第１側壁を有する第１絶縁層と、第１絶縁層の上方に配置された第１電極と、第１側壁及び第１電極上に配置され、一方が第１電極に接続された酸化物半導体と、酸化物半導体の第１側壁とは反対側に配置されたゲート絶縁層と、第１側壁に配置された酸化物半導体にゲート絶縁層を介して対向するゲート電極と、酸化物半導体の下方に配置され、酸化物半導体の他方に接続された第２電極と、第１電極の上方に配置され、第１電極に接続された第３電極と、を有する。
また、本発明の一実施形態による半導体装置は、傾斜面が上方を向くテーパ形状の第１側壁を有する第１絶縁層と、第１絶縁層の上方に配置された第１電極と、第１側壁及び第１電極上に配置され、一方が第１電極に接続された酸化物半導体と、酸化物半導体上に配置されたゲート絶縁層と、ゲート絶縁層上に配置されたゲート電極と、酸化物半導体の下方に配置され、酸化物半導体の他方に接続された第２電極と、第１電極の上方に配置され、第１電極に接続された第３電極と、を有する。
本発明の実施形態に係る半導体装置の概要を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、第１絶縁層及び第１補助電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、第１絶縁層及び第１補助電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、上部電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、上部電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の概要を示す断面図である。 本発明の実施形態に係る半導体装置の概要を示す断面図である。 本発明の実施形態に係る半導体装置の概要を示す断面図である。 本発明の実施形態に係る半導体装置の概要を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、第１絶縁層及び第１補助電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、第１絶縁層及び第１補助電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、上部電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、上部電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の概要を示す断面図である。 本発明の実施形態に係る半導体装置の概要を示す平面図である。 本発明の実施形態に係る半導体装置の概要を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の概要を示す平面図である。 本発明の実施形態に係る半導体装置の概要を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、下部電極上に第１絶縁層及び第１補助電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、下部電極上に第１絶縁層及び第１補助電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の概要を示す平面図である。 本発明の実施形態に係る半導体装置の概要を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、下部電極上に第１絶縁層、第２絶縁層、第１補助電極、及び第２補助電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、下部電極上に第１絶縁層、第２絶縁層、第１補助電極、及び第２補助電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す平面図である。 本発明の実施形態に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す断面図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
〈実施形態１〉
図１を用いて、本発明の実施形態１に係る半導体装置１０の概要について説明する。実施形態１の半導体装置１０は、液晶表示装置（Liquid Crystal Display Device：ＬＣＤ）や、表示部に有機ＥＬ素子や量子ドット等の自発光素子（Organic Light-Emitting Diode：ＯＬＥＤ）を利用した自発光表示装置や、電子ペーパー等の反射型表示装置の各画素や駆動回路に用いられる半導体装置について説明する。
ただし、本発明に係る半導体装置は表示装置に用いられるものに限定されず、例えば、マイクロプロセッサ（Micro-Processing Unit：ＭＰＵ）などの集積回路（Integrated Circuit：ＩＣ）に用いることができる。また、実施形態１の半導体装置１０は、チャネルとして酸化物半導体を用いた構造を例示するが、この構造に限定されず、チャネルとしてシリコンなどの半導体やＧａ−Ａｓ等の化合物半導体、ペンタセン又はテトラシアノキノジメタン（ＴＣＮＱ）等の有機半導体を用いることもできる。ここで、実施形態１では半導体装置としてトランジスタを例示するが、これは本発明に係る半導体装置をトランジスタに限定するものではない。
［半導体装置１０の構造］
図１は、本発明の実施形態１に係る半導体装置の概要を示す断面図である。図１に示すように、半導体装置１０は、基板１００と、基板１００上に配置された下地層１１０と、下地層１１０上に配置された下部電極１２０と、下部電極１２０上に配置され、第１側壁１３１を有する第１絶縁層１３０と、第１絶縁層１３０の上方に配置された第１補助電極１９０と、第１補助電極１９０上及び第１側壁１３１に配置され、下方に配置された下部電極１２０に接続された酸化物半導体１４０と、を有する。ここで、第１補助電極１９０は第１絶縁層１３０の上方において、第１絶縁層１３０と酸化物半導体１４０との間に挟持されているということもできる。
また、半導体装置１０は、酸化物半導体１４０の第１絶縁層１３０とは反対側に配置されたゲート絶縁層１５０と、少なくとも第１側壁１３１に設けられた酸化物半導体１４０にゲート絶縁層１５０を介して対向するゲート電極１６０と、を有する。さらに、半導体装置１０は、ゲート電極１６０上に形成された層間膜１７０と、層間膜１７０に設けられた開口部１７１（開口部１７１ａ、１７１ｂ、１７１ｃを特に区別しない場合は単に開口部１７１という）において、下部電極１２０、酸化物半導体１４０、及びゲート電極１６０のそれぞれに接続された上部電極１８０（上部電極１８０ａ、１８０ｂ、１８０ｃを特に区別しない場合は単に上部電極１８０という）と、を有する。つまり、上部電極１８０の一部は酸化物半導体１４０の上方に配置されている。ここで、酸化物半導体１４０は、酸化物半導体１４０の一方が領域１３２において下部電極１２０に接続され、酸化物半導体１４０の他方が領域１９２において上部電極１８０及び第１補助電極１９０に接続されている。ここで、上部電極１８０ａにソース電圧を印加し、上部電極１８０ｂにドレイン電圧を印加する場合、領域１３２をソース領域、領域１９２をドレイン領域ということもできる。ここで、上部電極１８０ｂは第１補助電極１９０とは反対側で酸化物半導体１４０に接続されている。
ここで、第１側壁１３１は傾斜面が上方を向くテーパ形状であってもよい。当該形状を順テーパ形状ということもできる。この場合、酸化物半導体１４０は第１側壁１３１上に配置されているということもできる。また、ゲート絶縁層１５０は酸化物半導体１４０上に配置されているということもできる。また、ゲート電極１６０はゲート絶縁層１５０上に配置されているということもできる。また、図１では、第１補助電極１９０は第１絶縁層１３０の上方を覆うように配置されているが、第１補助電極１９０は第１絶縁層１３０の上方全てに形成されている必要なく、少なくとも第１絶縁層１３０の上方の一部に形成されていればよい。また、第１補助電極１９０は、第１絶縁層１３０の上方だけではなく、第１側壁１３１の一部に形成されていてもよい。
基板１００は、ガラス基板を使用することができる。また、ガラス基板の他にも、石英基板、サファイア基板、樹脂基板などの透光性を有する絶縁基板を使用することができる。また、表示装置ではない集積回路の場合は、シリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、ステンレス基板などの導電性基板など、透光性を有さない基板を使用することができる。
下地層１１０としては、基板１００からの不純物が酸化物半導体１４０に拡散することを抑制することができる材料を使用することができる。例えば、下地層１１０として、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化アルミニウム（ＡｌＮｘ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などを使用することができる（ｘ、ｙは任意）。また、これらの膜を積層した構造を使用してもよい。
ここで、ＳｉＯｘＮｙ及びＡｌＯｘＮｙとは、酸素（Ｏ）よりも少ない量の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮｘＯｙ及びＡｌＮｘＯｙとは、窒素よりも少ない量の酸素を含有するシリコン化合物及びアルミニウム化合物である。
上記に例示した下地層１１０は、物理蒸着法（Physical Vapor Deposition：ＰＶＤ法）で形成してもよく、化学蒸着法（Chemical Vapor Deposition：ＣＶＤ法）で形成してもよい。ＰＶＤ法としては、スパッタリング法、真空蒸着法、電子ビーム蒸着法、めっき法、及び分子線エピタキシー法などを用いることができる。また、ＣＶＤ法としては、熱ＣＶＤ法、プラズマＣＶＤ法、触媒ＣＶＤ法（Ｃａｔ（Catalytic）−ＣＶＤ法又はホットワイヤＣＶＤ法）などと用いることができる。また、ｎｍオーダー（１μｍ未満の範囲）で膜厚を制御することができれば、上記に例示した蒸着法以外の方法を用いることができる。
下部電極１２０は、一般的な金属材料又は導電性半導体材料を使用することができる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などを使用することができる。また、これらの材料の合金を使用してもよい。また、これらの材料の窒化物を使用してもよい。また、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物半導体を使用してもよい。また、これらの膜を積層した構造を使用してもよい。
ここで、下部電極１２０として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有し、酸化物半導体との接触抵抗が低い材料を使用することが好ましい。ここで、酸化物半導体１４０と良好な電気的接触を得るために、仕事関数が酸化物半導体１４０より小さい金属材料を用いることができる。
第１絶縁層１３０は、下地層１１０と同様に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料や、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などの有機絶縁材料を用いることができる。また、下地層１１０と同様の方法で形成することができる。第１絶縁層１３０と下地層１１０とは同じ材料を用いてもよく、異なる材料を用いてもよい。
また、図１では、第１絶縁層１３０の第１側壁１３１の断面形状が直線状の順テーパ形状である構造を例示したが、この構造に限定されず、第１側壁１３１の形状が上方に向かって凸形状の順テーパ形状であってもよく、逆に上方に向かって凹形状の順テーパ形状であってもよい。また、第１側壁１３１は傾斜面が上方を向いた順テーパ形状以外にも、垂直形状であってもよく、傾斜面が下方を向いた逆テーパ形状であってもよい。
また、図１では、第１絶縁層１３０が単層である構造を例示したが、この構造に限定されず、複数の異なる層が積層された構造であってもよい。この場合、異なる層によって第１側壁１３１のテーパ角及び形状が異なっていてもよい。また、第１絶縁層１３０として、異なる物性の層（例えば、ＳｉＮｘ及びＳｉＯｘ）を積層させることで、第１側壁１３１の場所によって特性が異なる酸化物半導体１４０が形成されるようにしてもよい。つまり、半導体装置１０は、特性が異なる酸化物半導体１４０が直列に接続されたチャネルを有していてもよい。
酸化物半導体１４０は、半導体の特性を有する酸化金属を用いることができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本発明に使用されＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を大きくしてもよい。
また、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよく、例えばＡｌ、Ｓｎなどの金属元素が添加されていてもよい。また、上記の酸化物半導体以外にも酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）、酸化スズ（ＳｎＯ２）、酸化チタン（ＴｉＯ２）、酸化バナジウム（ＶＯ２）、酸化インジウム（Ｉｎ２Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）などを用いることができる。なお、酸化物半導体１４０はアモルファスであってもよく、結晶性であってもよい。また、酸化物半導体１４０はアモルファスと結晶の混相であってもよい。
ゲート絶縁層１５０は、下地層１１０及び第１絶縁層１３０と同様に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料を用いることができる。また、下地層１１０と同様の方法で形成することができる。また、ゲート絶縁層１５０はこれらの絶縁層を積層した構造を使用することができる。ゲート絶縁層１５０は、下地層１１０及び第１絶縁層１３０と同じ材料であってもよく、異なる材料であってもよい。
ゲート電極１６０は、下部電極１２０と同様の材料を用いることができる。ゲート電極１６０は下部電極１２０と同じ材料を用いてもよく、異なる材料を用いてもよい。ゲート電極１６０として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有し、ゲート電極が０Ｖのときにトランジスタがオフするエンハンスメント型となる仕事関数を有する材料を用いることが好ましい。
層間膜１７０は、下地層１１０、第１絶縁層１３０、及びゲート絶縁層１５０と同様に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料を用いることができる。また、下地層１１０と同様の方法で形成することができる。層間膜１７０としては、上記の無機絶縁材料の他にＴＥＯＳ層や有機絶縁材料を用いることができる。ここで、ＴＥＯＳ層とはＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＣＶＤ層を指すもので、下地の段差を緩和して平坦化する効果を有する膜である。また、有機絶縁材料としては、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などを用いることができる。層間膜１７０は、上記の材料を単層で用いてもよく、積層させてもよい。例えば、無機絶縁材料及び有機絶縁材料を積層させてもよい。
上部電極１８０及び第１補助電極１９０は、下部電極１２０及びゲート電極１６０と同様の材料を用いることができる。上部電極１８０及び第１補助電極１９０は下部電極１２０及びゲート電極１６０と同じ材料を用いてもよく、異なる材料を用いてもよい。また、上部電極１８０と第１補助電極１９０とは同じ材料を用いてもよく、異なる材料を用いてもよい。また、上部電極１８０及び第１補助電極１９０は、下部電極１２０及びゲート電極１６０として列挙した材料以外に銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などを用いることもできる。
上部電極１８０及び第１補助電極１９０として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有し、酸化物半導体１４０との接触抵抗が低い材料を使用することが好ましい。ここで、酸化物半導体１４０と良好な電気的接触を得るために、上部電極１８０及び第１補助電極１９０として仕事関数が酸化物半導体１４０より小さい金属材料を用いることができる。ここで、上部電極１８０及び第１補助電極１９０は同じ材料であってもよく、異なる材料であってもよい。また、上部電極１８０と第１補助電極１９０との間に挟持された領域の酸化物半導体１４０が、他の領域の酸化物半導体１４０に比べて高い導電率を有していてもよい。
［半導体装置１０の動作］
図１に示す半導体装置１０を用いて、その動作について説明する。半導体装置１０は酸化物半導体１４０をチャネルとするトランジスタである。ゲート電極１６０に電気的に接続された上部電極１８０ｃにはゲート電圧が印加され、下部電極１２０に電気的に接続された上部電極１８０ａにドレイン電圧が印加され、酸化物半導体１４０に電気的に接続された上部電極１８０ｂにソース電圧が印加される。ただし、ソース電圧とドレイン電圧とが逆に印加されてもよい。ここで、上部電極１８０ｂに印加されたソース電圧は、酸化物半導体１４０を介して第１補助電極１９０に供給される。
ゲート電極１６０にゲート電圧が印加されると、ゲート絶縁層１５０を介してゲート電極１６０に対向する酸化物半導体１４０にゲート電圧に応じた電界が形成され、その電界によって酸化物半導体１４０にキャリアが生成される。上記のように酸化物半導体１４０にキャリアが生成された状態で、下部電極１２０と第１補助電極１９０との間に電位差が生じると、酸化物半導体１４０に生成されたキャリアが電位差に応じて移動する。つまり、第１補助電極１９０から下部電極１２０へと電子が移動する。
ここで、下部電極１２０及び第１補助電極１９０はキャリアが生成された酸化物半導体１４０よりも高い導電率を有しているため、電子はソース領域１９２で酸化物半導体１４０に供給され、ドレイン領域１３２で下部電極１２０に取り出される。つまり、半導体装置１０において、第１絶縁層１３０の第１側壁１３１に配置された酸化物半導体１４０がチャネルとして機能する。したがって、半導体装置１０におけるチャネル長は第１絶縁層１３０の膜厚及び第１側壁１３１のテーパ角によって決まる。
以上のように、本発明の実施形態１に係る半導体装置１０によると、第１絶縁層１３０の第１側壁１３１に配置された酸化物半導体１４０がチャネルとなるため、第１絶縁層１３０の膜厚、第１側壁１３１のテーパ角、又は第１絶縁層１３０の膜厚及び第１側壁１３１のテーパ角の両方を制御することによって、半導体装置１０のチャネル長を制御することができる。上記のように、ＰＶＤ法又はＣＶＤ法によって形成された第１絶縁層１３０の膜厚はｎｍオーダーで制御することができるため、ばらつきのオーダーがμｍオーダーであるフォトリソグラフィのパターニング限界よりも小さいチャネル長を有する半導体装置を実現することが可能となる。その結果、オン電流を向上させることができる半導体装置を提供することができる。
また、第１絶縁層１３０の膜厚は上記のようにｎｍオーダーで制御することが可能であるため、膜厚の基板面内ばらつきもｎｍオーダーに制御することができる。また、第１絶縁層１３０のテーパ角は、第１絶縁層１３０のエッチングレート及びレジストの後退量によって制御され、これらのばらつき制御も第１絶縁層１３０の膜厚ばらつきと同等のオーダーで制御することが可能である。したがって、第１絶縁層１３０の膜厚及びテーパ角の基板面内のばらつきは、ばらつきのオーダーがμｍオーダーであるフォトリソグラフィのパターニング精度の基板面内のばらつきに比べて小さくすることができる。その結果、チャネル長の基板面内ばらつきを抑制することができる半導体装置を実現することができる。また、酸化物半導体１４０のチャネル領域は、上方がゲート電極１６０で覆われ、下方が下部電極１２０で覆われている。したがって、ゲート電極１６０と下部電極１２０に透光性を有さない金属を用いた場合には外部からの光が酸化物半導体１４０に照射されることを抑制することができる。その結果、光が照射された環境においても特性の変動が小さい半導体装置を実現することができる。
［半導体装置１０の製造方法］
図２乃至図７を用いて、本発明の実施形態１に係る半導体装置１０の製造方法について、平面図及び断面図を参照しながら説明する。図２Ａ及び図２Ｂ（図２）は、本発明の実施形態１に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図及び断面図である。図２Ｂに示すように、基板１００上に下地層１１０及び下部電極１２０を成膜し、フォトリソグラフィ及びエッチングによって図２Ａに示す下部電極１２０のパターンを形成する。ここで、下部電極１２０のエッチングは、下部電極１２０のエッチングレートと下地層１１０のエッチングレートとの選択比が大きい条件で処理することが好ましい。
図３Ａ及び図３Ｂ（図３）は、本発明の実施形態１に係る半導体装置の製造方法において、第１絶縁層及び第１補助電極を形成する工程を示す平面図及び断面図である。図３Ｂに示すように、図２Ｂに示す基板の全面に第１絶縁層１３０及び第１補助電極１９０を成膜し、フォトリソグラフィ及びエッチングによって図３Ａに示す第１絶縁層１３０のパターンを形成する。ここで、第１絶縁層１３０及び第１補助電極１９０は一括でエッチングしてもよく、それぞれを別の工程でエッチングしてもよい。例えば、第１絶縁層１３０のパターンを形成した後に第１補助電極１９０を第１絶縁層１３０の上方及び側壁に成膜し、フォトリソグラフィ及びエッチングによって第１補助電極１９０のパターンを形成してもよい。
第１絶縁層１３０のエッチングは、少なくとも第１絶縁層１３０のエッチングレートと下部電極１２０のエッチングレートとの選択比が大きい条件で処理することが好ましい。より好ましくは、第１絶縁層１３０のエッチングは、第１絶縁層１３０のエッチングレートと下部電極１２０及び下地層１１０の両方のエッチングレートとの選択比が大きい条件で処理するとよい。ここで、第１絶縁層１３０及び下地層１１０が同じ材料で形成されるなど、第１絶縁層１３０と下地層１１０との高い選択比を確保することが困難な場合、下地層１１０上にエッチングストッパとなる層を配置してもよい。また、図３Ａでは、第１絶縁層１３０は方形のパターンであるが、このパターン形状に限定されず、例えば、円形、楕円形、多角形、湾曲形など多様な形状であってもよい。
ここで、第１絶縁層１３０の第１側壁１３１をテーパ形状にするためのエッチング方法について説明する。第１側壁１３１のテーパ角は、第１絶縁層１３０のエッチングレートと第１絶縁層１３０をエッチングする際にマスクとして用いるレジストの水平方向のエッチングレート（以下、レジストの後退量という）とによって制御することができる。例えば、第１絶縁層１３０のエッチングレートに比べてレジストの後退量が小さい場合、第１側壁１３１のテーパ角は大きく（垂直に近い角度）なり、レジストの後退量がゼロの場合は、第１側壁１３１は垂直となる。一方、第１絶縁層１３０のエッチングレートに比べてレジストの後退量が大きい場合、第１側壁１３１のテーパ角は小さく（緩やかな傾斜）なる。ここで、レジストの後退量はレジストパターン端部のテーパ角やレジストのエッチングレートによって調整することができる。
図４Ａ及び図４Ｂ（図４）は、本発明の実施形態１に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図４Ｂに示すように、図３Ｂに示す基板の全面に酸化物半導体１４０を成膜し、フォトリソグラフィ及びエッチングによって図４Ａに示す酸化物半導体１４０のパターンを形成する。酸化物半導体１４０はスパッタリング法を用いて成膜することができる。酸化物半導体１４０のエッチングはドライエッチングで行ってもよく、ウェットエッチングで行ってもよい。ウェットエッチングで酸化物半導体１４０をエッチングする場合、シュウ酸を含むエッチャントを用いることができる。
ここで、酸化物半導体１４０は第１絶縁層１３０の一側面にだけ形成された構成を例示したが、この構成に限定されず、例えば第１絶縁層１３０のパターンを覆うような形状、つまり第１絶縁層１３０の全ての第１側壁１３１に酸化物半導体１４０が形成された構成であってもよい。
図５Ａ及び図５Ｂ（図５）は、本発明の実施形態１に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図５Ｂに示すように、図４Ｂに示す基板の全面にゲート絶縁層１５０及びゲート電極１６０を形成し、フォトリソグラフィ及びエッチングによって図５Ａに示すゲート電極１６０のパターンを形成する。図５Ｂでは、ゲート絶縁層１５０はゲート電極１６０のエッチングストッパとして機能しており、ゲート電極１６０だけがエッチングされた状態を示す。ただし、ゲート絶縁層１５０及びゲート電極１６０を一括でエッチングしてもよい。
ここで、図５Ａに示すように、ゲート電極１６０は酸化物半導体１４０のチャネル幅（Ｗ長）方向（図５Ａの紙面上下方向）のパターン端部を覆うように形成されている。換言すると、半導体装置１０のゲート電極１６０は酸化物半導体１４０のチャネルよりもＷ長方向に大きい。また、換言すると、第１側壁１３１において、ゲート電極１６０のＷ長は酸化物半導体１４０のＷ長よりも長い。酸化物半導体１４０のパターン端部は、酸化物半導体１４０のエッチングの際に物性が変化してしまうことがある。図５Ａのようなパターン形状にすることで、酸化物半導体１４０のパターン端部がエッチングの影響で欠陥が多く発生している場合であっても、当該パターン端部におけるリークパスを抑制することができる。
図６Ａ及び図６Ｂ（図６）は、本発明の実施形態１に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図６Ｂに示すように、図５Ｂに示す基板の全面に層間膜１７０を成膜し、フォトリソグラフィ及びエッチングによって図６Ａに示す開口部１７１のパターンを形成する。ここで、開口部１７１ａは下部電極１２０を露出し、開口部１７１ｂは酸化物半導体１４０を露出し、開口部１７１ｃはゲート電極１６０を露出する。ここで、ゲート絶縁層１５０及び層間膜１７０のエッチングレートと、下部電極１２０、酸化物半導体１４０、及びゲート電極１６０のエッチングレートとの高い選択比を確保することが好ましい。
図７Ａ及び図７Ｂは、本発明の実施形態１に係る半導体装置の製造方法において、上部電極を形成する工程を示す平面図及び断面図である。図７Ｂに示すように、図６Ｂに示す基板の全面に上部電極１８０を成膜し、フォトリソグラフィ及びエッチングによって図７Ａに示す上部電極１８０のパターンを形成する。
上記に示す製造工程によって、本発明の実施形態１に係る半導体装置１０を形成することができる。ここで、図７Ｂにおける第１側壁１３１に形成された酸化物半導体１４０がチャネル領域となる。つまり、図７Ａにおいてチャネル領域１４１は酸化物半導体１４０とゲート電極１６０とが重畳する領域に形成され、酸化物半導体１４０のパターン端部もチャネル領域１４１に含まれる。
〈実施形態１の変形例〉
図８乃至図１０を用いて、本発明の実施形態１の変形例について説明する。実施形態１の変形例に係る半導体装置１１は、実施形態１で説明した半導体装置１０と類似している。以下の説明において、半導体装置１０と同じ構造及び機能を有する要素には同一の符号を付与し、詳細な説明は省略する。
図８は、本発明の実施形態１の変形例１に係る半導体装置１１の概要を示す断面図である。図８に示すように、半導体装置１１は、上部電極１８０ｂが酸化物半導体１４０ではなく第１補助電極１９０に接続されている点において、図１に示す半導体装置１０と相違する。半導体装置１１では、酸化物半導体１４０は第１補助電極１９０と接していればよく、酸化物半導体１４０と上部電極１８０ｂとが平面視において重畳している必要はない。つまり、図１の半導体装置１０とは異なり、上部電極１８０ｂが酸化物半導体１４０の上方に配置されていなくてもよい。
以上のように、実施形態１の変形例１に係る半導体装置１１によると、上部電極１８０ｂが第１補助電極１９０と接しているため、接触抵抗をより低くすることができる。その結果、半導体装置１１のオン電流をさらに向上させることができる。
図９は、本発明の実施形態１の変形例２に係る半導体装置の概要を示す断面図である。図９に示すように、半導体装置１２は、ゲート絶縁層１５０及びゲート電極１６０のパターン端部が揃っている点において、図１に示す半導体装置１０と相違する。図示しないが、半導体装置１２では、ゲート絶縁層１５０及びゲート電極１６０は平面視において略同一のパターンを有している。半導体装置１２の構造は、例えば、図５Ｂに示す工程においてゲート電極１６０及びゲート絶縁層１５０を一括でエッチングする、又は図５Ｂの基板に対して、パターニングされたゲート電極１６０をマスクとしてゲート絶縁層１５０をエッチングすることで得ることができる。
以上のように、実施形態１の変形例２に係る半導体装置１２によると、例えば、図６Ｂに示す工程において開口部１７１を形成する際に、開口部１７１ａ及び１７１ｂと開口部１７１ｃとが同じ層構造を有するため、開口部形成のためのエッチング条件の調整が容易になる。
図１０は、本発明の実施形態１の変形例３に係る半導体装置の概要を示す断面図である。図１０に示すように、半導体装置１３は、第１絶縁層１３０の上方に第１補助電極１９０が設けられずに酸化物半導体１４０が配置されている点において、図１に示す半導体装置１０と相違する。つまり、上部電極１８０ｂは第１絶縁層１３０の上方において、酸化物半導体１４０に接続されている。半導体装置１３では、ゲート電極１６０のパターン端部１６１と上部電極１８０ａのパターン端部１８１との間に、ゲート電極１６０に印加されたゲート電圧によって電界が形成されないオフセット領域が存在する。より高いオン電流を得るために、このオフセット領域にチャネルよりも導電率が高い酸化物半導体１４０を設けてもよい。オフセット領域の導電率が高い酸化物半導体１４０は、例えば、図５Ｂの工程において、ゲート電極１６０をマスクとして、上方から酸化物半導体１４０にキャリアを生成する不純物を導入することや、層間膜１７０に水素を含有したＳｉＮｘ等の無機絶縁膜を成膜することで実現することができる。
以上のように、実施形態１の変形例３に係る半導体装置１３によると、第１絶縁層１３０の上方に第１補助電極１９０を形成する必要がないため、第１補助電極１９０を成膜する工程が省略されるだけでなく、第１補助電極１９０のパターンを形成する工程を省略することができる。したがって、工程を短縮化することができる。また、第１絶縁層１３０の上方に第１補助電極１９０が配置されていないことで、第１絶縁層１３０の形状の調整を容易に行うことができる。
〈実施形態２〉
図１１を用いて、本発明の実施形態２に係る半導体装置２０の概要について説明する。実施形態２の半導体装置２０は、実施形態１と同様に表示装置や駆動回路に用いられる半導体装置である。また、実施形態２の半導体装置２０は、チャネルとして酸化物半導体を用いた構造を例示するが、この構造に限定されず、チャネルとしてシリコンなどの半導体やＧａ−Ａｓ等の化合物半導体、ペンタセン又はテトラシアノキノジメタン（ＴＣＮＱ）等の有機半導体を用いることもできる。ここで、実施形態２では半導体装置としてトランジスタを例示するが、これは本発明に係る半導体装置をトランジスタに限定するものではない。
［半導体装置２０の構造］
図１１は、本発明の実施形態２に係る半導体装置の概要を示す断面図である。図１１に示すように、半導体装置２０は、基板１００と、基板１００上に配置された下地層１１０と、下地層１１０上に配置された下部電極１２０及び第１側壁１３１を有する第１絶縁層１３０と、第１絶縁層１３０の上方に配置された第１補助電極１９０と、第１補助電極１９０上、第１側壁１３１、下地層１１０上、及び下部電極１２０上に配置され、領域１２１において下方に配置された下部電極１２０に接続された酸化物半導体１４０と、を有する。ここで、酸化物半導体１４０は、第１絶縁層１３０と下部電極１２０との間において下地層１１０に接して配置されている。
また、半導体装置２０は、酸化物半導体１４０の下地層１１０、下部電極１２０、及び第１絶縁層１３０とは反対側に配置されたゲート絶縁層１５０と、第１絶縁層１３０と下部電極１２０との間の下地層１１０上及び第１側壁１３１に設けられた酸化物半導体１４０に、ゲート絶縁層１５０を介して対向するゲート電極１６０と、を有する。さらに、半導体装置２０は、ゲート電極１６０上に形成された層間膜１７０と、層間膜１７０に設けられた開口部１７１において、下部電極１２０、酸化物半導体１４０、及びゲート電極１６０のそれぞれに接続された上部電極１８０と、を有する。つまり、上部電極１８０の一部は酸化物半導体１４０の上方に配置されている。ここで、酸化物半導体１４０は、酸化物半導体１４０の一方が領域１２１において下部電極１２０に接続され、酸化物半導体１４０の他方が上部電極１８０ｂ及び第１補助電極１９０に接続されている。換言すると、上部電極１８０ｂは第１補助電極１９０とは反対側で酸化物半導体１４０に接続されている。
ここで、基板１００、下地層１１０、下部電極１２０、第１絶縁層１３０、酸化物半導体１４０、ゲート絶縁層１５０、ゲート電極１６０、層間膜１７０、上部電極１８０、及び第１補助電極１９０は、実施形態１で例示したものと同様のものを使用することができる。
ただし、酸化物半導体１４０に関しては、第１側壁１３１に配置された酸化物半導体１４０及び下地層１１０上に配置された酸化物半導体１４０が異なる物性を有していてもよい。つまり、半導体装置２０のチャネルは、異なる物性の酸化物半導体１４０が直列に接続された構成であってもよい。例えば、第１側壁１３１に配置された酸化物半導体１４０が、欠陥が少なくオフ電流（リーク電流）が小さい酸化物半導体であれば、下地層１１０上に配置された酸化物半導体１４０は欠陥が多くオフ電流（リーク電流）が大きくてもよい。つまり、第１側壁１３１に配置された酸化物半導体１４０の比抵抗に比べて下地層１１０上に配置された酸化物半導体１４０の比抵抗が小さくてもよい。換言すると、下地によって酸化物半導体の欠陥に起因するオフ電流（リーク電流）が異なる又は比抵抗が異なる酸化物半導体が直列に接続されていてもよい。もちろん、第１側壁１３１に配置された酸化物半導体１４０が、欠陥が多く比抵抗が小さい酸化物半導体であり、下地層１１０上に配置された酸化物半導体１４０が、欠陥が少なくオフ電流が小さい酸化物半導体であってもよい。
以上のように、本発明の実施形態２に係る半導体装置２０によると、第１側壁１３１及び下地層１１０上に配置された酸化物半導体１４０がチャネルとなるため、半導体装置２０のチャネル長を容易に制御することができる。したがって、実施形態１と同様の効果を得ることができる。また、下部電極１２０と第１絶縁層１３０とを積層させる必要がなく、多様なレイアウトで半導体装置２０を実現することが可能である。つまり、設計の自由度が向上する。
［半導体装置２０の動作方法］
図１２乃至図１７を用いて、本発明の実施形態２に係る半導体装置２０の製造方法について、平面図及び断面図を参照しながら説明する。図１１に示す半導体装置２０の製造方法は図１に示す半導体装置１０の製造方法と類似しているため、詳細な説明は省略する。図１２Ａ及び図１２Ｂ（図１２）は、本発明の実施形態２に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図及び断面図である。まず、図１２Ｂに示すように、基板１００上に下地層１１０及び下部電極１２０を成膜し、フォトリソグラフィ及びエッチングによって図１２Ａに示す下部電極１２０のパターンを形成する。ここで、後の工程で、下地層１１０上に配置される酸化物半導体１４０の比抵抗を小さくする場合には、下地層１１０として水素を含有したＳｉＮｘ等の無機絶縁膜材料を使用してもよい。
図１３Ａ及び図１３Ｂ（図１３）は、本発明の実施形態２に係る半導体装置の製造方法において、第１絶縁層及び第１補助電極を形成する工程を示す平面図及び断面図である。図１３Ｂに示すように、図１２Ｂに示す基板の全面に第１絶縁層１３０及び第１補助電極１９０を成膜し、フォトリソグラフィ及びエッチングによって図１３Ａに示す第１絶縁層１３０のパターンを形成する。ここで、下部電極１２０のパターンと第１絶縁層１３０及び第１補助電極１９０のパターンとはそれぞれ独立している。したがって、例えば、第１絶縁層１３０及び下地層１１０が同じ材料で形成され、第１絶縁層１３０と下地層１１０とのエッチングレートの選択比を確保することが困難な場合、図１２及び図１３に示す製造方法とは異なり、第１絶縁層１３０のパターンを形成した後に下部電極１２０のパターンを形成してもよい。
図１４Ａ及び図１４Ｂ（図１４）は、本発明の実施形態２に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図１４Ｂに示すように、図１３Ｂに示す基板の全面に酸化物半導体１４０を成膜し、フォトリソグラフィ及びエッチングによって図１４Ａに示す酸化物半導体１４０のパターンを形成する。
図１５Ａ及び図１５Ｂ（図１５）は、本発明の実施形態２に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図１５Ｂに示すように、図１４Ｂに示す基板の全面にゲート絶縁層１５０及びゲート電極１６０を形成し、フォトリソグラフィ及びエッチングによって図１５Ａに示すゲート電極１６０のパターンを形成する。ここで、ゲート電極１６０は酸化物半導体１４０のＬ長方向にパターン端部を越えて、領域１６２においてゲート絶縁層１５０を介して下部電極１２０と対向する。つまり、領域１６２はゲート絶縁層１５０を誘電体とする容量素子として機能させることができる。
図１６Ａ及び図１６Ｂ（図１６）は、本発明の実施形態２に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図１６Ｂに示すように、図１５Ｂに示す基板の全面に層間膜１７０を成膜し、フォトリソグラフィ及びエッチングによって図１６Ａに示す開口部１７１のパターンを形成する。ここで、開口部１７１ａは下部電極１２０を露出し、開口部１７１ｂは酸化物半導体１４０を露出し、開口部１７１ｃはゲート電極１６０を露出する。
図１７Ａ及び図１７Ｂ（図１７）は、本発明の実施形態２に係る半導体装置の製造方法において、上部電極を形成する工程を示す平面図及び断面図である。図１７Ｂに示すように、図１６Ｂに示す基板の全面に上部電極１８０を成膜し、フォトリソグラフィ及びエッチングによって図１７Ａに示す上部電極１８０のパターンを形成する。
上記に示す製造工程によって、本発明の実施形態２に係る半導体装置２０を形成することができる。ここで、図１７Ｂにおける下地層１１０上及び第１側壁１３１に形成された酸化物半導体１４０の領域、つまり図１７Ａにおける領域１４２ａ及び１４２ｂが半導体装置２０のチャネルとなる。ここで、上記のように、下地層１１０及び第１絶縁層１３０の材料を適宜選択することで領域１４２ａ及び１４２ｂに異なる物性の酸化物半導体１４０を形成してもよい。
〈実施形態２の変形例〉
図１８を用いて、本発明の実施形態２の変形例について説明する。実施形態２の変形例に係る半導体装置は、実施形態２で説明した半導体装置２０と類似している。以下の説明において、半導体装置２０と同じ構造及び機能を有する要素には同一の符号を付与し、詳細な説明は省略する。
図１８は、本発明の実施形態２の変形例に係る半導体装置２１の概要を示す断面図である。図１８に示すように、半導体装置２１は、図１１に示す半導体装置２０と類似しているが、下部電極１２０が第１絶縁層１３０の第１側壁１３１の一部に配置されている点において、図１１に示す半導体装置２０と相違する。半導体装置２１では、下部電極１２０のパターン端部と第１絶縁層１３０のパターン端部（第１側壁１３１の端部）とが略一致している。つまり、下部電極１２０が第１側壁１３１に下部電極１２０の高さよりも上に乗り上げないように配置されている。ただし、図１８に示した構造に限定されず、下部電極１２０が第１補助電極１９０に到達しなければ下部電極１２０が第１側壁１３１に乗り上げていてもよい。
以上のように、実施形態２の変形例に係る半導体装置２１によると、下部電極１２０のパターン端部と第１補助電極１９０のパターン端部との間の第１側壁１３１の距離がチャネル長となる。つまり、第１絶縁層１３０及び下部電極１２０の両方の膜厚によってチャネル長を調整することができる。
〈実施形態３〉
図１９Ａ及び図１９Ｂ（図１９）を用いて、本発明の実施形態３に係る半導体装置３０の概要について説明する。実施形態３の半導体装置３０は、実施形態１と同様に表示装置や駆動回路に用いられる半導体装置である。また、実施形態３の半導体装置３０は、チャネルとして酸化物半導体を用いた構造を例示するが、この構造に限定されず、チャネルとしてシリコンなどの半導体やＧａ−Ａｓ、ペンタセン又はテトラシアノキノジメタン（ＴＣＮＱ）等の有機半導体等の化合物半導体を用いることもできる。ここで、実施形態３では半導体装置としてトランジスタを例示するが、これは本発明に係る半導体装置をトランジスタに限定するものではない。
［半導体装置３０の構造］
図１９Ａは、本発明の実施形態３に係る半導体装置の概要を示す平面図である。また、図１９Ｂは、本発明の実施形態３に係る半導体装置の概要を示す断面図である。図１９に示す半導体装置３０は図７に示す半導体装置１０と断面構造は同じであるが、レイアウトが異なる。具体的には、平面視において、酸化物半導体１４０が第１絶縁層１３０を覆うように配置され（図２０参照）、ゲート電極１６０が環状の第１側壁１３１を覆うよう（図２１参照）に上部電極１８０ｂの周囲に環状に配置されている点において半導体装置１０と相違する。つまり、図１９Ａに示すように、半導体装置３０のチャネル領域１４３は環状に形成され、酸化物半導体１４０のパターン端部がチャネル領域に含まれない構成となっている。チャネル領域１４３が環状に形成されていることから、当該構成を「サラウンド型」という。
ここで、図１９では、平面視において、酸化物半導体１４０が第１絶縁層１３０の側壁及び上方を覆うように形成された構造を例示したが、この構造に限定されず、酸化物半導体１４０は少なくとも第１側壁１３１に形成されていればよい。つまり、酸化物半導体１４０が第１絶縁層１３０の上方を覆わない構造であってもよい。
また、図１９では、図１に示す実施形態１の構造を用いたサラウンド型の半導体装置を例示したが、図８乃至図１０に示す実施形態１の変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。また、図１１及び図１８に示す実施形態２及びその変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。
以上のように、本発明の実施形態３に係る半導体装置３０によると、第１側壁１３１に対向してゲート電極１６０が環状に配置され、チャネル領域１４３が環状に形成されているため、酸化物半導体１４０のパターン端部がチャネル領域に含まれない。したがって、酸化物半導体１４０のパターン端部に起因したリークパスは発生しない。つまり、半導体装置３０は、実施形態１で得られる効果に加えて、オフ電流がさらに少ない半導体装置を実現することができる。
［半導体装置３０の製造方法］
図２０乃至図２２を用いて、本発明の実施形態３に係る半導体装置３０の製造方法について、平面図及び断面図を参照しながら説明する。図１９に示す半導体装置３０の製造方法は図１に示す半導体装置１０の製造方法と類似しているため、詳細な説明は省略する。半導体装置３０の製造方法において、第１絶縁層１３０及び第１補助電極１９０のパターンを形成する工程までは半導体装置１０の製造方法（図２及び図３）と同じなので、説明は省略する。
図２０Ａ及び図２０Ｂ（図２０）は、本発明の実施形態３に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図２０に示すように、図３に示す基板の全面に酸化物半導体１４０を成膜し、酸化物半導体１４０のパターンを形成する。ここで、図２０では、酸化物半導体１４０のパターンが第１絶縁層１３０のパターンを覆うように形成されているが、酸化物半導体１４０は環状の第１側壁１３１に環状に配置され、少なくとも一部において下部電極１２０及び第１補助電極１９０に接続されていればよい。つまり、酸化物半導体１４０は第１補助電極１９０の上方を覆うように配置されていなくてもよい。
図２１Ａ及び図２１Ｂ（図２１）は、本発明の実施形態３に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図２１に示すように、図２０に示す基板の全面にゲート絶縁層１５０及びゲート電極１６０を成膜し、ゲート電極１６０のパターンを形成する。
図２２Ａ及び図２２Ｂ（図２２）は、本発明の実施形態３に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図２２に示すように、図２１に示す基板の全面に層間膜１７０を成膜し、開口部１７１のパターンを形成する。ここで、開口部１７１ａは下部電極１２０を露出し、開口部１７１ｂは酸化物半導体１４０を露出し、開口部１７１ｃはゲート電極１６０を露出する。そして、図２２に示す基板の全面に上部電極１８０を成膜し、図１９に示すように上部電極１８０のパターンを形成する。このようにして、図１９に示す半導体装置３０を実現することができる。
〈実施形態３の変形例〉
図２３乃至図３２を用いて、本発明の実施形態３の変形例に係る半導体装置の概要について説明する。実施形態３の変形例に係る半導体装置の断面構造は図７に示す半導体装置１０と同じであるが、レイアウトが異なる。以下にそれぞれの変形例のレイアウトについて詳細に説明する。
［半導体装置３１の構造］
図２３Ａ及び図２３Ｂ（図２３）は、本発明の実施形態３の変形例１に係る半導体装置の概要を示す平面図及び断面図である。図２３に示すように、実施形態３の変形例１の半導体装置３１は、図１９に示すサラウンド型の半導体装置３０が並列に連結されている。つまり、環状のチャネル領域１４３を有する半導体装置３０が隣接して配置されており、各々の半導体装置３０の下部電極１２０、ゲート電極１６０、及び上部電極１８０はそれぞれ一体で形成されている。したがって、複数の半導体装置３０には、同時に同じソース・ドレイン電圧、同じゲート電圧が印加される。
図２３では、図１に示す実施形態１の構造を用いたサラウンド型の半導体装置を例示したが、図８乃至図１０に示す実施形態１の変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。また、図１１及び図１８に示す実施形態２及びその変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。
以上のように、半導体装置３１では、複数の半導体装置３０の各々の環状のチャネル領域１４３が同時にオン／オフするため、実質的に半導体装置のＷ長を大きくすることができる。その結果、オン電流を向上させることができる半導体装置を提供することができる。
［半導体装置３１の製造方法］
図２３に示す半導体装置３１の構造をより明確にするために、図２４乃至図２７を用いて、その製造方法について平面図及び断面図を参照しながら説明する。図２３に示す半導体装置３１に含まれる各々の半導体装置３０は図１９に示す半導体装置３０と同じなので、詳細な説明は省略する。
図２４Ａ及び図２４Ｂ（図２４）は、本発明の実施形態３の変形例１に係る半導体装置の製造方法において、下部電極上に第１絶縁層及び第１補助電極を形成する工程を示す平面図及び断面図である。図２４に示すように、パターンが形成された１つの下部電極１２０上に、複数の第１絶縁層１３０及び第１補助電極１９０のパターンが互いに隣接して形成される。ここで、図２４では、１つの下部電極１２０上に３つの第１絶縁層１３０及び第１補助電極１９０が形成された構成を例示したが、この構成に限定されず、１つの下部電極１２０上に形成される第１絶縁層１３０及び第１補助電極１９０は３つよりも少なくてもよく、また多くてもよい。
図２５Ａ及び図２５Ｂ（図２５）は、本発明の実施形態３の変形例１に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図２５に示すように、図２４に示す基板の全面に酸化物半導体１４０を成膜し、酸化物半導体１４０のパターンを形成する。ここで、図２５では、酸化物半導体１４０のパターンが第１絶縁層１３０のパターンを覆うように形成されているが、酸化物半導体１４０は環状の第１側壁１３１に環状に配置され、少なくとも一部において下部電極１２０及び第１補助電極１９０に接続されていればよい。つまり、酸化物半導体１４０は第１補助電極１９０の上方を覆うように配置されていなくてもよい。
図２６Ａ及び図２６Ｂ（図２６）は、本発明の実施形態３の変形例１に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図２６に示すように、図２５に示す基板の全面にゲート絶縁層１５０及びゲート電極１６０を成膜し、ゲート電極１６０のパターンを形成する。
図２７Ａ及び図２７Ｂ（図２７）は、本発明の実施形態３の変形例１に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図２７に示すように、図２６に示す基板の全面に層間膜１７０を成膜し、開口部１７１のパターンを形成する。ここで、開口部１７１は複数の第１絶縁層１３０上に形成された酸化物半導体１４０をそれぞれ露出する。そして、図２７に示す基板の全面に上部電極１８０を成膜し、図２３に示すように上部電極１８０のパターンを形成する。このようにして、図２３に示す半導体装置３１を実現することができる。
［半導体装置３２の構造］
図２８Ａ及び図２８Ｂ（図２８）は、本発明の実施形態３の変形例２に係る半導体装置の概要を示す平面図及び断面図である。図２８に示すように、実施形態３の変形例２の半導体装置３２は、環状のチャネル領域が多重となるように図１９に示すサラウンド型の半導体装置３０が並列に接続されている。つまり、内側の環状の第１チャネル領域１４４を有する半導体装置３０ａを囲むように、外側の環状の第２チャネル領域１４５を有する半導体装置３０ｂが形成されている。
ここで、図２９Ａ及び図２９Ｂ（図２９）にも示すように、半導体装置３２は第１側壁１３５を有する第１絶縁層１３３と、第１絶縁層１３３の周囲に、第２側壁１３６を有する第２絶縁層１３４と、を有する。ここで、第１側壁１３５及び第２側壁１３６は平面視において互いに対向している。また、各々の半導体装置３０ａ、３０ｂの下部電極１２０、ゲート電極１６０、及び上部電極１８０はそれぞれ一体で形成されている。つまり、第１側壁１３５及び第２側壁１３６には一体で形成されたゲート電極１６０が設けられている。したがって、半導体装置３０には、同時に同じソース・ドレイン電圧、同じゲート電圧が印加される。
図２８では、図１に示す実施形態１の構造を用いたサラウンド型の半導体装置を例示したが、図８乃至図１０に示す実施形態１の変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。また、図１１及び図１８に示す実施形態２及びその変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。
以上のように、半導体装置３２では、半導体装置３０ａの環状のチャネル領域１４４及び半導体装置３０ｂの環状のチャネル領域１４５が同時にオン／オフするため、実質的に半導体装置のＷ長を大きくすることができる。その結果、オン電流を向上させることができる半導体装置を提供することができる。
［半導体装置３２の製造方法］
図２８に示す半導体装置３２の構造をより明確にするために、図２９乃至図３２を用いて、その製造方法について平面図及び断面図を参照しながら説明する。図２８に示す半導体装置３２に含まれる半導体装置３０ａ、３０ｂの断面構造は図１９に示す半導体装置３０の断面構造と同じなので、詳細な説明は省略する。
図２９Ａ及び図２９Ｂ（図２９）は、本発明の実施形態３の変形例２に係る半導体装置の製造方法において、下部電極上に第１絶縁層、第２絶縁層、第１補助電極、及び第２補助電極を形成する工程を示す平面図及び断面図である。図２９に示すように、パターンが形成された１つの下部電極１２０上に、第１絶縁層１３３及び第１補助電極１９３と、それらの周囲に位置する環状の第２絶縁層１３４及び第２補助電極１９４と、が形成される。半導体装置３２では、第１絶縁層１３３の第１側壁１３５と、第２絶縁層１３４の第２側壁１３６とにチャネルが形成される。
図３０Ａ及び図３０Ｂ（図３０）は、本発明の実施形態３の変形例２に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図３０に示すように、図２９に示す基板の全面に酸化物半導体１４０を成膜し、酸化物半導体１４０のパターンを形成する。ここで、図３０では、酸化物半導体１４０のパターンは第１絶縁層１３３のパターンを覆い、第２絶縁層１３４のパターンの内周より大きく、外周より小さくなるように形成されている。ここで、酸化物半導体１４０は環状の第１側壁１３５及び環状の第２側壁１３６のそれぞれに環状に配置され、少なくとも一部において下部電極１２０、第１補助電極１９３及び第２補助電極１９４に接続されていればよい。
図３１Ａ及び図３１Ｂ（図３１）は、本発明の実施形態３の変形例２に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図３１に示すように、図３０に示す基板の全面にゲート絶縁層１５０及びゲート電極１６０を成膜し、ゲート電極１６０のパターンを形成する。
図３２Ａ及び図３２Ｂ（図３２）は、本発明の実施形態３の変形例２に係る半導体装置の製造方法において、層間膜及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図３２に示すように、図３１に示す基板の全面に層間膜１７０を成膜し、開口部１７３、１７４のパターンを形成する。ここで、開口部１７３は第１絶縁層１３３上に形成された酸化物半導体１４０を露出し、開口部１７４は第２絶縁層１３４上に形成された酸化物半導体１４０を露出する。そして、図３２に示す基板の全面に上部電極１８０を成膜し、図２８に示すように上部電極１８０のパターンを形成する。このようにして、図２８に示す半導体装置３２を実現することができる。
なお、本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
１０、１１、１２、１３、２０、２１、３０、３１、３２：半導体装置
１００：基板
１１０：下地層
１２０：下部電極
１２１：領域
１３０、１３３：第１絶縁層
１３１、１３５：第１側壁
１３２：ドレイン領域
１３４：第２絶縁層
１３６：第２側壁
１４０：酸化物半導体
１４１、１４３、１４４、１４５：チャネル領域
１５０：ゲート絶縁層
１６０：ゲート電極
１７０：層間膜
１７１、１７３、１７４：開口部
１８０：上部電極
１９０、１９３：第１補助電極
１９２：ソース領域
１９４：第２補助電極

Claims (18)

  1. 第１側壁を有する第１絶縁層と、
    前記第１側壁に配置された酸化物半導体と、
    前記酸化物半導体の前記第１側壁とは反対側に配置されたゲート絶縁層と、
    前記第１側壁に配置された前記酸化物半導体に前記ゲート絶縁層を介して対向するゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の一方に接続された第１電極と、
    前記酸化物半導体の上方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１絶縁層及び前記第１電極の下方において、前記第１絶縁層及び前記第１電極に接して配置される下地層と、
    を有し、
    前記酸化物半導体は、前記第１絶縁層と前記第１電極との間において前記下地層に接して配置されることを特徴とする半導体装置。
  2. 傾斜面が上方を向くテーパ形状の第１側壁を有する第１絶縁層と、
    前記第１側壁上に配置された酸化物半導体と、
    前記酸化物半導体上に配置されたゲート絶縁層と、
    前記ゲート絶縁層上に配置されたゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の一方に接続された第１電極と、
    前記酸化物半導体の上方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１絶縁層及び前記第１電極の下方において、前記第１絶縁層及び前記第１電極に接して配置される下地層と、
    を有し、
    前記酸化物半導体は、前記第１絶縁層と前記第１電極との間において前記下地層に接して配置されることを特徴とする半導体装置。
  3. 前記第１絶縁層の上方において、前記第１絶縁層と前記酸化物半導体との間に挟持された第３電極をさらに有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２電極は、前記第３電極とは反対側で前記酸化物半導体に接続されることを特徴とする請求項３に記載の半導体装置。
  5. 前記第２電極は、前記第３電極に電気的に接続されることを特徴とする請求項３に記載の半導体装置。
  6. 前記第２電極は、前記第１絶縁層の上方において、前記酸化物半導体に接続されることを特徴とする請求項１又は２に記載の半導体装置。
  7. 前記第１電極は、前記第１側壁の一部に配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  8. 第１側壁を有する第１絶縁層と、
    前記第１側壁に配置された酸化物半導体と、
    前記酸化物半導体の前記第１側壁とは反対側に配置されたゲート絶縁層と、
    前記第１側壁に配置された前記酸化物半導体に前記ゲート絶縁層を介して対向するゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の一方に接続された第１電極と、
    前記酸化物半導体の上方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１絶縁層及び前記第１電極の下方において、前記第１絶縁層及び前記第１電極に接して配置される下地層と、
    を有し、
    前記第１電極は、前記第１側壁の一部に配置されていることを特徴とする半導体装置。
  9. 傾斜面が上方を向くテーパ形状の第１側壁を有する第１絶縁層と、
    前記第１側壁上に配置された酸化物半導体と、
    前記酸化物半導体上に配置されたゲート絶縁層と、
    前記ゲート絶縁層上に配置されたゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の一方に接続された第１電極と、
    前記酸化物半導体の上方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１絶縁層及び前記第１電極の下方において、前記第１絶縁層及び前記第１電極に接して配置される下地層と、
    を有し、
    前記第１電極は、前記第１側壁の一部に配置されていることを特徴とする半導体装置。
  10. 第１側壁を有する第１絶縁層と、
    前記第１側壁に配置された酸化物半導体と、
    前記酸化物半導体の前記第１側壁とは反対側に配置されたゲート絶縁層と、
    前記第１側壁に配置された前記酸化物半導体に前記ゲート絶縁層を介して対向するゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の一方に接続された第１電極と、
    前記酸化物半導体の上方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１絶縁層の周囲に設けられた、環状の第２絶縁層と、
    を有し、
    前記ゲート電極は、前記第１電極の周囲に環状に配置され、
    前記第２絶縁層は、前記第１絶縁層の前記第１側壁に対向する第２側壁を有し、
    前記ゲート電極は、前記第１側壁及び前記第２側壁に対して設けられることを特徴とする半導体装置。
  11. 傾斜面が上方を向くテーパ形状の第１側壁を有する第１絶縁層と、
    前記第１側壁上に配置された酸化物半導体と、
    前記酸化物半導体上に配置されたゲート絶縁層と、
    前記ゲート絶縁層上に配置されたゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の一方に接続された第１電極と、
    前記酸化物半導体の上方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１絶縁層の周囲に設けられた、環状の第２絶縁層と、
    を有し、
    前記ゲート電極は、前記第１電極の周囲に環状に配置され、
    前記第２絶縁層は、前記第１絶縁層の前記第１側壁に対向する第２側壁を有し、
    前記ゲート電極は、前記第１側壁及び前記第２側壁に対して設けられることを特徴とする半導体装置。
  12. 第１側壁を有する第１絶縁層と、
    前記第１絶縁層の上方に配置された第１電極と、
    前記第１側壁及び前記第１電極上に配置され、一方が前記第１電極に接続された酸化物半導体と、
    前記酸化物半導体の前記第１側壁とは反対側に配置されたゲート絶縁層と、
    前記第１側壁に配置された前記酸化物半導体に前記ゲート絶縁層を介して対向するゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１電極の上方に配置され、前記第１電極に接続された第３電極と、
    前記第１絶縁層及び前記第２電極の下方において、前記第１絶縁層及び前記第２電極に接して配置される下地層と、
    を有し、
    前記酸化物半導体は、前記第１絶縁層と前記第２電極との間において前記下地層に接して配置されることを特徴とする半導体装置。
  13. 傾斜面が上方を向くテーパ形状の第１側壁を有する第１絶縁層と、
    前記第１絶縁層の上方に配置された第１電極と、
    前記第１側壁及び前記第１電極上に配置され、一方が前記第１電極に接続された酸化物半導体と、
    前記酸化物半導体上に配置されたゲート絶縁層と、
    前記ゲート絶縁層上に配置されたゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１電極の上方に配置され、前記第１電極に接続された第３電極と、
    前記第１絶縁層及び前記第２電極の下方において、前記第１絶縁層及び前記第２電極に接して配置される下地層と、
    を有し、
    前記酸化物半導体は、前記第１絶縁層と前記第２電極との間において前記下地層に接して配置されることを特徴とする半導体装置。
  14. 第１側壁を有する第１絶縁層と、
    前記第１絶縁層の上方に配置された第１電極と、
    前記第１側壁及び前記第１電極上に配置され、一方が前記第１電極に接続された酸化物半導体と、
    前記酸化物半導体の前記第１側壁とは反対側に配置されたゲート絶縁層と、
    前記第１側壁に配置された前記酸化物半導体に前記ゲート絶縁層を介して対向するゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１電極の上方に配置され、前記第１電極に接続された第３電極と、
    前記第１絶縁層及び前記第２電極の下方において、前記第１絶縁層及び前記第２電極に接して配置される下地層と、
    を有し、
    前記第２電極は、前記第１側壁の一部に配置されていることを特徴とする半導体装置。
  15. 傾斜面が上方を向くテーパ形状の第１側壁を有する第１絶縁層と、
    前記第１絶縁層の上方に配置された第１電極と、
    前記第１側壁及び前記第１電極上に配置され、一方が前記第１電極に接続された酸化物半導体と、
    前記酸化物半導体上に配置されたゲート絶縁層と、
    前記ゲート絶縁層上に配置されたゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１電極の上方に配置され、前記第１電極に接続された第３電極と、
    前記第１絶縁層及び前記第２電極の下方において、前記第１絶縁層及び前記第２電極に接して配置される下地層と、
    を有し、
    前記第２電極は、前記第１側壁の一部に配置されていることを特徴とする半導体装置。
  16. 第１側壁を有する第１絶縁層と、
    前記第１絶縁層の上方に配置された第１電極と、
    前記第１側壁及び前記第１電極上に配置され、一方が前記第１電極に接続された酸化物半導体と、
    前記酸化物半導体の前記第１側壁とは反対側に配置されたゲート絶縁層と、
    前記第１側壁に配置された前記酸化物半導体に前記ゲート絶縁層を介して対向するゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１電極の上方に配置され、前記第１電極に接続された第３電極と、
    前記第１絶縁層の周囲に設けられた、環状の第２絶縁層と、
    を有し、
    前記ゲート電極は、前記第２電極の周囲に環状に配置されており、
    前記第２絶縁層は、前記第１絶縁層の前記第１側壁に対向する第２側壁を有し、
    前記ゲート電極は、前記第１側壁及び前記第２側壁に対して設けられることを特徴とする半導体装置。
  17. 傾斜面が上方を向くテーパ形状の第１側壁を有する第１絶縁層と、
    前記第１絶縁層の上方に配置された第１電極と、
    前記第１側壁及び前記第１電極上に配置され、一方が前記第１電極に接続された酸化物半導体と、
    前記酸化物半導体上に配置されたゲート絶縁層と、
    前記ゲート絶縁層上に配置されたゲート電極と、
    前記酸化物半導体の下方に配置され、前記酸化物半導体の他方に接続された第２電極と、
    前記第１電極の上方に配置され、前記第１電極に接続された第３電極と、
    前記第１絶縁層の周囲に設けられた、環状の第２絶縁層と、
    を有し、
    前記ゲート電極は、前記第２電極の周囲に環状に配置されており、
    前記第２絶縁層は、前記第１絶縁層の前記第１側壁に対向する第２側壁を有し、
    前記ゲート電極は、前記第１側壁及び前記第２側壁に対して設けられることを特徴とする半導体装置。
  18. 複数の前記半導体装置が隣接して配置され、
    前記複数の前記半導体装置の前記第２電極、前記第３電極、及び前記ゲート電極はそれぞれが一体で形成されていることを特徴とする請求項１６又は１７に記載の半導体装置。


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