KR20220063837A - 반도체 패키지 - Google Patents

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KR20220063837A
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semiconductor chip
spacer
substrate
dummy
pad
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KR1020200149330A
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경서은
유인희
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삼성전자주식회사
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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/4848—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball outside the semiconductor or solid-state body
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    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
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Abstract

기판 상에 배치되는 제 1 반도체 칩, 상기 기판과 상기 제 1 반도체 칩 사이의 제 2 반도체 칩, 및 상기 기판과 상기 제 1 반도체 칩 사이에서 일 방향으로 상기 제 2 반도체 칩과 이격되어 배치되는 스페이서를 포함하는 반도체 패키지를 제공하되, 상기 기판은 상기 제 2 반도체 칩과 상기 스페이서 사이에 제공되는 제 1 기판 패드를 갖고, 상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 상부면 상의 칩 패드, 및 상기 칩 패드로부터 상기 제 1 기판 패드로 연장되는 신호 와이어를 갖고, 상기 스페이서는 상기 스페이서의 상부면 상에서 상기 제 2 반도체 칩에 인접하게 배치되는 제 1 더미 패드, 및 상기 제 1 더미 패드에 접속되는 제 1 더미 와이어를 갖고, 상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 하부면 상에 제공되는 접착층을 통해 상기 제 2 반도체 칩의 상부면 및 상기 스페이서의 상부면에 접착되고, 상기 신호 와이어의 일부 및 상기 제 1 더미 와이어의 일부는 상기 접착층 내부에 위치할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 적층형 집적 회로(stacked integrated circuit)를 포함하는 반도체 패키지에 관한 것이다.
일반적인 적층형 패키지(stack pakage)는 복수의 기판들이 적층된 구조를 가진다. 예컨대, 적층형 패키지는 인쇄 회로 기판(PCB) 상에 차례로 적층된 반도체 칩들을 포함할 수 있다. 반도체 칩들에는 연결 패드들이 형성된다. 연결 패드들을 본딩 와이어로 연결함으로써, 반도체 칩들은 서로 전기적으로 연결될 수 있다. 인쇄 회로 기판 상에는 반도체 칩들을 제어하는 로직 칩이 실장될 수 있다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 고주파 신호를 취급하는 반도체 패키지는 소형화뿐만 아니라 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판 상에 배치되는 제 1 반도체 칩, 상기 기판과 상기 제 1 반도체 칩 사이의 제 2 반도체 칩, 및 상기 기판과 상기 제 1 반도체 칩 사이에서 일 방향으로 상기 제 2 반도체 칩과 이격되어 배치되는 스페이서를 포함할 수 있다. 상기 기판은 상기 제 2 반도체 칩과 상기 스페이서 사이에 제공되는 제 1 기판 패드를 가질 수 있다. 상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 상부면 상의 칩 패드, 및 상기 칩 패드로부터 상기 제 1 기판 패드로 연장되는 신호 와이어를 가질 수 있다. 상기 스페이서는 상기 스페이서의 상부면 상에서 상기 제 2 반도체 칩에 인접하게 배치되는 제 1 더미 패드, 및 상기 제 1 더미 패드에 접속되는 제 1 더미 와이어를 가질 수 있다. 상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 하부면 상에 제공되는 접착층을 통해 상기 제 2 반도체 칩의 상부면 및 상기 스페이서의 상부면에 접착될 수 있다. 상기 신호 와이어의 일부 및 상기 제 1 더미 와이어의 일부는 상기 접착층 내부에 위치할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 방향으로 정렬되는 제 1 기판 패드들을 갖는 기판, 상기 기판 상에 배치되는 제 1 반도체 칩, 상기 기판 상에서 상기 제 1 기판 패드들을 사이에 두고 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 1 반도체 칩과 이격되어 배치되는 스페이서, 접착층을 이용하여 상기 제 1 반도체 칩의 상부면 및 상기 스페이서의 상부면에 접착되는 제 2 반도체 칩, 상기 제 1 반도체 칩의 상부면으로부터 상기 제 1 기판 패드들로 연장되는 신호 와이어들, 상기 스페이서의 상부면 상에 배치되는 더미 패드들 상에 각각 제공되는 제 1 본딩부들, 및 상기 기판 상에서 상기 제 1 반도체 칩, 상기 스페이서 및 상기 제 2 반도체 칩을 덮고, 상기 제 1 반도체 칩과 상기 스페이서 사이의 공간을 채우는 몰딩부를 포함할수 있다. 상기 더미 패드들은 상기 제 1 반도체 칩과 인접한 상기 스페이서의 제 1 측면을 따라 상기 제 1 방향으로 정렬될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판 상에서 일 방향으로 상호 이격되어 배치되는 제 1 반도체 칩 및 스페이서, 및 접착층을 통해 상기 제 1 반도체 칩 및 상기 스페이서 상에 접착되는 제 2 반도체 칩을 포함할 수 있다. 상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 상부면으로부터 상기 제 1 반도체 칩과 상기 스페이서 사이를 지나 상기 기판에 연결되는 신호 와이어들을 가질 수 있다. 상기 스페이서는 상기 스페이서의 상부면에 연결되는 더미 와이어들을 가질 수 있다. 상기 신호 와이어들은 상기 스페이서를 향하는 상기 제 1 반도체 칩의 측면을 따라 정렬될 수 있다. 상기 더미 와이어들은 상기 제 1 반도체 칩을 향하는 상기 스페이서의 측면을 따라 정렬될 수 있다. 상기 접착층은 상기 제 1 반도체 칩의 상부면 및 상기 스페이서의 상부면과 접하고, 상기 제 1 반도체 칩과 상기 스페이서 사이에서 상기 제 1 반도체 칩의 상기 측면 및 상기 스페이서의 상기 측면으로부터 이격될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 몰딩부가 하부 반도체 칩을 둘러쌀 수 있으며, 하부 반도체 칩과 스페이서들 사이의 공간이 몰딩부에 의해 완전히 채워질 수 있다. 이에 따라, 하부 반도체 칩이 몰딩부에 의하여 보호될 수 있으며, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명에 따르면, 몰딩 부재가 하부 반도체 칩을 둘러싸는 라인 영역들로 유입되기 용이할 수 있다. 하부 반도체 칩이 몰딩 부재에 의해 둘러싸일 수 있으며, 하부 반도체 칩 주변의 몰딩 부재에 공극의 발생이 감소될 수 있다. 이에 따라, 하부 반도체 칩이 몰딩부에 의해 보호될 수 있으며, 반도체 패키지의 제조 공정 중 불량의 발생이 적고, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 사시도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 확대도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 확대도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 확대도이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 14 내지 도 20은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 평면도이다.
도 22는 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 23은 반도체 패키지의 제조 방법을 설명하기 위한 평면도이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 사시도로, 설명의 편의를 위하여 일부 구성이 생략되었다. 도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도로, 도 2는 도 4의 A-A'선을 따라 자른 단면에 해당하고, 도 3은 도 4의 B-B'선을 따라 자른 단면에 해당한다. 도 5 내지 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 확대도들로, 도 2의 A영역을 확대 도시한 도면들이다.
도 1 내지 도 4를 참조하여, 반도체 패키지는 기판(100), 기판(100) 상의 제 1 반도체 칩(200)과 스페이서들(300), 제 1 반도체 칩(200)과 스페이서들(300) 상의 칩 스택(ship stack, CS), 및 칩 스택(CS)을 덮는 몰딩부(500)을 포함할 수 있다.
기판(100)은 상부면에 제공되는 신호 패턴을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 기판(100)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 상기 신호 패턴은 제 1 기판 패드들(110), 및 제 2 기판 패드들(120)을 포함할 수 있다. 제 1 기판 패드들(110)은 후술되는 제 1 반도체 칩들(200)의 신호 와이어들이 접속되는 패드들일 수 있고, 제 2 기판 패드들(120)은 후술되는 칩 스택(CS)의 신호 와이어들이 접속되는 패드들일 수 있다. 기판(100)의 하부면 상에는 외부 단자들(105)이 제공될 수 있다. 외부 단자들(105)은 솔더 볼 또는 솔더 패드를 포함할 수 있고, 외부 단자들(105)의 종류에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array, BGA), 파인 볼 그리드 어레이(fine ball-grid array, FBGA) 또는 랜드 그리드 어레이(land grid array, LGA) 형태를 포함할 수 있다.
칩 스택(CS)은 기판(100) 상에 제공될 수 있다. 칩 스택(CS)은 기판(100) 상에 적층되는 제 2 반도체 칩들(400)을 포함할 수 있다. 제 2 반도체 칩들(400)은 메모리 칩들(memory chips)일 수 있다. 제 2 반도체 칩들(400)은 오프셋 적층 구조(offset stack structure)로 배치될 수 있다. 예를 들어, 제 2 반도체 칩들(400)은 제 1 방향(D1)으로 기울어져 적층될 수 있고, 이는 오르막 경사진 계단 형태일 수 있다. 제 2 반도체 칩들(400)은 칩 스택 신호 와이어들(415)을 통해 서로 연결될 수 있다. 제 2 반도체 칩들(400) 사이에는 접착층(420)이 제공될 수 있다. 각각의 제 2 반도체 칩들(400)은 그의 하부면 상에 제공되는 접착층(420)을 통해 그 아래에 배치되는 다른 제 2 반도체 칩(400)의 상부면에 접착될 수 있다. 최하단에 배치되는 제 2 반도체 칩(400')은 그의 하부면 상에 제공되는 접착층(420')을 통해 후술되는 제 1 반도체 칩(200)의 상부면 및 스페이서들(300)의 상부면에 접착될 수 있다. 제 2 반도체 칩들(400)이 계단 형태로 적층됨에 따라, 제 2 반도체 칩들(400)의 상부면의 일부가 노출될 수 있다. 제 2 반도체 칩들(400)의 상부면은 활성면(active surface)일 수 있다. 예를 들어, 노출된 제 2 반도체 칩들(400)의 상부면 상에는 칩 스택 신호 와이어들(415)과 접촉하는 칩 스택 패드들(410)이 제공될 수 있다.
제 2 반도체 칩들(400)은 칩 스택 신호 와이어들(415)을 통해 기판(100) 상에 와이어 본딩(wire bonding)될 수 있다. 칩 스택 신호 와이어들(415)은 제 2 반도체 칩들(400) 상의 칩 스택 패드들(410) 및 기판(100)의 제 2 기판 패드들(120)을 전기적으로 연결할 수 있다. 칩 스택 신호 와이어들(415)은 칩 스택(CS)으로부터 제 1 방향(D1)의 반대 방향에 배치될 수 있다.
제 1 반도체 칩(200)은 기판(100) 상에 제공될 수 있다. 제 1 반도체 칩(200)은 기판(100)과 칩 스택(CS) 사이에 배치될 수 있다. 제 1 반도체 칩(200)은, 평면적 관점에서, 최하단의 제 2 반도체 칩(400')의 중심부 아래에 배치될 수 있다. 예를 들어, 제 1 반도체 칩(200)은 최하단의 제 2 반도체 칩(400')의 측면들로부터 이격되어 배치될 수 있다. 제 1 반도체 칩(200)은 제 2 반도체 칩들(400)을 제어하는 컨트롤러(controller)와 같은 로직 칩(logic chip)일 수 있다. 제 1 반도체 칩(200)의 상부면(200a)은 활성면(active surface)일 수 있다. 제 1 반도체 칩(200)은 제 1 접착층(202)을 이용하여 기판(100)의 상부면에 접착될 수 있다.
제 1 반도체 칩(200)의 상부면(200a) 상에는 칩 패드들(210)이 제공될 수 있다. 칩 패드들(210)은 제 1 반도체 칩(200)의 측면들을 따라 정렬될 수 있다. 예를 들어, 제 1 반도체 칩(200)의 측면들 중 제 1 방향(D1)의 제 1 측면들(200b)에 인접하게 배치되는 칩 패드들(210)은 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 배열될 수 있다. 제 1 반도체 칩(200)의 측면들 중 제 2 방향(D2)의 제 2 측면들(200c)에 인접하게 배치되는 칩 패드들(210)은 제 1 방향(D1)으로 배열될 수 있다. 칩 패드들(210)은 일정한 간격을 두고, 제 1 반도체 칩(200)의 상부면(200a)을 둘러쌀 수 있다. 서로 인접한 칩 패드들(210) 간의 간격은 50um 내지 100um일 수 있다. 칩 패드들(210)은 제 1 반도체 칩(200)의 집적 회로에 접속되어, 제 1 반도체 칩(200)에 전기적 신호를 전달하기 위한 신호 패드들(signal pads)일 수 있다.
제 1 반도체 칩(200)은 신호 와이어들(220)을 통해 기판(100) 상에 와이어 본딩(wire bonding)될 수 있다. 신호 와이어들(220)은 제 1 반도체 칩(200) 상의 칩 패드들(210) 및 기판(100)의 제 1 기판 패드들(110)을 전기적으로 연결할 수 있다. 제 1 기판 패드들(110)은 제 1 반도체 칩(200)과 인접하게 배치될 수 있다. 예를 들어, 제 1 기판 패드들(110)은 평면적 관점에서 제 1 반도체 칩(200)을 둘러싸도록 배열될 수 있다. 제 1 반도체 칩(200)의 제 1 측면들(200b)에 인접하게 배치되는 제 1 기판 패드들(110)은 제 2 방향(D2)으로 배열될 수 있고, 제 1 반도체 칩(200)의 제 2 측면들(200c)에 인접하게 배치되는 제 1 기판 패드들(110)은 제 1 방향(D1)으로 배열될 수 있다. 제 1 반도체 칩(200)은 제 1 기판 패드들(110) 및 신호 와이어들(220)을 통해 기판(100)과 전기적으로 연결될 수 있다.
신호 와이어들(220) 각각은 하나의 칩 패드(210) 및 하나의 제 1 기판 패드(110)를 연결할 수 있다. 이하, 하나의 신호 와이어(220)를 기준으로 신호 와이어(220)를 설명하도록 한다. 도 5에 도시된 바와 같이, 신호 와이어(220)는 칩 패드(210) 및 제 1 기판 패드(110)에 스티치 본딩(stitch bonding) 방식 또는 볼 본딩(ball bonding) 방식으로 본딩될 수 있다. 예를 들어, 신호 와이어(220)는 칩 패드(210)에 접착되는 제 1 본딩부(222), 제 1 기판 패드(110)에 접착되는 제 2 본딩부(224), 및 제 1 본딩부(222)와 제 2 본딩부(224)를 연결하는 제 1 와이어 루프(226)를 포함할 수 있다. 제 1 본딩부(222) 및 제 2 본딩부(224)는 볼 형상 또는 폴딩 형상을 가질 수 있다. 제 1 본딩부(222) 및 제 2 본딩부(224)의 폭은 제 1 와이어 루프(226)의 폭보다 클 수 있다. 신호 와이어들(220) 간의 간격은 50um 내지 100um일 수 있다.
도 1 내지 도 5를 계속 참조하여, 스페이서들(300)은 기판(100) 상에 제공될 수 있다. 스페이서들(300)은 기판(100)과 칩 스택(CS) 사이에 배치될 수 있다. 스페이서들(300)은 제 1 반도체 칩(200)과 이격되어 배치될 수 있다. 스페이서들(300)은 기판(100) 상에서 칩 스택(CS)을 지지할 수 있다. 스페이서들(300)은 제 2 접착층들(302)을 이용하여 기판(100)의 상부면에 접착될 수 있다.
제 1 반도체 칩(200)은 최하단의 제 2 반도체 칩(400')의 중심부 아래에 배치될 수 있으며, 스페이서들(300)은 제 1 반도체 칩(200)을 둘러싸도록 배치될 수 있다. 예를 들어, 스페이서들(300)의 일부는 제 1 반도체 칩(200)의 제 1 측면들(200b) 상에 배치되고, 스페이서들(300)의 다른 일부는 제 1 반도체 칩(200)의 제 2 측면들(200c) 상에 배치될 수 있다. 스페이서들(300)은 최하단의 제 2 반도체 칩(400')의 각 모서리 아래에 배치될 수 있다. 이에 따라, 칩 스택(CS)의 하중이 스페이서들(300)에 고르게 분산될 수 있으며, 칩 스택(CS)이 균형 있게 지지될 수 있다. 더하여, 스페이서들(300)이 제 1 반도체 칩(200)을 둘러싸도록 배치됨에 따라, 칩 스택(CS)의 하중이 제 1 반도체 칩(200)에 집중되는 것을 방지할 수 있으며, 제 1 반도체 칩(200)이 외부 충격으로부터 보호될 수 있다.
제 1 반도체 칩(200) 및 스페이서들(300) 사이의 갭(gap)은, 평면적 관점에서, 상기 갭은 그리드(gird) 형상을 가질 수 있다. 예를 들어, 제 1 반도체 칩(200) 및 스페이서들(300) 사이의 갭은 제 1 방향(D1)으로 연장되는 제 1 라인 영역(LR1) 및 제 2 방향(D2)으로 연장되는 제 2 라인 영역(LR2)을 가질 수 있다. 제 1 반도체 칩(200)과 어느 하나의 스페이서(300-1, 이하 제 1 스페이서로 지칭하도록 한다.) 사이의 갭은 스페이서들(300) 간의 갭 또는 제 1 반도체 칩(200)과 다른 하나의 스페이서(300-2, 이하 제 2 스페이서로 지칭하도록 한다.) 사이의 갭보다 작을 수 있다. 설명의 편의를 위하여, 상대적으로 작은 간격을 갖는 갭을 제 2 라인 영역(LR2)으로 정의하고, 상대적으로 큰 간격을 갖는 갭을 제 1 라인 영역(LR1)으로 정의하도록 한다. 제 2 라인 영역(LR2)을 사이에 두고 대향하는 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이의 간격은 500um 내지 1000um일 수 있다. 제 1 라인 영역(LR1)을 사이에 두고 대향하는 제 1 반도체 칩(200)과 제 2 스페이서(300-2) 사이의 간격은 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이의 간격보다 클 수 있으며, 제 1 반도체 칩(200)과 제 2 스페이서(300-2) 사이의 간격은 500um 내지 1000um일 수 있다.
상기에서 설명한 제 1 기판 패드들(110)은 제 1 라인 영역(LR1) 및 제 2 라인 영역(LR2) 내에 위치할 수 있다. 즉, 제 1 기판 패드들(110)은 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이 및 제 1 반도체 칩(200)과 제 2 스페이서(300-2) 사이에 제공될 수 있다.
스페이서들(300) 중 제 1 스페이서(300-1) 상에는 제 1 더미 패드들(310)이 제공될 수 있다. 예를 들어, 제 2 라인 영역(LR2)을 사이에 두고 제 1 반도체 칩(200)과 대향하는 제 1 스페이서(300-1)의 상부면 상에 제 1 더미 패드들(310)이 제공될 수 있다. 제 1 더미 패드들(310)은 제 1 스페이서(300-1)의 측면들을 따라 정렬될 수 있다. 예를 들어, 제 1 스페이서(300-1)의 제 1 스페이서(300-1)의 측면들 중 제 1 반도체 칩(200)을 향하는 제 3 측면(300-1a)에 인접하게 배치되는 제 1 더미 패드들(310)은 제 2 방향(D2)으로 배열될 수 있다. 서로 인접한 제 1 더미 패드들(310) 간의 간격은 50um 내지 100um일 수 있다. 제 1 더미 패드들(310)은 제 1 스페이서(300-1)와 전기적으로 절연될 수 있으며, 제 1 스페이서(300-1)와 전기적 신호의 교류가 없는 더미 패드들(dummy pads)일 수 있다.
제 1 더미 패드들(310)은 제 1 더미 와이어들(320)을 통해 기판(100) 상에 와이어 본딩(wire bonding)될 수 있다. 제 1 더미 와이어들(320)은 제 1 스페이서(300-1)의 제 1 더미 패드들(310) 및 기판(100)의 제 1 기판 패드들(110)에 접속될 수 있다. 이때, 하나의 제 1 기판 패드(110)에 하나의 신호 와이어(220) 및 하나의 제 1 더미 와이어(320)가 함께 접속될 수 있다. 제 1 더미 패드들(310)이 제 1 스페이서(300-1)와 전기적으로 절연되어 있기 때문에, 제 1 더미 와이어들(320)의 하나와 신호 와이어들(220)의 하나가 하나의 제 1 기판 패드(110)를 공유하더라도, 제 1 반도체 칩(200)과 제 1 스페이서(300-1)는 전기적으로 연결되지 않을 수 있으며, 제 1 반도체 칩(200)의 전기 신호가 외부로 누설되지 않을 수 있다.
제 1 더미 와이어들(320) 각각은 하나의 제 1 더미 패드(310) 및 하나의 제 1 기판 패드(110)를 연결할 수 있다. 이하, 하나의 제 1 더미 와이어(320)를 기준으로 제 1 더미 와이어(320)를 설명하도록 한다. 도 5에 도시된 바와 같이, 제 1 더미 와이어(320)는 제 1 더미 패드(310) 및 제 1 기판 패드(110)에 스티치 본딩(stitch bonding) 방식 또는 볼 본딩(ball bonding) 방식으로 본딩될 수 있다. 예를 들어, 제 1 더미 와이어(320)는 제 1 더미 패드(310)에 접착되는 제 3 본딩부(322), 제 1 기판 패드(110)에 접착되는 제 4 본딩부(324), 및 제 3 본딩부(322)와 제 4 본딩부(324)를 연결하는 제 2 와이어 루프(326)를 포함할 수 있다. 제 3 본딩부(322) 및 제 4 본딩부(324)는 볼 형상 또는 폴딩 형상을 가질 수 있다. 제 3 본딩부(322) 및 제 4 본딩부(324)의 폭은 제 2 와이어 루프(326)의 폭보다 클 수 있다. 제 1 더미 와이어들(320) 간의 간격은 50um 내지 100um일 수 있다.
도 5에서는 제 1 더미 와이어들(320)의 하나와 신호 와이어들(220)의 하나가 하나의 제 1 기판 패드(110)를 공유하는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 6에 도시된 바와 같이, 기판(100)의 상기 신호 패턴은 제 1 기판 패드들(110), 제 2 기판 패드들(120) 및 제 3 기판 패드들(130)을 포함할 수 있다. 제 3 기판 패드들(130)은 더미 와이어들(320)이 접속되는 패드들일 수 있다. 제 3 기판 패드들(130)은 제 1 스페이서(300-1)와 인접하게 배치될 수 있다. 예를 들어, 제 1 기판 패드들(110)은 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이에서 제 1 반도체 칩(200)의 제 1 측면(200b)에 인접하게 배치되고, 제 3 기판 패드들(130)은 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이에서 제 1 반도체 칩(200)을 향하는 제 1 스페이서(300-1)의 제 3 측면(300-1a)에 인접하게 배치될 수 있다. 제 3 기판 패드들(130)은 제 2 방향(D2)으로 배열될 수 있다. 제 3 기판 패드들(130)은 제 1 기판 패드들(110)과 제 1 방향(D1)으로 이격될 수 있다.
제 1 더미 와이어들(320) 각각은 하나의 제 1 더미 패드(310) 및 하나의 제 3 기판 패드(130)를 연결할 수 있다. 도 6에 도시된 바와 같이, 제 1 더미 와이어(320)는 제 1 더미 패드(310) 및 제 3 기판 패드(130)에 스티치 본딩(stitch bonding) 방식 또는 볼 본딩(ball bonding) 방식으로 본딩될 수 있다. 예를 들어, 제 1 더미 와이어(320)는 제 1 더미 패드(310)에 접착되는 제 3 본딩부(322), 제 3 기판 패드(130)에 접착되는 제 4 본딩부(324), 및 제 3 본딩부(322)와 제 4 본딩부(324)를 연결하는 제 2 와이어 루프(326)를 포함할 수 있다. 이하, 도 5의 실시예를 기준으로 계속 설명하도록 한다.
도 1 내지 도 5를 다시 참조하여, 신호 와이어들(220)의 일부 및 제 1 더미 와이어들(320)의 일부는 최하단에 배치되는 제 2 반도체 칩(400')의 접착층(420') 내에 위치할 수 있다. 상세하게는, 제 2 반도체 칩(400')의 접착층(420')은 제 1 반도체 칩(200)의 상부면(200a) 및 스페이서들(300)의 상부면과 접할 수 있으며, 이때 칩 패드들(210) 및 제 1 더미 패드들(310)은 접착층(420') 내에 매립될 수 있다. 칩 패드들(210)에 접속되는 신호 와이어들(220)의 제 1 본딩부(222) 및 제 1 본딩부(222)로부터 연장되는 제 1 와이어 루프(226)의 일부는 접착층(420')의 내부에 위치할 수 있다. 제 1 더미 패드들(310)에 접속되는 제 1 더미 와이어들(320)의 제 3 본딩부(322) 및 제 3 본딩부(322)로부터 연장되는 제 2 와이어 루프(326)의 일부는 접착층(420')의 내부에 위치할 수 있다.
제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이, 즉 제 2 라인 영역(LR2) 상에서 접착층(420')의 하부면은 제 1 반도체 칩(200)의 상부면(200a)과 동일한 레벨에 위치할 수 있다. 이와는 다르게, 도 7에 도시된 바와 같이, 접착층(420')의 일부(422, 이하 제 1 돌출부로 지칭한다.)는 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이로 돌출될 수 있다. 이때, 접착층(420')의 제 1 돌출부(422)의 최하단(422a)은 기판(100)의 상부면과 제 1 반도체 칩(200)의 상부면(200a) 사이의 1/2지점보다 높은 레벨에 위치할 수 있다. 본 발명에 따르면, 좁은 폭을 갖는 제 2 라인 영역(LR2)에서 접착층(420')이 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이로 돌출되지 않거나 또는 작은 깊이로만 돌출됨에 따라, 후술되는 반도체 패키지의 제조 공정에서 몰딩부(500)가 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이로 유입되기 용이할 수 있다. 이는 뒤에서 반도체 패키지의 제조 방법에 대한 설명과 함께 상세히 설명하도록 한다.
제 1 반도체 칩(200)과 제 2 스페이서(300-2) 사이 및 제 1 스페이서(300-1)와 제 2 스페이서(300-2) 사이, 즉 제 1 라인 영역(LR1) 과 제 3 라인 영역(LR3) 상에서 접착층(420')의 하부면은 제 1 반도체 칩(200)의 상부면(200a)보다 낮은 레벨에 위치할 수 있다. 도 3에 도시된 바와 같이, 접착층(420')의 일부(424, 이하 제 2 돌출부로 지칭한다.)는 제 1 반도체 칩(200)과 제 2 스페이서(300-2) 사이로 돌출될 수 있다.
도 1 내지 도 5를 다시 참조하여, 몰딩부(500)은 기판(100)의 상부면 및 칩 스택(CS)을 덮도록 제공될 수 있다. 몰딩부(500)의 일부(510)는 제 1 반도체 칩(200)과 스페이서들(300) 사이의 갭을 채울 수 있다. 예를 들어, 반도체 패키지의 형성 공정 시, 몰딩부(500)을 형성하기 위한 절연성 고분자 물질이 제 1 반도체 칩(200) 및 스페이서들(300) 사이의 갭, 즉 제 1 라인 영역(LR1), 제 2 라인 영역(LR2) 및 제 3 라인 영역(LR3)으로 유입되어 몰딩부(500)이 형성될 수 있다. 즉, 제 1 반도체 칩(200) 및 스페이서들(300) 사이의 갭은 고분자 물질이 유입되는 유동 통로(flow path)일 수 있다. 제 2 라인 영역(LR2)에서 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이의 공간은 몰딩부(500)의 일부(510)에 의해 채워질 수 있으며, 몰딩부(500)의 일부(510)는 제 2 라인 영역(LR2)에서 접착층(420')의 제 1 돌출부(422)의 하부면과 접할 수 있다. 제 1 라인 영역(LR1)에서 제 1 반도체 칩(200)과 제 2 스페이서(300-2) 사이의 공간은 몰딩부의 일부(510)에 의해 채워질 수 있으며, 몰딩부(500)의 일부(510)는 제 1 라인 영역(LR1)에서 접착층(420')의 제 2 돌출부(424)의 하부면과 접할 수 있다. 상기 몰딩부(500)의 일부(510)는 제 1 반도체 칩(200)을 둘러쌀 수 있다. 몰딩부(500)은 에폭시 몰딩 컴파운드(EMC) 같은 절연성 고분자 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 몰딩부(500)의 일부(510)가 제 1 반도체 칩(200)을 둘러쌀 수 있으며, 제 1 반도체 칩(200)과 스페이서들(300) 사이의 공간이 몰딩부(500)의 일부(510)에 의해 완전히 채워질 수 있다. 이에 따라, 제 1 반도체 칩(200)이 몰딩부(500)에 의하여 보호될 수 있으며, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
상기와 같이 반도체 패키지가 제공될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 확대도이다. 이하, 도 1 내지 도 7의 실시예들에서 설명된 구성 요소들은 동일한 참조 부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다.
도 8 및 도 9를 참조하여, 제 1 더미 와이어들(320)은 서로 인접한 제 1 더미 패드들(310)에 접속될 수 있다. 예를 들어, 제 1 더미 와이어(320)는 제 1 더미 패드들(310)에 접착되는 제 3 본딩부들(322), 및 서로 인접한 제 3 본딩부들(322)을 연결하는 제 2 와이어 루프(326)를 포함할 수 있다. 즉, 서로 인접한 제 1 더미 패드들(310)은 제 1 더미 와이어들(320)을 통해 서로 연결될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 확대도이다. 이하, 도 1 내지 도 7의 실시예들에서 설명된 구성 요소들은 동일한 참조 부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다.
도 10 및 도 11을 참조하여, 제 1 더미 와이어들(320)은 제 1 더미 패드들(310)에 접속되되, 제 1 기판 패드들(110)에 접속되지 않을 수 있다. 예를 들어, 제 1 더미 와이어(320)는 제 1 더미 패드(310)에 접착되는 제 3 본딩부(322), 및 제 3 본딩부(322)로부터 연장되는 제 2 와이어 루프(326')를 포함할 수 있다. 이때, 제 2 와이어 루프(326')는 제 1 기판 패드(110) 상으로 연장되지 않을 수 있다. 제 2 와이어 루프(326')의 일단은 제 3 본딩부(322)에 연결되고, 제 2 와이어 루프(326')의 타단은 접착층(420') 내에 위치할 수 있다. 제 2 와이어 루프(326')는 제 1 더미 와이어들(320)의 와이어 본딩 공정 시 형성되는 와이어의 일부일 수 있고, 또는 제 1 더미 와이어들(320)의 스티치 본딩 공정 시 형성되는 제 3 본딩부(322)의 테일 부분일 수 있다. 즉, 제 2 와이어 루프(326')는 제 3 본딩부(322)의 일부로써 제 3 본딩부(322)로부터 돌출되는 부분일 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도로, 도 12는 도 13의 C-C'선을 따라 자른 단면에 해당한다.
도 12 및 도 13을 참조하여, 제 1 반도체 칩(200)의 상부면(200a) 상의 일부 영역에 칩 패드들(210)이 제공되지 않을 수 있다. 예를 들어, 제 1 반도체 칩(200)의 상부면(200a)은 제 1 스페이서(300-1)과 인접한 부분에서 칩 패드들(210)이 배치되는 제 1 패드 영역(PR1) 및 칩 패드들이 배치되지 않는 제 2 패드 영역(PR2)이 제공될 수 있다. 제 1 패드 영역(PR1)과 제 2 패드 영역(PR2)은 제 1 반도체 칩(200)의 제 1 측면(200b)을 따라 정렬될 수 있으며, 제 1 패드 영역(PR1)과 제 2 패드 영역(PR2)은 제 2 방향(D2)으로 이격될 수 있다.
이와는 다르게, 칩 패드들(210)은 제 1 반도체 칩(200)의 상부면(200a) 상에서 제 1 측면(200b)과 인접항 영역 상에는 제공되지 않을 수 있다. 도 12의 제 1 반도체 칩(200)의 좌측에 도시한 바와 같이, 제 1 반도체 칩(200)의 상부면(200a) 상에서 제 1 측면(200b)과 인접항 영역 상에 제 2 패드 영역(PR2)만 제공될 수 있으며, 제 2 패드 영역(PR2) 내에는 칩 패드들(210)이 제공되지 않을 수 있다.
제 1 패드 영역(PR1) 내에는 칩 패드들(210)의 일부가 배치될 수 있다. 제 2 패드 영역(PR2)의 제 2 방향으로의 길이는 서로 인접한 칩 패드들(210) 간의 간격의 적어도 두 배 이상일 수 있다.
제 1 패드 영역(PR1) 내에 칩 패드들(210)의 일부가 제공될 수 있다. 제 1 패드 영역(PR1) 내에서 칩 패드들(210)은 제 2 방향(D2)으로 정렬될 수 있다. 칩 패드들(210) 간의 간격은 50um 내지 100um일 수 있다.
제 2 패드 영역(PR2) 내에 제 2 더미 패드들(230)이 제공될 수 있다. 제 2 패드 영역(PR2) 내에거 제 2 더미 패드들(230)은 제 2 방향(D2)으로 정렬될 수 있다. 제 2 더미 패드들(230) 간의 간격은 50um 내지 100um일 수 있다. 제 2 더미 패드들(230)은 제 1 반도체 칩(200)과 전기적 신호의 교류가 없는 더미 패드들(dummy pads)일 수 있다. 서로 인접도록 배치되는 칩 패드(210)와 제 2 더미 패드(230) 간의 간격은 50um 내지 100um일 수 있다.
제 1 스페이서(300-1) 상에 배치되는 제 1 더미 패드들(310)은 제 1 패드 영역(PR1)과 대응되는 위치의 제 1 서브 더미 패드들(310-1) 및 제 2 패드 영역(PR2)과 대응되는 위치의 제 2 서브 더미 패드들(310-2)을 가질 수 있다.
제 1 기판 패드들(110)은 제 1 패드 영역(PR1)과 제 1 서브 더미 패드들(310-1) 사이에 위치할 수 있다. 기판(100)은 제 2 패드 영역(PR2)과 제 2 서브 더미 패드들(310-2) 사이에 위치하는 제 4 기판 패드들(140)을 더 포함할 수 있다. 제 4 기판 패드들(140)은 제 2 방향(D2)으로 배열될 수 있다.
제 1 반도체 칩(200)은 신호 와이어들(220)을 통해 기판(100) 상에 와이어 본딩(wire bonding)될 수 있다. 신호 와이어들(220)은 제 1 패드 영역(PR1)의 제 1 반도체 칩(200) 상의 칩 패드들(210) 및 기판(100)의 제 1 기판 패드들(110)을 전기적으로 연결할 수 있다.
제 1 더미 패드들(310)은 제 1 더미 와이어들(320)의 일부(320-1)를 통해 기판(100) 상에 와이어 본딩(wire bonding)될 수 있다. 제 1 더미 와이어들(320)의 일부(320-1)는 제 1 스페이서(300-1)의 제 1 서브 더미 패드들(310-1) 및 기판(100)의 제 1 기판 패드들(110)에 접속될 수 있다.
칩 패드들(210)은 신호 와이어들(220), 제 1 기판 패드들(110) 및 제 1 더미 와이어들(320)의 일부(320-1)를 통해 제 1 서브 더미 패드들(310-1)에 연결될 수 있다. 이때, 제 1 서브 더미 패드들(310-1)이 제 1 스페이서(300-1)에 전기적으로 절연되어있기 때문에, 제 1 반도체 칩(200)과 제 1 스페이서(300-1)는 전기적으로 플로팅(floating)될 수 있다.
제 1 반도체 칩(200)은 제 2 더미 와이어(240)를 통해 기판(100) 상에 와이어본딩(wire bonding)될 수 있다. 제 2 더미 와이어들(240)은 제 2 패드 영역(PR2)의 제 1 반도체 칩(200) 상의 제 2 더미 패드들(230) 및 기판(100)의 제 4 기판 패드들(140)을 전기적으로 연결될 수 있다.
제 1 더미 패드들(310)은 제 1 더미 와이어들(320)의 다른 일부(320-2)를 통해 기판(100) 상에 와이어 본딩(wire bonding)될 수 있다. 제 1 더미 와이어들(320)의 다른 일부(320-2)는 제 1 스페이서(300-1)의 제 2 서브 더미 패드들(310-2) 및 기판(100)의 제 4 기판 패드들(140)에 접속될 수 있다.
제 2 더미 패드들(230)은 제 2 더미 와이어들(240), 제 4 기판 패드들(140) 및 제 1 더미 와이어들(320)의 다른 일부(320-2)를 통해 제 2 서브 더미 패드들(310-2)에 연결될 수 있다. 이때, 제 2 더미 패드들(230)이 제 1 반도체 칩(200)에 전기적으로 절연되어있기 때문에, 제 1 반도체 칩(200)과 제 1 스페이서(300-1)는 전기적으로 플로팅(floating)될 수 있다.
본 발명의 실시예들에 따르면, 칩 패드들(210)이 제공되지 않는 제 1 반도체 칩(200)의 상부면(200a) 상에도 제 2 더미 패드들(230) 및 제 2 더미 와이어들(240)이 제공됨에 따라, 후술되는 반도체 패키지의 제조 공정에서 최하단의 접착층(420')이 칩 패드들(210) 및 제 2 더미 패드들(230)을 지나 제 1 반도체 칩(200)의 측면들로 유입되는 것을 방지할 수 있으며, 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이에서 몰딩부(500)가 유입될 수 있는 공간이 확보될 수 있으며, 몰딩부(500)가 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이로 유입되기 용이할 수 있다. 이는 반도체 패키지의 제조 방법에 대한 설명과 함께 상세히 설명하도록 한다.
도 14 내지 도 20은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 21은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 평면도이다. 도 22는 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 4 및 도 14를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 상부면에 제공되는 신호 패턴을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 예를 들어, 기판(100)은 제 1 기판 패드들(110), 및 제 2 기판 패드들(120)을 포함할 수 있다.
기판(100) 상에 제 1 반도체 칩(200) 및 스페이서들(300)이 접착될 수 잇다. 예를 들어, 제 1 반도체 칩(200)의 비활성면 상에 제 1 접착층(202)이 제공될 수 있다. 제 1 반도체 칩(200)은 제 1 접착층(202)을 이용하여 기판(100)의 상부면 상에 접착될 수 있다. 제 1 반도체 칩(200)은 기판(100)의 제 1 기판 패드들(110) 사이에 접착될 수 있다. 예를 들어, 평면적 관점에서 제 1 기판 패드들(110)은 제 1 반도체 칩(200)을 둘러쌀 수 있다. 제 1 반도체 칩(200)의 상부면은 활성면(active surface)일 수 있다. 예를 들어, 제 1 반도체 칩(200)의 칩 패드들(210)이 제 1 반도체 칩(200)의 상부면 상에 제공될 수 있다. 스페이서들(300)의 일면 상에 제 2 접착층(302)이 제공될 수 있다. 스페이서들(300)은 제 2 접착층(302)을 이용하여 기판(100)의 상부면 상에 접착될 수 있다. 제 1 더미 패드들(310)이 스페이서들(300)의 제 1 스페이서(300-1)의 상부면 상에 제공될 수 있다. 이때, 제 1 더미 패드들(310)은 제 1 스페이서(300-1)의 상부면 상에서 제 1 반도체 칩(200)에 인접하게 배치될 수 있다. 제 1 기판 패드들(110)의 일부는 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이에 위치할 수 있다.
도 4 및 도 15를 참조하여, 제 1 반도체 칩(200)이 기판(100)에 와이어 본딩(wire bonding)될 수 있다. 예를 들어, 캐필러리가 제 1 반도체 칩(200)의 칩 패드(210) 상에 제공될 수 있다. 상기 캐필러리는 상기 캐필러리에 주입되는 와이어를 용융하여 상기 캐필러리의 하단에 볼을 형성할 수 있다. 상기 캐필러리가 칩 패드(210)로 이동하여 상기 볼이 칩 패드(210)에 접착될 수 있다. 칩 패드(210)에 접착된 상기 볼은 도 5를 참조하여 설명한 제 1 본딩부(222)에 해당할 수 있다. 상기 캐필러리가 제 1 기판 패드(110) 상으로 이동할 수 있다. 이때, 상기 캐필러리로부터 토출되는 와이어는 도 5를 참조하여 설명한 제 1 와이어 루프(226)를 형성할 수 있다. 상기 캐필러리는 상기 제 1 와이어 루프의 일단에서 상기 제 1 기판 패드(110)에 접착되는 볼을 형성할 수 있다. 제 1 기판 패드(110)에 접착된 상기 볼은 도 5를 참조하여 설명한 제 2 본딩부(224)에 해당할 수 있다. 상기와 같이, 칩 패드들(210)과 제 1 기판 패드들(110)을 연결하는 신호 와이어들(220)이 형성될 수 있다.
신호 와이어들(220)을 형성하는 와이어 본딩 공정 시 제 1 더미 와이어들(320)이 형성될 수 있다. 예를 들어, 상기 캐필러리가 제 1 스페이서(300-1)의 제 1 더미 패드(310)로부터 제 1 기판 패드(110)로 이동하며, 제 1 기판 패드(110)에 접착되는 제 3 본딩부(322, 도 5 참조)를 접착시키고, 제 3 본딩부(322)로부터 제 1 기판 패드(110)로 연장되는 제 2 와이어 루프(326)를 형성하고, 제 1 기판 패드(110) 상에 제 4 본딩부(324)를 형성할 수 있다.
도 4 및 도 16을 참조하여, 제 2 반도체 칩(400)이 제 1 반도체 칩(200) 및 스페이서들(300) 상에 제공될 수 있다. 예를 들어, 제 2 반도체 칩(400)의 비활성면 상에 접착층(420)이 제공될 수 있다. 제 2 반도체 칩(400)의 접착층(420)은 제 1 반도체 칩(200)의 상부면 및 스페이서들(300)의 상부면 상에 접할 수 있다. 이때, 제 1 반도체 칩(200)의 칩 패드들(210) 및 신호 와이어들(220)의 일부, 그리고 제 1 스페이서(300-1)의 제 1 더미 패드들(310) 및 제 1 더미 와이어들(320)의 일부는 접착층(420) 내부로 삽입될 수 있다. 제 2 반도체 칩(400)의 상부면은 활성면(active surface)일 수 있다. 예를 들어, 제 2 반도체 칩(400)의 칩 스택 패드들(410)이 제 2 반도체 칩(400)의 상부면 상에 제공될 수 있다.
도 4 및 도 17을 참조하여, 제 2 반도체 칩(400) 상에 열-압착(Thermo-compression) 공정을 진행하여 제 2 반도체 칩(400)을 제 1 반도체 칩(200)의 상부면 및 스페이서들(300)의 상부면에 접착시킬 수 있다. 상세하게는, 상기 열-압착 공정 시 가해지는 열에 의해 접착층(420)이 용융될 수 있으며, 압착 공정에 의해 접착층(420)이 제 1 반도체 칩(200)의 상부면 및 스페이서들(300)의 상부면에 완전이 접착될 수 있다. 이후, 접착층(420)이 경화되어, 제 2 반도체 칩(400)이 제 1 반도체 칩(200) 및 스페이서들(300)이 견고하게 접착될 수 있다.
상기 열-압착 공정 시, 도 17에 화살표로 도시한 바와 같이, 용융된 접착층(420)은 제 2 반도체 칩(400)과 제 1 반도체 칩(200)의 사이 및 제 2 반도체 칩(400)과 스페이서들(300)의 사이로부터 외부로 유출될 수 있다.
본 발명의 실시예들에 따르면, 제 1 반도체 칩(200)의 외각부를 따라 제 1 반도체 칩(200)의 상부면 상에 칩 패드들(210) 및 신호 와이어들(220)이 제공될 수 있다. 칩 패드들(210) 및 신호 와이어들(220)은 용융된 접착층(420)의 흐름(flow)을 방해할 수 있다. 이에 따라, 용융된 접착층(420)이 제 1 반도체 칩(200)과 제 2 반도체 칩(400) 사이로부터 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이의 공간(즉, 제 2 라인 영역(LR2)) 및 제 1 반도체 칩(200)과 제 2 스페이서(300-2) 사이의 공간(즉, 제 1 라인 영역(LR1))으로 유입되는 것을 방지할 수 있다.
본 발명의 실시예들에 따르면, 제 1 스페이서(300-1)의 상부면 상에서 제 1 반도체 칩(200)과 인접하도록 제 1 더미 패드들(310) 및 제 1 더미 와이어들(320)이 제공될 수 있다. 제 1 더미 패드들(310) 및 제 1 더미 와이어들(320)은 용융된 접착층(420)의 흐름(flow)을 방해할 수 있다. 이에 따라, 용융된 접착층(420)이 제 1 스페이서(300-1)와 제 2 반도체 칩(400) 사이로부터 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이의 공간(즉, 제 2 라인 영역(LR2))으로 유입되는 것을 방지할 수 있다. 따라서, 제 1 반도체 칩(200)과 스페이서들(300) 중 좁은 폭을 갖는 제 2 라인 영역(LR2) 내로 용융된 접착층(420)이 유입되는 것을 방지할 수 있다.
상기 열-압착 공정 시, 도 18에 도시된 바와 같이, 용융된 접착층(420)은 제 1 스페이서(300-1) 및 제 2 스페이서(300-2) 사이의 공간으로 유입될 수 있다. 예를 들어, 제 2 스페이서(300-2)의 상부면 상에는 별도의 더미 패드들 및 더미 와이어들이 제공되지 않을 수 있다. 용융된 접착층(420)은 제 1 스페이서(300-1)와 제 2 반도체 칩(400) 사이 및 제 2 스페이서(300-2)와 제 2 반도체 칩(400) 사이로부터 제 1 스페이서(300-1)와 제 2 스페이서(300-2) 사이의 공간(즉, 제 3 라인 영역(LR3))으로 유입될 수 있다. 이에 따라, 접착층(420)은 제 1 스페이서(300-1)와 제 2 스페이서(300-2) 사이로 돌출되는 제 2 돌출부(424)를 포함할 수 있다.
도 4 및 도 19를 참조하여, 제 1 반도체 칩(200) 및 스페이서들(300) 상에 접착된 제 2 반도체 칩(400') 상에 복수의 제 2 반도체 칩들(400)이 적층될 수 있다. 예를 들어, 제 2 반도체 칩(400)의 비활성면 상에 접착층(420)이 제공될 수 있다. 제 2 반도체 칩(400)의 접착층(420)은 최하단의 제 2 반도체 칩(400')의 상부면 상에 접할 수 있다. 상기와 같은 방법으로 복수의 제 2 반도체 칩들(400)이 적층될 수 있다. 이때, 제 2 반도체 칩들(400)은 오프셋 적층 구조(offset stack structure)로 적층될 수 있다. 제 2 반도체 칩들(400)의 상부면은 활성면(active surface)일 수 있다. 이에 따라, 제 2 반도체 칩들(400)은 칩 스택 패드들(410)이 노출될 수 있다.
이후, 제 2 반도체 칩들(400)이 기판(100)에 와이어 본딩(wire bonding)될 수 있다. 칩 스택 신호 와이어들(415)은 칩 스택 패드들(410)과 기판(100)의 제 2 기판 패드들(120)을 연결할 수 있다.
도 4, 도 20 및 도 21을 참조하여, 기판(100) 상에 몰딩부(500, 도 2 참조)이 형성될 수 있다. 예를 들어, 몰딩 부재(515)를 기판 상에 도포하여 기판(100)의 상부면 및 제 2 반도체 칩들(400)을 덮을 수 있다. 이때, 도 21에 도시한 바와 같이, 몰딩 부재(515)는 제 1 반도체 칩(200)과 스페이서들(300) 사이를 채울 수 있다. 예를 들어, 몰딩 부재(515)는, 도 21에서 화살표로 표시한 바와 같이, 외부로부터 제 1 스페이서(300-1)와 제 2 스페이서(300-2) 사이 및 제 1 반도체 칩(200)과 스페이서들(300) 사이 사이로 유입될 수 있다. 몰딩 부재(515)의 흐름(flow)은 기판(100)의 상부면에 평행할 수 있다. 여기서, 좁은 간격을 갖는 제 2 라인 영역(LR2)에서 접착층(420')이 제 1 반도체 칩(200)돠 제 1 스페이서(300-1) 사이로 돌출되지 않기 때문에, 몰딩 부재(515)의 흐름에 대한 저항이 적을 수 있다. 이에 따라, 몰딩 부재(515)의 유입이 용이할 수 있으며, 몰딩 부재(515)에 의해 제 1 라인 영역(LR1)이 충진되어, 제 1 반도체 칩(200)과 제 1 스페이서(300-1)의 사이에 에어 갭(air gap)과 같은 공극(void)의 발생이 감소될 수 있다. 넓은 간격은 갖는 제 1 라인 영역(LR1)에서는 접착층(420')의 일부가 제 1 반도체 칩(200)과 제 2 스페이서(300-2) 사이로 돌출되더도, 제 1 라인 영역(LR1)에 몰딩 부재(515)가 유입될 수 있는 공간이 확보될 수 있다. 이에 따라, 몰딩 부재(515)에 의해 제 2 라인 영역(LR2)이 충진되어, 제 1 반도체 칩(200)과 제 2 스페이서(300-2)의 사이에 공극의 발생이 감소될 수 있다.
이후, 몰딩 부재(515)를 경화하여 몰딩부(500)이 형성될 수 있다.
제 1 반도체 칩(200)과 제 1 스페이서(300-1)는 좁은 간격을 가질 수 있다. 이때, 제 1 스페이서(300-1) 상에 제 1 반도체 칩(200)과 인접하여 배치되는 제 1 더미 패드들(310) 및 제 1 더미 와이어들(320)이 제공되지 않을 경우, 몰딩 부재(515)가 제 2 라인 영역(LR2)으로 유입되는 것이 용이하지 않을 수 있다. 도 23은 반도체 패키지의 제조 방법을 설명하기 위한 평면도로, 도 22는 도 23의 D-D'선을 따라 자른 단면에 해당한다.
도 22 및 도 23을 참조하여, 기판(100) 상에 제 1 반도체 칩(200) 및 스페이서들(300)이 접착될 수 있다. 이후, 제 1 반도체 칩(200)이 기판(100)에 와이어 본딩(wire bonding)될 수 있다. 스페이서들(300) 상에는 제 1 더미 패드들 및 제 1 더미 와이어들이 제공되지 않을 수 있다.
제 2 반도체 칩(400)이 제 1 반도체 칩(200) 및 스페이서들(300) 상에 제공될 수 있다. 제 2 반도체 칩(400)의 비활성면 상에 접착층(420)이 제공될 수 있으며, 접착층(420)은 제 1 반도체 칩(200)의 상부면 및 스페이서들(300)의 상부면 상에 접할 수 있다.
제 2 반도체 칩(400) 상에 열-압착(Thermo-compression) 공정을 진행하여 제 2 반도체 칩(400)을 제 1 반도체 칩(200)의 상부면 및 스페이서들(300)의 상부면에 접착시킬 수 있다. 상세하게는, 상기 열-압착 공정 시 가해지는 열에 의해 접착층(420)이 용융될 수 있으며, 압착 공정에 의해 접착층(420)이 제 1 반도체 칩(200)의 상부면 및 스페이서들(300)의 상부면에 완전이 접착될 수 있다. 상기 열-압착 공정 시, 용융된 접착층(420)은 제 2 반도체 칩(400)과 제 1 반도체 칩(200)의 사이 및 제 2 반도체 칩(400)과 스페이서들(300)의 사이로부터 외부로 유출될 수 있다. 제 1 스페이서(300-1)의 상부면에 제 1 더미 패드들(310) 및 제 1 더미 와이어들(320)이 제공되지 않음에 따라, 용융된 접착층(420)은 제 1 반도체 칩(200)과 제 1 스페이서(300-1) 사이로 유입되어 제 3 돌출부(426)가 형성될 수 있다. 유입된 접착층(420)은 제 1 스페이서(300-1)의 측면을 덮을 수 있으며, 접착층(420)의 제 3 돌출부(426)는 제 2 라인 영역(LR2)의 일부를 채울 수 있다. 즉, 제 2 라인 영역(LR2)은 접착층(420)의 제 3 돌출부(426)에 의해 공간이 좁아질 수 있다.
이후, 제 1 반도체 칩(200) 및 스페이서들(300) 상에 접착된 제 2 반도체 칩(400') 상에 복수의 제 2 반도체 칩들(400)이 적층될 수 있다. 제 2 반도체 칩들(400)이 기판(100)에 와이어 본딩(wire bonding)될 수 있다.
기판(100) 상에 몰딩부가 형성될 수 있다. 예를 들어, 몰딩 부재(515)를 기판 상에 도포하여 기판(100)의 상부면 및 제 2 반도체 칩들(400)을 덮을 수 있다. 몰딩 부재(515)는 제 1 반도체 칩(200)과 스페이서들(300) 사이로 유입될 수 있다. 이때, 몰딩 부재(515)는, 도 23에 도시된 바와 같이, 접착층(420)의 제 3 돌출부(426)에 의해 제 2 라인 영역(LR2)을 모두 채우지 못할 수 있다. 즉, 제 3 돌출부(426)는 몰딩 부재(515)의 흐름(flow)를 방해할 수 있으며, 몰딩 부재(515)가 제 2 라인 영역(LR2)으로 유입되지 않을 수 있다. 이에 따라, 제 1 반도체 칩(200)과 제 1 스페이서(300-1)의 사이에 에어 갭(air gap)과 같은 공극(void)이 발생할 수 있으며, 제 1 반도체 칩(200) 및 신호 와이어들(220)이 외부 충격에 취약할 수 있다.
본 발명에 따르면, 몰딩 부재(515)가 제 1 반도체 칩(200)을 둘러싸는 제 1 라인 영역(LR1) 및 제 2 라인 영역(LR2)으로 유입되기 용이할 수 있다. 제 1 반도체 칩(200)이 몰딩부(500)에 의해 둘러싸일 수 있으며, 제 1 반도체 칩(200) 주변의 몰딩부(500)에 공극의 발생이 감소될 수 있다. 이에 따라, 제 1 반도체 칩(200) 및 신호 와이어들(220)이 몰딩부(500)에 의해 보호될 수 있으며, 반도체 패키지의 제조 공정 중 불량의 발생이 적고, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있다.
도 2 및 도 4를 다시 참조하여, 기판(100)의 하부면 상에 외부 단자들(105)이 형성될 수 있다. 외부 단자들(105)은 솔더 볼 또는 솔더 패드를 포함할 수 있다.
상기와 같이 도 1 내지 도 5를 참조하여 설명한 반도체 패키지가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 120, 130, 140: 기판 패드
200: 제 1 반도체 칩 210: 칩 패드
220: 신호 와이어 230: 제 2 더미 패드
240: 제 2 더미 와이어 300: 스페이서
300-1: 제 1 스페이서 300-2: 제 2 스페이서
310: 제 1 더미 패드 320: 제 1 더미 와이어
400: 제 2 반도체 칩 500: 몰딩부

Claims (20)

  1. 기판 상에 배치되는 제 1 반도체 칩;
    상기 기판과 상기 제 1 반도체 칩 사이의 제 2 반도체 칩; 및
    상기 기판과 상기 제 1 반도체 칩 사이에서 일 방향으로 상기 제 2 반도체 칩과 이격되어 배치되는 스페이서를 포함하되,
    상기 기판은 상기 제 2 반도체 칩과 상기 스페이서 사이에 제공되는 제 1 기판 패드를 갖고,
    상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 상부면 상의 칩 패드, 및 상기 칩 패드로부터 상기 제 1 기판 패드로 연장되는 신호 와이어를 갖고,
    상기 스페이서는 상기 스페이서의 상부면 상에서 상기 제 2 반도체 칩에 인접하게 배치되는 제 1 더미 패드, 및 상기 제 1 더미 패드에 접속되는 제 1 더미 와이어를 갖고,
    상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 하부면 상에 제공되는 접착층을 통해 상기 제 2 반도체 칩의 상부면 및 상기 스페이서의 상부면에 접착되고,
    상기 신호 와이어의 일부 및 상기 제 1 더미 와이어의 일부는 상기 접착층 내부에 위치하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 접착층은 상기 제 2 반도체 칩과 상기 스페이서 사이에서 상기 스페이서를 향하는 상기 제 2 반도체 칩의 제 1 측면 및 상기 제 2 반도체 칩을 향하는 상기 스페이서의 제 2 측면으로부터 이격되는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 2 반도체 칩과 상기 스페이서 사이에서,
    상기 접착층의 최하단은 상기 기판의 상부면과 상기 제 2 반도체 칩의 상기 상부면 사이의 중간 지점보다 높은 레벨에 위치하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 더미 와이어는 상기 제 1 더미 패드에 스티치 본딩되되,
    상기 제 1 더미 와이어는:
    상기 제 1 더미 패드 상에 접착되는 제 1 본딩부; 및
    상기 제 1 본딩부로부터 연장되는 제 1 와이어 루프를 포함하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 더미 와이어의 상기 제 1 와이어 루프의 제 1 선단은 상기 제 1 본딩부에 연결되고,
    상기 제 1 와이어 루프의 상기 제 1 선단과 대향하는 제 2 선단은 상기 제 1 기판 패드에 접속되는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 제 1 더미 와이어의 상기 제 1 와이어 루프의 제 1 선단은 상기 제 1 본딩부에 연결되고,
    상기 제 1 와이어 루프의 상기 제 1 선단과 대향하는 제 2 선단은 상기 접착층 내부에 위치하는 반도체 패키지.
  7. 제 4 항에 있어서,
    상기 제 1 더미 패드는 복수로 제공되되,
    상기 제 1 더미 와이어는:
    상기 제 1 더미 패드들의 서로 인접한 둘에 각각 접착되는 제 1 본딩부들; 및
    상기 제 1 본딩부들을 서로 연결하는 상기 제 1 와이어 루프를 포함하는 반도체 패키지.
  8. 제 4 항에 있어서,
    상기 제 1 본딩부는 상기 접착층 내에 위치하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 기판 상에서 상기 제 1 반도체 칩, 상기 제 2 반도체 칩 및 상기 스페이서를 덮는 몰딩부를 더 포함하되,
    상기 몰딩부는 상기 제 1 반도체 칩의 아래에서 상기 제 2 반도체 칩과 상기 스페이서 사이의 공간을 채우는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제 2 반도체 칩과 상기 스페이서 사이의 상기 공간에서 상기 몰딩부는 상기 접착층의 하부면과 접하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 기판은 상기 제 1 기판 패드와 상기 스페이서 사이에 제공되는 제 2 기판 패드를 더 포함하되,
    상기 제 1 더미 와이어는 상기 제 1 더미 패드와 상기 제 2 기판 패드를 연결하는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 칩 패드는 상기 제 2 반도체 칩의 상기 상부면 상에서 상기 스페이서에 인접하게 배치되고,
    상기 제 2 반도체 칩은:
    상기 제 2 반도체 칩의 상기 상부면 상에서 상기 스페이서에 인접하게 배치되고, 상기 칩 패드와 이격되어 배치되는 제 2 더미 패드; 및
    상기 제 2 반도체 칩 상에서 상기 제 2 더미 패드에 접속되는 제 2 더미 와이어를 더 포함하고,
    상기 제 2 더미 패드는 상기 제 2 반도체 칩과 전기적으로 절연되는 반도체 패키지.
  13. 제 1 방향으로 정렬되는 제 1 기판 패드들을 갖는 기판;
    상기 기판 상에 배치되는 제 1 반도체 칩;
    상기 기판 상에서 상기 제 1 기판 패드들을 사이에 두고 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 1 반도체 칩과 이격되어 배치되는 스페이서;
    접착층을 이용하여 상기 제 1 반도체 칩의 상부면 및 상기 스페이서의 상부면에 접착되는 제 2 반도체 칩;
    상기 제 1 반도체 칩의 상부면으로부터 상기 제 1 기판 패드들로 연장되는 신호 와이어들;
    상기 스페이서의 상부면 상에 배치되는 더미 패드들 상에 각각 제공되는 제 1 본딩부들; 및
    상기 기판 상에서 상기 제 1 반도체 칩, 상기 스페이서 및 상기 제 2 반도체 칩을 덮고, 상기 제 1 반도체 칩과 상기 스페이서 사이의 공간을 채우는 몰딩부를 포함하되,
    상기 더미 패드들은 상기 제 1 반도체 칩과 인접한 상기 스페이서의 제 1 측면을 따라 상기 제 1 방향으로 정렬되는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제 1 본딩부들은 상기 접착층 내에 위치하는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 제 1 본딩부들 각각으로부터 연장되는 제 1 와이어 루프들을 더 포함하되,
    상기 제 1 와이어 루프들 각각은 상기 더미 패드들과 상기 제 1 기판 패드들을 연결하는 반도체 패키지.
  16. 제 13 항에 있어서,
    상기 제 1 본딩부들 각각으로부터 연장되는 제 1 와이어 루프들을 더 포함하되,
    상기 제 1 와이어 루프들은 서로 인접한 상기 더미 패드들을 연결하는 반도체 패키지.
  17. 제 13 항에 있어서,
    상기 접착층은 상기 스페이서를 향하는 상기 제 1 반도체 칩의 제 2 측면 및 상기 제 1 반도체 칩을 향하는 상기 스페이서의 상기 제 1 측면으로부터 이격되는 반도체 패키지.
  18. 제 13 항에 있어서,
    상기 제 1 반도체 칩의 상기 상부면 상에 제공되는 제 2 본딩부들을 더 포함하되,
    상기 신호 와이어들 및 상기 제 2 본딩부들은 상기 스페이서를 향하는 상기 제 1 반도체 칩의 제 2 측면을 따라 정렬되고,
    상기 신호 와이어들 및 상기 제 2 본딩부들은 서로 이격되어 배치되는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 제 2 본딩부들 각각으로부터 연장되는 제 2 와이어 루프들을 더 포함하되,
    상기 제 2 와이어 루프들 각각은 상기 제 1 반도체 칩의 상부면으로부터 상기 제 1 기판 패드들과 이격되는 제 2 기판 패드들을 연결하는 반도체 패키지.

  20. 기판 상에서 일 방향으로 상호 이격되어 배치되는 제 1 반도체 칩 및 스페이서; 및
    접착층을 통해 상기 제 1 반도체 칩 및 상기 스페이서 상에 접착되는 제 2 반도체 칩을 포함하되,
    상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 상부면으로부터 상기 제 1 반도체 칩과 상기 스페이서 사이를 지나 상기 기판에 연결되는 신호 와이어들을 갖고,
    상기 스페이서는 상기 스페이서의 상부면에 연결되는 더미 와이어들을 갖고,
    상기 신호 와이어들은 상기 스페이서를 향하는 상기 제 1 반도체 칩의 측면을 따라 정렬되고,
    상기 더미 와이어들은 상기 제 1 반도체 칩을 향하는 상기 스페이서의 측면을 따라 정렬되고,
    상기 접착층은 상기 제 1 반도체 칩의 상부면 및 상기 스페이서의 상부면과 접하고, 상기 제 1 반도체 칩과 상기 스페이서 사이에서 상기 제 1 반도체 칩의 상기 측면 및 상기 스페이서의 상기 측면으로부터 이격되는 반도체 패키지.

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