KR20220043463A - 이미지 센싱 장치 - Google Patents

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이재원
장재형
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Abstract

본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 매트릭스 형태로 복수의 픽셀들이 배열되는 픽셀 어레이를 포함하며, 상기 픽셀들 각각은, 기판 내에 홀 전류를 발생시키는 제어 노드, 상기 홀 전류에 의해 이동하는 광전하를 캡쳐하고, 적어도 일부 영역이 개방된 링(ring) 형태로 상기 제어 노드를 둘러싸는 검출 노드, 및 상기 기판의 내부에 형성된 절연층을 포함하고, 상기 검출 노드의 개방된 영역에 배치되는 저저항 영역을 포함하고, 상기 저저항 영역은 상기 픽셀의 중심과 상기 제어 노드의 사이에 배치되는 내측 저저항 영역을 포함할 수 있다.

Description

이미지 센싱 장치{Image Sensing Device}
본 개시는 대상 물체와의 거리를 감지하기 위한 이미지 센싱 장치에 관한 것이다.
이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 장치이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 스마트폰, 디지털 카메라, 게임기기, 사물 인터넷(Internet of Things), 로봇, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
이미지 센서는 크게 CCD(Charge Coupled Device) 이미지 센서와, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 구분될 수 있다. CCD 이미지 센서는 CMOS 이미지 센서에 비해 잡음(noise)이 적고, 화질이 우수하다. 하지만, CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, CMOS 이미지 센서는 신호 처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화가 용이하고 전력 소모가 매우 낮으며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가가 낮다. 최근에는 모바일 기기에 보다 적합한 특성으로 인하여 CMOS 이미지 센싱 장치가 많이 이용되고 있다.
이미지 센서를 이용하여 depth를 측정하는 방식도 많은 연구를 통해 개발 되고 있으며, 보안, 의료기기, 자동차, 게임기, VR/AR, 모바일 기기 등에 수요가 급증하고 있는 추세이다. Depth를 측정하는 방식은 대표적으로 Triangulation, Time of flight, Interferometry 방식이 있으며, 이중 time of flight 방식이 활용 할 수 있는 범위가 넓고 처리속도가 빠르며 비용 면에서도 유리하기 때문에 중요도가 높아지고 있다. ToF (time of flight) 방식은 크게 direct 방식과 in-direct 방식으로 구분 할 수 있으며, 이는 조사된 빛과 반사되어 돌아오는 빛을 이용하여 거리를 구하는 공통적인 원리에서 왕복 시간을 계산하여 거리를 측정하는 direct 방식과 위상 차이를 이용하여 거리를 측정하는 in-direct 방식으로 나누어 지게 된다. Direct 방식의 경우 장거리에 유리하여 자동차등에 많이 사용되고 있으며, In-direct 방식의 경우 거리가 보다 가깝고, 빠른 처리속도가 요구되는 게임기나 모바일 카메라에 이용되고 있다. In-direct 방식의 경우 회로가 간단하고 메모리도 적게 필요하며 비용이 상대적으로 저렴하다는 장점이 있다.
In-direct ToF sensor의 Pixel 종류 중 하나인 CAPD(Current-Assisted Photonic Demodulator)는 substrate 전압을 인가하여 majority current를 이용하여 Pixel 내부에 생성된 전자들을 전계의 포텐셜 차이를 이용하여 검출하는 방식이며, majority current를 이용하기 때문에 전자들을 빠르게 검출 할 수 있으며, 깊게 형성된 전자들까지 검출 할 수 있어 효율 면에서도 우수하다고 볼 수 있다.
본 발명의 기술적 사상은 우수한 특성을 가지는 CAPD 픽셀을 포함하는 이미지 센싱 장치를 제공할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 문서에 개시되는 본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 매트릭스 형태로 복수의 픽셀들이 배열되는 픽셀 어레이를 포함하며, 상기 픽셀들 각각은, 기판 내에 홀 전류를 발생시키는 제어 노드, 상기 홀 전류에 의해 이동하는 광전하를 캡쳐하고, 적어도 일부 영역이 개방된 링(ring) 형태로 상기 제어 노드를 둘러싸는 검출 노드, 및 상기 기판의 내부에 형성된 절연층을 포함하고, 상기 검출 노드의 개방된 영역에 배치되는 저저항 영역을 포함하고, 상기 저저항 영역은 상기 픽셀의 중심과 상기 제어 노드의 사이에 배치되는 내측 저저항 영역을 포함할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는, 매트릭스 형태로 복수의 픽셀들이 배열되는 픽셀 어레이를 포함하며, 상기 픽셀들 각각은, 기판 내에 홀 전류를 발생시키는 제어 노드, 상기 홀 전류에 의해 이동하는 광전하를 캡쳐하는 검출 노드, 및 상기 기판의 내부에 형성된 절연층을 포함하는 저저항 영역을 포함하고, 상기 검출 노드와 상기 저저항 영역은 링 형태로 상기 제어 노드를 둘러싸고, 상기 검출 노드 하부의 공핍 영역의 깊이는 상기 저저항 영역의 상기 절연층의 깊이보다 깊을 수 있다.
본 문서에 개시되는 실시 예들에 따르면, 픽셀의 탭 구조 변경을 통해 홀 전류의 흐름을 제어함으로써, 픽셀의 감도 및 demodulation contrast를 향상시킬 수 있다.
이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 2는 도 1에 도시된 픽셀의 레이아웃의 일 예를 간략히 나타낸 도면이다.
도 3은 도 2에 도시된 픽셀의 회로도를 나타낸 도면이다.
도 4a는 도 2에 도시된 제1 탭을 나타낸 도면이다.
도 4b는 도 2에 도시된 제2 탭을 나타낸 도면이다.
도 5a는 도 4a 또는 도 4b에서 제1 직선을 따라 절단한 단면을 나타낸다.
도 5b는 도 4a 또는 도 4b에서 제2 직선을 따라 절단한 단면을 나타낸다.
도 5c는 도 4a 또는 도 4b에서 제3 직선을 따라 절단한 단면을 나타낸다.
도 5d는 도 4a 또는 도 4b에서 제4 직선을 따라 절단한 단면을 나타낸다.
도 6a는 도 4a에 도시된 제1 탭을 모델링한 도면이다.
도 6b는 도 4b에 도시된 제2 탭을 모델링한 도면이다.
도 7a는 도 2에 도시된 제1 내지 제4 탭에 대응하는 저항 모델들을 도시한 도면이다.
도 7b는 도 7a의 저항 모델들 사이에 흐르는 홀 전류의 방향에 대한 일 예를 나타낸 도면이다.
도 7c는 도 7a의 저항 모델들 사이에 흐르는 홀 전류의 방향에 대한 다른 예를 나타낸 도면이다.
도 8은 도 1에 도시된 픽셀의 레이아웃의 다른 예를 간략히 나타낸 도면이다.
도 9a는 도 8에 도시된 제1 내지 제4 탭에 대응하는 저항 모델들을 도시한 도면이다.
도 9b는 도 9a의 저항 모델들 사이에 흐르는 홀 전류의 방향에 대한 일 예를 나타낸 도면이다.
도 9c는 도 9a의 저항 모델들 사이에 흐르는 홀 전류의 방향에 대한 다른 예를 나타낸 도면이다.
도 10a는 도 8에서 제5 직선을 따라 절단한 단면을 나타낸다.
도 10b는 도 8에서 제6 직선을 따라 절단한 단면을 나타낸다.
도 10c는 도 8에서 제7 직선을 따라 절단한 단면을 나타낸다.
도 10d는 도 8에서 제8 직선을 따라 절단한 단면을 나타낸다.
도 10e는 도 8에서 제9 직선을 따라 절단한 단면을 나타낸다.
도 11a는 도 8에 도시된 픽셀이 3x3 매트릭스로 배열된 형태를 예시한 도면이다.
도 11b는 도 11a에 도시된 픽셀들에서 흐르는 홀 전류의 일 예를 개략적으로 나타낸 도면이다.
도 11c는 도 11a에 도시된 픽셀들에서 흐르는 홀 전류의 다른 예를 개략적으로 나타낸 도면이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 1을 참조하면, 이미지 센싱 장치(ISD)는 TOF(time of flight) 방식을 이용하여 대상 물체(1)와의 거리를 측정할 수 있다. 이러한 이미지 센싱 장치(ISD)는 광원(10), 렌즈 모듈(20), 픽셀 어레이(30) 및 제어 블록(40)을 포함할 수 있다.
광원(10)은 제어 블록(40)으로부터 수신되는 광 변조 신호(MLS)에 응답하여 대상 물체(1)에 광을 조사한다. 광원(10)은 특정 파장 대역의 광(예컨대, 근적외선, 적외선 또는 가시광)을 발광하는 레이저 다이오드(LD; Laser Diode)나 발광 다이오드(LED; Light Emitting Diode), 근적외선 레이저(NIR; Near Infrared Laser), 포인트 광원, 백색 램프 및 모노크로메이터(monochromator)가 조합된 단색(monochromatic) 조명원, 또는 다른 레이저 광원의 조합일 수 있다. 예를 들어, 광원(10)은 800㎚ 내지 1000㎚의 파장을 가지는 적외선을 발광할 수 있다. 광원(10)으로부터 조사되는 광은 미리 정해진 주파수로 변조된 변조광일 수 있다. 도 1에서는 설명의 편의를 위해 하나의 광원(10)만을 도시하였으나, 복수의 광원들이 렌즈 모듈(20)의 주변에 배열될 수도 있다.
렌즈 모듈(20)은 대상 물체(1)로부터 반사된 광을 수집하여 픽셀 어레이(30)의 픽셀들(PX)에 집중 시킬 수 있다. 예를 들어, 렌즈 모듈(20)은 유리 또는 플라스틱 표면의 집중 렌즈 또는 다른 원통형 광학 원소를 포함할 수 있다. 렌즈 모듈(20)은 광축을 중심으로 정렬된 복수의 렌즈들을 포함할 수 있다.
픽셀 어레이(30)는 2차원 매트릭스(matrix) 구조로 연속적으로 배열된(예를 들어, 컬럼(column) 방향 및 로우(row) 방향으로 연속적으로 배열된) 복수의 단위 픽셀들(PX)을 포함할 수 있다. 단위 픽셀들(PX)은 반도체 기판에 형성될 수 있으며, 각 단위 픽셀(PX)은 렌즈 모듈(20)을 통해 입사되는 광을 광의 세기에 대응하는 전기 신호로 변환하여 픽셀 신호를 출력할 수 있다. 이때, 픽셀 신호는 대상 물체(1)에 대한 색상을 나타내는 신호가 아닌 대상 물체(1)와의 거리를 나타내는 신호일 수 있다. 각 단위 픽셀(PX)은 CAPD(Current-Assisted Photonic Demodulator) 픽셀일 수 있다. 각 단위 픽셀(PX)의 보다 상세한 구조 및 동작에 대해서는 도 2 이하를 참조하여 후술하기로 한다.
제어 블록(40)은 광원(10)을 제어하여 대상 물체(1)에 광을 조사하고, 픽셀 어레이(30)의 단위 픽셀들(PX)을 구동시켜 대상 물체(1)로부터 반사된 광에 대응되는 픽셀 신호들을 처리하여 대상 물체(1)의 표면에 대한 거리를 측정할 수 있다.
이러한 제어 블록(40)은 로우 드라이버(row driver, 41), 복조 드라이버(demodulation driver, 42), 광원 드라이버(light source driver, 43), 타이밍 컨트롤러(timing controller, 44), 및 리드아웃 회로(readout circuit, 45)를 포함할 수 있다.
로우 드라이버(41)와 복조 드라이버(42)는 제어 회로(control circuit)로 통칭될 수 있다.
제어 회로는 타이밍 컨트롤러(44)로부터 출력된 타이밍 신호에 응답하여 픽셀 어레이(30)의 단위 픽셀들(PX)을 구동시킬 수 있다.
제어 회로는 픽셀 어레이(30)의 복수의 로우 라인들(row lines) 중에서 적어도 하나의 로우 라인을 선택 및 제어할 수 있는 제어 신호를 생성할 수 있다. 이러한 제어 신호는 기판 내 홀 전류(hole current)를 발생시키는 복조 제어 신호, 리셋 트랜지스터를 제어하는 리셋 신호, 검출 노드에 축적된 광전하의 전달을 제어하는 전송 신호, 추가적인 정전 용량을 제공하기 위한 부스팅 신호, 선택 트랜지스터를 제어하는 선택 신호 등을 포함할 수 있다.
여기서, 로우 드라이버(41)는 리셋 신호, 전송 신호, 부스팅 신호 및 선택 신호를 생성할 수 있고, 복조 드라이버(42)는 복조 제어 신호를 생성할 수 있다.
광원 드라이버(43)는 타이밍 컨트롤러(44)의 제어에 따라 광원(10)을 구동시킬 수 있는 광 변조 신호(MLS)를 생성할 수 있다. 광 변조 신호(MLS)는 미리 정해진 주파수로 변조된 신호일 수 있다.
타이밍 컨트롤러(44)는 로우 드라이버(41), 복조 드라이버(42), 광원 드라이버(43) 및 리드아웃 회로(45)의 동작을 제어하기 위한 타이밍 신호를 생성할 수 있다.
리드아웃 회로(45)는 타이밍 컨트롤러(44)의 제어에 따라 픽셀 어레이(30)로부터 출력되는 픽셀 신호들을 처리하여 디지털 신호 형태의 픽셀 데이터를 생성할 수 있다. 이를 위해, 리드아웃 회로(45)는 픽셀 어레이(30)로부터 출력된 픽셀 신호들에 대해 상관 이중 샘플링(correlated double sampling)을 수행하기 위한 상관 이중 샘플러(CDS: correlated double sampler)를 포함할 수 있다. 또한, 리드아웃 회로(45)는 상관 이중 샘플러로부터의 출력 신호들을 디지털 신호들로 변환하기 위한 아날로그-디지털 컨버터를 포함할 수 있다. 아울러, 리드아웃 회로(45)는 아날로그-디지털 컨버터로부터 출력되는 픽셀 데이터를 임시 저장하고 타이밍 컨트롤러(44)의 제어에 따라 외부로 출력하기 위한 버퍼 회로를 포함할 수 있다. 한편, 픽셀 어레이(30)가 CAPD 픽셀들로 구성됨에 따라, 픽셀 신호를 전달하기 위한 컬럼 라인은 픽셀 어레이(30)의 한 컬럼당 2개씩 구비될 수 있으며, 각 컬럼 라인으로부터 출력되는 픽셀 신호를 처리하기 위한 구성들 역시 각 컬럼 라인에 대응하여 구비될 수 있다.
광원(10)은 이미지 센싱 장치(ISD)가 촬영하는 장면을 향해 미리 정해진 주파수로 변조된 변조광을 방사하고, 이미지 센싱 장치(ISD)는 장면 내의 대상 물체들(1)로부터 반사된 변조광(즉, 입사광)을 감지하여 각 단위 픽셀(PX)마다 깊이 정보를 생성할 수 있다. 변조광과 입사광 사이에는 이미지 센싱 장치(ISD)와 대상 물체(1) 간의 거리에 따른 시간 지연(time delay)이 존재하게 되는데, 이러한 시간 지연은 이미지 센싱 장치(ISD)가 생성하는 신호와 광원(10)을 제어하는 광 변조 신호(MLS) 간의 위상차(phase difference)로 나타나게 된다. 이미지 프로세서(미도시)는 이미지 센싱 장치(ISD)로부터 출력되는 신호에 나타난 위상차를 연산하여 각 단위 픽셀(PX)마다의 깊이 정보를 포함하는 깊이 이미지를 생성할 수 있다.
도 2는 도 1에 도시된 픽셀의 레이아웃의 일 예를 간략히 나타낸 도면이다.
도 2를 참조하면, 픽셀(200)은 도 1에 도시된 픽셀(PX) 중 어느 하나일 수 있으며, 설명의 편의상 하나의 픽셀(200)을 예로 들어 설명하나, 픽셀 어레이(30)에 포함된 임의의 픽셀에 실질적으로 동일한 구조 및 동작이 적용될 수 있다.
픽셀(200)은 제1 탭(TA1), 제2 탭(TB2), 제3 탭(TB3), 제4 탭(TA4), 픽셀 트랜지스터 영역(PTA), 및 제1 내지 제4 전압 안정화 영역(VS1~VS4)을 포함할 수 있다. 본 개시에서는 하나의 픽셀(PX) 내에 4개의 탭들(TA1, TB2, TB3, TA4)이 포함되는 것으로 예시하여 설명하나, 본 발명의 범위는 이에 한정되지 않는다. 즉, 하나의 픽셀(PX) 내에 3개 이하 또는 5개 이상의 탭들이 포함될 수 있으며, 이 경우 복수의 탭들은 서로 동일하거나 서로 다른 종류(또는 타이밍)의 복조 제어 신호를 인가받을 수 있다.
제1 탭(TA1)과 제4 탭(TA4)은 서로 동일한 복조 제어 신호를 수신하는 제1 탭 그룹으로 정의될 수 있고, 제2 탭(TB2)과 제3 탭(TB3)은 서로 동일한 복조 제어 신호를 수신하는 제2 탭 그룹으로 정의될 수 있다. 제1 탭 그룹과 제2 탭 그룹은 서로 다른 복조 제어 신호를 수신할 수 있으며, 제1 탭 그룹이 수신하는 복조 제어 신호를 제1 복조 제어 신호로 정의하고 제2 탭 그룹이 수신하는 복조 제어 신호를 제2 복조 제어 신호로 정의할 수 있다.
제1 탭(TA1)과 제4 탭(TA4)은 제1 사선 방향을 따라 픽셀(200)의 중심의 양측에 배치되고, 제2 탭(TB2)과 제3 탭(TB3)은 제2 사선 방향을 따라 픽셀(200)의 중심의 양측에 배치될 수 있다. 여기서, 제1 사선 방향은 픽셀(200)의 좌상측에 위치한 제1 꼭지점과 우하측에 위치한 제4 꼭지점을 지나는 직선(M-M')을 지나는 사선 방향을 의미할 수 있고, 제2 사선 방향은 픽셀(200)의 우상측에 위치한 제2 꼭지점과 좌하측에 위치한 제3 꼭지점을 지나는 직선(N-N')을 지나는 사선 방향을 의미할 수 있다. 따라서, 제1 탭(TA1)과 제4 탭(TA4)은 픽셀(200)의 중심에 대해 제1 사선 방향을 따라 서로 마주보도록 배치되고, 제2 탭(TB2)과 제3 탭(TB3)은 픽셀(200)의 중심에 대해 제2 사선 방향을 따라 서로 마주보도록 배치될 수 있다.
제1 탭(TA1)은 제1 제어 노드(CA1), 제1 제어 노드(CA1)를 둘러싸는 제1 검출 노드(DA1) 및 제1 저저항 영역(first low resistance region, LA1)을 포함할 수 있다.
도 2에서는 제1 제어 노드(CA1)의 형태가 원형이고, 제1 검출 노드(DA1)의 형태가 적어도 일부가 개방된 형태(예컨대, 적어도 일부가 개방된 링(ring))로 예시되어 있으나, 본 발명의 범위는 이에 한정되지 않는다. 이러한 제1 검출 노드(DA1)의 링 형태는 제1 제어 노드(CA1)를 가능한 넓은 면적으로 둘러싸도록 하기 위함이며, 이러한 형태를 갖는 제1 검출 노드(DA1)는 제1 제어 노드(CA1)에 의해 형성되는 홀 전류를 따라 이동하는 신호 캐리어를 보다 용이하게 캡쳐할 수 있다.
제1 검출 노드(DA1)의 링 형태에서 개방된(또는 단절된) 영역에는 제1 검출 노드(DA1)가 배치되지 않고 제1 저저항 영역(LA1)이 배치될 수 있다. 따라서, 제1 검출 노드(DA1)와 제1 저저항 영역(LA1)은 제1 제어 노드(CA1)를 완전히 둘러싸는 링 형태를 형성할 수 있다. 제1 저저항 영역(LA1)은 제1 제어 노드(CA1)를 중심으로 제1 사선 방향을 따라 양측에 서로 마주보도록 배치될 수 있다.
제1 저저항 영역(LA1)은 제1 검출 노드(DA1)에 비해 상대적으로 낮은 저항을 갖는 영역을 의미할 수 있다. 여기서, 상대적으로 낮은 저항을 갖는다는 것은, 제1 제어 노드(CA1)로부터 출력된 홀 전류에 대해 제1 저저항 영역(LA1)을 통과하는(보다 정확하게는 제1 저저항 영역(LA1)의 하부를 통과하는) 경로의 저항 성분이, 제1 검출 노드(DA1)을 통과하는(보다 정확하게는 제1 검출 노드(DA1)의 하부를 통과하는) 경로의 저항 성분보다 낮음을 의미할 수 있다. 일 실시예에 따라, 제1 저저항 영역(LA1)은 STI(Shallow Trench Isolation) 공정에 의해 형성된 트렌치(trench)(또는 STI 구조) 내부에 절연 물질을 갭필(gap-fill)함에 의해 형성되는 절연층을 포함할 수 있다.
제1 제어 노드(CA1)와 제1 검출 노드(DA1)는 소정 거리만큼 이격되어 배치될 수 있으며, 제1 제어 노드(CA1)와 제1 검출 노드(DA1)의 사이에는 STI 공정에 의해 형성된 트렌치 내에 절연 물질을 갭필함에 의해 형성되는 절연층이 배치되어 제1 제어 노드(CA1)와 제1 검출 노드(DA1)가 물리적으로 서로 분리될 수 있다.
다른 실시예에 따라, 제1 제어 노드(CA1)와 제1 검출 노드(DA1)는 서로 접하도록 배치되어 반대 도핑을 통한 정션 분리(junction isolation)만을 이용해 물리적으로 분리될 수 있다.
제2 탭(TB2)은 제2 제어 노드(CB2), 제2 제어 노드(CB2)를 둘러싸는 제2 검출 노드(DB2) 및 제2 저저항 영역(LB2)을 포함할 수 있다.
제2 검출 노드(DB2)의 링 형태에서 개방된(또는 단절된) 영역에는 제2 검출 노드(DB2)가 배치되지 않고 제2 저저항 영역(LB2)이 배치될 수 있다. 따라서, 제2 검출 노드(DB2)와 제2 저저항 영역(LB2)은 제2 제어 노드(CB2)를 완전히 둘러싸는 링 형태를 형성할 수 있다. 제2 저저항 영역(LB2)은 제2 제어 노드(CB2)를 중심으로 제2 사선 방향을 따라 양측에 서로 마주보도록 배치될 수 있다.
제2 제어 노드(CB2), 제2 검출 노드(DB2) 및 제2 저저항 영역(LB2)의 배치 형태와 구조는 위의 차이점을 제외하고는 제1 제어 노드(CA1), 제1 검출 노드(DA1) 및 제1 저저항 영역(LA1)의 배치 형태와 구조에 대응되는 바 중복되는 설명은 생략하기로 한다.
또한, 제3 탭(TB3)은 제2 탭(TB2)과는 배치된 위치를 제외하고는 내부 구성들(CB3, DB3, LB3)의 배치 형태와 구조가 제2 탭(TB2)의 내부 구성들(CB2, DB2, LB2)의 배치 형태와 구조와 실질적으로 동일한 바 중복되는 설명은 생략하기로 한다.
아울러, 제4 탭(TA4)은 제1 탭(TA1)과는 배치된 위치를 제외하고는 내부 구성들(CA4, DA4, LA4)의 배치 형태와 구조가 제1 탭(TA1)의 내부 구성들(CA1, DA1, LA1)의 배치 형태와 구조와 실질적으로 동일한 바 중복되는 설명은 생략하기로 한다.
픽셀 트랜지스터 영역(PTA)은 제1 내지 제4 탭(TA1, TB2, TB3, TA4)이 배치되는 영역을 둘러싸는 형태로 배치될 수 있다. 픽셀 트랜지스터 영역(PTA)은 제1 탭 그룹에 해당하는 제1 탭(TA1) 및 제4 탭(TA4)에 의해 캡쳐된 광전하를 처리하기 위한 픽셀 트랜지스터들(도 3의 TX1, RX1, BX1, SF1, SX1), 및 제2 탭 그룹에 해당하는 제2 탭(TB2) 및 제3 탭(TB3)에 의해 캡쳐된 광전하를 처리하기 위한 픽셀 트랜지스터들(도 3의 TX2, RX2, BX2, SF2, SX2)을 포함할 수 있다. 일 실시예에 따라, 픽셀 트랜지스터 영역(PTA)에 포함되는 픽셀 트랜지스터들은 서로 인접하는 픽셀들 간의 경계를 따라 일렬로 배치될 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
제1 내지 제4 전압 안정화 영역(VS1~VS4)은 각각 픽셀(200)의 제1 내지 제4 꼭지점에 배치될 수 있다.
픽셀 트랜지스터 영역(PTA)에 포함되는 트랜지스터들 각각은 기판의 일면에 형성된 절연막 상에 배치된 게이트 전극으로 구성되는 게이트, 기판 내부에서 게이트 전극의 양측에 배치된 불순물 영역들로 구성되는 소스와 드레인, 및 기판 내부에서 게이트 전극의 하부 영역에 해당하는 채널 영역을 포함할 수 있다. 또한, 소스와 드레인은 P형 불순물이 소정의 농도로 도핑된 P-well로 둘러싸일 수 있으며, P-well은 게이트 전극의 하부 영역에도 연장되어 배치될 수 있다. P-well은 제1 내지 제4 전압 안정화 영역(VS1~VS4)의 하부로도 연장되어 제1 내지 제4 전압 안정화 영역(VS1~VS4)에 접하여 둘러쌀 수 있다. 달리 말하면, 전압 안정화 영역을 둘러싸는 P-well은 인접하는 픽셀 트랜지스터의 하부까지 연장될 수 있다.
제1 내지 제4 전압 안정화 영역(VS1~VS4)은 기판 내에 P-well보다 높은 농도로 도핑된 P+ 불순물 영역일 수 있다.
제1 내지 제4 전압 안정화 영역(VS1~VS4)은 특정 전압(예컨대, 접지 전압)을 공급받아 제1 내지 제4 전압 안정화 영역(VS1~VS4)에 접하는 P-well의 전압을 특정 전압으로 고정할 수 있다. 여기서, 특정 전압은 비활성화 전압(또는 접지 전압)을 의미할 수 있다. P-well은 픽셀 트랜지스터 영역(PTA)의 하부에 배치되어 각 픽셀 트랜지스터의 바디(body)를 형성할 수 있으며, P-well의 전압은 각 픽셀 트랜지스터의 문턱 전압(threshold voltage)에 영향을 미칠 수 있다. 제1 내지 제4 전압 안정화 영역(VS1~VS4)은 P-well의 전압을 고정함으로써 픽셀 트랜지스터 영역(PTA)에 포함된 각 픽셀 트랜지스터의 안정적인 동작을 보장할 수 있다.
또한, 제1 내지 제4 전압 안정화 영역(VS1~VS4)은 인접하는 픽셀들 간의 경계에 배치되고 비활성화 전압을 인가받음으로써, 특정 픽셀의 활성화된 제어 노드로부터 특정 픽셀에 인접하는 다른 픽셀의 비활성화된 제어 노드로 홀 전류가 흐르는 것을 방지할 수 있다. 즉, 특정 픽셀에서 생성된 광전하가 다른 픽셀로 이동하여 캡쳐됨에 의해 발생하는 크로스토크 현상이 감소될 수 있다.
픽셀 어레이(30)에 포함된 전압 안정화 영역들은 서로 메쉬(mesh) 형태로 전기적으로 연결될 수 있다. 이러한 연결로 인해 접지 전압을 공급하기 위한 신호선의 IR drop으로 인해 특정 전압 안정화 영역에 정상적으로 접지 전압이 공급되지 못하는 현상을 방지할 수 있다.
도 3은 도 2에 도시된 픽셀의 회로도를 나타낸 도면이다.
도 3을 참조하면, 픽셀(300)은 도 2에 도시된 픽셀(200)을 회로도로 나타낸 것이다. 크게 광전 변환 영역(310)과 신호 처리 영역(320)을 포함할 수 있다.
광전 변환 영역(310)은 광전 변환 소자(PD) 및 제1 내지 제4 가변 저항(VR1~VR4)을 포함할 수 있다.
광전 변환 소자(PD)는 입사광의 세기에 대응하는 광전하를 생성 및 축적할 수 있다.
상술한 바와 같이, 제1 내지 제4 탭(TA1, TB2, TB3, TA4)은 기판 내부에 형성될 수 있으며, 기판 내부에서 제1 내지 제4 탭(TA1, TB2, TB3, TA4)을 제외한 영역(즉, 단면 상에서 제어 노드 및 검출 노드가 형성된 영역 이외의 영역)에서는 광이 입사됨에 따라 입사광의 세기에 대응하는 광전하가 생성 및 축적될 수 있다. 즉, 광전 변환 소자(PD)는 기판 내부에서 제1 내지 제4 탭(TA1, TB2, TB3, TA4)을 제외한 영역에 해당할 수 있다.
광전 변환 소자(PD)의 일측은 제1 내지 제4 가변 저항(VR1~VR4)과 연결되고, 광전 변환 소자(PD)의 타측은 기판 전압(Vsub)을 수신할 수 있다. 여기서, 기판 전압(Vsub)은 도 10a에서 설명되는 제5 도핑 영역(1007)에 인가되는 기판 전압일 수 있다.
제1 가변 저항(VR1)은 광전 변환 소자(PD)의 일측과 제1 공통 노드(CN1) 사이에 접속될 수 있다. 제1 가변 저항(VR1)은 제1 복조 제어 신호(DCS1)에 응답하여 광전 변환 소자(PD)에 축적된 광전하를 제1 공통 노드(CN1)로 전달할 수 있다. 제1 복조 제어 신호(DCS1)는 활성화 전압(예컨대, 1.2V)과 비활성화 전압(예컨대, 0V)을 가질 수 있다.
제1 복조 제어 신호(DCS1)가 활성화 전압을 갖는 경우, 제1 가변 저항(VR1)은 상대적으로 낮은 저항을 갖게 되어 광전 변환 소자(PD)에 축적된 광전하가 제1 공통 노드(CN1)로 전달될 수 있다. 반대로, 제1 복조 제어 신호(DCS1)가 비활성화 전압을 갖는 경우, 제1 가변 저항(VR1)은 상대적으로 높은 저항을 갖게 되어 광전 변환 소자(PD)에 축적된 광전하가 제1 공통 노드(CN1)로 전달되지 않을 수 있다.
제2 가변 저항(VR2)은 광전 변환 소자(PD)의 일측과 제2 공통 노드(CN2) 사이에 접속될 수 있다. 제2 가변 저항(VR2)은 제2 복조 제어 신호(DCS2)에 응답하여 광전 변환 소자(PD)에 축적된 광전하를 제2 공통 노드(CN2)로 전달할 수 있다. 제2 복조 제어 신호(DCS2)는 활성화 전압(예컨대, 1.2V)과 비활성화 전압(예컨대, 0V)을 가질 수 있다.
제2 복조 제어 신호(DCS2)가 활성화 전압을 갖는 경우, 제2 가변 저항(VR2)은 상대적으로 낮은 저항을 갖게 되어 광전 변환 소자(PD)에 축적된 광전하가 제2 공통 노드(CN2)로 전달될 수 있다. 반대로, 제2 복조 제어 신호(DCS2)가 비활성화 전압을 갖는 경우, 제2 가변 저항(VR2)은 상대적으로 높은 저항을 갖게 되어 광전 변환 소자(PD)에 축적된 광전하가 제2 공통 노드(CN2)로 전달되지 않을 수 있다.
제3 가변 저항(VR3)은 제2 가변 저항(VR2)과 병렬로 광전 변환 소자(PD)의 일측과 제2 공통 노드(CN2) 사이에 접속되고, 제2 복조 제어 신호(DCS2)에 응답하여 광전 변환 소자(PD)에 축적된 광전하를 제2 공통 노드(CN2)로 전달할 수 있다. 제3 가변 저항(VR3)의 동작은 제2 가변 저항(VR2)과 실질적으로 동일한 바, 중복되는 설명은 생략하기로 한다.
제4 가변 저항(VR4)은 제1 가변 저항(VR1)과 병렬로 광전 변환 소자(PD)의 일측과 제1 공통 노드(CN1) 사이에 접속되고, 제1 복조 제어 신호(DCS1)에 응답하여 광전 변환 소자(PD)에 축적된 광전하를 제1 공통 노드(CN1)로 전달할 수 있다. 제4 가변 저항(VR4)의 동작은 제1 가변 저항(VR1)과 실질적으로 동일한 바, 중복되는 설명은 생략하기로 한다.
제1 내지 제4 가변 저항(VR1~VR4) 각각은 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 각각을 회로 소자로 모델링(modeling)한 것에 해당할 수 있다.
이하에서는 제1 내지 제4 탭(TA1, TB2, TB3, TA4)의 실제적인 동작에 대해 설명하기로 하며, 제3 탭(TB3)의 동작과 제4 탭(TA4)의 동작은 제2 탭(TB2)의 동작과 제1 탭(TA1)의 동작에 각각 상응하는 바, 제1 탭(TA1)과 제2 탭(TB2)의 동작을 중심으로 설명하기로 한다.
제1 탭(TA1)은 제1 제어 노드(CA1)와 제1 검출 노드(DA1)를 포함하며, 제2 탭(TB2)은 제2 제어 노드(CB2)와 제2 검출 노드(DB2)를 포함할 수 있다.
제1 및 제2 제어 노드(CA1, CB2)와, 제1 및 제2 검출 노드(DA1, DB2)는 기판 내부에 형성될 수 있다. 예컨대, 기판은 P형 반도체 기판이고, 제1 및 제2 제어 노드(CA1, CB2)는 P형 불순물 영역이고, 제1 및 제2 검출 노드(DA1, DB2)는 N형 불순물 영역일 수 있다.
제1 및 제2 제어 노드(CA1, CB2) 각각은 복조 드라이버(42)로부터 제1 및 제2 복조 제어 신호(DCS1, DCS2)를 각각 수신할 수 있다. 제1 복조 제어 신호(DCS1)와 제2 복조 제어 신호(DCS2) 간의 전위차는 입사광에 의해 기판 내에 생성된 신호 캐리어(signal carrier)인 광전하의 흐름을 제어하는 홀 전류(hole current)를 발생시킨다. 제1 복조 제어 신호(DCS1)의 전위가 제2 복조 제어 신호(DCS2)의 전위보다 높은 경우, 홀 전류는 제1 제어 노드(CA1)로부터 제2 제어 노드(CB2)로 흐르게 된다. 제1 복조 제어 신호(DCS1)의 전위가 제2 복조 제어 신호(DCS2)의 전위보다 낮은 경우, 홀 전류는 제2 제어 노드(CB2)로부터 제1 제어 노드(CA1)로 흐르게 된다.
제1 및 제2 검출 노드(DA1, DB2) 각각은 홀 전류의 흐름에 따라 이동하는 광전하를 캡쳐(capture)하고 축적하는 기능을 수행할 수 있다.
일 실시예에 따라, 광전 변환 영역(310)의 광전하 캡쳐는 순차적인 시간 구간들인 제1 구간 및 제2 구간에 걸쳐 수행될 수 있다. 본 개시에서는 제1 내지 제4 탭(TA1, TB2, TB3, TA4)이 2 종류의 복조 제어 신호를 이용하는 2-phase demodulation 방식에 따라 동작하는 것을 전제로 설명하나, 다른 실시예에 따라 제1 내지 제4 탭(TA1, TB2, TB3, TA4)이 4 종류의 복조 제어 신호를 이용하는 4-phase demodulation 방식에 따라 동작할 수도 있다.
제1 구간에서, 픽셀(300) 내부로 입사된 입사광은 광전 효과에 따라 광전 변환되어, 입사광의 세기에 대응하는 전자 및 정공 쌍을 발생시킬 수 있다. 본 개시에서 입사광의 세기에 대응하여 생성된 전자는 광전하를 의미할 수 있다. 이때, 복조 드라이버(42)는 제1 제어 노드(CA1)에 제1 복조 제어 신호(DCS1)를 인가하고, 제2 제어 노드(CB2)에 제2 복조 제어 신호(DCS2)를 인가할 수 있다. 여기서, 제1 복조 제어 신호(DCS1)의 전압은 제2 복조 제어 신호(DCS2)의 전압보다 높을 수 있다. 즉, 제1 복조 제어 신호(DCS1)의 전압은 활성화 전압(예컨대, 1.2V)이고, 그리고 제2 복조 제어 신호(DCS2)의 전압은 비활성화 전압(예컨대, 0V)일 수 있다.
제1 복조 제어 신호(DCS1)의 전압과 제2 복조 제어 신호(DCS2)의 전압 간의 전압 차로 인해 제1 제어 노드(CA1)와 제2 제어 노드(CB2) 사이에 전계가 발생하고, 제1 제어 노드(CA1)로부터 제2 제어 노드(CB2)로 홀 전류가 흐를 수 있다. 즉, 기판 내의 정공은 제2 제어 노드(CB2) 방향으로 이동하게 되며, 기판 내의 전자는 제1 제어 노드(CA1) 방향으로 이동하게 된다.
입사광의 광량에 대응하여 기판 내에 전자가 발생하며, 발생된 전자는 제1 제어 노드(CA1) 방향으로 이동하게 되어 제1 제어 노드(CA1)에 인접한 제1 검출 노드(DA1)에 의해 캡쳐될 수 있다. 따라서, 기판 내의 전자는 입사광의 광량을 검출하는 신호 캐리어로 이용될 수 있다.
제1 구간에 연속되는 제2 구간에서, 픽셀(300) 내부로 입사된 입사광은 광전 효과에 따라 광전 변환되어, 입사광의 세기에 대응하는 전자 및 정공 쌍을 발생시킬 수 있다. 이때, 복조 드라이버(42)는 제1 제어 노드(CA1)에 제1 복조 제어 신호(DCS1)를 인가하고, 제2 제어 노드(CB2)에 제2 복조 제어 신호(DCS2)를 인가할 수 있다. 여기서, 제1 복조 제어 신호(DCS1)의 전압은 제2 복조 제어 신호(DCS2)의 전압보다 낮을 수 있다. 이때, 제1 복조 제어 신호(DCS1)의 전압은 비활성화 전압(예컨대, 0V)이고, 그리고 제2 복조 제어 신호(DCS2)의 전압은 활성화 전압(예컨대, 1.2V)일 수 있다.
제1 복조 제어 신호(DCS1)의 전압과 제2 복조 제어 신호(DCS2)의 전압 간의 전압차로 인해 제1 제어 노드(CA1)와 제2 제어 노드(CB2) 사이에 전계가 발생하고, 제2 제어 노드(CB2)로부터 제1 제어 노드(CA1)로 홀 전류가 흐를 수 있다. 즉, 기판 내의 정공은 제1 제어 노드(CA1) 방향으로 이동하게 되며, 기판 내의 전자는 제2 제어 노드(CB2) 방향으로 이동하게 된다.
즉, 입사광의 광량에 대응하여 기판 내에 전자가 발생하며, 발생된 전자는 제2 제어 노드(CB2) 방향으로 이동하게 되어 제2 제어 노드(CB2)에 인접한 제2 검출 노드(DB2)에 의해 캡쳐될 수 있다. 따라서, 기판 내의 전자는 입사광의 광량을 검출하는 신호 캐리어로 이용될 수 있다.
실시예에 따라, 제1 구간과 제2 구간의 순서는 변경될 수도 있다.
제1 탭(TA1)과 제4 탭(TA4)에 활성화 전압을 갖는 제1 복조 제어 신호(DCS1)가 인가되고 제2 탭(TB2)과 제3 탭(TB3)에 비활성화 전압을 갖는 제2 복조 제어 신호(DCS2)가 인가되는 제1 구간에서는, 기판 내에 생성된 광전하가 제1 탭(TA1)과 제4 탭(TA4)에 의해 캡쳐되어 제1 공통 노드(CN1)에 축적될 수 있다. 여기서, 제1 검출 노드(DA1)와 제4 검출 노드(DA4)는 전기적으로 서로 연결되어 하나의 노드인 제1 공통 노드(CN1)를 형성할 수 있다.
제1 탭(TA1)과 제4 탭(TA4)에 비활성화 전압을 갖는 제1 복조 제어 신호(DCS1)가 인가되고 제2 탭(TB2)과 제3 탭(TB3)에 활성화 전압을 갖는 제2 복조 제어 신호(DCS2)가 인가되는 제2 구간에서는, 기판 내에 생성된 광전하가 제2 탭(TB2)과 제3 탭(TB3)에 의해 캡쳐되어 제2 공통 노드(CN2)에 축적될 수 있다. 여기서, 제2 검출 노드(DB2)와 제3 검출 노드(DB3)는 전기적으로 서로 연결되어 하나의 노드인 제2 공통 노드(CN2)를 형성할 수 있다.
회로 영역(320)은 제1 내지 제4 검출 노드(DA1, DB2, DB3, DA4)에 의해 캡쳐된 광전하를 처리하여 전기 신호로 변환하기 위한 복수의 소자들을 포함할 수 있다. 복수의 소자들에 공급되는 제어 신호들(RST1, RST2, TG1, TG2, SEL1, SEL2, Vbt)은 로우 드라이버(41)로부터 공급될 수 있다. 또한, 픽셀 전압(VDD)은 전원 전압일 수 있다.
먼저, 제1 공통 노드(CN1)에 축적된 광전하를 처리하기 위한 소자들에 대해 설명하기로 한다. 회로 영역(320)은 제1 리셋 트랜지스터(RX1), 제1 전송 트랜지스터(TX2), 제1 부스팅 트랜지스터(BX1), 제1 소스 팔로워 트랜지스터(SF1) 및 제1 선택 트랜지스터(SX1)를 포함할 수 있다.
제1 리셋 트랜지스터(RX1)는 게이트에 공급되는 제1 리셋 신호(RST1)의 로직 하이에 응답하여 턴온(turn-on) 상태가 됨으로써, 제1 플로팅 디퓨전 노드(FD1)와 제1 공통 노드(CN1)의 전위를 소정의 레벨(즉, 픽셀 전압(VDD))로 리셋할 수 있다. 또한, 제1 리셋 트랜지스터(RX1)가 턴온 상태가 될 때, 제1 공통 노드(CN1)의 리셋을 위해 제1 전송 트랜지스터(TX1)도 동시에 턴온 상태가 될 수 있다.
제1 전송 트랜지스터(TX1)는 게이트에 공급되는 제1 전송 신호(TG1)의 로직 하이에 응답하여 턴온 상태가 됨으로써, 제1 공통 노드(CN1)에 축적되어 있는 광전하를 제1 플로팅 디퓨전 노드(FD1)로 전송할 수 있다.
제1 부스팅 트랜지스터(BX1)는 게이트에 공급되는 부스팅 전압(Vbt)에 응답하여 제1 플로팅 디퓨전 노드(FD1)에 부가적인 정전 용량을 제공할 수 있다. 제1 부스팅 트랜지스터(BS1)는 소스와 드레인이 하나의 노드를 형성하면서 제1 플로팅 디퓨전 노드(FD1)에 연결됨으로써, 용량성 소자(예컨대, MOS(Metal-Oxide-Semiconductor) 커패시터)로 동작할 수 있으며, 부스팅 전압(Vbt)에 대응하는 정전 용량을 가질 수 있다.
로우 드라이버(41)는, 입사광의 광량에 따라 부스팅 전압(Vbt)을 제어하여, 제1 플로팅 디퓨전 노드(FD1)의 정전 용량을 조절할 수 있다. 이에 의해, 고조도 조건에서, 제1 플로팅 디퓨전 노드(FD1)는 보다 많은 광전하를 축적할 수 있어 high dynamic range가 확보될 수 있다.
다른 실시예에 따라, 부스팅 전압(Vbt)은 일정하게 유지되어 소정의 정전 용량을 제1 플로팅 디퓨전 노드(FD1)에 지속적으로 제공할 수 있다.
또 다른 실시예에 따라, 제1 부스팅 트랜지스터(BX1)는 생략될 수도 있다.
제1 소스팔로워 트랜지스터(SF1)는 드레인이 픽셀 전압(VDD)에 접속되고 소스가 제1 선택 트랜지스터(SX1)에 접속되어, 게이트에 접속된 제1 플로팅 디퓨전 노드(FD1)의 전위에 대응하는 전류를 제1 선택 트랜지스터(SX1)로 전달할 수 있다.
제1 선택 트랜지스터(SX1)는 게이트에 공급되는 제1 선택 신호(SEL1)의 로직 하이에 응답하여 턴온 상태가 됨으로써, 제1 소스팔로워 트랜지스터(SF1)로부터 전달되는 제1 픽셀 출력 신호(OUT1)를 출력할 수 있다. 제1 픽셀 출력 신호(OUT1)는 픽셀 어레이(30)의 컬럼 방향을 따라 연장되는 수직 신호선(미도시)을 통해 리드아웃 회로(45)로 전달될 수 있다.
제2 공통 노드(CN2)에 축적된 광전하를 처리하기 위해 회로 영역(320)은 제2 리셋 트랜지스터(RX2), 제2 전송 트랜지스터(TX_B), 제2 부스팅 트랜지스터(BX2), 제2 소스팔로워 트랜지스터(SF2) 및 제2 선택 트랜지스터(SX2)를 포함할 수 있다. 제2 공통 노드(CN2)에 축적된 광전하를 처리하기 위한 소자들은, 앞서 설명된 제1 공통 노드(CN1)에 축적된 광전하를 처리하기 위한 소자들과는 동작하는 타이밍이 상이할 뿐, 구조 및 동작은 실질적으로 동일하므로 중복되는 설명은 생략하기로 한다.
제1 복조 제어 신호(DCS1) 및 제2 복조 제어 신호(DCS2)의 위상은 서로 반대일 수 있다. 예를 들어, 제1 복조 제어 신호(DCS1)는 광 변조 신호(MLS)와 동일한 위상을 가지고, 제2 복조 제어 신호(DCS2)는 광 변조 신호(MLS)와 180도의 위상차를 가질 수 있다. 따라서, 제1 복조 제어 신호(DCS1)에 대응하여 제1 공통 노드(CN1)에 축적된 광전하를 처리하기 위한 소자들(RX1, TX1, BX1, SF1, SX1)의 동작 타이밍과, 제2 복조 제어 신호(DCS2)에 대응하여 제2 공통 노드(CN2)에 축적된 광전하를 처리하기 위한 소자들(RX2, TX2, BX2, SF2, SX2)의 동작 타이밍은 서로 다를 수 있다.
회로 영역(320)으로부터 리드아웃 회로(45)로 출력된 각 픽셀 출력 신호(OUT1, OUT2)는 노이즈 제거 및 아날로그-디지털 변환을 거쳐 영상 데이터로 변환될 수 있다.
이미지 프로세서(미도시)는 제1 공통 노드(CN1)에 축적된 광전하로부터 획득된 영상 데이터와, 제2 공통 노드(CN2)에 축적된 광전하로부터 획득된 영상 데이터를 연산하여 광 변조 신호(MLS)와의 위상차를 계산할 수 있고, 각 픽셀에 대응하는 위상차로부터 대상 물체(1)와의 거리를 나타내는 깊이 정보를 연산할 수 있고, 각 픽셀에 대응하는 깊이 정보를 포함하는 깊이 이미지를 생성할 수 있다.
도 4a는 도 2에 도시된 제1 탭을 나타낸 도면이다.
도 4a를 참조하면, 앞서 설명된 바와 같이 제1 탭 그룹은 제1 탭(TA1)과 제4 탭(TA4)을 포함할 수 있다. 제1 탭(TA1)과 제4 탭(TA4)은 상응하는 구조를 가지는 바, 도 4a, 도 5a 내지 도 5d 및 도 6a에서는 중복되는 설명을 피하기 위해 제1 탭(TA1)을 중심으로 설명하나, 제1 탭(TA1)에 대한 설명은 제4 탭(TA4)에 대해서도 실질적으로 동일하게 적용될 수 있다.
제1 탭(TA1)은 제1 제어 노드(CA1), 제1 검출 노드(DA1) 및 제1 저저항 영역(LA1)을 포함할 수 있다.
제1 저저항 영역(LA1)은 제1 제어 노드(CA1)를 중심으로 제1 사선 방향을 따라 양측에 배치될 수 있는데, 양측에 배치된 제1 저저항 영역들(LA1)을 잇는 직선을 제1 직선(A-A')으로 정의하기로 한다. 본 개시에서는 제1 사선 방향이 픽셀 어레이(30)의 로우 방향(row direction) 또는 컬럼 방향(column direction)에 대해 45도의 각도를 갖는 방향이라 가정하기로 한다. 이는 픽셀(200)이 정사각형 형태임을 전제로 예시한 것이며, 로우 방향 또는 컬럼 방향에 대해 제1 사선 방향이 갖는 각도는 달라질 수 있다.
제2 직선(B-B')은 제1 제어 노드(CA1)을 중심으로 제1 직선(A-A')을 반시계 방향으로 45도만큼 회전시킨 직선으로 정의될 수 있다.
제3 직선(C-C')은 제1 제어 노드(CA1)을 중심으로 제1 직선(A-A')을 반시계 방향으로 90도만큼 회전시킨 직선으로 정의될 수 있다.
제4 직선(D-D')은 제1 제어 노드(CA1)을 중심으로 제1 직선(A-A')을 반시계 방향으로 135도만큼 회전시킨 직선으로 정의될 수 있다.
도 4b는 도 2에 도시된 제2 탭을 나타낸 도면이다.
도 4b를 참조하면, 앞서 설명된 바와 같이 제2 탭 그룹은 제2 탭(TB2)과 제3 탭(TB3)을 포함할 수 있다. 제2 탭(TB2)과 제3 탭(TB3)은 상응하는 구조를 가지는 바, 도 4b, 도 5a 내지 도 5d 및 도 6b에서는 중복되는 설명을 피하기 위해 제2 탭(TB2)을 중심으로 설명하나, 제2 탭(TB2)에 대한 설명은 제3 탭(TB3)에 대해서도 실질적으로 동일하게 적용될 수 있다.
제2 탭(TB2)은 제2 제어 노드(CB2), 제2 검출 노드(DB2) 및 제2 저저항 영역(LB2)을 포함할 수 있다.
제2 저저항 영역(LB2)은 제2 제어 노드(CB2)를 중심으로 제2 사선 방향을 따라 양측에 배치될 수 있는데, 양측에 배치된 제2 저저항 영역들(LB2)을 잇는 직선을 제1 직선(A-A')으로 정의하기로 한다. 본 개시에서는 제2 사선 방향이 픽셀 어레이(30)의 로우 방향 또는 컬럼 방향에 대해 45도의 각도를 갖는 방향이라 가정하기로 한다. 이는 픽셀(200)이 정사각형 형태임을 전제로 예시한 것이며, 로우 방향 또는 컬럼 방향에 대해 제2 사선 방향이 갖는 각도는 달라질 수 있다.
제2 직선(B-B')은 제2 제어 노드(CB2)을 중심으로 제1 직선(A-A')을 반시계 방향으로 45도만큼 회전시킨 직선으로 정의될 수 있다.
제3 직선(C-C')은 제2 제어 노드(CB2)을 중심으로 제1 직선(A-A')을 반시계 방향으로 90도만큼 회전시킨 직선으로 정의될 수 있다.
제4 직선(D-D')은 제2 제어 노드(CB2)을 중심으로 제1 직선(A-A')을 반시계 방향으로 135도만큼 회전시킨 직선으로 정의될 수 있다.
즉, 도 4a에서의 제1 내지 제4 직선(A-A', B-B', C-C', D-D') 각각의 방향과, 도 4b에서의 제1 내지 제4 직선(A-A', B-B', C-C', D-D') 각각의 방향은 서로 다르나, 제1 내지 제4 직선(A-A', B-B', C-C', D-D') 각각을 따라 절단한 단면은 실질적으로 동일한 바, 도 5a 내지 도 5d에서는 제1 내지 제4 직선(A-A', B-B', C-C', D-D') 각각을 따라 제1 탭(TA1) 및 제2 탭(TB2)을 절단한 단면에 대해 설명하기로 한다.
도 5a는 도 4a 또는 도 4b에서 제1 직선을 따라 절단한 단면을 나타낸다. 도 5b는 도 4a 또는 도 4b에서 제2 직선을 따라 절단한 단면을 나타낸다. 도 5c는 도 4a 또는 도 4b에서 제3 직선을 따라 절단한 단면을 나타낸다. 도 5d는 도 4a 또는 도 4b에서 제4 직선을 따라 절단한 단면을 나타낸다.
도 5a를 참조하면, 도 5a에 도시된 단면은 도 4a 또는 도 4b에서 제1 직선(A-A')을 따라 제1 탭(TA1) 또는 제2 탭(TB2)을 절단한 단면에 해당할 수 있다.
단면은 기판(500), 제1 도핑 영역(510), 제어 전극(512), 기판 절연막(514) 및 분리 영역(530)을 포함할 수 있다.
기판(500)은 예를 들어, P형 벌크(bulk) 기판, P형 벌크 기판에 P형 에피택셜층(epitaxial layer)이 성장된 기판, 또는 N형 벌크 기판에 P형 에피택셜층이 성장된 기판일 수 있다. 다른 실시예에 따라, 기판(500)은 N형 벌크 기판, P형 벌크 기판에 N형 에피택셜층이 성장된 기판, 또는 N형 벌크 기판에 N형 에피택셜층이 성장된 기판일 수 있다.
제1 도핑 영역(510)은 도 4a의 제1 제어 노드(CA1) 또는 도 4b의 제2 제어 노드(CB2)에 해당할 수 있다. 제1 도핑 영역(510)은 기판(500) 내부에 도핑 농도가 상대적으로 높은 P+형 불순물이 주입된 영역일 수 있다.
제어 전극(512)은 복조 드라이버(42)로부터 제1 복조 제어 신호 또는 제2 복조 제어 신호를 수신하여 제1 도핑 영역(510)으로 제1 복조 제어 신호 또는 제2 복조 제어 신호를 전달할 수 있다. 제어 전극(512)은 전기 전도도가 높은 금속 또는 폴리실리콘(polysilicon)을 포함할 수 있다. 제어 전극(512)은 기판(500)의 일 면 상에 형성될 수 있다.
기판 절연막(514)은 기판(500)의 일 면에서 신호가 인가되거나 신호가 출력될 필요가 없는 영역을 전기적으로 절연할 수 있다. 기판 절연막(514)은 기판(500)의 일 면 상에 형성될 수 있다. 예를 들어, 기판 절연막(514)은 실리콘 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수), 실리콘 산화막(SixOy, 여기에서 x, y는 자연수), 실리콘 질화막(SixNy, 여기에서 x, y는 자연수) 중 적어도 하나를 포함할 수 있다.
분리 영역(530)은 도 4a의 제1 저저항 영역(LA1) 또는 도 4b의 제2 저저항 영역(LB2)에 포함될 수 있다. 분리 영역(530)은 제1 도핑 영역(510)의 양측에 배치될 수 있다. 기판(500)의 일 면(예컨대, 상면)을 기준으로, 분리 영역(530)의 깊이는 제1 도핑 영역(510)의 깊이보다 깊을 수 있다. 다른 실시예에 따라, 분리 영역(530)의 깊이는 제1 도핑 영역(510)의 깊이와 동일하거나 얕을 수 있다. 분리 영역(530)은 STI(shallow trench isolation) 공정을 통해 트렌치를 형성한 뒤, 절연 물질을 갭필(gap-fill)함에 의해 형성될 수 있다. 여기서, 절연 물질은 실리콘 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수), 실리콘 산화막(SixOy, 여기에서 x, y는 자연수), 실리콘 질화막(SixNy, 여기에서 x, y는 자연수) 중 적어도 하나를 포함할 수 있다.
도 5b를 참조하면, 도 5b에 도시된 단면은 도 4a 또는 도 4b에서 제2 직선(B-B')을 따라 제1 탭(TA1) 또는 제2 탭(TB2)을 절단한 단면에 해당할 수 있다.
단면은 기판(500), 제1 도핑 영역(510), 제어 전극(512), 기판 절연막(514), 제2 도핑 영역(520), 공핍 영역(522) 및 분리 영역(530)을 포함할 수 있다. 기판(500), 제1 도핑 영역(510), 제어 전극(512), 기판 절연막(514) 및 분리 영역(530) 각각의 구조 및 기능은 도 5a에서 설명된 바와 실질적으로 동일한 바 중복되는 설명은 생략하기로 한다.
제2 도핑 영역(520)은 도 4a의 제1 검출 노드(DA1) 또는 도 4b의 제2 검출 노드(DB2)에 해당할 수 있다. 제2 도핑 영역(520)은 기판(500) 내부에 도핑 농도가 상대적으로 높은 N+형 불순물이 주입된 영역일 수 있다. 제2 도핑 영역(520)은 제1 도핑 영역(510)의 양측에 배치되어 제1 도핑 영역(510)을 둘러쌀 수 있다.
본 개시에서는 제2 도핑 영역(520)의 깊이는 제1 도핑 영역(510)의 깊이와 동일하다고 가정하기로 한다. 또한, 제1 도핑 영역(510)과 제2 도핑 영역(520) 각각의 깊이는 분리 영역(530)의 깊이보다 얕을 수 있다.
공핍 영역(522)은 제2 도핑 영역(520)의 하부에 배치되는 영역으로서, P형에 해당하는 기판(500)과 N+형에 해당하는 제2 도핑 영역(520)이 서로 접하는 영역에서 PN 접합에 의해 형성되는 영역일 수 있다. 공핍 영역(522) 내부에는 캐리어(즉, 홀(hole)과 전자(electron))가 존재하지 않을 수 있다. 기판(500)의 상면을 기준으로, 공핍 영역(522)의 깊이는 제1 저저항 영역(LA1) 또는 제2 저저항 영역(LB2)을 형성하는 분리 영역(530)의 깊이보다 깊을 수 있다.
분리 영역(530)은 도 5a와는 달리 제1 도핑 영역(510)을 둘러싸는 제2 도핑 영역(520)의 외측에 배치될 수 있다.
도 5c를 참조하면, 도 5c에 도시된 단면은 도 4a 또는 도 4b에서 제3 직선(C-C')을 따라 제1 탭(TA1) 또는 제2 탭(TB2)을 절단한 단면에 해당할 수 있다. 도 5b 및 도 5c에 도시된 단면들은 일부 차이점을 제외하고는 서로 실질적으로 동일한 바, 도 5b에 대한 설명은 도 5c에도 동일하게 적용될 수 있다.
도 5c의 단면은 도 5b의 단면과는 달리 검출 전극(522)을 더 포함할 수 있다. 검출 전극(522)은 제2 도핑 영역(520)에 의해 캡쳐된 광전하(즉, 전자)를 제1 전송 트랜지스터(TX1) 또는 제2 전송 트랜지스터(TX2)로 전달할 수 있다. 제2 도핑 영역(520)은 하나의 노드를 형성하므로 제2 도핑 영역(520)에 축적된 광전하가 제2 도핑 영역(520) 중 일부에 대응하여 형성된 검출 전극(522)을 통해 출력될 수 있어, 검출 전극(522)이 제2 도핑 영역(520)의 전체에 걸쳐 형성될 필요는 없다. 본 발명의 일 실시예에서는 검출 전극(522)이 제2 도핑 영역(520) 중 제3 직선(C-C')과 오버랩되는 영역에 형성될 수 있다. 검출 전극(522)은 전기 전도도가 높은 금속 또는 폴리실리콘을 포함할 수 있다. 검출 전극(522)은 기판(500)의 상면 상에 형성될 수 있다.
도 5d에 도시된 단면은 도 4a 또는 도 4b에서 제4 직선(D-D')을 따라 제1 탭(TA1) 또는 제2 탭(TB2)을 절단한 단면에 해당할 수 있다. 도 5b 및 도 5d에 도시된 단면들은 서로 실질적으로 동일한 바, 도 5b에 대한 설명은 도 5d에도 동일하게 적용될 수 있다.
제어 전극(512)을 통해 제1 도핑 영역(510)에 활성화 전압의 제1 복조 제어 신호(DCS1) 또는 활성화 전압의 제2 복조 제어 신호(DCS2)가 인가되면, 홀 전류가(HC)가 비활성화 전압이 인가되는 영역(비활성화 전압이 인가되는 제1 도핑 영역 또는 전압 안정화 영역)을 향해 흐를 수 있다.
이때, 도 5a와 같이 제1 도핑 영역(510)에 인접하게 분리 영역(530)이 배치되는 경우와, 도 5b 내지 도 5d와 같이 제1 도핑 영역(510)에 인접하게 제2 도핑 영역(520)이 배치되는 경우에서 홀 전류가 흐르는 경로가 서로 다를 수 있다.
즉, 제1 도핑 영역(510)에 인접하게 분리 영역(530)이 배치되는 경우에는, 제1 도핑 영역(510)으로부터 출력된 홀 전류(HC)는 홀 전류(HC)가 흐를 수 없는 분리 영역(530)의 하부에서 휘어져 외부로 흐르게 된다.
반면 제1 도핑 영역(510)에 인접하게 제2 도핑 영역(520)이 배치되는 경우에는, 제1 도핑 영역(510)으로부터 출력된 홀 전류(HC)는 홀 전류(HC)가 흐를 수 없는 공핍 영역(522)의 하부에서 휘어져 외부로 흐르게 된다.
여기서, 공핍 영역(522)의 깊이는 분리 영역(530)의 깊이보다 깊으므로, 제1 도핑 영역(510)으로부터 출력되어 공핍 영역(522)의 하부를 지나는 홀 전류(HC)의 경로는 제1 도핑 영역(510)으로부터 출력되어 분리 영역(530)의 하부를 지나는 홀 전류(HC)의 경로보다 길어지게 된다.
도 6a는 도 4a에 도시된 제1 탭을 모델링한 도면이다.
도 6a를 참조하면, 도 4a에 도시된 제1 탭(TA1)을 회로적으로 모델링한 제1 저항 모델(RM1)이 도시되어 있다.
제1 제어 노드(CA1)로부터 임의의 방향으로 흐르는 홀 전류(HC)에 대해 각 방향에 대응하는 저항 성분이 존재하게 된다. 이러한 저항 성분은 각 방향에 대해 홀 전류(HC)가 쉽게 흐를 수 있는 정도를 의미할 수 있다. 즉, 저항 성분이 작을수록 저항값이 작은 저항으로 모델링될 수 있고, 저항 성분이 클수록 저항값이 큰 저항으로 모델링될 수 있다. 각 방향의 저항 성분은 각 방향에 대해 홀 전류(HC)가 흐르는 경로의 길이에 비례할 수 있다.
본 개시에서는 대표적으로 제1 제어 노드(CA1)를 중심으로 8개의 방향(A, A', B, B', C, C', D, D')에 대해 설명되나, 다른 방향에 대해서도 마찬가지의 설명이 적용될 수 있다.
A 방향 또는 A' 방향에 대응하는 저항 성분은 제1 저항(R1)으로 모델링될 수 있다. 즉, 제1 저항(R1)은 A 방향 또는 A' 방향에 대해 홀 전류(HC)가 흐르는 경로의 길이에 의해 결정될 수 있다. 제1 도핑 영역(510)에 인접하게 배치되고 상대적으로 깊이가 얕은 분리 영역(530)으로 인해 상대적으로 홀 전류(HC)가 흐르는 경로가 짧아지게 되므로, 제1 저항(R1)은 상대적으로 작은 저항값을 가질 수 있다.
B 방향, B' 방향, C 방향, C' 방향, D 방향 또는 D' 방향에 대응하는 저항 성분은 제2 저항(R2)으로 모델링될 수 있다. 즉, 제2 저항(R2)은 B 방향, B' 방향, C 방향, C' 방향, D 방향 또는 D' 방향에 대해 홀 전류(HC)가 흐르는 경로의 길이에 의해 결정될 수 있다. 제1 도핑 영역(510)에 인접하게 배치되고 상대적으로 깊이가 깊은 제2 도핑 영역(520) 및 공핍 영역(522)으로 인해 상대적으로 홀 전류(HC)가 흐르는 경로가 길어지게 되므로, 제2 저항(R2)은 상대적으로 큰 저항값을 가질 수 있다.
따라서, 제1 탭(TA1)에서, 제1 저저항 영역(LA1)에 대응하는 제1 저항(R1)은 제1 검출 노드(DA1)에 대응하는 제2 저항(R2)에 비해 작은 저항값을 가질 수 있다.
도 6b는 도 4b에 도시된 제2 탭을 모델링한 도면이다.
도 6b를 참조하면, 도 4b에 도시된 제2 탭(TB2)을 회로적으로 모델링한 제2 저항 모델(RM2)이 도시되어 있다.
제2 제어 노드(CB2)로부터 임의의 방향으로 흐르는 홀 전류(HC)에 대해 각 방향에 대응하는 저항 성분이 존재하게 된다.
본 개시에서는 대표적으로 제2 제어 노드(CB2)를 중심으로 8개의 방향(A, A', B, B', C, C', D, D')에 대해 설명되나, 다른 방향에 대해서도 마찬가지의 설명이 적용될 수 있다.
A 방향 또는 A' 방향에 대응하는 저항 성분은 제1 저항(R1)으로 모델링될 수 있다. 즉, 제1 저항(R1)은 A 방향 또는 A' 방향에 대해 홀 전류(HC)가 흐르는 경로의 길이에 의해 결정될 수 있다. 제1 도핑 영역(510)에 인접하게 배치된 분리 영역(530)으로 인해 상대적으로 홀 전류(HC)가 흐르는 경로가 짧게 되므로, 제1 저항(R1)은 상대적으로 작은 저항값을 가질 수 있다.
B 방향, B' 방향, C 방향, C' 방향, D 방향 또는 D' 방향에 대응하는 저항 성분은 제2 저항(R2)으로 모델링될 수 있다. 즉, 제2 저항(R2)은 B 방향, B' 방향, C 방향, C' 방향, D 방향 또는 D' 방향에 대해 홀 전류(HC)가 흐르는 경로의 길이에 의해 결정될 수 있다. 제1 도핑 영역(510)에 인접하게 배치된 제2 도핑 영역(520) 및 공핍 영역(522)으로 인해 상대적으로 홀 전류(HC)가 흐르는 경로가 길게 되므로, 제2 저항(R2)은 상대적으로 큰 저항값을 가질 수 있다.
따라서, 제2 탭(TB2)에서, 제2 저저항 영역(LB2)에 대응하는 제1 저항(R1)은 제2 검출 노드(DB2)에 대응하는 제2 저항(R2)에 비해 작은 저항값을 가질 수 있다.
도 7a는 도 2에 도시된 제1 내지 제4 탭에 대응하는 저항 모델들을 도시한 도면이다.
도 7a를 참조하면, 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 각각에 대응하는 제1 내지 제4 저항 모델(RM1~RM4)이 도시되어 있다. 여기서, 제1 저항 모델(RM1)과 제2 저항 모델(RM2)은 앞서 도 6a와 도 6b를 참조하여 설명된 바와 같다. 또한, 이하의 도면에서 상대적으로 얇게 표시된 저항은 제1 저항(R1)을 의미하고, 상대적으로 굵게 표시된 저항은 제2 저항(R2)을 의미한다.
제4 탭(TA4)의 구조는 제1 탭(TA1)의 구조와 실질적으로 동일한 바, 제4 탭(TA4)에 대응하는 제4 저항 모델(RM4)은 제1 저항 모델(RM1)과 실질적으로 동일할 수 있다.
또한, 제3 탭(TB3)의 구조는 제2 탭(TB2)의 구조와 실질적으로 동일한 바, 제3 탭(TB3)에 대응하는 제3 저항 모델(RM3)은 제2 저항 모델(RM2)과 실질적으로 동일할 수 있다.
도 7b는 도 7a의 저항 모델들 사이에 흐르는 홀 전류의 방향에 대한 일 예를 나타낸 도면이다.
도 7b를 참조하면, 제1 탭 그룹(제1 탭(TA1)과 제4 탭(TA4))에 활성화 전압을 갖는 제1 복조 제어 신호(DCS1)가 인가되고, 제2 탭 그룹(제2 탭(TB2)과 제3 탭(TB3))에 비활성화 전압을 갖는 제2 복조 제어 신호(DCS2)가 인가되는 상태에서 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 사이에 흐르는 제1 홀 전류(HC1)의 경로가 도시되어 있다.
이하에서는 활성화 전압을 갖는 복조 제어 신호가 인가된 탭을 활성화된 탭으로 정의하고, 비활성화 전압을 갖는 복조 제어 신호가 인가된 탭을 비활성화된 탭으로 정의하기로 한다.
여기서, 제1 홀 전류(HC1)는 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 사이에 흐르는 주된(major) 홀 전류를 의미하며, 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 사이에 제1 홀 전류(HC1)의 경로 이외의 경로에서 홀 전류가 흐르지 않는다는 것을 의미하지는 않는다.
즉, 홀 전류는 활성화된 제1 탭(TA1)의 제1 제어 노드(CA1)로부터 제1 저항 모델(RM1)의 A 방향 내지 D' 방향으로 흐를 수 있으나, 제1 검출 노드(DA1)가 배치된 B 방향 내지 D' 방향에 대응하는 저항값이 제1 저저항 영역(LA1)이 배치된 A 방향 및 A' 방향에 대응하는 저항값보다 상대적으로 크므로, 대부분의 홀 전류는 A 방향 및 A' 방향으로 흐르게 된다.
마찬가지로, 홀 전류는 활성화된 제4 탭(TA4)의 제4 제어 노드(CA4)로부터 제4 저항 모델(RM4)의 A 방향 내지 D' 방향으로 흐를 수 있으나, 제4 검출 노드(DA4)가 배치된 B 방향 내지 D' 방향에 대응하는 저항값이 제4 저저항 영역(LA4)이 배치된 A 방향 및 A' 방향에 대응하는 저항값보다 상대적으로 크므로, 대부분의 홀 전류는 A 방향 및 A' 방향으로 흐르게 된다.
제1 제어 노드(CA1)로부터 제2 제어 노드(CB2)로 흐르는 제1 홀 전류(HC1)는 제1 제어 노드(CA1)로부터 제1 저항 모델(RM1)의 A' 방향을 향하는 전류 벡터와, 제2 저항 모델(RM2)의 A 방향으로부터 제2 제어 노드(CB2)를 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제1 제어 노드(CA1)로부터 제2 제어 노드(CB2)로 흐르는 제1 홀 전류(HC1)는 제1 제어 노드(CA1)로부터 제1 저항 모델(RM1)의 A' 방향을 향해 흐르다가, 점진적으로 제2 제어 노드(CB2)를 향해 방향이 변경되고, 제2 저항 모델(RM2)의 A 방향으로부터 제2 제어 노드(CB2)를 향해 흐를 수 있다. 즉, 제1 홀 전류(HC1)는 제1 제어 노드(CA1)로부터 제2 제어 노드(CB2)로 흐르되, 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐를 수 있다.
여기서, 전류 벡터는 홀 전류의 방향 및 세기를 벡터로 나타낸 것이다. 전류 벡터의 방향은 전위가 높은 곳(고전위 노드)으로부터 전위가 낮은 곳(저전위 노드)을 향하게 되며, 세기는 고전위 노드와 저전위 노드 간의 전위차, 및 고전위 노드와 저전위 노드 사이에 존재하는 저항 성분에 의해 결정될 수 있다.
제1 제어 노드(CA1)로부터 제3 제어 노드(CB3)로 흐르는 제1 홀 전류(HC1)는 제1 제어 노드(CA1)로부터 제1 저항 모델(RM1)의 A' 방향을 향하는 전류 벡터와, 제3 저항 모델(RM3)의 A' 방향으로부터 제3 제어 노드(CB3)를 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제1 제어 노드(CA1)로부터 제3 제어 노드(CB3)로 흐르는 제1 홀 전류(HC1)는 제1 제어 노드(CA1)로부터 제1 저항 모델(RM1)의 A' 방향을 향해 흐르다가, 점진적으로 제3 제어 노드(CB3)를 향해 방향이 변경되고, 제3 저항 모델(RM3)의 A' 방향으로부터 제3 제어 노드(CB3)를 향해 흐를 수 있다. 즉, 제1 홀 전류(HC1)는 제1 제어 노드(CA1)로부터 제3 제어 노드(CB3)로 흐르되, 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐를 수 있다.
제4 제어 노드(CA4)로부터 제2 제어 노드(CB2)로 흐르는 제1 홀 전류(HC1)는 제4 제어 노드(CA4)로부터 제4 저항 모델(RM4)의 A 방향을 향하는 전류 벡터와, 제2 저항 모델(RM2)의 A 방향으로부터 제2 제어 노드(CB2)를 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제4 제어 노드(CA4)로부터 제2 제어 노드(CB2)로 흐르는 제1 홀 전류(HC1)는 제4 제어 노드(CA4)로부터 제4 저항 모델(RM4)의 A 방향을 향해 흐르다가, 점진적으로 제2 제어 노드(CB2)를 향해 방향이 변경되고, 제2 저항 모델(RM2)의 A 방향으로부터 제2 제어 노드(CB2)를 향해 흐를 수 있다. 즉, 제1 홀 전류(HC1)는 제4 제어 노드(CA4)로부터 제2 제어 노드(CB2)로 흐르되, 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐를 수 있다.
제4 제어 노드(CA4)로부터 제3 제어 노드(CB3)로 흐르는 제1 홀 전류(HC1)는 제4 제어 노드(CA4)로부터 제4 저항 모델(RM4)의 A 방향을 향하는 전류 벡터와, 제3 저항 모델(RM3)의 A' 방향으로부터 제3 제어 노드(CB3)를 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제4 제어 노드(CA4)로부터 제3 제어 노드(CB3)로 흐르는 제1 홀 전류(HC1)는 제4 제어 노드(CA4)로부터 제4 저항 모델(RM4)의 A 방향을 향해 흐르다가, 점진적으로 제3 제어 노드(CB3)를 향해 방향이 변경되고, 제3 저항 모델(RM3)의 A' 방향으로부터 제3 제어 노드(CB3)를 향해 흐를 수 있다. 즉, 제1 홀 전류(HC1)는 제4 제어 노드(CA4)로부터 제3 제어 노드(CB3)로 흐르되, 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐를 수 있다.
종합해보면, 활성화된 탭들(TA1, TA4)로부터 비활성화된 탭들(TB2, TB3)로 흐르는 주된 홀 전류는 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐를 수 있다.
도 7c는 도 7a의 저항 모델들 사이에 흐르는 홀 전류의 방향에 대한 다른 예를 나타낸 도면이다.
도 7c를 참조하면, 제1 탭 그룹(제1 탭(TA1)과 제4 탭(TA4))에 비활성화 전압을 갖는 제1 복조 제어 신호(DCS1)가 인가되고, 제2 탭 그룹(제2 탭(TB2)과 제3 탭(TB3))에 활성화 전압을 갖는 제2 복조 제어 신호(DCS2)가 인가되는 상태에서 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 사이에 흐르는 제2 홀 전류(HC2)의 경로가 도시되어 있다.
여기서, 제2 홀 전류(HC2)는 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 사이에 흐르는 주된 홀 전류를 의미하며, 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 사이에 제2 홀 전류(HC2)의 경로 이외의 경로에서 홀 전류가 흐르지 않는다는 것을 의미하지는 않는다.
즉, 홀 전류는 활성화된 제2 탭(TB2)의 제2 제어 노드(CB2)로부터 제2 저항 모델(RM2)의 A 방향 내지 D' 방향으로 흐를 수 있으나, 제2 검출 노드(DB2)가 배치된 B 방향 내지 D' 방향에 대응하는 저항값이 제2 저저항 영역(LB2)이 배치된 A 방향 및 A' 방향에 대응하는 저항값보다 상대적으로 크므로, 대부분의 홀 전류는 A 방향 및 A' 방향으로 흐르게 된다.
마찬가지로, 홀 전류는 활성화된 제3 탭(TB3)의 제3 제어 노드(CB3)로부터 제3 저항 모델(RM3)의 A 방향 내지 D' 방향으로 흐를 수 있으나, 제3 검출 노드(DB3)가 배치된 B 방향 내지 D' 방향에 대응하는 저항값이 제3 저저항 영역(LB3)이 배치된 A 방향 및 A' 방향에 대응하는 저항값보다 상대적으로 크므로, 대부분의 홀 전류는 A 방향 및 A' 방향으로 흐르게 된다.
제2 제어 노드(CB2)로부터 제1 제어 노드(CA1)로 흐르는 제2 홀 전류(HC2)는 제2 제어 노드(CB2)로부터 제2 저항 모델(RM2)의 A 방향을 향하는 전류 벡터와, 제1 저항 모델(RM1)의 A' 방향으로부터 제1 제어 노드(CA1)를 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제2 제어 노드(CB2)로부터 제1 제어 노드(CA1)로 흐르는 제2 홀 전류(HC2)는 제2 제어 노드(CB2)로부터 제2 저항 모델(RM2)의 A 방향을 향해 흐르다가, 점진적으로 제1 제어 노드(CA1)를 향해 방향이 변경되고, 제1 저항 모델(RM1)의 A' 방향으로부터 제1 제어 노드(CA1)를 향해 흐를 수 있다. 즉, 제2 홀 전류(HC2)는 제2 제어 노드(CB2)로부터 제1 제어 노드(CA1)로 흐르되, 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐를 수 있다.
제2 제어 노드(CB2)로부터 제4 제어 노드(CA4)로 흐르는 제2 홀 전류(HC2)는 제2 제어 노드(CB2)로부터 제2 저항 모델(RM2)의 A 방향을 향하는 전류 벡터와, 제4 저항 모델(RM4)의 A 방향으로부터 제4 제어 노드(CA4)를 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제2 제어 노드(CB2)로부터 제4 제어 노드(CA4)로 흐르는 제2 홀 전류(HC2)는 제2 제어 노드(CB2)로부터 제2 저항 모델(RM2)의 A 방향을 향해 흐르다가, 점진적으로 제4 제어 노드(CA4)를 향해 방향이 변경되고, 제4 저항 모델(RM4)의 A 방향으로부터 제4 제어 노드(CA4)를 향해 흐를 수 있다. 즉, 제2 홀 전류(HC2)는 제2 제어 노드(CB2)로부터 제4 제어 노드(CA4)로 흐르되, 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐를 수 있다.
제3 제어 노드(CB3)로부터 제1 제어 노드(CA1)로 흐르는 제2 홀 전류(HC2)는 제3 제어 노드(CB3)로부터 제3 저항 모델(RM3)의 A' 방향을 향하는 전류 벡터와, 제1 저항 모델(RM1)의 A' 방향으로부터 제1 제어 노드(CA1)를 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제3 제어 노드(CB3)로부터 제1 제어 노드(CA1)로 흐르는 제2 홀 전류(HC2)는 제3 제어 노드(CB3)로부터 제3 저항 모델(RM3)의 A' 방향을 향해 흐르다가, 점진적으로 제1 제어 노드(CA1)를 향해 방향이 변경되고, 제1 저항 모델(RM2)의 A' 방향으로부터 제1 제어 노드(CA1)를 향해 흐를 수 있다. 즉, 제2 홀 전류(HC2)는 제3 제어 노드(CB3)로부터 제1 제어 노드(CA1)로 흐르되, 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐를 수 있다.
제3 제어 노드(CB3)로부터 제4 제어 노드(CA4)로 흐르는 제2 홀 전류(HC2)는 제3 제어 노드(CB3)로부터 제3 저항 모델(RM3)의 A' 방향을 향하는 전류 벡터와, 제4 저항 모델(RM4)의 A 방향으로부터 제4 제어 노드(CA4)를 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제3 제어 노드(CB3)로부터 제4 제어 노드(CA4)로 흐르는 제2 홀 전류(HC2)는 제3 제어 노드(CB3)로부터 제3 저항 모델(RM3)의 A' 방향을 향해 흐르다가, 점진적으로 제4 제어 노드(CA4)를 향해 방향이 변경되고, 제4 저항 모델(RM4)의 A 방향으로부터 제4 제어 노드(CA4)를 향해 흐를 수 있다. 즉, 제2 홀 전류(HC2)는 제3 제어 노드(CB3)로부터 제4 제어 노드(CA4)로 흐르되, 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐를 수 있다.
종합해보면, 활성화된 탭들(TB2, TB3)로부터 비활성화된 탭들(TA1, TA4)로 흐르는 주된 홀 전류는 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐를 수 있다.
도 7b와 도 7c에서 설명된 바와 같이, 활성화된 탭들로부터 비활성화된 탭들로 흐르는 주된 홀 전류는 픽셀(200)의 중심에 해당하는 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐르게 된다. 픽셀(200) 내부로의 집광을 위해 픽셀(200)과 오버랩되어 배치되는 마이크로 렌즈(미도시)로 인해, 픽셀(200)의 중심에 가까운 위치에서 광전하가 가장 많이 생성될 수 있다. 따라서, 광전하를 활성화된 탭들로 유도하는 홀 전류를 픽셀(200)의 중심에 가까운 경로를 통해 흐르게 함으로써, 해당 시간 구간에서 생성된 광전하가 활성화된 탭에 의해 효과적으로 캡쳐될 수 있어, 픽셀(200)의 감도 및 demodulation contrast를 향상시킬 수 있다.
도 8은 도 1에 도시된 픽셀의 레이아웃의 다른 예를 간략히 나타낸 도면이다.
도 8을 참조하면, 픽셀(800)은 도 1에 도시된 픽셀(PX) 중 어느 하나일 수 있으며, 설명의 편의상 하나의 픽셀(800)을 예로 들어 설명하나, 픽셀 어레이(30)에 포함된 임의의 픽셀에 실질적으로 동일한 구조 및 동작이 적용될 수 있다.
픽셀(800)은 제1 탭(TA1), 제2 탭(TB2), 제3 탭(TB3), 제4 탭(TA4), 픽셀 트랜지스터 영역(PTA), 제1 내지 제4 전압 안정화 영역(VS1~VS4), 및 전류 경로 제어 영역(CPC)을 포함할 수 있다. 여기서, 제1 탭(TA1), 제2 탭(TB2), 제3 탭(TB3), 제4 탭(TA4), 픽셀 트랜지스터 영역(PTA) 및 제1 내지 제4 전압 안정화 영역(VS1~VS4)은 도 2에서 설명된 바와 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
전류 경로 제어 영역(CPC)은 픽셀(800)의 중심 또는 제1 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심에 배치될 수 있다.
전류 경로 제어 영역(CPC)은 로우 드라이버(41) 또는 복조 드라이버(42)에 의해 생성되는 전류 경로 제어 전압에 의해 전위가 제어될 수 있다. 전류 경로 제어 전압은 제1 복조 제어 신호(DCS1) 및 제2 복조 제어 신호(DCS2)의 활성화 전압의 절대값보다 작고, 비활성화 전압의 절대값보다 큰 절대값을 갖는 전압일 수 있다. 또한, 활성화 전압과 비활성화 전압의 극성이 동일하다고 가정하면, 전류 경로 제어 전압은 활성화 전압과 비활성화 전압의 극성과 반대인 극성을 가질 수 있다. 일 실시예에 따라, 전류 경로 제어 전압은 활성화 전압과 비활성화 전압의 평균 전압(예컨대, 0.6V)에 해당하는 절대값을 가질 수 있다. 불필요한 전력 소모를 줄일 수 있도록 전류 경로 제어 영역(CPC)은 픽셀(800)이 동작하는 구간에서만 전류 경로 제어 전압을 공급받을 수 있다.
전류 경로 제어 전압을 인가받음에 따라, 전류 경로 제어 영역(CPC)은 제1 홀 전류(HC1) 또는 제2 홀 전류(HC2)의 경로를 픽셀(800)의 중심에 상대적으로 보다 가깝게 휘어지도록 제어할 수 있다. 전류 경로 제어 영역(CPC)의 보다 상세한 동작은 도 9a 내지 도 9c를 참조하여 후술하기로 한다.
전류 경로 제어 영역(CPC)은 기판 상에 배치된 전류 경로 절연막, 전류 경로 절연막 상부에 배치되어 전류 경로 제어 전압을 수신하는 전류 경로 전극, 및 기판 내부에서 전류 경로 전극 하부에 대응하는 영역을 포함할 수 있다. 전류 경로 제어 전압을 수신한 전극은 제1 홀 전류(HC1) 또는 제2 홀 전류(HC2)의 경로를 픽셀(800)의 중심에 상대적으로 보다 가깝게 휘어지도록 기판 내부에서 전극 하부에 대응하는 영역의 전위를 제어할 수 있다.
다른 실시예에 따라, 전류 경로 제어 영역(CPC)은 기판 상에 배치된 전류 경로 전극, 및 기판 내부에서 전류 경로 전극 하부에 대응하는 영역을 포함할 수 있다. 전류 경로 전극은 별도의 전류 경로 제어 전압을 수신하지 않고, 금속(metal) 또는 폴리실리콘(polysilicon)인 전류 경로 전극과 실리콘(silicon)인 기판 간의 접합이 이루어지면, 전류 경로 전극과 기판의 일함수(work function) 차이로 인해 전위 변화가 발생할 수 있으며, 이를 이용해 기판 내부에서 전극 하부에 대응하는 영역의 전위를 제어할 수 있다. 이때, 픽셀 어레이(30) 내의 전류 경로 전극들은 메쉬(mesh) 타입으로 서로 연결될 수 있다.
이하에서는 설명의 편의상 전류 경로 제어 영역(CPC)의 전압이라 함은 전류 경로 제어 영역(CPC)의 전극 하부에 대응하는 영역의 전압을 의미할 수 있으며, 전류 경로 제어 영역(CPC)의 전압은 비활성화 전압과 활성화 전압의 중간 전압일 수 있다.
도 9a는 도 8에 도시된 제1 내지 제4 탭에 대응하는 저항 모델들을 도시한 도면이다.
도 9a를 참조하면, 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 각각에 대응하는 제1 내지 제4 저항 모델(RM1~RM4)이 도시되어 있다. 여기서, 제1 내지 제4 저항 모델(RM1~RM4)은 앞서 도 7a를 참조하여 설명된 바와 같다.
다만 도 9a에서는 제1 내지 제4 저항 모델(RM1~RM4)의 중심에 전류 경로 제어 영역(CPC)이 배치될 수 있다.
도 9b는 도 9a의 저항 모델들 사이에 흐르는 홀 전류의 방향에 대한 일 예를 나타낸 도면이다.
도 9b를 참조하면, 제1 탭 그룹(제1 탭(TA1)과 제4 탭(TA4))에 활성화 전압을 갖는 제1 복조 제어 신호(DCS1)가 인가되고, 제2 탭 그룹(제2 탭(TB2)과 제3 탭(TB3))에 비활성화 전압을 갖는 제2 복조 제어 신호(DCS2)가 인가되는 상태에서 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 사이에 흐르는 제3 홀 전류(HC3)의 경로가 도시되어 있다.
제3 홀 전류(HC3)의 경로 즉, 활성화된 탭들(TA1, TA4)로부터 비활성화된 탭들(TB2, TB3)로 흐르되, 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로는, 제1 홀 전류(HC1)의 경로와 기본적으로 유사한 바, 중복되는 설명은 생략하기로 한다.
도 9b에서는 제1 내지 제4 저항 모델(RM1~RM4)의 중심에 전류 경로 제어 영역(CPC)이 배치됨으로써, 제3 홀 전류(HC3)의 경로를 결정하는 전류 벡터들이 추가될 수 있다. 즉, 전류 경로 제어 영역(CPC)이 비활성화 전압과 활성화 전압의 중간 전압을 가짐에 따라, 전류 경로 제어 영역(CPC)과, 제1 내지 제4 제어 노드(CA1, CB2, CB3, CA4) 각각의 사이에 형성되는 전계들이 제3 홀 전류(HC3)의 경로에 영향을 미칠 수 있다.
구체적으로, 제1 제어 노드(CA1)로부터 제2 제어 노드(CB2)로 흐르는 제3 홀 전류(HC3)는 제1 제어 노드(CA1)로부터 제1 저항 모델(RM1)의 A' 방향을 향하는 전류 벡터와, 제2 저항 모델(RM2)의 A 방향으로부터 제2 제어 노드(CB2)를 향하는 전류 벡터의 합뿐 아니라, 제1 제어 노드(CA1)로부터 전류 경로 제어 영역(CPC)으로 향하는 전류 벡터와, 전류 경로 제어 영역(CPC)으로부터 제2 제어 노드(CB2)로 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제3 홀 전류(HC3)는 제1 제어 노드(CA1)로부터 제2 제어 노드(CB2)로 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐르되, 도 7b에 비해 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심에 더 가까운 경로를 가질 수 있다.
제1 제어 노드(CA1)로부터 제3 제어 노드(CB3)로 흐르는 제3 홀 전류(HC3)는 제1 제어 노드(CA1)로부터 제1 저항 모델(RM1)의 A' 방향을 향하는 전류 벡터와, 제3 저항 모델(RM3)의 A' 방향으로부터 제3 제어 노드(CB3)를 향하는 전류 벡터의 합뿐 아니라, 제1 제어 노드(CA1)로부터 전류 경로 제어 영역(CPC)으로 향하는 전류 벡터와, 전류 경로 제어 영역(CPC)으로부터 제3 제어 노드(CB3)로 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제3 홀 전류(HC3)는 제1 제어 노드(CA1)로부터 제3 제어 노드(CB3)로 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐르되, 도 7b에 비해 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심에 더 가까운 경로를 가질 수 있다.
제4 제어 노드(CA4)로부터 제2 제어 노드(CB2)로 흐르는 제3 홀 전류(HC3)는 제4 제어 노드(CA4)로부터 제4 저항 모델(RM4)의 A 방향을 향하는 전류 벡터와, 제2 저항 모델(RM2)의 A 방향으로부터 제2 제어 노드(CB2)를 향하는 전류 벡터의 합뿐 아니라, 제4 제어 노드(CA4)로부터 전류 경로 제어 영역(CPC)으로 향하는 전류 벡터와, 전류 경로 제어 영역(CPC)으로부터 제2 제어 노드(CB2)로 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제3 홀 전류(HC3)는 제4 제어 노드(CA4)로부터 제2 제어 노드(CB2)로 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐르되, 도 7b에 비해 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심에 더 가까운 경로를 가질 수 있다.
제4 제어 노드(CA4)로부터 제3 제어 노드(CB3)로 흐르는 제3 홀 전류(HC3)는 제4 제어 노드(CA4)로부터 제4 저항 모델(RM4)의 A 방향을 향하는 전류 벡터와, 제3 저항 모델(RM3)의 A' 방향으로부터 제3 제어 노드(CB3)를 향하는 전류 벡터의 합뿐 아니라, 제4 제어 노드(CA4)로부터 전류 경로 제어 영역(CPC)으로 향하는 전류 벡터와, 전류 경로 제어 영역(CPC)으로부터 제3 제어 노드(CB3)로 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제3 홀 전류(HC3)는 제4 제어 노드(CA4)로부터 제3 제어 노드(CB3)로 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐르되, 도 7b에 비해 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심에 더 가까운 경로를 가질 수 있다.
도 9c는 도 9a의 저항 모델들 사이에 흐르는 홀 전류의 방향에 대한 다른 예를 나타낸 도면이다.
도 9c를 참조하면, 제1 탭 그룹(제1 탭(TA1)과 제4 탭(TA4))에 비활성화 전압을 갖는 제1 복조 제어 신호(DCS1)가 인가되고, 제2 탭 그룹(제2 탭(TB2)과 제3 탭(TB3))에 활성화 전압을 갖는 제2 복조 제어 신호(DCS2)가 인가되는 상태에서 제1 내지 제4 탭(TA1, TB2, TB3, TA4) 사이에 흐르는 제4 홀 전류(HC4)의 경로가 도시되어 있다.
제4 홀 전류(HC4)의 경로 즉, 활성화된 탭들(TB2, TB3)로부터 비활성화된 탭들(TA1, TA4)로 흐르되, 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로는, 제2 홀 전류(HC2)의 경로와 기본적으로 유사한 바, 중복되는 설명은 생략하기로 한다.
도 9c에서는 제1 내지 제4 저항 모델(RM1~RM4)의 중심에 전류 경로 제어 영역(CPC)이 배치됨으로써, 제4 홀 전류(HC4)의 경로를 결정하는 전류 벡터들이 추가될 수 있다. 즉, 전류 경로 제어 영역(CPC)이 비활성화 전압과 활성화 전압의 중간 전압을 가짐에 따라, 전류 경로 제어 영역(CPC)과, 제1 내지 제4 제어 노드(CA1, CB2, CB3, CA4) 각각의 사이에 형성되는 전계들이 제4 홀 전류(HC4)의 경로에 영향을 미칠 수 있다.
구체적으로, 제2 제어 노드(CB2)로부터 제1 제어 노드(CA1)로 흐르는 제4 홀 전류(HC3)는 제2 제어 노드(CB2)로부터 제2 저항 모델(RM2)의 A 방향을 향하는 전류 벡터와, 제1 저항 모델(RM1)의 A' 방향으로부터 제1 제어 노드(CA1)를 향하는 전류 벡터의 합뿐 아니라, 제2 제어 노드(CB2)로부터 전류 경로 제어 영역(CPC)으로 향하는 전류 벡터와, 전류 경로 제어 영역(CPC)으로부터 제1 제어 노드(CA1)로 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제4 홀 전류(HC4)는 제2 제어 노드(CB2)로부터 제1 제어 노드(CA1)로 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐르되, 도 7c에 비해 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심에 더 가까운 경로를 가질 수 있다.
제2 제어 노드(CB2)로부터 제4 제어 노드(CA4)로 흐르는 제4 홀 전류(HC4)는 제2 제어 노드(CB2)로부터 제2 저항 모델(RM2)의 A 방향을 향하는 전류 벡터와, 제4 저항 모델(RM4)의 A 방향으로부터 제4 제어 노드(CA4)를 향하는 전류 벡터의 합뿐 아니라, 제2 제어 노드(CB2)로부터 전류 경로 제어 영역(CPC)으로 향하는 전류 벡터와, 전류 경로 제어 영역(CPC)으로부터 제4 제어 노드(CA4)로 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제4 홀 전류(HC4)는 제2 제어 노드(CB2)로부터 제4 제어 노드(CA4)로 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐르되, 도 7c에 비해 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심에 더 가까운 경로를 가질 수 있다.
제3 제어 노드(CB3)로부터 제1 제어 노드(CA1)로 흐르는 제4 홀 전류(HC4)는 제3 제어 노드(CB3)로부터 제3 저항 모델(RM3)의 A' 방향을 향하는 전류 벡터와, 제1 저항 모델(RM1)의 A' 방향으로부터 제1 제어 노드(CA1)를 향하는 전류 벡터의 합뿐 아니라, 제3 제어 노드(CB3)로부터 전류 경로 제어 영역(CPC)으로 향하는 전류 벡터와, 전류 경로 제어 영역(CPC)으로부터 제1 제어 노드(CA1)로 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제4 홀 전류(HC4)는 제3 제어 노드(CB3)로부터 제1 제어 노드(CA1)로 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐르되, 도 7c에 비해 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심에 더 가까운 경로를 가질 수 있다.
제3 제어 노드(CB3)로부터 제4 제어 노드(CA4)로 흐르는 제4 홀 전류(HC4)는 제3 제어 노드(CB3)로부터 제3 저항 모델(RM3)의 A' 방향을 향하는 전류 벡터와, 제4 저항 모델(RM4)의 A 방향으로부터 제4 제어 노드(CA4)를 향하는 전류 벡터의 합뿐 아니라, 제3 제어 노드(CB3)로부터 전류 경로 제어 영역(CPC)으로 향하는 전류 벡터와, 전류 경로 제어 영역(CPC)으로부터 제4 제어 노드(CA4)로 향하는 전류 벡터의 합에 의해 결정될 수 있다. 따라서, 제4 홀 전류(HC4)는 제3 제어 노드(CB3)로부터 제4 제어 노드(CA4)로 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐르되, 도 7c에 비해 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심에 더 가까운 경로를 가질 수 있다.
도 9b와 도 9c에서 설명된 바와 같이, 활성화된 탭들로부터 비활성화된 탭들로 흐르는 주된 홀 전류는 픽셀(800)의 중심에 해당하는 제1 탭 내지 제4 탭(TA1, TB2, TB3, TA4)의 중심을 향해 휘어지는 경로를 통해 흐르게 된다. 픽셀(800) 내부로의 집광을 위해 픽셀(800)과 오버랩되어 배치되는 마이크로 렌즈(미도시)로 인해, 픽셀(800)의 중심에 가까운 위치에서 광전하가 가장 많이 생성될 수 있다. 따라서, 광전하를 활성화된 탭들로 유도하는 홀 전류를 픽셀(800)의 중심에 가까운 경로를 통해 흐르게 함으로써, 해당 시간 구간에서 생성된 광전하가 활성화된 탭에 의해 효과적으로 캡쳐될 수 있어, 픽셀(800)의 감도 및 demodulation contrast를 향상시킬 수 있다.
도 10a는 도 8에서 제5 직선을 따라 절단한 단면을 나타낸다.
도 10a를 참조하면, 도 10a에 도시된 단면은 도 8에서 제5 직선(M-M')을 따라 픽셀(800)을 절단한 단면에 해당할 수 있다. 도 2의 픽셀(200)은 전류 경로 제어 영역(CPC)을 제외하고는 도 8의 픽셀(800)과 실질적으로 동일한 구조를 가지므로, 본 개시에서는 도 10a 내지 도 10e에서 픽셀(800)의 단면에 대해서만 설명하고, 전류 경로 제어 영역(CPC)을 포함하지 않는 픽셀(200)의 단면에 대한 설명은 생략하기로 한다.
도 10a 내지 도 10e에서는 픽셀(800)이 BSI(backside illumination) 구조를 갖는 것으로 도시되었으나, 본 발명의 기술적 사상은 FSI(front-side illumination) 구조에도 적용될 수 있다.
단면(1000a)은 기판(1005), 제5 도핑 영역(1007), 제1 도핑 영역(1010), 분리 영역(1030), 제3 도핑 영역(1040), 제4 도핑 영역(1042), 웰 영역(1044), 전류 경로 전극(1060), 전류 경로 절연막(1062), 제어 전극(1070), 전압 안정화 전극(1080), 게이트 전극(1082), 게이트 절연막(1084), 및 기판 절연막(1090)을 포함할 수 있다. 여기서, 기판(1005), 제1 도핑 영역(1010), 분리 영역(1030), 제어 전극(1070) 및 기판 절연막(1090) 각각은 도 5a 내지 도 5d에서 설명된 기판(500), 제1 도핑 영역(510), 분리 영역(530), 제어 전극(512) 및 기판 절연막(514) 각각과 실질적으로 동일한 바, 중복된 설명은 생략하기로 한다.
제5 도핑 영역(1007)은 기판(1005) 내부에 기판(1005)의 표면(입사광(incident light)이 입사되는 면)을 따라 배치되고, 기판(1005)보다 높은 도핑 농도를 갖는 P형 불순물을 포함하는 영역일 수 있다. 일 실시예에 따라, 제5 도핑 영역(1007)은 기판 전압을 인가받아 활성화된 탭과의 관계에서 홀 전류를 발생시켜 기판(1005)의 표면 부근에서 생성된 광전하가 활성화된 탭에서 검출될 수 있도록 유도할 수 있다. 예를 들어, 기판 전압은 활성화 전압보다 낮은 전압(예컨대, 비활성화 전압)일 수 있다.
제1 도핑 영역(1010)은 제1 또는 제4 제어 노드(CA1, CA4)에 해당할 수 있다.
제3 도핑 영역(1040)은 제1 또는 제4 전압 안정화 영역(VS1, VS4)에 해당할 수 있다. 제3 도핑 영역(1040)은 웰 영역(1044)보다 높은 농도로 도핑된 P+ 불순물 영역일 수 있다. 제3 도핑 영역(1040)은 분리 영역(1030)에 의해 둘러싸일 수 있다.
제4 도핑 영역(1042)은 픽셀 트랜지스터 영역(PTA)에 포함된 픽셀 트랜지스터의 소스 및 드레인에 해당할 수 있다. 픽셀 트랜지스터의 구조 설명을 위해 제5 직선(M-M')을 따라 절단한 단면에 픽셀 트랜지스터가 배치되는 것으로 도시되었으나, 반드시 제5 직선(M-M')을 따라 절단한 단면에 픽셀 트랜지스터가 배치되어야 하는 것은 아니다. 제4 도핑 영역(1042)의 일 측에는 분리 영역(1030)이 배치될 수 있다.
웰 영역(1044)은 픽셀 트랜지스터 영역(PTA)과 해당 전압 안정화 영역의 하부에 배치되는 P-well에 해당할 수 있다. 웰 영역(1044)은 미리 정해진 농도의 P형 불순물을 포함하는 영역으로서, 픽셀 트랜지스터의 바디를 형성하여 픽셀 트랜지스터의 소자 특성(예컨대, 문턱 전압)을 결정할 수 있다.
전류 경로 전극(1060)과 전류 경로 절연막(1062)은 전류 경로 제어 영역(CPC)에 포함되는 전류 경로 전극과 전류 경로 절연막에 해당할 수 있다. 전류 경로 전극(1060)과 전류 경로 절연막(1062)은 기판(1005)의 일 면의 상부에 적층될 수 있다. 전류 경로 전극(1060)은 전기 전도도가 높은 금속 또는 폴리실리콘을 포함할 수 있다. 전류 경로 절연막(1062)은 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수), 실리콘 산화막(SixOy, 여기에서 x, y는 자연수), 실리콘 질화막(SixNy, 여기에서 x, y는 자연수) 중 적어도 하나를 포함할 수 있다.
전압 안정화 전극(1080)은 제3 도핑 영역(1040)의 상부에 배치되어 제3 도핑 영역(1040)에 비활성화 전압을 전달할 수 있다.
게이트 전극(1082)과 게이트 절연막(1084)은 픽셀 트랜지스터의 게이트에 해당할 수 있다. 게이트 전극(1082)과 게이트 절연막(1084)은 서로 인접한 제4 도핑 영역들(1042) 사이 영역(즉, 채널 영역)의 상부에 적층될 수 있다. 게이트 전극(1082)은 전기 전도도가 높은 금속 또는 폴리실리콘을 포함할 수 있다. 게이트 절연막(1084)은 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수), 실리콘 산화막(SixOy, 여기에서 x, y는 자연수), 실리콘 질화막(SixNy, 여기에서 x, y는 자연수) 중 적어도 하나를 포함할 수 있다.
도 10a 내지 도 10e에서는 제1 탭 그룹(제1 탭(TA1)과 제4 탭(TA4))에 활성화 전압을 갖는 제1 복조 제어 신호(DCS1)가 인가되고, 제2 탭 그룹(제2 탭(TB2)과 제3 탭(TB3))에 비활성화 전압을 갖는 제2 복조 제어 신호(DCS2)가 인가되는 상태임을 가정하고 설명하기로 한다. 제1 탭 그룹(제1 탭(TA1)과 제4 탭(TA4))에 비활성화 전압을 갖는 제1 복조 제어 신호(DCS1)가 인가되고, 제2 탭 그룹(제2 탭(TB2)과 제3 탭(TB3))에 활성화 전압을 갖는 제2 복조 제어 신호(DCS2)가 인가되는 상태에서는 홀 전류가 입출력되는 탭 그룹에 차이가 있을 뿐 실질적으로 동일한 기술적 사상이 적용될 수 있다.
활성화 전압이 인가되는 제1 도핑 영역(1010)으로부터 상대적으로 작은 저항값을 갖는 제1 저저항 영역(LA1) 또는 제4 저저항 영역(LA4)을 통해 각각 제3 홀 전류(HC3)가 출력되어, 비활성화 전압이 인가되는 제1 도핑 영역(도 10b의 1010)을 향해 흐를 수 있다.
활성화 전압이 인가되는 제1 도핑 영역(1010)으로부터 비활성화 전압이 인가되는 제3 도핑 영역(1040)으로 흐르는 주된 홀 전류인 제5 홀 전류(HC5)가 흐를 수 있다. 즉, 단면(1000a)에서 제1 도핑 영역(1010)의 양측으로 제1 저저항 영역(LA1) 또는 제4 저저항 영역(LA4)에 해당하는 분리 영역(1030)이 배치되는 바, 제1 도핑 영역(1010)으로부터 제3 도핑 영역(1040)으로 흐르는 홀 전류는 대부분 제1 저저항 영역(LA1) 또는 제4 저저항 영역(LA4)을 통해 흐를 수 있다.
제3 도핑 영역(1040)과 제1 도핑 영역(1010) 간의 거리는, 제1 도핑 영역(1030)과 제2 도핑 영역(도 2의 1020) 간의 거리보다 클 수 있어, 보다 큰 저항값을 가질 수 있다. 따라서, 제5 홀 전류(HC5)의 크기는 상대적으로 제3 홀 전류(HC3)보다 작을 수 있다.
도 10b는 도 8에서 제6 직선을 따라 절단한 단면을 나타낸다.
도 10b를 참조하면, 도 10b에 도시된 단면은 도 8에서 제6 직선(N-N')을 따라 픽셀(800)을 절단한 단면에 해당할 수 있다.
단면(1000b)은 기판(1005), 제5 도핑 영역(1007), 제1 도핑 영역(1010), 분리 영역(1030), 제3 도핑 영역(1040), 제4 도핑 영역(1042), 웰 영역(1044), 전류 경로 전극(1060), 전류 경로 절연막(1062), 제어 전극(1070), 전압 안정화 전극(1080), 게이트 전극(1082), 게이트 절연막(1084), 및 기판 절연막(1090)을 포함할 수 있다. 여기서, 단면(1000b)에 도시된 구성들은 단면(1000a)에 도시된 구성들과는 일부 차이점을 제외하고는 그 구조와 기능이 실질적으로 동일한 바, 중복된 설명은 생략하기로 한다.
제1 도핑 영역(1010)은 제2 또는 제3 제어 노드(CB2, CB3)에 해당할 수 있다.
제3 도핑 영역(1040)은 제2 또는 제3 전압 안정화 영역(VS2, VS3)에 해당할 수 있다.
활성화 전압이 인가되는 제1 도핑 영역(도 10a의 1010)으로부터 각각 제3 홀 전류(HC3)가 출력되어, 상대적으로 작은 저항값을 갖는 제2 저저항 영역(LB2) 또는 제3 저저항 영역(LB3)을 통해 비활성화 전압이 인가되는 제1 도핑 영역(1010)을 향해 흐를 수 있다.
도 10b에 도시된 제1 도핑 영역(1010)과 제3 도핑 영역(1040) 각각에는 비활성화 전압이 인가되는 바, 서로 간에 홀 전류가 흐르지 않을 수 있다.
도 10c는 도 8에서 제7 직선을 따라 절단한 단면을 나타낸다.
도 10c를 참조하면, 도 10c에 도시된 단면은 도 8에서 제7 직선(X1-X1' 또는 Y1-Y1')을 따라 픽셀(800)을 절단한 단면에 해당할 수 있다.
단면(1000c)은 기판(1005), 제5 도핑 영역(1007), 제1 도핑 영역(1010), 제2 도핑 영역(1020), 공핍 영역(1022), 분리 영역(1030), 제4 도핑 영역(1042), 웰 영역(1044), 제어 전극(1070), 검출 전극(1072), 게이트 전극(1082), 게이트 절연막(1084), 및 기판 절연막(1090)을 포함할 수 있다. 여기서, 단면(1000c)에 도시된 구성들은 단면(1000a)에 도시된 구성들과는 일부 차이점을 제외하고는 그 구조와 기능이 실질적으로 동일한 바, 중복된 설명은 생략하기로 한다.
단면(1000c)이 제7 직선(X1-X1')을 따라 픽셀(800)을 절단한 단면인 경우, 제1 도핑 영역(1010)은 제3 또는 제4 제어 노드(CB3, CA4)에 해당할 수 있다. 단면(1000c)이 제7 직선(Y1-Y1')을 따라 픽셀(800)을 절단한 단면인 경우, 제1 도핑 영역(1010)은 제2 또는 제4 제어 노드(CB2, CA4)에 해당할 수 있다.
단면(1000c)이 제7 직선(X1-X1')을 따라 픽셀(800)을 절단한 단면인 경우, 제2 도핑 영역(1020)은 제3 또는 제4 검출 노드(DB3, DA4)에 해당할 수 있다. 단면(1000c)이 제7 직선(Y1-Y1')을 따라 픽셀(800)을 절단한 단면인 경우, 제2 도핑 영역(1020)은 제2 또는 제4 검출 노드(DB2, DA4)에 해당할 수 있다.
공핍 영역(1022)은 제2 도핑 영역(1020)의 하부에서 소정의 깊이를 가지도록 형성될 수 있다. 여기서, 소정의 깊이는 제2 도핑 영역(1020)과 기판(1005)에 인가되는 전압, 및 제2 도핑 영역(1020)과 기판(1005)의 불순물 농도 등에 의해 결정될 수 있다.
제2 도핑 영역(1020)과 공핍 영역(1022)은 도 5b에서 설명된 제2 도핑 영역(520)과 공핍 영역(522)의 구조 및 기능과 실질적으로 동일한 구조 및 기능을 가지는 바, 중복된 설명은 생략하기로 한다.
도 10c에서 좌측의 제1 도핑 영역(1010)에는 비활성화 전압이 인가되고, 우측의 제1 도핑 영역(1010)에는 활성화 전압이 인가되므로, 활성화 전압이 인가된 제1 도핑 영역(1010)으로부터 출력되어, 공핍 영역(1022)의 하부를 거쳐 비활성화 전압이 인가된 제1 도핑 영역(1010)으로 흐르는 전류인 제6 홀 전류(HC6)가 단면(1000c) 상에서 흐를 수 있다. 각 제1 도핑 영역(1010)의 양측에는 공핍 영역(1022)으로 인해 상대적으로 높은 저항값을 갖는 검출 노드(CB3 or CB2, CA4)가 배치되므로, 제6 홀 전류(HC6)는 제3 홀 전류(HC3)에 비해 약한 세기를 가질 수 있다.
활성화 전압이 인가되는 제1 도핑 영역(1010)으로부터 비활성화 전압이 인가되는 제3 도핑 영역(도 10a 또는 도 10b의 1040)으로 흐르는 홀 전류인 제7 홀 전류(HC7)가 단면(1000c) 상에서 흐를 수 있다. 즉, 단면(1000c)에서 제1 도핑 영역(1010)의 양측으로 상대적으로 높은 저항값을 갖는 검출 노드(CB3 or CB2, CA4)가 배치되는 바, 제5 홀 전류(HC5)에 비해 약한 세기를 갖는 제7 홀 전류(HC7)가 공핍 영역(1022)의 하부를 거쳐 흐를 수 있다.
도 10d는 도 8에서 제8 직선을 따라 절단한 단면을 나타낸다.
도 10d를 참조하면, 도 10d에 도시된 단면은 도 8에서 제8 직선(X2-X2' 또는 Y2-Y2')을 따라 픽셀(800)을 절단한 단면에 해당할 수 있다.
단면(1000d)에 도시된 구성들은 단면(1000c)에 도시된 구성들과는 일부 차이점을 제외하고는 그 구조와 기능이 실질적으로 동일한 바, 중복된 설명은 생략하기로 한다.
단면(1000d)이 제8 직선(X2-X2')을 따라 픽셀(800)을 절단한 단면인 경우, 제1 도핑 영역(1010)은 제1 또는 제2 제어 노드(CA1, CB2)에 해당할 수 있다. 단면(1000d)이 제8 직선(Y2-Y2')을 따라 픽셀(800)을 절단한 단면인 경우, 제1 도핑 영역(1010)은 제1 또는 제3 제어 노드(CA1, CB3)에 해당할 수 있다.
단면(1000d)이 제8 직선(X2-X2')을 따라 픽셀(800)을 절단한 단면인 경우, 제2 도핑 영역(1020)은 제1 또는 제2 검출 노드(DA1, DB2)에 해당할 수 있다. 단면(1000d)이 제8 직선(Y2-Y2')을 따라 픽셀(800)을 절단한 단면인 경우, 제2 도핑 영역(1020)은 제1 또는 제3 검출 노드(DA1, DB3)에 해당할 수 있다.
도 10d에서 좌측의 제1 도핑 영역(1010)에는 활성화 전압이 인가되고, 우측의 제1 도핑 영역(1010)에는 비활성화 전압이 인가되므로, 제6 홀 전류(HC6)가 단면(1000d) 상에서 흐를 수 있다. 각 제1 도핑 영역(1010)의 양측에는 공핍 영역(1022)으로 인해 상대적으로 높은 저항값을 갖는 검출 노드(CB3 or CB2, CA4)가 배치되므로, 제6 홀 전류(HC6)는 제3 홀 전류(HC3)에 비해 약한 세기를 가질 수 있다.
활성화 전압이 인가되는 제1 도핑 영역(1010)으로부터 비활성화 전압이 인가되는 제3 도핑 영역(도 10a 또는 도 10b의 1040)으로 흐르는 홀 전류인 제7 홀 전류(HC7)가 단면(1000d) 상에서 흐를 수 있다. 즉, 단면(1000d)에서 제1 도핑 영역(1010)의 양측으로 상대적으로 높은 저항값을 갖는 검출 노드(CA1, CB3 or CB2)가 배치되는 바, 제5 홀 전류(HC5)에 비해 약한 세기를 갖는 제7 홀 전류(HC7)가 공핍 영역(1022)의 하부를 거쳐 흐를 수 있다.
도 10e는 도 8에서 제9 직선을 따라 절단한 단면을 나타낸다.
도 10e를 참조하면, 도 10e에 도시된 단면은 도 8에서 제9 직선(X0-X0' 또는 Y0-Y0')을 따라 픽셀(800)을 절단한 단면에 해당할 수 있다.
단면(1000e)은 기판(1005), 제5 도핑 영역(1007), 분리 영역(1030), 제4 도핑 영역(1042), 웰 영역(1044), 전류 경로 전극(1060), 전류 경로 절연막(1062), 게이트 전극(1082), 게이트 절연막(1084), 및 기판 절연막(1090)을 포함할 수 있다. 여기서, 단면(1000e)에 도시된 구성들은 단면들(1000a 내지 1000d)에 도시된 구성들과는 일부 차이점을 제외하고는 그 구조와 기능이 실질적으로 동일한 바, 중복된 설명은 생략하기로 한다.
단면(1000e)에는 제1 도핑 영역 및 제2 도핑 영역이 포함되지 않는바, 제9 직선(X0-X0')을 따라 픽셀(800)을 절단한 단면과, 제9 직선(Y0-Y0')을 따라 픽셀(800)을 절단한 단면은 서로 동일할 수 있다.
도 11a는 도 8에 도시된 픽셀이 3x3 매트릭스로 배열된 형태를 예시한 도면이다.
도 11a를 참조하면, 3개의 로우들과 3개의 컬럼들을 포함하는 3x3 매트릭스로 배열된 9개의 픽셀들이 도시되어 있다. 설명의 편의를 위해 9개의 픽셀들에 대해서만 설명하나, 임의의 로우들과 임의의 컬럼들을 포함하는 매트릭스로 배열된 픽셀 어레이(30)에 대해서도 이하의 설명이 실질적으로 동일하게 적용될 수 있다.
제1 탭(TA1)과 제4 탭(TA4)을 포함하는 제1 탭 그룹, 제2 탭(TB2)과 제3 탭(TB3)을 포함하는 제2 탭 그룹, 각 픽셀의 중앙에 배치된 전류 경로 제어 영역, 각 픽셀의 꼭지점에 배치된 전압 안정화 영역, 및 각 픽셀의 테두리를 따라 배치된 픽셀 트랜지스터 영역이 각각 다른 패턴으로 도시되어 있다.
특정 픽셀은 로우 방향(즉, 가로 방향)으로 인접한 픽셀(제1 인접 픽셀), 컬럼 방향(즉, 세로 방향)으로 인접한 픽셀(제2 인접 픽셀), 제1 사선 방향으로 인접한 픽셀(제3 인접 픽셀) 또는 제2 사선 방향으로 인접한 픽셀(제4 인접 픽셀)과 적어도 하나의 전압 안정화 영역을 공유할 수 있다.
도 11a에서, 첫번째 로우에 속한 픽셀들을 좌측으로부터 P1 픽셀, P2 픽셀, P3 픽셀로 순차적으로 정의하고, 두번째 로우에 속한 픽셀들을 좌측으로부터 P4 픽셀, P5 픽셀, P6 픽셀로 순차적으로 정의하고, 세번째 로우에 속한 픽셀들을 좌측으로부터 P7 픽셀, P8 픽셀, P9 픽셀로 순차적으로 정의하기로 한다. 이때, 3x3 매트릭스의 중심에 위치한 P5 픽셀에 대해, 제1 인접 픽셀은 P4 픽셀과 P6 픽셀이고, 제2 인접 픽셀은 P2 픽셀과 P8 픽셀이고, 제3 인접 픽셀은 P1 픽셀과 P9 픽셀이고, 제4 인접 픽셀은 P3 픽셀과 P7 픽셀일 수 있다.
특정 픽셀의 픽셀 트랜지스터 영역은 제1 인접 픽셀 또는 제2 인접 픽셀의 픽셀 트랜지스터 영역과 일체로 형성될 수 있다.
도 11b는 도 11a에 도시된 픽셀들에서 흐르는 홀 전류의 일 예를 개략적으로 나타낸 도면이다.
도 11b를 참조하면, 제1 탭 그룹이 활성화되고, 제2 탭 그룹이 비활성화된 상태에서 흐르는 홀 전류들이 도시되어 있다. 설명의 편의상, P5 픽셀을 중심으로 설명하나, 다른 픽셀에 대해서도 마찬가지의 설명이 적용될 수 있다.
P5 픽셀의 제1 탭 그룹은 활성화된 상태(ON)이고, P5 픽셀의 제2 탭 그룹은 비활성화된 상태(OFF)이므로, 제1 탭 그룹으로부터 제2 탭 그룹으로 홀 전류가 흐를 수 있다. 제1 탭 그룹으로부터 제2 탭 그룹으로 흐르는 홀 전류는 제3 홀 전류(HC3)와 제6 홀 전류(HC6)를 포함할 수 있다.
제3 홀 전류(HC3)는 제1 탭 그룹의 제어 노드로부터 제1 탭 그룹의 저저항 영역을 통해 출력되어, P5 픽셀의 중심(또는 전류 경로 제어 영역)을 향해 휘어지는 경로를 따라 흐른 뒤, 제2 탭 그룹의 저저항 영역을 통해 제2 탭 그룹의 제어 노드로 입력되는 홀 전류를 의미할 수 있다.
제6 홀 전류(HC6)는 제1 탭 그룹의 제어 노드로부터 제1 탭 그룹의 검출 노드를 통해 출력되어, 제2 탭 그룹의 제어 노드를 향해 휘어지는 경로를 따라 흐른 뒤, 제2 탭 그룹의 검출 노드를 통해 제2 탭 그룹의 제어 노드로 입력되는 홀 전류를 의미할 수 있다. 본 개시에서 홀 전류가 검출 노드를 통해 출력된다는 의미는 검출 노드에 접하는 공핍 영역의 하부를 통해 출력된다는 것을 의미할 수 있다.
저저항 영역은 검출 노드에 비해 낮은 저항 값을 가지므로, P5 픽셀에서 제3 홀 전류(HC3)의 크기는 제6 홀 전류(HC6)보다 클 수 있다.
P5 픽셀의 제1 탭 그룹은 활성화된 상태(ON)이고, P5 픽셀의 전압 안정화 영역들은 비활성화 전압을 인가받으므로, 제1 탭 그룹으로부터 전압 안정화 영역들로 홀 전류가 흐를 수 있다. 제1 탭 그룹으로부터 전압 안정화 영역들로 흐르는 홀 전류는 제5 홀 전류(HC5)와 제7 홀 전류(HC7)를 포함할 수 있다.
제5 홀 전류(HC5)는 제1 탭 그룹의 제어 노드로부터 제1 탭 그룹의 저저항 영역을 통해 출력되어, 전압 안정화 영역을 향하는 곧은 경로를 따라 흐른 뒤, 전압 안정화 영역으로 입력되는 홀 전류를 의미할 수 있다.
제7 홀 전류(HC7)는 제1 탭 그룹의 제어 노드로부터 제1 탭 그룹의 검출 노드를 통해 출력되어, 전압 안정화 영역을 향해 휘어지는 경로를 따라 흐른 뒤, 전압 안정화 영역으로 입력되는 홀 전류를 의미할 수 있다.
저저항 영역은 검출 노드에 비해 낮은 저항 값을 가지므로, P5 픽셀에서 제5 홀 전류(HC5)의 크기는 제7 홀 전류(HC7)보다 클 수 있다.
제1 탭 그룹에 포함된 탭들과 제2 탭 그룹에 포함된 탭들 각각은 해당 제어 노드를 기준으로 P5 픽셀의 중심을 향해 배치된 저저항 영역을 포함할 수 있다. 이러한 저저항 영역을 내측 저저항 영역으로 정의하기로 한다. 내측 저저항 영역은 P5 픽셀의 중심과 해당 제어 노드의 사이에 배치될 수 있다. 또한, 내측 저저항 영역은 P5 픽셀의 중심과 해당 제어 노드(또는 해당 제어 노드의 중심)를 잇는 직선 상에 배치될 수 있다.
내측 저저항 영역이 배치됨으로써, 제1 탭 그룹으로부터 제2 탭 그룹으로 흐르는 주된 홀 전류가 제3 홀 전류(HC3)의 경로를 따라 흐르도록 유도될 수 있다. 이로 인해, 마이크로 렌즈에 의해 P5 픽셀의 중심에 가까운 위치에서 가장 많이 생성되는 광전하가 제1 탭 그룹으로 이동하여 캡쳐되도록 함으로써, P5 픽셀의 감도 및 demodulation contrast를 향상시킬 수 있다.
아울러, P5 픽셀이 전류 경로 제어 영역을 포함함으로써, 제3 홀 전류(HC3)의 경로는 P5 픽셀의 중심에 가까워지도록 보다 휘어질 수 있다.
제1 탭 그룹에 포함된 탭들과 제2 탭 그룹에 포함된 탭들 각각은 해당 제어 노드를 기준으로 P5 픽셀의 꼭지점을 향해 배치된 저저항 영역을 포함할 수 있다. 이러한 저저항 영역을 외측 저저항 영역으로 정의하기로 한다. 외측 저저항 영역은 P5 픽셀의 꼭지점과 해당 제어 노드의 사이에 배치될 수 있다. 또한, 외측 저저항 영역은 P5 픽셀의 꼭지점과 해당 제어 노드(또는 해당 제어 노드의 중심)를 잇는 직선 상에 배치될 수 있다.
외측 저저항 영역이 배치됨으로써, 제1 탭 그룹으로부터 P5 픽셀의 외부(즉, 인접 픽셀들)를 향해 흐르는 주된 홀 전류가 제5 홀 전류(HC5)의 경로를 따라 흐르도록 유도될 수 있다. 이로 인해, 제1 탭 그룹으로부터 출력된 홀 전류가 P5 픽셀의 인접 픽셀에 포함된 제2 탭 그룹으로 흐르지 않고 P5 픽셀의 전압 안정화 영역으로 흐르도록 하여 픽셀 간 크로스토크를 방지할 수 있다.
도 11c는 도 11a에 도시된 픽셀들에서 흐르는 홀 전류의 다른 예를 개략적으로 나타낸 도면이다.
도 11c를 참조하면, 제1 탭 그룹이 비활성화되고, 제2 탭 그룹이 활성화된 상태에서 흐르는 홀 전류들이 도시되어 있다. 설명의 편의상, P5 픽셀을 중심으로 설명하나, 다른 픽셀에 대해서도 마찬가지의 설명이 적용될 수 있다.
P5 픽셀의 제1 탭 그룹은 비활성화된 상태(OFF)이고, P5 픽셀의 제2 탭 그룹은 활성화된 상태(ON)이므로, 제2 탭 그룹으로부터 제1 탭 그룹으로 홀 전류가 흐를 수 있다. 제2 탭 그룹으로부터 제1 탭 그룹으로 흐르는 홀 전류는 제4 홀 전류(HC4)와 제9 홀 전류(HC9)를 포함할 수 있다. 제4 홀 전류(HC4)와 제9 홀 전류(HC9) 각각은 제4 홀 전류(HC4)와 제6 홀 전류(HC6) 각각에 대해 방향이 반대인 전류에 해당할 수 있다.
제4 홀 전류(HC4)는 제2 탭 그룹의 제어 노드로부터 제2 탭 그룹의 저저항 영역을 통해 출력되어, P5 픽셀의 중심(또는 전류 경로 제어 영역)을 향해 휘어지는 경로를 따라 흐른 뒤, 제1 탭 그룹의 저저항 영역을 통해 제1 탭 그룹의 제어 노드로 입력되는 홀 전류를 의미할 수 있다.
제9 홀 전류(HC9)는 제2 탭 그룹의 제어 노드로부터 제2 탭 그룹의 검출 노드를 통해 출력되어, 제1 탭 그룹의 제어 노드를 향해 휘어지는 경로를 따라 흐른 뒤, 제1 탭 그룹의 검출 노드를 통해 제1 탭 그룹의 제어 노드로 입력되는 홀 전류를 의미할 수 있다.
저저항 영역은 검출 노드에 비해 낮은 저항 값을 가지므로, P5 픽셀에서 제4 홀 전류(HC4)의 크기는 제9 홀 전류(HC9)보다 클 수 있다.
P5 픽셀의 제2 탭 그룹은 활성화된 상태(ON)이고, P5 픽셀의 전압 안정화 영역들은 비활성화 전압을 인가받으므로, 제2 탭 그룹으로부터 전압 안정화 영역들로 홀 전류가 흐를 수 있다. 제2 탭 그룹으로부터 전압 안정화 영역들로 흐르는 홀 전류는 제8 홀 전류(HC8)와 제10 홀 전류(HC10)를 포함할 수 있다.
제8 홀 전류(HC8)는 제2 탭 그룹의 제어 노드로부터 제2 탭 그룹의 저저항 영역을 통해 출력되어, 전압 안정화 영역을 향하는 곧은 경로를 따라 흐른 뒤, 전압 안정화 영역으로 입력되는 홀 전류를 의미할 수 있다.
제10 홀 전류(HC10)는 제2 탭 그룹의 제어 노드로부터 제2 탭 그룹의 검출 노드를 통해 출력되어, 전압 안정화 영역을 향해 휘어지는 경로를 따라 흐른 뒤, 전압 안정화 영역으로 입력되는 홀 전류를 의미할 수 있다.
저저항 영역은 검출 노드에 비해 낮은 저항 값을 가지므로, P5 픽셀에서 제8 홀 전류(HC8)의 크기는 제10 홀 전류(HC10)보다 클 수 있다.
제1 탭 그룹에 포함된 탭들과 제2 탭 그룹에 포함된 탭들 각각은 해당 제어 노드를 기준으로 P5 픽셀의 중심을 향해 배치된 저저항 영역을 포함할 수 있다. 내측 저저항 영역이 배치됨으로써, 제2 탭 그룹으로부터 제1 탭 그룹으로 흐르는 주된 홀 전류가 제4 홀 전류(HC4)의 경로를 따라 흐르도록 유도될 수 있다. 이로 인해, 마이크로 렌즈에 의해 P5 픽셀의 중심에 가까운 위치에서 가장 많이 생성되는 광전하가 제2 탭 그룹으로 이동하여 캡쳐되도록 함으로써, P5 픽셀의 감도 및 demodulation contrast를 향상시킬 수 있다.
아울러, P5 픽셀이 전류 경로 제어 영역을 포함함으로써, 제4 홀 전류(HC4)의 경로는 P5 픽셀의 중심에 가까워지도록 보다 휘어질 수 있다.
제1 탭 그룹에 포함된 탭들과 제2 탭 그룹에 포함된 탭들 각각은 해당 제어 노드를 기준으로 P5 픽셀의 꼭지점을 향해 배치된 저저항 영역을 포함할 수 있다. 외측 저저항 영역이 배치됨으로써, 제2 탭 그룹으로부터 P5 픽셀의 외부(즉, 인접 픽셀들)를 향해 흐르는 주된 홀 전류가 제8 홀 전류(HC8)의 경로를 따라 흐르도록 유도될 수 있다. 이로 인해, 제2 탭 그룹으로부터 출력된 홀 전류가 P5 픽셀의 인접 픽셀에 포함된 제1 탭 그룹으로 흐르지 않고 P5 픽셀의 전압 안정화 영역으로 흐르도록 하여 픽셀 간 크로스토크를 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 매트릭스 형태로 복수의 픽셀들이 배열되는 픽셀 어레이를 포함하며,
    상기 픽셀들 각각은,
    기판 내에 홀 전류를 발생시키는 제어 노드;
    상기 홀 전류에 의해 이동하는 광전하를 캡쳐하고, 적어도 일부 영역이 개방된 형태로 상기 제어 노드를 둘러싸는 검출 노드; 및
    상기 기판의 내부에 형성된 절연층을 포함하고, 상기 검출 노드의 개방된 영역에 배치되는 저저항 영역을 포함하고,
    상기 저저항 영역은 상기 픽셀의 중심과 상기 제어 노드의 사이에 배치되는 내측 저저항 영역을 포함하는 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 내측 저저항 영역은 상기 픽셀의 상기 중심과 상기 제어 노드를 잇는 직선 상에 배치되는 이미지 센싱 장치.
  3. 제1항에 있어서,
    상기 저저항 영역은 상기 픽셀의 꼭지점과 상기 제어 노드의 사이에 배치되는 외측 저저항 영역을 더 포함하는 이미지 센싱 장치.
  4. 제3항에 있어서,
    상기 외측 저저항 영역은 상기 픽셀의 상기 꼭지점과 상기 제어 노드를 잇는 직선 상에 배치되는 이미지 센싱 장치.
  5. 제3항에 있어서,
    상기 내측 저저항 영역과 상기 외측 저저항 영역은 상기 제어 노드를 기준으로 서로 마주보도록 배치되는 이미지 센싱 장치.
  6. 제1항에 있어서,
    상기 픽셀들 각각은,
    상기 픽셀의 꼭지점에 배치된 전압 안정화 영역; 및
    상기 픽셀에서 생성된 광전하를 처리하기 위한 적어도 하나의 픽셀 트랜지스터를 포함하는 픽셀 트랜지스터 영역을 더 포함하는 이미지 센싱 장치.
  7. 제6항에 있어서,
    상기 전압 안정화 영역은 상기 적어도 하나의 픽셀 트랜지스터의 바디(body)를 형성하는 웰 영역과 접하고, 비활성화 전압을 인가받는 이미지 센싱 장치.
  8. 제6항에 있어서,
    상기 전압 안정화 영역은 상기 픽셀 어레이의 로우 방향, 컬럼 방향 또는 사선 방향으로 상기 픽셀과 인접하는 픽셀들과 공유되는 이미지 센싱 장치.
  9. 제1항에 있어서,
    상기 절연층은 상기 기판의 일 면으로부터 소정의 깊이로 형성된 STI(shallow trench isolation) 구조 내부에 배치되는 이미지 센싱 장치.
  10. 제1항에 있어서,
    상기 검출 노드의 하부에 배치된 공핍 영역을 더 포함하고,
    상기 기판의 일 면으로부터 상기 공핍 영역의 깊이는 상기 저저항 영역의 상기 절연층의 깊이보다 깊은 이미지 센싱 장치.
  11. 제1항에 있어서,
    상기 픽셀들 각각은 제1 내지 제4 탭을 포함하고,
    상기 제1 내지 제4 탭 각각은 상기 제어 노드, 상기 검출 노드 및 상기 저저항 영역을 포함하는 이미지 센싱 장치.
  12. 제11항에 있어서,
    상기 제1 탭과 상기 제4 탭은 상기 홀 전류를 발생시키기 위한 제1 복조 제어 신호를 인가받고,
    상기 제2 탭과 상기 제3 탭은 상기 홀 전류를 발생시키기 위한 제2 복조 제어 신호를 인가받는 이미지 센싱 장치.
  13. 제13항에 있어서,
    상기 제1 복조 제어 신호와 상기 제2 복조 제어 신호 각각은 활성화 전압과 비활성화 전압을 갖고,
    상기 제1 복조 제어 신호와 상기 제2 복조 제어 신호는 서로 반대의 위상을 갖는 이미지 센싱 장치.
  14. 제11항에 있어서,
    상기 제1 탭과 상기 제4 탭은 제1 사선 방향을 따라 상기 픽셀의 중심의 양측에 배치되고,
    상기 제2 탭과 상기 제3 탭은 상기 제1 사선 방향과 다른 제2 사선 방향을 따라 상기 픽셀의 중심의 양측에 배치되는 이미지 센싱 장치.
  15. 제14항에 있어서,
    상기 제1 탭과 상기 제4 탭 각각의 저저항 영역들은 상기 제1 사선 방향을 따라 배치되고,
    상기 제2 탭과 상기 제3 탭 각각의 저저항 영역들은 상기 제2 사선 방향을 따라 배치되는 이미지 센싱 장치.
  16. 제1항에 있어서,
    상기 픽셀들 각각은 상기 픽셀의 중심에 배치되는 전류 경로 제어 영역을 더 포함하는 이미지 센싱 장치.
  17. 제1항에 있어서,
    상기 전류 경로 제어 영역의 전위는 활성화 전압을 인가받는 제어 노드의 전위보다 낮고, 비활성화 전압을 인가받는 제어 노드의 전위보다 높은 이미지 센싱 장치.
  18. 제1항에 있어서,
    상기 검출 노드와 상기 저저항 영역은 상기 제어 노드를 둘러싸는 링(ring) 형태를 형성하는 이미지 센싱 장치.
  19. 제1항에 있어서,
    상기 홀 전류에 대해, 상기 저저항 영역은 상기 검출 노드에 비해 상대적으로 낮은 저항을 갖는 이미지 센싱 장치.
  20. 매트릭스 형태로 복수의 픽셀들이 배열되는 픽셀 어레이를 포함하며,
    상기 픽셀들 각각은,
    기판 내에 홀 전류를 발생시키는 제어 노드;
    상기 홀 전류에 의해 이동하는 광전하를 캡쳐하는 검출 노드; 및
    상기 기판의 내부에 형성된 절연층을 포함하는 저저항 영역을 포함하고,
    상기 검출 노드와 상기 저저항 영역은 링 형태로 상기 제어 노드를 둘러싸고,
    상기 검출 노드 하부의 공핍 영역의 깊이는 상기 저저항 영역의 상기 절연층의 깊이보다 깊은 이미지 센싱 장치.
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