KR20220032268A - 메모리 시스템 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 발명의 실시예들은 메모리 시스템, 메모리 시스템의 동작 방법에 관한 것이다. 본 발명의 실시예들에 따르면, 메모리 시스템은 펌웨어가 타깃 펌웨어로 설정될 때 타깃 펌웨어를 테스트하기 위해 복수의 테스트 커맨드들을 생성하고, 복수의 테스트 커맨드들을 처리하여 타깃 펌웨어를 테스트하고, 복수의 테스트 커맨드들 각각에 대응하는 논리 블록 주소(LBA) 값을, 복수의 테스트 커맨드들 각각에 대응하는 시드(seed) 값을 기초로 랜덤하게 생성할 수 있다.

Description

메모리 시스템 및 메모리 시스템의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD OF MEMORY SYSTEM}
본 발명의 실시예들은 메모리 시스템 및 메모리 시스템의 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 메모리 장치에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.
메모리 시스템은 펌웨어를 구동하기 전에, 펌웨어에 오류가 존재하는지 여부 및 메모리 시스템 내부에 회로 결함(defect)이 존재하는지 여부를 판단하기 위해 펌웨어에 대한 테스트를 실행할 수 있다. 이때, 펌웨어에 대한 테스트에 소요되는 리소스를 최소화하고 효율적으로 테스트를 하기 위해서는, 실제로 호스트로부터 커맨드를 입력받고 이를 처리하는 사용자 환경과 최대한 유사한 환경에서 펌웨어를 테스트할 필요가 있다.
본 발명의 실시예들은 펌웨어에 오류가 존재하는지 여부를 신속하게 감지하고 이를 사용자에게 알릴 수 있는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 펌웨어를 테스트하는데 소요되는 비용을 줄일 수 있는 메모리 시스템 및 메모리 시스템의 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은 메모리 장치 및 메모리 장치와 통신하고 메모리 장치를 제어하기 위해 펌웨어를 실행하는 메모리 시스템을 제공할 수 있다.
메모리 컨트롤러는 펌웨어가 타깃 펌웨어로 설정될 때, 타깃 펌웨어를 테스트하기 위해 복수의 테스트 커맨드들을 생성할 수 있다.
메모리 컨트롤러는 생성된 복수의 테스트 커맨드들을 처리하여 타깃 펌웨어를 테스트할 수 있다.
이때, 메모리 컨트롤러는 복수의 테스트 커맨드들 각각에 대응하는 논리 블록 주소 값을, 복수의 테스트 커맨드들 각각에 대응하는 시드 값을 기초로 랜덤하게 생성할 수 있다.
메모리 컨트롤러는 복수의 테스트 커맨드들 중에서 최초로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값을, 타깃 클럭을 기초로 랜덤하게 생성할 수 있다.
일 예로, 메모리 컨트롤러는 복수의 테스트 커맨드들 중에서 N번째(N은 2 이상의 자연수)로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값을, 타깃 클럭을 기초로 랜덤하게 생성할 수 있다.
다른 예로, 메모리 컨트롤러는 복수의 테스트 커맨드들 중에서 N번째(N은 2 이상의 자연수)로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값을, 복수의 테스트 커맨드 중 (N-1)번째로 생성된 테스트 커맨드가 생성된 시점의 와치독 타이머의 값을 기초로 랜덤하게 생성할 수 있다.
메모리 컨트롤러는 복수의 테스트 커맨드들을 처리하는 우선 순위를 타깃 펌웨어에 대응하는 우선 순위 정책에 따라 결정할 수 있다.
다른 측면에서, 본 발명의 실시예들은 복수의 메모리 블록들을 포함하는 메모리 장치를 포함하는 메모리 시스템의 동작 방법을 제공할 수 있다.
메모리 시스템의 동작 방법은 메모리 장치를 제어하기 위한 펌웨어가 타깃 펌웨어로 설정될 때, 타깃 펌웨어를 테스트하기 위해 복수의 테스트 커맨드들을 생성하는 단계를 포함할 수 있다.
메모리 시스템의 동작 방법은 복수의 테스트 커맨드들을 처리하여 타깃 펌웨어를 테스트하는 단계를 포함할 수 있다.
이때, 복수의 테스트 커맨드들 각각에 대응하는 논리 블록 주소 값은 복수의 테스트 커맨드들 각각에 대응하는 시드 값을 기초로 랜덤하게 생성될 수 있다.
복수의 테스트 커맨드들 중에서 최초로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값은 타깃 클럭을 기초로 랜덤하게 생성될 수 있다.
일 예로, 복수의 테스트 커맨드들 중에서 N번째(N은 2 이상의 자연수)로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값은 타깃 클럭을 기초로 랜덤하게 생성될 수 있다.
다른 예로, 복수의 테스트 커맨드들 중에서 N번째(N은 2 이상의 자연수)로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값은 복수의 테스트 커맨드 중 (N-1)번째로 생성된 테스트 커맨드가 생성된 시점의 와치독 타이머의 값을 기초로 랜덤하게 생성될 수 있다.
복수의 테스트 커맨드들이 처리되는 우선 순위는 타깃 펌웨어에 대응하는 우선 순위 정책에 따라 결정될 수 있다.
본 발명의 실시예들에 의하면, 펌웨어에 오류가 존재하는지 여부를 신속하게 감지하고 이를 사용자에게 알릴 수 있다.
또한, 본 발명의 실시예들에 의하면, 펌웨어를 테스트하는데 소요되는 비용을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템이 타깃 펌웨어를 테스트하는 시점을 개략적으로 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템이 타깃 펌웨어를 테스트하는 동작을 개략적으로 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템이 테스트 커맨드들 각각에 대응하는 논리 블록 주소를 결정하는 동작의 일 예를 나타낸 도면이다.
도 7은 메모리 시스템이 도 6의 테스트 커맨드들 중 최초로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값을 생성하는 동작의 일 예를 나타낸 도면이다.
도 8은 메모리 시스템이 도 7에서 설명한 제1 시드 값을 생성하는 방법의 일 예를 나타낸 도면이다.
도 9는 메모리 시스템이 도 6의 테스트 커맨드들 중 최초로 생성된 커맨드를 제외한 나머지 커맨드에 대응하는 논리 블록 주소 값을 생성하는 동작의 일 예를 나타낸 도면이다.
도 10은 메모리 시스템이 도 6의 테스트 커맨드들 중 최초로 생성된 커맨드를 제외한 나머지 커맨드에 대응하는 논리 블록 주소 값을 생성하는 동작의 다른 예를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템이 복수의 테스트 커맨드들을 처리하는 우선 순위를 결정하는 동작의 일 예를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템이 복수의 테스트 커맨드들을 커맨드 큐에 입력하는 동작을 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타낸 도면이다.
도 14는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 리드 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 리드 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 레이어들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리 주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer)와, 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 리드 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리 장치(110)의 리드 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 리드 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 리드 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 리드 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 리드 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 리드 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 리드 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
한편, 전술한 메모리 장치(110)의 메모리 블록 각각은 다수의 워드 라인(WL)과 대응되는 다수의 페이지와 다수의 비트 라인(BL)과 대응되는 다수의 스트링으로 구성될 수 있다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL) 중 하나와 다수의 비트 라인(BL) 중 하나에 연결되는 메모리 셀이 정의될 수 있다. 각 메모리 셀에는 트랜지스터가 배치될 수 있다.
예를 들어, 메모리 셀(MC)에 배치된 트랜지스터는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터를 경유하여 연결될 수 있다. 트랜지스터의 게이트는 절연체에 둘러싸인 플로팅 게이트(Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(Control Gate)를 포함할 수 있다.
각 메모리 블록에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
전술한 메모리 블록의 리드 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 3는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.
도 3를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support) 해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WL9)은 행 디코더(310)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(320)와 연결될 수 있다. 다수의 비트 라인(BL)와 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(330)가 존재할 수 있다.
다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.
예를 들어, 도 3와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 리드 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 리드 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(320)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(310)와 열 디코더(320)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(310)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(320)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
제1 방향(예: X축 방향)의 페이지(PG)는 워드 라인(WL)이란 공통으로 사용하는 라인으로 묶여 있으며, 제2 방향(예: Y축 방향)의 스트링(STR)도 비트 라인(BL)이란 공통 라인으로 묶여(연결되어) 있다. 공통으로 묶여 있다는 것은 구조적으로 동일한 물질로 연결되어 있고, 전압 인가 시에도 모두 동일한 전압이 동시에 인가된다는 것을 의미한다. 물론, 직렬로 연결된 중간 위치나 마지막 위치의 메모리 셀(MC)은 앞의 메모리 셀(MC)의 전압 강하에 의하여, 처음에 위치하는 메모리 셀(MC)과 맨 마지막에 위치하는 메모리 셀(MC)에 인가되는 전압은 약간 다를 수 있다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(330)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(330)는 중추적 역할을 한다. 데이터 레지스터(330)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(330)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(330)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 3의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(330)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 리드 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 리드 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템(100)이 타깃 펌웨어(TGT_FW)를 테스트하는 시점을 개략적으로 나타낸 도면이다.
도 4를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 펌웨어가 타깃 펌웨어(TGT_FW)로 설정될 때, 타깃 펌웨어(TGT_FW)를 테스트할 수 있다. 메모리 컨트롤러(120)는 펌웨어가 타깃 펌웨어(TGT_FW)로 설정된 이후에, 타깃 펌웨어(TGT_FW)가 구동될 때 발생할 수 있는 문제를 미리 확인하기 위하여, 타깃 펌웨어(TGT_FW)가 구동되기 전에 타깃 펌웨어(TGT_FW)를 테스트할 수 있다.
이때, 타깃 펌웨어(TGT_FW)가 구동될 때 발생할 수 있는 문제는 일 예로 타깃 펌웨어(TGT_FW)에 존재하는 불량일 수 있다.
다른 예로, 타깃 펌웨어(TGT_FW)가 구동될 때 발생할 수 있는 문제는 메모리 컨트롤러(120)와 메모리 장치(110) 사이에 데이터를 송수신하는 동작에 사용되는 회로(e.g. 메모리 인터페이스(122))의 결함일 수도 있다. 만약 전술한 회로의 하드웨어 결함이 존재하는 경우, 타깃 펌웨어(TGT_FW)를 테스트할 때 메모리 컨트롤러(120)와 메모리 장치(110) 사이에 데이터가 송수신되는 과정에서 오류가 발생할 수 있다. 따라서, 이러한 오류 발생 여부를 확인함으로써 메모리 컨트롤러(120)는 전술한 회로의 하드웨어 결함의 존재 여부를 확인할 수 있다.
펌웨어가 타깃 펌웨어(TGT_FW)로 설정되는 시점의 예는 다음과 같다.
일 예로, 메모리 컨트롤러(120)는 타깃 펌웨어(TGT_FW)를 최초로 메모리 컨트롤러(120)에 로드할 때, 로드된 타깃 펌웨어(TGT_FW)를 테스트할 수 있다.
다른 예로, 메모리 컨트롤러(120)는 펌웨어 업데이트가 발생할 때, 즉 펌웨어가 이전에 설정된 올드 펌웨어(OLD_FW)에서 타깃 펌웨어(TGT_FW)로 업데이트될 때, 업데이트된 타깃 펌웨어(TGT_FW)를 테스트할 수 있다.
특히, 메모리 시스템(100)을 생산하는 과정에서 타깃 펌웨어(TGT_FW)를 로드하거나, 기 설치된 펌웨어를 타깃 펌웨어(TGT_FW)로 업데이트할 수 있다. 이 경우 메모리 시스템(100)을 생산 과정에서 바로 타깃 펌웨어(TGT_FW)가 테스트되기 때문에, 메모리 시스템(100)의 턴어라운드 타임(TAT, turn-around time)이 감소하고 사용자가 메모리 시스템(100)을 사용하기 전에 메모리 시스템(100)에 존재하는 불량을 미리 감지할 수 있다.
이하, 메모리 시스템(100)이 타깃 펌웨어(TGT_FW)를 테스트하는 동작에 대해 구체적으로 설명한다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템(100)이 타깃 펌웨어(TGT_FW)를 테스트하는 동작을 개략적으로 나타낸 도면이다.
도 5를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 타깃 펌웨어(TGT_FW)를 테스트하기 위하여, 복수의 테스트 커맨드들(CMD)을 생성할 수 있다. 즉, 메모리 컨트롤러(120)는 호스트 또는 외부 장치에서 생성된 커맨드를 이용하여 타깃 펌웨어(TGT_FW)를 테스트하는 대신에, 자체적으로 복수의 테스트 커맨드들(CMD)을 생성하여 타깃 펌웨어(TGT_FW)를 테스트할 수 있다. 이를 통해, 메모리 시스템(100)은 타깃 펌웨어(TGT_FW)를 테스트하기 위해 호스트 또는 외부 장치를 사용함으로써 소요되는 비용을 절감할 수 있다.
특히, 타깃 펌웨어(TGT_FW)를 테스트하기 위해 사용되는 외부 장치는 메모리 시스템(100) 내부의 데이터, 기능(function) 및 메모리 장치(110)까지 테스트가 가능하지만 가격이 비싸다. 따라서 이러한 외부 장치를 사용하지 않고 메모리 시스템(100)이 자체적으로 타깃 펌웨어(TGT_FW)에 대한 테스트를 수행한다면 비용 절감 효과는 더욱 증대될 수 있다.
메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD)을 생성한 후에, 생성된 복수의 테스트 커맨드들(CMD)을 처리하여, 타깃 펌웨어(TGT_FW)를 테스트할 수 있다. 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD)을 하나씩 처리할 수도 있고, 복수의 테스트 커맨드들(CMD) 중 하나 이상을 병렬적으로 처리할 수도 있다.
단, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD)을 처리하는 과정에서 모든 테스트 커맨드들(CMD)의 실행 순서를 동기화시킬 필요는 없다. 즉, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD)을 하나씩 처리하되, 특정한 테스트 커맨드에 대한 처리가 완료된 후에 다음 테스트 커맨드를 처리하는 대신에 복수의 테스트 커맨드들(CMD) 중 하나 이상을 비동기적(asynchronous)으로 처리할 수 있다.
메모리 컨트롤러(120)는 타깃 펌웨어(TGT_FW)를 기반으로 복수의 테스트 커맨드들(CMD) 중 하나의 테스트 커맨드를 실행시킬 수 있다. 메모리 컨트롤러(120)는 실행되는 테스트 커맨드에서 정의된 동작에 따라 메모리 장치(110)에 요청(request)을 전송하고, 해당 요청에 대한 응답(response)을 메모리 장치(110)로부터 수신할 수 있다. 메모리 컨트롤러(120)는 메모리 장치(110)로부터 어떤 응답을 수신했는지에 따라 해당 테스트 커맨드에 대한 테스트가 성공했는지 또는 실패했는지 판단할 수 있다. 예를 들어 메모리 컨트롤러(120)는 해당 테스트 커맨드에 대한 메모리 장치(110)의 응답이 성공을 지시하는 경우에 해당 테스트 커맨드에 대한 테스트가 성공했다고 판단하고, 실패를 지시하는 경우에 해당 테스트 커맨드에 대한 테스트가 실패했다고 판단할 수 있다.
메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 각각을 타깃 펌웨어(TGT_FW)를 기초로 실행한 후에, 복수의 테스트 커맨드들(CMD) 각각에 대한 실행 결과를 기초로 타깃 펌웨어(TGT_FW)에 대한 테스트가 성공했는지 여부를 판단할 수 있다.
일 예로, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중 설정된 임계값(e.g. 50개) 이상의 테스트 커맨드에 대한 테스트가 성공한 경우에 타깃 펌웨어(TGT_FW)에 대한 테스트가 성공하였다고 판단할 수 있다. 반면, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중 설정된 임계값 미만의 테스트 커맨드에 대한 테스트가 성공한 경우에 타깃 펌웨어(TGT_FW)에 대한 테스트가 실패하였다고 판단할 수 있다.
메모리 컨트롤러(120)는 타깃 펌웨어(TGT_FW)에 대한 테스트가 성공하였다고 판단하면, 타깃 펌웨어(TGT_FW)를 구동할 수 있다.
반면, 메모리 컨트롤러(120)는 타깃 펌웨어(TGT_FW)에 대한 테스트가 실패하였다고 판단하면, 타깃 펌웨어(TGT_FW)를 테스트하는 도중에 페일이 발생하였다는 경보(alert)를 메모리 시스템(100)의 외부로 출력하고, 타깃 펌웨어(TGT_FW)를 구동하는 동작을 중단할 수 있다. 이를 통해 메모리 컨트롤러(120)는 타깃 펌웨어(TGT_FW)를 구동하여 발생할 수 있는 문제를 미연에 방지할 수 있다.
이때, 전술한 경보는 일 예로 호스트에 특정한 신호 또는 메시지 형태로 전달될 수 있다. 그리고 메모리 컨트롤러(120)는 타깃 펌웨어(TGT_FW) 구동을 중단한 이후 스턱(stuck) 상태로 진입할 수도 있고, 또는 타깃 펌웨어(TGT_FW) 대신에 다른 펌웨어(e.g. 이전 버전의 펌웨어 또는 미리 설정된 디폴트 펌웨어)를 구동할 수 있다.
이와 같이 메모리 컨트롤러(120)가 타깃 펌웨어(TGT_FW)를 테스트할 때, 전술한 바와 같이 메모리 컨트롤러(120)는 최대한 사용자 환경과 유사한 환경에서 테스트가 수행될 수 있도록 복수의 테스트 커맨드들(CMD)을 생성하는 것이 바람직하다.
이하, 메모리 컨트롤러(120)가 최대한 사용자 환경과 유사한 환경에서 테스트가 수행될 수 있도록 복수의 커맨드들(CMD)을 생성하는 구체적인 동작에 대해 설명한다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템(100)이 테스트 커맨드들(CMD) 각각에 대응하는 논리 블록 주소를 결정하는 동작의 일 예를 나타낸 도면이다.
도 6을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 각각에 대응하는 논리 블록 주소의 값을 각 테스트 커맨드에 대응하는 시드(seed) 값을 기초로 랜덤하게 생성할 수 있다. 실제 사용자 환경에서 호스트가 메모리 시스템(100)에 전송하는 커맨드의 패턴은 랜덤한 패턴일 가능성이 높기 때문에, 복수의 테스트 커맨드들(CMD)의 특성을 실제 사용자 환경과 최대한 유사하게 설정하기 위해서는 각 테스트 커맨드의 논리 블록 주소 값 역시 랜덤하게 생성하는 것이 바람직하기 때문이다.
도 6에서, 메모리 컨트롤러(120)는 M개(M은 2 이상의 자연수)의 테스트 커맨드들(CMD)을 생성할 수 있다.
이때, 메모리 컨트롤러(120)는 M개의 테스트 커맨드들(CMD) 중에서 첫번째로 생성된 커맨드에 대응하는 논리 주소인 제1 논리 주소(LBA_1)를, 해당 커맨드에 대응하는 시드인 제1 시드(SEED_1)를 기초로 랜덤하게 생성할 수 있다.
그리고 메모리 컨트롤러(120)는 M개의 테스트 커맨드들(CMD) 중에서 두번째로 생성된 커맨드에 대응하는 논리 주소인 제2 논리 주소(LBA_2)를, 해당 커맨드에 대응하는 시드인 제2 시드(SEED_2)를 기초로 랜덤하게 생성할 수 있다.
전술한 바와 동일한 패턴으로, 메모리 컨트롤러(120)는 M개의 테스트 커맨드들(CMD) 중에서 M-1번째로 생성된 커맨드에 대응하는 논리 주소인 제M-1 논리 주소(LBA_M-1)를, 해당 커맨드에 대응하는 시드인 제M-1 시드(SEED_M-1)를 기초로 랜덤하게 생성할 수 있다. 그리고 메모리 컨트롤러(120)는 M개의 테스트 커맨드들(CMD) 중에서 M번째로 생성된 커맨드에 대응하는 시드인 제M 시드(SEED_M)를 기초로 랜덤하게 생성할 수 있다.
이하, 메모리 시스템(100)이 복수의 테스트 커맨드들(CMD) 각각에 대응하는 논리 블록 주소를 랜덤하게 생성하는 구체적인 방법에 대해 설명한다.
도 7은 메모리 시스템(100)이 도 6의 테스트 커맨드들(CMD) 중 최초로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값을 생성하는 동작의 일 예를 나타낸 도면이다.
도 7을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 도 6에서 설명한 복수의 테스트 커맨드들(CMD) 중에서 최초로 생성된 커맨드에 대응하는 논리 블록 주소 값을, 설정된 타깃 클럭(TGT_CLK)을 기초로 랜덤하게 생성할 수 있다.
즉, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중에서 최초로 생성된 커맨드에 대응하는 논리 블록 주소 값을 생성하기 위한 시드 값인 제1 시드(SEED_1)를, 시간 t에 따른 타깃 클럭(TGT_CLK)의 값으로 설정할 수 있다.
이때, 타깃 클럭(TGT_CLK)은 일 예로 메모리 컨트롤러(120)의 동작을 위해 사용되는 시스템 클럭 또는 메모리 장치(110)와의 데이터 송수신 과정에서 동기화를 위해 사용하는 클럭일 수 있다. 한편, 타깃 클럭(TGT_CLK)은 이에 한정되지 않고 메모리 시스템(100)의 내부 또는 외부에서 사용하는 다양한 클럭들 중 어느 하나로 선택될 수 있다.
이와 같이, 논리 블록 주소 값을 랜덤하게 생성하기 위해 타깃 클럭을 사용하는 이유는 타깃 클럭의 값이 언제나 일정하지 않고, 시간에 따라 약간씩 랜덤하게 변하기 때문이다.
일 예로 타깃 클럭(TGT_CLK)의 기준값이 100MHz로 설정되어 있다고 가정하면, 타깃 클럭(TGT_CLK)의 값은 항상 100MHz가 아니라 시간에 따라 100.001MHz -> 99.998MHz -> 100.003MHz -> 99.999MHz ->... 와 같이 변화한다. 특정 시점에서 타깃 클럭(TGT_CLK)의 기준값 대비 변화량은 랜덤하므로 이를 이용하여 논리 블록 주소 값을 랜덤하게 설정할 수 있다.
도 8은 메모리 시스템(100)이 도 7에서 설명한 제1 시드(SEED_1) 값을 생성하는 방법의 일 예를 나타낸 도면이다.
도 8을 참조하면, 타깃 클럭(TGT_CLK)의 기준값이 A이고, 시간 t에서 측정된 타깃 클럭(TGT_CLK)의 값이 B라고 가정한다. 이때, 도 7에서 설명한 제1 시드(SEED_1)의 값은 두 값의 차이, 즉 B-A에 따라 결정되는 함수 값으로 결정될 수 있다.
한편, 도 8에서는 시간 t에서 타깃 클럭(TGT_CLK)의 기준값 대비 변화량만 고려하였으나, 복수의 시점에서 타깃 클럭(TGT_CLK)의 기준값 대비 변화량을 측정한 후에, 측정된 전체 변화량을 기초로(e.g. 전체 변화량의 평균) 제1 시드(SEED_1)값이 결정될 수도 있다.
이상에서는, 메모리 시스템(100)이 복수의 테스트 커맨드들(CMD) 중에서 최초로 생성된 커맨드에 대응하는 논리 블록 주소 값을 생성하는 동작에 대해 설명하였다.
이하, 메모리 시스템(100)이 복수의 테스트 커맨드들(CMD) 중에서 최초로 생성된 커맨드를 제외한 나머지 커맨드에 대응하는 논리 블록 주소 값을 생성하는 동작에 대해 설명한다.
도 9는 메모리 시스템(100)이 도 6의 테스트 커맨드들(CMD) 중 최초로 생성된 커맨드를 제외한 나머지 커맨드에 대응하는 논리 블록 주소 값을 생성하는 동작의 일 예를 나타낸 도면이다.
도 9를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중 최초에 생성된 커맨드와 마찬가지로, 나머지 커맨드에 대응하는 논리 블록 주소를 타깃 클럭(TGT_CLK)을 기초로 랜덤하게 생성할 수 있다.
도 9에서, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중 최초에 생성된 커맨드에 대응하는 논리 블록 주소인 제1 논리 블록 주소(LBA_1)를, 해당 커맨드가 생성되는 시점 t1에서의 타깃 클럭(TGT_CLK)의 값을 기초로 결정된 시드인 제1 시드(SEED_1)를 기초로 랜덤하게 생성할 수 있다.
그리고 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중 두 번째로 생성된 커맨드에 대응하는 논리 블록 주소인 제2 논리 블록 주소(LBA_2)를, 해당 커맨드가 생성되는 시점 t2에서의 타깃 클럭(TGT_CLK)의 값을 기초로 결정된 시드인 제2 시드(SEED_2)를 기초로 랜덤하게 생성할 수 있다.
전술한 바와 동일한 패턴으로, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중 M-1번째로 생성된 커맨드에 대응하는 논리 블록 주소인 제M-1 논리 블록 주소(LBA_M-1)를, 해당 커맨드가 생성되는 시점 tM-1에서의 타깃 클럭(TGT_CLK)의 값을 기초로 결정된 시드인 제M-1 시드(SEED_M-1)를 기초로 랜덤하게 생성할 수 있다. 그리고 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중 M번째로 생성된 커맨드에 대응하는 논리 블록 주소인 제M 논리 블록 주소(LBA_M)를, 해당 커맨드가 생성되는 시점 tM에서의 타깃 클럭(TGT_CLK)의 값을 기초로 결정된 시드인 제M 시드(SEED_M)를 기초로 랜덤하게 생성할 수 있다.
도 10은 메모리 시스템(100)이 도 6의 테스트 커맨드들(CMD) 중 최초로 생성된 커맨드를 제외한 나머지 커맨드에 대응하는 논리 블록 주소 값을 생성하는 동작의 다른 예를 나타낸 도면이다.
도 10에서, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중 최초에 생성된 커맨드에 대응하는 논리 블록 주소인 제1 논리 블록 주소(LBA_1)를, 해당 커맨드가 생성되는 시점 t1에서의 타깃 클럭(TGT_CLK)의 값을 기초로 결정된 시드인 제1 시드(SEED_1)를 기초로 랜덤하게 생성할 수 있다.
이후, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중 두번째로 생성된 커맨드에 대응하는 논리 블록 주소인 제2 논리 블록 주소(LBA_2)를, 복수의 테스트 커맨드들(CMD) 중 최초로 생성된 커맨드가 생성된 시점 t1에서의 와치독(watchdog) 타이머의 값을 기초로 결정된 시드인 제2 시드(SEED_2)를 기초로 랜덤하게 생성할 수 있다.
와치독 타이머는 특정한 시간 간격(e.g. 10초)마다 초기화될 수 있으며, 와치독 타이머의 값은 초기화된 시점부터 다시 초기화되기까지 시간이 지남에 따라 감소할 수 있다. 따라서, 메모리 컨트롤러(120)는 시점 t1에서, 와치독 타이머가 초기화된 시점으로부터 감소한 값(e.g. 887654321ns)을 기초로 제2 시드(SEED_2)를 결정하고 제2 시드(SEED_2)를 기초로 제2 논리 블록 주소(LBA_2)를 생성할 수 있다.
전술한 바와 동일한 패턴으로, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중 M-1번째로 생성된 커맨드에 대응하는 논리 블록 주소인 제M-1 논리 블록 주소(LBA_M-1)를, 복수의 테스트 커맨드들(CMD) 중 M-2번째로 생성된 커맨드가 생성된 시점 tM-2에서의 와치독 타이머의 값을 기초로 결정된 시드인 제M-1 시드(SEED_M-1)를 기초로 랜덤하게 생성할 수 있다. 그리고 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중 M번째로 생성된 커맨드에 대응하는 논리 블록 주소인 제M 논리 블록 주소(LBA_M)를, 복수의 테스트 커맨드들(CMD) 중 M-1번째로 생성된 커맨드가 생성된 시점 tM-1에서의 와치독 타이머의 값을 기초로 결정된 시드인 제M 시드(SEED_M)를 기초로 랜덤하게 생성할 수 있다.
전술한 설명을 일반화하면, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중에서 N번째(N은 2 이상의 자연수)로 생성된 커맨드에 대응하는 논리 블록 주소 값을, 복수의 테스트 커맨드들(CMD) 중에서 (N-1)번째로 생성된 테스트 커맨드(해당 커맨드의 직전에 생성된 커맨드)가 생성된 시점의 와치독 타이머의 값을 기초로 랜덤하게 생성할 수 있다.
이상에서는, 메모리 시스템(100)이 복수의 테스트 커맨드들(CMD) 각각에 대응하는 논리 블록 주소를 랜덤하게 생성하는 방법에 대해 설명하였다.
이하, 메모리 시스템(100)이 복수의 테스트 커맨드들(CMD)을 처리하는 우선 순위를 결정하는 동작에 대해 설명한다.
메모리 시스템(100)의 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD)을 처리할 때 일 예로 생성된 순서에 따라 처리할 수도 있지만, 타깃 펌웨어(TGT_FW)에 대응하는 우선 순위 정책에 따라 처리할 수도 있다.
타깃 펌웨어(TGT_FW)에 대응하는 우선 순위 정책은 일 예로 타깃 펌웨어(TGT_FW) 내부에 저장될 수 있다. 메모리 컨트롤러(120)는 타깃 펌웨어(TGT_FW)를 테스트할 때, 타깃 펌웨어(TGT_FW)의 지정된 영역에 저장된 정보를 기초로 타깃 펌웨어(TGT_FW)에 대응하는 우선 순위 정책을 확인할 수 있다.
이와 달리, 메모리 컨트롤러(120)가 타깃 펌웨어(TGT_FW) 고유의 정보(e.g. 버전 정보)를 기초로 타깃 펌웨어(TGT_FW)에 대응하는 우선 순위 정책을 확인할 수도 있다. 예를 들어 메모리 컨트롤러(120)는 타깃 펌웨어(TGT_FW)의 버전이 특정값 이상인지 여부에 따라 서로 다른 우선 순위 정책이 적용된다고 판단할 수 있다.
메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD)을 처리하는 우선 순위를 타깃 펌웨어(TGT_FW)에 대응하는 우선 순위 정책에 따라 결정할 수 있다. 이 경우, 우선 순위가 높은 테스트 커맨드는 생성된 시점이 늦더라도 먼저 처리될 수 있다.
이 경우 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 각각이 정상적으로 실행되는지 여부뿐만 아니라 복수의 테스트 커맨드들(CMD)이 우선 순위에 따라 처리되는지 여부 역시 타깃 펌웨어(TGT_FW) 테스트 시에 고려할 수 있다. 예를 들어, 우선 순위가 낮은 테스트 커맨드가 우선 순위가 높은 테스트 커맨드보다 먼저 처리된다면, 메모리 컨트롤러(120)는 비록 각 테스트 커맨드가 정상적으로 실행되더라도 타깃 펌웨어(TGT_FW)에 대한 테스트가 실패했다고 판단할 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템(100)이 복수의 테스트 커맨드들(CMD)을 처리하는 우선 순위를 결정하는 동작의 일 예를 나타낸 도면이다.
도 11을 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중에서 리드 커맨드를 라이트 커맨드보다 높은 우선 순위로 처리하고, 라이트 커맨드를 이레이즈(erase) 커맨드보다 높은 우선 순위로 처리할 수 있다.
즉, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 중에서 리드 커맨드를 가장 먼저 처리하고, 그 다음에 라이트 커맨드를 처리하고, 마지막으로 이레이즈 커맨드를 처리할 수 있다.
이때, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 각각이 리드 커맨드/라이트 커맨드/이레이즈 커맨드 중에서 어떤 커맨드가 될 지를 랜덤하게 결정할 수 있다.
일 예로 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 각각에 대해, 랜덤한 값을 생성한 후 그 값에 대한 모듈러(modulo) 연산을 수행한 결과를 기초로 리드 커맨드/라이트 커맨드/이레이즈 커맨드 중에서 어떤 커맨드가 될 지를 결정할 수 있다.
예를 들어 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD) 각각에 대해, 랜덤한 값을 생성한 후 그 값을 3으로 나눈 나머지를 계산하는 모듈러 연산을 실행한 후, 해당 모듈러 연산의 결과가 0이면 리드 커맨드, 1이면 라이트 커맨드, 2이면 이레이즈 커맨드로 결정할 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템(100)이 복수의 테스트 커맨드들(CMD)을 커맨드 큐(CMD_Q)에 입력하는 동작을 나타낸 도면이다.
도 12를 참조하면, 메모리 시스템(100)의 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD)을 커맨드 큐(CMD_Q)에 인큐(enqueue)하고, 커맨드 큐(CMD_Q)에서 테스트 커맨드를 디큐(dequeue)하여 디큐된 테스트 커맨드를 처리하면서 타깃 펌웨어(TGT_FW)를 테스트할 수 있다. 메모리 컨트롤러(120)는 커맨드 큐(CMD_Q)에 인큐된 테스트 커맨드들 중에서 패스된 테스트 커맨드의 개수가 설정된 임계값 이상일 때, 타깃 펌웨어(TGT_FW)에 대한 테스트가 성공했다고 판단할 수 있다.
이때, 메모리 컨트롤러(120)는 복수의 테스트 커맨드들(CMD)이 커맨드 큐(CMD_Q)에 인큐되는 순서를 랜덤하게 설정함으로써, 실제 사용자 환경과 최대한 유사한 환경에서 타깃 펌웨어(TGT_FW)에 대한 테스트가 수행될 수 있도록 한다.
한편, 도 12에서 설명한 바와 다르게 메모리 컨트롤러(120)는 큐를 사용하는 대신에, 특정한 개수(e.g. 10000개)의 테스트 커맨드들을 생성하고 생성된 테스트 커맨드들의 처리 순서 및 각 테스트 커맨드들의 처리 결과(성공/실패 여부)를 확인하여 타깃 펌웨어(TGT_FW)에 대한 테스트를 수행할 수도 있다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작 방법을 나타낸 도면이다.
도 13을 참조하면, 메모리 시스템(100)의 동작 방법은 메모리 장치(110)를 제어하기 위한 펌웨어가 타깃 펌웨어(TGT_FW)로 설정될 때, 타깃 펌웨어(TGT_FW)를 테스트하기 위해 복수의 테스트 커맨드들(CMD)을 생성하는 단계(S1310)를 포함할 수 있다.
그리고 메모리 시스템(100)의 동작 방법은 S1310 단계에서 생성된 복수의 테스트 커맨드들(CMD)을 처리하여 타깃 펌웨어(TGT_FW)를 테스트하는 단계(S1320)를 포함할 수 있다.
이때, 복수의 테스트 커맨드들(CMD) 각각에 대응하는 논리 블록 주소의 값은, 복수의 테스트 커맨드들 각각에 대응하는 시드 값을 기초로 랜덤하게 생성될 수 있다.
복수의 테스트 커맨드들(CMD) 중에서 최초로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값은 타깃 클럭(TGT_CLK)을 기초로 랜덤하게 생성될 수 있다. 이때, 타깃 클럭(TGT_CLK)은 일 예로 시스템 클럭 또는 메모리 장치와의 데이터 송수신 과정에서 동기화를 위해 사용하는 클럭일 수 있다.
복수의 테스트 커맨드들(CMD) 중에서 최초로 생성된 테스트 커맨드를 제외한 나머지 테스트 커맨드에 대응하는 논리 블록 주소 값은 다음과 같이 결정될 수 있다.
일 예로, 복수의 테스트 커맨드들(CMD) 중에서 N번째(N은 2 이상의 자연수)로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값은 타깃 클럭을 기초로 랜덤하게 생성될 수 있다.
다른 예로, 복수의 테스트 커맨드들(CMD) 중에서 N번째(N은 2 이상의 자연수)로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값은 복수의 테스트 커맨드 중 (N-1)번째로 생성된 테스트 커맨드가 생성된 시점의 와치독 타이머의 값을 기초로 랜덤하게 생성될 수 있다.
복수의 테스트 커맨드들(CMD)이 처리되는 우선 순위는 타깃 펌웨어에 대응하는 우선 순위 정책에 따라 결정될 수 있다.
한편, S1320 단계는 타깃 펌웨어(TGT_FW)를 테스트할 때, 복수의 테스트 커맨드들(CMD)을 커맨드 큐(CMD_Q)에 인큐(enqueue)한 후에, 커맨드 큐(CMD)에 인큐된 복수의 테스트 커맨드들을 처리하여, 타깃 펌웨어(TGT_FW)를 테스트할 수 있다.
한편, 이상에서 설명한 메모리 컨트롤러(120)의 동작은 제어 회로(123)에 의해 제어될 수 있으며, 프로세서(124)가 메모리 컨트롤러(120)의 제반 동작이 프로그램된 펌웨어를 실행(구동)하는 방식으로 수행될 수 있다.
도 14은 본 발명의 실시예들에 따른 컴퓨팅 시스템(1400)의 구성도이다.
도 14을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1400)은 시스템 버스(1460)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(1400)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1410), 컴퓨팅 시스템(1400)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1420), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1430), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1440), 컴퓨팅 시스템(1400)이 사용하는 파워를 관리하는 파워 관리 모듈(1450) 등을 포함할 수 있다.
컴퓨팅 시스템(1400)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1400)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로 210: 메모리 셀 어레이
220: 어드레스 디코더 230: 리드 앤 라이트 회로
240: 제어 로직 250: 전압 생성 회로

Claims (16)

  1. 메모리 장치; 및
    상기 메모리 장치와 통신하고, 상기 메모리 장치를 제어하기 위해 펌웨어를 실행하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    상기 펌웨어가 타깃 펌웨어로 설정될 때, 상기 타깃 펌웨어를 테스트하기 위해 복수의 테스트 커맨드들을 생성하고,
    상기 복수의 테스트 커맨드들을 처리하여 상기 타깃 펌웨어를 테스트하고,
    상기 복수의 테스트 커맨드들 각각에 대응하는 논리 블록 주소(LBA) 값을, 상기 복수의 테스트 커맨드들 각각에 대응하는 시드(seed) 값을 기초로 랜덤하게 생성하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 복수의 테스트 커맨드들 중에서 최초로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값을, 설정된 타깃 클럭을 기초로 랜덤하게 생성하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 타깃 클럭은,
    시스템 클럭 또는 상기 메모리 장치와의 데이터 송수신 과정에서 동기화를 위해 사용하는 클럭인 메모리 시스템.
  4. 제2항에 있어서,
    상기 메모리 컨트롤러는,
    상기 복수의 테스트 커맨드들 중에서 N번째로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값을, 상기 타깃 클럭을 기초로 랜덤하게 생성하고,
    N은 2 이상의 자연수인 메모리 시스템.
  5. 제2항에 있어서,
    상기 메모리 컨트롤러는,
    상기 복수의 테스트 커맨드들 중에서 N번째로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값을, 상기 복수의 테스트 커맨드 중 (N-1)번째로 생성된 테스트 커맨드가 생성된 시점의 와치독(watchdog) 타이머의 값을 기초로 랜덤하게 생성하고,
    N은 2 이상의 자연수인 메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 복수의 테스트 커맨드들을 처리하는 우선 순위를 상기 타깃 펌웨어에 대응하는 우선 순위 정책에 따라 결정하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 메모리 컨트롤러는,
    상기 복수의 테스트 커맨드들 중에서 리드 커맨드를 라이트 커맨드보다 높은 우선 순위로 처리하고, 라이트 커맨드를 이레이즈 커맨드보다 높은 우선 순위로 처리하는 메모리 시스템.
  8. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 복수의 테스트 커맨드들을 커맨드 큐에 인큐(enqueue)한 후에, 상기 커맨드 큐에 인큐된 상기 복수의 테스트 커맨드들을 처리하여 상기 타깃 펌웨어를 테스트하는 메모리 시스템.
  9. 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서,
    상기 메모리 장치를 제어하기 위한 펌웨어가 타깃 펌웨어로 설정될 때, 상기 타깃 펌웨어를 테스트하기 위해 복수의 테스트 커맨드들을 생성하는 단계; 및
    상기 복수의 테스트 커맨드들을 처리하여 상기 타깃 펌웨어를 테스트하는 단계를 포함하고,
    상기 복수의 테스트 커맨드들 각각에 대응하는 논리 블록 주소 값은 상기 복수의 테스트 커맨드들 각각에 대응하는 시드 값을 기초로 랜덤하게 생성되는 메모리 시스템의 동작 방법.
  10. 제9항에 있어서,
    상기 복수의 테스트 커맨드들 중에서 최초로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값은, 설정된 타깃 클럭을 기초로 랜덤하게 생성되는 메모리 시스템의 동작 방법.
  11. 제10항에 있어서,
    상기 타깃 클럭은,
    시스템 클럭 또는 상기 메모리 장치와의 데이터 송수신 과정에서 동기화를 위해 사용하는 클럭인 메모리 시스템의 동작 방법.
  12. 제10항에 있어서,
    상기 복수의 테스트 커맨드들 중에서 N번째로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값은, 상기 타깃 클럭을 기초로 랜덤하게 생성되고,
    N은 2 이상의 자연수인 메모리 시스템의 동작 방법.
  13. 제10항에 있어서,
    상기 복수의 테스트 커맨드들 중에서 N번째로 생성된 테스트 커맨드에 대응하는 논리 블록 주소 값은, 상기 복수의 테스트 커맨드 중 (N-1)번째로 생성된 테스트 커맨드가 생성된 시점의 와치독 타이머의 값을 이용하여 랜덤하게 생성되고,
    N은 2 이상의 자연수인 메모리 시스템의 동작 방법.
  14. 제9항에 있어서,
    상기 복수의 테스트 커맨드들이 처리되는 우선 순위는 상기 타깃 펌웨어에 대응하는 우선 순위 정책에 따라 결정되는 메모리 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 복수의 테스트 커맨드들 중에서 리드 커맨드의 처리 우선 순위가 라이트 커맨드의 처리 우선 순위보다 높고, 라이트 커맨드의 처리 우선 순위가 이레이즈 커맨드의 처리 우선 순위보다 높은 메모리 시스템의 동작 방법.
  16. 제9항에 있어서,
    상기 타깃 펌웨어를 테스트하는 단계는,
    상기 복수의 테스트 커맨드들을 커맨드 큐에 인큐(enqueue)한 후에, 상기 커맨드 큐에 인큐된 상기 복수의 테스트 커맨드들을 처리하여, 상기 타깃 펌웨어를 테스트하는 메모리 시스템의 동작 방법.
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