KR20210079555A - 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법 - Google Patents

메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법 Download PDF

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KR20210079555A
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조명진
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Abstract

본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법에 관한 것이다. 본 발명의 실시예들에 따르면, 복수의 타깃 메모리 셀로부터 리드한 데이터에 대해 ECC 디코딩을 실행하고, ECC 디코딩 실행 시 리드 바이어스에 대한 업데이트 여부를 결정하고, 리드 바이어스를 업데이트할 때 결과 데이터 및 정정된 데이터 비트의 개수의 정보를 기초로 리드 바이어스를 업데이트함으로써, 메모리 셀의 문턱 전압 분포의 변화에 따라 리드 바이어스 값을 최적화하고, ECC 디코딩의 성공 가능성을 높일 수 있다.

Description

메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법{MEMORY SYSTEM, MEMORY CONTROLLER, AND OPERATING METHOD OF MEMORY SYSTEM}
본 발명의 실시예들은 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법에 관한 것이다.
저장 장치에 해당하는 메모리 시스템은 컴퓨터와, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기와 같은 호스트(host)의 요청을 기초로 데이터를 저장하는 장치이다. 메모리 시스템은 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다.
메모리 시스템은 메모리 장치(e.g. 휘발성 메모리/비휘발성 메모리)를 제어하기 위한 메모리 컨트롤러를 더 포함할 수 있으며, 이러한 메모리 컨트롤러는 호스트로부터 커맨드(Command)를 입력 받아, 입력 받은 커맨드에 기초하여 메모리 시스템에 포함된 메모리 장치에 데이터를 리드(Read), 라이트(Write), 또는 소거(Erase) 하기 위한 동작들을 실행하거나 제어할 수 있다. 그리고 메모리 컨트롤러는 이러한 동작들을 실행하거나 제어하기 위한 논리 연산을 수행하기 위한 펌웨어를 구동할 수 있다.
한편, 메모리 시스템에서 데이터가 저장된 메모리 셀의 문턱 전압 분포는 여러 가지 요인으로 인해 열화될 수 있다. 메모리 셀의 문턱 전압 분포가 열화되면, 메모리 시스템이 데이터를 리드하는 과정에서 오류가 발생할 가능성이 높아진다.
본 발명의 실시예들은, 메모리 셀의 문턱 전압 분포의 변화에 따라 리드 바이어스 값을 최적화할 수 있는 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법을 제공할 수 있다.
또한, 본 발명의 실시예들은 ECC 디코딩의 성공 가능성을 높일 수 있는 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법을 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은, 메모리 장치 및 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.
메모리 컨트롤러는 메모리 장치에 포함된 복수의 타깃 메모리 셀로부터 리드한 리드 데이터에 대해 ECC 디코딩을 실행할 수 있다.
메모리 컨트롤러는 ECC 디코딩이 성공하였을 때, 복수의 타깃 메모리 셀에 프로그램된 데이터를 리드하기 위한 하나 이상의 리드 바이어스에 대한 업데이트 여부를 결정할 수 있다.
메모리 컨트롤러는 리드 바이어스를 업데이트할 때, i) ECC 디코딩에 의해 생성된 결과 데이터 및 ii) ECC 디코딩 시 정정된 데이터 비트의 개수의 정보를 기초로 하여 리드 바이어스를 업데이트할 수 있다.
메모리 컨트롤러는 리드 바이어스를 업데이트할 때, 제1 페일 비트율 및 제2 페일 비트율을 기초로 리드 바이어스가 업데이트되는 방향을 결정할 수 있다.
이때, 메모리 컨트롤러는 제1 페일 비트율을 결과 데이터 중 값이 1인 데이터 비트의 개수 대비 ECC 디코딩 시 값이 0에서 1로 정정된 데이터 비트의 개수의 비율로 결정할 수 있다. 그리고 메모리 컨트롤러는 제2 페일 비트율을 결과 데이터 중 값이 0인 데이터 비트의 개수 대비 ECC 디코딩 시 값이 1에서 0으로 정정된 데이터 비트의 개수의 비율로 결정할 수 있다.
메모리 컨트롤러는 리드 바이어스를 업데이트할 때, 제1 표준 편차 및 제2 표준 편차를 기초로 리드 바이어스가 업데이트되는 크기를 결정할 수 있다.
제1 표준 편차는 타깃 메모리 셀 중 값이 1인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차이다.
제2 표준 편차는 타깃 메모리 셀 중 값이 0인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차이다.
메모리 컨트롤러는 타깃 메모리 셀에 대한 프로그램-소거 카운트 및 타깃 메모리 셀에 대한 리텐션 시간 중 하나 이상을 기초로 하여, 예상 표준 편차 그룹에 포함된 복수의 표준 편차 중에서 제1 표준 편차 및 제2 표준 편차를 결정할 수 있다.
메모리 컨트롤러는 리드 바이어스의 개수가 복수이면, 리드 바이어스를 업데이트할 때 결과 데이터를 각 리드 바이어스에 대응하는 복수의 데이터 그룹으로 분할한 정보를 기초로 각 리드 바이어스를 업데이트할 수 있다.
메모리 컨트롤러는 ECC 디코딩이 성공할 때마다 리드 바이어스를 업데이트하기로 결정할 수 있다.
메모리 컨트롤러는 ECC 디코딩 시 정정된 데이터 비트의 개수가 설정된 임계 데이터 비트 개수 이상이면, 리드 바이어스를 업데이트하기로 결정할 수 있다.
메모리 컨트롤러는 ECC 디코딩 시 디코딩 연산을 반복한 횟수가 설정된 임계 반복 횟수 이상이면, 리드 바이어스를 업데이트하기로 결정할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 메모리 장치와 통신하기 위한 메모리 인터페이스 및 메모리 장치를 제어하기 위한 제어 회로를 포함하는 메모리 컨트롤러를 제공할 수 있다.
제어 회로는 메모리 장치에 포함된 복수의 타깃 메모리 셀로부터 리드한 리드 데이터에 대해 ECC 디코딩을 실행할 수 있다.
제어 회로는 ECC 디코딩이 성공하였을 때, 복수의 타깃 메모리 셀에 프로그램된 데이터를 리드하기 위한 하나 이상의 리드 바이어스에 대한 업데이트 여부를 결정할 수 있다.
제어 회로는 리드 바이어스를 업데이트할 때, i) ECC 디코딩에 의해 생성된 결과 데이터 및 ii) ECC 디코딩 시 정정된 데이터 비트의 개수의 정보를 기초로 하여, 리드 바이어스를 업데이트할 수 있다.
제어 회로는 리드 바이어스를 업데이트할 때, 제1 페일 비트율 및 제2 페일 비트율을 기초로 리드 바이어스가 업데이트되는 방향을 결정할 수 있다.
이때, 제어 회로는 제1 페일 비트율을 결과 데이터 중 값이 1인 데이터 비트의 개수 대비 ECC 디코딩 시 값이 0에서 1로 정정된 데이터 비트의 개수의 비율로 결정할 수 있다. 그리고 제어 회로는 제2 페일 비트율을 결과 데이터 중 값이 0인 데이터 비트의 개수 대비 ECC 디코딩 시 값이 1에서 0으로 정정된 데이터 비트의 개수의 비율로 결정할 수 있다.
제어 회로는 리드 바이어스를 업데이트할 때, 제1 표준 편차 및 제2 표준 편차를 기초로 리드 바이어스가 업데이트되는 크기를 결정할 수 있다.
제1 표준 편차는 타깃 메모리 셀 중 값이 1인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차이다.
제2 표준 편차는 타깃 메모리 셀 중 값이 0인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차이다.
제어 회로는 타깃 메모리 셀에 대한 프로그램-소거 카운트 및 타깃 메모리 셀에 대한 리텐션 시간 중 하나 이상을 기초로 하여, 예상 표준 편차 그룹에 포함된 복수의 표준 편차 중에서 제1 표준 편차 및 제2 표준 편차를 결정할 수 있다.
메모리 시스템의 동작 방법은 메모리 장치에 포함된 복수의 타깃 메모리 셀로부터 리드한 리드 데이터에 대한 ECC 디코딩을 실행하는 단계를 포함할 수 있다.
메모리 시스템의 동작 방법은 ECC 디코딩이 성공하였을 때, 복수의 타깃 메모리 셀에 프로그램된 데이터를 리드하기 위한 하나 이상의 리드 바이어스에 대한 업데이트 여부를 결정하는 단계를 포함할 수 있다.
메모리 시스템의 동작 방법은 리드 바이어스를 업데이트할 때, i) ECC 디코딩에 의해 생성된 결과 데이터의 정보 및 ii) 상기 ECC 디코딩 시 정정된 데이터 비트의 개수의 정보를 기초로 하여, 리드 바이어스를 업데이트하는 단계를 포함할 수 있다.
본 발명의 실시예들에 의하면, 메모리 셀의 문턱 전압 분포의 변화에 따라 리드 바이어스 값을 최적화할 수 있다.
또한, 본 발명의 실시예들에 의하면, ECC 디코딩의 성공 가능성을 높일 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 구성도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 개략적으로 나타낸 블록도다.
도 3은 본 발명의 실시예들에 따른 메모리 장치의 각 메모리 블록을 개략적으로 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 워드 라인 및 비트 라인의 구조를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 동작을 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템의 개략적인 동작에 대한 흐름도이다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템이 제1 페일 비트율 및 제2 페일 비트율을 결정하는 일 예를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템이 제1 페일 비트율 및 제2 페일 비트율에 따라 리드 바이어스가 업데이트되는 방향을 결정하는 일 예를 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템이 제1 페일 비트율 및 제2 페일 비트율에 따라 리드 바이어스가 업데이트되는 방향을 결정하는 다른 예를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템이 표준 편차에 따라 리드 바이어스가 업데이트되는 크기를 결정하는 일 예를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템이 표준 편차에 따라 리드 바이어스가 업데이트되는 크기를 결정하는 다른 예를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템이 프로그램-소거 카운트 및 리텐션 시간에 따라 표준 편차를 결정하는 일 예를 나타낸 도면이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템이 복수의 리드 바이어스를 업데이트하는 일 예를 나타낸 도면이다.
도 14는 도 13의 메모리 시스템이 추가 정보를 이용하여 복수의 리드 바이어스를 업데이트하는 일 예를 나타낸 도면이다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템이 리드 바이어스를 업데이트하는 시점의 일 예를 나타낸 도면이다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템이 리드 바이어스를 업데이트하는 시점의 다른 예를 나타낸 도면이다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템이 리드 바이어스를 업데이트하는 시점의 또 다른 예를 나타낸 도면이다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타낸 흐름도이다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성도이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 구성도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(100)은 데이터를 저장하는 메모리 장치(110)와, 메모리 장치(110)를 제어하는 메모리 컨트롤러(120) 등을 포함할 수 있다.
메모리 장치(110)는 다수의 메모리 블록(Memory Block)을 포함하며, 메모리 컨트롤러(120)의 제어에 응답하여 동작한다. 여기서, 메모리 장치(110)의 동작은 일 예로, 읽기 동작(Read Operation), 프로그램 동작(Program Operation; "Write Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 장치(110)는 데이터를 저장하는 복수의 메모리 셀(Memory Cell; 간단히 줄여서 "셀" 이라고도 함)을 포함하는 메모리 셀 어레이(Memory Cell Array)를 포함할 수 있다. 이러한 메모리 셀 어레이는 메모리 블록 내에 존재할 수 있다.
예를 들어, 메모리 장치(110)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND Flash Memory), 3차원 낸드 플래시 메모리(3D NAND Flash Memory), 노아 플래시 메모리(NOR Flash memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 또는 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등으로 다양한 타입으로 구현될 수 있다.
한편, 메모리 장치(110)는 3차원 어레이 구조(three-Dimensional Array structure)로 구현될 수 있다. 본 발명의 실시예들은 전하 저장층이 전도성 부유 게이트(Floating Gate)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(110)는 메모리 컨트롤러(120)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다.
예를 들면, 메모리 장치(110)는 프로그램 동작, 읽기 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 프로그램 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(110)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(120)는 메모리 장치(110)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(120)는 호스트(HOST)의 요청에 따라 메모리 장치(110)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(120)는 호스트(HOST)의 요청과 무관하게 메모리 장치(110)의 동작을 제어할 수도 있다.
한편, 메모리 컨트롤러(120)와 호스트(HOST)는 서로 분리된 장치일 수도 있다. 경우에 따라서, 메모리 컨트롤러(120)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(120)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
도 1을 참조하면, 메모리 컨트롤러(120)는 메모리 인터페이스(122) 및 제어 회로(123) 등을 포함할 수 있으며, 호스트 인터페이스(121) 등을 더 포함할 수 있다.
호스트 인터페이스(121)는 호스트(HOST)와의 통신을 위한 인터페이스를 제공한다.
제어 회로(123)는 호스트(HOST)로부터 커맨드를 수신할 때, 호스트 인터페이스(121)를 통해서 커맨드를 수신하여, 수신된 커맨드를 처리하는 동작을 수행할 수 있다.
메모리 인터페이스(122)는, 메모리 장치(110)와 연결되어 메모리 장치(110)와의 통신을 위한 인터페이스를 제공한다. 즉, 메모리 인터페이스(122)는 제어 회로(123)의 제어에 응답하여 메모리 장치(110)와 메모리 컨트롤러(120)를 인터페이스를 제공하도록 구성될 수 있다.
제어 회로(123)는 메모리 컨트롤러(120)의 전반적인 제어 동작을 수행하여 메모리 장치(110)의 동작을 제어한다. 이를 위해, 일 예로, 제어 회로(123)는 프로세서(124), 워킹 메모리(125) 등 중 하나 이상을 포함할 수 있으며, 경우에 따라서, 에러 검출 및 정정 회로(ECC Circuit, 126) 등을 더 포함할 수 있다.
프로세서(124)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(124)는 호스트 인터페이스(121)를 통해 호스트(HOST)와 통신하고, 메모리 인터페이스(122)를 통해 메모리 장치(110)와 통신할 수 있다.
프로세서(124)는 플래시 변환 레이어(FTL: Flash Translation Layer)의 기능을 수행할 수 있다. 프로세서(124)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(LBA, logical block address)를 물리 블록 어드레스(PBA, physical block address)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다.
플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(124)는 호스트(HOST)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 랜더마이징 시드(seed)를 이용하여 호스트(HOST)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치(110)에 제공되어 메모리 셀 어레이에 프로그램 된다.
프로세서(124)는 읽기 동작 시 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서(124)는 디랜더마이징 시드를 이용하여 메모리 장치(110)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(HOST)로 출력될 것이다.
프로세서(124)는 펌웨어(FirmWare)를 실행하여 메모리 컨트롤러(120)의 동작을 제어할 수 있다. 다시 말해, 프로세서(124)는, 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행하기 위하여, 부팅 시 워킹 메모리(125)에 로딩 된 펌웨어를 실행(구동)할 수 있다.
펌웨어(FirmWare)는 메모리 시스템(100) 내에서 실행되는 프로그램으로서, 다양한 기능적 레이어들을 포함할 수 있다.
예를 들어, 펌웨어는, 호스트(HOST)에서 메모리 시스템(100)에 요구하는 논리 주소(Logical Address)와 메모리 장치(110)의 물리주소(Physical Address) 간의 변환 기능을 하는 플래시 변환 레이어(FTL: Flash Translation Layer)와, 호스트(HOST)에서 저장 장치인 메모리 시스템(100)에 요구하는 커맨드를 해석하여 플래시 변환 레이어(FTL)에 전달하는 역할을 하는 호스트 인터페이스 레이어(HIL: Host Interface Layer)와, 플래시 변환 레이어(FTL)에서 지시하는 커맨드를 메모리 장치(110)로 전달하는 플래시 인터페이스 레이어(FIL: Flash Interface Layer) 등 중 하나 이상을 포함할 수 있다.
이러한 펌웨어는, 일 예로, 메모리 장치(110)에 저장되어 있다가 워킹 메모리(125)에 로딩 될 수 있다.
워킹 메모리(125)는 메모리 컨트롤러(120)를 구동하기 위해 필요한 펌웨어, 프로그램 코드, 커맨드 또는 데이터들을 저장할 수 있다. 이러한 워킹 메모리(125)는, 일 예로, 휘발성 메모리로서, SRAM (Static RAM), DRAM (Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등 중 하나 이상을 포함할 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드(Error Correction Code)를 이용하여 확인 대상 데이터의 에러 비트를 검출하고, 검출된 에러 비트를 정정하도록 구성될 수 있다. 여기서, 확인 대상 데이터는, 일 예로, 워킹 메모리(125)에 저장된 데이터이거나, 메모리 장치(110)로부터 읽어온 데이터 등일 수 있다.
에러 검출 및 정정 회로(126)는 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있다. 에러 검출 및 정정 회로(126)는 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 또는 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다.
예를 들면, 에러 검출 및 정정 회로(126)는 읽기 데이터들 각각에 대해 섹터(Sector) 단위로 에러 비트를 검출할 수 있다. 즉, 각각의 읽기 데이터는 복수의 섹터(Sector)로 구성될 수 있다. 섹터(Sector)는 플래시 메모리의 읽기 단위인 페이지(Page)보다 더 작은 데이터 단위를 의미할 수 있다. 각각의 읽기 데이터를 구성하는 섹터들은 어드레스를 매개로 서로 대응될 수 있다.
에러 검출 및 정정 회로(126)는 비트 에러율(Bit Error Rate, BER)을 산출하고, 섹터 단위로 정정 가능 여부를 판단할 수 있다. 에러 검출 및 정정 회로(126)는 예를 들어, 비트 에러율(BER)이 기준값(reference value)보다 높은 경우 해당 섹터를 정정 불가능(Uncorrectable or Fail)으로 판단할 것이다. 반면에, 비트 에러율(BER)이 기준값보다 낮은 경우 해당 섹터를 정정 가능(Correctable or Pass)으로 판단할 것이다.
에러 검출 및 정정 회로(126)는 모든 읽기 데이터들에 대해 순차적으로 에러 검출 및 정정 동작을 수행할 수 있다. 에러 검출 및 정정 회로(126)는 읽기 데이터에 포함된 섹터가 정정 가능한 경우 다음 읽기 데이터에 대해서는 해당 섹터에 대한 에러 검출 및 정정 동작을 생략할 수 있다. 이렇게 모든 읽기 데이터들에 대한 에러 검출 및 정정 동작이 종료되면, 에러 검출 및 정정 회로(126)는 마지막까지 정정 불가능으로 판단된 섹터를 검출할 수 있다. 정정 불가능한 것으로 판단된 섹터는 하나 또는 그 이상일 수 있다. 에러 검출 및 정정 회로(126)는 정정 불가능으로 판단된 섹터에 대한 정보(ex. 어드레스 정보)를 프로세서(124)로 전달할 수 있다.
버스(127)는 메모리 컨트롤러(120)의 구성 요소들(121, 122, 124, 125, 126) 사이의 채널(Channel)을 제공하도록 구성될 수 있다. 이러한 버스(127)는, 일 예로, 각종 제어 신호, 커맨드 등을 전달하기 위한 제어 버스와, 각종 데이터를 전달하기 위한 데이터 버스 등을 포함할 수 있다.
메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126)은 예시일 뿐이다. 메모리 컨트롤러(120)의 전술한 구성 요소들(121, 122, 124, 125, 126) 중 일부의 구성 요소는 삭제되거나, 메모리 컨트롤러(120)의 전술한 구성 요소들 (121, 122, 124, 125, 126) 중 몇몇 구성 요소들이 하나로 통합될 수 있다. 경우에 따라, 메모리 컨트롤러(120)의 전술한 구성 요소들 이외에 하나 이상의 다른 구성 요소가 추가될 수도 있다.
아래에서는, 도 2를 참조하여 메모리 장치(110)에 대하여 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 메모리 장치(110)를 개략적으로 나타낸 블록도다.
도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치(110)는, 메모리 셀 어레이(Memory Cell Array, 210), 어드레스 디코더(Address Decoder, 220), 읽기 및 쓰기 회로(Read and Write Circuit, 230), 제어 로직(Control Logic, 240) 및 전압 생성 회로(Voltage Generation Circuit, 250) 등을 포함할 수 있다.
메모리 셀 어레이(210)는 다수의 메모리 블록(BLK1~BLKz, z는 2 이상의 자연수)을 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz)에는, 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 배치되며, 다수의 메모리 셀(MC)이 배열될 수 있다.
다수의 메모리 블록(BLK1~BLKz)은 다수의 워드 라인(WL)을 통해 어드레스 디코더(220)와 연결될 수 있다. 다수의 메모리 블록(BLK1~BLKz)은 다수의 비트 라인(BL)을 통해 읽기 및 쓰기 회로(230)와 연결될 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각은 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 다수의 메모리 셀은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다.
메모리 셀 어레이(210)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있으며, 경우에 따라서는, 3차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
한편, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(SLC: Single-Level Cell)일 수 있다. 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(MLC: Multi-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(TLC: Triple-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)에 포함되는 복수의 메모리 셀 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(QLC: Quad-Level Cell)일 수 있다. 또 다른 예로, 메모리 셀 어레이(210)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀을 포함할 수도 있다.
도 2를 참조하면, 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 제어 로직(240) 및 전압 생성 회로(250) 등은 메모리 셀 어레이(210)를 구동하는 주변 회로로서 동작할 수 있다.
어드레스 디코더(220)는 다수의 워드 라인(WL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다.
어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작하도록 구성될 수 있다.
어드레스 디코더(220)는 메모리 장치(110) 내부의 입출력 버퍼를 통해 어드레스(Address)를 수신할 수 있다. 어드레스 디코더(220)는 수신된 어드레스 중 블록 어드레스(Block Address)를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다.
어드레스 디코더(220)는 전압 생성 회로(250)로부터 읽기 전압(Vread) 및 패스 전압(Vpass)을 입력 받을 수 있다.
어드레스 디코더(220)는 읽기 동작 중 읽기 전압 인가 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)으로 읽기 전압(Vread)를 인가하고, 나머지 비 선택된 워드 라인들(WL)에는 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 프로그램 검증 동작 시, 선택된 메모리 블록 내 선택된 워드 라인(WL)에 전압 생성 회로(250)에서 발생된 검증 전압을 인가하고, 나머지 비 선택된 워드 라인들(WL)에 패스 전압(Vpass)을 인가할 수 있다.
어드레스 디코더(220)는 수신된 어드레스 중 열 어드레스를 디코딩 하도록 구성될 수 있다. 어드레스 디코더(220)는 디코딩 된 열 어드레스를 읽기 및 쓰기 회로(230)에 전송할 수 있다.
메모리 장치(110)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스 중 하나 이상을 포함할 수 있다.
어드레스 디코더(220)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택할 수 있다. 열 어드레스는 어드레스 디코더(220)에 의해 디코딩 되어 읽기 및 쓰기 회로(230)에 제공될 수 있다.
어드레스 디코더(220)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등 중 하나 이상을 포함할 수 있다.
읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함할 수 있다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 읽기 동작(Read Operation) 시에는 "읽기 회로(Read Circuit)"로 동작하고, 쓰기 동작(Write Operation) 시에는 "쓰기 회로(Write Circuit)"로 동작할 수 있다.
전술한 읽기 및 쓰기 회로(230)는 다수의 페이지 버퍼(PB)를 포함하는 페이지 버퍼 회로(Page Buffer Circuit) 또는 데이터 레지스터 회로(Data Register Circuit)라고도 한다. 여기서, 읽기 및 쓰기 회로(230)는 데이터 처리 기능을 담당하는 데이터 버퍼(Data Buffer)를 포함할 수 있고, 경우에 따라서, 캐싱 기능을 담당하는 캐쉬 버퍼(Cache Buffer)를 추가로 더 포함할 수 있다.
다수의 페이지 버퍼(PB)는 다수의 비트 라인(BL)을 통해 메모리 셀 어레이(210)에 연결될 수 있다. 다수의 페이지 버퍼(PB)는 읽기 동작 및 프로그램 검증 동작 시, 메모리 셀들의 문턱전압(Vth)을 센싱하기 위하여, 메모리 셀들과 연결된 비트 라인들(BL)에 센싱 전류를 계속적으로 공급하면서, 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치할 수 있다.
읽기 및 쓰기 회로(230)는 제어 로직(240)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작할 수 있다.
읽기 및 쓰기 회로(230)는 읽기 동작 시, 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후, 메모리 장치(110)의 입출력 버퍼로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(230)는 페이지 버퍼들(PB) 또는 페이지 레지스터들 이외에도, 열 선택 회로 등을 포함할 수 있다.
제어 로직(240)은 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 및 전압 생성 회로(250) 등과 연결될 수 있다. 제어 로직(240)은 메모리 장치(110)의 입출력 버퍼를 통해 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다.
제어 로직(240)은 제어 신호(CTRL)에 응답하여 메모리 장치(110)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(240)은 다수의 페이지 버퍼(PB)의 센싱 노드의 프리 차지 전위 레벨을 조절하기 위한 제어 신호를 출력할 수 있다.
제어 로직(240)은 메모리 셀 어레이(210)의 읽기 동작을 수행하도록 읽기 및 쓰기 회로(230)를 제어할 수 있다. 전압 생성 회로(250)는, 제어 로직(240)에서 출력되는 전압 생성 회로 제어 신호에 응답하여, 읽기 동작 시, 이용되는 읽기 전압(Vread) 및 패스 전압(Vpass)을 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 메모리 장치(110)의 각 메모리 블록(BLK) 를 개략적으로 나타낸 도면이다.
도 3을 참조하면, 메모리 장치(110)에 포함된 메모리 블록(BLK)은, 일 예로, 다수의 페이지(PG)와 다수의 스트링(STR)이 교차하는 방향으로 배치되어 구성될 수 있다.
다수의 페이지(PG)는 다수의 워드 라인(WL)과 대응되고, 다수의 스트링(STR)은 다수의 비트 라인(BL)과 대응된다.
메모리 블록(BLK)에는 다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 교차하면서 배치될 수 있다. 예를 들어, 다수의 워드 라인(WL) 각각은 행 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 열 방향으로 배치될 수 있다. 다른 예를 들어, 다수의 워드 라인(WL) 각각은 열 방향으로 배치되고, 다수의 비트 라인(BL) 각각은 행 방향으로 배치될 수 있다.
다수의 워드 라인(WL)과 다수의 비트 라인(BL)이 서로 교차하여, 다수의 메모리 셀(MC)이 정의될 수 있다. 각 메모리 셀(MC)에는 트랜지스터(TR)가 배치될 수 있다.
예를 들어, 각 메모리 셀(MC)에 배치된 트랜지스터(TR)는 드레인, 소스 및 게이트 등을 포함할 수 있다. 트랜지스터(TR)의 드레인(또는 소스)은 해당 비트 라인(BL)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 소스(또는 드레인)는 소스 라인(그라운드일 수 있음)과 직접 또는 다른 트랜지스터(TR)를 경유하여 연결될 수 있다. 트랜지스터(TR)의 게이트는 절연체에 둘러싸인 플로팅 게이트(FG: Floating Gate)와 워드 라인(WL)으로부터 게이트 전압이 인가되는 컨트롤 게이트(CG: Control Gate)를 포함할 수 있다.
다수의 메모리 블록(BLK1~BLKz) 각각에는, 2개의 최외곽 워드 라인 중 읽기 및 쓰기 회로(230)와 더 인접한 제1 최외곽 워드 라인의 바깥쪽에는 제1 선택 라인(소스 선택 라인 또는 드레인 선택 라인이라고도 함)이 더 배치될 수 있으며, 다른 제2 최외곽 워드 라인의 바깥쪽에는 제2 선택 라인(드레인 선택 라인 또는 소스 선택 라인이라고도 함)이 더 배치될 수 있다.
경우에 따라서, 제1 최외곽 워드 라인과 제1 선택 라인 사이에는 하나 이상의 더미 워드 라인이 더 배치될 수 있다. 또한, 제2 최외곽 워드 라인과 제2 선택 라인 사이에도 하나 이상의 더미 워드 라인이 더 배치될 수 있다.
도 3과 같은 메모리 블록 구조를 가질 때, 읽기 동작 및 프로그램 동작(쓰기 동작)은 페이지 단위로 수행될 수 있으며, 소거(Erasure) 동작은 메모리 블록 단위로 수행될 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 장치(110)의 워드 라인(WL) 및 비트 라인(BL)의 구조를 나타낸 도면이다.
도 4를 참조하면, 메모리 장치(110)에는, 메모리 셀들(MC)이 모여 있는 핵심 영역과 이 핵심 영역의 나머지 영역에 해당하며 메모리 셀 어레이(210)의 동작을 위해 서포트(Support) 해주는 보조 영역이 존재한다.
핵심 영역은 페이지들(PG)과 스트링들(STR)으로 구성될 수 있다. 이러한 핵심 영역에는, 다수의 워드 라인(WL1 ~ WL9)과 다수의 비트 라인(BL)이 교차하면서 배치된다.
다수의 워드 라인(WL1 ~ WL9)은 행 디코더(410)와 연결되고, 다수의 비트 라인(BL)은 열 디코더(420)와 연결될 수 있다. 다수의 비트 라인(BL)와 열 디코더(420) 사이에는 읽기 및 쓰기 회로(230)에 해당하는 데이터 레지스터(430)가 존재할 수 있다.
다수의 워드 라인(WL1 ~ WL9)은 다수의 페이지(PG)와 대응된다.
예를 들어, 도 4와 같이 다수의 워드 라인(WL1 ~ WL9) 각각은 하나의 페이지(PG)와 대응될 수 있다. 이와 다르게, 다수의 워드 라인(WL1 ~ WL9) 각각이 사이즈가 큰 경우, 다수의 워드 라인(WL1 ~ WL9) 각각은 둘 이상(예: 2개 또는 4개)의 페이지(PG)와 대응될 수도 있다. 페이지(PG)는 프로그램 동작과 읽기 동작을 진행하는데 있어서 최소 단위가 되며, 프로그램 동작 및 읽기 동작 시, 동일 페이지(PG) 내에서의 모든 메모리 셀(MC)은 동시 동작을 수행할 수 있다.
다수의 비트 라인(BL)은 홀수 번째 비트 라인(BL)과 짝수 번째 비트 라인(BL)을 구분되면서 열 디코더(420)와 연결될 수 있다.
메모리 셀(MC)에 액세스 하기 위해서는, 주소가 먼저 입출력 단을 거쳐 행 디코더(410)와 열 디코더(420)를 통하여 핵심 영역으로 들어와서, 타깃 메모리 셀을 지정할 수 있다. 타깃 메모리 셀을 지정한다는 것은 행 디코더(410)와 연결된 워드 라인들(WL1 ~ WL9)과 열 디코더(420)와 연결된 비트 라인들(BL)의 교차되는 사이트에 있는 메모리 셀(MC)에 데이터를 프로그램 하거나 프로그램 된 데이터를 읽어 내기 위하여 액세스 한다는 것을 의미한다.
제1 방향(예: X축 방향)의 페이지(PG)는 워드 라인(WL)이란 공통으로 사용하는 라인으로 묶여 있으며, 제2 방향(예: Y축 방향)의 스트링(STR)도 비트 라인(BL)이란 공통 라인으로 묶여(연결되어) 있다. 공통으로 묶여 있다는 것은 구조적으로 동일한 물질로 연결되어 있고, 전압 인가 시에도 모두 동일한 전압이 동시에 인가된다는 것을 의미한다. 물론, 직렬로 연결된 중간 위치나 마지막 위치의 메모리 셀(MC)은 앞의 메모리 셀(MC)의 전압 강하에 의하여, 처음에 위치하는 메모리 셀(MC)과 맨 마지막에 위치하는 메모리 셀(MC)에 인가되는 전압은 약간 다를 수 있다.
메모리 장치(110)의 데이터 처리 모두는, 데이터 레지스터(430)를 경유하여 프로그램 및 읽기가 되므로, 데이터 레지스터(430)는 중추적 역할을 한다. 데이터 레지스터(430)의 데이터 처리가 늦어지면 다른 모든 영역에서는 데이터 레지스터(430)가 데이터 처리를 완료할 때까지 기다려야 한다. 또한, 데이터 레지스터(430)의 성능이 저하되면, 메모리 장치(110)의 전체 성능을 저하시킬 수 있다.
도 4의 예시를 참조하면, 1개의 스트링(STR)에는, 다수의 워드 라인(WL1 ~ WL9)과 연결되는 다수의 트랜지스터(TR1 ~ TR9)가 존재할 수 있다. 다수의 트랜지스터(TR1 ~ TR9)가 존재하는 영역들이 메모리 셀들(MC)에 해당한다. 여기서, 다수의 트랜지스터(TR1 ~ TR9)는 전술한 바와 같이, 제어 게이트 (CG)와 플로팅 게이트(FG)를 포함하는 트랜지스터들이다.
다수의 워드 라인(WL1 ~ WL9)은 2개의 최외곽 워드 라인(WL1, WL9)을 포함한다. 2개의 최외곽 워드 라인(WL1, WL9) 중 신호 경로적 측면에서 데이터 레지스터(430)와 더 인접한 제1 최외곽 워드 라인(WL1)의 바깥쪽에는 제1 선택 라인(DSL)이 더 배치되고, 다른 제2 최외곽 워드 라인(WL9)의 바깥쪽에는 제2 선택 라인(SSL)이 더 배치될 수 있다.
제1 선택 라인(DSL)에 의해 온-오프가 제어되는 제1 선택 트랜지스터(D-TR)는 제1 선택 라인(DSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다. 제2 선택 라인(SSL)에 의해 온-오프가 제어되는 제2 선택 트랜지스터(S-TR)는 제2 선택 라인(SSL)과 연결된 게이트 전극을 가지고 있을 뿐, 플로팅 게이트(FG)를 포함하지 않는 트랜지스터이다.
제1 선택 트랜지스터(D-TR)는 해당 스트링(STR)과 데이터 레지스터(430) 간의 연결을 온 또는 오프 시키는 스위치 역할을 한다. 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)과 소스 라인(SL) 간의 연결을 온 또는 오프 시켜주는 스위치 역할을 한다. 즉, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)는 해당 스트링(STR)의 양쪽 끝에 있으면서, 신호를 이어주고 끊어내는 문지기 역할을 한다.
메모리 시스템(100)은, 프로그램 동작 시, 프로그램 할 비트 라인(BL)의 타깃 메모리 셀(MC)에 전자를 채워야 하기 때문에, 제1 선택 트랜지스터(D-TR)의 게이트 전극에 소정의 턴-온 전압(Vcc)를 인가하여 제1 선택 트랜지스터(D-TR)를 턴-온 시키고, 제2 선택 트랜지스터(S-TR)의 게이트 전극에는 소정의 턴-오프 전압(예: 0V)을 인가하여 제2 선택 트랜지스터(S-TR)를 턴-오프 시킨다.
메모리 시스템(100)은, 읽기 동작 또는 검증(Verification) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 턴-온 시켜준다. 이에 따라, 전류가 해당 스트링(STR)을 관통하여 그라운드에 해당하는 소스 라인(SL)으로 빠질 수 있어서, 비트 라인(BL)의 전압 레벨이 측정될 수 있다. 다만, 읽기 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 온-오프 타이밍의 시간 차이가 있을 수 있다.
메모리 시스템(100)은, 소거(Erasure) 동작 시, 소스 라인(SL)을 통하여 기판(Substrate)에 소정 전압(예: +20V)를 공급하기도 한다. 메모리 시스템(100)은, 소거(Erasure) 동작 시, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)를 모두 플로팅(Floating) 시켜서 무한대의 저항을 만들어 준다. 이에 따라, 제1 선택 트랜지스터(D-TR) 및 제2 선택 트랜지스터(S-TR)의 역할이 없도록 해주고, 플로팅 게이트(FG)와 기판(Substrate) 사이에서만 전위 차이에 의한 전자(electron)가 동작할 수 있도록 구조화 되어 있다.
도 5는 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 동작을 나타낸 도면이다.
메모리 시스템(100)의 메모리 컨트롤러(120)는 메모리 장치(110)에 포함된 복수의 타깃 메모리 셀(TGT_MC)로부터 리드한 리드 데이터(READ_DATA)에 대해 ECC 디코딩을 실행할 수 있다. ECC 디코딩은 도 1에서 설명한 에러 검출 및 정정 회로(126)에 의해 섹터 단위로 실행될 수 있다.
만약 ECC 디코딩이 성공하면, 즉 UECC(Uncorrectable ECC)가 발생하지 않으면 결과 데이터(RESULT_DATA) 및 ECC 디코딩 시 정정된 데이터 비트의 개수의 정보가 생성될 수 있다.
결과 데이터(RESULT_DATA)는 리드 데이터(READ_DATA)에 비해 일부 데이터 비트의 차이가 발생할 수 있다. ECC 디코딩 과정에서 값이 1인 데이터 비트 중 일부의 값이 0으로 정정되고, 값이 0인 데이터 비트 중 일부의 값이 1로 정정될 수 있다. 만약 오류가 없으면 ECC 디코딩 과정에서 정정이 발생하지 않을 수도 있다.
ECC 디코딩 시 정정된 데이터 비트의 개수의 정보는 값이 0에서 1로 정정된 데이터 비트의 개수 m개와 값이 1에서 0으로 정정된 데이터 비트의 개수 n개를 포함할 수 있다. 이때, m과 n의 값은 0 이상의 정수이다.
도 6은 본 발명의 실시예들에 따른 메모리 시스템(100)의 개략적인 동작에 대한 흐름도이다.
먼저 메모리 시스템(100)의 메모리 컨트롤러(120)는 메모리 장치(110)에 포함된 복수의 타깃 메모리 셀(TGT_MC)로부터 리드한 리드 데이터(READ_DATA)에 대해 ECC 디코딩을 실행할 수 있다(S610).
메모리 컨트롤러(120)는 ECC 디코딩이 성공하였는지 여부를 판단한다(S620).
만약 ECC 디코딩이 성공한 경우(S620-Y), 메모리 컨트롤러(120)는 리드 바이어스(read bias)를 업데이트할 지 여부를 판단한다(S630).
메모리 컨트롤러(120)는 리드 데이터(READ_DATA)에 대한 ECC 디코딩이 성공하였을 때 리드 바이어스에 대한 업데이트 여부를 결정할 수 있다.
리드 바이어스는 복수의 타깃 메모리 셀(TGT_MC)에 프로그램된 데이터를 리드하기 위해 사용되는 값이다. 리드 바이어스의 개수는 하나 이상일 수 있다. 만약, 타깃 메모리 셀(TGT_MC)이 싱글-레벨 셀(SLC)이면 리드 바이어스의 개수는 1개이고, 멀티-레벨 셀(MLC)이면 리드 바이어스의 개수는 3개이고, 트리플-레벨 셀(TLC)이면 리드 바이어스의 개수는 7개이다.
만약 메모리 컨트롤러(120)가 리드 바이어스를 업데이트하는 경우(S630-Y), 메모리 컨트롤러(120)는 i) ECC 디코딩에 의해 생성된 결과 데이터(RESULT_DATA) 및 ii) ECC 디코딩 시 정정된 데이터 비트의 개수의 정보를 기초로 하여 리드 바이어스를 업데이트할 수 있다(S640).
본 발명의 실시예들에서, 메모리 컨트롤러(120)는 ECC 디코딩이 성공하였을 때 리드 바이어스를 업데이트한다. ECC 디코딩이 성공하였을 때 메모리 컨트롤러(120)가 리드 데이터(READ_DATA) 과정에서 오류가 발생한 패턴을 판단한 후 이러한 패턴을 미리 대응하기 위해서이다. 이를 통해 이후 ECC 디코딩 시 성공 가능성이 높아질 수 있다.
이와 같이 메모리 시스템(100)의 메모리 컨트롤러(120)가 리드 바이어스를 업데이트할 때, 리드 바이어스가 업데이트되는 방향과 리드 바이어스가 업데이트되는 크기를 결정해야 한다.
리드 바이어스가 업데이트되는 방향이란 리드 바이어스의 값이 현재 설정된 값보다 증가할 지 또는 감소할 지 여부를 의미한다.
리드 바이어스가 업데이트되는 크기란 리드 바이어스의 값이 현재 설정된 값보다 얼마만큼 증가할 지 또는 감소할 지를 나타내는 절대값을 의미한다.
먼저 메모리 시스템(100)의 메모리 컨트롤러(120)가 리드 바이어스가 업데이트되는 방향을 결정하는 실시예를 설명한다.
메모리 컨트롤러(120)는 제1 페일 비트율(FBR1) 및 제2 페일 비트율(FBR2)을 기초로 리드 바이어스가 업데이트되는 방향을 결정할 수 있다.
메모리 컨트롤러(120)는 제1 페일 비트율(FBR1)을 결과 데이터(RESULT_DATA) 중에서 값이 1인 데이터 비트의 개수 대비 ECC 디코딩 시 값이 0에서 1로 정정된 데이터 비트의 개수의 비율로 결정할 수 있다.
그리고 메모리 컨트롤러(120)는 제2 페일 비트율(FBR2)을 전술한 결과 데이터(RESULT_DATA) 중에서 값이 0인 데이터 비트의 개수 대비 ECC 디코딩 시 값이 1에서 0으로 정정된 데이터 비트의 개수의 비율로 결정할 수 있다.
도 7은 본 발명의 실시예들에 따른 메모리 시스템(100)이 제1 페일 비트율(FBR1) 및 제2 페일 비트율(FBR2)을 결정하는 일 예를 나타낸 도면이다.
전술한 복수의 타깃 메모리 셀(TGT_MC) 중 값이 1로 프로그램된 메모리 셀의 문턱 전압 분포가 PV1이고, 값이 0으로 프로그램된 메모리 셀의 문턱 전압 분포가 PV2라고 가정한다. 메모리 셀의 문턱 전압 분포는 PV1과 같이 대칭적인 분포일 수도 있고 PV2과 같이 비대칭적인 분포일 수도 있다.
한편, 타깃 메모리 셀(TGT_MC) 중에서 값이 1로 프로그램된 메모리 셀의 개수와 값이 0으로 프로그램된 메모리 셀의 개수는 상이할 수 있다.
ECC 디코딩이 성공한 경우, 값이 1로 프로그램된 메모리 셀의 개수는 결과 데이터(RESULT_DATA) 중에서 값이 1인 데이터 비트의 개수와 동일하고, 값이 0으로 프로그램된 메모리 셀의 개수는 결과 데이터 (RESULT_DATA) 중에서 값이 0인 데이터 비트의 개수와 동일하다. 메모리 셀에 프로그램된 데이터와 리드 과정에서 리드된 데이터가 상이한 경우 ECC 디코딩 과정에서 정정되기 때문이다.
타깃 메모리 셀(TGT_MC)에 프로그램된 데이터를 리드하기 위한 리드 바이어스(RB)의 값은 이상적인 경우 문턱 전압 분포 PV1과 문턱 전압 분포 PV2 사이에 위치할 수 있다.
그러나 다양한 원인으로 인해 타깃 메모리 셀(TGT_MC)의 문턱 전압 분포가 열화되는 경우에는 도 7과 같이 문턱 전압 분포 PV1과 문턱 전압 분포 PV2가 중첩되는 경우가 발생할 수 있다. 이 경우 리드 바이어스(RB)의 값은 문턱 전압 분포 PV1과 문턱 전압 분포 PV2가 중첩되는 문턱 전압 구간 사이의 어느 하나의 값으로 결정될 수 있다.
이 경우 프로그램된 값과 리드 바이어스(RB)를 이용해 리드된 데이터의 비트값이 서로 다른 메모리 셀이 존재할 수 있다.
먼저 값이 1로 프로그램된 메모리 셀 중 문턱 전압이 리드 바이어스(RB) 이상인 메모리 셀(영역 ②)은 최초 리드 시에 데이터 비트의 값이 0으로 리드될 수 있다. 이러한 메모리 셀로부터 리드된 데이터 비트의 값은 이후 ECC 디코딩 시에 값이 0에서 1로 정정될 수 있다.
그리고, 값이 0으로 프로그램된 메모리 셀 중 문턱 전압이 리드 바이어스(RB) 값 이하인 메모리 셀(영역 ①)은 최초 리드 시에 데이터 비트의 값이 1로 리드될 수 있다. 이러한 메모리 셀로부터 리드된 데이터 비트의 값은 이후 ECC 디코딩 시 1에서 0으로 정정될 수 있다.
메모리 컨트롤러(120)는 ECC 디코딩 과정에서 값이 0에서 1로 정정되거나 또는 1에서 0으로 정정되는 데이터 비트의 개수를 줄이기 위해 리드 바이어스(RB)의 값을 업데이트할 수 있다. 만약 정정되는 데이터 비트의 수가 많다면 ECC 디코딩 과정에 소요되는 시간이 길어지거나 혹은 UECC가 발생할 수 있기 때문이다.
만약 ECC 디코딩 시 0에서 1로 정정되는 데이터 비트의 비율이 1에서 0으로 정정되는 데이터 비트의 비율보다 높으면, 메모리 컨트롤러(120)는 리드 바이어스(RB)의 값을 현재 설정된 값보다 증가시켜서 0에서 1로 정정되는 데이터 비트의 개수를 줄일 수 있다.
만약 ECC 디코딩 시 0에서 1로 정정되는 데이터 비트의 비율이 1에서 0으로 정정되는 데이터 비트의 비율보다 낮으면, 메모리 컨트롤러(120)는 리드 바이어스(RB)의 값을 현재 설정된 값보다 감소시켜서 1에서 0으로 정정되는 데이터 비트의 개수를 줄일 수 있다.
만약 ECC 디코딩 시 0에서 1로 정정되는 데이터 비트의 비율과 1에서 0으로 정정되는 데이터 비트의 비율이 동일하면, 메모리 컨트롤러(120)는 리드 바이어스(RB)의 값을 현재 설정된 값으로 유지할 수 있다.
이하, 제1 페일 비트율(FBR1) 및 제2 페일 비트율(FBR2)에 따라 메모리 시스템(100)의 메모리 컨트롤러(120)가 리드 바이어스가 업데이트되는 방향을 결정하는 예를 도 8과 도 9에서 설명한다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템(100)이 제1 페일 비트율(FBR1) 및 제2 페일 비트율(FBR2)에 따라 리드 바이어스가 업데이트되는 방향을 결정하는 일 예를 나타낸 도면이다.
도 8에서 현재 리드 바이어스의 값이 RB1으로 설정되어 있다고 가정한다.
ECC 디코딩이 성공하였을 때 제1 페일 비트율(FBR1)이 제2 페일 비트율(FBR2)보다 크면, 메모리 컨트롤러(120)는 값이 0에서 1로 정정되는 데이터 비트의 수를 줄이기 위해서 리드 바이어스의 값을 RB1에서 RB2로 증가시킬 수 있다.
리드 바이어스의 값이 RB1일 경우 값이 1로 프로그램된 메모리 셀 중에서 데이터 비트의 값이 0으로 리드되는 메모리 셀이 많아진다. 따라서, 메모리 컨트롤러(120)는 리드 바이어스의 값을 RB2로 증가시켜 값이 1로 프로그램된 메모리 셀 중 0으로 리드되는 메모리 셀의 개수를 감소시킬 수 있다.
도 9는 본 발명의 실시예들에 따른 메모리 시스템이 제1 페일 비트율(FBR1) 및 제2 페일 비트율(FBR2)에 따라 리드 바이어스가 업데이트되는 방향을 결정하는 다른 예를 나타낸 도면이다.
도 9에서 현재 리드 바이어스의 값이 RB1'으로 설정되어 있다고 가정한다.
ECC 디코딩이 성공하였을 때 제1 페일 비트율(FBR1)이 제2 페일 비트율(FBR2)보다 작으면, 메모리 컨트롤러(120)는 값이 1에서 0로 정정되는 데이터 비트의 수를 줄이기 위해서 리드 바이어스의 값을 RB1'에서 RB2'로 감소시킬 수 있다.
리드 바이어스의 값이 RB1'일 경우 값이 0로 프로그램된 메모리 셀 중에서 데이터 비트의 값이 1로 리드되는 메모리 셀이 많아진다. 따라서, 메모리 컨트롤러(120)는 리드 바이어스의 값을 RB2'로 감소시켜 값이 0으로 프로그램된 메모리 셀 중 1로 리드되는 메모리 셀의 개수를 감소시킬 수 있다.
이상의 도 8 내지 도 9에서 전술한 제1 페일 비트율(FBR1) 및 제2 페일 비트율(FBR2)은 메모리 컨트롤러(120)가 리드 바이어스의 값을 증가시킬지 혹은 감소시킬지 여부, 즉 리드 바이어스가 변경되는 방향을 결정하는 데 사용될 수 있다.
이하, 메모리 시스템(100)의 메모리 컨트롤러(120)가 리드 바이어스가 업데이트되는 크기를 결정하는 실시예를 설명한다.
본 발명의 실시예들에서는 메모리 컨트롤러(120)가 리드 바이어스의 값을 증가 또는 감소시키는 크기를 결정하기 위해 문턱 전압 분포의 표준 편차를 이용하는 실시예에 대해 설명한다.
문턱 전압 분포의 표준 편차가 작을수록 문턱 전압 분포는 좁은 영역에 모여 있다는 것을 의미한다. 따라서, 리드 바이어스의 변화 폭이 적더라도 값이 정정되는 데이터 비트의 개수가 많아진다는 것을 의미한다.
반면 문턱 전압 분포의 표준 편차가 클수록 문턱 전압 분포는 넓은 영역에 퍼져 있다는 것을 의미한다. 따라서, 문턱 전압 분포가 좁은 영역에 모여 있을 때에 비해서, 동일한 개수의 데이터 비트가 정정되기 위한 리드 바이어스의 변화 폭이 더 커져야 한다는 것을 의미한다.
본 발명의 실시예들에서, 메모리 컨트롤러(120)는 제1 표준 편차 및 제2 표준 편차를 기초로 리드 바이어스가 업데이트되는 크기를 결정할 수 있다.
이때, 제1 표준 편차는 타깃 메모리 셀 중 값이 1인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차이다.
그리고 제2 표준 편차는 타깃 메모리 셀 중 값이 0인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차이다.
여기서 제1 표준 편차 및 제2 표준 편차가 예상 표준 편차인 이유는, 제1 표준 편차 및 제2 표준 편차가 현재 타깃 메모리 셀의 문턱 전압 분포로부터 직접 계산되는 값이 아니기 때문이다.
메모리 컨트롤러(120)가 타깃 메모리 셀의 모든 문턱 전압 분포를 이용하여 표준 편차를 계산할 경우 많은 시간이 소요된다. 따라서, 메모리 컨트롤러(120)는 특정한 시점(e.g. 메모리 장치(110)의 성능을 테스트할 때 또는 메모리 장치(110)가 유휴 상태일 때)일 때, 상태(e.g. 온도/프로그램-소거 카운트/리텐션 시간)에 따른 문턱 전압 분포의 표준 편차를 미리 계산할 수 있다. 그리고 메모리 컨트롤러(120)는 리드 바이어스를 업데이트할 때, 현재 상태를 기초로 하여 현재 문턱 전압 분포의 표준 편차가 예상 표준 편차라고 판단할 수 있다.
제1 표준 편차 및 제2 표준 편차는 타깃 메모리 셀의 문턱 전압 분포가 미리 설정된 모델(e.g. 가우시안(Gaussian) 모델)에 따라 분포한다는 가정 하에 적용될 수 있는 값이다.
이하, 도 10 내지 도 11에서는 표준 편차에 따라 리드 바이어스가 업데이트되는 크기가 결정되는 예를 설명한다.
그리고 도 12에서는 메모리 컨트롤러(120)가 문턱 전압 분포의 표준 편차를 타깃 표준 편차 리스트에 포함된 복수의 표준 편차 중에서 결정하는 일 예를 설명한다.
도 10은 본 발명의 실시예들에 따른 메모리 시스템(100)이 표준 편차에 따라 리드 바이어스가 업데이트되는 크기를 결정하는 일 예를 나타낸 도면이다.
도 10에서, 값이 1인 메모리 셀의 문턱 전압 분포는 PV1'이고 값이 0인 메모리 셀의 문턱 전압 분포는 PV2'이다.
도 10는 문턱 전압 분포 PV1'의 표준 편차 σ 의 값이 σ1인 경우에 대해 설명한다.
도 10에서 리드 바이어스가 RB11에서 RB21로 업데이트되는 경우, 리드 바이어스가 업데이트되는 크기를 A라고 한다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템(100)이 표준 편차에 따라 리드 바이어스가 업데이트되는 크기를 결정하는 다른 예를 나타낸 도면이다.
도 11에서, 값이 1인 메모리 셀의 문턱 전압 분포는 PV1"이고 값이 0인 메모리 셀의 문턱 전압 분포는 PV2"이다.
도 11은 문턱 전압 분포 PV1"의 표준 편차 σ 의 값이 σ1보다 큰 σ2인 경우에 대해 설명한다.
도 11에서 리드 바이어스가 RB11'에서 RB21'로 업데이트되는 경우, 리드 바이어스가 업데이트되는 크기 B는 도 10의 A보다 크다.
한편, 메모리 컨트롤러(120)는 전술한 제1 표준 편차 및 제2 표준 편차를 예상 표준 편차 그룹에 포함된 복수의 표준 편차 중에서 결정할 수 있다. 예상 표준 편차 그룹에 포함된 복수의 표준 편차 값은 미리 설정된 값일 수도 있고, 특정 시점(e.g. 메모리 장치(110)가 유휴 상태일 때)에 메모리 컨트롤러(120)에 의해 계산된 값일 수도 있다.
메모리 컨트롤러(120)는 설정된 기준에 따라 예상 표준 편차 그룹에서 제1 표준 편차 및 제2 표준 편차를 결정할 수 있다.
일 예로, 메모리 컨트롤러(120)는 타깃 메모리 셀(TGT_MC)에 대한 프로그램-소거 카운트 및 타깃 메모리 셀(TGT_MC)에 대한 리텐션 시간 중 하나 이상을 기초로 하여 예상 표준 편차 그룹에서 제1 표준 편차 및 제2 표준 편차를 결정할 수 있다.
타깃 메모리 셀(TGT_MC)에 대한 프로그램-소거 카운트란 타깃 메모리 셀(TGT_MC)을 포함하는 메모리 블록이 설정된 기준 시점으로부터 몇 번이나 프로그램 후 소거되었는지를 지시하는 정보이다. 타깃 메모리 셀(TGT_MC)에 대한 프로그램-소거 카운트가 증가할 수록 타깃 메모리 셀(TGT_MC)의 문턱 전압 분포가 열화되어 표준 편차의 크기가 증가한다.
타깃 메모리 셀(TGT_MC)에 대한 리텐션 시간은 타깃 메모리 셀(TGT_MC)이 프로그램된 후 얼마나 경과하였는지를 지시하는 정보이다. 타깃 메모리 셀(TGT_MC)에 대한 리텐션 시간이 증가할 수록 타깃 메모리 셀(TGT_MC)의 문턱 전압 분포가 열화되어 표준 편차의 크기가 증가한다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템(100)이 프로그램-소거 카운트 및 리텐션 시간에 따라 표준 편차를 결정하는 일 예를 나타낸 도면이다.
도 12를 참조하면, 프로그램-소거 카운트의 값이 속한 구간과 리텐션 시간의 값이 속한 구간에 따라 표준 편차가 결정될 수 있다. 이때, 리텐션 시간의 단위는 초(s)이다.
일 예로 타깃 메모리 셀에 대한 프로그램-소거 카운트의 값이 13이고, 리텐션 시간의 값이 25초라고 가정한다. 이 경우 표준 편차는 프로그램-소거 카운트의 값 13이 속한 구간 P2와 리텐션 시간의 값 25초가 속한 구간 R3에 대응하는 0.28로 결정된다.
다른 예로 타깃 메모리 셀에 대한 프로그램-소거 카운트의 값이 8이고, 리텐션 시간의 값이 37초라고 가정한다. 이 경우 표준 편차는 프로그램-소거 카운트의 값 8이 속한 구간 P1과 리텐션 시간의 값 37초가 속한 구간 R4에 대응하는 0.25로 결정된다.
이상의 도 6 내지 도 12에서는 메모리 컨트롤러(120)가 하나의 리드 바이어스를 업데이트하는 경우에 대해 설명하였다.
이하, 메모리 컨트롤러(120)가 복수의 리드 바이어스를 업데이트하는 경우에 추가로 고려해야 할 사항에 대해 설명한다.
예를 들어, 전술한 타깃 메모리 셀(TGT_MC)이 싱글-레벨 셀(SLC)이 아닌 멀티-레벨 셀(MLC)이라고 가정한다. 이 경우 전술한 결과 데이터(RESULT_DATA) 및 정정된 데이터 비트의 개수의 비율만으로는 타깃 메모리 셀(TGT_MC)의 리드 바이어스를 업데이트할 수 없는 경우가 존재할 수 있다.
이하 도 13 내지 도 14에서는 타깃 메모리 셀(TGT_MC)이 멀티-레벨 셀(MLC)인 경우 리드 바이어스를 업데이트하는 예를 설명한다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템(100)이 복수의 리드 바이어스를 업데이트하는 일 예를 나타낸 도면이다.
도 13에서 타깃 메모리 셀(TGT_MC)은 4개의 문턱 전압 분포 PV21, PV22, PV23, PV24를 가질 수 있다.
문턱 전압 분포 PV21에 포함된 메모리 셀은 MSB(Most Significant Bit)가 1이고 LSB(Least Significant Bit)가 1로 프로그램된 메모리 셀이다. 문턱 전압 분포 PV22에 포함된 메모리 셀은 MSB가 1이고 LSB가 0으로 프로그램된 메모리 셀이다. 문턱 전압 분포 PV23에 포함된 메모리 셀은 MSB가 0이고 LSB가 0으로 프로그램된 메모리 셀이다. 문턱 전압 분포 PV24에 포함된 메모리 셀은 MSB가 0이고 LSB가 1로 프로그램된 메모리 셀이다.
메모리 컨트롤러(120)가 복수의 타깃 메모리 셀(TGT_MC)로부터 2비트의 데이터 비트 중 LSB를 리드한다고 가정한다.
도 13에서, 메모리 셀의 문턱 전압이 리드 바이어스 RB31보다 작거나 또는 메모리 셀의 문턱 전압이 리드 바이어스 RB33보다 큰 경우에 메모리 셀의 LSB는 1로 리드된다. 이때, LSB가 1로 프로그램된 메모리 셀의 문턱 전압은 문턱 전압 분포 PV21에 포함되거나 또는 문턱 전압 분포 PV24에 포함될 수 있다.
이 경우, 메모리 컨트롤러(120)는 결과 데이터(RESULT_DATA) 중 LSB가 1인 데이터 비트의 개수 및 정정된 데이터 비트의 개수의 정보만으로는 설정된 리드 바이어스 RB31과 리드 바이어스 RB33을 어떻게 업데이트할 지 결정할 수 없다. 메모리 셀이 문턱 전압 분포 PV21에 포함되지만 해당 메모리 셀의 문턱 전압이 리드 바이어스 RB31보다 클 수도 있고, 메모리 셀이 문턱 전압 분포 PV24에 포함되지만 해당 메모리 셀의 문턱 전압이 리드 바이어스 RB33보다 작을 수도 있기 때문이다.
따라서, 메모리 컨트롤러(120)는 결과 데이터(RESULT_DATA)를 i) 리드 바이어스 RB31에 대응하는 데이터 비트 그룹과 ii) 리드 바이어스 RB33에 대응하는 데이터 비트 그룹으로 분할한 정보를 이용하여 리드 바이어스 RB31, RB33을 업데이트할 수 있다. 이때, 전술한 분할 정보는 타깃 메모리 셀(TGT_MC)로부터 데이터를 리드하는 과정에서 메모리 장치(110)에 의해 생성될 수 있다.
이때, 리드 바이어스 RB31을 기초로 리드된 데이터 비트의 그룹은 리드 바이어스 RB31을 RB31'로 업데이트하기 위해 사용되고, 리드 바이어스 RB33을 기초로 리드된 데이터 비트의 그룹은 리드 바이어스 RB33을 RB33'으로 업데이트하기 위해 사용될 수 있다. 이때, 리드 바이어스 RB31과 RB33가 업데이트되는 크기 및 방향을 결정하는 방법은 도 6 내지 도 12에서 전술한 방법과 동일하다.
예를 들어 결과 데이터(RESULT_DATA) 중 LSB가 1인 데이터 비트의 수가 1000개라고 가정한다. 만약 메모리 컨트롤러(120)가 메모리 장치(110)로부터 1) 리드 바이어스 RB31에 대응하는 데이터 비트 그룹의 비트가 400개이고 그 중 정정된 데이터 비트의 개수가 5개라는 정보와 2) 리드 바이어스 RB33에 대응하는 600개이고 그 중 정정된 데이터 비트의 개수가 10개라는 정보를 획득하면 1)을 기초로 리드 바이어스 RB31을 업데이트하고, 2)를 기초로 리드 바이어스 RB33을 업데이트할 수 있다.
이때, 메모리 컨트롤러(120)가 리드 바이어스 RB31을 정확하게 업데이트하기 위해서는 문턱 전압 분포 PV22에 포함된 메모리 셀의 개수에 대한 정보가 추가로 필요하다. 또한 메모리 컨트롤러(120)가 리드 바이어스 RB33을 정확하게 업데이트하기 위해서는 문턱 전압 분포 PV23에 포함된 메모리 셀의 개수에 대한 정보가 추가로 필요하다.
그러나, LSB가 0인 메모리 셀의 문턱 전압은 문턱 전압 분포 PV22에 포함될 수도 있고, 문턱 전압 분포 PV23에 포함될 수도 있다. 따라서, 메모리 컨트롤러(120)는 LSB가 0인 메모리 셀의 개수만으로는 문턱 전압 분포 PV22에 포함되는 메모리 셀의 개수와 문턱 전압 분포 PV23에 포함되는 메모리 셀의 개수를 알 수 없다.
이때, 메모리 컨트롤러(120)는 일 예로 문턱 전압 분포 PV22에 포함된 메모리 셀의 개수와 문턱 전압 분포 PV23에 포함된 메모리 셀의 개수가 동일하다고 가정할 수 있다.
다른 예로, 메모리 컨트롤러(120)는 문턱 전압 분포 PV22에 포함되는 메모리 셀의 개수와 문턱 전압 분포 PV23에 포함되는 메모리 셀의 개수를 결정하기 위한 추가 정보를 획득할 수 있다.
도 14는 도 13의 메모리 시스템(100)이 추가 정보를 이용하여 복수의 리드 바이어스를 업데이트하는 일 예를 나타낸 도면이다.
도 14에서 메모리 컨트롤러(120)는 복수의 타깃 메모리 셀(TGT_MC)에 대해 MSB를 리드하여 MSB가 1인 메모리 셀의 개수와 MSB가 0인 메모리 셀의 개수에 대한 정보를 추가로 획득할 수 있다. 일 예로 메모리 컨트롤러(120)는 이 정보를 메모리 장치(110)로부터 획득할 수 있다.
MSB가 1인 메모리 셀의 개수 중에서 LSB가 1인 메모리 셀의 개수, 즉 리드 바이어스 RB31에 대응하는 데이터 비트 그룹에 포함된 데이터 비트의 개수를 제외하면 문턱 전압 분포 PV22에 포함되는 메모리 셀의 개수를 구할 수 있다.
마찬가지로 MSB가 0인 메모리 셀의 개수 중에서 LSB가 1인 메모리 개수, 즉 리드 바이어스 RB33에 대응하는 데이터 비트 그룹에 포함된 데이터 비트의 개수를 제외하면 문턱 전압 분포 PV23에 포함되는 메모리 셀의 개수를 구할 수 있다.
전술한 예에서 MSB가 1인 메모리 셀의 개수가 900개이고, MSB가 0인 메모리 셀의 개수가 950개라고 가정한다. 이 경우 문턱 전압 분포 PV22에 포함되는 메모리 셀의 개수는 900 - 400 = 500개이고, 문턱 전압 분포 PV23에 포함되는 메모리 셀의 개수는 950 - 600 = 350개라는 것을 알 수 있다.
따라서, 메모리 컨트롤러(120)는 문턱 전압 분포 PV22에 포함되는 메모리 셀의 개수 및 문턱 전압 분포 PV23에 포함되는 메모리 셀의 개수를 알 수 있고, 이를 이용하여 전술한 리드 바이어스 RB31과 리드 바이어스 RB33을 정확히 업데이트할 수 있다.
또한, 메모리 컨트롤러(120)는 1) 문턱 전압 분포 PV22에 포함되는 메모리 셀의 개수 및 문턱 전압 분포 PV23에 포함되는 메모리 셀의 개수와 2) MSB가 정정된 데이터 비트의 개수를 이용하여 리드 바이어스 RB32를 RB32'로 업데이트할 수 있다.
이상에서는, 본 발명의 실시예들에서 메모리 시스템(100)이 리드 바이어스를 업데이트할 때의 구체적인 동작에 대해 설명하였다.
이하, 본 발명의 실시예들에서 메모리 시스템(100)이 리드 바이어스를 업데이트하는 시점에 대해 설명한다.
도 15는 본 발명의 실시예들에 따른 메모리 시스템(100)이 리드 바이어스를 업데이트하는 시점의 일 예를 나타낸 도면이다.
메모리 컨트롤러(120)는 ECC 디코딩이 성공할 때마다 리드 바이어스를 업데이트하기로 결정할 수 있다. 메모리 컨트롤러(120)는 ECC 디코딩이 실패할 경우에는 리드 바이어스를 업데이트하지 않는 대신에, ECC 디코딩이 성공할 때마다 항상 리드 바이어스를 업데이트하여 리드 바이어스를 최적화된 상태로 유지할 수 있다.
단, 이 경우 메모리 컨트롤러(120)가 리드 바이어스를 업데이트하는데 필요한 오버헤드(overhead)가 증가하는 문제가 발생할 수 있다.
따라서, 메모리 컨트롤러(120)는 ECC 디코딩이 성공하더라도, 현재 설정된 리드 바이어스 값이 부정확하여 이후에 ECC 디코딩이 실패할 가능성이 높다고 판단된 경우에만 리드 바이어스를 업데이트할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 시스템(100)이 리드 바이어스를 업데이트하는 시점의 다른 예를 나타낸 도면이다.
메모리 컨트롤러(120)는 ECC 디코딩이 성공할 때, ECC 디코딩 시 정정된 데이터 비트의 개수가 설정된 임계 데이터 비트 개수 이상이면 리드 바이어스를 업데이트하기로 결정할 수 있다.
메모리 컨트롤러(120)는 정정된 데이터 비트의 개수가 임계 데이터 비트 개수 이상이면, 현재 설정된 리드 바이어스 값이 부정확하기 때문에 ECC 디코딩 시에 정정된 데이터 비트의 개수가 많이 발생한다고 판단할 수 있다.
도 16에서 임계 데이터 비트 개수는 10으로 설정되어 있다고 가정한다.
최초 ECC 디코딩 시 정정된 데이터 비트의 개수가 8이면 8 < 10이므로 메모리 컨트롤러(120)는 리드 바이어스를 업데이트하지 않는다.
이후 ECC 디코딩 시 정정된 데이터 비트의 개수가 15이면 15 >= 10이므로 메모리 컨트롤러(120)는 리드 바이어스를 업데이트한다. 리드 바이어스가 업데이트되면 이후 ECC 디코딩 시에 정정된 데이터 비트의 개수는 감소한다.
이후 ECC 디코딩 시 정정된 데이터 비트의 개수가 4이면 4 < 10이므로 메모리 컨트롤러(120)는 리드 바이어스를 업데이트하지 않는다.
이후 ECC 디코딩 시 정정된 데이터 비트의 개수가 7이면 7 < 10이므로 메모리 컨트롤러(120)는 리드 바이어스를 업데이트하지 않는다.
이후 ECC 디코딩 시 정정된 데이터 비트의 개수가 10이면 10 >= 10이므로 메모리 컨트롤러(120)는 리드 바이어스를 업데이트한다.
도 17은 본 발명의 실시예들에 따른 메모리 시스템(100)이 리드 바이어스를 업데이트하는 시점의 또 다른 예를 나타낸 도면이다.
메모리 컨트롤러(120)는 ECC 디코딩이 성공할 때, 디코딩 연산을 반복(iteration)한 횟수가 설정된 임계 반복 횟수 이상이면 리드 바이어스를 업데이트하기로 결정할 수 있다.
메모리 컨트롤러(120)는 ECC 디코딩 시에 디코딩이 성공하거나 또는 디코딩이 불가능하다고 판단할 때까지 디코딩 연산을 반복하면서 데이터 비트의 일부를 1에서 0 또는 0에서 1로 정정한다. 메모리 컨트롤러(120)는 만약 ECC 디코딩 시에 디코딩 연산을 반복한 횟수가 크다면, 현재 설정된 리드 바이어스 값이 부정확하기 때문에 ECC 디코딩 시에 디코딩 연산이 많이 반복된다고 판단할 수 있다.
도 17에서 임계 반복 횟수는 5로 설정되어 있다고 가정한다.
최초 ECC 디코딩 시 디코딩 연산의 반복 횟수가 3이면 3 < 5이므로 메모리 컨트롤러(120)는 리드 바이어스를 업데이트하지 않는다.
이후 ECC 디코딩 시 디코딩 연산의 반복 횟수가 10이면 10 >= 5이므로 메모리 컨트롤러(120)는 리드 바이어스를 업데이트한다.
이후 ECC 디코딩 시 디코딩 연산의 반복 횟수가 4이면 4 < 5이므로 메모리 컨트롤러(120)는 리드 바이어스를 업데이트하지 않는다.
이후 ECC 디코딩 시 디코딩 연산의 반복 횟수가 9이면 9 >= 5이므로 메모리 컨트롤러(120)는 리드 바이어스를 업데이트한다.
이후 ECC 디코딩 시 디코딩 연산의 반복 횟수가 1이면 1 < 5 이므로 메모리 컨트롤러(120)는 리드 바이어스를 업데이트하지 않는다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템(100)의 동작 방법을 나타낸 흐름도이다.
메모리 시스템(100)의 동작 방법은 먼저 메모리 장치(110)에 포함된 복수의 타깃 메모리 셀로부터 리드한 리드 데이터에 대해 ECC 디코딩을 실행하는 단계를 포함할 수 있다(S1810).
그리고 메모리 시스템(100)의 동작 방법은 ECC 디코딩이 성공하였을 때, 복수의 타깃 메모리 셀에 프로그램된 데이터를 리드하기 위한 하나 이상의 리드 바이어스에 대한 업데이트 여부를 결정하는 단계를 포함할 수 있다(S1820).
그리고 메모리 시스템(100)의 동작 방법은 리드 바이어스를 업데이트할 때, i) ECC 디코딩에 의해 생성된 결과 데이터(RESULT_DATA)의 정보 및 ii) ECC 디코딩 시 정정된 데이터 비트의 개수 정보를 기초로 하여 리드 바이어스를 업데이트하는 단계를 포함할 수 있다(S1830).
S1830 단계에서 메모리 시스템(100)은 제1 페일 비트율 및 제2 페일 비트율을 기초로 리드 바이어스가 업데이트되는 방향을 결정할 수 있다. 이때, 제1 페일 비트율은 결과 데이터(RESULT_DATA) 중 값이 1인 데이터 비트의 개수 대비 ECC 디코딩 시 값이 0에서 1로 정정된 데이터 비트의 개수의 비율로 결정될 수 있다. 그리고 제2 페일 비트율은 결과 데이터(RESULT_DATA) 중 값이 0인 데이터 비트의 개수 대비 ECC 디코딩 시 값이 1에서 0으로 정정된 데이터 비트의 개수의 비율로 결정될 수 있다.
S1830 단계에서 메모리 시스템(100)은 제1 표준 편차 및 제2 표준 편차를 기초로 리드 바이어스가 업데이트되는 크기를 결정할 수 있다. 이때, 제1 표준 편차는 복수의 타깃 메모리 셀 중 값이 1인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차이고, 제2 표준 편차는 복수의 타깃 메모리 셀 중 값이 0인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차이다.
이때, 메모리 시스템(100)은 전술한 제1 표준 편차 및 제2 표준 편차를 타깃 메모리 셀에 대한 프로그램-소거 카운트 및 타깃 메모리 셀에 대한 리텐션 시간 중 하나 이상을 기초로 하여 예상 표준 편차 그룹에 포함된 복수의 표준 편차 중에서 결정할 수 있다.
한편, 이상에서 설명한 메모리 컨트롤러(120)의 동작은 제어 회로(123)에 의해 제어될 수 있으며, 프로세서(124)가 메모리 컨트롤러(120)의 제반 동작이 프로그램된 펌웨어를 실행(구동)하는 방식으로 수행될 수 있다.
도 19는 본 발명의 실시예들에 따른 컴퓨팅 시스템(1900)의 구성도이다.
도 19을 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1900)은 시스템 버스(1960)에 전기적으로 연결되는 메모리 시스템(100), 컴퓨팅 시스템(1900)의 전반적인 동작을 제어하는 중앙처리장치(CPU, 1910), 컴퓨팅 시스템(1900)의 동작과 관련한 데이터 및 정보를 저장하는 램(RAM, 1920), 사용자에게 사용 환경을 제공하기 위한 UI/UX (User Interface/User Experience) 모듈(1930), 외부 장치와 유선 및/또는 무선 방식으로 통신하기 위한 통신 모듈(1940), 컴퓨팅 시스템(1900)이 사용하는 파워를 관리하는 파워 관리 모듈(1950) 등을 포함할 수 있다.
컴퓨팅 시스템(1900)은 PC(Personal Computer)이거나, 스마트 폰, 태블릿 등의 모바일 단말, 또는 각종 전자 기기 등을 포함할 수 있다.
컴퓨팅 시스템(1900)은, 동작 전압을 공급하기 위한 배터리를 더 포함할 수 있으며, 응용 칩셋(Application Chipset), 그래픽 관련 모듈, 카메라 이미지 프로세서(Camera Image Processor: CIS), 디램 등을 더 포함할 수도 있다. 이외에도, 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
한편, 메모리 시스템(100)은, 하드 디스크 드라이브(HDD: Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치뿐 아니라, 솔리드 스테이트 드라이브(SSD: Solid State Drive), UFS(Universal Flash Storage) 장치, eMMC(embedded MMC) 장치 등과 같이 비휘발성 메모리에 데이터를 저장하는 장치 등을 포함할 수 있다. 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등을 포함할 수 있다. 이뿐만 아니라, 메모리 시스템(100)은 다양한 형태의 저장 장치로 구현되어, 다양한 전자 기기 내에 탑재될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 메모리 시스템 110: 메모리 장치
120: 메모리 컨트롤러 121: 호스트 인터페이스
122: 메모리 인터페이스 123: 제어 회로
124: 프로세서 125: 워킹 메모리
126: 에러 검출 및 정정 회로 210: 메모리 셀 어레이
220: 어드레스 디코더 230: 리드 앤 라이트 회로
240: 제어 로직 250: 전압 생성 회로

Claims (16)

  1. 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    상기 메모리 장치에 포함된 복수의 타깃 메모리 셀로부터 리드한 리드 데이터에 대해 ECC 디코딩을 실행하고,
    상기 ECC 디코딩이 성공하였을 때, 상기 복수의 타깃 메모리 셀에 프로그램된 데이터를 리드하기 위한 하나 이상의 리드 바이어스에 대한 업데이트 여부를 결정하고,
    상기 리드 바이어스를 업데이트할 때, i) 상기 ECC 디코딩에 의해 생성된 결과 데이터 및 ii) 상기 ECC 디코딩 시 정정된 데이터 비트의 개수의 정보를 기초로 하여, 상기 리드 바이어스를 업데이트하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 리드 바이어스를 업데이트할 때, 제1 페일 비트율 및 제2 페일 비트율을 기초로 상기 리드 바이어스가 업데이트되는 방향을 결정하고,
    상기 제1 페일 비트율을 상기 결과 데이터 중 값이 1인 데이터 비트의 개수 대비 상기 ECC 디코딩 시 값이 0에서 1로 정정된 데이터 비트의 개수의 비율로 결정하고,
    상기 제2 페일 비트율을 상기 결과 데이터 중 값이 0인 데이터 비트의 개수 대비 상기 ECC 디코딩 시 값이 1에서 0으로 정정된 데이터 비트의 개수의 비율로 결정하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 메모리 컨트롤러는,
    상기 리드 바이어스를 업데이트할 때, 제1 표준 편차 및 제2 표준 편차를 기초로 상기 리드 바이어스가 업데이트되는 크기를 결정하고,
    상기 제1 표준 편차는 상기 타깃 메모리 셀 중 값이 1인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차이고,
    상기 제2 표준 편차는 상기 타깃 메모리 셀 중 값이 0인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차인 메모리 시스템.
  4. 제3항에 있어서,
    상기 메모리 컨트롤러는,
    상기 타깃 메모리 셀에 대한 프로그램-소거 카운트 및 상기 타깃 메모리 셀에 대한 리텐션 시간 중 하나 이상을 기초로 하여, 예상 표준 편차 그룹에 포함된 복수의 표준 편차 중에서 상기 제1 표준 편차 및 상기 제2 표준 편차를 결정하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 리드 바이어스의 개수가 복수이면, 상기 리드 바이어스를 업데이트할 때, 상기 결과 데이터를 각 리드 바이어스에 대응하는 복수의 데이터 비트 그룹으로 분할한 정보를 기초로 상기 리드 바이어스 각각을 업데이트하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 ECC 디코딩이 성공할 때마다 상기 리드 바이어스를 업데이트하기로 결정하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 ECC 디코딩 시 정정된 데이터 비트의 개수가 설정된 임계 데이터 비트 개수 이상이면, 상기 리드 바이어스를 업데이트하기로 결정하는 메모리 시스템.
  8. 제1항에 있어서,
    상기 메모리 컨트롤러는,
    상기 ECC 디코딩 시 디코딩 연산의 반복 횟수가 설정된 임계 반복 횟수 이상이면, 상기 리드 바이어스를 업데이트하기로 결정하는 메모리 시스템.
  9. 메모리 장치와 통신하기 위한 메모리 인터페이스; 및
    상기 메모리 장치를 제어하기 위한 제어 회로를 포함하고,
    상기 제어 회로는,
    상기 메모리 장치에 포함된 복수의 타깃 메모리 셀로부터 리드한 리드 데이터에 대해 ECC 디코딩을 실행하고,
    상기 ECC 디코딩이 성공하였을 때, 상기 복수의 타깃 메모리 셀에 프로그램된 데이터를 리드하기 위한 하나 이상의 리드 바이어스에 대한 업데이트 여부를 결정하고,
    상기 리드 바이어스를 업데이트할 때, i) 상기 ECC 디코딩에 의해 생성된 결과 데이터 및 ii) 상기 ECC 디코딩 시 정정된 데이터 비트의 개수의 정보를 기초로 하여, 상기 리드 바이어스를 업데이트하는 메모리 컨트롤러.
  10. 제9항에 있어서,
    상기 제어 회로는,
    상기 리드 바이어스를 업데이트할 때, 제1 페일 비트율 및 제2 페일 비트율을 기초로 상기 리드 바이어스가 업데이트되는 방향을 결정하고,
    상기 제1 페일 비트율을 상기 결과 데이터 중 값이 1인 데이터 비트의 개수 대비 상기 ECC 디코딩 시 값이 0에서 1로 정정된 데이터 비트의 개수의 비율로 결정하고,
    상기 제2 페일 비트율을 상기 결과 데이터 중 값이 0인 데이터 비트의 개수 대비 상기 ECC 디코딩 시 값이 1에서 0으로 정정된 데이터 비트의 개수의 비율로 결정하는 메모리 컨트롤러.
  11. 제10항에 있어서,
    상기 제어 회로는,
    상기 리드 바이어스를 업데이트할 때, 제1 표준 편차 및 제2 표준 편차를 기초로 상기 리드 바이어스가 업데이트되는 크기를 결정하고,
    상기 제1 표준 편차는 상기 타깃 메모리 셀 중 값이 1인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차이고,
    상기 제2 표준 편차는 상기 타깃 메모리 셀 중 값이 0인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차인 메모리 컨트롤러.
  12. 제11항에 있어서,
    상기 제어 회로는,
    상기 타깃 메모리 셀에 대한 프로그램-소거 카운트 및 상기 타깃 메모리 셀에 대한 리텐션 시간 중 하나 이상을 기초로 하여, 예상 표준 편차 그룹에 포함된 복수의 표준 편차 중에서 상기 제1 표준 편차 및 상기 제2 표준 편차를 결정하는 메모리 컨트롤러.
  13. 메모리 장치에 포함된 복수의 타깃 메모리 셀로부터 리드한 리드 데이터에 대해 ECC 디코딩을 실행하는 단계;
    상기 ECC 디코딩이 성공하였을 때, 상기 복수의 타깃 메모리 셀에 프로그램된 데이터를 리드하기 위한 하나 이상의 리드 바이어스에 대한 업데이트 여부를 결정하는 단계; 및
    상기 리드 바이어스를 업데이트할 때, i) 상기 ECC 디코딩에 의해 생성된 결과 데이터의 정보 및 ii) 상기 ECC 디코딩 시 정정된 데이터 비트의 개수의 정보를 기초로 하여, 상기 리드 바이어스를 업데이트하는 단계를 포함하는 메모리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 리드 바이어스를 업데이트하는 단계는,
    상기 리드 바이어스를 업데이트할 때, 제1 페일 비트율 및 제2 페일 비트율을 기초로 상기 리드 바이어스가 업데이트되는 방향을 결정하고,
    상기 제1 페일 비트율은 상기 결과 데이터 중 값이 1인 데이터 비트의 개수 대비 상기 ECC 디코딩 시 값이 0에서 1로 정정된 데이터 비트의 개수의 비율로 결정되고,
    상기 제2 페일 비트율은 상기 결과 데이터 중 값이 0인 데이터 비트의 개수 대비 상기 ECC 디코딩 시 값이 1에서 0으로 정정된 데이터 비트의 개수의 비율로 결정되는 메모리 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 리드 바이어스를 업데이트하는 단계는,
    상기 리드 바이어스를 업데이트할 때, 제1 표준 편차 및 제2 표준 편차를 기초로 상기 리드 바이어스가 업데이트되는 크기를 결정하고,
    상기 제1 표준 편차는 상기 타깃 메모리 셀 중 값이 1인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차이고,
    상기 제2 표준 편차는 상기 타깃 메모리 셀 중 값이 0인 메모리 셀의 문턱 전압 분포에 대한 예상 표준 편차인 메모리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 리드 바이어스를 업데이트하는 단계는,
    상기 타깃 메모리 셀에 대한 프로그램-소거 카운트 및 상기 타깃 메모리 셀에 대한 리텐션 시간 중 하나 이상을 기초로 하여, 예상 표준 편차 그룹에 포함된 복수의 표준 편차 중에서 상기 제1 표준 편차 및 상기 제2 표준 편차를 결정하는 메모리 시스템의 동작 방법.
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