KR20220006402A - 고전자 이동도 트랜지스터 - Google Patents

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Abstract

고전자 이동도 트랜지스터가 개시된다.
개시된 고전자 이동도 트랜지스터가, III-V족 화합물 반도체를 포함하는 채널층, 상기 채널층에 구비된 베리어층, 상기 베리어층에 구비된 게이트 전극, 상기 게이트 전극 상부에 구비된 소스 전극, 상기 소스 전극으로부터 이격되게 배치된 드레인 전극을 포함한다.

Description

고전자 이동도 트랜지스터{High electron mobility transistor}
예시적인 실시 예는 게이트 저항을 감소시킬 수 있는 고전자 이동도 트랜지스터에 관한 것이다.
질화물 반도체 소자는 예를 들어, 전력 제어에 사용되는 파워 소자로 사용될 수 있다. 파워 소자 중 하나가 고전자 이동도 트랜지스터(High Electron Mobility Transistor)(이하, HEMT)이다. HEMT는 채널층과, 채널층 상의 베리어층을 포함하고, 상기 채널층에 캐리어(carrier)로 사용되는 2차원 전자 가스(2-Dimensional Electron Gas)(2DEG)를 포함한다. 2DEG가 캐리어로 사용되므로, HEMT의 전자 이동도는 일반 트랜지스터보다 높다. HEMT는 넓은 밴드 갭(wide band gap)을 갖는 화합물 반도체를 포함한다. 따라서 HEMT의 파괴 전압(breakdown voltage)은 일반 트랜지스터보다 높을 수 있다. HEMT의 파괴 전압은 2DEG를 포함하는 화합물 반도체층, 예를 들어 GaN층의 두께에 비례하여 증가할 수 있다.
HEMT는 밴드갭(band gap)이 다른 반도체층들을 포함할 수 있다. HEMT에서 밴드갭이 큰 반도체층은 도너역할을 한다. 이러한 밴드갭이 큰 반도체층에 의해 밴드갭이 작은 반도체층에 2DEG(2-dimensional electron gas)가 형성될 수 있다. HEMT에서 2DEG는 채널로 이용될 수 있다.
그리고, 베리어층 상에 소스 전극과 드레인 전극이 오믹 콘택되는데, 오믹 저항을 낮추기 위해 고온 공정이 필요하다.
예시적인 실시 예는 게이트 저항을 감소시킬 수 있는 고전자 이동도 트랜지스터를 제공한다.
예시적인 실시 예에 따른 고전자 이동도 트랜지스터는, III-V족 화합물 반도체를 포함하는 채널층; 상기 채널층에 구비된, III-V족 화합물 반도체를 포함하는 베리어층; 상기 베리어층에 구비된 게이트 전극; 상기 게이트 전극 상부에 구비된 소스 전극; 상기 소스 전극으로부터 이격되게 배치된 드레인 전극; 및 상기 게이트 전극에 연결된 게이트 배선, 상기 소스 전극에 연결된 소스 필드 플레이트, 상기 드레인 전극에 연결된 드레인 필드 플레이트가 같은 층에 배열된 금속 배선층;을 포함할 수 있다.
상기 소스 필드 플레이트에서 상기 드레인 전극까지의 거리가 상기 게이트 전극에서 상기 드레인 전극까지의 거리보다 짧을 수 있다.
상기 소스 전극에서 상기 드레인 전극까지의 거리가 상기 게이트 전극에서 상기 드레인 전극까지의 거리보다 짧을 수 있다.
상기 게이트 전극이 Ti, TiN, TiAl, 또는 W 중 적어도 하나를 포함할 수 있다.
상기 채널층이 GaN, InGaN, 또는 AlGaN을 포함할 수 있다.
상기 베리어층이 AlN, AlGaN, AlInN, 또는 AlInGaN을 포함할 수 있다.
상기 베리어층과 게이트 전극 사이에 p-GaN층이 더 구비될 수 있다.
상기 게이트 전극과 p-GaN층이 직접적으로 접촉되어, 상기 게이트 전극과 p-GaN층이 자기 정렬 게이트 구조를 가질 수 있다.
상기 게이트 전극이 적어도 하나의 제1 홀과, 상기 적어도 하나의 제1 홀의 양 측에 구비된 랜딩 패드를 포함할 수 있다.
상기 적어도 하나의 제1 홀에 구비되어 상기 베리어층과 상기 소스 전극을 연결하도록 구성된 소스 컨택을 포함할 수 있다.
상기 소스 전극이 적어도 하나의 제2 홀을 포함할 수 있다.
상기 적어도 하나의 제2 홀이 상기 랜딩 패드와 대응되게 배치될 수 있다.
상기 제2 홀을 통과하여 상기 게이트 배선과 상기 랜딩 패드에 연결된 비아를 더 포함할 수 있다.
상기 금속 배선층에서 상기 게이트 배선, 소스 필드 플레이트, 드레인 필드 플레이트가 순서 대로 배치될 수 있다.
상기 금속 배선층 상부에 다른 금속 배선층이 더 구비될 수 있다.
상기 다른 금속 배선층이 상기 소스 필드 플레이트와 평행하게 배열된 적어도 하나의 다른 소스 필드 플레이트와, 상기 드레인 필드 플레이트와 평행하게 배열된 적어도 하나의 다른 드레인 필드 플레이트를 포함할 수 있다.
상기 다른 금속 배선층이 상기 소스 필드 플레이트에 수직하게 배열된 적어도 하나의 다른 소스 필드 플레이트와, 상기 드레인 필드 플레이트와 수직하게 배열된 적어도 하나의 다른 드레인 필드 플레이트를 포함할 수 있다.
상기 다른 금속 배선층이 상기 소스 필드 플레이트에 대해 90도보다 작은 각도를 가지고 경사지게 배열된 적어도 하나의 다른 소스 필드 플레이트와, 상기 드레인 필드 플레이트에 대해 90도보다 작은 각도를 가지고 경사지게 배열된 적어도 하나의 다른 드레인 필드 플레이트를 포함할 수 있다.
예시적인 실시 예에 따른 고전자 이동도 트랜지스터는 게이트 저항을 줄일 수 있다. 예시적인 실시 예에 따른 고전자 이동도 트랜지스터는, 오믹 공정 이전에 게이트 전극을 형성하는 게이트 우선 공정을 이용하여 자기 정렬 게이트 구조를 가질 수 있다. 자기 정렬 게이트 구조를 가지면서도 필드 플레이트와 게이트 배선을 같은 층에 배치하여 층의 개수를 적게 하면서 게이트 저항을 줄일 수 있다.
도 1은 예시적인 실시 예에 따른 고전자 이동도 트랜지스터의 단면도를 개략적으로 도시한 것이다.
도 2는 예시적인 실시 예에 따른 고전자 이동도 트랜지스터의 게이트 전극의 평면도를 도시한 것이다.
도 3은 예시적인 실시 예에 따른 고전자 이동도 트랜지스터의 소스 컨택과 드레인 컨택의 평면도를 도시한 것이다.
도 4는 예시적인 실시 예에 따른 고전자 이동도 트랜지스터의 소스 전극과 드레인 전극의 평면도를 도시한 것이다.,
도 5는 예시적인 실시 예에 따른 고전자 이동도 트랜지스터의 비아 구조의 평면도를 도시한 것이다.
도 6은 예시적인 실시 예에 따른 고전자 이동도 트랜지스터의 금속 배선층의 평면도를 도시한 것이다.
도 7은 도 6은 A-A선 단면도이다.
도 8은 도 6의 B-B선 단면도이다.
도 9 내지 도 11은 예시적인 실시 예에 따른 고전자 이동도 트랜지스터의 다른 금속 배선층의 여러 가지 예를 도시한 것이다.
이하, 첨부된 도면을 참조하여 다양한 실시예에 따른 고전자 이동도 트랜지스터에 대해 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 도면에서 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다. 또한, 소정의 물질층이 기판이나 다른 층 상에 존재한다고 설명될 때, 그 물질층은 기판이나 다른 층에 직접 접하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 존재할 수도 있다. 그리고, 아래의 실시예에서 각 층을 이루는 물질은 예시적인 것이므로, 이외에 다른 물질이 사용될 수도 있다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 실시예에서 설명하는 특정 실행들은 예시들로서, 어떠한 방법으로도 기술적 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시 예에 따른 고전자 이동도 트랜지스터의 단면도를 개략적으로 도시한 것이다.
고전자 이동도 트랜지스터(100)(이하, HEMT라고 함)는 기판(101), 기판(101)에 구비된 채널층(110), 채널층(110)에 구비된 베리어층(120), 및 베리어층(120)에 구비된 소스 전극(140)과, 드레인 전극(143)을 포함할 수 있다.
기판(101)은 Si, SOI(Silicon on insulator), SiC, 및 GaN 중 적어도 하나를 포함할 수 있다.
채널층(110)은 III-V족 화합물 반도체를 포함할 수 있으며, 예를 들면 채널층(110)은 GaN, InGaN, 또는 AlGaN을 포함할 수 있다. 하지만, 여기에 한정되는 것은 아니고, 채널층(110)은 2DEG(2-Dimensional Electron Gas)가 형성될 수 있는 물질이라면 반도체층과 다른 물질층일 수도 있다. 한편, GaN계 반도체는 에너지 밴드갭이 크고, 높은 열적·화학적 안정성, 높은 전자 포화속도(∼3×107 cm/sec) 등 우수한 물성을 가지고 있어 광소자 뿐만 아니라 고주파·고출력용 전자 소자로의 응용이 가능하다. GaN계 반도체를 이용한 전자 소자는 높은 항복 전계(∼3×106 V/cm), 높은 최대 전류밀도, 안정된 고온 동작 특성, 높은 열전도도 등 다양한 특성을 가지고 있다. GaN계 이종접합구조를 이용하는 HEMT의 경우, 채널층과 채널 공급층 사이의 밴드 불연속(band-discontinuity)이 크기 때문에 접합 계면에 전자가 높은 농도로 집중될 수 있어 전자이동도(electron mobility)를 높일 수 있다.
기판(101)과 채널층(110) 사이에 버퍼층(105)이 더 구비될 수 있다. 버퍼층(105)은 III-V족 화합물 반도체를 포함할 수 있다.
버퍼층(105)은 기판(101)과 채널층(110) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(110)의 결정성 저하를 방지하기 위해 구비될 수 있다. 버퍼층(105)은, 예컨대, AlN, GaN, AlGaN, AlInN, 또는 AlGaInN을 포함할 수 있다. 버퍼층(105)은 한 층 또는 복수 층으로 형성될 수 있다. 경우에 따라서는, 기판(101)과 버퍼층(105) 사이에 씨드층(seed layer)(미도시)을 더 구비할 수 있다. 상기 씨드층은 버퍼층(105)의 성장을 위한 베이스층일 수 있다. 기판(101)과 버퍼층(105)은 HEMT 제작 후 제거될 수 있다. 다시 말하면, HEMT에서 기판(101)과 버퍼층(105)은 선택적으로 구비 가능하다.
베리어층(120)은 III-V족 화합물 반도체를 포함할 수 있다. 베리어층(120)은 예를 들면, Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물을 포함할 수 있으며, 단층 또는 다층 구조를 가질 수 있다.
베리어층(120)은 AlN, AlGaN, AlInN, AlGaInN 및 이들의 조합 중 어느 하나를 포함할 수 있다. 또한, 베리어층(120)은 n형으로 도핑되는 것도 가능하다. 베리어층(120)은 채널층(110)과 분극 특성이 다른 물질을 포함할 수 있다. 베리어층(120)은 채널층(110)보다 밴드갭이 큰 물질로 형성될 수 있다. 도 1에서는 베리어층(120)이 한 층으로 구성된 예를 보였지만, 베리어층(120)이 복수 층으로 구성되는 것도 가능하다.
채널층(110)의 일부에 2차원 전자가스층(2DEG;2 Dimensional Electron Gas, 이하 2DEG층이라고 함)이 형성될 수 있다. 채널층(110)에서는 자발 분극(Spontaneous polarization)(PSP)과 인장 응력(tensile strain)으로 인한 피에조 분극(Piezo polarization)(PPE)에 의해 2DEG층이 형성될 수 있다.
베리어층(120)에 게이트 전극(130)이 구비될 수 있다.
게이트 전극(130)의 상부에 소스 전극(145)이 구비될 수 있다. 그리고, 소스과 전극(145)으로 이격되어 드레인 전극(148)이 구비될 수 있다.
게이트 전압이 0V일 때 드레인 전극과 소스 전극 사이에 전류가 흐르지 않는 노멀리 오프 상태를 만들기 위해서 베리어층(120)과 게이트 전극(130) 사이에 p-GaN층(125)을 더 구비할 수 있다.
HEMT를 제작하는데 있어서, 오믹(ohmic) 공정 이전에 게이트 전극을 먼저 형성하는 게이트 우선 공정(gate first process)이 있고, 게이트 전극 공정보다 오믹 공정을 먼저 하는 오믹 우선 공정(ohmic first process)이 있을 수 있다. 게이트 우선 공정의 경우, HEMT는 p-GaN층(125)과 게이트 전극(130)을 한 번에 식각하는 자기 정렬 게이트(self-align gate) 구조를 가질 수 있다. 게이트 전극(130)과 p-GaN층(125)이 직접적으로 접촉될 수 있다. 자기 정렬 게이트 구조에서는 선폭 제어가 용이하고, 제조 공정 상의 포토 마스크의 수 및 공정 단계를 줄일 수 있어 생산 원가를 절감할 수 있다.
p-GaN층(125)은 채널층(110)과 베리어층(120) 사이의 계면으로의 전자 전도 또는 계면으로부터의 전자 전도에 대한 배리어의 크기를 증가시킬 수 있다.
게이트 전극 공정 후에 고온이 필요한 오믹(ohmic) 공정을 진행해야 하기 때문에, 게이트 전극(130)은 고온의 오믹 열처리를 견딜 수 있는 재질을 포함할 수 있다. 게이트 전극(130)은 예를 들어, Ti, TiN, TiAl, 또는 W 중 적어도 하나를 포함할 수 있다.
게이트 전극(130)은 적어도 하나의 제1 홀(131)을 포함할 수 있다. 제1 홀(136)은 게이트 전극(130)의 면적을 줄임으로써 게이트 저항을 줄일 수 있다. 제1 홀(136)에 소스 컨택(140)이 구비될 수 있다. 게이트 전극(130)으로부터 이격되어 드레인 컨택(143)이 구비될 수 있다. 소스 컨택(140)이 베리어층(120)과 소스 전극(145) 사이에 구비될 수 있다. 드레인 컨택(143)이 베리어층(120)과 드레인 전극(148) 사이에 구비될 수 있다. 소스 전극(145)과 드레인 전극(148)은 예를 들어, Ti/Al/Ti, TiN, Ti/Si/Ni, Ti/Al/Ni 등을 포함할 수 있다.
소스 전극(145)과 드레인 전극(148)이 같은 층에 구비될 수 있다. 다시 말하면, 소스 전극(145)과 드레인 전극(148)이 베리어층(120)으로부터 같은 높이에 구비될 수 있다.
소스 전극(145)이 게이트 전극(130) 상부에 구비되고, 소스 전극(145)이 게이트 전극(130)보다 큰 폭을 가질 수 있다. 예를 들어, 소스 전극(145)이 게이트 전극(130) 전체를 덮도록 배치될 수 있다. 소스 전극(145)의 일 측부가 게이트 전극(130)의 일 측부보다 더 길게 연장될 수 있다. 그러므로, 소스 전극(145)의 일 측부로부터 드레인 전극(148)까지의 거리가 게이트 전극(130)일 일 측부로부터 드레인 전극(148)까지의 거리보다 작을 수 있다. 하지만, 소스 전극(145)의 배치가 여기에 한정되는 것은 아니다.
소스 전극(145)과 드레인 전극(148) 상부에 금속 배선층(160)이 더 구비될 수 있다. 금속 배선층(160)에 적어도 하나의 소스 필드 플레이트와, 적어도 하나의 게이트 배선과, 적어도 하나의 드레인 필드 플레이트가 구비될 수 있다.
소스 전극(145) 상부에 적어도 하나의 소스 필드 플레이트가 구비될 수 있다. 적어도 하나의 소스 필드 플레이트는 예를 들어, 제1 소스 필드 플레이트(161), 제2 소스 필드 플레이트(163)를 포함할 수 있다. 제1 소스 필드 플레이트(161)와 제2 소스 필드 플레이트(163) 사이에 게이트 배선(162)이 구비될 수 있다. 드레인 전극(148) 상부에 드레인 필드 플레이트(164)가 구비될 수 있다.
필드 플레이트는 증가된 게이트 캐패시턴스의 전기장으로 인한 충격을 감소시키는 피크 전기장을 형성할 수 있다. 필드 플에이트에 의해 게이트와 드레인 영역에서 전계가 분산되어 피크 전기장이 감소되고, 고주파 성능을 유지하면서 게이트 누설전류를 감소시켜 높은 항복전압을 얻을 수 있다. 또한, 가리움 효과(shielding effect)로 게이트와 드레인 사이의 커페시턴스를 감소시키고, 고전력 및 고주파 특성을 향상시킬 수 있다.
제1 소스 필드 플레이트(161), 게이트 배선(162) 제2 소스 필드 플레이트(163), 드레인 필드 플레이트(164)가 같은 층에 구비될 수 있다. 다시 말하면, 제1 소스 필드 플레이트(161), 게이트 배선(162) 제2 소스 필드 플레이트(163), 드레인 필드 플레이트(164)가 베리어층(120)으로부터 같은 높이에 구비될 수 있다. 그리고, 게이트 배선(162)과 제2 소스 필드 플레이트(163)와 드레인 필드 플레이트(164)가 그 순서대로 배열될 수 있다.
게이트 배선(162)을 가능하면 저항이 낮은 금속을 포함하여 게이트 저항을 낮출 수 있다. 그리고, 제1 및 제2 소스 필드 플레이트(161)(163)와 드레인 필드 플레이트(164)가 게이트 에지 필드를 드리프트(drift) 영역으로 분산시켜 전압 누설을 감소시킬 수 있다.
예시적인 실시 예에서는 게이트 저항 감소를 위한 게이트 배선(162)과 필드 플레이트 기능을 하는 필드 플레이트를 같은 층에 구비할 수 있다. 그럼으로써, 게이트 배선과 필드 플레이트를 각각 다른 층에 구비하는 경우에 비해 제조 공정을 줄이면서 게이트 저항을 줄일 수 있다.
도 2 내지 도 6은 예시적인 실시 예에 따른 고전자 이동도 트랜지스터의 각 층의 평면도를 개략적으로 도시한 것이다.
도 2를 참조하면, 게이트 전극(130)은 적어도 하나의 제1 홀(131)을 포함할 수 있다. 게이트 전극(130)은 이웃하는 적어도 하나의 제1 홀(131) 사이에 랜딩 패드(landing pad)(132)를 포함할 수 있다. 랜딩 패드(132)는 후술할 게이트 비아를 통해 게이트 배선(162)과 연결될 수 있다. 도 2에서 게이트 전극(130)만을 도시하였으나, 도 1을 참조하면, p-GaN층(125)과 게이트 전극(130)이 베리어층(120)에 순서대로 적층될 수 있다. p-GaN층(125)과 게이트 전극(130)이 오믹 공정 전에 먼저 한 번의 식각 공정으로 셀프 얼라인 될 수 있다.
도 3을 참조하면, 게이트 전극(130)의 제1 홀(131)에 소스 컨택(140)이 구비되고, 게이트 전극(130)에 이격되어 드레인 컨택(143)이 구비될 수 있다. 소스 컨택(140)과 드레인 컨택(143)은 오믹 컨택 공정에 의해 형성될 수 있다.
다시, 도 1을 참조하면, 소스 컨택(140)과 드레인 컨택(143)의 상부 면은 게이트 전극(130)의 상부 면보다 높이 위치할 수 있다.
도 4를 참조하면, 소스 컨택(140)에 소스 전극(145)이 구비되고, 드레인 컨택(145)에 드레인 전극(148)이 구비될 수 있다. 소스 전극(145)과 드레인 전극(148)이 같은 층에 이격되어 배치될 수 있다.
소스 전극(145)은 적어도 하나의 제2 홀(149)을 포함할 수 있다. 제2 홀(149)은 게이트 전극(130)의 랜딩 패드(132)에 대응되게 배치될 수 있다. 랜딩 패드(132)는 제2 홀(149)을 통해 노출될 수 있다. 소스 전극(145)이 게이트 전극(130)을 전체적으로 덮을 수 있다. 소스 전극(145)은 소스 컨택(140)에 결합되고, 게이트 전극(130)과는 이격될 수 있다. 드레인 전극(148)은 드레인 컨택(143)에 결합되고, 게이트 전극(130)과는 이격될 수 있다.
도 5를 참조하면, 소스 전극(145)에 연결되는 제1 비아(151)와 제2 비아(152)가 구비될 수 있다. 제1 비아(151)와 제2 비아(152)는 예를 들어 서로 이격되어 평행하게 배열될 수 있다. 하지만, 제1 비아(151)와 제2 비아(152)의 위치가 여기에 한정되는 것은 아니고 다양하게 배치될 수 있다.
드레인 전극(148)에 연결되는 제3 비아(153)가 구비될 수 있다. 제3 비아(153)가 제2 비아(152)와 이격되어 서로 평행하게 배열될 수 있다. 게이트 전극(130)에 연결되는 제4 비아(154)가 구비될 수 있다. 제4 비아(154)가 제2 홀(149)을 통해 게이트 전극(130)의 랜딩 패드(132)에 결합될 수 있다.
도 6을 참조하면, 같은 층에 제1 소스 필드 플레이트(161), 게이트 배선(162), 제2 소스 필드 플레이트(163) 및 드레인 필드 플레이트(164)가 구비될 수 있다. 제1 소스 필드 플레이트(161), 게이트 배선(162), 제2 소스 필드 플레이트(163) 및 드레인 필드 플레이트(164)는 각각 이격되어 평행하게 배열될 수 있다. 하지만, 제1 소스 필드 플레이트(161), 게이트 배선(162), 제2 소스 필드 플레이트(163) 및 드레인 필드 플레이트(164)의 구조나 배치 관계가 여기에 한정되는 것은 아니다.
제1 소스 필드 플레이트(161)는 제1 비아(151)를 통해 소스 전극(145)에 연결되고, 제2 소스 필드 플레이트(163)가 제2 비아(152)를 통해 소스 전극(145)에 연결될 수 있다. 드레인 필드 플레이트(164)가 제3 비아(153)를 통해 드레인 전극(148)에 연결될 수 있다. 게이트 배선(162)이 제4 비아(154)를 통해 게이트 전극(130)에 연결될 수 있다.
예시적인 실시 예에서는 제1 및 제2 소스 필드 플레이트(161)(163), 게이트 배선(162), 드레인 필드 플레이트(164)를 같은 층에 구비함으로써, 많은 층의 증가 없이 게이트 우선 구조에서의 재료적 한계로 인한 게이트 저항 증가를 보완할 수 있다.
도 7은 도 6의 A-A선 단면도이고, 도 8은 도 6의 B-B선 단면도이다.
도 7을 참조하면, 소스 전극(145)이 게이트 전극(130)의 제1 홀(131)에 구비된 소스 컨택(140)과 오믹 컨택될 수 있다. 게이트 전극(130)이 소스 전극(145)의 하부에 구비될 수 있다.
도 8을 참조하면, 게이트 배선(162)이 소스 전극(145)의 제2 홀(149)에 구비된 제4 비아(154)를 통해 게이트 전극(154)가 연결될 수 있다. 그리고, 게이트 전극(130)의 일 측부(130a)에서 드레인 전극(148)과의 거리를 L1, 소스 전극(145)의 일 측부(145a)에서 드레인 전극(148)과의 거리를 L2, 제2 소스 필드 플레이트(163)의 일 측부(163a)에서 드레인 전극(148)과의 거리를 L3라고 할 때, L1>L2>L3의 관계를 가질 수 있다. 여기서, 거리는 각각의 일 측부를 지나는 연장선과 연장선 사이의 수직 거리를 나타낸다.
도 9는 도 6에 도시된 고전자 이동도 트랜지스터에 금속 배선층을 더 구비한 예를 도시한 것이다.
금속 배선층(200)은 복수 개의 비아를 통해 제1 소스 필드 플레이트(161), 제2 소스 필드 플레이트(163), 및 드레인 필드 플레이트(164)에 연결될 수 있다.
도 9의 왼 쪽에 도시된 것이 비아 구조이고, 오른 쪽에 도시된 것이 금속 배선층(200)을 나타낸다.
도 8과 도 9를 참조하면, 제1 소스 필드 플레이트(161)에 제5 비아(201)가 구비되고, 제2 소스 필드 플레이트(163)에 제6 비아(202)가 구비될 수 있다. 그리고, 드레인 필드 플레이트(164)에 제7 비아(203)가 구비될 수 있다.
금속 배선층(200)은 제3 소스 필드 플레이트(211)와 제1 드레인 필드 플레이트(212)를 포함할 수 있다. 제5 비아(201)와 제6 비아(202)에 제3 소스 필드 플레이트(211)가 결합되고, 제7 비아(203)에 제1 드레인 필드 플레이트(212)가 결합될 수 있다.
제3 소스 필드 플레이트(211)가 제1 및 제2 소스 필드 플레이트(161)(163)와 같은 방향으로 평행하게 배치될 수 있다.
도 10은 도 6에 도시된 고전자 이동도 트랜지스터에 금속 배선층을 더 구비한 다른 예를 도시한 것이다.
금속 배선층(300)은 복수 개의 비아를 통해 제1 소스 필드 플레이트(161), 제2 소스 필드 플레이트(163), 및 드레인 필드 플레이트(164)에 연결될 수 있다.
도 10의 왼 쪽에 도시된 것이 비아 구조이고, 오른 쪽에 도시된 것이 금속 배선층(300)을 나타낸다.
도 8과 도 10을 참조하면, 제1 소스 필드 플레이트(161)에 적어도 하나의 제8 비아(301)가 구비되고, 제2 소스 필드 플레이트(163)에 적어도 하나의 제9 비아(302)가 구비될 수 있다. 그리고, 드레인 필드 플레이트(164)에 적어도 하나의 제10 비아(303)가 구비될 수 있다.
적어도 하나의 제8 비아(301)와 적어도 하나의 제9 비아(302)가 평행하게 구비될 수 있다. 적어도 하나의 제10 비아(303)가 적어도 하나의 제8 비아(301)와 적어도 하나의 제9 비아(302)와 마주하지 않도록 배치될 수 있다.
금속 배선층(300)은 제4 소스 필드 플레이트(311)와, 제2 드레인 필드 플레이트(312)와 제5 소스 필드 플레이트(313)를 포함할 수 있다. 제4 소스 필드 플레이트(311)와, 제2 드레인 필드 플레이트(312)와 제5 소스 필드 플레이트(313)가 제1 소스 필드 플레이트(161), 제2 소스 필드 플레이트(163), 드레인 필드 플레이트(164)의 배열 방향에 대해 수직한 방향으로 배열될 수 있다. 제3 드레인 필드 플레이트(312)가 제4 소스 필드 플레이트(311)와 제5 소스 필드 플레이트(313) 사이에 구비될 수 있다. 제3 드레인 필드 플레이트(312), 제4 소스 필드 플레이트(311), 제5 소스 필드 플레이트(313)가 나란하게 배열될 수 있다.
도 10의 상부에 있는 제8 비아(301)와 제9 비아(302)에 제4 소스 필드 플레이트(311)가 결합되고, 도 10의 하부에 있는 제8 비아(301)와 제9 비아(302)에 제5 소스 필드 플레이트(313)가 결합될 수 있다. 그리고, 제10 비아(303)에 제2 드레인 필드 플레이트(312)가 결합될 수 있다.
도 11은 도 6에 도시된 고전자 이동도 트랜지스터에 금속 배선층을 더 구비한 또 다른 예를 도시한 것이다.
금속 배선층(400)은 복수 개의 비아를 통해 제1 소스 필드 플레이트(161), 제2 소스 필드 플레이트(163), 및 드레인 필드 플레이트(164)에 연결될 수 있다.
도 11의 왼 쪽에 도시된 것이 비아 구조이고, 오른 쪽에 도시된 것이 금속 배선층(400)을 나타낸다.
도 8과 도 11을 참조하면, 제1 소스 필드 플레이트(161)에 적어도 하나의 제11 비아(401)가 구비되고, 제2 소스 필드 플레이트(163)에 적어도 하나의 제12 비아(402)가 구비될 수 있다. 그리고, 드레인 필드 플레이트(164)에 적어도 하나의 제12 비아(403)가 구비될 수 있다.
적어도 하나의 제11 비아(401)와 적어도 하나의 제12 비아(402)가 평행하게 구비될 수 있다. 적어도 하나의 제11 비아(401)가 적어도 하나의 제12 비아(402)와 일부 마주하도록 배치될 수 있다. 즉, 적어도 하나의 제11 비아(401)가 적어도 하나의 제12 비아(402)와 서로 어긋나게 배치될 수 있다. 그리고, 적어도 하나의 제13 비아(403)가 적어도 하나의 제11 비아(401)와 적어도 하나의 제12 비아(402)와 마주하지 않도록 배치될 수 있다.
금속 배선층(400)은 제6 소스 필드 플레이트(411)와, 제3 드레인 필드 플레이트(412)와 제7 소스 필드 플레이트(413)를 포함할 수 있다. 제6 소스 필드 플레이트(411)와, 제3 드레인 필드 플레이트(412)와 제7 소스 필드 플레이트(413)가 제1 소스 필드 플레이트(161), 제2 소스 필드 플레이트(163), 드레인 필드 플레이트(164)의 배열 방향에 대해 90도보다 작은 각도를 가지고 경사지게 배열될 수 있다. 제4 드레인 필드 플레이트(412)가 제6 소스 필드 플레이트(411)와 제7 소스 필드 플레이트(413) 사이에 구비될 수 있다. 제4 드레인 필드 플레이트(412), 제6 소스 필드 플레이트(411), 제7 소스 필드 플레이트(413)가 나란하게 배열될 수 있다. 하지만, 배열 방향이 여기에 한정되는 것은 아니다.
도 11의 상부에 있는 제11 비아(401)와 제12 비아(402)에 제6 소스 필드 플레이트(411)가 결합되고, 도 11의 하부에 있는 제11 비아(401)와 제12 비아(402)에 제7 소스 필드 플레이트(413)가 결합될 수 있다. 그리고, 제13 비아(403)에 제3 드레인 필드 플레이트(412)가 결합될 수 있다.
금속 배선층(400)에 구비된 필드 플레이트들을 통해 게이트 전압 누설을 감소시키고, 쇼트 회로(short circuit)의 신뢰성을 높일 수 있다. 그리고, 게이트 저항을 감소시킴으로써 스위칭 시간을 단축시키고, 스위칭 손실을 줄일 수 있다.
예시적인 실시 예에 따른 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)는 III-V족 화합물 반도체를 헤테로 접합(Heterjuction)하여 고출력, 고집적 트랜지스터, 스위치, 전력 증폭기, 및 마이크로 웨이브 모놀리식 집적회로(MMIC: Microwave Monolithic Integrated Circuit) 등에 적용될 수 있다.
본 발명의 실시예에 따른 HEMT는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
101:기판, 105:버퍼층,
110:채널층, 120:베리어층
125:p-GaN층, 130:게이트 전극,
140:소스 컨택, 143: 드레인 컨택
145:소스 전극, 148: 드레인 전극
161,163:소스 필드 플레이트,
162: 게이트 배선, 164:드레인 필드 플레이트

Claims (18)

  1. III-V족 화합물 반도체를 포함하는 채널층;
    상기 채널층에 구비된, III-V족 화합물 반도체를 포함하는 베리어층;
    상기 베리어층에 구비된 게이트 전극;
    상기 게이트 전극 상부에 구비된 소스 전극;
    상기 소스 전극으로부터 이격되게 배치된 드레인 전극; 및
    상기 게이트 전극에 연결된 게이트 배선, 상기 소스 전극에 연결된 소스 필드 플레이트, 상기 드레인 전극에 연결된 드레인 필드 플레이트가 같은 층에 배열된 금속 배선층;을 포함하는, 고전자 이동도 트랜지스터.
  2. 제1 항에 있어서,
    상기 소스 필드 플레이트에서 상기 드레인 전극까지의 거리가 상기 게이트 전극에서 상기 드레인 전극까지의 거리보다 짧은, 고전자 이동도 트랜지스터.
  3. 제1 항에 있어서,
    상기 소스 전극에서 상기 드레인 전극까지의 거리가 상기 게이트 전극에서 상기 드레인 전극까지의 거리보다 짧은, 고전자 이동도 트랜지스터.
  4. 제1 항에 있어서,
    상기 게이트 전극이 Ti, TiN, TiAl, 또는 W 중 적어도 하나를 포함하는, 고전자 이동도 트랜지스터.
  5. 제1 항에 있어서,
    상기 채널층이 GaN, InGaN, 또는 AlGaN을 포함하는, 고전자 이동도 트랜지스터.
  6. 제1 항에 있어서,
    상기 베리어층이 AlN, AlGaN, AlInN, 또는 AlInGaN을 포함하는, 고전자 이동도 트랜지스터.
  7. 제1 항에 있어서,
    상기 베리어층과 게이트 전극 사이에 p-GaN층이 더 구비된, 고전자 이동도 트랜지스터.
  8. 제7 항에 있어서,
    상기 게이트 전극과 p-GaN층이 직접적으로 접촉되어, 상기 게이트 전극과 p-GaN층이 자기 정렬 게이트 구조를 가지는, 고전자 이동도 트랜지스터.
  9. 제1 항에 있어서,
    상기 게이트 전극이 적어도 하나의 제1 홀과, 상기 적어도 하나의 제1 홀의 양 측에 구비된 랜딩 패드를 포함하는, 고전자 이동도 트랜지스터.
  10. 제9 항에 있어서,
    상기 적어도 하나의 제1 홀에 구비되어 상기 베리어층과 상기 소스 전극을 연결하도록 구성된 소스 컨택을 포함하는, 고전자 이동도 트랜지스터.
  11. 제9 항에 있어서,
    상기 소스 전극이 적어도 하나의 제2 홀을 포함하는, 고전자 이동도 트랜지스터.
  12. 제11 항에 있어서,
    상기 적어도 하나의 제2 홀이 상기 랜딩 패드와 대응되게 배치된, 고전자 이동도 트랜지스터.
  13. 제12 항에 있어서,
    상기 제2 홀을 통과하여 상기 게이트 배선과 상기 랜딩 패드에 연결된 비아를 더 포함하는, 고전자 이동도 트랜지스터.
  14. 제1 항에 있어서,
    상기 금속 배선층에서 상기 게이트 배선, 소스 필드 플레이트, 드레인 필드 플레이트가 순서 대로 배치된, 고전자 이동도 트랜지스터.
  15. 제1 항에 있어서,
    상기 금속 배선층 상부에 다른 금속 배선층이 더 구비된, 고전자 이동도 트랜지스터.
  16. 제15 항에 있어서,
    상기 다른 금속 배선층이 상기 소스 필드 플레이트와 평행하게 배열된 적어도 하나의 다른 소스 필드 플레이트와, 상기 드레인 필드 플레이트와 평행하게 배열된 적어도 하나의 다른 드레인 필드 플레이트를 포함하는, 고전자 이동도 트랜지스터.
  17. 제15 항에 있어서,
    상기 다른 금속 배선층이 상기 소스 필드 플레이트에 수직하게 배열된 적어도 하나의 다른 소스 필드 플레이트와, 상기 드레인 필드 플레이트와 수직하게 배열된 적어도 하나의 다른 드레인 필드 플레이트를 포함하는, 고전자 이동도 트랜지스터.
  18. 제15 항에 있어서,
    상기 다른 금속 배선층이 상기 소스 필드 플레이트에 대해 90도보다 작은 각도를 가지고 경사지게 배열된 적어도 하나의 다른 소스 필드 플레이트와, 상기 드레인 필드 플레이트에 대해 90도보다 작은 각도를 가지고 경사지게 배열된 적어도 하나의 다른 드레인 필드 플레이트를 포함하는, 고전자 이동도 트랜지스터.
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