KR20220000795A - 스택형 포크시트 트랜지스터들 - Google Patents

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청-잉 황
길버트 드웨이
앤 판
니콜 케이. 토마스
우루사 알라안
승훈 성
크리스토퍼 엠. 뉴먼
윌리 라치마디
패트릭 모로우
휘재 유
리차드 이. 쉔커
마르코 라도사블예비치
잭 티. 카발리어로스
에렌 맨네바흐
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Abstract

본 명세서에 개시된 실시예들은 스택형 포크시트 트랜지스터 디바이스들 및 스택형 포크시트 트랜지스터 디바이스들을 제조하는 방법들을 포함한다. 예에서, 집적 회로 구조물은 백본을 포함한다. 제1 트랜지스터 디바이스는 백본의 에지에 인접한 반도체 채널들의 제1 수직 스택을 포함한다. 제2 트랜지스터 디바이스는 백본의 에지에 인접한 반도체 채널들의 제2 수직 스택을 포함한다. 제2 트랜지스터 디바이스는 제1 트랜지스터 디바이스 상에 적층된다.

Description

스택형 포크시트 트랜지스터들{STACKED FORKSHEET TRANSISTORS}
본 개시내용의 실시예들은 집적 회로 구조물들에 관한 것으로, 특히 집적 회로망에 사용하기 위한 스택형 포크시트 트랜지스터(stacked forksheet transistor)들에 관한 것이다.
지난 수십 년 동안, 집적 회로들의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이었다. 점점 더 작은 피처들로 스케일링하면 반도체 칩들의 제한된 공간에서 기능 유닛들의 밀도들을 증가시킬 수 있다. 예를 들어, 트랜지스터 사이즈를 줄이면 칩 상에 증가된 수의 메모리 또는 로직 디바이스들을 통합할 수 있으므로, 용량이 증가한 제품들을 제조할 수 있다. 그러나, 계속해서 더 많은 용량을 원하는 것은 문제가 된다. 각각의 디바이스의 성능을 최적화해야 하는 필요성이 점점 더 커지고 있다.
집적 회로 디바이스들의 제조에서, 디바이스 치수들이 계속 축소 스케일링됨에 따라, 트라이-게이트 트랜지스터(tri-gate transistor)들과 같은 멀티-게이트 트랜지스터들이 더욱 널리 보급되었다. 종래의 공정들에서, 트라이-게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 실리콘-온-절연체(silicon-on-insulator) 기판들 상에 제조된다. 일부 사례들에서, 벌크 실리콘 기판들은 그들의 저렴한 비용으로 인해, 그리고 덜 복잡한 트라이-게이트 제조 공정을 가능하게 하기 때문에 선호된다. 또 다른 양태에서는, 마이크로 전자 디바이스 치수들이 10나노미터(nm) 노드 아래로 스케일링됨에 따라 이동성 개선 및 단 채널 제어(short channel control)를 유지하는 것이 디바이스 제조에 문제를 제공한다. 디바이스들을 제조하는 데 사용되는 나노와이어들은 개선된 단 채널 제어를 제공한다.
그러나, 멀티-게이트 및 나노와이어 트랜지스터들의 스케일링은 결과가 없지 않았다. 마이크로 전자 회로망의 이러한 기본 빌딩 블록들의 치수들이 감소됨에 따라, 그리고 주어진 영역에서 제조되는 기본 빌딩 블록들의 수가 순전히 증가함에 따라, 이러한 빌딩 블록들을 패터닝하는 데 사용되는 리소그래피 공정들에 대한 제약들이 압도적으로 증가하였다. 특히, 반도체 스택에서 패터닝되는 피처의 가장 작은 치수(임계 치수)와 이러한 피처들 사이의 간격 사이에는 절충안이 있을 수 있다.
도 1a는 실시예에 따른 포크시트 트랜지스터(forksheet transistor)들의 사시도이다.
도 1b는 실시예에 따른 반도체 채널들을 가로지르는 포크시트 트랜지스터들의 단면도이다.
도 2는 본 개시내용의 실시예에 따른 스택형 포크시트 트랜지스터들을 포함하는 집적 회로 구조물의 평면도 및 단면도들을 예시한다.
도 3 내지 도 8은 본 개시내용의 실시예에 따른 스택형 포크시트 트랜지스터들을 포함하는 집적 회로 구조물을 제조하는 방법에서 다양한 동작들의 단면도들을 예시한다.
도 9는 본 개시내용의 실시예의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
도 10은 본 개시내용의 하나 이상의 실시예를 구현하는 인터포저이다.
본 명세서에서는 스택형 포크시트 트랜지스터들 및 스택형 포크시트 트랜지스터들을 제조하는 방법들이 설명된다. 다음의 설명에서는, 예시적인 구현들의 다양한 양태들이 본 기술분야의 통상의 기술자에 의해 그들의 작업의 본질을 본 기술분야의 다른 통상의 기술자에게 전달하기 위해 일반적으로 채택되는 용어들을 사용하여 설명될 것이다. 그러나, 본 개시내용이 설명된 양태들 중 일부만을 갖고 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 설명의 목적상, 예시적인 구현들에 대한 철저한 이해를 제공하기 위해 특정 번호들, 재료들 및 구성들이 제시된다. 그러나, 본 개시내용이 특정 세부 사항들 없이 실시될 수 있다는 것은 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 예들에서는, 예시적인 구현들을 모호하게 하지 않기 위해 널리 공지된 피처들은 생략되거나 단순화된다.
다음의 상세한 설명은 본질적으로 단지 예시적인 것이며, 주제의 실시예들 또는 이러한 실시예들의 적용 및 사용들을 제한하는 것으로 의도되지 않는다. 본 명세서에서 사용되는 바와 같이, "예시적인"이라는 단어는 "예, 사례 또는 예시로서 역할하는"을 의미한다. 예시로서 본 명세서에서 설명되는 임의의 구현은 반드시 다른 구현들에 비해 선호되거나 유리한 것으로 해석될 필요는 없다. 또한, 선행 기술 분야, 배경, 간략한 요약 또는 다음의 상세한 설명에서 제시되는 임의의 명시적 또는 묵시적 이론에 의해 구속될 의도는 없다.
본 명세서는 "일 실시예" 또는 "실시예"에 대한 언급들을 포함한다. "일 실시예에서" 또는 "실시예에서"라는 문구들의 출현들은 반드시 동일한 실시예를 지칭하는 것은 아니다. 특정 피처들, 구조들 또는 특성들은 본 개시내용과 일치하는 임의의 적절한 방식으로 결합될 수 있다.
용어. 다음 단락들은 본 개시내용(첨부된 청구 범위 포함)에서 발견되는 용어들에 대한 정의 또는 맥락들을 제공한다.
"포함하는(Comprising)". 이 용어는 개방형이다. 첨부된 청구 범위에서 사용되는 바와 같이, 이 용어는 추가 구조물 또는 동작들을 배제하지 않는다.
"하도록 구성되는(Configured To)". 다양한 유닛들 또는 컴포넌트들은 태스크 또는 태스크들을 수행"하도록 구성되는" 것으로서 설명 또는 청구될 수 있다. 이러한 맥락들에서, "하도록 구성되는"은 유닛들 또는 컴포넌트들이 동작 동안 해당 태스크 또는 태스크들을 수행하는 구조물을 포함하는 것을 나타냄으로써 구조물을 의미하는 데 사용된다. 따라서, 지정된 유닛 또는 컴포넌트가 현재 동작하지 않는 때에도(예를 들어, 온되어 있거나 활성화되지 않은 때에도), 유닛 또는 컴포넌트는 태스크를 수행하도록 구성되어 있다고 할 수 있다. 유닛 또는 회로 또는 컴포넌트가 하나 이상의 태스크를 수행"하도록 구성되는" 것으로 언급하는 것은 해당 유닛 또는 컴포넌트에 대해 35 U.S.C. §112, 제6항을 적용하지 않도록 명시적으로 의도된다.
"제1(First)", "제2(Second)" 등. 본 명세서에서 사용되는 바와 같이, 이러한 용어들은 이들이 선행하는 명사들에 대한 레이블들로서 사용되며, 임의의 타입의 순서(예를 들어, 공간적, 시간적, 논리적 등)를 암시하지 않는다.
"커플링되는(Coupled)." 다음 설명은 함께 "커플링되는" 엘리먼트들 또는 노드들 또는 피처들을 참조한다. 본 명세서에서 사용되는 바와 같이, 달리 명시적으로 언급되지 않는 한, "커플링되는"은 하나의 엘리먼트 또는 노드 또는 피처가 반드시 기계적으로일 필요 없이 다른 엘리먼트 또는 노드 또는 피처에 직접적으로 또는 간접적으로 결합됨(또는 이와 직접적으로 또는 간접적으로 통신함)을 의미한다.
또한, 특정 용어는 참조 목적으로만 다음 설명에서 사용될 수도 있으며, 따라서 제한하려는 의도는 아니다. 예를 들어, "상부(upper)", "하부(lower)", "위(above)" 및 "아래(below)"와 같은 용어들은 참조가 이루어지는 도면들에서의 방향들을 의미한다. "전면(front)", "후면(back)", "후면(rear)", "측면(side)", "아웃보드(outboard)" 및 "인보드(inboard)"와 같은 용어들은 논의 중인 컴포넌트를 설명하는 텍스트 및 연관된 도면들을 참조하여 명확하게 이루어지는 참조의 일관되지만 임의적인 프레임 내에서 컴포넌트의 부분들의 배향 또는 위치 또는 둘 다를 설명한다. 이러한 용어는 위에서 구체적으로 언급된 단어들, 그 파생어들 및 유사한 의미의 단어들을 포함할 수 있다.
"억제하다(Inhibit)". 본 명세서에서 사용되는 바와 같이, 억제하다는 감소 또는 최소화 효과를 설명하는 데 사용된다. 컴포넌트 또는 피처가 액션, 모션 또는 조건을 억제하는 것으로 설명될 때, 결과 또는 결과물 또는 미래 상태를 완전히 방지할 수 있다. 추가적으로, "억제하다"는 다른 방식으로 발생할 수 있는 결과물, 수행 또는 효과의 감소 또는 축소를 의미할 수도 있다. 따라서, 컴포넌트, 엘리먼트 또는 피처가 결과 또는 상태를 억제하는 것으로 언급될 때, 이것은 결과 또는 상태를 완전히 방지하거나 제거할 필요는 없다.
본 명세서에에서 설명되는 실시예들은 FEOL(front-end-of-line) 반도체 처리 및 구조물들에 관한 것일 수 있다. FEOL은 반도체 기판 또는 층에서 개별 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 저항기들 등)이 패터닝되는 집적 회로(integrated circuit)(IC) 제조의 제1 부분이다. FEOL은 일반적으로 금속 인터커넥트층들의 퇴적(이를 포함하지는 않음)까지의 모든 것들을 포함한다. 마지막 FEOL 동작 이후, 결과는 통상적으로 분리된 트랜지스터들을 갖는 웨이퍼이다(예를 들어, 임의의 와이어들은 없다).
본 명세서에에서 설명되는 실시예들은 BEOL(back end of line) 반도체 처리 및 구조물들에 관한 것일 수 있다. BEOL은 개별 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 저항기들 등)이 웨이퍼 상의 배선, 예를 들어, 금속화층 또는 금속화층들)과 인터커넥트되는 IC 제조의 제2 부분이다. BEOL은 칩-대-패키지 연결들을 위한 콘택들, 절연층들(유전체들), 금속 레벨들 및 본딩 사이트들을 포함한다. 제조 스테이지 콘택들(패드들)의 BEOL 부분에서, 인터커넥트 와이어들, 비아들 및 유전체 구조물이 형성된다. 최신 IC 공정들의 경우, BEOL에는 10개 초과의 층이 추가될 수 있다.
이하에 설명되는 실시예들은 FEOL 처리 및 구조물들, BEOL 처리 및 구조물들, 또는 FEOL 및 BEOL 처리 및 구조물들 모두에 적용 가능할 수 있다. 특히, FEOL 처리 시나리오를 사용하여 예시적인 처리 방식이 예시될 수 있지만, 이러한 접근법들은 BEOL 처리에도 적용 가능할 수 있다. 마찬가지로, 예시적인 처리 방식이 BEOL 처리 시나리오를 사용하여 예시될 수 있지만, 이러한 접근법들은 FEOL 처리에도 적용 가능할 수 있다.
본 개시내용을 이해하는데 가장 도움이 되는 방식으로 다양한 동작들이 다수의 개별 동작들로 차례대로 설명될 것이지만, 설명의 순서는 이러한 동작들이 반드시 순서 의존적임을 암시하는 것으로 해석되어서는 안된다. 특히, 이러한 동작들은 제시 순서대로 수행될 필요가 없다.
본 명세서에서 설명되는 하나 이상의 실시예는 포크시트(또는 나노콤(nanocomb)) 트랜지스터들의 적층에 관한 것이다. 본 명세서에서 설명되는 하나 이상의 실시예는 3차원(3-D) 스택형 CMOS 아키텍처를 형성하기 위한 포크시트 트랜지스터들의 적층에 관한 것이다.
본 개시내용의 하나 이상의 실시예에 따르면, 예를 들어, 3nm 세대 이상으로 무어의 법칙(Moore's Law)을 확장하기 위해 공유-게이트 자체-정렬 스택형 트랜지스터(shared-gate self-aligned stacked transistor) 아키텍처가 설명된다. 3-D CMOS 아키텍처는 트랜지스터들을 서로의 최상부(top)에 직접 적층함으로써, 종래의 2-D CMOS에 비해 셀 사이즈를 줄이고 RC 지연을 낮출 수 있다. 또한, 나노콤(또는 포크시트) 트랜지스터 아키텍처가 NMOS 및 PMOS 경계에서의 간격을 감소시키기 위해 자체-정렬된 유전체 벽과 결합된 나노와이어 또는 나노리본 트랜지스터들을 사용함으로써 셀 높이 스케일링을 위해 구현될 수 있다. 공유-게이트 스택형 나노리본 트랜지스터들과 자체-정렬된 유전체 벽의 결합은 결국 궁극적으로 스케일링된 3-D 스택형 나노콤(포크시트) CMOS 아키텍처로 이어질 수 있다. 자체-정렬된 유전체 벽을 갖는 스택형 나노-콤 트랜지스터 아키텍처를 제조하기 위한 주요 피처들 및 프로세스 흐름이 본 명세서에서 설명된다.
맥락을 제공하기 위해, 셀 사이즈 스케일링을 계속하기 위해, 나노와이어들/나노리본들, 자체-정렬된 유전체 벽(또는 자체-정렬된 게이트 단부(self-aligned gate end)(SAGE)), 및 스택형 트랜지스터들은 셀 사이즈 스케일링을 계속하기 위한 세 가지 가능한 부스터이다. FinFET들과 달리, 나노와이어 또는 나노리본 구조물은 그것의 스택 가능성으로 인해 풋 프린트 당 더 높은 구동 전류를 허용한다. 자체-정렬된 게이트 단부(SAGE)는 유전체 벽을 사용하여 NMOS와 PMOS를 분리하므로, 활성 핀들에 대한 게이트 확장과 N-P 경계의 간격을 감소시킬 수 있다. 나노콤 트랜지스터 아키텍처는 양 나노리본 채널들을 자체-정렬된 유전체 벽과 결합하여 2-D CMOS에서 셀 높이를 적극적으로 스케일링할 수 있다. 2-D CMOS가 그것의 스케일링 한계에 접근함에 따라, 3-D로 가는 것이 매우 중요해진다. 실시예에서, NMOS-on-PMOS 또는 PMOS-on-NMOS 중 어느 하나인 3-D 스택형 트랜지스터들을 제조하는 것은 셀 사이즈를 지속적으로 스케일링하기 위한 핵심 부스터이다. 일 실시예에서, 3-D CMOS에 대한 면적 스케일링의 대부분의 이점들을 달성하기 위해, 나노리본들 및 자체-정렬 유전체 벽은 3-D 스택형 포크시트 또는 나노콤 CMOS 아키텍처를 제조하기 위해 3-D 아키텍처로 구현된다.
추가적인 맥락을 제공하기 위해, 피처들 사이의 간격 요구들을 해결하기 위해, 포크시트 트랜지스터 아키텍처가 제안되었다. 포크시트 구조물에서는, 절연 백본이 제1 트랜지스터와 제2 트랜지스터 사이에 배치된다. 제1 트랜지스터와 제2 트랜지스터의 반도체 채널들(예를 들어, 리본들, 와이어들 등)은 백본의 반대쪽 측벽들과 접촉한다. 이와 같이, 제1 트랜지스터와 제2 트랜지스터 사이의 간격은 백본의 폭으로 감소된다. 반도체 채널들의 한 표면이 백본과 접촉하기 때문에, 이러한 아키텍처는 반도체 채널들의 게이트 올 어라운드(gate all around)(GAA) 제어를 허용하지 않는다. 추가적으로, 제1 트랜지스터와 제2 트랜지스터 사이의 콤팩트 한 인터커넥트 아키텍처들이 아직 제안되지 않았다.
위에서 언급된 바와 같이, 포크시트 트랜지스터들 비평면 트랜지스터 디바이스들의 밀도를 증가시킬 수 있다. 포크시트 트랜지스터들(120A 및 120B)을 갖는 반도체 디바이스(100)의 예가 도 1a에 도시되어 있다. 포크시트 트랜지스터는 백본(110)의 양쪽 측벽에 인접한 트랜지스터(120)를 갖는 기판(101)으로부터 위로 연장되는 백본(110)을 포함한다. 따라서, 트랜지스터들(120A 및 120B) 사이의 간격은 백본(110)의 폭과 동일하다. 따라서, 이러한 포크시트 트랜지스터들(120)의 밀도는 다른 비평면 트랜지스터 아키텍처들(예를 들어, fin-FET들, 나노와이어 트랜지스터들 등)에 비해 증가될 수 있다.
반도체 재료의 시트들(105)은 백본(110)으로부터 멀리(측면 방향으로(laterally)) 연장된다. 도 1a의 예시에서, 시트들(105A 및 105B)은 백본(110)의 양 측면 상에 도시되어 있다. 시트들(105A)은 제1 트랜지스터(120A)에 대한 것이고, 시트들(105B)은 제2 트랜지스터(120B)에 대한 것이다. 시트들(105A 및 105B)은 게이트 구조물(112)을 통과한다. 게이트 구조물(112) 내의 시트들(105A 및 105B)의 부분들은 채널로 간주되고, 게이트 구조물(112)의 반대 측면들 상의 시트들(105A 및 105B)의 부분들은 소스/드레인 영역들로 간주된다. 일부 구현들에서, 소스/드레인 영역들은 에피택셜 성장된 반도체 본체를 포함하고, 시트들(105)은 게이트 구조물(112) 내에만 존재할 수 있다. 즉, 적층되는 시트들(105A 및 105B)은 반도체 재료의 블록으로 대체된다.
이제 도 1b를 참조하면, 게이트 구조물(112)을 통한 반도체 디바이스(100)의 단면도가 도시되어 있다. 도시된 바와 같이, 반도체 채널들(106A 및 106B)의 수직 스택들이 게이트 구조물(112)을 통해 제공된다. 반도체 채널들(106A 및 106B)은 도 1b의 평면을 벗어나 소스/드레인 영역들에 연결된다. 반도체 채널들(106A 및 106B)은 게이트 유전체(108)에 의해 3개의 측면이 둘러싸여 있다. 반도체 채널들(106A 및 106B)의 표면들(107)은 백본(110)과 직접 접촉한다. 일함수 금속(109)은 게이트 유전체(108)를 둘러쌀 수 있고, 게이트 충전 금속(113A 및 113B)은 일함수 금속(109)을 둘러쌀 수 있다. 예시에서, 반도체 채널들(106A 및 106B)은 상이한 음영을 갖는 것으로 도시되어 있다. 그러나, 일부 구현들에서, 반도체 채널들(106A 및 106B)은 동일한 재료일 수 있다. 절연체층(103)은 게이트 충전 금속들(113A 및 113B) 위에 배치될 수 있다.
이러한 포크시트 트랜지스터들(120A 및 120B)은 많은 이점들을 제공하지만, 더 높은 밀도들, 개선된 인터커넥트 아키텍처들 및 개선된 성능을 제공하기 위해 여전히 많은 개선 영역들이 있다. 예를 들어, 본 명세서에 개시된 실시예들은 복수의 트랜지스터 층들을 서로 적층함으로써 추가 밀도 개선들을 제공한다. 도 1a 및 도 1b의 반도체 디바이스(100)는 단일 층(즉, 한 쌍의 인접한 포크시트 트랜지스터들(120A 및 120B))을 예시하는 반면, 본 명세서에 개시된 실시예들은 도 1a 및 도 1b에 예시된 동일한 풋프린트 내에 (예를 들어, 4개의 포크시트 트랜지스터를 제공하기 위해) 제1 층 및 제2 층을 포함한다. 추가적으로, 본 명세서에 개시된 실시예들은 다수의 층들을 효과적으로 활용하기 위해 제1 층과 제2 층 사이의 전기적 커플링을 허용하는 인터커넥트 아키텍처들을 제공한다. 추가적으로, 본 명세서에 개시된 실시예들은 매립된 층에 대한 바닥 측면 연결들을 허용하는 인터커넥트 아키텍처들을 포함한다.
실시예에서, 백본을 위한 재료는 이웃 트랜지스터 디바이스들의 활성 영역들을 궁극적으로 전기적으로 분리하거나 이들의 분리에 기여하는 데 적절한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 백본은 실리콘 이산화물(silicon dioxide), 실리콘 산질화물(silicon oxy-nitride), 실리콘 질화물(silicon nitride), 또는 탄소-도핑된 실리콘 질화물(carbon-doped silicon nitride)과 같되, 이에 제한되지 않는 유전체 재료로 구성된다. 실시예들에서, 백본은 실리콘의 산화물(oxide of silicon)(예를 들어, 실리콘 이산화물(silicon dioxide)(SiO2))과 같은 유전체, 도핑된 실리콘의 산화물(doped oxide of silicon), 플루오르화된 실리콘의 산화물(fluorinated oxide of silicon), 탄소 도핑된 실리콘의 산화물(carbon doped oxide of silicon), 본 기술분야에서 공지된 로우-k 유전체 재료(low-k dielectric material) 및 이들의 조합들로 구성되거나 이들을 포함한다. 백본 재료는, 예를 들어, 화학적 기상 퇴적(chemical vapor deposition)(CVD), 물리적 기상 퇴적(physical vapor deposition)(PVD)과 같은 기술에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
본 개시내용의 하나 이상의 실시예에 따르면, 공유-게이트 스택형 나노리본 트랜지스터들은 자체-정렬된 유전체 벽과 결합된다. 아래에 스택형 나노콤 트랜지스터 아키텍처를 제조하기 위한 핵심 피처들 및 프로세스 흐름이 설명되어 있다. 실시예들은 새로운 트랜지스터 아키텍처들을 포함하며, 이는 나노리본들, 자체-정렬된 게이트 단부 및 공유-게이트 스택형 트랜지스터들을 결합함으로써 궁극적으로 스케일링된 3-D CMOS를 달성할 수 있다.
실시예에서는, 다음의 피처들 중 하나 이상이 구현되거나 달성될 수 있다 : (1) 유전체 벽과 접촉하는 리본들의 일 단부를 갖는 멀티 나노리본들 스택형 트랜지스터들; (2) 유전체 벽에 가능한 금속 라우팅을 갖는 자체-정렬된 유전체 벽; (3) NMOS 및 PMOS에 상이한 Vt를 제공하기 위한 스택형 이중 금속 게이트 공정; (4) NMOS 및 PMOS에 상이한 소스 또는 드레인 재료들을 제공하기 위한 스택형 이중 에피택셜(epitaxial)(EPI) 공정; (5) 전면 및 후면 인터커넥트를 갖는 3-D CMOS; (6) N-일함수 금속(workfunction metal)(WFM)과 P-WFM을 분리하기 위해 분리 산화물이 게이트 전극에 포함될 수 있음; (7) NMOS 및 PMOS EPI 소스 또는 드레인(S/D)을 분리하고 최상부 콘택과 바닥 콘택 또한 분리하기 위해 분리 산화물이 콘택 전극에 포함될 수 있음; 및/또는 (8) 최상부 트랜지스터를 바닥 트랜지스터에 연결하고 공통 드레인을 형성하기 위해 EPI 내지 EPI N-P 비아가 포함될 수 있음.
도 2는 본 개시내용의 실시예에 따른 스택형 포크시트 트랜지스터들을 포함하는 집적 회로 구조물의 평면도 (i) 및 단면도들 (ii) 및 (iii)을 예시한다.
도 2를 참조하면, 집적 회로 구조물(200)은 유전체 벽일 수 있는 백본(201)을 포함한다. 추가 유전체 벽들(202)이 또한 포함될 수 있다. 나노와이어들 또는 나노리본들(203)은 백본(201)의 에지들을 따라 있다. 상부 게이트 전극(204) 및 상부 게이트 유전체(205)를 포함하는 상부 게이트 스택들은 나노와이어들 또는 나노리본들(203)의 상부의 것들을 둘러싼다. 하부 게이트 전극(208) 및 하부 게이트 유전체(207)를 포함하는 하부 게이트 스택들은 나노와이어들 또는 나노리본들(203)의 하부의 것들을 둘러 싼다. 실시예에서, 유전체층(209)은 도시된 바와 같이 하부 게이트 스택들 중 대응하는 하나로부터 상부 게이트 스택들 중 하나를 분리한다.
상부 소스 또는 드레인 구조물들(226)은 상부 게이트 스택들에 의해 둘러싸인 나노와이어들 또는 나노리본들(203)의 단부들에 포함된다. 일 실시예에서, 상부 소스 또는 드레인 구조물들(226)은 에피택셜 인-도핑된(epitaxial phosphorous-doped) 실리콘 소스 또는 드레인 구조물들과 같은 N형 소스 또는 드레인 구조물들이다. 하부 소스 또는 드레인 구조물들(224)은 하부 게이트 스택들에 의해 둘러싸인 나노와이어들 또는 나노리본들(203)의 단부들에 포함된다. 일 실시예에서, 하부 소스 또는 드레인 구조물들(224)은 에피택셜 실리콘 게르마늄 소스 또는 드레인 구조물들과 같은 P형 소스 또는 드레인 구조물들이다. 상부 및 하부 소스 또는 드레인 구조물 타입들은 반전될 수 있다는 것이 이해되어야 한다. 상부 소스 또는 드레인 구조물들(226) 및 하부 소스 또는 드레인 구조물들(224)은 유전체층(222)에 포함될 수 있다. 하나 이상의 상부 소스 또는 드레인 콘택(206)은 도시된 바와 같이 상부 소스 또는 드레인 구조물들(226) 상에 포함될 수 있다. 또한, 도시된 바와 같이, 하나 이상의 하부 소스 또는 드레인 콘택들(230)은 하부 소스 또는 드레인 구조물들(224) 상에 포함될 수 있다.
하나 이상의 상부 비아(220) 및 대응하는 라인들(218)은 도시된 바와 같이 상부 게이트 스택들 중 대응하는 것들 중 하나 이상에 커플링될 수 있고, 층간 유전체층(216)에 포함될 수 있다. 하나 이상의 하부 비아(214) 및 대응하는 라인들(212)은 또한 도시된 바와 같이 상부 게이트 스택들 중 대응하는 것들 중 하나 이상에 커플링될 수 있고, 층간 유전체층(210)에 포함될 수 있다.
하나 이상의 상부 비아(238) 및 대응하는 라인들(236)은 도시된 바와 같이 상부 소스 또는 드레인 콘택들(206) 중 대응하는 것들 중 하나 이상에 커플링될 수 있고, 층간 유전체층(216)에 포함될 수 있다. 하나 이상의 하부 비아(234) 및 대응하는 라인들(232)은 도시된 바와 같이 하부 소스 또는 드레인 콘택들(230) 중 대응하는 것들 중 하나 이상에 커플링될 수 있고, 층간 유전체층(210)에 포함될 수 있다.
실시예에서, 상부 소스 또는 드레인 구조물들(226) 중 하나는 도시된 바와 같이 하부 소스 또는 드레인 구조물들(228) 중 대응하는 것에 커플링된다. 실시예에서는, 벽-관통 비아(through-wall via)(244)가 전면에서 후면으로 또는 후면에서 전면으로 라우팅을 가능하게 한다. 예를 들어, 후면 금속 라인(240) 및 대응하는 비아(242)는 도시된 바와 같이 벽-관통 비아(244)에 의해 금속 라인들(236) 중 하나에 커플링될 수 있다.
다시 도 2를 참조하면, 본 개시내용의 실시예에 따라, 집적 회로 구조물(200)은 백본(201)을 포함한다. 제1 트랜지스터 디바이스(예를 들어, 부분 (ii)의 좌측 하부 또는 우측 하부)는 백본(201)의 에지에 인접한 반도체 채널들(203)의 제1 수직 스택을 포함한다. 제2 트랜지스터 디바이스(예를 들어, 부분 (ii)의 대응하는 좌측 상부 또는 우측 상부)는 백본(201)의 에지에 인접한 반도체 채널들(203)의 제2 수직 스택을 포함한다. 제2 트랜지스터 디바이스는 제1 트랜지스터 디바이스 상에 적층된다.
실시예에서, 제1 트랜지스터 디바이스는 P형 디바이스이고, 제2 트랜지스터 디바이스는 N형 디바이스이다. 다른 실시예에서, 제1 트랜지스터 디바이스는 N형 디바이스이고, 제2 트랜지스터 디바이스는 P형 디바이스이다.
실시예에서, 반도체 채널들(203)의 제1 및 제2 수직 스택들은 나노리본들 또는 나노와이어들의 제1 및 제2 스택들이다. 실시예에서, 반도체 채널들(203)의 제1 수직 스택 내의 총 반도체 채널들의 수(예를 들어, 3개)는 반도체 채널들의 제2 수직 스택 내의 총 반도체 채널들(203)의 수(예를 들어, 3개)와 동일하다. 도시되지 않은 다른 실시예에서, 반도체 채널들의 제1 수직 스택 내의 총 반도체 채널들(203)의 수는 반도체 채널들의 제2 수직 스택 내의 총 반도체 채널들(203)의 수와 상이하다.
실시예에서, 제1 게이트 구조물(207/208)은 반도체 채널들(203)의 제1 수직 스택 상에 있으며, 제1 게이트 구조물은 제1 게이트 전극(208) 및 제1 게이트 유전체(207)를 포함한다. 제2 게이트 구조물(204/205)은 반도체 채널들(203)의 제2 수직 스택 상에 있으며, 제2 게이트 구조물은 제2 게이트 전극(204) 및 제2 게이트 유전체(205)를 포함한다. 일 실시예에서, 제2 게이트 전극(예를 들어, 부분 (ii)의 좌측(204))은 제1 게이트 전극(예를 들어, 부분 (ii)의 좌측(208)) 바로 위에 있다. 일 실시예에서, 제1 게이트 전극(예를 들어, 부분 (ii)의 우측(208))은 유전체층(209)에 의해 제2 게이트 전극(예를 들어, 부분 (ii)의 우측(204))으로부터 분리된다.
다시 도 2를 참조하면, 본 개시내용의 실시예에 따라, 집적 회로 구조물(200)은 제1 도전형의 제1 트랜지스터 디바이스(예를 들어, 부분 (ii)의 좌측 하부)를 포함한다. 제2 트랜지스터 디바이스(예를 들어, 부분 (ii)의 좌측 상부)가 제1 트랜지스터 디바이스 상에 적층되고, 제2 트랜지스터 디바이스는 제1 도전형과 반대인 제2 도전형이다. 제3 트랜지스터 디바이스(예를 들어, 부분 (ii)의 우측 하부)는 제1 트랜지스터 디바이스로부터 측면 방향으로 이격되며, 제3 트랜지스터 디바이스는 제1 도전형이다. 제4 트랜지스터 디바이스(예를 들어, 부분 (ii)의 우측 상부)는 제3 트랜지스터 디바이스 상에 적층되고 제2 트랜지스터 디바이스로부터 측면 방향으로 이격되며, 제4 트랜지스터 디바이스는 제2 도전형이다.
실시예에서, 제2 트랜지스터 디바이스(예를 들어, 부분 (ii)의 좌측 상부)는 도시된 바와 같이 제1 트랜지스터 디바이스(예를 들어, 부분 (ii)의 좌측 하부) 바로 위에 있다. 제4 트랜지스터 디바이스(예를 들어, 부분 (ii)의 우측 상부)는 또한 도시된 바와 같이 유전체층(209)에 의해 제3 트랜지스터 디바이스(예를 들어, 부분 (ii)의 우측 하부)로부터 이격된다. 실시예에서, 제1 도전형은 P형이고, 제2 도전형은 N형 디바이스이다. 다른 실시예에서, 제1 도전형은 N형이고, 제2 도전형은 P형 디바이스이다.
실시예에서, 제1 트랜지스터 디바이스(예를 들어, 부분 (ii)의 좌측 하부)는 백본(201)에 의해 제3 트랜지스터 디바이스(예를 들어, 부분 (ii)의 우측 하부)로부터 측면 방향으로 이격된다. 제2 트랜지스터 디바이스(예를 들어, 부분 (ii)의 좌측 상부)는 백본(201)에 의해 제4 트랜지스터 디바이스(예를 들어, 부분 (ii)의 우측 상부)로부터 측면 방향으로 이격된다. 실시예에서, 제1, 제2, 제3 및 제4 트랜지스터 디바이스들은 각각 나노리본들 또는 나노와이어들의 수직 스택들이다.
본 개시내용의 실시예에 따르면, 아래에 설명되는 프로세스 흐름은 Si/SiGe EPI dep로 시작한다. 자체-정렬된 이중 패터닝(self-aligned double patterning)(SADP) 또는 자체-정렬된 사중 패터닝(self-aligned quadruple patterning)(SAQP)이 Si/SiGe 핀들을 패터닝하고 에칭하는 데 사용될 수 있다. SiO2, Si3N4, HfO2, Al2O3와 같은 유전체 재료가 충전되고 에칭되어 자체-정렬된 유전체 벽을 형성할 수 있다. 유전체 벽은 핀들에 평행하거나 수직일 수 있다. 자체-정렬된 유전체 벽을 구축하는 기술에 따라, 유전체 벽은 2개 이상의 재료로 구성되거나, 또는 상이한 핀 피치에서 상이한 벽 재료들을 갖거나, 또는 벽 주위에 상이한 라이너를 가질 수 있다. 기판은 벌크 Si 웨이퍼 또는 SOI 기판 또는 이중 SOI 기판일 수 있다.
핀 패터닝 및 벽 형성 후, 더미 폴리 Si 게이트가 제조된다. 폴리 게이트 패터닝 후, 게이트 스페이서가 퇴적되고 에칭되어 게이트들과 콘택들을 분리한다. 내부 스페이서는 등방성 SiGe 에칭을 사용하여 만들어지며, 그 후 리본들 사이에 유전체 재료를 채운다. 일 실시예에서는, P-EPI SiGe S/D가 PMOS에 대한 하부 리본들 상에서 선택적으로 성장되고, N-EPI Si:P S/D가 NMOS에 대한 상부 리본들 상에서 선택적으로 성장된다. N-EPI가 P-EPI와 접촉하는 것을 방지하기 위해 N-EPI S/D와 P-EPI S/D 사이에 분리 산화물이 포함될 수 있다. 그런 다음, 층간 유전체(interlayer dielectric)(ILD)가 S/D 영역들에 채워진다. 본 명세서에서서는 PMOS 상의 NMOS가 예로서 도시되어 있지만, 그 반대의 배열이 대신 제조될 수 있다는 것이 이해되어야 한다. 또한, 일부 CMOS 회로망에서는, NMOS 또는 PMOS 중 어느 것과 같은 단일 타입의 MOS만 필요하다. 따라서, 일부 회로들에서는 이중 EPI가 필요하지 않을 수 있다.
이중 EPI 공정 후, 폴리 게이트가 제거되고, 리본들이 선택적인 SiGe 에칭에 의해 방출(release)된다. 그런 다음, 하이-k 게이트 유전체(high-k gate dielectric)가 나노리본들 상에 퇴적된다. P형 일함수 금속(P-type workfunction metal)(P-WFM)은 하부 리본들 상에, N형 일함수 금속(N-type workfunction metal)(N-WFM)은 상부 리본들 상에 퇴적된다. 하나의 경우에서는, N-WFM과 P-WFM이 연결되어 공유 게이트 디바이스(즉, 공통 게이트)를 형성한다. 또 다른 경우에서는, P-WFM과 N-WFM을 분리하기 위해 분리 산화물이 퇴적될 수 있다. 일부 CMOS 회로망에서는, NMOS 또는 PMOS 중 하나와 같은 단일 타입의 MOS만 필요하다. 따라서, 일부 회로들에서는, 이중 금속 게이트가 필요하지 않을 수 있다. 또한, 단일 유형의 MOS 트랜지스터를 만들기 위해 상부 Si 리본들 또는 하부 Si 리본들이 선택적으로 제거될 수 있다.
하이-k 및 금속 게이트를 충전한 후, 콘택 트렌치가 에칭되어 콘택 금속에 의해 충전될 수 있다. 일부 위치들에서는, N-EPI를 P-EPI에 연결하고 NMOS 및 PMOS에 대한 공통 드레인, 예를 들어, 인버터의 출력을 형성하기 위해 N-P 비아가 에칭될 수 있다. 프런트 단부 공정 후, 프런트 사이드 백-단부 인터커넥트가 회로망을 라우팅하기 위해 만들어질 수 있다. 웨이퍼의 전면 상에는 2개 내지 약 15개의 금속/비아 층들이 있을 수 있다. 본 명세서에서 하나의 중요한 피처는 라우팅이 유전체 벽을 통과하여 전면 인터커넥트를 후면 인터커넥트에 연결할 수 있다는 점이다.
전면 공정 후, 디바이스 웨이퍼는 캐리어 웨이퍼에 본딩될 수 있고, 디바이스 웨이퍼는 플립, 그라인딩 및 폴리싱될 수 있다. 나머지 Si 서브-핀들 및 STI 산화물은 제거되고, 절연 산화물층으로 충전될 수 있다. 회로망을 라우팅하기 위해 후면 인터커넥트 또한 구축될 수 있다. 웨이퍼의 후면 상에는 1개 내지 약 5개의 금속/비아 층들이 있을 수 있다. 후면 콘택이 바닥 EPI(이 경우, p-EPI)에 연결되도록 형성될 수 있어, 웨이퍼의 후면으로부터 전력 전달을 가능하게 할 수 있다. 특히, P-WFM과 N-WFM 사이에 분리 산화물이 있는 디바이스들의 경우, 후면 인터커넥트는 게이트에 대한 연결을 위해 비아들을 가질 수 있다. 또한, 후면 비아/금속 라인은 유전체 벽을 통과하여 라우팅되어 전면 인터커넥트와 통신할 수 있다.
도 3 내지 도 8은 본 개시내용의 실시예에 따른 스택형 포크시트 트랜지스터들을 포함하는 집적 회로 구조물을 제조하는 방법에서 다양한 동작들의 단면도들을 예시한다.
도 3의 (a) 부분을 참조하면, 시작 스택(300)은 실리콘 기판(302), 하부 나노와이어 또는 나노리본 층들(306A), 상부 나노와이어 또는 나노리본 층들(306B), 하부 실리콘 게르마늄 방출층(lower silicon germanium release layer)(304A), 하부 개재 실리콘 게르마늄 방출층들(304B), 중간 실리콘 게르마늄 방출층(304C), 및 상부 실리콘 게르마늄 방출층(304D)을 포함한다.
도 3의 (b) 부분을 참조하면, 시작 스택(300)은 그 중에서도 패터닝된 기판(302'), 패터닝된 하부 나노와이어 또는 나노리본 층들(306A'), 패터닝된 상부 나노와이어 또는 나노리본 층들(306B'), 및 패터닝된 중간 실리콘 게르마늄 방출층(304C')을 포함하도록 패터닝된다. 유전체 벽들(308) 및 얕은 트렌치 분리(shallow trench isolation)(STI) 구조물들(310)이 결과 구조물 내에 형성된다. 중앙 유전체 벽(308)은 백본으로 지칭될 수 있다. 폴리 실리콘 게이트 구조물과 같은 더미 게이트 구조물(312)이 도 3의 부분 (c)에 도시된 바와 같이 도 3의 부분 (b)의 구조물 상에 형성된다.
도 4의 (a) 부분을 참조하면, 게이트 위치에서, 패터닝된 실리콘 게르마늄층들이 유전체층(314)으로 대체된다. 이것은 더미 게이트(312) 아래에 액세스를 제공하는 소스 또는 드레인 영역들을 통해 수행될 수 있다. 도 4의 (b) 부분을 참조하면, 소스 또는 드레인 위치들에서, 나노와이어 또는 나노리본 부분들이 해당 위치들에서 제거된다. 에피택셜 실리콘 게르마늄 소스 또는 드레인 구조물들과 같은 하부 소스 또는 드레인 구조물들(316)이 패터닝된 하부 나노와이어 또는 나노리본 층들(306A')의 단부들에 형성된다. 에피택셜 인-도핑된 실리콘 소스 또는 드레인 구조물들과 같은 상부 소스 또는 드레인 구조물들(318)이 패터닝된 상부 나노와이어 또는 나노리본 층들(306B')의 단부들에 형성된다. 이어서, 도시된 바와 같이, 층간 유전체층(320)이 결과 구조물 위에 형성된다.
도 5의 (a) 부분을 참조하면, 게이트 위치에서, 더미 게이트 구조물(312) 및 유전체층(314)이 제거된다. 도 5의 (b) 부분을 참조하면, 게이트 위치에서, 게이트 유전체(322) 층이 형성된다. 그 후, 하부 게이트 전극(324) 및 상부 게이트 전극(328)이 형성된다. 좌측 구조물들의 경우, 상부 게이트 전극(328)이 하부 게이트 전극(324) 바로 위에 형성된다. 우측 구조물들의 경우, 상부 게이트 전극(328)이 유전체층(326)에 의해 하부 게이트 전극(324)으로부터 분리된다.
도 6의 (a) 부분을 참조하면, 소스 또는 드레인 위치들에서, 도 4의 (b) 부분의 구조물이 제공된다. 도 6의 (b) 부분을 참조하면, 소스 또는 드레인 위치들에서, 비아 구조물(330)이 좌측 상부 소스 또는 드레인 구조물(318)과 대응하는 좌측 하부 소스 또는 드레인 구조물(316) 사이의 콘택으로서 형성된다. 그 후, 상부 소스 또는 드레인 콘택들이 상부 소스 또는 드레인 구조물들(318) 상에 형성된다.
도 7의 (a) 부분을 참조하면, 게이트 위치에서, 도전성 비아들(336) 및 대응하는 도전성 라인들(338)이 층간 유전체층(334)의 대응하는 상부 게이트 전극들(328)과 접촉하도록 형성된다. 도 7의 (b) 부분을 참조하면, 소스 또는 드레인 위치들에서, 도전성 비아들(340) 및 대응하는 도전성 라인들(342)이 층간 유전체층(334)의 대응하는 상부 소스 또는 드레인 콘택들(332)과 접촉하도록 형성된다.
도 8을 참조하면, 도 7의 구조물은 후면 공정을 가능하게 하기 위해 캐리어 웨이퍼(346) 상에 배치된다. 도 8의 (a) 부분을 참조하면, 게이트 위치에서, 도전성 비아들(350) 및 대응하는 도전성 라인(352)이 층간 유전체층(348)의 대응하는 하부 게이트 전극(324)과 접촉하도록 형성된다. 도 8의 (b) 부분을 참조하면, 소스 또는 드레인 위치들에서, 하나 이상의 하부 소스 또는 드레인 콘택(353)이 형성된다. 그 후, 도전성 비아들(354) 및 대응하는 도전성 라인들(356)이 층간 유전체층(348)에 형성된다. 전면에서 후면으로 또는 후면에서 전면으로 라우팅하기 위해 벽-관통 비아(344)가 유전체 벽들(308) 중 하나에 형성된다. 예를 들어, 후면 금속 라인(360) 및 대응하는 비아(352)는 도시된 바와 같이 벽-관통 비아(344)에 의해 금속 라인들(342) 중 하나에 커플링될 수 있다.
실시예에서, 본 명세서에서 설명되는 하부 반도체 기판은 집적 회로들을 제조하는 데 사용되는 일반적인 워크피스 객체를 나타낸다. 반도체 기판은 종종 웨이퍼 또는 다른 실리콘 조각 또는 다른 반도체 재료를 포함한다. 적절한 반도체 기판들은 단결정 실리콘, 다결정 실리콘 및 실리콘 온 절연체(silicon on insulator)(SOI)뿐만 아니라, 게르마늄, 탄소 또는 III-V족 재료들을 포함하는 기판들과 같은 다른 반도체 재료들로 형성되는 유사한 기판들을 포함하지만, 이에 제한되지 않는다.
특정 실시예에서, 복수의 나노와이어들(또는 나노리본들)의 채널층들(또는 대응하는 방출층들)은 실리콘으로 구성될 수 있다는 것이 이해되어야 한다. 전체적으로 사용되는 바와 같이, 실리콘층은 전부는 아니지만 매우 상당한 양의 실리콘으로 구성되는 실리콘 재료를 설명하는 데 사용될 수 있다. 그러나, 실제적으로, 100% 순수한 Si는 형성하기 어려울 수 있으며, 따라서 소량의 퍼센트의 탄소, 게르마늄 또는 주석을 포함할 수 있다는 것이 이해되어야 한다. 이러한 불순물들은 Si의 퇴적 동안 불가피한 불순물 또는 성분으로서 포함될 수도 있고, 또는 퇴적 후 처리 동안 확산시 Si를 "오염"시킬 수도 있다. 이와 같이, 실리콘층에 관해 본 명세서에서 설명되는 실시예들은 비교적 적은 양, 예를 들어 "불순물" 레벨의 Ge, C 또는 Sn과 같은 비-Si 원자들 또는 종들을 함유하는 실리콘층을 포함할 수 있다. 본 명세서에서 설명되는 실리콘층은 도핑되지 않을 수도 있고, 또는 붕소(boron), 인(phosphorous) 또는 비소(arsenic)와 같은 도펀트 원자들로 도핑될 수도 있다는 것이 이해되어야 한다.
특정 실시예에서, 복수의 나노와이어들(또는 나노리본들)의 채널층들(또는 대응하는 방출층들)은 실리콘 게르마늄으로 구성될 수 있다는 것이 이해되어야 한다. 전체적으로 사용되는 바와 같이, 실리콘 게르마늄층은 실리콘 및 게르마늄 둘 다의 상당한 부분들, 예를 들어, 둘 다의 적어도 5%로 구성되는 실리콘 게르마늄 재료를 설명하는 데 사용될 수 있다. 일부 실시예들에서, 게르마늄의 (원자) 양은 실리콘의 양과 동일하거나 실질적으로 동일하다(예를 들어, Si50Ge50). 일부 실시예들에서, 게르마늄의 양은 실리콘의 양보다 더 많다. 특정 실시예들에서, 실리콘 게르마늄층은 대략 60%의 게르마늄 및 대략 40%의 실리콘을 포함한다(Si40Ge60). 다른 실시예들에서, 실리콘의 양은 게르마늄의 양보다 더 많다. 특정 실시예들에서, 실리콘 게르마늄층은 대략 30%의 게르마늄 및 대략 70%의 실리콘을 포함한다(Si70Ge30). 실제적으로, 100% 순수한 실리콘 게르마늄(일반적으로 SiGe로 지칭됨)은 형성하기 어려울 수 있으며, 따라서 소량의 퍼센트의 탄소 또는 주석을 포함할 수 있다는 것이 이해되어야 한다. 이러한 불순물들은 SiGe의 퇴적 동안 불가피한 불순물 또는 성분으로서 포함될 수도 있고, 퇴적 후 처리 동안 확산시 SiGe를 "오염"시킬 수도 있다. 이와 같이, 실리콘 게르마늄층에 관해 본 명세서에서 설명되는 실시예들은 비교적 적은 양, 예를 들어 "불순물" 레벨의 탄소 또는 주석과 같은 비-Ge 및 비-Si 원자들 또는 종들을 함유하는 실리콘 게르마늄층을 포함할 수 있다. 본 명세서에서 설명되는 실리콘 게르마늄층은 도핑되지 않을 수도 있고, 또는 붕소, 인 또는 비소와 같은 도펀트 원자들로 도핑될 수 있다는 것이 이해되어야 한다.
특정 실시예에서, 복수의 나노와이어들(또는 나노리본들)의 채널층들(또는 대응하는 방출층들)은 게르마늄으로 구성될 수 있다는 것이 이해되어야 한다. 전체적으로 사용되는 바와 같이, 게르마늄층은 전부는 아니지만 매우 상당한 양의 게르마늄으로 구성되는 게르마늄 재료를 설명하는 데 사용될 수 있다. 그러나, 실제적으로, 100% 순수한 Ge는 형성하기 어려울 수 있으며, 따라서 소량의 퍼센트의 탄소, 실리콘 또는 주석을 포함할 수 있다는 것이 이해되어야 한다. 이러한 불순물들은 Ge 퇴적 동안 불가피한 불순물 또는 성분으로서 포함될 수도 있고, 또는 퇴적 후 처리 동안 확산시 Ge를 "오염"시킬 수도 있다. 이와 같이, 게르마늄층에 관해 본 명세서에서 설명되는 실시예들은 비교적 적은 양, 예를 들어, "불순물" 레벨의 Si, C 또는 Sn과 같은 비-Ge 원자들 또는 종들을 함유하는 게르마늄층을 포함할 수 있다. 본 명세서에서 설명되는 게르마늄층은 도핑되지 않을 수도 있고, 또는 붕소, 인 또는 비소와 같은 도펀트 원자들로 도핑될 수도 있다는 것이 이해되어야 한다.
일부 실시예들은 Si 또는 SiGe(와이어 또는 리본) 및 상보적 Si 또는 SiGe(희생) 층들의 사용을 설명하지만, 본 명세서의 다양한 실시예들을 달성하기 위해 합금화 및 에피택셜 성장될 수 있는 다른 쌍들의 반도체 재료들, 예를 들어, InAs와 InGaAs가 구현될 수 있다는 것이 이해되어야 한다.
실시예에서, 소스 또는 드레인 구조물들은 선택적 에피택셜 퇴적 공정을 사용하여 형성되는 실리콘 합금으로 제조된다. 일부 구현들에서, 실리콘 합금은 인-시투(in-situ) 도핑된 실리콘 게르마늄(silicon germanium), 인-시투 도핑된 실리콘 카바이드(silicon carbide), 또는 인-시투 도핑된 실리콘일 수 있다. 대안적인 구현들에서는, 다른 실리콘 합금들이 사용될 수 있다. 예를 들어, 사용될 수 있는 대체 실리콘 합금 재료들은 니켈 실리사이드(nickel silicide), 티타늄 실리사이드(titanium silicide), 코발트 실리사이드(cobalt silicide)를 포함하되, 이에 제한되지 않으며, 가능하게는 붕소 및/또는 알루미늄 중 하나 이상으로 도핑될 수 있다.
실시예에서, 유전체 스페이서들은 소스 또는 드레인 구조물들로부터 게이트 전극을 분리할 수 있다. 나노와이어 채널들은 스페이서들을 통과하여 나노와이어 채널들의 양 측면 상에 있는 소스 또는 드레인 구조물들에 연결될 수 있다. 실시예에서, 게이트 유전체는 나노와이어 또는 나노리본 채널들의 노출된 부분들의 주변을 둘러싼다. 게이트 유전체는, 예를 들어, 실리콘 이산화물(silicon dioxide) 또는 하이-k 게이트 유전체 재료들과 같은 임의의 적절한 산화물일 수 있다. 하이-k 게이트 유전체 재료들의 예들은, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란탄 산화물(lanthanum oxide), 란탄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide) 및 납 아연 니오베이트(lead zinc niobate)를 포함한다. 일부 실시예들에서, 하이-k 재료가 사용될 때, 그 품질을 개선하기 위해 게이트 유전체층 상에 어닐링 공정이 수행될 수 있다.
실시예에서, 게이트 전극은 게이트 유전체층을 둘러싼다. 게이트 전극은 게이트 유전체층 위의 일함수 금속, 및 게이트 충전 금속을 포함할 수 있다는 것이 이해되어야 한다. 일함수 금속이 N형 일함수 금속으로서 역할할 때, 게이트 전극의 일함수 금속은 바람직하게는 약 3.9eV 내지 약 4.2eV의 일함수를 갖는다. 게이트 전극의 금속을 형성하는 데 사용될 수 있는 N형 재료들은 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum) 및 이러한 원소들을 포함하는 금속 카바이드(metal carbide)들, 즉, 티타늄 카바이드(titanium carbide), 지르코늄 카바이드(zirconium carbide), 탄탈륨 카바이드(tantalum carbide), 하프늄 카바이드(hafnium carbide) 및 알루미늄 카바이드(aluminum carbide)를 포함하지만, 이에 제한되지 않는다. 일함수 금속이 P형 일함수 금속으로서 역할할 때, 게이트 전극의 일함수 금속은 바람직하게는 약 4.9eV 내지 약 5.2eV의 일함수를 갖는다. 게이트 전극의 금속을 형성하는 데 사용될 수 있는 P형 재료들은 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 및 도전성 금속 산화물들, 예를 들어, 루테늄 산화물(ruthenium oxide)을 포함하지만, 이에 제한되지 않는다.
예시된 실시예에서, 각각의 별개의 트랜지스터는 3개의 나노와이어 또는 나노리본 채널을 갖는 것으로 도시된다. 그러나, 각각의 트랜지스터는 다양한 실시예들에 따라 임의의 수의 나노와이어 또는 나노리본 채널을 포함할 수 있다는 것이 이해되어야 한다.
일 양태에서는, 한 쌍의 비대칭 소스 및 드레인 콘택 구조물들의 도전성 콘택 구조물들 모두에 대한 액세스를 가능하게 하기 위해, 본 명세서에서 설명되는 집적 회로 구조물들이 전면 구조물들의 후면 노출(back-side reveal) 제조 접근법을 사용하여 제조될 수 있다. 일부 예시적인 실시예들에서, 트랜지스터 또는 다른 디바이스 구조물의 후면 노출은 웨이퍼-레벨 후면 처리를 수반한다. 종래의 실리콘-관통 비아(through-Silicon via)(TSV)형 기술과 달리, 본 명세서에서 설명되는 트랜지스터의 후면 노출은 디바이스 셀들의 밀도에서, 심지어 디바이스의 하위 영역들 내에서도 수행될 수 있다. 더욱이, 트랜지스터의 이러한 후면 노출은 전면 디바이스 처리 동안 디바이스층이 배치된 실질적으로 모든 도너 기판을 제거하기 위해 수행될 수 있다. 따라서, 트랜지스터의 후면 노출을 따르는 디바이스 셀들의 반도체의 두께가 잠재적으로 수십 또는 수백 나노미터에 불과함에 따라 미크론-깊이의 TSV가 불필요해진다.
본 명세서에서 설명되는 노출 기술들은 "바텀-업(bottom-up)" 디바이스 제조로부터 "센터 아웃(center-out)" 제조로의 패러다임 전환을 가능하게 할 수 있으며, 여기서 "센터(center)"는 후면으로부터 노출되는 전면 제조에서 채택되는 임의의 층으로서, 다시 후면 제조에서 채택되는 임의의 층이다. 디바이스 구조물의 전면 및 노출 후면을 모두 처리하면, 주로 전면 처리에 의존할 때 3D IC들의 제조와 연관된 많은 문제들을 해결할 수 있다.
예를 들어, 도너-호스트 기판 어셈블리의 캐리어층 및 개재층(intervening layer)의 적어도 일부를 제거하기 위해 트랜지스터의 후면 노출 접근법이 채택될 수 있다. 프로세스 흐름은 도너-호스트 기판 어셈블리의 입력으로 시작된다. 도너-호스트 기판의 캐리어층의 두께는 폴리싱(예를 들어, CMP)되고/되거나, 습식 또는 건식(예를 들어, 플라즈마) 에칭 공정으로 에칭된다. 캐리어층의 조성에 적절한 것으로 알려진 임의의 그라인딩, 폴리싱 및/또는 습식/건식 에칭 공정이 채택될 수 있다. 예를 들어, 캐리어층이 IV족 반도체(예를 들어, 실리콘)인 경우, 반도체를 얇게 하는 데 적절한 것으로 알려진 CMP 슬러리가 채택될 수 있다. 마찬가지로, IV족 반도체를 얇게 하는 데 적절한 것으로 알려진 임의의 습식 에천트 또는 플라즈마 에칭 공정이 또한 채택될 수 있다.
일부 실시예들에서, 상기는 개재층에 실질적으로 평행한 파단면(fracture plane)을 따라 캐리어층을 절단(cleaving)함으로써 선행된다. 절단 또는 파단(fracture) 공정은 캐리어층의 상당한 부분을 벌크 질량(bulk mass)으로서 제거하는 데 활용되어, 캐리어층을 제거하는 데 필요한 폴리싱 또는 에칭 시간을 감소시킬 수 있다. 예를 들어, 캐리어층의 두께가 400-900μm인 경우, 100-700μm는 웨이퍼-레벨의 파단을 촉진하는 것으로 알려진 임의의 블랭킷 주입(blanket implant)을 실행함으로써 절단될 수 있다. 일부 예시적인 실시예들에서는, 가벼운 원소(예를 들어, H, He, 또는 Li)가 파단면이 요구되는 캐리어층 내의 균일한 타겟 깊이로 주입된다. 이러한 절단 공정 후에, 도너-호스트 기판 어셈블리에 남아있는 캐리어층의 두께는 폴리싱 또는 에칭되어 제거를 완료할 수 있다. 대안적으로, 캐리어층이 파단되지 않은 경우, 그라인딩, 폴리싱 및/또는 에칭 동작이 캐리어층의 더 큰 두께를 제거하기 위해 채택될 수 있다.
다음으로, 개재층의 노출이 검출된다. 검출은 도너 기판의 후면 표면이 거의 디바이스층으로 전진했을 때의 지점을 식별하는 데 사용된다. 캐리어층과 개재층에 채택되는 재료들 사이의 트랜지션(transition)을 검출하는 데 적절한 것으로 알려진 임의의 종점 검출 기술이 실행될 수 있다. 일부 실시예들에서, 하나 이상의 종점 기준은 수행된 폴리싱 또는 에칭 동안 도너 기판의 후면 표면의 광 흡광도 또는 방출의 변화를 검출하는 것에 기초한다. 일부 다른 실시예들에서, 종점 기준들은 도너 기판 후면 표면의 폴리싱 또는 에칭 동안 부산물들의 광 흡광도 또는 방출의 변화와 연관된다. 예를 들어, 캐리어층 에칭 부산물들과 연관된 흡광도 또는 방출 파장들은 캐리어층 및 개재층의 상이한 조성들의 함수로서 변화할 수 있다. 다른 실시예들에서, 종점 기준들은 도너 기판의 후면 표면을 폴리싱 또는 에칭한 부산물들에서의 종들의 질량 변화와 연관된다. 예를 들어, 처리의 부산물들은 사중극 질량 분석기(quadrupole mass analyzer)를 통해 샘플링될 수 있으며, 종 질량의 변화는 캐리어층과 개재층의 상이한 조성들과 상관될 수 있다. 다른 예시적인 실시예에서, 종점 기준은 도너 기판의 후면 표면과 도너 기판의 후면 표면과 접촉하는 폴리싱 표면 사이의 마찰 변화와 연관된다.
캐리어 제거 공정의 불균일성이 캐리어층과 개재층 사이의 에칭 레이트 델타에 의해 완화될 수 있기 때문에, 제거 공정이 개재층에 비해 캐리어층에 대해 선택적인 경우, 개재층의 검출이 강화될 수 있다. 그라인딩, 폴리싱 및/또는 에칭 동작이 캐리어층이 제거되는 레이트보다 충분히 낮은 레이트로 개재층을 제거하는 경우, 검출은 심지어 생략될 수도 있다. 종점 기준이 채택되지 않은 경우, 개재층의 두께가 에칭 공정의 선택성을 위해 충분하다면, 미리 결정된 고정된 지속기간의 그라인딩, 폴리싱 및/또는 에칭 동작은 개재층 재료에 상에서 중지될 수 있다. 일부 예들에서, 캐리어 에칭 레이트 : 개재층 에칭 레이트는 3:1 - 10:1 또는 그 이상이다.
개재층을 노출할 때, 개재층의 적어도 일부가 제거될 수 있다. 예를 들어, 개재층의 하나 이상의 컴포넌트층이 제거될 수 있다. 개재층의 두께는, 예를 들어, 폴리싱에 의해 균일하게 제거될 수 있다. 대안적으로, 개재층의 두께는 마스킹 또는 블랭킷 에칭 공정으로 제거될 수 있다. 공정은 캐리어를 얇게 하기 위해 채택되는 것과 동일한 폴리싱 또는 에칭 공정을 채택할 수도 있고, 별개의 공정 파라미터들을 갖는 별개의 공정일 수도 있다. 예를 들어, 개재층이 캐리어 제거 공정을 위한 에칭 스톱(etch stop)을 제공하는 경우, 후자의 동작은 디바이스층의 제거보다 개재층의 제거를 선호하는 상이한 폴리싱 또는 에칭 공정을 채택할 수 있다. 수백 나노미터 미만의 개재층 두께가 제거되어야 하는 경우, 제거 공정은 상대적으로 느리고, 웨이퍼 전체의 균일성을 위해 최적화되며, 캐리어층의 제거에 채택되는 것보다 더 정밀하게 제어될 수 있다. 채택되는 CMP 공정은, 예를 들어, 반도체(예를 들어, 실리콘)와, 디바이스층을 둘러싸고, 예를 들어, 인접한 디바이스 영역들 사이의 전기 분리부로서 개재층 내에 임베딩되는 유전체 재료(예를 들어, SiO) 사이에 매우 높은 선택성(예를 들어, 100:1 - 300:1 이상)을 제공하는 슬러리를 채택할 수 있다.
개재층의 완전한 제거를 통해 디바이스층이 노출되는 실시예들의 경우, 후면 처리는 디바이스층의 노출된 후면 또는 그 안에 있는 특정 디바이스 영역들에 대해 시작될 수 있다. 일부 실시예들에서, 후면 디바이스층 처리는 소스 또는 드레인 영역과 같이 디바이스층에 이전에 제조된 디바이스 영역과 개재층 사이에 배치되는 디바이스층의 두께를 통한 추가 폴리싱 또는 습식/건식 에칭을 포함한다.
캐리어층, 개재층, 또는 디바이스층 후면이 습식 및/또는 플라즈마 에칭으로 리세싱되는 일부 실시예들에서, 이러한 에칭 공정은 디바이스층 후면 표면에 상당한 비-평면성 또는 토포그래피(topography)를 부여하는 패터닝된 에칭 또는 재료 선택적 에칭일 수 있다. 아래에서 추가로 설명되는 바와 같이, 패터닝은 디바이스 셀 내에 있을 수도 있고(즉, "셀 내(intra-cell)" 패터닝), 디바이스 셀들에 걸쳐 있을 수도 있다(즉, "셀 간(inter-cell)" 패터닝). 일부 패터닝된 에칭 실시예들에서, 개재층의 적어도 부분적인 두께는 후면 디바이스층 패터닝을 위한 하드 마스크로서 채택된다. 따라서, 마스킹 에칭 공정은 대응하는 마스킹 디바이스층 에칭을 선행할 수 있다.
위에서 설명된 처리 방식은 개재층의 후면, 디바이스층의 후면, 및/또는 디바이스층 내의 하나 이상의 반도체 영역의 후면 및/또는 노출된 전면 금속화(front-side metallization)를 갖는 IC 디바이스들을 포함하는 도너-호스트 기판 어셈블리를 생성할 수 있다. 이러한 노출된 영역들 중 임의의 것의 추가적인 후면 처리는 다운스트림 처리 동안 수행될 수 있다.
도 9는 본 개시내용의 실시예의 일 구현에 따른 컴퓨팅 디바이스(900)를 예시한다. 컴퓨팅 디바이스(900)는 보드(902)를 수용한다. 보드(902)는 프로세서(904) 및 적어도 하나의 통신 칩(906)을 포함하되, 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(904)는 보드(902)에 물리적으로 및 전기적으로 커플링된다. 일부 구현들에서, 적어도 하나의 통신 칩(906)은 또한 보드(902)에 물리적으로 및 전기적으로 커플링된다. 추가 구현들에서, 통신 칩(906)은 프로세서(904)의 일부이다.
컴퓨팅 디바이스(900)는, 그것의 애플리케이션들에 따라, 보드(902)에 물리적으로 및 전기적으로 커플링될 수도 커플링되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치 스크린 디스플레이, 터치 스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지 않는다.
통신 칩(906)은 컴퓨팅 디바이스(900)로의/로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어들은 비-고체 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 암시하는 것은 아니지만, 일부 실시예들에서는, 그렇지 않을 수 있다. 통신 칩(906)은 Wi-Fi(IEEE 802.11 제품군), WiMAX(IEEE 802.16 제품군), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물들뿐만 아니라, 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하되, 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(900)는 복수의 통신 칩들(906)을 포함할 수 있다. 예를 들어, 제1 통신 칩(906)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있고, 제2 통신 칩(906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(900)의 프로세서(904)는 프로세서(904) 내에 패키징된 집적 회로 다이를 포함한다. 실시예에서, 프로세서(904)의 집적 회로 다이는 본 명세서에서 설명되는 것들과 같은 스택형 포크시트 트랜지스터들을 포함할 수 있다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터 전자 데이터를 프로세싱하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(906)은 또한 통신 칩(906) 내에 패키징된 집적 회로 다이를 포함한다. 실시예에서, 통신 칩(906)의 집적 회로 다이는 본 명세서에서 설명되는 것들과 같은 스택형 포크시트 트랜지스터들을 포함할 수 있다.
추가 구현들에서, 컴퓨팅 디바이스(900) 내에 수용된 다른 컴포넌트는 본 명세서에서 설명되는 것들과 같은 스택형 포크시트 트랜지스터들을 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(900)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(900)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
도 10은 본 개시내용의 하나 이상의 실시예를 포함하는 인터포저(1000)를 예시한다. 인터포저(1000)는 제1 기판(1002)을 제2 기판(1004)에 브리지하기 위해 사용되는 개재 기판이다. 제1 기판(1002)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(1004)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 실시예에서, 제1 기판(1002) 및 제2 기판(1004) 둘 중 하나는 본 명세서에에서 설명되는 실시예들에 따른 스택형 포크시트 트랜지스터들을 포함할 수 있다. 일반적으로, 인터포저(1000)의 목적은 연결부를 더 넓은 피치로 확산시키거나 연결부를 상이한 연결부로 다시 라우팅하는 것이다. 예를 들어, 인터포저(1000)는 제2 기판(1004)에 후속적으로 커플링될 수 있는 볼 그리드 어레이(ball grid array)(BGA)(1006)에 집적 회로 다이를 커플링할 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(1002/1004)은 인터포저(1000)의 대향하는 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(1002/1004)은 인터포저(1000)의 동일한 측면에 부착된다. 추가 실시예들에서는, 3개 이상의 기판이 인터포저(1000)를 통해 인터커넥트된다.
인터포저(1000)는 에폭시 수지, 유리 섬유-강화 에폭시 수지(fiberglass-reinforced epoxy resin), 세라믹 재료 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 추가 구현들에서, 인터포저(1000)는 실리콘, 게르마늄 및 다른 III-V족 및 IV족 재료들과 같이 반도체 기판에 사용하기 위해 위에서 설명된 것과 동일한 재료를 포함할 수 있는 대체 강성 또는 가요성 재료들로 형성될 수 있다.
인터포저(1000)는 실리콘-관통 비아(TSV)들(1012)을 포함하되, 이에 제한되지 않는 금속 인터커넥트들(1008) 및 비아들(1010)을 포함할 수 있다. 인터포저(1000)는 수동 및 능동 디바이스들 모두를 포함하는 임베딩된 디바이스들(1014)을 추가로 포함할 수 있다. 이러한 디바이스들은 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들 및 정전기 방전(electrostatic discharge)(ESD) 디바이스들을 포함하지만, 이에 제한되지 않는다. 라디오-주파수(radio-frequency)(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들 및 MEMS 디바이스들과 같은 보다 복잡한 디바이스들도 인터포저(1000) 상에 형성될 수 있다. 본 개시내용의 실시예들에 따라, 본 명세서에 개시된 장치들 또는 공정들이 인터포저(1000)의 제조에 사용될 수 있다.
따라서, 본 개시내용의 실시예들은 스택형 포크시트 트랜지스터들 및 스택형 포크시트 트랜지스터들을 제조하는 방법들을 포함할 수 있다.
요약서에 설명된 내용을 포함하여 본 개시내용의 예시된 구현들에 대한 상기 설명은 포괄적이거나 본 개시내용을 개시된 정확한 형태들로 제한하는 것으로 의도되지 않는다. 본 개시내용의 특정 구현들 및 이에 대한 예들이 예시 목적들을 위해 본 명세서에 설명되었지만, 관련 기술 분야의 통상의 기술자들이 인식하는 바와 같이, 본 개시내용의 범위 내에서 다양한 등가의 수정들이 가능하다.
이러한 수정들은 상기 상세한 설명에 비추어 본 개시내용에 이루어질 수 있다. 이하의 청구 범위에서 사용되는 용어들은 본 개시내용을 명세서 및 청구 범위에 개시된 특정 구현들로 제한하는 것으로 해석되어서는 안된다. 오히려, 본 개시내용의 범위는 청구 범위 해석의 확립된 원칙들에 따라 해석되어야 하는 다음의 청구 범위에 의해 전적으로 결정되어야 한다.
예시적인 실시예 1: 집적 회로 구조물은 백본을 포함한다. 제1 트랜지스터 디바이스는 백본의 에지에 인접한 반도체 채널들의 제1 수직 스택을 포함한다. 제2 트랜지스터 디바이스는 백본의 에지에 인접한 반도체 채널들의 제2 수직 스택을 포함한다. 제2 트랜지스터 디바이스는 제1 트랜지스터 디바이스 상에 적층된다.
예시적인 실시예 2: 예시적인 실시예 1에 있어서, 제1 트랜지스터 디바이스는 P형 디바이스이고, 제2 트랜지스터 디바이스는 N형 디바이스인 집적 회로 구조물.
예시적인 실시예 3: 예시적인 실시예 1에 있어서, 제1 트랜지스터 디바이스는 N형 디바이스이고, 제2 트랜지스터 디바이스는 P형 디바이스인 집적 회로 구조물.
예시적인 실시예 4: 예시적인 실시예 1, 2 또는 3에 있어서, 반도체 채널들의 제1 및 제2 수직 스택들은 나노리본들 또는 나노와이어들의 제1 및 제2 스택들인 집적 회로 구조물.
예시적인 실시예 5: 예시적인 실시예 1, 2, 3 또는 4에 있어서, 반도체 채널들의 제1 수직 스택 내의 총 반도체 채널들의 수는 반도체 채널들의 제2 수직 스택 내의 총 반도체 채널들의 수와 동일한 집적 회로 구조물.
예시적인 실시예 6: 예시적인 실시예 1, 2, 3 또는 4에 있어서, 반도체 채널들의 제1 수직 스택 내의 총 반도체 채널들의 수는 반도체 채널들의 제2 수직 스택 내의 총 반도체 채널들의 수와 상이한 집적 회로 구조물.
예시적인 실시예 7: 예시적인 실시예 1, 2, 3, 4, 5 또는 6에 있어서, 반도체 채널들의 제1 수직 스택 상의 제1 게이트 구조물 - 제1 게이트 구조물은 제1 게이트 전극 및 제1 게이트 유전체를 포함함 -; 및 반도체 채널들의 제2 수직 스택 상의 제2 게이트 구조물 - 제2 게이트 구조물은 제2 게이트 전극 및 제2 게이트 유전체를 포함함 - 을 추가로 포함하는 집적 회로 구조물.
예시적인 실시예 8: 예시적인 실시예 7에 있어서, 제2 게이트 전극은 제1 게이트 전극 바로 위에 있는 집적 회로 구조물.
예시적인 실시예 9: 예시적인 실시예 7에 있어서, 제1 게이트 전극은 유전체층에 의해 제2 게이트 전극으로부터 분리되는 집적 회로 구조물.
예시적인 실시예 10: 집적 회로 구조물은 제1 도전형의 제1 트랜지스터 디바이스를 포함한다. 제2 트랜지스터 디바이스는 제1 트랜지스터 디바이스 상에 적층되며, 제2 트랜지스터 디바이스는 제1 도전형과 반대인 제2 도전형이다. 제3 트랜지스터 디바이스는 제1 트랜지스터 디바이스로부터 측면 방향으로(laterally) 이격되며, 제3 트랜지스터 디바이스는 제1 도전형이다. 제4 트랜지스터 디바이스는 제3 트랜지스터 디바이스 상에 적층되고, 제2 트랜지스터 디바이스로부터 측면 방향으로 이격되며, 제4 트랜지스터 디바이스는 제2 도전형이다.
예시적인 실시예 11: 예시적인 실시예 10에 있어서, 제2 트랜지스터 디바이스는 제1 트랜지스터 디바이스 바로 위에 있고, 제4 트랜지스터 디바이스는 유전체층에 의해 제3 트랜지스터 디바이스로부터 이격되는 집적 회로 구조물.
예시적인 실시예 12: 예시적인 실시예 10 또는 11에 있어서, 제1 트랜지스터 디바이스는 백본에 의해 제3 트랜지스터 디바이스로부터 측면 방향으로 이격되고, 제2 트랜지스터 디바이스는 백본에 의해 제4 트랜지스터 디바이스로부터 측면 방향으로 이격되는 집적 회로 구조물.
예시적인 실시예 13: 예시적인 실시예 10, 11 또는 12에 있어서, 제1 도전형은 P형이고, 제2 도전형은 N형 디바이스인 집적 회로 구조물.
예시적인 실시예 14: 예시적인 실시예 10, 11 또는 12에 있어서, 제1 도전형은 N형이고, 제2 도전형은 P형 디바이스인 집적 회로 구조물.
예시적인 실시예 15: 예시적인 실시예 10, 11, 12, 13 또는 14에 있어서, 제1, 제2, 제3 및 제4 트랜지스터 디바이스들은 각각 나노리본들 또는 나노와이어들의 수직 스택들인 집적 회로 구조물.
예시적인 실시예 16: 컴퓨팅 디바이스는 보드; 및 보드에 커플링되는 컴포넌트를 포함한다. 컴포넌트는 백본을 포함하는 집적 회로 구조물을 포함한다. 제1 트랜지스터 디바이스는 백본의 에지에 인접한 반도체 채널들의 제1 수직 스택을 포함한다. 제2 트랜지스터 디바이스는 백본의 에지에 인접한 반도체 채널들의 제2 수직 스택을 포함한다. 제2 트랜지스터 디바이스는 제1 트랜지스터 디바이스 상에 적층된다.
예시적인 실시예 17: 예시적인 실시예 16에 있어서, 보드에 커플링되는 메모리를 추가로 포함하는 컴퓨팅 디바이스.
예시적인 실시예 18: 예시적인 실시예 16 또는 17에 있어서, 보드에 커플링되는 통신 칩을 추가로 포함하는 컴퓨팅 디바이스.
예시적인 실시예 19: 예시적인 실시예 16, 17 또는 18에 있어서, 보드에 커플링되는 카메라를 추가로 포함하는 컴퓨팅 디바이스.
예시적인 실시예 20: 예시적인 실시예 16, 17, 18 또는 19에 있어서, 보드에 커플링되는 배터리를 추가로 포함하는 컴퓨팅 디바이스.
예시적인 실시예 21: 예시적인 실시예 16, 17, 18, 19 또는 20에 있어서, 보드에 커플링되는 안테나를 추가로 포함하는 컴퓨팅 디바이스.
예시적인 실시예 22: 예시적인 실시예 16, 17, 18, 19, 20 또는 21에 있어서, 컴포넌트는 패키징된 집적 회로 다이인 컴퓨팅 디바이스.
예시적인 실시예 23: 예시적인 실시예 16, 17, 18, 19, 20, 21 또는 22에 있어서, 컴포넌트는 프로세서, 통신 칩 및 디지털 신호 프로세서로 구성되는 그룹으로부터 선택되는 컴퓨팅 디바이스.

Claims (23)

  1. 집적 회로 구조물로서,
    백본;
    상기 백본의 에지에 인접한 반도체 채널들의 제1 수직 스택을 포함하는 제1 트랜지스터 디바이스; 및
    상기 백본의 에지에 인접한 반도체 채널들의 제2 수직 스택을 포함하는 제2 트랜지스터 디바이스 - 상기 제2 트랜지스터 디바이스는 상기 제1 트랜지스터 디바이스 상에 적층됨 -
    를 포함하는, 집적 회로 구조물.
  2. 제1항에 있어서, 상기 제1 트랜지스터 디바이스는 P형 디바이스이고, 상기 제2 트랜지스터 디바이스는 N형 디바이스인, 집적 회로 구조물.
  3. 제1항에 있어서, 상기 제1 트랜지스터 디바이스는 N형 디바이스이고, 상기 제2 트랜지스터 디바이스는 P형 디바이스인, 집적 회로 구조물.
  4. 제1항에 있어서, 상기 반도체 채널들의 제1 및 제2 수직 스택들은 나노리본들 또는 나노와이어들의 제1 및 제2 스택들인, 집적 회로 구조물.
  5. 제1항에 있어서, 상기 반도체 채널들의 제1 수직 스택 내의 총 반도체 채널들의 수는 상기 반도체 채널들의 제2 수직 스택 내의 총 반도체 채널들의 수와 동일한, 집적 회로 구조물.
  6. 제1항에 있어서, 상기 반도체 채널들의 제1 수직 스택 내의 총 반도체 채널들의 수는 상기 반도체 채널들의 제2 수직 스택 내의 총 반도체 채널들의 수와 상이한, 집적 회로 구조물.
  7. 제1항에 있어서,
    상기 반도체 채널들의 제1 수직 스택 상의 제1 게이트 구조물 - 상기 제1 게이트 구조물은 제1 게이트 전극 및 제1 게이트 유전체를 포함함 -; 및
    상기 반도체 채널들의 제2 수직 스택 상의 제2 게이트 구조물 - 상기 제2 게이트 구조물은 제2 게이트 전극 및 제2 게이트 유전체를 포함함 -
    을 추가로 포함하는, 집적 회로 구조물.
  8. 제7항에 있어서, 상기 제2 게이트 전극은 상기 제1 게이트 전극 바로 위에 있는, 집적 회로 구조물.
  9. 제7항에 있어서, 상기 제1 게이트 전극은 유전체층에 의해 상기 제2 게이트 전극으로부터 분리되는, 집적 회로 구조물.
  10. 집적 회로 구조물로서,
    제1 도전형의 제1 트랜지스터 디바이스;
    상기 제1 트랜지스터 디바이스 상에 적층되는 제2 트랜지스터 디바이스 - 상기 제2 트랜지스터 디바이스는 상기 제1 도전형과 반대인 제2 도전형임 -;
    상기 제1 트랜지스터 디바이스로부터 측면 방향으로(laterally) 이격되는 제3 트랜지스터 디바이스 - 상기 제3 트랜지스터 디바이스는 상기 제1 도전형임 -; 및
    상기 제3 트랜지스터 디바이스 상에 적층되고, 상기 제2 트랜지스터 디바이스로부터 측면 방향으로 이격되는 제4 트랜지스터 디바이스 - 상기 제4 트랜지스터 디바이스는 상기 제2 도전형임 -
    를 포함하는, 집적 회로 구조물.
  11. 제10항에 있어서, 상기 제2 트랜지스터 디바이스는 상기 제1 트랜지스터 디바이스 바로 위에 있고, 상기 제4 트랜지스터 디바이스는 유전체층에 의해 상기 제3 트랜지스터 디바이스로부터 이격되는, 집적 회로 구조물.
  12. 제10항에 있어서, 상기 제1 트랜지스터 디바이스는 백본에 의해 상기 제3 트랜지스터 디바이스로부터 측면 방향으로 이격되고, 상기 제2 트랜지스터 디바이스는 상기 백본에 의해 상기 제4 트랜지스터 디바이스로부터 측면 방향으로 이격되는, 집적 회로 구조물.
  13. 제10항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형 디바이스인, 집적 회로 구조물.
  14. 제10항에 있어서, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형 디바이스인, 집적 회로 구조물.
  15. 제10항에 있어서, 상기 제1, 제2, 제3 및 제4 트랜지스터 디바이스들은 각각 나노리본들 또는 나노와이어들의 수직 스택들인, 집적 회로 구조물.
  16. 컴퓨팅 디바이스로서,
    보드; 및
    상기 보드에 커플링되는 컴포넌트 - 상기 컴포넌트는 집적 회로 구조물을 포함함 -
    를 포함하고,
    상기 집적 회로 구조물은,
    백본;
    상기 백본의 에지에 인접한 반도체 채널들의 제1 수직 스택을 포함하는 제1 트랜지스터 디바이스; 및
    상기 백본의 에지에 인접한 반도체 채널들의 제2 수직 스택을 포함하는 제2 트랜지스터 디바이스 - 상기 제2 트랜지스터 디바이스는 상기 제1 트랜지스터 디바이스 상에 적층됨 -
    를 포함하는, 컴퓨팅 디바이스.
  17. 제16항에 있어서,
    상기 보드에 커플링되는 메모리
    를 추가로 포함하는, 컴퓨팅 디바이스.
  18. 제16항에 있어서,
    상기 보드에 커플링되는 통신 칩
    을 추가로 포함하는, 컴퓨팅 디바이스.
  19. 제16항에 있어서,
    상기 보드에 커플링되는 카메라
    를 추가로 포함하는, 컴퓨팅 디바이스.
  20. 제16항에 있어서,
    상기 보드에 커플링되는 배터리
    를 추가로 포함하는, 컴퓨팅 디바이스.
  21. 제16항에 있어서,
    상기 보드에 커플링되는 안테나
    를 추가로 포함하는, 컴퓨팅 디바이스.
  22. 제16항에 있어서, 상기 컴포넌트는 패키징된 집적 회로 다이인, 컴퓨팅 디바이스.
  23. 제16항에 있어서, 상기 컴포넌트는 프로세서, 통신 칩 및 디지털 신호 프로세서로 구성되는 그룹으로부터 선택되는, 컴퓨팅 디바이스.
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