CN113851473A - 堆叠叉片晶体管 - Google Patents

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G·德维
A·范
N·K·托马斯
U·阿兰
成承训
C·M·诺伊曼
W·拉赫马迪
P·莫罗
H·J·刘
R·E·申克
M·拉多萨夫耶维奇
J·T·卡瓦莱罗斯
E·曼内巴赫
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Abstract

本文所公开的实施例包括堆叠叉片晶体管器件以及制作堆叠叉片晶体管器件的方法。在示例中，集成电路结构包括主干。第一晶体管器件包括与主干的边缘相邻的半导体沟道的第一竖直堆叠。第二晶体管器件包括与主干的边缘相邻的半导体沟道的第二竖直堆叠。在第一晶体管器件上堆叠第二晶体管器件。

Description

堆叠叉片晶体管
技术领域
本公开的实施例涉及集成电路结构，而且更特定地涉及供集成电路中使用的堆叠叉片（forksheet）晶体管。
背景技术
在过去数十年，集成电路中的特征的按比例缩小（scaling）一直是不断成长的半导体工业背后的驱动力。按比例缩小至越来越小的特征使得能够在半导体芯片的有限固定面积上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上结合增加的数量的存储器或逻辑器件，这有助于制作具有增加的容量的产品。但是，追求不断增大的容量并非没有问题。优化每个器件的性能的必要性变得越来越重大。
在集成电路器件的制造中，随着器件尺寸继续按比例缩小，如三栅晶体管之类的多栅晶体管已变得更加普遍。在常规工艺中，一般在体硅衬底上或者在绝缘体上硅衬底上制作三栅晶体管。在某些情况下，体硅衬底是优选的，因为它们的成本较低，并且因为它们能实现复杂度较低的三栅制作工艺。在另一方面，随着微电子器件尺寸按比例缩小到10纳米（nm）节点以下，保持迁移率改进和短沟道控制给器件制作带来难题。用来制作器件的纳米线提供改进的短沟道控制。
但是，按比例缩小多栅和纳米线晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸被减小，并且随着在给定区域中制作的基本构建块的绝对数量被增加，对用来图案化这些构建块的光刻工艺的约束已变得极为突出。特别是，在半导体堆叠中图案化的特征的最小尺寸（临界尺寸）与这类特征间的间距之间可能需要权衡。
发明内容
按照本公开的一方面，提供一种集成电路结构，包括：主干；第一晶体管器件，所述第一晶体管器件包括与所述主干的边缘相邻的半导体沟道的第一竖直堆叠；以及第二晶体管器件，所述第二晶体管器件包括与所述主干的所述边缘相邻的半导体沟道的第二竖直堆叠，在所述第一晶体管器件上堆叠所述第二晶体管器件。
按照本公开的另一方面，提供一种集成电路结构，包括：第一导电类型的第一晶体管器件；堆叠在所述第一晶体管器件上的第二晶体管器件，所述第二晶体管器件具有与所述第一导电类型相反的第二导电类型；与所述第一晶体管器件横向间隔开的第三晶体管器件，所述第三晶体管器件具有所述第一导电类型；以及堆叠在所述第三晶体管器件上并且与所述第二晶体管器件横向间隔开的第四晶体管器件，所述第四晶体管器件具有所述第二导电类型。
按照本公开的又一方面，提供一种计算装置，包括：板；以及耦合到所述板的组件。所述组件包括集成电路结构，所述集成电路结构包括：主干；第一晶体管器件，所述第一晶体管器件包括与所述主干的边缘相邻的半导体沟道的第一竖直堆叠；以及第二晶体管器件，所述第二晶体管器件包括与所述主干的所述边缘相邻的半导体沟道的第二竖直堆叠，在所述第一晶体管器件上堆叠所述第二晶体管器件。
附图说明
图1A是按照实施例的叉片晶体管的透视图图示。
图1B是按照实施例的叉片晶体管的跨半导体沟道的截面图示。
图2示出按照本公开的实施例的、包括堆叠叉片晶体管的集成电路结构的平面图和截面图。
图3-8示出按照本公开的实施例的、制作包括堆叠叉片晶体管的集成电路结构的方法中的各种操作的截面图。
图9示出按照本公开的实施例的一种实现的计算装置。
图10是实现本公开的一个或多个实施例的中介板（interposer）。
具体实施方式
本文描述的是堆叠叉片晶体管以及制作堆叠叉片晶体管的方法。在以下描述中，将使用本领域技术人员通常用来向本领域其他技术人员传达其工作实质的术语来描述说明性实现的各个方面。但是，对本领域技术人员而言，显然可采用所描述方面中的仅仅某些方面来实施本公开。出于说明的目的，阐述了具体的数字、材料和配置，以便提供对说明性实现的透彻理解。但是，对本领域技术人员而言，显然没有这些具体细节也可实施本公开。在其它情况下，省略或简化众所周知的特征，以免使说明性实现含糊不清。
以下详细描述本质上仅仅是说明性的，而并非意在限制本主题或本申请的实施例以及这类实施例的使用。如本文所使用的，词语“示范”表示“用作示例、实例或说明”。本文中描述为示范的任何实现不一定要被解释为相对于其它实现是优选的或有利的。此外，这里无意受限于前面的技术领域、背景、简短概述或者以下详细描述中提出的任何明示或暗示的理论。
本说明书包括对“一个实施例”或“实施例”的提及。短语“在一个实施例中”或“在实施例中”的出现不一定指的是同一实施例。特定的特征、结构或特性可按照与本公开一致的任何适当方式来组合。
术语。以下段落为见于本公开（包括所附权利要求）中的术语提供定义或上下文：
“包括”。这个术语是开放式的。如所附权利要求中所使用的，这个术语并不排除附加的结构或操作。
“被配置成”。各种单元或组件可被描述或被宣称为“被配置成”执行一个任务或多个任务。在这类上下文中，“被配置成”用来通过指明这些单元或组件包括在操作期间执行那个任务或那些任务的结构来暗示结构。因而，单元或组件甚至在该指定单元或组件当前不可操作（例如，不是开启的或活动的）时，也能被说成是被配置成执行任务。叙述单元或电路或组件“被配置成”执行一个或多个任务明确地不是要对该单元或组件援引美国法典第35编第112条第6款。
“第一”、“第二”等。如本文所使用的，这些术语用作它们后面的名词的标签，而没有暗示（例如，空间的、时间的、逻辑的等）任何类型的排序。
“耦合”。以下描述提及元件或节点或特征被“耦合”在一起。如本文所使用的，除非另外明确说明，否则“耦合”意味着一个元件或节点或特征直接地或间接地接合到另一个元件或节点或特征（或者与其直接地或间接地通信），并且不一定以机械方式接合。
另外，某个术语也可能在以下描述中仅出于参考的目的而使用，因而并非意在限制。例如，诸如“上”、“下”、“上方”和“下方”之类的术语指的是附图中供参考的方向。诸如“前”、“后”、“后面”、“侧面”、“板外”和“板内”之类的术语描述在一致但任意的参照系内组件的各部分的取向或位置或这两者，这通过参照描述所讨论的组件的正文及相关联附图而变得清晰。这种术语可包括以上具体提到的词语、其派生词以及相似含义的词语。
“抑制”。如本文所使用的，抑制用来描述减少效果或使效果最小化。当组件或特征被描述为抑制某一动作、运动或状况时，它可能完全阻止结果或后果或将来的状态。另外，“抑制”还能够指原本可能出现的后果、性能或效果的减少或减轻。因此，当组件、元件或特征被称作抑制某一结果或状态时，它无需完全阻止或消除该结果或状态。
本文所描述的实施例可针对前道工序（FEOL：front-end-of-line）半导体处理和结构。FEOL是集成电路（IC）制作的第一部分，其中将各个器件（例如，晶体管、电容器、电阻器等）图案化在半导体衬底或层中。FEOL一般涵盖一直到（但不包括）金属互连层的沉积的一切。在最后的FEOL操作之后，结果通常是具有隔离的晶体管（例如，没有任何线路）的晶圆。
本文所描述的实施例可针对后道工序（BEOL：back end of line）半导体处理和结构。BEOL是IC制作的第二部分，其中各个器件（例如，晶体管、电容器、电阻器等）通过晶圆上的布线（例如，一个或多个金属化层）变成互连的。BEOL包括接触部、绝缘层（电介质）、金属级（metal levels）以及用于芯片至封装连接的接合部位。在制作阶段的BEOL部分中，形成接触部（焊盘）、互连线路、通孔和电介质结构。对于现代IC工艺来说，在BEOL中可添加超过10个金属层。
以下描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构这两者。特别是，虽然示范处理方案可能使用FEOL处理情形来说明，但是这类方式可能也适用于BEOL处理。同样，虽然示范处理方案可能使用BEOL处理情形来说明，但是这类方式可能也适用于FEOL处理。
将以最有助于理解本公开的方式把各种操作依次描述为多个分立操作，但是，描述的顺序不应当被解释为暗示这些操作一定是顺序相关的。特别是，这些操作无需按呈现的顺序来执行。
本文所描述的一个或多个实施例针对叉片（或者纳米梳）晶体管的堆叠。本文所描述的一个或多个实施例针对形成三维（3-D）堆叠CMOS架构的叉片晶体管的堆叠。
按照本公开的一个或多个实施例，描述一种共享栅自对准堆叠晶体管架构，例如，用于将摩尔定律扩展到超越3nm代。通过将晶体管直接堆叠在彼此之上，与常规2-D CMOS相比，3-D CMOS架构实现更小的单元（cell）尺寸和更低的RC延迟。另外，通过使用与自对准电介质壁组合的纳米线或纳米带晶体管以减小NMOS和PMOS边界处的间距，能够实现纳米梳（或叉片）晶体管架构以用于单元高度按比例缩小。共享栅堆叠纳米带晶体管与自对准电介质壁的组合最后能够导致最终按比例缩小的3-D堆叠纳米梳（叉片） CMOS架构。本文描述的是用于制作具有自对准电介质壁的堆叠纳米梳晶体管架构的工艺流程和关键特征。
为提供上下文，为了继续单元尺寸按比例缩小，纳米线/纳米带、自对准电介质壁（或者自对准栅端SAGE）和堆叠晶体管是继续单元尺寸按比例缩小的三个可行的助推器。与FinFET不同，纳米线或纳米带结构因其可堆叠性而允许每占用面积有更高的驱动电流。自对准栅端（SAGE）使用电介质壁来分隔NMOS和PMOS，因此减少在有源鳍（fin）上的栅延伸和N-P边界的间距。纳米梳晶体管架构将两个纳米带沟道与自对准电介质壁组合，以积极地按比例缩小2-D CMOS中的单元高度。随着2-D CMOS接近其按比例缩小的极限，转向3-D变得非常重要。在实施例中，制作3-D堆叠晶体管（无论是NMOS在PMOS上还是PMOS在NMOS上）是不断地按比例缩小单元尺寸的关键助推器。在一个实施例中，为了对于3-D CMOS获得面积按比例缩小的最多益处，在3-D架构中实现纳米带和自对准电介质壁，以制作3-D堆叠叉片或纳米梳CMOS架构。
为提供进一步的上下文，为了应对特征之间的间距的需求，已经提出了叉片晶体管架构。在叉片架构中，在第一晶体管与第二晶体管之间设置绝缘主干。第一晶体管和第二晶体管的半导体沟道（例如，带、线等）接触主干的相对的侧壁。因而，第一晶体管与第二晶体管之间的间距被减少到主干的宽度。因为半导体沟道的一个表面接触主干，所以这类架构不允许半导体沟道的全环绕栅（GAA：gate all around）控制。另外，第一晶体管与第二晶体管之间的紧凑互连架构仍有待提出。
如上所述，叉片晶体管允许增加非平面晶体管器件的密度。图1A中示出具有叉片晶体管120A和120B的半导体器件100的示例。叉片晶体管包括主干110，主干110随与主干110的任一侧壁相邻的晶体管120从衬底101向上延伸。因而，晶体管120A与120B之间的间距等于主干110的宽度。因此，与其它非平面晶体管架构（例如，fin-FET、纳米线晶体管等）相比，能够增加这类叉片晶体管120的密度。
半导体材料片105从主干110向外（横向）延伸。在图1A的图示中，在主干110的两侧示出片105A和105B。片105A用于第一晶体管120A，以及片105B用于第二晶体管120B。片105A和105B穿过栅结构112。片105A和105B在栅结构112内的部分被认为是沟道，而片105A和105B在栅结构112的相对两侧的部分被认为是源区/漏区。在一些实现中，源区/漏区包括外延生长的半导体主体，以及片105可以仅存在于栅结构112内。也就是说，用半导体材料块来取代堆叠的片105A和105B。
现在参照图1B，示出半导体器件100的穿过栅结构112的截面图示。如所示，穿过栅结构112提供半导体沟道106A和106B的竖直堆叠。半导体沟道106A和106B从图1B的平面向外连接到源区/漏区。半导体沟道106A和106B在三侧被栅电介质108包围。半导体沟道106A和106B的表面107与主干110直接接触。功函数金属109可包围栅电介质108，而且栅填充金属113A和113B可包围功函数金属109。在该图示中，半导体沟道106A和106B被示为具有不同阴影。但是，在一些实现中，半导体沟道106A和106B可以是相同材料。绝缘体层103可被设置在栅填充金属113A和113B之上。
虽然这类叉片晶体管120A和120B提供许多益处，但是仍然有许多要改进的区域，以便提供更高的密度、改进的互连架构和改进的性能。例如，本文所公开的实施例通过将多个晶体管层堆叠在彼此之上来提供进一步的密度改进。虽然图1A和图1B中的半导体器件100示出单层（即，一对相邻的叉片晶体管120A和120B），但是本文所公开的实施例包括在图1A和图1B所示的相同占用面积内的第一层和第二层（例如，提供四个叉片晶体管）。另外，本文所公开的实施例提供允许第一层与第二层之间电耦合的互连架构，以有效地利用多层。另外，本文所公开的实施例包括允许至埋藏层的底侧连接的互连架构。
在实施例中，用于主干的材料可由适合最终电隔离相邻晶体管器件的有源区或者促成其隔离的材料组成。例如，在一个实施例中，主干由电介质材料（诸如但不限于二氧化硅、氮氧化硅、氮化硅或者掺碳氮化硅）组成。在实施例中，主干由电介质组成或者包括电介质，所述电介质是诸如硅氧化物（例如，二氧化硅（SiO2））、掺杂的硅氧化物、氟化的硅氧化物、掺碳的硅氧化物、本领域已知的低k电介质材料及其组合。主干材料可通过诸如例如化学气相沉积（CVD）、物理气相沉积（PVD）之类的技术或者通过其它沉积方法形成。
按照本公开的一个或多个实施例，共享栅堆叠纳米带晶体管与自对准电介质壁组合。以下描述的是用于制作堆叠纳米梳晶体管架构的工艺流程和关键特征。实施例包括新的晶体管架构，该架构能够通过组合纳米带、自对准栅端和共享栅堆叠晶体管来获得最终按比例缩小的3-D CMOS。
在实施例中，可实现或获得下列特征中的一个或多个：（1）多纳米带堆叠晶体管，其中带的一端与电介质壁接触；（2）自对准电介质壁，其中在电介质壁中可能有金属布线（routing）；（3）为NMOS和PMOS提供不同的Vt的堆叠双金属栅工艺；（4）为NMOS和PMOS提供不同的源或漏材料的堆叠双外延（EPI）工艺；（5）具有前侧和后侧互连的3-D CMOS；（6）在栅电极中可包含隔离氧化物以分隔N功函数金属（WFM）和P-WFM；（7）在接触电极中可包含隔离氧化物以分隔NMOS和PMOS EPI源或漏（S/D），并且也分隔顶部接触部和底部接触部；和/或（8）可包含EPI到EPI N-P通孔，以便将顶部晶体管连接到底部晶体管并且形成公共漏。
图2示出按照本公开的实施例的、包括堆叠叉片晶体管的集成电路结构的平面图（i）以及截面图（ii）和（iii）。
参照图2，集成电路结构200包括主干201，该主干可以是电介质壁。还可包含附加的电介质壁202。纳米线或纳米带203沿着主干201的边缘。包括上栅电极204和上栅电介质205的上栅堆叠包围纳米线或纳米带203中上面的一些。包括下栅电极208和下栅电介质207的下栅堆叠包围纳米线或纳米带203中下面的一些。在实施例中，电介质层209将上栅堆叠之一与下栅堆叠中对应的一个分隔，如图所示。
在上栅堆叠所包围的纳米线或纳米带203的端部包括上源或漏结构226。在一个实施例中，上源或漏结构226是N型源或漏结构，例如外延掺磷硅源或漏结构。在下栅堆叠所包围的纳米线或纳米带203的端部包括下源或漏结构224。在一个实施例中，下源或漏结构224是P型源或漏结构，例如外延硅锗源或漏结构。要理解，可颠倒上、下源或漏结构类型。在电介质层222中能够包括上源或漏结构226和下源或漏结构224。在上源或漏结构226上能够包括一个或多个上源或漏接触部206，如图所示。在下源或漏结构224上能够包括一个或多个下源或漏接触部230，也如图所示。
一个或多个上通孔220和对应的线218能够耦合到上栅堆叠中对应的一些堆叠中的一个或多个，并且可被包含在层间电介质层216中，如图所示。一个或多个下通孔214和对应的线212能够耦合到上栅堆叠中对应的一些堆叠中的一个或多个，并且可被包含在层间电介质层210中，也如图所示。
一个或多个上通孔238和对应的线236能够耦合到上源或漏接触部206中对应的一些接触部中的一个或多个，并且可被包含在层间电介质层216中，如图所示。一个或多个下通孔234和对应的线232能够耦合到下源或漏接触部230中对应的一些接触部中的一个或多个，并且可被包含在层间电介质层210中，也如图所示。
在实施例中，上源或漏结构226之一耦合到下源或漏结构228中对应的一个，如图所示。在实施例中，穿壁通孔244使得能够从前到后或者从后到前布线。例如，后侧金属线240和对应的通孔242能够通过穿壁通孔244耦合到金属线236之一，如图所示。
再参照图2，按照本公开的实施例，集成电路结构200包括主干201。第一晶体管器件（例如，部分（ii）的左下或右下）包括与主干201的边缘相邻的半导体沟道203的第一竖直堆叠。第二晶体管器件（例如，部分（ii）的对应左上或右上）包括与主干201的边缘相邻的半导体沟道203的第二竖直堆叠。第二晶体管器件被堆叠在第一晶体管器件上。
在实施例中，第一晶体管器件是P型器件，而第二晶体管器件是N型器件。在另一实施例中，第一晶体管器件是N型器件，而第二晶体管器件是P型器件。
在实施例中，半导体沟道203的第一和第二竖直堆叠是纳米带或纳米线的第一和第二堆叠。在实施例中，半导体沟道203的第一竖直堆叠中半导体沟道的总数（例如，3）与半导体沟道的第二竖直堆叠中半导体沟道203的总数（例如，3）相同。在未示出的另一实施例中，半导体沟道的第一竖直堆叠中半导体沟道203的总数与半导体沟道的第二竖直堆叠中半导体沟道203的总数不同。
在实施例中，第一栅结构207/208在半导体沟道203的第一竖直堆叠上，第一栅结构包括第一栅电极208和第一栅电介质207。第二栅结构204/205在半导体沟道203的第二竖直堆叠上，第二栅结构包括第二栅电极204和第二栅电介质205。在一个实施例中，第二栅电极（例如，部分（ii）的左边204）直接在第一栅电极（例如，部分（ii）的左边208）上。在一个实施例中，通过电介质层209将第一栅电极（例如，部分（ii）的右边208）与第二栅电极（例如，部分（ii）的右边204）分隔。
再参照图2，按照本公开的实施例，集成电路结构200包括第一导电类型的第一晶体管器件（例如，部分（ii）的左下）。第二晶体管器件（例如，部分（ii）的左上）堆叠在第一晶体管器件上，第二晶体管器件具有与第一导电类型相反的第二导电类型。第三晶体管器件（例如，部分（ii）的右下）与第一晶体管器件横向间隔开，第三晶体管器件具有第一导电类型。第四晶体管器件（例如，部分（ii）的右上）堆叠在第三晶体管器件上，并且与第二晶体管器件横向间隔开，第四晶体管器件具有第二导电类型。
在实施例中，第二晶体管器件（例如，部分（ii）的左上）直接在第一晶体管器件（例如，部分（ii）的左下）上，如图所示。通过电介质层209将第四晶体管器件（例如，部分（ii）的右上）与第三晶体管器件（例如，部分（ii）的右下）间隔开，也如图所示。在实施例中，第一导电类型是P型，而第二导电类型是N型器件。在另一实施例中，第一导电类型是N型，而第二导电类型是P型器件。
在实施例中，通过主干201将第一晶体管器件（例如，部分（ii）的左下）与第三晶体管器件（例如，部分（ii）的右下）横向间隔开。通过主干201将第二晶体管器件（例如，部分（ii）的右下）与第四晶体管器件（例如，部分（ii）的右上）横向间隔开。在实施例中，第一、第二、第三和第四晶体管器件均为纳米带或纳米线的竖直堆叠。
按照本公开的实施例，以下描述的工艺流程从Si/SiGe EPI dep开始。自对准双重图案化（SADP）或者自对准四重图案化（SAQP）能够用来图案化和蚀刻Si/SiGe鳍。能够填充和蚀刻诸如SiO2、Si3N4、HfO2、Al2O3之类的电介质材料，以形成自对准电介质壁。电介质壁能够平行于或垂直于鳍。取决于构建自对准电介质壁的技术，电介质壁可由不止一种材料组成，或者在不同鳍节距处具有不同的壁材料，或者具有围绕壁的不同衬垫。衬底能够是体硅晶圆或者SOI衬底或者双SOI衬底。
在鳍图案化和壁形成之后，制作多晶硅伪栅。在多晶硅栅图案化之后，沉积和蚀刻栅隔离件，以将栅和接触部分隔。使用各向同性SiGe蚀刻来制作内部隔离件，接着在带之间填充电介质材料。在一个实施例中，对于PMOS在下带上有选择地生长P-EPI SiGe S/D，而对于NMOS在上带上有选择地生长N-EPI Si:P S/D。在N-EPI S/D与P-EPI S/D之间能够包括分隔氧化物以防止N-EPI与P-EPI接触。然后将层间电介质（ILD）填充到S/D区中。要理解，这里作为示例示出NMOS在PMOS上，作为替代能够制作反过来的布置。而且，在一些CMOS电路中，仅需要单一类型的MOS，或者NMOS或者PMOS。因此，在一些电路中可能不需要双EPI。
在双EPI工艺之后，去除多晶硅栅，并且通过选择性SiGe蚀刻来释放带。然后，在纳米带上沉积高k栅电介质。在下带上沉积P型功函数金属（P-WFM），而在上带上沉积N型功函数金属（N-WFM）。在一种情况中，连接N-WFM和P-WFM以形成共享栅器件（即公共栅）。在另一种情况中，能够沉积隔离氧化物以分隔P-WFM和N-WFM。在一些CMOS电路中，仅需要单一类型的MOS，或者NMOS或者PMOS。因此，在一些电路中可能不需要双金属栅。而且，可能有选择地去除上Si带或者下Si带，以制作单一类型的MOS晶体管。
在填充高k栅电介质和金属栅之后，能够蚀刻接触沟槽并且由接触金属填充接触沟槽。在某些位置，能够蚀刻N-P通孔以将N-EPI连接到P-EPI，并且形成用于NMOS和PMOS的公共漏，例如，反相器的输出端。在前端处理之后，能够制作前侧后端互连以对电路进行布线。在晶圆的前侧上能够有2至大约15个金属/通孔层。这里的一个重要特征在于，布线能够穿过电介质壁以将前侧互连与后侧互连相连。
在前侧处理之后，器件晶圆能够被接合到载体晶圆，而且器件晶圆能够被倒装、研磨和抛光。剩余的Si子鳍和STI氧化物能够被去除，并且填充有绝缘氧化物层。也能够构建后侧互连以对电路进行布线。在晶圆的后侧上能够有1至大约5个金属/通孔层。能够形成后侧接触部以连接到底部EPI（在这种情况下为p-EPI），这允许从晶圆后侧进行电力输送。特别是对于在P-WFM与N-WFM之间具有隔离氧化物的器件，后侧互连能够还有通孔以连接到栅。而且，后侧通孔/金属线能够穿越电介质壁以与前侧互连通信。
图3-8示出按照本公开的实施例的、制作包括堆叠叉片晶体管的集成电路结构的方法中的各种操作的截面图。
参照图3的部分（a），起始堆叠300包括硅衬底302、下纳米线或纳米带层306A、上纳米线或纳米带层306B、下硅锗释放层304A、下居间硅锗释放层304B、中间硅锗释放层304C和上硅锗释放层304D。
参照图3的部分（b），起始堆叠300被图案化以（除其它的之外）包括图案化的衬底302’、图案化的下纳米线或纳米带层306A’、图案化的上纳米线或纳米带层306B’和图案化的中间硅锗释放层304C’。在所产生的结构内形成电介质壁308和浅沟槽隔离（STI）结构310。中心电介质壁308可称作主干。在图3的部分（b）的结构上形成伪栅结构312，例如多晶硅栅结构，如图3的部分（c）中所示。
参照图4的部分（a），在栅位置，用电介质层314取代图案化的硅锗层。这可经由在伪栅312下方提供通道的源或漏区来执行。参照图4的部分（b），在源或漏位置，在那些位置去除纳米线或纳米带部分。在图案化的下纳米线或纳米带层306A’的端部形成下源或漏结构316，例如外延硅锗源或漏结构。在图案化的上纳米线或纳米带层306B’的端部形成上源或漏结构318，例如外延掺磷硅源或漏结构。然后，在所产生的结构之上形成层间电介质层320，如图所示。
参照图5的部分（a），在栅位置，去除伪栅结构312和电介质层314。参照图5的部分（b），在栅位置，形成栅电介质层322。然后，形成下栅电极324和上栅电极328。对于左手侧的结构，直接在下栅电极324上形成上栅电极328。对于右手侧的结构，通过电介质层326将上栅电极328与下栅电极324分隔。
参照图6的部分（a），在源或漏位置，提供图4的部分（b）的结构。参照图6的部分（b），在源或漏位置，形成通孔结构330，作为左手侧上源或漏结构318与对应的左手侧下源或漏结构316之间的接触部。然后，在上源或漏结构318上形成上源或漏接触部。
参照图7的部分（a），在栅位置，在层间电介质层334中形成导电通孔336和对应的导电线338以接触对应的上栅电极328。参照图7的部分（b），在源或漏位置，在层间电介质层334中形成导电通孔340和对应的导电线342以接触对应的上源或漏接触部332。
参照图8，在载体晶圆346上放置图7的结构以使得能够进行后侧处理。参照图8的部分（a），在栅位置，在层间电介质层348中形成导电通孔350和对应的导电线352以接触对应的下栅电极324。参照图8的部分（b），在源或漏位置，形成一个或多个下源或漏接触部353。然后，在层间电介质层348中形成导电通孔354和对应的导电线356。在电介质壁308之一中形成穿壁通孔344以用于从前到后或者从后到前布线。例如，后侧金属线360和对应的通孔358能够通过穿壁通孔344耦合到金属线342之一，如图所示。
在实施例中，如本文所描述的基础半导体衬底代表用来制造集成电路的一般工件对象。半导体衬底常常包括晶圆或者其它的硅或另一种半导体材料的片。适当的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅（SOI），以及由其它半导体材料形成的类似衬底，诸如包括锗、碳或III-V族材料的衬底。
要理解，在特定实施例中，多个纳米线（或纳米带）的沟道层（或者对应的释放层）可由硅组成。如通篇所使用的，硅层可用来描述由很大量（如果不是全部）的硅组成的硅材料。但是，要理解，在实践中，100%纯Si可能难以形成，并且因此可能包含微小百分比的碳、锗或锡。这类杂质可能在Si沉积期间作为不可避免的杂质或成分被包含在内，或者可能在沉积后处理期间在扩散时“污染”Si。因而，本文所描述的针对硅层的实施例可包括包含相对少量（例如“杂质”级）的非Si原子或物质（诸如Ge、C或Sn）的硅层。要理解，如本文所描述的硅层可以是未掺杂的，或者可以掺杂有诸如硼、磷或砷之类的掺杂原子。
要理解，在特定实施例中，多个纳米线（或纳米带）的沟道层（或者对应的释放层）可由硅锗组成。如通篇所使用的，硅锗层可用来描述由相当大份额的硅和锗这两者（例如至少5%的这两者）组成的硅锗材料。在一些实施例中，锗的（原子的）量与硅的量相同或者基本上相同（例如，Si50Ge50）。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大致60%的锗和大致40%的硅（Si40Ge60）。在其它实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大致30%的锗和大致70%的硅（Si70Ge30）。要理解，在实践中，100%纯硅锗（一般称作SiGe）可能难以形成，并且因此可能包括微小百分比的碳或锡。这类杂质可能在SiGe沉积期间作为不可避免的杂质或成分被包含在内，或者可能在沉积后处理期间在扩散时“污染”SiGe。因而，本文所描述的针对硅锗层的实施例可包括包含相对少量（例如“杂质”级）的非Ge和非Si原子或物质（诸如碳或锡）的硅锗层。要理解，如本文所描述的硅锗层可以是未掺杂的，或者可以掺杂有诸如硼、磷或砷之类的掺杂原子。
要理解，在特定实施例中，多个纳米线（或纳米带）的沟道层（或者对应的释放层）可由锗组成。如通篇所使用的，锗层可用来描述由很大量（如果不是全部）的锗组成的锗材料。但是，要理解，在实践中，100%纯Ge可能难以形成，并且因此可能包括微小百分比的碳、硅或锡。这类杂质可能在Ge沉积期间作为不可避免的杂质或成分被包含在内，或者可能在沉积后处理期间在扩散时“污染”Ge。因而，本文所描述的针对锗层的实施例可包括包含相对少量（例如“杂质”级）的非Ge原子或物质（诸如Si、C或Sn）的锗层。要理解，如本文所描述的锗层可以是未掺杂的，或者可以掺杂有诸如硼、磷或砷之类的掺杂原子。
要理解，虽然一些实施例描述了Si或SiGe（线或带）以及互补的Si或SiGe（牺牲）层的使用，但是可实现能够制成合金并且外延生长的其它半导体材料对以获得本文的各种实施例，例如，InAs和InGaAs。
在实施例中，由使用选择性外延沉积工艺形成的硅合金来制作源或漏结构。在一些实现中，硅合金可以是原位（in-situ）掺杂的硅锗、原位掺杂的碳化硅或者原位掺杂的硅。在备选实现中，可使用其它硅合金。例如，可使用的备选硅合金材料包括但不限于硅化镍、硅化钛、硅化钴，并且有可能可掺杂有硼和/或铝中的一种或多种。
在实施例中，电介质隔离件可将栅电极与源或漏结构分隔。纳米线沟道可穿过隔离件以连接到在纳米线沟道的两侧上的源或漏结构。在实施例中，栅电介质包围纳米线或纳米带沟道的暴露部分的周边。栅电介质可以是例如任何适当的氧化物（例如二氧化硅）或者高k栅电介质材料。高k栅电介质材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌锌酸铅。在一些实施例中，当使用高k材料时，可对栅电介质层实施退火工艺以改进其质量。
在实施例中，栅电极包围栅电介质层。要理解，栅电极可包括在栅电介质层和栅填充金属之上的功函数金属。当功函数金属将用作N型功函数金属时，栅电极的功函数金属优选具有在大约3.9eV与大约4.2eV之间的功函数。可用来形成栅电极的金属的N型材料包括但不限于铪、锆、钛、钽、铝以及包含这些元素的金属碳化物，即，碳化钛、碳化锆、碳化钽、碳化铪和碳化铝。当功函数金属将用作P型功函数金属时，栅电极的功函数金属优选具有在大约4.9eV与大约5.2eV之间的功函数。可用来形成栅电极的金属的P型材料包括但不限于钌、钯、铂、钴、镍以及导电金属氧化物，例如，氧化钌。
在所示实施例中，将每个不同的晶体管表示为具有三个纳米线或纳米带沟道。但是，要理解，按照各种实施例，每个晶体管可包括任何数量的纳米线或纳米带沟道。
一方面，为了实现到一对不对称源和漏接触部结构的这两个导电接触部结构的通道，可使用前侧结构制作方式的后侧展现来制作本文所描述的集成电路结构。在一些示范实施例中，晶体管或其它器件结构的后侧的展现需要晶圆级后侧处理。与常规的穿硅通孔TSV类型技术对比，可以以器件单元的密度并且甚至在器件的子区域内执行如本文所描述的晶体管的后侧的展现。此外，可执行晶体管的后侧的这种展现以去除基本上全部的施体衬底（在前侧器件处理期间，在该施体衬底上设置了器件层）。因而，由于在晶体管的后侧的展现之后器件单元中半导体的厚度有可能仅有数十或数百纳米，微米深度的TSV变得不必要。
本文所描述的展现技术可实现从“自下而上”器件制作到“中心向外”制作的范例转变，其中，“中心”是在前侧制作中采用、从后侧展现、并且再次在后侧制作中采用的任何层。器件结构的前侧和所展现后侧这两者的处理可解决与在主要依靠前侧处理时制作3DIC相关联的许多难题。
晶体管方式的后侧的展现可用来例如去除施体-宿主衬底组合件的载体层和居间层的至少一部分。工艺流程从施体-宿主衬底组合件的输入开始。将施体-宿主衬底中一定厚度的载体层抛光（例如，CMP）和/或采用湿法或干法（例如，等离子体）蚀刻工艺蚀刻。可采用已知适合于载体层的成分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是IV族半导体（例如硅）的情况下，可采用已知适合于薄化半导体的CMP浆料。同样，也可采用已知适合于薄化IV族半导体的任何湿法蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在上述处理之前，先沿着基本上平行于居间层的破裂面来劈开载体层。劈开或破裂工艺可用来去除作为大块体的载体层的相当大份额，减少去除载体层所需的抛光或蚀刻时间。例如，在载体层为400-900μm厚的情况下，可通过实施已知促进晶圆级破裂的任何覆盖式注入来劈掉100-700μm。在一些示范实施例中，轻元素（例如，H、He或Li）被注入到载体层内期望有破裂面的均匀目标深度。在这种劈开工艺之后，施体-宿主衬底组合件中剩余厚度的载体层则可被抛光或蚀刻以完成去除。作为备选，在载体层没有破裂的情况下，可采用研磨、抛光和/或蚀刻操作以去除更大厚度的载体层。
接下来，检测居间层的暴露。检测用来识别施体衬底的后侧表面已经推进到几乎器件层的时间点。可实施已知适合于检测用于载体层和居间层的材料之间的过渡的任何端点检测技术。在一些实施例中，一个或多个端点标准是基于检测在所执行的抛光或蚀刻期间施体衬底的后侧表面的光吸收或发射的变化。在一些其它实施例中，端点标准与施体衬底后侧表面的抛光或蚀刻期间副产品的光吸收或发射的变化相关联。例如，与载体层蚀刻副产品相关联的吸收或发射波长可随着载体层和居间层的不同成分而变化。在其它实施例中，端点标准与抛光或蚀刻施体衬底的后侧表面的副产品中物质的质量变化相关联。例如，可通过四极质量分析器对处理的副产品取样，而且可将物质质量的变化与载体层和居间层的不同成分相关。在另一个示范实施例中，端点标准与施体衬底的后侧表面和接触该施体衬底的后侧表面的抛光表面之间的摩擦力变化相关联。
在相对于居间层而言去除工艺对载体层是选择性的情况下，可增强居间层的检测，因为可通过载体层与居间层之间的蚀刻速率增量来减轻载体去除工艺中的不均匀性。如果研磨、抛光和/或蚀刻操作以充分低于去除载体层的速率的速率去除居间层，则甚至可省略检测。如果不采用端点标准，若居间层的厚度对于蚀刻工艺的选择性是足够的，则可在居间层材料上停止预定的固定时长的研磨、抛光和/或蚀刻操作。在一些示例中，载体蚀刻速率:居间层蚀刻速率为3:1-10:1或以上。
一旦暴露居间层，可去除居间层的至少一部分。例如，可去除居间层的一个或多个组件层。例如，通过抛光可均匀地去除一定厚度的居间层。作为备选，可采用加掩模或覆盖式蚀刻工艺去除一定厚度的居间层。该工艺可采用与用来薄化载体的工艺相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在居间层为载体去除工艺提供蚀刻终止的情况下，后面的操作可采用不同的抛光或蚀刻工艺，该工艺偏向去除居间层而不是去除器件层。在要去除小于数百纳米的居间层厚度的情况下，去除工艺可以相对较慢，针对跨晶圆均匀性来优化，并且比用于去除载体层的工艺更精确地来控制。所采用的CMP工艺可例如采用浆料，该浆料在半导体（例如，硅）与例如作为相邻器件区之间的电隔离、包围器件层并且嵌入居间层内的电介质材料（例如，SiO）之间提供很高的选择性（例如，100:1-300:1或以上）。
对于其中通过完全去除居间层而展现器件层的实施例，后侧处理可在器件层的所暴露后侧或者其中的具体器件区上开始。在一些实施例中，后侧器件层处理包括穿过在居间层与先前在器件层中制作的器件区（例如源或漏区）之间设置的器件层的厚度的进一步抛光或者湿法/干法蚀刻。
在其中采用湿法和/或等离子体蚀刻使载体层、居间层或器件层后侧凹进的一些实施例中，这种蚀刻工艺可以是图案化蚀刻或者材料选择性蚀刻，其将显著的非平面性或者构形赋予器件层后侧表面中。如下面进一步描述的，图案化可在器件单元内（即，“单元内”图案化），或者可跨器件单元（即，“单元间”图案化）。在一些图案化蚀刻实施例中，采用至少部分厚度的居间层作为用于后侧器件层图案化的硬掩模。因此，加掩模的蚀刻工艺可开始对应加掩模的器件层蚀刻。
以上所描述的处理方案可产生包括IC器件的施体-宿主衬底组合件，所述IC器件具有居间层的后侧、器件层的后侧和/或器件层内的一个或多个半导体区的后侧和/或所展现的前侧金属化。然后，可在下游处理期间执行这些所展现区域中任一个的附加后侧处理。
图9示出按照本公开的实施例的一种实现的计算装置900。计算装置900容纳板902。板902可包括多个组件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理地电耦合到板902。在一些实现中，至少一个通信芯片906也物理地电耦合到板902。在另外一些实现中，通信芯片906是处理器904的一部分。
取决于其应用，计算装置900可包括其它组件，这些其它组件可以或者可以不物理地电耦合到板902。这些其它组件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位***（GPS）器件、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储器件（诸如硬盘驱动器、致密盘（CD）、数字通用盘（DVD）等）。
通信芯片906使得能够无线通信，以便往来于计算装置900传递数据。术语“无线”及其派生词可用来描述可经由非固体介质通过使用已调制的电磁辐射来传递数据的电路、装置、***、方法、技术、通信信道等。该术语并非暗示关联的装置不包含任何线路，尽管在一些实施例中它们可能不包含线路。通信芯片906可实现包括但不限于下列项的多种无线标准或协议中的任一种：Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的派生协议、以及被称为3G、4G、5G及以上的任何其它无线协议。计算装置900可包括多个通信芯片906。例如，第一通信芯片906可专用于较短程的无线通信，诸如Wi-Fi和蓝牙，而第二通信芯片906可专用于较远程的无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算装置900的处理器904包括封装在处理器904内的集成电路管芯。在实施例中，处理器904的集成电路管芯可包括堆叠叉片晶体管，诸如本文所描述的那些。术语“处理器”可指处理来自寄存器和/或存储器的电子数据以将该电子数据变换为可存储在寄存器和/或存储器中的其它电子数据的任何器件或者器件的一部分。
通信芯片906也包括封装在通信芯片906内的集成电路管芯。在实施例中，通信芯片906的集成电路管芯可包括堆叠叉片晶体管，诸如本文所描述的那些。
在另外一些实现中，计算装置900内容纳的另一个组件可包括堆叠叉片晶体管，诸如本文所描述的那些。
在各种实现中，计算装置900可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或者数字录像机。在另外一些实现中，计算装置900可以是处理数据的任何其它电子装置。
图10示出中介板1000，该中介板1000包括本公开的一个或多个实施例。中介板1000是用来将第一衬底1002桥接到第二衬底1004的居间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004可以是例如存储器模块、计算机母板或者另一个集成电路管芯。在实施例中，第一衬底1002和第二衬底1004其中之一或两者可包括按照本文所述实施例的堆叠叉片晶体管。一般来说，中介板1000的用途是将连接扩展到更宽节距，或者将连接重新布线到不同连接。例如，中介板1000可将集成电路管芯耦合到球栅阵列（BGA）1006，BGA1006能够随后被耦合到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附着到中介板1000的相对侧。在其它实施例中，第一和第二衬底1002/1004附着到中介板1000的同一侧。而且在另外一些实施例中，通过中介板1000互连三个或更多衬底。
中介板1000可由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或者如聚酰亚胺之类的聚合物材料形成。在另外一些实现中，中介板1000可由替代的刚性或柔性材料形成，所述刚性或柔性材料可包括以上所描述的供半导体衬底中使用的同样材料，诸如硅、锗以及其它III-V族和IV族材料。
中介板1000可包括金属互连1008和通孔1010，包括但不限于穿硅通孔（TSV）1012。中介板1000还可包括嵌入式器件1014，包括无源和有源两种器件。这类器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电（ESD）器件。还可在中介板1000上形成诸如射频（RF）器件、功率放大器、电源管理器件、天线、阵列、传感器和MEMS器件之类的更复杂器件。按照本公开的实施例，本文所公开的设备或工艺可用于中介板1000的制作中。
因此，本公开的实施例可包括堆叠叉片晶体管以及制作堆叠叉片晶体管的方法。
包括“摘要”中所述内容在内的本公开的所说明实现的以上描述并不旨在穷举或者将本公开局限于所公开的精确形式。虽然本文中为了说明性目的而描述本公开的具体实现和示例，但是正如相关领域的技术人员会意识到的那样，在本公开的范围之内各种等效修改是可能的。
可根据以上详细描述对本公开进行这些修改。以下权利要求中使用的术语不应当被解释为将本公开限制到说明书和权利要求中公开的具体实现。而是要完全由以下权利要求来确定本公开的范围，这些权利要求要按照已确立的权利要求解释原则来解释。
示例实施例1：一种集成电路结构包括主干。第一晶体管器件包括与主干的边缘相邻的半导体沟道的第一竖直堆叠。第二晶体管器件包括与主干的边缘相邻的半导体沟道的第二竖直堆叠。在第一晶体管器件上堆叠第二晶体管器件。
示例实施例2：示例实施例1的集成电路结构，其中，第一晶体管器件是P型器件，而第二晶体管器件是N型器件。
示例实施例3：示例实施例1的集成电路结构，其中，第一晶体管器件是N型器件，而第二晶体管器件是P型器件。
示例实施例4：示例实施例1、2或3的集成电路结构，其中，半导体沟道的第一竖直堆叠和第二竖直堆叠是纳米带或纳米线的第一堆叠和第二堆叠。
示例实施例5：示例实施例1、2、3或4的集成电路结构，其中，半导体沟道的第一竖直堆叠中的半导体沟道总数与半导体沟道的第二竖直堆叠中的半导体沟道总数相同。
示例实施例6：示例实施例1、2、3或4的集成电路结构，其中，半导体沟道的第一竖直堆叠中的半导体沟道总数与半导体沟道的第二竖直堆叠中的半导体沟道总数不同。
示例实施例7：示例实施例1、2、3、4、5或6的集成电路结构，还包括：在半导体沟道的第一竖直堆叠上的第一栅结构，第一栅结构包括第一栅电极和第一栅电介质；以及在半导体沟道的第二竖直堆叠上的第二栅结构，第二栅结构包括第二栅电极和第二栅电介质。
示例实施例8：示例实施例7的集成电路结构，其中，第二栅电极直接在第一栅电极上。
示例实施例9：示例实施例7的集成电路结构，其中，电介质层将第一栅电极与第二栅电极分隔。
示例实施例10：集成电路结构包括第一导电类型的第一晶体管器件。在第一晶体管器件上堆叠第二晶体管器件，第二晶体管器件具有与第一导电类型相反的第二导电类型。第三晶体管器件与第一晶体管器件横向间隔开，第三晶体管器件具有第一导电类型。第四晶体管器件被堆叠在第三晶体管器件上，并且与第二晶体管器件横向间隔开，第四晶体管器件具有第二导电类型。
示例实施例11：示例实施例10的集成电路结构，其中，第二晶体管器件直接在第一晶体管器件上，并且其中，电介质层将第四晶体管器件与第三晶体管器件间隔开。
示例实施例12：示例实施例10或11的集成电路结构，其中，主干将第一晶体管器件与第三晶体管器件横向间隔开，并且其中，主干将第二晶体管器件与第四晶体管器件横向间隔开。
示例实施例13：示例实施例10、11或12的集成电路结构，其中，第一导电类型是P型，而第二导电类型是N型器件。
示例实施例14：示例实施例10、11或12的集成电路结构，其中，第一导电类型是N型，而第二导电类型是P型器件。
示例实施例15：示例实施例10、11、12、13或14的集成电路结构，其中，第一、第二、第三和第四晶体管器件均为纳米带或纳米线的竖直堆叠。
示例实施例16：计算装置包括板以及耦合到该板的组件。组件包括集成电路结构，该集成电路结构包括主干。第一晶体管器件包括与主干的边缘相邻的半导体沟道的第一竖直堆叠。第二晶体管器件包括与主干的边缘相邻的半导体沟道的第二竖直堆叠。在第一晶体管器件上堆叠第二晶体管器件。
示例实施例17：示例实施例16的计算装置，还包括耦合到板的存储器。
示例实施例18：示例实施例16或17的计算装置，还包括耦合到板的通信芯片。
示例实施例19：示例实施例16、17或18的计算装置，还包括耦合到板的相机。
示例实施例20：示例实施例16、17、18或19的计算装置，还包括耦合到板的电池。
示例实施例21：示例实施例16、17、18、19或20的计算装置，还包括耦合到板的天线。
示例实施例22：示例实施例16、17、18、19、20或21的计算装置，其中，组件是已封装的集成电路管芯。
示例实施例23：示例实施例16、17、18、19、20、21或22的计算装置，其中，组件是从由处理器、通信芯片和数字信号处理器组成的组中选取的。

Claims (23)

1.一种集成电路结构，包括：
主干；
第一晶体管器件，所述第一晶体管器件包括与所述主干的边缘相邻的半导体沟道的第一竖直堆叠；以及
第二晶体管器件，所述第二晶体管器件包括与所述主干的所述边缘相邻的半导体沟道的第二竖直堆叠，在所述第一晶体管器件上堆叠所述第二晶体管器件。
2.如权利要求1所述的集成电路结构，其中，所述第一晶体管器件是P型器件，而所述第二晶体管器件是N型器件。
3.如权利要求1所述的集成电路结构，其中，所述第一晶体管器件是N型器件，而所述第二晶体管器件是P型器件。
4.如权利要求1、2或3所述的集成电路结构，其中，半导体沟道的所述第一竖直堆叠和所述第二竖直堆叠是纳米带或纳米线的第一堆叠和第二堆叠。
5.如权利要求1、2或3所述的集成电路结构，其中，半导体沟道的所述第一竖直堆叠中的半导体沟道总数与半导体沟道的所述第二竖直堆叠中的半导体沟道总数相同。
6.如权利要求1、2或3所述的集成电路结构，其中，半导体沟道的所述第一竖直堆叠中的半导体沟道总数与半导体沟道的所述第二竖直堆叠中的半导体沟道总数不同。
7.如权利要求1、2或3所述的集成电路结构，还包括：
在半导体沟道的所述第一竖直堆叠上的第一栅结构，所述第一栅结构包括第一栅电极和第一栅电介质；以及
在半导体沟道的所述第二竖直堆叠上的第二栅结构，所述第二栅结构包括第二栅电极和第二栅电介质。
8.如权利要求7所述的集成电路结构，其中，所述第二栅电极直接在所述第一栅电极上。
9.如权利要求7所述的集成电路结构，其中，电介质层将所述第一栅电极与所述第二栅电极分隔。
10.一种集成电路结构，包括：
第一导电类型的第一晶体管器件；
堆叠在所述第一晶体管器件上的第二晶体管器件，所述第二晶体管器件具有与所述第一导电类型相反的第二导电类型；
与所述第一晶体管器件横向间隔开的第三晶体管器件，所述第三晶体管器件具有所述第一导电类型；以及
堆叠在所述第三晶体管器件上并且与所述第二晶体管器件横向间隔开的第四晶体管器件，所述第四晶体管器件具有所述第二导电类型。
11.如权利要求10所述的集成电路结构，其中，所述第二晶体管器件直接在所述第一晶体管器件上，并且其中，电介质层将所述第四晶体管器件与所述第三晶体管器件间隔开。
12.如权利要求10或11所述的集成电路结构，其中，主干将所述第一晶体管器件与所述第三晶体管器件横向间隔开，并且其中，所述主干将所述第二晶体管器件与所述第四晶体管器件横向间隔开。
13.如权利要求10或11所述的集成电路结构，其中，所述第一导电类型是P型，而所述第二导电类型是N型器件。
14.如权利要求10或11所述的集成电路结构，其中，所述第一导电类型是N型，而所述第二导电类型是P型器件。
15.如权利要求10或11所述的集成电路结构，其中，所述第一晶体管器件、所述第二晶体管器件、所述第三晶体管器件和所述第四晶体管器件均为纳米带或纳米线的竖直堆叠。
16.一种计算装置，包括：
板；以及
耦合到所述板的组件，所述组件包括集成电路结构，所述集成电路结构包括：
主干；
第一晶体管器件，所述第一晶体管器件包括与所述主干的边缘相邻的半导体沟道的第一竖直堆叠；以及
第二晶体管器件，所述第二晶体管器件包括与所述主干的所述边缘相邻的半导体沟道的第二竖直堆叠，在所述第一晶体管器件上堆叠所述第二晶体管器件。
17.如权利要求16所述的计算装置，还包括：
耦合到所述板的存储器。
18.如权利要求16或17所述的计算装置，还包括：
耦合到所述板的通信芯片。
19.如权利要求16或17所述的计算装置，还包括：
耦合到所述板的相机。
20.如权利要求16或17所述的计算装置，还包括：
耦合到所述板的电池。
21.如权利要求16或17所述的计算装置，还包括：
耦合到所述板的天线。
22.如权利要求16或17所述的计算装置，其中，所述组件是已封装的集成电路管芯。
23.如权利要求16或17所述的计算装置，其中，所述组件是从由处理器、通信芯片和数字信号处理器组成的组中选取的。
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