KR20210156010A - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 저장 장치는 맵 데이터를 포함하는 불휘발성 메모리; 및 상기 맵 데이터 중 업로드 대상 맵 데이터를 리드하여 복수의 맵 유닛으로 분할하고, 상기 복수의 맵 유닛을 순차적으로 인코딩하여 호스트로 전송하는 컨트롤러를 포함한다. 상기 컨트롤러는 이전 단계에서 인코딩된 맵 유닛이 상기 호스트로 전송되는 동안 다음 순서의 맵 유닛을 인코딩한다.

Description

저장 장치 및 그 동작 방법{Storage device and operating method thereof}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 저장 장치 및 그 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 실시 예는 맵 데이터 업로드 시간을 단축시킬 수 있는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는 맵 데이터를 포함하는 불휘발성 메모리; 및 상기 맵 데이터 중 업로드 대상 맵 데이터를 리드하여 복수의 맵 유닛으로 분할하고, 상기 복수의 맵 유닛을 순차적으로 인코딩하여 호스트로 전송하는 컨트롤러를 포함한다. 상기 컨트롤러는 이전 단계에서 인코딩된 맵 유닛이 상기 호스트로 전송되는 동안 다음 순서의 맵 유닛을 인코딩한다.
본 발명의 실시 예에 따른 저장 장치의 동작 방법은 업로드 대상 맵 데이터를 불휘발성 메모리로부터 리드하는 단계; 상기 업로드 대상 맵 데이터를 복수의 맵 유닛으로 분할하는 단계; 및 상기 복수의 맵 유닛을 순차적으로 인코딩하여 호스트로 전송하는 단계를 포함한다. 이전 단계에서 인코딩된 맵 유닛이 상기 호스트로 전송되는 동안 다음 순서의 맵 유닛을 인코딩한다.
본 발명의 실시 예에 따른 컨트롤러는 호스트와 인터페이싱하도록 구성된 제1 코어; 제1 버퍼 및 상기 제1 버퍼보다 큰 제2 버퍼를 포함하는 메모리; 및 불휘발성 메모리에 저장된 맵 데이터 중 업로드 대상 맵 데이터를 리드하여 상기 제1 버퍼에 저장하는 제2 코어를 포함한다. 상기 제1 코어는, 상기 제1 버퍼에 저장된 상기 업로드 대상 맵 데이터를 복수의 맵 유닛으로 분할하고, 상기 복수의 맵 유닛을 순차적으로 인코딩하여 상기 제2 버퍼에 저장한다. 상기 제1 코어는, 상기 제2 버퍼에 저장된 인코딩된 맵 유닛이 상기 호스트로 전송되는 동안 다음 순서의 맵 유닛을 인코딩한다.
본 실시 예에 따르면, 이전 단계에서 인코딩된 맵 유닛의 전송과 다음 순서의 맵 유닛의 인코딩을 동시에 수행함에 따라, 업로드 대상 맵 데이터를 인코딩하는데 요구되는 시간이 단축될 수 있다. 그 결과, 업로드 대상 맵 데이터를 호스트로 업로드하는 시간 역시 단축될 수 있으며, 맵 데이터 업로드 시간이 단축됨에 따라 리드 커맨드의 처리 지연이 감소하여 리드 성능이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 나타낸 도면이다.
도 2는 도 1의 불휘발성 메모리를 나타낸 도면이다.
도 3은 어드레스 맵핑 테이블(address mapping table)을 예시적으로 나타낸 도면이다.
도 4는 도 1의 메모리를 나타낸 도면이다.
도 5는 본 발명의 실시 예에 따라 맵 데이터를 호스트로 업로딩하는 동작을 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따라 맵 유닛의 인코딩과 인코딩된 맵 유닛의 전송을 동시에 수행하는 것을 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 저장 장치의 동작 방법을 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 9는 도 8의 컨트롤러의 구성을 예시적으로 나타낸 도면이다.
도 10은 본 발명의 실시 예에 따른 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 11은 본 발명의 실시 예에 따른 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 저장 장치를 포함하는 네트워크 시스템을 예시적으로 나타낸 도면이다.
도 13은 본 발명의 실시 예에 따른 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 나타낸 블록도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)의 구성을 예시적으로 나타낸 도면이다.
도 1을 참조하면, 본 실시 예에 따른 저장 장치(10)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(도시되지 않음)에 의해서 액세스되는 데이터를 저장할 수 있다. 저장 장치(10)는 메모리 시스템으로 불릴 수 있다.
저장 장치(10)는 호스트와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다. 예를 들어, 저장 장치(10)는 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-e(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(10)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 저장 장치(10)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
저장 장치(10)는 불휘발성 메모리(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리(100)는 저장 장치(10)의 데이터 저장 매체로서 동작할 수 있다. 불휘발성 메모리(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리들 중 어느 하나로 구성될 수 있다.
도면의 간략화를 위해, 도 1에서는 불휘발성 메모리(100)를 하나의 블록으로 도시하였으나, 불휘발성 메모리(100)는 복수의 메모리 칩들(또는 다이들)을 포함할 수 있다. 본 실시 예는 복수의 메모리 칩들로 구성된 불휘발성 메모리(100)를 포함하는 저장 장치(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 하나의 비트를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀(multi-level cell, MLC), 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트의 데이터를 저장할 수 있는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 메모리 셀 어레이(110)는 싱글 레벨 셀, 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
도 2는 불휘발성 메모리(100)를 나타낸 도면이다.
도 2를 참조하면, 불휘발성 메모리(100)은 복수의 서브 영역들(Sub Region 0 ~ Sub Region k-1)(여기서, k는 2 이상의 자연수이다)을 포함할 수 있다. 복수의 서브 영역들은 서로 같은 크기를 갖는 영역들이거나 또는 서로 다른 크기를 갖는 영역들일 수 있다. 복수의 서브 영역들은 각각 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 서브 영역은 서브 메모리 영역일 수 있다.
도 3은 어드레스 맵핑 테이블(address mapping table)을 예시적으로 나타낸 도면이다. 도 1에 도시하지는 않았으나, 불휘발성 메모리(100)는 도 3에 도시한 것과 같은 어드레스 맵핑 테이블을 포함할 수 있다.
도 3을 참조하면, 어드레스 맵핑 테이블은 복수의 맵 세그먼트(map segment)들을 포함할 수 있다. 복수의 맵 세그먼트들은 각각 i개의 논리 어드레스들과 i개의 논리 어드레스들 각각에 맵핑된 i개의 물리 어드레스들을 포함할 수 있다(여기서, i는 2 이상의 자연수이다). 즉, 복수의 맵 세그먼트들은 각각 i개의 L2P(logical address to physical address) 엔트리들을 포함할 수 있다. L2P 엔트리는 하나의 논리 어드레스와 해당 논리 어드레스에 맵핑된 하나의 물리 어드레스를 포함할 수 있다.
복수의 맵 세그먼트들 각각에 포함된 논리 어드레스들은 오름차순(또는 내림차순)으로 정렬 및 고정될 수 있으나, 특별히 이에 한정되는 것은 아니다. 각 논리 어드레스에 맵핑된 물리 어드레스는 대응하는 논리 어드레스에 관련된 데이터가 새로 저장된 물리 어드레스로 업데이트될 수 있다. 또한, 논리 어드레스들과 물리 어드레스들의 맵핑은 호스트로부터 수신되는 언맵 요청에 따라 해제될 수 있다.
도 3에 도시한 바와 같이, 복수의 맵 세그먼트들(0 ~ k-1)(여기서, k는 2 이상의 자연수이다)은 각각 도 2에 도시한 복수의 서브 영역들(Sub Region 0 ~ Sub Region k-1) 각각에 대응될 수 있다. 예를 들어, 맵 세그먼트 ‘0’은 서브 영역(Sub Region 0)에 대응될 수 있다. 또한, 맵 세그먼트의 개수와 서브 영역의 개수는 동일할 수 있다.
또한, 맵 업데이트 동작은 맵 세그먼트 단위로 수행될 수 있다. 맵 업데이트 동작은 맵핑 정보 변경 동작을 의미할 수 있다. 맵핑 정보 변경은 논리 어드레스에 맵핑된 물리 어드레스를 해당 논리 어드레스에 관련된 데이터가 새로 저장된 위치에 대응하는 물리 어드레스로 변경하는 것을 포함할 수 있다.
예를 들어, 맵핑 정보가 업데이트될(또는 변경될) 논리 어드레스가 ‘LBA0’인 경우, 맵 업데이트 동작 시 ‘LBA0’을 포함하는 맵 세그먼트 ‘0’에 포함된 논리 어드레스들(LBA0~LBAi-1)을 모두 리드하여 메모리(220)의 맵 업데이트 버퍼(도시되지 않음)에 저장한 후, ‘LBA0’의 맵핑 정보 즉, 물리 어드레스(PBA)를 변경할 수 있다.
다시 도 1을 참조하면, 컨트롤러(200)는 저장 장치(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 호스트로부터 수신된 요청을 처리할 수 있다. 컨트롤러(200)는 호스트로부터 수신된 요청에 응답하여 불휘발성 메모리(100)의 동작을 제어하기 위한 제어 신호들을 생성하고, 생성된 제어 신호들을 불휘발성 메모리(100)로 제공할 수 있다. 컨트롤러(200)는 제1 코어(210), 메모리(220), 제2 코어(230), 및 데이터 전송 회로(240)를 포함할 수 있다.
제1 코어(210)는 호스트의 프로토콜에 대응하여 호스트와 저장 장치(10) 사이를 인터페이싱하도록 구성될 수 있다. 이에 따라, 제1 코어(210)는 프로토콜 코어(protocol core)로도 불릴 수 있다. 예를 들어, 제1 코어(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-e(PCI express) 프로토콜 중 어느 하나를 통해 호스트와 통신할 수 있다.
제1 코어(210)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)를 포함할 수 있다.
제1 코어(210)는 호스트로부터 전송되는 커맨드들을 수신하고, 수신된 커맨드들을 제2 코어(230)로 제공할 수 있다. 예를 들어, 제1 코어(210)는 호스트로부터 수신된 커맨드들을 메모리(220)의 커맨드 큐(도시되지 않음)에 큐잉하고, 제2 코어(230)로 커맨드가 큐잉됨을 나타내는 정보를 제공할 수 있으나, 특별히 이에 한정되는 것은 아니다.
제1 코어(210)는 호스트로부터 수신된 데이터(예컨대, 라이트 데이터)를 메모리(220)의 라이트 버퍼(도시되지 않음)에 저장할 수 있다. 또한, 제1 코어(210)는 메모리(220)의 리드 버퍼(도시되지 않음)에 저장된 데이터(예컨데, 리드 데이터)를 호스트로 전송할 수 있다.
제1 코어(210)는 메모리(220)의 맵 로딩 버퍼(222)에 저장된 업로드 대상 맵 데이터를 복수의 맵 유닛으로 분할할 수 있다. 제1 코어(210)는 분할된 복수의 맵 유닛을 첫 번째 맵 유닛부터 마지막 맵 유닛까지 순차적으로 인코딩하고, 인코딩된 맵 유닛을 맵 업로딩 버퍼(223)에 저장할 수 있다.
제1 코어(210)는 맵 업로딩 버퍼(223)에 저장된 인코딩된 맵 유닛을 호스트로 전송하도록 데이터 전송 회로(240)에 제어 신호를 전송할 수 있다. 예를 들어, 제1 코어(210)는 맵 업로딩 버퍼(223)에 저장된 인코딩된 첫 번째 맵 유닛을 호스트로 전송하기 위한 제어 신호를 데이터 전송 회로(240)에 전송하는 동시에 맵 로딩 버퍼(222)로부터 다음 순서의 맵 유닛 즉, 두 번째 맵 유닛을 리드하고, 두 번째 맵 유닛에 대한 인코딩을 수행할 수 있다. 즉, 본 실시 예에 따른 저장 장치(10)의 컨트롤러(200)는 이전 단계에서 인코딩된 맵 유닛을 호스트로 전송하는 동작과 다음 순서의 맵 유닛을 인코딩하는 동작을 동 타이밍에서 수행할 수 있다. 이에 대해서는 이후 도 5를 참조하여 보다 상세히 설명한다.
메모리(220)는 정적 랜덤 액세스 메모리(SRAM) 또는 동적 랜덤 액세스 메모리(DRAM)과 같은 랜덤 액세스 메모리로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다. 도 1에서는, 메모리(220)가 컨트롤러(200) 내에 포함된 것으로 도시되었으나, 메모리(220)는 컨트롤러(200)의 외부에 배치될 수도 있다.
메모리(220)는 제1 코어(210) 및 제2 코어(230)와 물리적으로 그리고 전기적으로 연결될 수 있다. 메모리(220)는 제2 코어(230)에 의해서 실행되는 펌웨어를 저장할 수 있다. 또한, 메모리(220)는 펌웨어의 실행에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(220)는 제2 코어(230)의 동작 메모리(working memory)로서 동작할 수 있다.
또한, 메모리(220)는 호스트로부터 불휘발성 메모리(100)로 전송될 라이트 데이터 및 불휘발성 메모리 장치(100)로부터 호스트로 전송될 리드 데이터를 임시 저장하기 위한 버퍼(buffer) 즉, 라이트 버퍼 및 리드 버퍼를 포함하도록 구성될 수 있다. 즉, 메모리(220)는 버퍼 메모리(buffer memory)로서 동작할 수 있다. 메모리(220)의 내부 구성에 대해서는 이후 도 4를 참조하여 상세히 설명한다.
제2 코어(230)는 메모리(220)에 로딩된 펌웨어 또는 소프트웨어의 실행을 통해서 저장 장치(10)의 제반 동작을 제어할 수 있다. 제2 코어(230)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 실행시킬 수 있다. 이에 따라, 제2 코어(230)는 FTL(flash translation layer) 코어로도 불릴 수 있다. 제2 코어(230)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)를 포함할 수 있다.
제2 코어(230)는 제1 코어(210)로부터 제공된 커맨드에 근거하여 불휘발성 메모리(100)의 동작을 제어하기 위한 제어 신호들을 생성하고, 생성된 제어 신호들을 불휘발성 메모리(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리(100)를 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 제2 코어(230)는 메모리(220)에 임시 저장된 라이트 데이터를 불휘발성 메모리(100)로 제공하거나, 불휘발성 메모리(100)로부터 수신된 리드 데이터를 메모리(220)에 저장할 수 있다.
데이터 전송 회로(240)는 제1 코어(210)로부터 제공되는 제어 신호에 따라 동작할 수 있다. 예를 들어, 데이터 전송 회로(240)는 제1 코어(210)로부터 수신된 제어 신호에 따라 호스트로부터 수신되는 라이트 데이터를 메모리(220)의 라이트 버퍼에 저장할 수 있다. 또한, 데이터 전송 회로(240)는 제1 코어(210)로부터 수신된 제어 신호에 따라 메모리(220)의 리드 버퍼에 저장된 리드 데이터를 독출하여 호스트로 전송할 수 있다. 또한, 데이터 전송 회로(240)는 제1 코어(210)로부터 수신된 제어 신호에 따라 메모리(220)에 저장된 맵 데이터(예컨대, 인코딩된 맵 유닛)를 호스트로 전송할 수 있다.
도 4는 도 1의 메모리(220)를 나타낸 도면이다.
도 4를 참조하면, 본 실시 예에 따른 메모리(220)는 크게 제1 영역 및 제2 영역으로 구분될 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 메모리(220)의 제1 영역에는 제2 코어(230)에 의해 해석 및 실행되는 소프트웨어(또는 펌웨어) 및 제2 코어(230)에서 연산 및 처리 동작을 수행하는데 필요한 메타 데이터 등이 저장될 수 있다. 또한, 메모리(220)의 제1 영역에는 호스트로부터 수신된 커맨드들이 저장될 수 있다.
예를 들어, 메모리(220)의 제1 영역에 저장된 소프트웨어는 플래시 변환 계층(flash translation layer, FTL)일 수 있다. 플래시 변환 계층(FTL)은 제2 코어(230)에 의해 실행될 수 있고, 제2 코어(230)는 플래시 변환 계층(FTL)을 실행시켜 불휘발성 메모리(100)의 고유 동작을 제어하고, 호스트에 장치 호환성을 제공할 수 있다. 플래시 변환 계층(FTL)의 실행을 통해서, 호스트는 저장 장치(10)를 하드 디스크와 같은 일반적인 저장 장치로 인식하고 사용할 수 있다.
플래시 변환 계층(FTL)은 불휘발성 메모리(100)의 시스템 영역(도시되지 않음)에 저장될 수 있고, 저장 장치(10)가 파워-온 되면 불휘발성 메모리(100)의 시스템 영역으로부터 독출되어 메모리(220)의 제1 영역에 로드될 수 있다. 또한, 메모리(220)의 제1 영역에 로드된 플래시 변환 계층(flash translation layer, FTL)은 제2 코어(230)의 내부 또는 외부에 별도로 구비된 제2 코어(230) 전용 메모리(도시하지 않음)에 로드될 수도 있다.
플래시 변환 계층(FTL)은 여러 기능을 수행하기 위한 모듈들을 포함할 수 있다. 예를 들어, 플래시 변환 계층(FTL)은 리드 모듈, 라이트 모듈, 가비지 컬렉션 모듈, 웨어-레벨링 모듈, 배드 블록 관리 모듈, 맵 모듈 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 플래시 변환 계층(FTL)에 포함된 모듈들은 각각 특정 동작(또는 기능)을 수행하기 위한 소스 코드들의 집합으로 구성될 수 있다.
맵 모듈은 맵 데이터에 관련된 동작들을 수행하도록 불휘발성 메모리(100) 및 메모리(220)를 제어할 수 있다. 맵 데이터에 관련된 동작들은 크게 맵 업데이트 동작, 맵 캐싱 동작 및 맵 업로드 동작을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
맵 업데이트 동작은 어드레스 맵핑 테이블(도 3 참조)에 저장된 L2P 엔트리의 물리 어드레스를 대응하는 논리 어드레스에 관련된 데이터가 새로 저장된 위치를 나타내는 물리 어드레스로 변경하고, 물리 어드레스가 변경된 L2P 엔트리를 불휘발성 메모리(100)에 저장하는 것을 포함할 수 있다.
맵 캐싱 동작은 호스트로부터 리드 커맨드와 함께 수신된 논리 어드레스에 대응하는 L2P 엔트리가 포함된 맵 세그먼트를 불휘발성 메모리(100)로부터 독출하여 메모리(220)의 맵 캐싱 버퍼(도시되지 않음)에 저장하는 것을 포함할 수 있다. 맵 캐싱 동작은 빈번히 리드 요청되는 논리 어드레스 및 가장 최근 리드 요청된 논리 어드레스에 대해 수행될 수 있다.
맵 업로드 동작은 불휘발성 메모리(100)로부터 업로드 대상 맵 데이터를 독출하여 호스트로 전송하는 것을 포함할 수 있다. 불휘발성 메모리(100)로부터 업로드 대상 맵 데이터를 독출하는 동작은 맵 세그먼트 단위로 수행되고, 호스트로 업로드 대상 맵 데이터를 전송하는 동작은 맵 유닛 단위로 수행될 수 있다. 맵 업로드 동작은 업로드 대상 맵 데이터를 인코딩하는 동작을 더 포함할 수 있다. 업로드 대상 맵 데이터를 인코딩하는 동작은 맵 유닛 단위로 수행될 수 있다.
예를 들어, 제2 코어(230)는 호스트로부터 수신된 맵 리드 커맨드에 응답하여 업로드 대상 맵 데이터를 불휘발성 메모리(100)로부터 독출하여 메모리(220)의 맵 로딩 버퍼(222)에 저장하고, 업로드 대상 맵 데이터의 로딩이 완료되었음을 나타내는 정보를 제1 코어(210)에 전송할 수 있다.
제1 코어(210)는 맵 로딩 버퍼(222)에 저장된 업로드 대상 맵 데이터를 복수의 맵 유닛으로 분할하고, 복수의 맵 유닛을 순차적으로 인코딩하고, 인코딩된 맵 유닛을 맵 업로딩 버퍼(223)에 저장하고, 인코딩된 맵 유닛의 전송을 위한 제어 신호를 데이터 전송 회로(240)에 제공할 수 있다. 예를 들어, 제1 코어(210)는 복수의 맵 유닛 각각을 대응하는 메타 정보 및 CRC(cyclical redundancy check) 값을 부가하고, 랜더마이징(randomizing)하여 인코딩할 수 있으나, 맵 유닛의 인코딩 방법이 특별히 이에 한정되는 것은 아니다.
다시 도 2를 참조하면, 메모리(220)의 제1 영역은 플래시 변환 계층(FTL)에 포함된 다양한 모듈들의 구동에 필요한 메타 데이터가 저장되는 메타 영역(meta region)을 포함할 수 있다.
도 5는 본 발명의 실시 예에 따라 맵 데이터를 호스트로 업로딩하는 동작을 나타낸 도면이다. 도 5에 도시하지는 않았으나, 호스트로부터 맵 리드 커맨드가 수신된 것으로 가정한다. 호스트로부터 수신된 맵 리드 커맨드는 업로딩 대상 맵 데이터에 대응하는 서브 영역에 대한 정보가 포함될 수 있고, 제2 코어(230)는 맵 리드 커맨드에 포함된 정보에 근거하여 업로딩 대상 맵 데이터를 판단할 수 있다.
도 5를 참조하면, 제2 코어(230)는 불휘발성 메모리(100)로부터 업로드 대상 맵 데이터를 리드하여 메모리(220)의 맵 로딩 버퍼(222)에 저장할 수 있다. 또한, 제2 코어(230)는 업로드 대상 맵 데이터가 맵 로딩 버퍼(222)에 저장되었음을 나타내는 정보를 제1 코어(210)에 제공할 수 있다.
제1 코어(210)는 맵 로딩 버퍼(222)에 저장된 업로드 대상 맵 데이터를 복수의 맵 유닛으로 분할하고, 첫 번째 맵 유닛부터 마지막 맵 유닛까지 순차적으로 리드하여 인코딩할 수 있다. 또한, 제1 코어(210)는 인코딩된 첫 번째 맵 유닛부터 인코딩된 마지막 맵 유닛까지 순차적으로 맵 업로딩 버퍼(223)에 저장할 수 있다. 또한, 제1 코어(210)는 맵 업로딩 버퍼(223)에 인코딩된 맵 유닛들 각각의 저장이 완료될 때마다 인코딩된 첫 번째 맵 유닛부터 인코딩된 마지막 맵 유닛까지 순차적으로 전송되도록 데이터 전송 회로(240)에 제어 신호를 전송할 수 있다.
도 6은 본 발명의 실시 예에 따라 맵 유닛의 인코딩과 인코딩된 맵 유닛의 전송이 동시에 수행되는 것을 나타낸 도면이다. 인코딩되지 않은 맵 유닛들을 ‘a~h’로 표시하였고, 인코딩된 맵 유닛을 ‘A’로 표시하였다.
도 6을 참조하면, 제1 코어(210)는 맵 로딩 버퍼(222)로부터 첫 번째 맵 유닛 ‘a’를 리드하여 인코딩할 수 있다(①). 이후, 제1 코어(210)는 인코딩된 첫 번째 맵 유닛 ‘A’를 맵 업로딩 버퍼(223)에 저장할 수 있다(②). 이후, 제1 코어(210)는 데이터 전송 회로(240)에 제어 신호를 전송할 수 있다(③). 제어 신호는 맵 업로딩 버퍼(223)로부터 인코딩된 첫 번째 맵 유닛 ‘A’를 독출하여 호스트로 전송하기 위한 신호일 수 있다.
데이터 전송 회로(240)는 제1 코어(210)로부터 수신된 제어 신호에 따라 맵 업로딩 버퍼(223)로부터 인코딩된 첫 번째 맵 유닛 ‘A’를 독출하여 호스트로 전송할 수 있다(④). 이와 동시에 제1 코어(210)는 맵 로딩 버퍼(222)로부터 두 번째 맵 유닛 ‘b’를 리드하여 인코딩할 수 있다(④). 동작 ‘①’ 내지 동작 ‘④’는 맵 로딩 버퍼(222)에 저장된 복수의 맵 유닛 중 마지막 맵 유닛의 인코딩 및 전송이 완료될 때까지 반복적으로 수행될 수 있다.
이와 같이, 이전 단계에서 인코딩된 맵 유닛의 전송과 다음 순서의 맵 유닛의 인코딩을 동시에 수행함에 따라, 업로드 대상 맵 데이터를 인코딩하는데 요구되는 시간이 단축될 수 있다. 그 결과, 업로드 대상 맵 데이터를 호스트로 업로드하는 시간 역시 단축될 수 있으며, 맵 데이터 업로드 시간이 단축됨에 따라 리드 커맨드의 처리 지연이 감소하여 리드 성능이 향상될 수 있다.
도 7은 본 발명의 실시 예에 따른 저장 장치(10)의 동작 방법을 나타낸 도면이다. 도 7을 참조하여 본 실시 예에 따른 저장 장치의 동작 방법을 설명함에 있어서 도 1 내지 도 6 중 적어도 하나의 도면이 참조될 수 있다. 도 7에 도시하지는 않았으나, 호스트로부터 맵 리드 커맨드가 수신된 것으로 가정한다.
S21 단계에서, 컨트롤러(200)의 제2 코어(230)는 불휘발성 메모리(100)로부터 업로드 대상 맵 데이터를 리드하여 메모리(220)의 맵 로딩 버퍼(222)에 저장할 수 있다. 또한, 제2 코어(230)는 업로드 대상 맵 데이터의 저장이 완료됨을 나타내는 정보를 제1 코어(210)에 제공할 수 있다.
S22 단계에서, 컨트롤러(200)의 제1 코어(210)는 맵 로딩 버퍼(222)에 저장된 업로드 대상 맵 데이터를 복수의 맵 유닛으로 분할할 수 있다.
S23 단계에서, 제1 코어(210)는 맵 로딩 버퍼(222)로부터 첫 번째 맵 유닛부터 순차적으로 리드하여 인코딩하고, 인코딩된 맵 유닛을 메모리(220)의 맵 업로딩 버퍼(223)에 저장할 수 있다.
S24 단계에서, 제1 코어(210)는 데이터 전송 회로(240)에 제어 신호(예컨대, 인코딩된 맵 유닛을 호스트로 전송하기 위한 제어 신호)를 제공할 수 있고, 데이터 전송 회로(240)는 제어 신호에 따라 맵 업로딩 버퍼(223)로부터 인코딩된 맵 유닛을 리드하여 호스트로 전송할 수 있다.
S25 단계에서, 제1 코어(210)는 마지막 맵 유닛의 인코딩이 완료되었는지 여부를 판단할 수 있다. 마지막 맵 유닛의 인코딩이 완료된 경우, 프로세스는 종료될 수 있다. 마지막 맵 유닛의 인코딩이 완료되지 않은 경우, 프로세스는 S26 단계로 진행될 수 있다.
S26 단계에서, 제1 코어(210)는 맵 로딩 버퍼(222)로부터 다음 순서의 맵 유닛을 리드하여 인코딩하고, 인코딩된 다음 순서의 맵 유닛을 맵 업로딩 버퍼(223)에 저장할 수 있다.
이때, 도 6에 도시한 바와 같이, S24 단계에서 데이터 전송 회로(240)가 맵 업로딩 버퍼(223)로부터 인코딩된 맵 유닛을 리드하여 호스트로 전송하는 동작과 S26 단계에서 제1 코어(210)가 맵 로딩 버퍼(222)로부터 다음 순서의 맵 유닛을 리드하여 인코딩하는 동작은 동시에(또는 중첩되어) 수행될 수 있다.
도 8은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 8을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트 장치(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트 장치(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 9는 도 8의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 9를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트 장치(2100)의 프로토콜에 따라서, 호스트 장치(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트 장치(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트 장치(2100)가 SSD(2200)를 범용 데이터 저장 장치, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트 장치(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 10을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 데이터 저장 장치(3200)를 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 데이터 저장 장치(3200)는 접속 터미널(3110)에 마운트(mount)될 수 있다.
데이터 저장 장치(3200)는 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 데이터 저장 장치(3200)는 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 데이터 저장 장치(3200)는 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 데이터 저장 장치(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 9에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 데이터 저장 장치(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 데이터 저장 장치(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 데이터 저장 장치(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 데이터 저장 장치(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 데이터 저장 장치(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 데이터 저장 장치(3200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 11을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 데이터 저장 장치(4200)를 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
데이터 저장 장치(4200)는 표면 실장형 패키지 형태로 구성될 수 있다. 데이터 저장 장치(4200)는 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 데이터 저장 장치(4200)는 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 데이터 저장 장치(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 9에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 데이터 저장 장치(4200)의 저장 매체로 사용될 수 있다.
도 12는 본 발명의 실시 예에 따른 데이터 저장 장치를 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 12는 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 데이터 저장 장치(5200)를 포함할 수 있다. 데이터 저장 장치(5200)는 도 1의 데이터 저장 장치(10), 도 8의 SSD(2200), 도 10의 데이터 저장 장치(3200) 및 도 11의 데이터 저장 장치(4200)로 구성될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 저장 장치 100: 불휘발성 메모리
200: 컨트롤러 210: 제1 코어
220: 메모리 230: 제2 코어
240: 데이터 전송 회로

Claims (12)

  1. 맵 데이터를 포함하는 불휘발성 메모리; 및
    상기 맵 데이터 중 업로드 대상 맵 데이터를 리드하여 복수의 맵 유닛으로 분할하고, 상기 복수의 맵 유닛을 순차적으로 인코딩하여 호스트로 전송하는 컨트롤러를 포함하고,
    상기 컨트롤러는 이전 단계에서 인코딩된 맵 유닛이 상기 호스트로 전송되는 동안 다음 순서의 맵 유닛을 인코딩하는 저장 장치.
  2. 제1항에 있어서,
    상기 저장 장치는 휘발성 메모리를 더 포함하고,
    상기 휘발성 메모리는, 상기 불휘발성 메모리로부터 상기 업로드 대상 맵 데이터를 리드하여 저장하도록 구성된 제1 버퍼와 인코딩된 맵 유닛을 저장하도록 구성된 제2 버퍼를 포함하는 저장 장치.
  3. 제2항에 있어서,
    상기 컨트롤러는 상기 제1 버퍼에 저장된 상기 업로드 대상 맵 데이터를 상기 복수의 유닛으로 분할하고, 및 상기 제1 버퍼로부터 상기 복수의 맵 유닛 중 첫 번째 맵 유닛부터 순차적으로 리드하여 인코딩하고, 인코딩된 맵 유닛을 상기 제2 버퍼에 저장하는 저장 장치.
  4. 제2항에 있어서,
    상기 컨트롤러의 제어에 따라 상기 제2 버퍼로부터 상기 인코딩된 맵 유닛을 리드하여 상기 호스트로 전송하는 데이터 전송 회로를 더 포함하는 저장 장치.
  5. 맵 데이터를 포함하는 불휘발성 메모리와 컨트롤러를 포함하는 저장 장치의 동작 방법으로서,
    상기 맵 데이터 중 업로드 대상 맵 데이터를 상기 불휘발성 메모리로부터 리드하는 단계;
    상기 업로드 대상 맵 데이터를 복수의 맵 유닛으로 분할하는 단계; 및
    상기 복수의 맵 유닛을 순차적으로 인코딩하여 호스트로 전송하는 단계
    를 포함하고,
    이전 단계에서 인코딩된 맵 유닛이 상기 호스트로 전송되는 동안 다음 순서의 맵 유닛을 인코딩하는 저장 장치의 동작 방법
  6. 제5항에 있어서,
    상기 업로드 대상 맵 데이터를 리드하는 단계는,
    상기 업로드 대상 맵 데이터를 맵 로딩 버퍼에 저장하는 단계를 포함하는 저장 장치의 동작 방법.
  7. 제6항에 있어서,
    상기 복수의 맵 유닛을 인코딩하여 전송하는 단계는,
    상기 맵 로딩 버퍼로부터 맵 유닛을 리드하여 인코딩하는 단계;
    인코딩된 맵 유닛을 맵 업로딩 버퍼에 저장하는 단계; 및
    맵 업로딩 버퍼로부터 상기 인코딩된 맵 유닛을 리드하여 상기 호스트로 전송하는 단계;
    를 포함하는 저장 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 복수의 맵 유닛 중 마지막 맵 유닛의 인코딩이 완료되었는지 여부를 판단하는 단계를 더 포함하는 저장 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 마지막 맵 유닛의 인코딩이 완료되지 않은 경우,
    상기 맵 로딩 버퍼로부터 다음 순서의 맵 유닛을 리드하여 인코딩하는 단계;
    인코딩된 다음 순서의 맵 유닛을 상기 맵 업로딩 버퍼에 저장하는 단계; 및
    상기 맵 업로딩 버퍼로부터 상기 인코딩된 다음 순서의 맵 유닛을 리드하여 상기 호스트로 전송하는 단계
    를 더 포함하는 저장 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 맵 업로딩 버퍼로부터 상기 인코딩된 맵 유닛을 리드하여 상기 호스트로 전송하는 단계는 상기 맵 로딩 버퍼로부터 다음 순서의 맵 유닛을 리드하여 인코딩하는 단계와 동시에 수행되는 저장 장치의 동작 방법.
  11. 호스트와 인터페이싱하도록 구성된 제1 코어;
    제1 버퍼 및 상기 제1 버퍼보다 큰 제2 버퍼를 포함하는 메모리; 및
    불휘발성 메모리에 저장된 맵 데이터 중 업로드 대상 맵 데이터를 리드하여 상기 제1 버퍼에 저장하는 제2 코어를 포함하고,
    상기 제1 코어는, 상기 제1 버퍼에 저장된 상기 업로드 대상 맵 데이터를 복수의 맵 유닛으로 분할하고, 상기 복수의 맵 유닛을 순차적으로 인코딩하여 상기 제2 버퍼에 저장하고, 및
    상기 제1 코어는, 상기 제2 버퍼에 저장된 인코딩된 맵 유닛이 상기 호스트로 전송되는 동안 다음 순서의 맵 유닛을 인코딩하는 컨트롤러.
  12. 제11항에 있어서,
    상기 제1 코어의 제어에 따라 상기 제2 버퍼에 저장된 상기 인코딩된 맵 유닛을 리드하여 상기 호스트로 전송하는 데이터 전송 회로를 더 포함하는 컨트롤러.
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