KR20200129863A - 컨트롤러, 메모리 시스템 및 그것의 동작 방법 - Google Patents
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Abstract
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 컨트롤러, 메모리 시스템 및 그것의 동작 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 호스트로부터 커맨드를 수신하는 단계, 수신된 커맨드의 예약된 영역(reserved area)을 확인하여 프리 컨디션(pre-condition) 명령의 포함여부를 확인하는 단계 및 프리 컨디션 명령이 포함된 것으로 확인되면, 프리 컨디션 명령에 따라 불휘발성 메모리 장치에 대한 보안 삭제(secure erase) 및 패턴화(patterning)를 수행하여, 메모리 시스템을 프리 컨디션 상태로 전환하는 단계를 포함하는 컨트롤러 동작 방법이 제공된다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 컨트롤러, 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템을 사용한다. 메모리 시스템은 휴대용 전자 장치에서 사용되는 데이터를 저장하기 위해서 사용된다.
메모리 장치를 이용한 메모리 시스템은 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템은 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, UFS(Universal Flash Storage) 장치, 솔리드 스테이트 드라이브(Solid State Drive)를 포함한다.
본 발명의 일 실시예는 메모리 시스템의 성능 테스트에 소요되는 시간을 경감시키는 기술을 제공할 수 있다.
본 발명의 일 실시예에 따르면, 호스트로부터 커맨드를 수신하는 단계, 수신된 커맨드의 예약된 영역(reserved area)을 확인하여 프리 컨디션(pre-condition) 명령의 포함여부를 확인하는 단계 및 프리 컨디션 명령이 포함된 것으로 확인되면, 프리 컨디션 명령에 따라 불휘발성 메모리 장치에 대한 보안 삭제(secure erase) 및 패턴화(patterning)를 수행하여, 메모리 시스템을 프리 컨디션 상태로 전환하는 단계를 포함하는 컨트롤러 동작 방법이 제공된다.
본 발명의 일 실시예에 따르면, 복수의 데이터 저장 영역을 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템으로서, 컨트롤러는 호스트로부터 커맨드가 수신되면, 수신된 커맨드의 예약된 영역(reserved area)을 확인하여 프리 컨디션(pre-condition) 명령의 포함여부를 확인하고, 불휘발성 메모리 장치는 프리 컨디션 명령이 포함된 것으로 확인되면, 프리 컨디션 명령에 따라 보안 삭제(secure erase) 및 패턴화(patterning)를 수행하는 메모리 시스템이 제공된다.
본 발명의 일 실시예에 따르면, 메모리 시스템의 성능 테스트에 소요되는 시간을 경감시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이.
도 4는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 5는 도 4의 컨트롤러의 구성을 예시적으로 나타낸 도면.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 나타낸 도면.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템에 포함된 불휘발성 메모리 장치를 예시적으로 나타낸 블록도.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이.
도 4는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 5는 도 4의 컨트롤러의 구성을 예시적으로 나타낸 도면.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 나타낸 도면.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템에 포함된 불휘발성 메모리 장치를 예시적으로 나타낸 블록도.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 일 실시예를 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(10)의 구성을 예시적으로 나타낸 도면이다.
도 1을 참조하면, 본 일 실시예에 따른 메모리 시스템(10)은 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(20)에 의해서 액세스되는 데이터를 저장할 수 있다. 메모리 시스템(10)은 메모리 시스템으로 불릴 수 있다.
메모리 시스템(10)은 호스트(20)와 연결되는 인터페이스 프로토콜에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)은 솔리드 스테이트 드라이브(solid state drive, SSD), MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI-express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(10)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들어, 메모리 시스템(10)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 시스템(10)은 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 메모리 시스템(10)의 저장 매체로서 동작할 수 있다. 불휘발성 메모리 장치(100)는 메모리 셀에 따라서 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(ferroelectric random access memory, FRAM), 티엠알(tunneling magneto-resistive, TMR) 막을 이용한 마그네틱 램(magnetic random access memory, MRAM), 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 램(phase change random access memory, PRAM), 전이 금속 화합물(transition metal oxide)을 이용한 저항성 램(resistive random access memory, ReRAM) 등과 같은 다양한 형태의 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
도 1에서는 메모리 시스템(10)이 하나의 불휘발성 메모리 장치(100)를 포함하는 것으로 도시하였으나, 이는 설명의 편의를 위한 것으로, 메모리 시스템(10)은 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 본 발명은 복수의 불휘발성 메모리 장치들을 포함하는 메모리 시스템(10)에 대해서도 동일하게 적용될 수 있다.
불휘발성 메모리 장치(100)는 복수의 비트라인들(도시되지 않음) 및 복수의 워드라인들(도시되지 않음)이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(도시되지 않음)를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들은 각각 복수의 페이지들을 포함할 수 있다.
예를 들어, 메모리 셀 어레이의 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀(single, level cell, SLC), 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(multi level cell, MLC)일 수 있다. 멀티 레벨 셀(MLC)은 2 비트의 데이터, 3 비트의 데이터, 4 비트의 데이터 등을 저장할 수 있다. 일반적으로, 2 비트의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC)이라 하고, 3 비트의 데이터를 저장하는 메모리 셀을 트리플 레벨 셀(triple level cell, TLC)이라 하고, 4 비트의 데이터를 저장하는 메모리 셀을 쿼드러플 레벨 셀(quadruple level cell, QLC)이라 한다. 그러나, 본 일 실시예에서는 설명의 편의를 위해 2 비트 내지 4 비트의 데이터를 저장하는 메모리 셀을 통칭하여 멀티 레벨 셀(MLC)이라 할 것이다.
메모리 셀 어레이(110)는 싱글 레벨 셀(SLC) 및 멀티 레벨 셀(MLC) 중 적어도 하나 이상을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수도 있고, 또는 3차원 수직 구조의 메모리 셀들을 포함할 수도 있다.
컨트롤러(200)는 메모리(230)에 로딩된 펌웨어 또는 소프트웨어의 구동을 통해서 메모리 시스템(10)의 제반 동작을 제어할 수 있다. 컨트롤러(200)는 펌웨어 또는 소프트웨어와 같은 코드 형태의 명령(instruction) 또는 알고리즘을 해독하고 구동할 수 있다. 컨트롤러(200)는 하드웨어, 또는 하드웨어와 소프트웨어가 조합된 형태로 구현될 수 있다.
컨트롤러(200)는 호스트 인터페이스(210), 프로세서(220), 메모리(230) 및 메모리 인터페이스(240)를 포함할 수 있다. 도 1에 도시하지는 않았으나, 컨트롤러(200)는 호스트로부터 제공된 쓰기 데이터를 ECC(error correction code) 인코딩하여 패리티(parity)를 생성하고, 불휘발성 메모리 장치(100)로부터 독출된 읽기 데이터를 패리티(parity)를 이용하여 ECC(error correction code) 디코딩하는 ECC 엔진을 더 포함할 수 있다.
호스트 인터페이스(210)는 호스트(20)의 프로토콜에 대응하여 호스트(20)와 메모리 시스템(10) 사이를 인터페이싱할 수 있다. 예를 들어, 호스트 인터페이스(210)는 USB(universal serial bus), UFS(universal flash storage), MMC(multimedia card), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express) 프로토콜 중 어느 하나를 통해 호스트(20)와 통신할 수 있다.
프로세서(220)는 마이크로 컨트롤 유닛(micro control unit)(MCU), 중앙 처리 장치(central processing unit)(CPU)로 구성될 수 있다. 프로세서(220)는 호스트(20)로부터 전송된 요청을 처리할 수 있다. 호스트(20)로부터 전송된 요청을 처리하기 위해서, 프로세서(220)는 메모리(230)에 로딩된 코드 형태의 명령(instruction) 또는 알고리즘, 즉, 펌웨어를 구동하고, 호스트 인터페이스(210), 메모리(230) 및 메모리 인터페이스(240) 등과 같은 내부 기능 블록들 및 불휘발성 메모리 장치(100)를 제어할 수 있다.
프로세서(220)는 호스트(20)로부터 전송된 요청들에 근거하여 불휘발성 메모리 장치(100)의 동작을 제어할 제어 신호들을 생성하고, 생성된 제어 신호들을 메모리 인터페이스(240)를 통해 불휘발성 메모리 장치(100)로 제공할 수 있다.
메모리(230)는 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)와 같은 랜덤 액세스 메모리로 구성될 수 있다. 메모리(230)는 프로세서(220)에 의해서 구동되는 펌웨어를 저장할 수 있다. 또한, 메모리(230)는 펌웨어의 구동에 필요한 데이터, 예를 들면, 메타 데이터를 저장할 수 있다. 즉, 메모리(230)는 프로세서(220)의 동작 메모리(working memory)로서 동작할 수 있다.
메모리(230)는 호스트(20)로부터 불휘발성 메모리 장치(100)로 전송될 쓰기 데이터 또는 불휘발성 메모리 장치(100)로부터 호스트(20)로 전송될 읽기 데이터를 임시 저장하기 위한 데이터 버퍼(data buffer)를 포함하도록 구성될 수 있다. 즉, 메모리(230)는 버퍼 메모리(buffer memory)로서 동작할 수 있다.
메모리 인터페이스(240)는 프로세서(220)의 제어에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 인터페이스(240)는 메모리 컨트롤러로도 불릴 수 있다. 메모리 인터페이스(240)는 제어 신호들을 불휘발성 메모리 장치(100)로 제공할 수 있다. 제어 신호들은 불휘발성 메모리 장치(100)를 제어하기 위한 커맨드, 어드레스, 동작 제어 신호 등을 포함할 수 있다. 메모리 인터페이스(240)는 데이터 버퍼에 저장된 데이터를 불휘발성 메모리 장치(100)로 제공하거나, 불휘발성 메모리 장치(100)로부터 전송된 데이터를 데이터 버퍼에 저장할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 시스템(10)의 동작에 필요한 시스템 데이터가 저장되는 시스템 데이터 영역과 유저 데이터가 저장되는 유저 데이터 영역(User Data)이 도시되어 있으며, 구체적으로 도 2 (a)는 메모리 시스템(10)을 처음 사용하는 상태인 초기 상태(FOB, Fresh of Box)를 나타내며, 도 2 (b)는 메모리 시스템(10)에 시퀀셜 라이트(sequential write)가 수행된 시퀀셜 패턴화(sequential patterning), 도 2 (c)는 메모리 시스템(10)에 랜덤 쓰기(random write)가 수행된 랜덤 패턴화(sequential)를 나타낸다.
도 2 (a)는 메모리 시스템(10)의 초기 상태로 저장된 데이터가 존재하지 않으므로, 논리 주소와 물리 주소간의 맵핑 관계가 존재하지 않는다. 도 2 (b)는 메모리 시스템(10)의 시퀀셜 라이트 및 읽기 테스트를 위해, 미리 설정된 데이터 저장 영역의 크기 단위(예, 128 KB)로 시퀀셜 라이트 동작이 수행된 상태를 나타낸다. 도 2 (c)는 메모리 시스템(10)의 랜덤 쓰기 및 읽기 테스트를 위해, 미리 설정된 데이터 저장 영역의 크기 단위(예, 512B)로 랜덤 쓰기 동작이 수행된 상태를 나타낸다. 도 2 (b) 및 도 2 (c)에서, 숫자는 쓰기 동작이 수행된 순서를 의미한다.
일반적으로 메모리 시스템(10)의 성능을 테스트하기 위해, 메모리 시스템(10)을 도 2 (a)에 도시된 바와 같이 초기 상태로 만들어야 하며, 이를 위해 불휘발성 메모리 장치(10)에 대해 보안 삭제(secure erase) 동작이 수행될 수 있다. 불휘발성 메모리 장치(10)가 초기 상태가 되면, 도 2 (b) 또는 도 2 (c)에 도시된 바와 같은 패턴화가 수행되어야 하는데, 이를 위해 메모리 시스템(10)은 호스트로부터 데이터를 수신하고, 수신된 데이터를 불휘발성 메모리 장치에 저장하는 동작을 무수히 반복해야 하므로, 메모리 시스템(10)의 성능 테스트를 위한 준비 과정에 많은 시간이 소요될 수 있다.
따라서, 본 발명은 메모리 시스템(10)이 호스트(10)로부터 수신하는 커맨드의 예약된 영역(reserved area)에 성능 테스트를 위한 준비 동작을 수행하도록 하는 프리 컨디션(pre-condition) 실행 명령을 포함시켜, 성능 테스트를 위한 준비 과정에 소요되는 시간을 줄이는 기술은 제공하고자 한다. 여기서, 프리 컨디션은 메모리 시스템(10)에 대한 보안 삭제 및 패턴화가 수행된 상태를 의미할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 단계 S310에서 메모리 시스템(10)은 호스트(20)로부터 커맨드를 수신할 수 있다. 여기서, 커맨드는 리드 커맨드, 라이트 커맨드 등 호스트(20)가 메모리 시스템(10)에 전송하는 일반적인 커맨드를 의미할 수 있다.
일 실시예에서, 커맨드는 NVMe(Non-Volatile Memory Express) 표준에 따른 커맨드일 수 있다. 구체적 예로, 호스트(10)는 NVMe 표준에 따른 커맨드 11(Command Dword 11, CDW 11)을 불휘발성 메모리 장치(100)에 전송할 수 있다. 이는 보안 삭제 동작이 커맨드 11에 포함되어 있기 때문이다.
아래 표 1은 NVMe 표준 문서에 개시된 커맨드 포맷Command Format) 중 커맨드 11(CDW 11), 표 2는 커맨드 11에 대한 상세 스펙을 나타낸다.
아래 표 3은 표 2의 예약된 영역을 활용한 커맨드 11의 예이다. 본 발명의 일 실시예는 커맨드 11의 예약된 영역은 패턴 프로그래밍 동작이 수행되는 데이터 사이즈(예, 블록 사이즈), 시퀀셜 라이트 또는 랜덤 쓰기 여부, 성능 개선 기능 제한(Feature off), 프리 컨디션 여부 등을 포함할 수 있다.
아래 표 4는 표4 3의 데이터 사이즈(block size)의 예를 나타낸다. 표 4를 참조하면 예약된 영역의 15 비트에서 19 비트를 활용하여, 패턴 프로그래밍이 수행되는 데이터 사이즈가 512 바이트에서 32 메가 바이트까지 표현되어 있다.
일 실시예에서, 커맨드 11은 프리 컨디션을 알리는 비트, 불휘발성 메모리 디바이스의 성능 향상을 위한 일부 기능의 제한을 알리는 비트, 패턴 프로그래밍 동작이 시퀀셜 라이트 또는 랜덤 쓰기 여부를 알리는 비트, 패턴 프로그래밍 동작이 수행되는 데이터 사이즈를 알리는 비트를 포함할 수 있다.
단계 S320에서, 메모리 시스템(10)은 커맨드에 프리 컨디션 실행 명령을 확인할 수 있다. 구체적 예로, 컨트롤러(200)는 호스트(20)로부터 수신된 커맨드의 예약된 영역에 프리 컨디션 실행 명령이 포함되어 있는지 여부를 확인할 수 있다.
일 실시예에서, 호스트(20)로부터 수신된 커맨드는 보안 삭제 커맨드일 수 있다. 즉, 호스트(20)는 예약된 영역에 프리 컨디션 실행 명령을 포함시킨 보안 삭제 커맨드를 메모리 시스템(10)에 전송할 수 있다.
일 실시예에서, 커맨드의 예약된 영역은 랜덤 패턴화 또는 시퀀셜 패턴화 여부에 대한 정보를 포함할 수 있다.
일 실시예에서, 커맨드의 예약된 영역은 래던 패턴화 또는 시퀀셜 패턴화를 수행하기 위한 라이트 동작이 수행되는 데이터 저장 영역의 크기 단위에 대한 정보를 포함할 수 있다.
단계 S330에서, 메모리 시스템(10)은 보안 삭제 동작을 실행할 수 있다. 구체적 예로, 컨트롤러(200)는 호스트(20)로부터 수신된 커맨드에 프리 컨디션 실행 명령이 포함된 경우, 보안 삭제 동작을 수행하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 이때, 불휘발성 메모리 장치(100)는 컨트롤러(200)에 따라 데이터 저장 영역에 대한 보안 삭제 동작을 수행할 수 있다. 이로써, 메모리 시스템(10)은 초기 상태가 된다.
단계 S340에서, 메모리 시스템(10)은 패턴화를 수행할 수 있다. 구체적 예로, 컨트롤러(200)는 불휘발성 메모리 장치(100)의 보안 삭제 동작이 완료되면, 데이터 저장 영역을 패턴화하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 이때, 불휘발성 메모리 장치(100)는 컨트롤러(200)의 제어에 따라 데이터 저장 영역을 패턴화하는 라이트 동작을 수행할 수 있다.
일 실시예에서, 컨트롤러(200)는 커맨드의 예약된 영역에 시퀀셜 패턴화의 정보가 포함된 경우, 시퀀셜 패턴화를 위한 라이트 동작을 수행하도록, 불휘발성 메모리 장치(100)를 제어할 수 있다. 이때, 불휘발성 메모리 장치(100)는 컨트롤러(200)의 제어에 따라 시퀀셜 패턴화를 위한 시퀀셜 라이트 동작을 수행할 수 있다.
일 실시예에서, 컨트롤러(200)는 커맨드의 예약된 영역에 랜덤 패턴화의 정보가 포함된 경우, 랜덤 패턴화를 위한 라이트 동작을 수행하도록, 불휘발성 메모리 장치(100)를 제어할 수 있다. 이때, 불휘발성 메모리 장치(100)는 컨트롤러(200)의 제어에 따라 랜덤 패턴화를 위한 랜덤 라이트 동작을 수행할 수 있다.
일 실시예에서, 컨트롤러(200)는 커맨드의 예약된 영역에 포함된 패턴화를 위한 라이트 동작이 수행되는 데이터 저장 영역의 크기 정보가 포함된 경우, 이에 따라 데이터 저장 영역의 크기 단위로 패턴화를 위한 라이트 동작을 수행하도록, 불휘발성 메모리 장치(100)를 제어할 수 있다.
일 실시예에서, 컨트롤러(200)는 버스트 모드(burst mode)를 통해 패턴화를 위한 라이트 동작을 수행하도록 불휘발성 메모리 장치를 제어할 수 있다. 즉, 컨트롤러(200)는 호스트(20)로부터 패턴화를 위한 제1 테스트 데이터가 수신되면, 수신된 제1 테스트 데이터를 데이터 버퍼에 저장할 수 있다. 컨트롤러(200)는 데이터 버퍼에 저장된 제1 테스트 데이터를 불휘발성 메모리 장치(100)에 전송한다. 이때, 불휘발성 메모리 장치는 제1 데이터 저장 영역에 제1 테스트 데이터를 저장하는 쓰기 동작을 수행할 수 있다. 이후, 컨트롤러(200)는 제1 테스트 데이터를 제1 데이터 저장 영역에 저장하는 동작이 완료되면, 데이터 버퍼에 저장된 제1 테스트 데이터를 다시 불휘발성 메모리 장치(100)에 전송하여 제2 데이터 저장 영역에 저장하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 컨트롤러(200)는 이러한 동작을 불휘발성 메모리 장치(100)의 모든 데이터 저장 영역이 패턴화될 때까지 반복할 수 있다. 즉, 컨트롤러(200)는 불휘발성 메모리 장치(100)의 모든 데이터 저장 영역이 패턴화될 때까지, 데이터 버퍼에 저장된 제1 테스트 데이터를 유지할 수 있다. 이로써, 패턴화를 위해 컨트롤러가 반복적으로 호스트로부터 테스트 데이터를 수신함에 따라 소요되는 시간을 줄이는 것이 가능하게 된다.
단계 S350에서, 메모리 시스템(10)은 메모리 시스템(10)의 입출력 성능 등을 개선하기 위한 성능 개선 기능들이 제한된 서스테인드(sustained) 상태로 전환할 수 있다. 구체적 예로, 컨트롤러(200)는 프리 컨디션 명령에 따라 보안 삭제 및 패턴화가 수행된 경우, 성능 개선 기능을 디스에블(dis-able)시킬 수 있다.
일 실시예에서, 성능 개선 기능은 메모리 시스템(10)의 라이트 성능을 개선하기 위한 기능일 수 있다. 예를 들어, 성능 개선 기능은, 불휘발성 메모리 장치의 데이터 저장 영역 중 MLC, TLC 등의 메모리 셀로 구성되는 데이터 저장 영역에 데이터를 저장하고자 하는 경우, 불휘발성 메모리 장치의 데이터 저장 영역 중 SLC 메모리 셀로 구성되는 데이터 저장 영역을 상기 MLC, TLC 등의 메모리 셀로 구성되는 데이터 저장 영역에 대한 버퍼로써 동작하게 하는 메모리 캐시 기능일 수 있다.
일 실시예에서, 성능 개선 기능은 메모리 시스템(10)의 리드 성능을 개선하기 위한 기능일 수 있다. 예를 들어, 성능 개선 기능은 메모리 시스템(10)의 리드 성능을 개선하기 위해 컨트롤러(200)의 메모리(230)에 맵 테이터를 캐싱하는 캐시 정책일 수 있다.
단계 S360에서, 메모리 시스템(10)은 호스트(20)의 요청에 따른 성능 테스트를 위한 동작을 수행할 수 있다. 구체적 예로, 메모리 시스템(10)은 호스트(20)로부터 랜덤 또는 시퀀셜 테스트 요청이 수신되면, 요청된 데이터를 불휘발성 메모리 장치(10)에 저장하거나 저장된 데이터를 리드할 수 있다.
단계 S370에서, 메모리 시스템(10)은 호스트(20)로부터 수신된 커맨드를 수행할 수 있다. 구체적 예로, 컨트롤러(10)는 호스트(20)로부터 수신된 커맨드에 프리 컨디션 실행 명령이 포함되지 않은 경우, 호스트(20)는 보안 삭제, 패턴화 동작 등을 수행하지 않고, 호스트(20)로부터 수신된 커맨드에 따라 리드, 라이트 등의 일반적인 동작을 수행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 4를 참조하면, 데이터 처리 시스템(2000)은 호스트(2100)와 솔리드 스테이트 드라이브(solid state drive)(2200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(2200)는 컨트롤러(2210), 버퍼 메모리 장치(2220), 불휘발성 메모리 장치들(2231~223n), 전원 공급기(2240), 신호 커넥터(2250) 및 전원 커넥터(2260)를 포함할 수 있다.
컨트롤러(2210)는 SSD(2200)의 제반 동작을 제어할 수 있다.
버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트(2100) 또는 불휘발성 메모리 장치들(2231~223n)로 전송될 수 있다.
불휘발성 메모리 장치들(2231~223n)은 SSD(2200)의 저장 매체로 사용될 수 있다. 불휘발성 메모리 장치들(2231~223n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(2210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(2240)는 전원 커넥터(2260)를 통해 입력된 전원(PWR)을 SSD(2200) 내부에 제공할 수 있다. 전원 공급기(2240)는 보조 전원 공급기(2241)를 포함할 수 있다. 보조 전원 공급기(2241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(2200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(2241)는 전원(PWR)을 충전할 수 있는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
컨트롤러(2210)는 신호 커넥터(2250)를 통해서 호스트(2100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 신호 커넥터(2250)는 호스트(2100)와 SSD(2200)의 인터페이스 방식에 따라 다양한 형태의 커넥터로 구성될 수 있다.
도 5는 도 4의 컨트롤러의 구성을 예시적으로 나타낸 도면이다. 도 5를 참조하면, 컨트롤러(2210)는 호스트 인터페이스 유닛(2211), 컨트롤 유닛(2212), 랜덤 액세스 메모리(2213), 에러 정정 코드(ECC) 유닛(2214) 및 메모리 인터페이스 유닛(2215)을 포함할 수 있다.
호스트 인터페이스 유닛(2211)은, 호스트(2100)의 프로토콜에 따라서, 호스트(2100)와 SSD(2200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(2211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage) 프로토콜들 중 어느 하나를 통해서 호스트(2100)와 통신할 수 있다. 또한, 호스트 인터페이스 유닛(2211)은 호스트(2100)가 SSD(2200)를 범용 메모리 시스템, 예를 들면, 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(disk emulation) 기능을 수행할 수 있다.
컨트롤 유닛(2212)은 호스트(2100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(2212)은 SSD(2200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 내부 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(2213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
에러 정정 코드(ECC) 유닛(2214)은 불휘발성 메모리 장치들(2231~223n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 불휘발성 메모리 장치들(2231~223n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(2214)은 패리티 데이터에 근거하여 불휘발성 메모리 장치들(2231~223n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(2214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(2215)은, 컨트롤 유닛(2212)의 제어에 따라서, 불휘발성 메모리 장치들(2231~223n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(2215)은 버퍼 메모리 장치(2220)에 저장된 데이터를 불휘발성 메모리 장치들(2231~223n)로 제공하거나, 불휘발성 메모리 장치들(2231~223n)로부터 읽혀진 데이터를 버퍼 메모리 장치(2220)로 제공할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 6을 참조하면, 데이터 처리 시스템(3000)은 호스트(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트(3100)는 호스트의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
호스트(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 5에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트(3100) 또는 불휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
불휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 내부에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 나타낸 도면이다. 도 7을 참조하면, 데이터 처리 시스템(4000)은 호스트(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트(4100)는 호스트의 기능을 수행하기 위한 내부 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 불휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 5에 도시된 컨트롤러(2210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 불휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 불휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트(4100) 또는 불휘발성 메모리 장치(4230)로 전송될 수 있다.
불휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 8을 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 네트워크 시스템(5000)을 예시적으로 나타낸 도면이다. 도 8을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 메모리 시스템(10), 도 4의 메모리 시스템(2200), 도 6의 메모리 시스템(3200) 및 도 7의 메모리 시스템(4200)로 구성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템에 포함된 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 데이터 읽기/쓰기 블럭(140), 전압 발생기(150) 및 제어 로직(160)을 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(120)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 행 디코더(120)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 행 디코더(120)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(120)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(120)는 전압 발생기(150)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(110)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(140)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(140)은 제어 로직(160)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(140)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(140)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(110)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(140)은 읽기 동작 시 메모리 셀 어레이(110)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(130)는 제어 로직(160)의 제어에 따라 동작할 수 있다. 열 디코더(130)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(130)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(140)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(150)는 불휘발성 메모리 장치(100)의 내부 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(150)에 의해서 생성된 전압들은 메모리 셀 어레이(110)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(160)은 외부 장치로부터 제공된 제어 신호에 근거하여 불휘발성 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거 동작과 같은 불휘발성 메모리 장치(100)의 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 메모리 시스템
100: 불휘발성 메모리 장치
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스
200: 컨트롤러 210: 호스트 인터페이스
220: 프로세서 230: 메모리
240: 메모리 인터페이스
Claims (16)
- 복수의 데이터 저장 영역을 포함하는 불휘발성 메모리 장치를 포함하는 메모리 시스템을 제어하는 컨트롤러의 동작 방법으로서,
호스트로부터 커맨드를 수신하는 단계;
수신된 커맨드의 예약된 영역(reserved area)을 확인하여 프리 컨디션(pre-condition) 명령의 포함여부를 확인하는 단계; 및
상기 프리 컨디션 명령이 포함된 것으로 확인되면, 상기 프리 컨디션 명령에 따라 상기 불휘발성 메모리 장치에 대한 보안 삭제(secure erase) 및 패턴화(patterning)를 수행하여, 상기 메모리 시스템을 상기 프리 컨디션 상태로 전환하는 단계;
를 포함하는 컨트롤러 동작 방법. - 제 1 항에 있어서,
상기 수신된 커맨드가 상기 보안 삭제를 실행하기 위한 커맨드이면, 상기 프리 컨디션 명령을 상기 호스트로부터 수신되는 다른 커맨드에 우선하여 수행하는 것을 특징으로 하는 컨트롤러 동작 방법. - 제 2 항에 있어서,
상기 수신된 커맨드는,
NVMe(Non-volatile memory express) 표준에 따른 커맨드 11(Command word 11)인 것을 특징으로 하는 컨트롤러 동작 방법. - 제 1 항에 있어서,
상기 프리 컨디션 상태로 전환하는 단계는,
상기 메모리 시스템의 리드 동작 또는 라이트 동작의 성능을 개선하기 위한 성능 개선 기능을 디스에이블(dis-able)하는 동작을 더 포함하는 것을 특징으로 컨트롤러 동작 방법. - 제 4 항에 있어서,
상기 성능 개선 기능은,
상기 라이트 동작의 성능을 개선하기 위한 메모리 캐시 기능 및 상기 리드 동작의 성능을 개선하기 위한 캐시 정책인 것을 특징으로 하는 컨트롤러 동작 방법. - 제 1 항에 있어서,
상기 패턴화는,
상기 불휘발성 메모리 장치에 대한 상기 보안 삭제 동작이 수행된 후, 상기 불휘발성 메모리 장치에 대한 시퀀셜(sequential) 라이트 또는 랜덤(random) 라이트 동작을 수행하는 것을 특징으로 하는 컨트롤러 동작 방법. - 제 6 항에 있어서,
상기 시퀀셜 라이트 또는 랜덤 라이트 동작은,
버스트 모드(burst mode)에 따른 라이트 동작을 통해 수행되는 것을 특징으로 하는 컨트롤러 동작 방법. - 제 1 항에 있어서,
상기 예약된 영역은,
상기 패턴화가 시퀀셜 쓰기 또는 랜덤 쓰기인지 여부, 상기 패턴화를 위한 라이트 동작이 수행되는 데이터 저장 영역의 크기 및 상기 메모리 시스템의 성능 개선 기능의 디스에이블 여부의 정보를 더 포함하는 것을 특징으로 하는 컨트롤러 동작 방법. - 복수의 데이터 저장 영역을 포함하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하는 메모리 시스템으로서,
상기 컨트롤러는,
호스트로부터 커맨드가 수신되면, 수신된 커맨드의 예약된 영역(reserved area)을 확인하여 프리 컨디션(pre-condition) 명령의 포함여부를 확인하고,
상기 불휘발성 메모리 장치는,
상기 프리 컨디션 명령이 포함된 것으로 확인되면, 상기 프리 컨디션 명령에 따라 보안 삭제(secure erase) 및 패턴화(patterning)를 수행하는,
메모리 시스템. - 제 9 항에 있어서,
상기 컨트롤러는,
상기 수신된 커맨드가 상기 보안 삭제를 실행하기 위한 커맨드이면, 상기 프리 컨디션 명령을 상기 호스트로부터 수신되는 다른 커맨드에 우선하여 수행하도록, 상기 불휘발성 메모리 장치를 제어하는 것을 특징으로 하는 메모리 시스템. - 제 10 항에 있어서,
상기 수신된 커맨드는,
NVMe(Non-volatile memory express) 표준에 따른 커맨드 11(Command word 11)인 것을 특징으로 하는 메모리 시스템. - 제 9 항에 있어서,
상기 컨트롤러는,
상기 메모리 시스템의 리드 동작 또는 라이트 동작의 성능을 개선하기 위한 성능 개선 기능을 디스에이블하는 것을 특징으로 메모리 시스템. - 제 12 항에 있어서,
상기 성능 개선 기능은,
상기 라이트 동작의 성능을 개선하기 위한 메모리 캐시 기능 및 상기 리드 동작의 성능을 개선하기 위한 캐시 정책인 것을 특징으로 하는 메모리 시스템. - 제 9 항에 있어서,
상기 패턴화는,
상기 불휘발성 메모리 장치에 대한 상기 보안 삭제 동작이 수행된 후, 상기 불휘발성 메모리 장치에 대한 시퀀셜(sequential) 라이트 또는 랜덤(random) 라이트 동작을 수행하는 것을 특징으로 하는 메모리 시스템. - 제 14 항에 있어서,
상기 시퀀셜 라이트 또는 랜덤 라이트 동작은,
버스트 모드(burst mode)에 따른 라이트 동작을 통해 수행되는 것을 특징으로 하는 메모리 시스템. - 제 9 항에 있어서,
상기 예약된 영역은,
상기 패턴화가 시퀀셜 쓰기 또는 랜덤 쓰기인지 여부, 상기 패턴화를 위한 라이트 동작이 수행되는 데이터 저장 영역의 크기 및 상기 메모리 시스템의 성능 개선 기능의 디스에이블 여부의 정보를 더 포함하는 것을 특징으로 하는 메모리 시스템.
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