KR20210152127A - 메모리 장치, 이를 갖는 메모리 시스템 및 그것의 쓰기 방법 - Google Patents

메모리 장치, 이를 갖는 메모리 시스템 및 그것의 쓰기 방법 Download PDF

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KR20210152127A
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김기수
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채동혁
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Abstract

메모리 장치가 개시되어 있다. 개시된 메모리 장치는, 제1 웨이퍼에 마련된 제1 메모리 블록; 및 상기 제1 웨이퍼에 대하여 수직 방향으로 배치된 제2 웨이퍼에 마련된 제2 메모리 블록;을 포함할 수 있다. 상기 메모리 블록의 사이즈가 상기 메모리 블록의 사이즈보다 작다.

Description

메모리 장치, 이를 갖는 메모리 시스템 및 그것의 쓰기 방법{MEMORY DEVICE, MEMORY SYSTEM HAVING THE SAME AND WRITE METHOD THEREOF}
본 발명은 반도체 기술에 관한 것으로, 구체적으로 메모리 장치, 이를 갖는 메모리 시스템 및 그것의 쓰기 방법에 관한 것이다.
휴대 전화, 이동식 메모리 장치 및 디지털 카메라의 수요가 증가하면서 이러한 제품들의 메모리 장치로 주로 사용되고 있는 비휘발성 메모리 장치의 수요가 증가하고 있다. 비휘발성 메모리 장치 중에서도 플래시 메모리 장치(flash memory device)가 데이터 저장 장치로 많이 사용되고 있다. 최근, 메모리 장치의 집적도를 향상시키기 위해서 메모리 셀들이 3차원적으로 적층되는 3차원 비휘발성 메모리 장치가 활발히 연구되고 있다.
본 발명의 실시예들은 메모리의 사용 효율을 향상시킬 수 있는 방안을 제시할 수 있다.
본 발명의 실시예들은 메모리의 성능을 향상시킬 수 있는 방안을 제시할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 웨이퍼에 마련된 제1 메모리 블록; 및 상기 제1 웨이퍼에 대해 수직 방향으로 배치된 제2 웨이퍼에 마련된 제2 메모리 블록;을 포함할 수 있다. 상기 제1 메모리 블록의 사이즈가 상기 제2 메모리 블록의 사이즈보다 작다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 기판, 상기 제1 기판의 상부면 상에 수직 방향으로 돌출된 제1 수직 채널을 따라서 교대로 적층된 복수의 제1 전극층들 및 복수의 제1 층간절연층들을 포함하는 제1 웨이퍼; 및 상기 제1 웨이퍼 상에 배치되며, 제2 기판, 상기 제2 기판의 하부면 상에 상기 수직 방향으로 돌출된 제2 수직 채널을 따라서 교대로 적층된 복수의 제2 전극층들 및 복수의 제2 층간절연층들을 포함하는 제2 웨이퍼;를 포함할 수 있다. 상기 제2 전극층들 각각은 패드부를 포함할 수 있다. 상기 제1 웨이퍼는 상기 제2 전극층들의 패드부들과 상기 수직 방향으로 중첩되며, 상기 제1 층간절연층들 및 상기 제1 층간절연층들과 교대로 적층된 복수의 절연층들로 이루어진 절연 스택을 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은, 메모리 장치; 및 메모리 컨트롤러;를 포함할 수 있다. 상기 메모리 장치는 제1 웨이퍼에 마련된 스몰 블록; 및 상기 제1 웨이퍼에 대해 수직 방향으로 배치된 상기 제2 웨이퍼에 마련된 라지 블록을 포함할 수 있다. 상기 메모리 컨트롤러는 쓰기 요청된 데이터의 사이즈를 참조하여 상기 스몰 블록 또는 상기 라지 블록에 데이터를 저장할 수 있다.
본 발명의 일 실시예에 따른 쓰기 방법은, 쓰기 요청을 수신하는 단계; 상기 쓰기 요청된 쓰기 데이터의 사이즈를 검출하는 단계; 및 상기 검출 결과에 따라 스몰 블록 또는 라지 블록에 데이터를 저장하는 단계;를 포함할 수 있다.
본 발명의 실시예들에 의하면, 물리적으로 라지 블록 및 스몰 블록을 구성하고, 작은 사이즈의 데이터를 스몰 블록에 저장하여 메모리 블록의 낭비를 줄임으로써 메모리 이용 효율을 향상시킬 수 있다.
본 발명의 실시예들에 의하면, 스몰 블록 단위로도 소거가 가능하므로 소거 시간 단축에 따른 성능 향상에 기여할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 장치의 개략적인 사시도이다.
도 3은 도 2에 도시된 제1 웨이퍼 및 제2 웨이퍼의 개략적인 배치를 예시하는 도면이다.
도 4는 도 3의 제1 웨이퍼 및 제2 웨이퍼의 상세 구조를 예시하는 단면도이다.
도 5는 도 3의 제1 메모리 블록 및 제2 메모리 블록의 예시적인 회로도이다.
도 6은 도 2의 제1 웨이퍼 및 제2 웨이퍼의 다른 예시를 개략적으로 나타낸 도면이다.
도 7는 도 6의 제1 웨이퍼 및 제2 제2 웨이퍼의 상세 구조를 예시하는 단면도이다.
도 8은 도 6의 제1 메모리 블록 및 제2 메모리 블록의 예시적인 회로도이다.
도 9는 도 2의 제1 웨이퍼 및 제2 웨이퍼의 다른 예시를 개략적으로 나타낸 도면이다.
도 10은 도 9의 제1 웨이퍼 및 제2 웨이퍼의 상세 구조를 예시하는 단면도이다.
도 11은 도 9의 제1 메모리 블록 및 제2 메모리 블록의 예시적인 회로도이다.
도 12는 도 2의 제1 웨이퍼 및 제2 웨이퍼의 다른 예시를 개략적으로 나타낸 도면이다.
도 13은 도 12의 제1 웨이퍼 및 제2 웨이퍼의 상세 구조를 예시하는 단면도이다.
도 14는 도 12의 제1 메모리 블록 및 제2 메모리 블록의 예시적인 회로도이다.
도 15는 도 2의 제1 웨이퍼 및 제2 웨이퍼의 다른 예시를 개략적으로 나타낸 도면이다.
도 16은 도 15의 제1 웨이퍼 및 제2 웨이퍼의 상세 구조를 예시하는 단면도이다.
도 17는 도 15의 제1 메모리 블록 및 제2 메모리 블록의 예시적인 회로도이다.
도 18은 도 2의 제1 웨이퍼 및 제2 웨이퍼의 다른 예시를 개략적으로 나타낸 도면이다.
도 19는 도 18의 제1 웨이퍼 및 제2 웨이퍼의 상세 구조를 예시하는 단면도이다.
도 20은 도 18의 제1 메모리 블록 및 제2 메모리 블록의 예시적인 회로도이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치의 비트 라인들과 페이지 버퍼 회로간 연결 구조를 예시하는 단면도이다.
도 22는 본 발명의 일 실시예에 따른 메모리 장치의 로우 라인들과 로우 디코더간 연결 구조를 예시하는 단면도이다.
도 23은 도 22의 제1 연결 영역의 주요 구성을 나타낸 예시적인 평면도이다.
도 24a 내지 도 24e는 본 발명의 일 실시예에 따른 제1 웨이퍼의 메모리 구조체를 제조 단계별로 나타낸 단면도들이다.
도 25는 본 발명에 따른 메모리 장치의 로우 라인들과 로우 디코더간 연결 구조의 다른 예시를 나타낸 단면도이다.
도 26a 및 도 26b는 본 발명의 일 실시예에 따른 메모리 장치의 소거 동작시 바이어스 조건을 나타낸 표이다.
도 27은 본 발명의 일 실시예에 따른 메모리 시스템의 개략적인 블록도이다.
도 28은 본 발명의 일 실시예에 따른 쓰기 방법을 나타낸 순서도이다.
도 29a 내지 도 29d는 본 발명에 따른 블록 관리 방법의 예시를 나타낸 도면들이다.
도 30은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해서 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 메모리 셀 어레이(110) 및 로직 회로(120)를 포함할 수 있다. 로직 회로(120)는 로우 디코더(X-DEC, 121), 페이지 버퍼 회로(122) 및 주변 회로(PERI circuit, 123)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록(BLK)은 복수의 로우 라인들(RL)을 통해서 로우 디코더(121)와 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해서 페이지 버퍼 회로(122)와 연결될 수 있다.
로우 디코더(121)는 주변 회로(123)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 어느 하나를 선택할 수 있다. 로우 디코더(121)는 주변 회로(123)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
페이지 버퍼 회로(122)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(122)는 주변 회로(123)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(123)와 송수신할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인들(BL)을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(123)로 전송할 수 있다. 페이지 버퍼 회로(122)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(123)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(122)는 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(123)는 메모리 장치(110)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 메모리 장치(110)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(123)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(123)는 동작 전압(X_V)을 포함하여 메모리 장치(110)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 수직 방향(VD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 비트 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 로우 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 수직 방향(VD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2는 도 1에 도시된 메모리 장치(100)의 개략적인 사시도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 수직 방향(VD)을 따라서 배치되며 서로 본딩된 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)를 포함할 수 있다. 이해를 돕기 위하여, 도 2에는 제1 웨이퍼(W1)와 제2 웨이퍼(W2)가 수직 방향(VD)으로 서로 이격된 것으로 도시되어 있으나, 제1 웨이퍼(W1)의 상부면과 제2 웨이퍼(W2)의 하부면이 서로 접하고 있는 것으로 이해되어야 할 것이다.
제1 웨이퍼(W1)는 로직 구조체(P) 및 로직 구조체(P) 상에 스택된 메모리 구조체(C)를 포함할 수 있다. 로직 구조체(P)는 도 1의 로우 디코더(121), 페이지 버퍼 회로(122) 및 주변 회로(123)의 적어도 하나를 포함할 수 있다. 메모리 구조체(C)는 복수의 제1 메모리 블록들(미도시)을 포함할 수 있다.
제2 웨이퍼(W2)는 복수의 제2 메모리 블록들(미도시)을 포함할 수 있다. 제1 웨이퍼(W1)의 제1 메모리 블록들 및 제2 웨이퍼(W2)의 제2 메모리 블록들은 도 1의 메모리 셀 어레이(110)를 구성할 수 있다.
제1 웨이퍼(W1)에 제1 방향(FD)으로 신장되는 복수의 제1 비트 라인들(BLa) 및 제2 방향(SD)으로 신장되는 복수의 제1 로우 라인들(RLa)이 배치될 수 있다. 제1 웨이퍼(W1)에 마련된 제1 메모리 블록들은 복수의 제1 비트 라인들(BLa) 및 복수의 제1 로우 라인들(RLa)을 통해서 액세스될 수 있다. 도 2에서는 도면의 간소화를 위하여 하나의 제1 비트 라인(BLa) 및 하나의 제1 로우 라인(RLa)만 나타내었으나, 제1 웨이퍼(W1)에 복수의 제1 비트 라인들(BLa) 및 복수의 제1 로우 라인들(RLa)이 마련되어 있는 것으로 이해되어야 할 것이다.
제2 웨이퍼(W2)에 제1 방향(FD)으로 신장되는 복수의 제2 비트 라인들(BLb) 및 제2 방향(SD)으로 신장되는 복수의 제2 로우 라인들(RLb)이 배치될 수 있다. 제2 웨이퍼(W2)에 마련된 제2 메모리 블록들은 복수의 제2 비트 라인들(BLb) 및 복수의 제2 로우 라인들(RLb)을 통해서 액세스될 수 있다. 도 2에서는 도면의 간소화를 위하여 하나의 제2 비트 라인(BLb) 및 하나의 제2 로우 라인(RLb)만 나타내었으나, 제2 웨이퍼(W2)에 복수의 제2 비트 라인들(BLb) 및 복수의 제2 로우 라인들(RLb)이 마련되어 있는 것으로 이해되어야 할 것이다.
도시하지 않았지만, 제1,제2 비트 라인들(BLa,BLb) 및 제1,제2 로우 라인들(RLa,RLb)은 로직 구조체(P)에 마련된 로직 회로와 전기적으로 연결될 수 있다. 제1,제2 비트 라인들(BLa,BLb) 및 제1,제2 로우 라인들(RLa,RLb)과 로직 회로간 연결 구조는 도 21 내지 도 25를 참조로 하는 이하의 설명을 통해서 명백해질 것이다.
도 3은 도 2의 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)의 개략적인 배치를 예시하는 도면이다.
도 3을 참조하면, 제1 웨이퍼(W1)의 메모리 구조체(C)는 제1 비트 라인들(BLa)의 신장 방향인 제1 방향(FD)을 따라서 배열되는 복수의 제1 메모리 블록들(BLK1)을 포함할 수 있다. 제1 비트 라인들(BLa) 각각에 복수의 제1 메모리 블록들(BLK1)이 공통으로 연결될 수 있다. 도시하지 않았지만, 제1 메모리 블록(BLK1)은 복수의 제1 비트 라인들(BLa)에 연결되는 복수의 셀 스트링들을 포함할 수 있다.
복수의 제1 메모리 블록들(BLK1)은 서로 동일한 사이즈를 가질 수 있다. 제1 메모리 블록(BLK1)의 사이즈는 제1 메모리 블록(BLK1)에 포함된 메모리 셀들의 개수로 정의될 수 있다. 제1 메모리 블록(BLK1)에 포함된 메모리 셀들의 개수는 제1 메모리 블록(BLK1)의 물리적인 크기에 비례할 수 있다. 제1 메모리 블록(BLK1)의 물리적인 크기는 제1 방향(FD)에서 제1 메모리 블록(BLK1)의 폭, 제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이, 수직 방향(VD)에서 제1 메모리 블록(BLK1)의 높이에 의해 규정될 수 있다. 제1 메모리 블록(BLK1)의 사이즈는 제1 메모리 블록(BLK1)의 물리적인 크기로 정의될 수도 있다.
제2 웨이퍼(W2)는 제2 비트 라인들(BLb)의 신장 방향인 제1 방향(FD)을 따라서 배열되는 복수의 제2 메모리 블록들(BLK2)을 포함할 수 있다. 제2 비트 라인들(BLb) 각각에 복수의 제2 메모리 블록들(BLK2)이 공통으로 연결될 수 있다. 도시하지 않았지만, 제2 메모리 블록(BLK2)은 복수의 제2 비트 라인들(BLb)과 연결되는 복수의 셀 스트링들을 포함할 수 있다.
제2 메모리 블록들(BLK2)은 서로 동일한 사이즈를 가질 수 있다. 제2 메모리 블록(BLK2)의 사이즈는 전술한 제1 메모리 블록(BLK1)의 사이즈와 유사한 의미로 정의될 수 있다.
제1 방향(FD)에서 제1 메모리 블록(BLK1)의 폭은 A1일 수 있다. 제1 방향(FD)에서 제2 메모리 블록(BLK2)의 폭은 A1보다 큰 A2일 수 있다. 제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이와 제2 방향(SD)에서 제2 메모리 블록(BLK2)의 길이는 실질적으로 동일할 수 있다. 수직 방향(VD)에서 제1 메모리 블록(BLK1)의 높이와 수직 방향(VD)에서 제2 메모리 블록(BLK2)의 높이는 실질적으로 동일할 수 있다. 이러한 경우, 제2 웨이퍼(W2)에 포함된 제2 메모리 블록들(BLK2)의 개수는 제1 웨이퍼(W1)에 포함된 제1 메모리 블록들(BLK1)의 개수보다 적을 것이다.
제1 메모리 블록(BLK1)의 물리적인 크기는 제2 메모리 블록(BLK2)의 물리적인 크기보다 작을 수 있다. 제1 메모리 블록(BLK1)은 스몰 블록(small block)이고, 제2 메모리 블록(BLK2)은 라지 블록(large block)일 수 있다.
도 4는 도 3의 제1 웨이퍼(W1) 및 제2 제2 웨이퍼(W2)의 상세 구조를 예시하는 단면도이다.
도 4를 참조하면, 로직 구조체(P)는 기판(10) 및 기판(10) 상에 마련된 복수의 트랜지스터들(TR)을 포함할 수 있다. 도시하지 않았지만, 로직 구조체(P)는 인덕터, 캐패시터, 저항 등의 소자들을 더 포함할 수 있다. 트랜지스터들(TR), 인덕터, 캐패시터, 저항 등은 로직 회로(도 1의 120)를 구성할 수 있다.
메모리 구조체(C)는 기판(12a), 기판(12a) 교대로 적층된 복수의 전극층들(20a) 및 복수의 층간절연층들(22a)을 포함할 수 있다. 기판(12a)은 로직 구조체(P) 상에 마련될 수 있다. 전극층들(20a)은 도전 물질을 포함할 수 있다. 예를 들어, 전극층들(20a)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 전극층들(20a) 중 최하부로부터 적어도 하나는 소스 선택 라인(SSLa)을 구성할 수 있다. 전극층들(20a) 중 최상부로부터 적어도 하나는 드레인 선택 라인(DSLa)을 구성할 수 있다. 소스 선택 라인(SSLa)과 드레인 선택 라인(DSLa) 사이의 전극층들(20a)은 워드 라인들(WLa)을 구성할 수 있다. 층간절연층들(22a)은 실리콘 산화물을 포함할 수 있다.
교대로 적층된 복수의 전극층들(20a) 및 복수의 층간절연층들(22a)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CHa)이 마련될 수 있다. 자세히 도시하지 않았지만, 수직 채널들(CHa) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 게이트절연층은 채널층의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층은 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. 소스 선택 라인(SSLa)이 수직 채널들(CHa)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들(WLa)이 수직 채널들(CHa)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인(DSLa)이 수직 채널들(CHa)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다. 하나의 수직 채널(CHa)을 따라서 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 셀 스트링(CSTRa)을 구성할 수 있다. 메모리 구조체(C)는 복수의 셀 스트링들(CSTRa)을 포함할 수 있다.
교대로 적층된 복수의 전극층들(20a) 및 복수의 층간절연층들(22a)에 복수의 제1 슬릿들(SLT1)이 마련되어, 교대로 적층된 복수의 전극층들(20a) 및 복수의 층간절연층들(22a)을 제1 메모리 블록 단위로 분할할 수 있다. 제1 슬릿(SLT1)은 제2 방향(SD) 및 수직 방향(VD)으로 확장될 수 있다. 인접한 한 쌍의 제1 슬릿들(SLT1) 사이에 배치된 복수의 전극층들(20a) 및 복수의 층간절연층들(22a)과, 복수의 수직 채널들(CHa)은 하나의 제1 메모리 블록(BLK1)을 구성할 수 있다. 하나의 제1 메모리 블록(BLK1)에 포함된 복수의 전극층들(20a) 및 복수의 층간절연층들(22a)은 제1 전극 구조체(ES1)로 정의될 수 있다.
복수의 제1 슬릿들(SLT1)이 제1 방향(FD)을 따라서 제공될 수 있다. 이에 따라, 복수의 제1 메모리 블록들(BLK1)이 제1 방향(FD)을 따라서 제공될 수 있다. 하나의 제1 메모리 블록(BLK1)에 포함된 수직 채널들(CHa)의 개수는 인접한 한 쌍의 제1 슬릿들(SLT1) 사이의 간격에 의해 정해질 수 있다.
인접한 제1 슬릿들(SLT1) 사이의 간격은 A1일 수 있다. A1은 제1 방향(FD)에서 제1 메모리 블록들(BLK1)의 폭에 해당할 수 있다. 서로 다른 제1 메모리 블록들(BLK1)에 포함된 수직 채널들(CHa)의 개수(셀 스트링들(CSTRa)의 개수)는 서로 동일 할 수 있다. 제1 메모리 블록들(BLK1)은 서로 동일한 개수의 메모리 셀들을 포함할 수 있다.
복수의 제1 메모리 블록들(BLK1) 상부에 제1 비트 라인(BLa)이 배치될 수 있다. 제1 비트 라인(BLa) 하부에 비트 라인 컨택들(BLCa)이 마련되어 제1 비트 라인(BLa)과 수직 채널들(CHa) 간을 연결할 수 있다. 도 4는 제1 비트 라인(BLa)을 따라서 절단한 단면도로, 도 4에는 하나의 제1 비트 라인(BLa)만 도시되어 있으나 제2 방향(SD)을 따라서 복수의 제1 비트 라인들(BLa)이 배열되는 것으로 이해되어야 할 것이다.
기판(12a) 상에 절연층(30a)이 마련되어 제1 슬릿들(SLT1)을 채우고 복수의 제1 메모리 블록들(BLK1) 및 제1 비트 라인(BLa)을 덮을 수 있다. 절연층(30a)의 상부면은 제2 웨이퍼(W2)와 본딩되는 제1 웨이퍼(W1)의 일면을 구성할 수 있다. 절연층(30a)의 상부면으로 본딩 패드(PAD1)가 노출될 수 있다. 본딩 패드(PAD1)는 컨택(CNT1)을 통해서 제1 비트 라인(BLa)과 연결될 수 있다.
제2 웨이퍼(W2)는 기판(12b) 및 기판(12b)의 하부면 상에 교대로 적층된 복수의 전극층들(20b) 및 복수의 층간절연층들(22b)을 포함할 수 있다. 전극층들(20b)은 전극층들(20a)과 동일한 물질로 구성될 수 있다. 전극층들(20b) 중 최하부로부터 적어도 하나는 소스 선택 라인(SSLb)을 구성할 수 있다. 전극층들(20b) 중 최상부로부터 적어도 하나는 드레인 선택 라인(DSLb)을 구성할 수 있다. 소스 선택 라인(SSLb)과 드레인 선택 라인(DSLb) 사이의 전극층들(20b)은 워드 라인들(WLb)을 구성할 수 있다. 층간절연층들(22b)은 층간절연층들(22a)과 같은 물질로 구성될 수 있다.
전극층들(20b) 및 층간절연층들(22b)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CHb)이 마련될 수 있다. 수직 채널들(CHb)은 수직 채널들(CHa)과 유사하게 구성될 수 있다. 소스 선택 라인(SSLb)이 수직 채널들(CHb)을 감싸는 부분들에는 소스 선택 트랜지스터들이 구성될 수 있다. 워드 라인들(WLb)이 수직 채널들(CHb)을 감싸는 부분들에는 메모리 셀들이 구성될 수 있다. 드레인 선택 라인(DSLb)이 수직 채널들(CHb)을 감싸는 부분들에는 드레인 선택 트랜지스터들이 구성될 수 있다. 하나의 수직 채널(CHb)을 따라서 배치되는 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터는 하나의 셀 스트링(CSTRb)을 구성할 수 있다. 제2 웨이퍼(W2)는 복수의 셀 스트링들(CSTRb)을 포함할 수 있다.
교대로 적층된 복수의 전극층들(20b) 및 복수의 층간절연층들(22b)에 복수의 제2 슬릿들(SLT2)이 마련되어, 교대로 적층된 복수의 전극층들(20b) 및 복수의 층간절연층들(22b)을 제2 메모리 블록 단위로 분할할 수 있다. 제2 슬릿(SLT2)은 제2 방향(SD) 및 수직 방향(VD)으로 확장될 수 있다. 인접한 한 쌍의 제2 슬릿들(SLT2) 사이에 배치된 복수의 전극층들(20b) 및 복수의 층간절연층들(22b)과, 복수의 수직 채널들(CHb)은 하나의 제2 메모리 블록(BLK2)을 구성할 수 있다. 하나의 제2 메모리 블록(BLK2)에 포함된 복수의 전극층들(20b) 및 복수의 층간절연층들(22b)은 제2 전극 구조체(ES2)로 정의될 수 있다.
제2 메모리 블록(BLK2)의 워드 라인들(WLb)의 스택 개수는 제1 메모리 블록(BLK1)의 워드 라인들(WLa)의 스택 개수와 동일할 수 있다. 이러한 경우 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들의 개수는 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들의 개수와 같을 수 있다. 제1 메모리 블록(BLK1)에서 단위 면적 당 수직 채널들(CHa)의 개수와 제2 메모리 블록(BLK2)에서 단위 면적 당 수직 채널들(CHb)의 개수는 서로 동일할 수 있다.
복수의 제2 슬릿들(SLT2)이 제1 방향(FD)을 따라서 제공될 수 있다. 이에 따라, 복수의 제2 메모리 블록들(BLK2)이 제1 방향(FD)을 따라서 제공될 수 있다. 하나의 제2 메모리 블록(BLK2)에 포함된 수직 채널들(CHb)의 개수는 인접한 한 쌍의 제2 슬릿들(SLT2) 사이의 간격에 의해서 정해질 수 있다.
인접한 제2 슬릿들(SLT2) 사이의 간격은 A2일 수 있다. A2는 제1 방향(FD)에서 제2 메모리 블록들(BLK2)의 폭에 해당할 수 있다. 서로 다른 제2 메모리 블록들(BLK2)에 포함된 수직 채널들(CHb)의 개수(셀 스트링들(CSTRb)의 개수)는 서로 동일 할 수 있다. 제2 메모리 블록들(BLK2)은 서로 동일한 개수의 메모리 셀들을 포함할 수 있다.
A1은 A2보다 작을 수 있다. 이러한 경우, 제1 메모리 블록(BLK1)에 포함된 수직 채널들(CHa)의 개수(셀 스트링들(CSTRa)의 개수)는 제2 메모리 블록(BLK2)에 포함된 수직 채널들(CHb)의 개수(셀 스트링들(CSTRb)의 개수)보다 적을 수 있다.
복수의 제2 메모리 블록들(BLK2) 하부에 제2 비트 라인(BLb)이 배치될 수 있다. 제2 비트 라인(BLb) 상에 비트 라인 컨택들(BLCb)이 마련되어 제2 비트 라인(BLb)과 수직 채널들(CHb) 간을 연결할 수 있다. 도 4에는 하나의 제2 비트 라인(BLb)만 도시되어 있으나. 제2 방향(SD)을 따라서 복수의 제2 비트 라인들(BLb)이 배열되는 것으로 이해되어야 할 것이다.
기판(12b)의 하부면 상에 절연층(30b)이 마련되어 제2 슬릿들(SLT2)을 채우고 복수의 제2 메모리 블록들(BLK2) 및 제2 비트 라인(BLb)을 덮을 수 있다. 절연층(30b)의 하부면은 제1 웨이퍼(W1)와 본딩되는 제2 웨이퍼(W2)의 일측면을 구성할 수 있다. 절연층(30b)의 하부면으로 본딩 패드(PAD2)가 노출될 수 있다. 본딩 패드(PAD2)는 컨택(CNT2)을 통해서 제2 비트 라인(BLb)과 연결될 수 있다. 제2 웨이퍼(W2)의 일측면이 제1 웨이퍼(W1)의 일면과 본딩되어 본딩 패드(PAD2)가 본딩 패드(PAD1)와 연결될 수 있다.
도 5는 도 3의 제1 메모리 블록( BLK1 ) 및 제2 메모리 블록( BLK2 ) 의 예시적인 회로도이다.
도 5를 참조하면, 제1 메모리 블록(BLK1)은 복수의 제1 비트 라인들(BLa)과 공통 소스 라인(CSLa) 사이에 연결된 복수의 셀 스트링들(CSTRa)을 포함할 수 있다. 제1 비트 라인들(BLa)은 제1 방향(FD)으로 신장되고 제2 방향(SD)을 따라서 배열될 수 있다. 제1 비트 라인들(BLa) 각각에 복수의 셀 스트링들(CSTRa)이 병렬로 연결될 수 있다. 셀 스트링들(CSTRa)은 공통 소스 라인(CSLa)에 공통으로 연결될 수 있다. 복수의 제1 비트 라인들(BLa)과 하나의 공통 소스 라인(CSLa) 사이에 복수의 셀 스트링들(CSTRa)이 연결될 수 있다.
셀 스트링들(CSTRa) 각각은 제1 비트 라인(BLa)에 연결된 드레인 선택 트랜지스터(DSTa), 공통 소스 라인(CSLa)에 연결된 소스 선택 트랜지스터(SSTa), 드레인 선택 트랜지스터(DSTa)와 소스 선택 트랜지스터(SSTa) 사이에 연결된 복수의 메모리 셀들(MCa)을 포함할 수 있다. 하나의 셀 스트링(CSTRa)에 포함된 드레인 선택 트랜지스터(DSTa), 복수의 메모리 셀들(MCa) 및 소스 선택 트랜지스터(SSTa)는 수직 방향(VD)을 따라서 직렬로 연결될 수 있다.
공통 소스 라인(CSLa)과 제1 비트 라인들(BLa) 사이에 소스 선택 라인들(SSLa), 복수의 워드 라인들(WLa) 및 드레인 선택 라인(DSLa)이 수직 방향(VD)을 따라서 배열될 수 있다. 드레인 선택 라인들(DSLa)은 각각 대응하는 드레인 선택 트랜지스터들(DSTa)의 게이트들과 연결될 수 있다. 워드 라인들(WLa) 각각은 대응하는 메모리 셀들(MCa)의 게이트들과 연결될 수 있다. 소스 선택 라인(SSLa)은 소스 선택 트랜지스터들(SSTa)의 게이트들과 연결될 수 있다. 하나의 워드 라인(WLa)에 공통으로 연결되는 메모리 셀들(MCa)은 하나의 물리적 페이지를 구성할 수 있다.
제2 메모리 블록(BLK2)은 복수의 제2 비트 라인들(BLb)과 공통 소스 라인(CSLb) 사이에 연결된 복수의 셀 스트링들(CSTRb)을 포함할 수 있다. 제2 비트 라인들(BLb)은 제1 방향(FD)으로 신장되고 제2 방향(SD)을 따라서 배열될 수 있다. 제2 비트 라인들(BLb) 각각에 복수의 셀 스트링들(CSTRb)이 병렬로 연결될 수 있다. 셀 스트링들(CSTRb)은 공통 소스 라인(CSLb)에 공통으로 연결될 수 있다. 복수의 제2 비트 라인들(BLb)과 하나의 공통 소스 라인(CSLb) 사이에 복수의 셀 스트링들(CSTRb)이 연결될 수 있다.
셀 스트링들(CSTRb) 각각은 제2 비트 라인(BLb)에 연결된 드레인 선택 트랜지스터(DSTb), 공통 소스 라인(CSLb)에 연결된 소스 선택 트랜지스터(SSTb), 드레인 선택 트랜지스터(DSTb)와 소스 선택 트랜지스터(SSTb) 사이에 연결된 복수의 메모리 셀들(MCb)을 포함할 수 있다. 하나의 셀 스트링(CSTRb)에 포함된 드레인 선택 트랜지스터(DSTb), 메모리 셀들(MCb) 및 소스 선택 트랜지스터(SSTb)는 수직 방향(VD)을 따라서 직렬로 연결될 수 있다.
공통 소스 라인(CSLb)과 제2 비트 라인들(BLb) 사이에 소스 선택 라인들(SSLb), 복수의 워드 라인들(WLb) 및 드레인 선택 라인(DSLb)이 수직 방향(VD)을 따라서 배열될 수 있다. 드레인 선택 라인들(DSLb) 각각은 대응하는 드레인 선택 트랜지스터들(DSTb)의 게이트들과 연결될 수 있다. 워드 라인들(WLb) 각각은 대응하는 메모리 셀들(MCb)의 게이트들과 연결될 수 있다. 소스 선택 라인(SSLb)은 소스 선택 트랜지스터들(SSTb)의 게이트들과 연결될 수 있다. 하나의 워드 라인(WLb)에 공통으로 연결되는 메모리 셀들(MCb)은 하나의 물리적 페이지를 구성할 수 있다.
제1 비트 라인들(BLa)의 개수와 제2 비트 라인들(BLb)의 개수는 서로 동일할 수 있다. 인접한 제1 비트 라인들(BLa)간 간격과 인접한 제2 비트 라인들(BLb)간 간격은 서로 동일할 수 있다. 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들(MCa)의 개수와 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들(MCb)의 개수는 서로 동일할 수 있다.
하나의 제1 메모리 블록(BLK1) 내의 하나의 워드 라인(WLa)에 연결된 메모리 셀들(MCa)의 개수는, 하나의 제2 메모리 블록(BLK2) 내의 하나의 워드 라인(WLb)에 연결된 메모리 셀들(MCb)의 개수보다 적을 수 있다. 예시적으로, 하나의 제1 메모리 블록(BLK1) 내의 하나의 워드 라인(WLa)에 연결된 메모리 셀들(MCa)의 개수는, 하나의 제2 메모리 블록(BLK2) 내의 하나의 워드 라인(WLb)에 연결된 메모리 셀들(MCb)의 개수의 절반일 수 있다.
제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수는 제2 메모리 블록(BLKb)에 포함된 셀 스트링들(CSTRb)의 개수보다 적을 수 있다. 예시적으로, 제1 비트 라인들(BLa) 각각에 제1 메모리 블록(BLK1)의 셀 스트링들(CSTRa)이 2개씩 연결될 수 있고, 제2 비트 라인들(BLb) 각각에 제2 메모리 블록(BLK2)의 셀 스트링들(CSTRb)이 4개씩 연결될 수 있다. 이러한 경우, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수는 제2 메모리 블록(BLKb)에 포함된 셀 스트링들(CSTRb)의 개수의 절반일 수 있다.
제1 메모리 블록(BLK1)에 포함된 메모리 셀들(MCa)의 개수는 제2 메모리 블록(BLKb)에 포함된 메모리 셀들(MCb)의 개수보다 적을 수 있다. 제1 메모리 블록(BLK1)은 스몰 블록이고, 제2 메모리 블록(BLK2)은 라지 블록일 수 있다.
도 3 내지 도 5를 참조로 하여 설명된 실시예에서는 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수가 제2 메모리 블록(BLK2)의 셀 스트링들(CSTRb)의 개수의 절반인 경우를 나타내나, 이에 한정되는 것은 아니다. 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수와 제2 메모리 블록(BLK2)에 포함된 셀 스트링들(CSTRb)의 개수의 비율은 다양하게 변경 가능하다.
도 6은 도 2의 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)의 다른 예시를 개략적으로 나타낸 도면이다.
도 6을 참조하면, 제1 방향(FD)에서 제1 메모리 블록(BLK1)의 폭은 A1일 수 있다. 제1 방향(FD)에서 제2 메모리 블록(BLK2)의 폭은 A1보다 작은 A2일 수 있다. 이러한 경우, 제1 웨이퍼(W1)에 포함된 제2 메모리 블록들(BLK1)의 개수는 제2 웨이퍼(W2)에 포함된 제2 메모리 블록들(BLK2)의 개수보다 적을 것이다.
제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이와 제2 방향(SD)에서 제2 메모리 블록(BLK2)의 길이는 실질적으로 동일할 수 있다. 수직 방향(VD)에서 제1 메모리 블록(BLK1)의 높이와 수직 방향(VD)에서 제2 메모리 블록(BLK2)의 높이는 실질적으로 동일할 수 있다.
제1 메모리 블록(BLK1)의 물리적인 크기는 제2 메모리 블록(BLK2)의 물리적인 크기보다 클 수 있다. 제1 메모리 블록(BLK1)은 라지 블록이고, 제2 메모리 블록(BLK2)은 스몰 블록일 수 있다.
도 7는 도 6에 도시된 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)의 상세 구조를 예시하는 단면도이다.
도 7을 참조하면, 인접한 제1 슬릿들(SLT1) 사이의 간격(A1)이 인접한 제2 슬릿들(SLT2) 사이의 간격(A2)보다 클 수 있다. 즉, 제1 방향(FD)에서 제1 메모리 블록들(BLK1)의 폭이 제1 방향(FD)에서 제2 메모리 블록들(BLK2)의 폭보다 클 수 있다.
이러한 경우, 하나의 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수는 하나의 제2 메모리 블록(BLK2)에 포함된 셀 스트링들(CSTRb)의 개수보다 많을 수 있다.
도 8은 도 7에 도시된 제1 메모리 블록( BLK1 ) 및 제2 메모리 블록( BLK2 ) 의 예시적인 회로도이다.
도 8을 참조하면, 하나의 제1 메모리 블록(BLK1)에서 하나의 워드 라인(WLa)에 연결된 메모리 셀들(MCa)의 개수는 하나의 제2 메모리 블록(BLK2)에서 하나의 워드 라인(WLb)에 연결된 메모리 셀들(MCb)의 개수보다 많을 수 있다. 예시적으로, 하나의 제1 메모리 블록(BLK1)에서 하나의 워드 라인(WLa)에 연결된 메모리 셀들(MCa)의 개수는 하나의 제2 메모리 블록(BLK2)에서 하나의 워드 라인(WLb)에 연결된 메모리 셀들(MCb)의 개수의 2배일 수 있다.
제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수는 제2 메모리 블록(BLKb)에 포함된 셀 스트링들(CSTRb)의 개수보다 많을 수 있다. 예시적으로, 제1 비트 라인들(BLa) 각각에 제1 메모리 블록(BLK1)의 셀 스트링들(CSTRa)이 4개씩 연결될 수 있고, 제2 비트 라인들(BLb) 각각에 제2 메모리 블록(BLK2)의 셀 스트링들(CSTRb)이 2개씩 연결될 수 있다. 이러한 경우, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수는 제2 메모리 블록(BLKb)에 포함된 셀 스트링들(CSTRb)의 개수의 2배일 수 있다.
제1 메모리 블록(BLK1)에 포함된 메모리 셀들(MCa)의 개수는 제2 메모리 블록(BLKb)에 포함된 메모리 셀들(MCb)의 개수보다 많을 수 있다. 제1 메모리 블록(BLK1)은 라지 블록이고, 제2 메모리 블록(BLK2)은 스몰 블록일 수 있다.
도 6 내지 도 8을 참조로 하여 설명된 실시예에서는 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수가 제2 메모리 블록(BLK2)의 셀 스트링들(CSTRb)의 개수의 2배인 경우를 나타내나, 이에 한정되는 것은 아니다. 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수와 제2 메모리 블록(BLK2)에 포함된 셀 스트링들(CSTRb)의 개수의 비율은 다양하게 변경 가능하다.
도 9는 도 2의 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)의 다른 예시를 개략적으로 나타낸 도면이다.
도 9를 참조하면, 제1 방향(FD)에서 제1 메모리 블록(BLK1)의 폭과 제1 방향(FD)에서 제2 메모리 블록(BLK2)의 폭은 실질적으로 동일할 수 있다. 제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이와 제2 방향(SD)에서 제2 메모리 블록(BLK2)의 길이는 실질적으로 동일할 수 있다. 수직 방향(VD)에서 제1 메모리 블록들(BLK1)의 높이는 H1일 수 있다. 수직 방향(VD)에서 제2 메모리 블록들(BLK2)의 높이는 H1보다 큰 H2일 수 있다.
제1 메모리 블록(BLK1)의 물리적인 크기는 제2 메모리 블록(BLK2)의 물리적인 크기보다 작을 수 있다. 제1 메모리 블록(BLK1)은 스몰 블록이고, 제2 메모리 블록(BLK2)은 라지 블록일 수 있다.
도 10은 도 8의 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)의 상세 구조를 예시하는 단면도이다.
도 10을 참조하면, 인접한 제1 슬릿들(SLT1) 사이의 간격(A1)과 인접한 제2 슬릿들(SLT2) 사이의 간격(A2)이 서로 동일할 수 있다. 제1 방향(FD)에서 제1 메모리 블록(BLK1)의 폭과 제1 방향(FD)에서 제2 메모리 블록(BLK2)의 폭이 서로 동일할 수 있다. 앞서, 도 9를 참조로 하여 설명한 바와 같이, 제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이와 제2 방향(SD)에서 제2 메모리 블록(BLK2)의 길이는 실질적으로 동일할 수 있다. 이러한 경우, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수와 제2 메모리 블록(BLK2)에 포함된 셀 스트링들(CSTRb)의 개수는 서로 동일할 수 있다.
제1 메모리 블록(BLK1)의 워드 라인들(WLa)의 스택 개수는 제2 메모리 블록(BLK2)의 워드 라인들(WLb)의 스택 개수보다 적을 수 있다. 이러한 경우, 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들의 개수는 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들의 개수보다 적을 수 있다. 예시적으로, 제1 메모리 블록(BLK1)의 워드 라인들(WLa)의 스택 개수는 제2 메모리 블록(BLK2)의 워드 라인들(WLb)의 스택 개수의 절반일 수 있고, 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들의 개수는 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들의 개수의 절반일 수 있다.
도 11은 도 8의 제1 메모리 블록( BLK1 ) 및 제2 메모리 블록( BLK2 ) 의 예시적인 회로도이다.
도 11을 참조하면, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수와 제2 메모리 블록(BLKb)에 포함된 셀 스트링들(CSTRb)의 개수가 서로 동일할 수 있다.
하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들(MCa)의 개수는 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들(MCb)의 개수보다 적을 수 있다. 예시적으로, 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들(MCa)의 개수는 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들(MCb)의 절반일 수 있다. 제1 메모리 블록(BLK1)에 포함된 메모리 셀들(MCa)의 개수는 제2 메모리 블록(BLKb)에 포함된 메모리 셀들(MCb)의 개수보다 적을 수 있다. 제1 메모리 블록(BLK1)은 스몰 블록이고, 제2 메모리 블록(BLK2)은 라지 블록일 수 있다.
도 12는 도 2의 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)의 다른 예시를 개략적으로 나타낸 도면이다.
도 12를 참조하면, 제1 방향(FD)에서 제1 메모리 블록(BLK1)의 폭과 제1 방향(FD)에서 제2 메모리 블록(BLK2)의 폭은 실질적으로 동일할 수 있다. 제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이와 제2 방향(SD)에서 제2 메모리 블록(BLK2)의 길이는 실질적으로 동일할 수 있다. 수직 방향(VD)에서 제1 메모리 블록들(BLK1)의 높이는 H1일 수 있다. 수직 방향(VD)에서 제2 메모리 블록들(BLK2)의 높이는 H1보다 작은 H2일 수 있다.
제1 메모리 블록(BLK1)의 물리적인 크기는 제2 메모리 블록(BLK2)의 물리적인 크기보다 클 수 있다. 제1 메모리 블록(BLK1)은 라지 블록이고, 제2 메모리 블록(BLK2)은 스몰 블록일 수 있다.
도 13은 도 12에 도시된 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)의 상세 구조를 예시하는 단면도이다.
도 13을 참조하면, 인접한 제1 슬릿들(SLT1) 사이의 간격(A1)과 인접한 제2 슬릿들(SLT2) 사이의 간격(A2)이 서로 동일할 수 있다. 제1 방향(FD)에서 제1 메모리 블록(BLK1)의 폭과 제1 방향(FD)에서 제2 메모리 블록(BLK2)의 폭이 서로 동일할 수 있다. 앞서, 도 12를 참조로 하여 설명한 바와 같이, 제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이와 제2 방향(SD)에서 제2 메모리 블록(BLK2)의 길이는 실질적으로 동일할 수 있다. 이러한 경우, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수와 제2 메모리 블록(BLK2)에 포함된 셀 스트링들(CSTRb)의 개수는 서로 동일할 수 있다.
제1 메모리 블록(BLK1)의 워드 라인들(WLa)의 스택 개수는 제2 메모리 블록(BLK2)의 워드 라인들(WLb)의 스택 개수보다 많을 수 있다. 이러한 경우, 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들의 개수는 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들의 개수보다 많을 수 있다. 예시적으로, 제1 메모리 블록(BLK1)의 워드 라인들(WLa)의 스택 개수는 제2 메모리 블록(BLK2)의 워드 라인들(WLb)의 스택 개수의 2배일 수 있고, 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들의 개수는 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들의 개수의 2배일 수 있다.
도 14는 도 12의 제1 메모리 블록( BLK1 ) 및 제2 메모리 블록( BLK2 ) 의 예시적인 회로도이다.
도 14를 참조하면, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수와 제2 메모리 블록(BLKb)에 포함된 셀 스트링들(CSTRb)의 개수가 서로 동일할 수 있다.
셀 스트링들(CSTRa) 각각에 포함된 메모리 셀들(MCa)의 개수는 셀 스트링들(CSTRb) 각각에 포함된 메모리 셀들(MCb)의 개수보다 많을 수 있다. 예시적으로, 셀 스트링(CSTRa)에 포함된 메모리 셀들(MCa)의 개수는 셀 스트링(CSTRb)에 포함된 메모리 셀들(MCb)의 2배일 수 있다. 제1 메모리 블록(BLK1)에 포함된 메모리 셀들(MCa)의 개수는 제2 메모리 블록(BLKb)에 포함된 메모리 셀들(MCb)의 개수보다 많을 수 있다. 제1 메모리 블록(BLK1)은 라지 블록이고, 제2 메모리 블록(BLK2)은 스몰 블록일 수 있다.
도 15는 도 2의 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)의 다른 예시를 나타낸 도면이다.
도 15를 참조하면, 제1 방향(FD)에서 제1 메모리 블록(BLK1)의 폭은 A1일 수 있다. 제1 방향(FD)에서 제2 메모리 블록(BLK2)의 폭은 A1보다 큰 A2일 수 있다. 이러한 경우, 제2 웨이퍼(W2)에 포함된 제2 메모리 블록들(BLK2)의 개수는 제1 웨이퍼(W1)에 포함된 제1 메모리 블록들(BLK2)의 개수보다 적을 것이다.
제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이와 제2 방향(SD)에서 제2 메모리 블록(BLK2)의 길이는 실질적으로 동일할 수 있다. 수직 방향(VD)에서 제1 메모리 블록(BLK1)의 높이는 H1일 수 있다. 수직 방향(VD)에서 제2 메모리 블록(BLK2)의 높이는 H1보다 큰 H2일 수 있다.
제1 메모리 블록(BLK1)의 물리적인 크기는 제2 메모리 블록(BLK2)의 물리적인 크기보다 작을 수 있다. 제1 메모리 블록(BLK1)은 스몰 블록이고, 제2 메모리 블록(BLK2)은 라지 블록일 수 있다.
도 16은 도 15의 제1 웨이퍼(W1) 및 제2 제2 웨이퍼(W2)의 상세 구조를 예시하는 단면도이다.
도 16을 참조하면, 인접한 제1 슬릿들(SLT1) 사이의 간격(A1)이 인접한 제2 슬릿들(SLT2) 사이의 간격(A2)보다 작을 수 있다. 즉, 제1 방향(FD)에서 제1 메모리 블록들(BLK1)의 폭이 제1 방향(FD)에서 제2 메모리 블록들(BLK2)의 폭보다 작을 수 있다. 앞서, 도 15를 참조로 하여 설명한 바와 같이, 제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이와 제2 방향(SD)에서 제2 메모리 블록(BLK2)의 길이는 실질적으로 동일할 수 있다. 이러한 경우, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수는 제2 메모리 블록(BLK2)에 포함된 셀 스트링들(CSTRb)의 개수보다 적을 수 있다.
제1 메모리 블록(BLK1)의 워드 라인들(WLa)의 스택 개수는 제2 메모리 블록(BLK2)의 워드 라인들(WLb)의 스택 개수보다 적을 수 있다. 이러한 경우, 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들의 개수는 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들의 개수보다 적을 수 있다. 예시적으로, 제1 메모리 블록(BLK1)의 워드 라인들(WLa)의 스택 개수는 제2 메모리 블록(BLK2)의 워드 라인들(WLb)의 스택 개수의 절반일 수 있고, 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들의 개수는 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들의 개수의 절반일 수 있다.
도 17은 도 15의 제1 메모리 블록( BLK1 ) 및 제2 메모리 블록( BLK2 ) 의 예시적인 회로도이다.
도 17을 참조하면, 제1 메모리 블록(BLK1)에서 하나의 워드 라인(WLa)에 연결된 메모리 셀들(MCa)의 개수는 제2 메모리 블록(BLK2)에서 하나의 워드 라인(WLb)에 연결된 메모리 셀들(MCb)의 개수보다 적을 수 있다. 예시적으로, 제1 메모리 블록(BLK1)에서 하나의 워드 라인(WLa)에 연결된 메모리 셀들(MCa)의 개수는 제2 메모리 블록(BLK2)에서 하나의 워드 라인(WLb)에 연결된 메모리 셀들(MCb)의 개수의 절반일 수 있다.
제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수는 제2 메모리 블록(BLKb)에 포함된 셀 스트링들(CSTRb)의 개수보다 적을 수 있다. 예시적으로, 제1 비트 라인들(BLa) 각각에 제1 메모리 블록(BLK1)의 셀 스트링들(CSTRa)이 2개씩 연결될 수 있고, 제2 비트 라인들(BLb) 각각에 제2 메모리 블록(BLK2)의 셀 스트링들(CSTRb)이 4개씩 연결될 수 있다. 이러한 경우, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수는 제2 메모리 블록(BLKb)에 포함된 셀 스트링들(CSTRb)의 개수의 절반일 수 있다.
셀 스트링들(CSTRa) 각각에 포함된 메모리 셀들(MCa)의 개수는 셀 스트링들(CSTRb) 각각에 포함된 메모리 셀들(MCb)의 개수보다 적을 수 있다. 예시적으로, 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들(MCa)의 개수는 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들(MCb)의 개수의 절반일 수 있다.
본 실시예에서, 제1 메모리 블록(BLK1)에 포함된 메모리 셀들(MCa)의 개수는 제2 메모리 블록(BLK2)에 포함된 메모리 셀들(MCb)의 개수의 1/4일 수 있다. 제1 메모리 블록(BLK1)은 스몰 블록이고, 제2 메모리 블록(BLK2)은 라지 블록일 수 있다.
비록, 도 15 내지 도 17을 참조로 한 실시예는 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수가 제2 메모리 블록(BLK2)에 포함된 셀 스트링들(CSTRb)의 개수보다 적고, 제1 메모리 블록(BLK1)에서 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들(MCa)의 개수가 제2 메모리 블록(BLK2)에서 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들(MCb)의 개수보다 적은 경우를 나타내었으나, 이와 반대의 경우도 가능하다. 즉, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수가 제2 메모리 블록(BLK2)에 포함된 셀 스트링들(CSTRb)의 개수보다 많고, 제1 메모리 블록(BLK1)에서 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들(MCa)의 개수가 제2 메모리 블록(BLK2)에서 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들(MCb)의 개수보다 많을 수도 있다.
도 18은 도 2의 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)의 다른 예시를 나타낸 도면이다.
도 18을 참조하면, 제1 방향(FD)에서 제1 메모리 블록(BLK1)의 폭은 A1일 수 있다. 제1 방향(FD)에서 제2 메모리 블록(BLK2)의 폭은 A1보다 작은 A2일 수 있다. 이러한 경우, 제1 웨이퍼(W1)에 포함된 제1 메모리 블록들(BLK1)의 개수는 제2 웨이퍼(W2)에 포함된 제2 메모리 블록들(BLK2)의 개수보다 적을 것이다.
제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이와 제2 방향(SD)에서 제2 메모리 블록(BLK2)의 길이는 실질적으로 동일할 수 있다. 수직 방향(VD)에서 제1 메모리 블록(BLK1)의 높이는 H1일 수 있다. 수직 방향(VD)에서 제2 메모리 블록(BLK2)의 높이는 H1보다 작은 H2일 수 있다.
제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이와 제2 방향(SD)에서 제2 메모리 블록(BLK2)의 길이는 실질적으로 동일할 수 있다. 수직 방향(VD)에서 제1 메모리 블록(BLK1)의 높이(H1)가 수직 방향(VD)에서 제2 메모리 블록(BLK2)의 높이(H2) 보다 작을 수 있다.
도 19는 도 18의 제1 웨이퍼(W1) 및 제2 웨이퍼(W2)의 상세 구조를 예시하는 단면도이다.
도 19를 참조하면, 인접한 제1 슬릿들(SLT1) 사이의 간격(A1)이 인접한 제2 슬릿들(SLT2) 사이의 간격(A2)보다 클 수 있다. 즉, 제1 방향(FD)에서 제1 메모리 블록들(BLK1)의 폭이 제1 방향(FD)에서 제2 메모리 블록들(BLK2)의 폭보다 클 수 있다. 앞서, 도 18을 참조로 하여 설명한 바와 같이, 제2 방향(SD)에서 제1 메모리 블록(BLK1)의 길이와 제2 방향(SD)에서 제2 메모리 블록(BLK2)의 길이는 실질적으로 동일할 수 있다. 이러한 경우, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수는 제2 메모리 블록(BLK2)에 포함된 셀 스트링들(CSTRb)의 개수보다 많을 수 있다.
제1 메모리 블록(BLK1)의 워드 라인들(WLa)의 스택 개수는 제2 메모리 블록(BLK2)의 워드 라인들(WLb)의 스택 개수보다 적을 수 있다. 이러한 경우, 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들의 개수는 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들의 개수보다 적을 수 있다.
도 20은 도 18의 제1 메모리 블록( BLK1 ) 및 제2 메모리 블록( BLK2 ) 의 예시적인 회로도이다.
도 20을 참조하면, 제1 메모리 블록(BLK1)에서 하나의 워드 라인(WLa)에 연결된 메모리 셀들(MCa)의 개수는 제2 메모리 블록(BLK2)에서 하나의 워드 라인(WLb)에 연결된 메모리 셀들(MCb)의 개수보다 많을 수 있다. 예시적으로, 제1 메모리 블록(BLK1)에서 하나의 워드 라인(WLa)에 연결된 메모리 셀들(MCa)의 개수는 제2 메모리 블록(BLK2)에서 하나의 워드 라인(WLb)에 연결된 메모리 셀들(MCb)의 개수의 2배일 수 있다.
제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수는 제2 메모리 블록(BLKb)에 포함된 셀 스트링들(CSTRb)의 개수보다 많을 수 있다. 예시적으로, 제1 비트 라인들(BLa) 각각에 제1 메모리 블록(BLK1)의 셀 스트링들(CSTRa)이 4개씩 연결될 수 있고, 제2 비트 라인들(BLb) 각각에 제2 메모리 블록(BLK2)의 셀 스트링들(CSTRb)이 2개씩 연결될 수 있다. 이러한 경우, 제1 메모리 블록(BLK1)에 포함된 셀 스트링들(CSTRa)의 개수는 제2 메모리 블록(BLKb)에 포함된 셀 스트링들(CSTRb)의 개수의 2배일 수 있다.
하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들(MCa)의 개수는 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들(MCb)의 개수보다 적을 수 있다. 예시적으로, 하나의 셀 스트링(CSTRa)에 포함된 메모리 셀들(MCa)의 개수는 3개일 수 있고, 하나의 셀 스트링(CSTRb)에 포함된 메모리 셀들(MCb)의 개수는 8개일 수 있다.
이러한 경우, 제1 메모리 블록(BLK1)에 포함된 메모리 셀들(MCa)의 개수는, 제1 메모리 블록(BLK1)에서 하나의 제1 비트 라인(BLa)에 연결된 셀 스트링들(CSTRa)의 개수(4개), 하나의 셀 스트링들(CSTRa)에 포함된 메모리 셀들(MCa)의 개수(3개), 그리고 제1 비트 라인들(BLa)의 개수의 곱으로, 정의될 수 있다. 즉, 제1 메모리 블록(BLK1)에 포함된 메모리 셀들(MCa)의 개수는 제1 비트 라인들(BLa)의 개수의 12배일 수 있다. 그리고, 제2 메모리 블록(BLK2)에 포함된 메모리 셀들(MCb)의 개수는, 제2 메모리 블록(BLK2)에서 하나의 제2 비트 라인(BLb)에 연결된 셀 스트링들(CSTRb)의 개수(2개), 하나의 셀 스트링들(CSTRb)에 포함된 메모리 셀(MCb)의 개수(8개), 그리고 제2 비트 라인들(BLb)의 개수의 곱으로 정의될 수 있다. 즉, 제2 메모리 블록(BLK2)에 포함된 메모리 셀들(MCb)의 개수는 제2 비트 라인들(BLb)의 개수의 16배일 수 있다.
제1 비트 라인들(BLa)의 개수와 제2 비트 라인들(BLb)의 개수가 동일하므로, 제1 메모리 블록(BLK1)에 포함된 메모리 셀들(MCa)의 개수는 제2 메모리 블록(BLK2)에 포함된 메모리 셀들(MCb)의 개수의 12/16배일 수 있다. 제1 메모리 블록(BLK1)은 스몰 블록이고, 제2 메모리 블록(BLK2)은 라지 블록일 수 있다.
이하에서는 도 21 내지 25를 참조로, 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이와 로직 회로간 연결 구조를 설명할 것이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치의 비트 라인과 페이지 버퍼 회로간 연결 구조를 예시하는 단면도이다.
도 21을 참조하면, 로직 구조체(P)는 기판(10) 상에 마련된 트랜지스터(TR_PB)를 포함할 수 있다. 도 21에 도시된 트랜지스터(TR_PB)는 페이지 버퍼 회로를 구성할 수 있다.
앞서, 도 4를 참조로 하여 설명한 바와 같이 제1 웨이퍼(W1)의 제1 비트 라인(BLa)과 이에 대응하는 제2 웨이퍼(W2)의 제2 비트 라인(BLb)은 컨택들(CNT1,CNT2) 및 본딩 패드들(PAD1,PAD2)을 통해서 서로 연결될 수 있다. 제 웨이퍼(W1)의 제1 비트 라인(BLa)은 컨택들(CNT11,CNT12) 및 배선(M11)을 통해서 트랜지스터(TR_PB)와 연결될 수 있다.
전극층들(20a)과 컨택(CNT11) 간 절연을 위하여, 일부 영역에서 전극층들(20a) 대신에 절연층들(24a)이 층간절연층들(22a)과 교대로 적층될 수 있다. 즉, 일부 영역에서 기판(12a) 상에 복수의 절연층들(24a)이 복수의 층간절연층들(22a)과 교대로 적층될 수 있다. 절연층들(24a)은 층간절연층들(22a)에 대한 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 층간절연층들(22a)은 실리콘 산화물일 수 있고, 절연층들(24a)은 실리콘 질화물일 수 있다.
컨택(CNT11)은 교대로 적층된 복수의 층간절연층들(22a) 및 복수의 절연층들(24a)을 수직 방향(VD)으로 관통할 수 있다.
도 22는 본 발명에 따른 메모리 장치의 로우 라인과 로우 디코더간 연결 구조를 예시하는 단면도이다.
도 22를 참조하면, 메모리 장치는 복수의 셀 영역들(CAR1,CAR2) 및 복수의 연결 영역들(CNR1,CNR2)을 포함할 수 있다. 복수의 셀 영역들(CAR1,CAR2)과 복수의 연결 영역들(CNR1,CNR2)은 제2 방향(SD)을 따라서 교대로 배치될 수 있다. 이하, 설명의 편의를 위하여 이웃한 셀 영역들(CAR1,CAR2) 사이에 배치되는 연결 영역(CNR1)은 제1 연결 영역으로 정의하고, 메모리 장치의 가장자리에 배치되는 연결 영역(CNR2)를 제2 연결 영역으로 정의할 것이다. 제1 연결 영역(CNR1)과 연결 영역(CNR2) 사이에는 셀 영역(CAR2)이 배치될 수 있다.
로직 구조체(P)의 기판(10) 상에 복수의 제1 트랜지스터들(TR1_XDEC) 및 복수의 제2 트랜지스터들(TR2_XDEC)이 마련될 수 있다. 도 22는 복수의 제1 트랜지스터들(TR1_XDEC) 및 복수의 제2 트랜지스터들(TR2_XDEC)의 드레인 영역들의 배열 방향을 따라서 절취한 단면도로, 드레인 영역 외에 제1,제2 트랜지스터들(TR1_XDEC,TR2_XDEC)를 구성하는 요소들, 예컨대 게이트, 소스 영역 등은 도면 상에 나타나 있지 않은 것으로 이해되어야 할 것이다.
복수의 제1 트랜지스터들(TR1_XDEC)은 제2 웨이퍼(W2)의 전극층들(20b)에 동작 전압을 전달하는 역할을 하는 패스 트랜지스터들일 수 있고, 복수의 제2 트랜지스터들(TR2_XDEC)은 제1 웨이퍼(W1)의 전극층들(20a)에 동작 전압을 전달하는 역할을 하는 패스 트랜지스터들일 수 있다. 도 22에 도시된 제1,제2 트랜지스터들(TR1_XDEC,TR2_XDEC)은 로우 디코더를 구성할 수 있다.
본 실시예에서, 복수의 제1 트랜지스터들(TR1_XDEC)은 제1 연결 영역(CNR1)에 배치될 수 있다. 제1 연결 영역(CNR1)에서 제2 웨이퍼(W2)와 본딩되는 제1 웨이퍼(W1)의 일면에 제1 트랜지스터들(TR1_XDEC)에 각각 대응하는 복수의 본딩 패드들(PAD3)이 마련될 수 있다. 본딩 패드(PAD3)는 컨택들(CNT21,CNT22,CNT23) 및 배선들(M21,M22)을 통해서 대응하는 제1 트랜지스터(TR1_XDEC)와 연결될 수 있다.
전극층들(20a)과 컨택들(CNT22)간 절연을 위하여, 제1 연결 영역(CNR1)에서 전극층들(20a) 대신에 절연층들(24a)이 층간절연층들(22a)과 교대로 적층될 수 있다. 즉, 제1 연결 영역(CNR1)에서 기판(12a) 상에 복수의 절연층들(24a)이 복수의 층간절연층들(22a)과 교대로 적층되어 절연 스택이 마련될 수 있다. 절연층들(24a)은 층간절연층들(22a)에 대한 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 층간절연층들(22a)은 실리콘 산화물일 수 있고, 절연층들(24a)은 실리콘 질화물일 수 있다. 컨택들(CNT22)은 제1 연결 영역(CNR1)에서 교대로 적층된 복수의 층간절연층들(22a) 및 복수의 절연층들(24a)을 수직 방향(VD)으로 관통할 수 있다.
제1 연결 영역(CNR1)에서 제2 웨이퍼(W2)의 전극층들(20b) 각각은 패드부(LPb)를 가질 수 있다. 전극층들(20b)의 패드부들(LPb)이 서로 스태거(staggered)되어 계단 구조를 구성할 수 있다. 전극층(20b)의 패드부(LPb) 상에 컨택(CNT24)이 연결될 수 있다. 제1 연결 영역(CNR1)에서 전극층들(20b)의 패드부들(LPb)은 제1 웨이퍼(W1)의 절연 스택(즉, 교대로 적층된 복수의 층간절연층들(22a) 및 복수의 절연층들(24a))과 수직 방향(VD)으로 중첩될 수 있다.
제1 연결 영역(CNR1)에서 제1 웨이퍼(W1)와 본딩되는 제2 웨이퍼(W2)의 일측면에 전극층들(20b)의 패드부들(LPb)에 각각 대응하는 본딩 패드들(PAD4)이 마련될 수 있다. 전극층(20b)의 패드부(LPb)와 연결된 컨택(CNT24)은 배선(M23) 및 컨택(CNT25)을 통해서 본딩 패드(PAD4)와 연결될 수 있다. 제2 웨이퍼(W2)의 본딩 패드들(PAD4)이 제1 웨이퍼(W1)의 본딩 패드들(PAD3)과 각각 본딩될 수 있다. 이에 따라, 전극층들(20b)과 제1 트랜지스터들(TR1_XDEC) 간을 연결하는 전기적 경로들이 구성될 수 있다.
제2 연결 영역(CNR2)에서 제1 웨이퍼(W1)의 전극층들(20a) 각각은 패드부(LPa)를 가질 수 있다. 전극층들(20a)의 패드부들(LPa)이 서로 스태거(staggered)되어 계단 구조가 구성될 수 있다.
전극층(20a)의 패드부(LPa) 상에 컨택(CNT26)이 연결될 수 있다. 컨택(CNT26)은 배선들(M24,M25) 및 컨택들(CNT27,CNT28)을 통해서 제2 트랜지스터(TR2_XDEC)와 연결될 수 있다. 이로써, 전극층(20a)과 제2 트랜지스터(TR2_XDEC)를 연결하는 전기적 경로가 구성될 수 있다. 도 22에서는 도면의 간소화를 위하여 제2 트랜지스터(TR2_XDEC)를 하나만 도시하였으나, 기판(10) 상에 복수의 전극층들(20a)에 대응하는 복수의 제2 트랜지스터들(TR2_XDEC)이 마련되어 있는 것으로 이해되어야 할 것이다. 도 22에서는 도면의 간소화를 위하여, 컨택들(CNT26,CNT27,CNT28) 및 배선(M24, M25)을 하나씩만 도시하였으나, 복수의 전극층(20a)에 대응하여 컨택들(CNT26,CNT27,CNT28) 및 배선(M24, M25)이 복수개씩 제공되는 것으로 이해되어야 할 것이다.
도 23은 도 22의 제1 연결 영역(CNR1)의 주요 구성 요소들 나타낸 예시적인 평면도이다.
도 23을 참조하면, 평면적인 관점에서 전극층들(20b)의 패드부들(LPb)이 제2 방향(SD)을 따라서 배열될 수 있다. 제2 방향(SD)에서 패드부들(LPb) 각각은 제1 길이(d1)를 가질 수 있다.
기판(10)에 소자분리막에 의해 한정되는 활성 영역들(ACT)이 마련될 수 있다. 활성 영역들(ACT)은 제2 방향(SD)을 따라서 배열될 수 있다. 기판(10) 상에 제2 방향(SD)으로 신장되며 활성 영역들(ACT)을 가로지르는 게이트(G)가 마련될 수 있다. 게이트(G) 양측 활성 영역(ACT)에 불순물이 도핑되어 드레인 영역 및 소스 영역이 마련될 수 있다. 게이트(G) 및 게이트(G) 양측 드레인 영역 및 소스 영역은 하나의 제1 트랜지스터(TR1_XDEC)를 구성할 수 있다.
제1 트랜지스터들(TR1_XDEC)은 제2 방향(SD)을 따라서 일정한 피치로 배치될 수 있다. 제1 트랜지스터들(TR1_XDEC)의 피치는 하나의 활성 영역(ACT)의 제2 방향(SD)의 폭과 제2 방향(SD)으로 이웃하는 활성 영역들(ACT)간 간격의 합으로 정의될 수 있다. 제1 트랜지스터들(TR1_XDEC)의 피치는 패드부(LPb)의 제2 방향(SD)의 길이인 제1 길이(d1)와 실질적으로 동일할 수 있다.
컨택(CNT22)은 대응하는 제1 트랜지스터(TR1_XDEC)의 드레인 영역과 수직 방향(VD)으로 중첩될 수 있다. 도 22를 참조로 하여 전술한 바와 같이, 제1 트랜지스터(TR1_XDEC)는 컨택(CNT22)을 통해서 대응하는 패드부(LPb)와 연결될 수 있다. 제1 트랜지스터(TR1_XDEC)는 대응하는 패드부(LPb)와 수직 방향(VD)으로 중첩될 수 있다. 서로 연결되는 제1 트랜지스터(TR1_XDEC)와 패드부(LPb)를 수직 방향(VD)으로 중첩하여 배치함으로써, 제1 트랜지스터(TR1_XDEC)와 패드부(LPb)간을 연결하는 전기적 경로의 길이를 직선 형태로 구성할 수 있다. 따라서, 상기 전기적 경로의 길이를 최소화할 수 있으므로 전기적 경로의 로딩을 최대로 줄이어 메모리 장치의 동작 신뢰성 향상에 기여할 수 있다. 또한, 전기적 경로 구성에 따른 면적 소모를 줄이어 메모리 장치의 사이즈 축소에 기여할 수 있다.
앞서 도 3 내지 도 20을 참조로 하여 설명한 바와 같이, 메모리 장치는 스몰 블록 및 라지 블록을 포함할 수 있다. 몇몇의 실시예에서, 라지 블록의 제1 방향(FD)의 폭을 스몰 블록의 제1 방향(FD)의 폭보다 크게 구성할 수 있다. 이 경우, 메모리 장치에 포함된 라지 블록의 개수는 스몰 블록의 개수보다 적을 것이다. 따라서, 모든 메모리 블록들을 스몰 블록으로만 구성한 경우와 비교해서, 워드 라인들과 로직 회로 사이를 연결하는데 적은 개수의 전기적 경로가 필요할 것이다. 본 발명의 몇몇 실시예에 따른 메모리 장치는, 워드 라인들과 로직 회로 간을 연결하는 전기적 경로의 개수를 줄이어 전기적 경로를 구성하는 배선의 복잡도를 줄이는데 기여할 수 있고, 배선 설계를 용이하게 하는데 기여할 수 있다.
도 24a 내지 도 24e는 본 발명의 일 실시예에 따른 제1 웨이퍼의 메모리 구조체(C)를 제조 단계별로 나타낸 단면도들이다.
도 24a를 참조하면, 기판(12a) 상에 복수의 층간절연층들(22a) 및 복수의 절연층들(24a)이 교대로 적층되어 예비 적층체(PS)가 형성될 수 있다. 도시하지 않았지만, 기판(12a)은 로직 구조체(도 22의 P) 상에 배치될 수 있다. 층간절연층들(22a)과 절연층들(24a)은 서로 다른 물질로 형성될 수 있다. 절연층들(24a)은 희생층으로서, 층간절연층들(22a)에 대해 식각 선택성이 있는 물질로 형성될 수 있다. 예컨대, 층간절연층들(22a)은 산화물로 형성될 수 있고, 절연층들(24a)은 질화물로 형성될 수 있다.
그 다음, 예비 적층체(PS) 상에 제2 연결 영역(CNR2)의 일부를 노출하는 마스크 패턴(PR)이 형성될 수 있다. 마스크 패턴(PR)을 식각 마스크로 이용한 패드 식각 공정으로 예비 적층체(PS)를 식각할 수 있다. 패드 식각 공정의 식각 두께는 층간절연층들(22a)의 수직적 피치에 해당할 수 있다. 층간절연층들(22a)의 수직적 피치는 하나의 층간절연층(22a)의 두께와 하나의 절연층(24a)의 두께의 합으로 정의될 수 있다.
그 다음, 마스크 패턴(PR)에 대하여 트리밍(trimming) 공정이 수행될 수 있다. 즉, 마스크 패턴(PR)에 대해서 등방성 식각이 수행될 수 있다. 트리밍 공정은 마스크 패턴(PR)을 제거할 수 있는 식각액을 이용하여 수행될 수 있다. 이에 따라, 마스크 패턴(PR)의 높이 및 폭이 줄어들 수 있다. 마스크 패턴(PR)의 폭이 감소됨에 따라 마스크 패턴(PR)에 의해 노출되는 제2 연결 영역(CNR2)의 면적이 넓어질 수 있다. 패드 식각 공정 및 트리밍 공정은 제2 연결 영역(CNR2)에 하나의 스텝(step)을 형성하기 위한 하나의 사이클을 구성할 수 있다.
도 24b를 참조하면, 상기 사이클이 복수 회 반복되어 제2 연결 영역(CNR2)에서 예비 적층체(PS)에 계단 구조가 형성될 수 있다. 계단 구조는 복수의 절연층들(24a)에 각각 대응하는 복수의 스텝들을 가질 수 있다. 마스크 패턴(PR)은 포토레지스트로 형성될 수 있으며, 계단 구조 형성 이후에 제거될 수 있다.
도 24c를 참조하면, 기판(12a) 상에 예비 적층체(PS)를 덮는 절연층(31)이 형성될 수 있다. 그 다음, 제1 연결 영역(CNR1)의 주위에 절연층(31) 및 예비 적층체(PS)를 수직 방향(VD)으로 관통하는 슬릿이 형성되고 슬릿을 채우는 측벽 절연층(40)이 형성될 수 있다.
측벽 절연층(40)은 이후에 절연층들(24a)을 제거하는 공정에서 식각 베리어의 역할을 하는 것으로서, 절연층들(24a)에 대해 식각 선택성이 있는 물질로 형성될 수 있다. 예컨대, 절연층들(24a)이 질화물로 형성된 경우에 측벽 절연층(40)은 산화물로 형성될 수 있다.
그 다음, 제1,제2 셀 영역(CAR1,CAR2)에 절연층(31) 및 예비 적층체(PS)를 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CHa)이 마련될 수 있다. 측벽 절연층(40) 형성 공정과 수직 채널들(CHa) 형성 공정의 순서는 서로 바뀔수 있다.
도 24d를 참조하면, 절연층들(24a)을 제거하기 위한 식각 공정이 수행될 수 있다. 식각 공정을 위하여 절연층들(24a)을 제거할 수 있는 식각액이 도입될 수 있다. 식각 공정 중에 측벽 절연층(40)이 에치 베리어의 역할을 함에 따라서 제1 연결 영역(CNR1)의 절연층들(24a)은 제거되지 않고 남겨지며, 제1,제2 셀 영역(CAR1,CAR2) 및 제2 연결 영역(CNR2)의 절연층들(24a)이 제거되어 빈 공간이 생성될 수 있다.
절연층들(24a)의 제거로 인하여 빈 공간이 생성됨에 따라서 예비 적층체(PS)의 구조적 안정성이 떨어질 수 있다. 제1 연결 영역(CNR1)에 남아있는 절연층들(24a)은 층간절연층들(22a)을 지지하여 구조적 안정성을 높여줌으로써 예비 적층체(PS)가 밴딩(bending)되거나 붕괴(collaps)되는 것을 억제시킬 수 있다.
도 24e를 참조하면, 절연층들(24a)이 제거된 공간에 도전 물질이 충진되어 전극층들(20a)이 마련될 수 있다. 도전 물질은 예를 들어 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
도 25는 본 발명에 따른 메모리 장치의 로우 라인과 로우 디코더간 연결 구조의 다른 예시를 나타낸 단면도이다.
도 25를 참조하면, 복수의 셀 영역들(CAR)과 복수의 연결 영역들(CNR)이 제2 방향(SD)을 따라서 교대로 배치될 수 있다. 연결 영역들(CNR) 각각은 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)으로 구분될 수 있다. 하나의 연결 영역(CNR)에 포함된 제1 연결 영역(CNR1)과 제2 연결 영역(CNR2)은 제2 방향(SD)으로 서로 이웃하여 배치될 수 있다.
셀 영역들(CAR) 및 제2 연결 영역들(CNR2)에서 제1 웨이퍼(W1)의 기판(12a) 상에 복수의 전극층들(20a) 및 복수의 층간절연층들(22a)이 교대로 적층될 수 있다. 셀 영역들(CAR)에 교대로 적층된 전극층들(20a) 및 층간절연층들(22a)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CHa)이 마련될 수 있다.
전극층들(20a) 각각은 패드부(LPa)를 가질 수 있다. 패드부(LPa)에 컨택(CNT31)이 연결될 수 있다. 도면의 간소화를 위하여 도 25에서는 전극층들(20a)의 패드부들(LPa) 중에서 일부 패드부들(LPa)와 연결된 컨택(CNT31)만 나타내었으나, 전극층들(20a)의 패드부들(LPa) 각각에 컨택(CNT31)이 연결되는 것으로 이해되어야 할 것이다.
전극층들(20a)의 패드부들(LPa)은 복수의 그룹들로 그룹화될 수 있다. 전극층들(20a)의 패드부들(LPa)은 복수의 제2 연결 영역들(CNR2)에 배치되되, 그룹별로 서로 다른 제2 연결 영역(CNR2)에 배치될 수 있다. 예시적으로, 전극층들(20a)의 패드부들(LPa)을 기판(12a)과 상대적으로 가깝게 위치한 전극층들(20a)의 패드부들(LPa) 및 기판(12a)과 상대적으로 멀리에 위치한 전극층들(20a)의 패드부들(LPa)로 그룹핑할 수 있고, 기판(12a)과 상대적으로 가깝게 위치한 전극층들(20a)의 패드부들(LPa)을 도 25의 좌측에 위치하는 제2 연결 영역(CNR2)에 배치하고, 기판(12a)과 상대적으로 멀리에 위치한 전극층들(20a)의 패드부들(LPa)을 도 25의 우측에 위치하는 제2 연결 영역(CNR2)에 배치할 수 있다.
각 제2 연결 영역(CNR2)에서 전극층들(20a)의 패드부들(LPa)이 서로 스태거(staggered)되어 계단 구조를 구성할 수 있다. 하나의 제2 연결 영역(CNR2)에 배치되는 패드부들(LPa)의 개수는 전극층들(20a)의 스택 개수보다 적을 수 있다.
제1 연결 영역들(CNR1)에서 제1 웨이퍼(W1)의 기판(12a) 상에 복수의 절연층들(24a) 및 복수의 층간절연층들(22a)이 교대로 적층되어 절연 스택이 구성될 수 있다. 절연층들(24a)은 전극층들(20a)과 각각 동일한 층에 배치될 수 있다. 절연층(24a)은 동일한 층에 배치된 전극층(20a)과 같은 두께를 가질 수 있다. 절연층들(24a)은 층간절연층들(22a)에 대한 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예컨대, 층간절연층들(22a)은 실리콘 산화물일 수 있고, 절연층들(24a)은 실리콘 질화물일 수 있다.
제2 웨이퍼(W2)의 기판(12b) 상에 복수의 전극층들(20b) 및 복수의 층간절연층들(22b)이 교대로 적층될 수 있다. 셀 영역들(CAR)에 교대로 적층된 전극층들(20b) 및 층간절연층들(22b)을 수직 방향(VD)으로 관통하는 복수의 수직 채널들(CHb)이 마련될 수 있다.
전극층들(20b) 각각은 패드부(LPb)를 가질 수 있다. 패드부(LPb)에 컨택(CNT32)이 연결될 수 있다. 각 제1 연결 영역(CNR1)에서 전극층들(20b)의 패드부들(LPb)이 서로 스태거(staggered)되어 계단 구조를 구성할 수 있다. 도면의 간소화를 위하여 도 25에서는 전극층들(20b)의 패드부들(LPb) 중에서 일부 패드부들(LPb)와 연결된 컨택(CNT32)만 나타내었으나, 전극층들(20b)의 패드부들(LPb) 각각에 컨택(CNT32)이 연결되는 것으로 이해되어야 할 것이다.
전극층들(20b)의 패드부들(LPb)은 복수의 그룹들로 그룹화될 수 있다. 전극층들(20b)의 패드부들(LPb)은 복수의 제1 연결 영역들(CNR1)에 배치되되, 그룹별로 서로 다른 제1 연결 영역(CNR1)에 배치될 수 있다. 예시적으로, 전극층들(20b)의 패드부들(LPb)을 기판(12b)과 상대적으로 가깝게 위치한 하부 전극층들의 패드부들 및 기판(12b)과 상대적으로 멀리에 위치한 상부 전극층들의 패드부들로 그룹핑할 수 있고, 기판(12b)과 상대적으로 가깝게 위치한 전극층들(20a)의 패드부들(LPb)을 도 25의 좌측에 위치하는 제1 연결 영역(CNR1)에 배치하고, 기판(12b)과 상대적으로 멀리에 위치한 전극층들(20a)의 패드부들(LPb)을 도 25의 우측에 위치하는 제1 연결 영역(CNR1)에 배치할 수 있다.
각 제1 연결 영역(CNR1)에서 전극층들(20b)의 패드부들(LPb)이 서로 스태거되어 계단 구조를 구성할 수 있다. 하나의 제1 연결 영역(CNR1)에 배치되는 패드부들(LPb)의 개수는 전극층들(20b)의 스택 개수보다 적을 수 있다. 복수의 제1 연결 영역들(CNR1)에서 전극층들(20b)의 패드부들(LPb)은 절연 스택(교대로 적층된 복수의 절연층들(24a) 및 복수의 층간절연층들(22a)으로 구성됨)과 수직 방향(VD)으로 중첩될 수 있다.
로직 구조체(P)의 기판(10) 상에 복수의 제1 트랜지스터들(TR1_DEC) 및 복수의 제2 트랜지스터들(TR2_DEC)이 마련될 수 있다. 복수의 제1 트랜지스터들(TR1_XDEC)은 제2 웨이퍼(W2)의 전극층들(20b)에 동작 전압을 전달하기 위한 패스 트랜지스터들일 수 있고, 복수의 제2 트랜지스터들(TR2_XDEC)은 제1 웨이퍼(W1)의 전극층들(20a)에 동작 전압을 전달하기 위한 패스 트랜지스터들일 수 있다. 도 25에 도시된 제1 트랜지스터들(TR1_XDEC) 및 제2 트랜지스터들(TR2_XDEC)은 로우 디코더를 구성할 수 있다.
제1 연결 영역들(CNR1)에서 제2 웨이퍼(W2)와 본딩되는 제1 웨이퍼(W1)의 일면에 제1 트랜지스터들(TR1_XDEC)에 각각 대응하는 복수의 본딩 패드들(PAD3) 이 마련될 수 있다. 본딩 패드(PAD3)는 컨택들(CNT33,CNT34,CNT35) 및 배선(M31,M32)을 통해서 대응하는 제1 트랜지스터(TR1_XDEC)와 연결될 수 있다. 컨택(CNT34)은 복수의 제1 연결 영역들(CNR1)의 하나에서 절연 스택을 수직 방향(VD)으로 관통할 수 있다.
제1 연결 영역들(CNR1)에서 제1 웨이퍼(W1)와 본딩되는 제2 웨이퍼(W2)의 일측면에 전극층들(20b)의 패드부들(LPb)에 각각 대응하는 복수의 본딩 패드들(PAD4)이 마련될 수 있다. 본딩 패드(PAD4)는 컨택들(CNT36,CNT32) 및 배선(M33)을 통해서 대응하는 전극층(20b)의 패드부(LPb)와 연결될 수 있다. 제2 웨이퍼(W2)의 본딩 패드들(PAD4)이 제1 웨이퍼(W1)의 본딩 패드(PAD3)에 각각 본딩될 수 있다. 이에 따라, 전극층들(20b)과 트랜지스터들(TR1_XDEC) 간을 연결하는 전기적 경로들이 구성될 수 있다.
제2 연결 영역들(CNR2)에서 전극층들(20a)의 패드부들(LPa) 상에 컨택들(CNT31)이 각각 연결될 수 있다. 컨택(CNT31) 상단에 배선(M34)이 연결될 수 있다. 배선(M34)은 제2 연결 영역(CNR2)으로부터 인접한 제1 연결 영역(CNR1)으로 연장될 수 있다. 제1 연결 영역(CNR1)에서 배선(M34)은 컨택(CNT37)과 연결될 수 있다. 컨택(CNT37)은 제1 연결 영역들(CNR1)의 하나에서 교대로 적층된 복수의 절연층들(24a) 및 복수의 층간절연층들(22a)을 수직 방향(VD)으로 관통할 수 있다. 컨택(CNT37)은 배선(M35) 및 컨택(CNT38)을 통해서 트랜지스터(TR2_XDEC)와 연결될 수 있다.
도면의 간소화를 위하여, 도 25에는 전극층들(20b) 중 일부와 연결되는 제1 트랜지스터(TR1_XDEC) 및 전기적 경로만을 나타내었으나, 전극층들(20b)마다 제1 트랜지스터(TR1_XDEC) 및 전기적 경로가 제공되는 것으로 이해되어야 할 것이다. 도면의 간소화를 위하여, 도 25에는 전극층들(20a) 중 일부와 연결되는 제2 트랜지스터(TR2_XDEC) 및 전기적 경로만을 나타내었으나, 전극층들(20a)마다 제2 트랜지스터(TR2_XDEC) 및 전기적 경로가 제공되는 것으로 이해되어야 할 것이다.
메모리 장치 동작시에 전극층들(20a,20b)에 높은 레벨의 동작 전압이 제공될 수 있다. 고전압을 전달하기 위해서 제1,제2 트랜지스터들(TR1_XDEC,TR2_XDEC)은 고전압에 견딜 수 있도록 큰 사이즈를 가져야 할 것이다. 따라서, 제1,제2 트랜지스터들(TR1_XDEC,TR2_XDEC)은 제2 방향(SD)을 따라서 길게 어레이될 것이다.
한편, 집적화의 일환으로 패드부들(LPa,LPb)의 사이즈가 줄어들고 있다. 패드부들(LPa,LPb)의 하나의 영역에 밀집하여 배치되는 경우, 패드부들(LPa,LPb)의 사이즈와 제1,제2 트랜지스터들(TR1_XDEC,TR2_XDEC)의 사이즈간 부조화로 인하여, 패드부들과 트랜지스터들 간을 연결하는 전기적 경로들의 길이 편차가 클 것이다. 전기적 경로들간 길이 편차가 크면 전기적 경로들간 로딩 차이가 커지게 되어 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 실시예에 따르면, 전극층들(20a)의 패드부들(LPa)이 복수의 영역들에 분산하여 배치되고, 전극층들(20b)의 패드부들(LPb)이 복수의 영역들에 분산하여 배치되도록 구성함으로써 패드부들과 트랜지스터들 간을 연결하는 전기적 경로들의 길이 편차를 줄여줄 수 있다. 따라서, 전기적 경로들간 로딩 차이를 줄이어 메모리 장치의 동작 신뢰성을 개선하는데 기여할 수 있다.
도 26a 및 도 26b는 본 발명의 일 실시예에 따른 메모리 장치의 소거 동작시 바이어스 조건을 나타낸 표이다. 구체적으로, 도 26a는 제1 메모리 블록(BLK1)만 소거하는 경우에 바이어스 조건을 나타내고, 도 26b는 제2 메모리 블록(BLK2)만 소거하는 경우에 바이어스 조건을 나타낸다.
도 26a를 참조하면, 제1 메모리 블록(BLK1)의 드레인 선택 라인(DSLa) 및 소스 선택 라인(SSLa)에 접지 전압이 인가된 후 플로팅(floating)된다. 제1 메모리 블록(BLK1)의 워드 라인들(WLa)에 0V의 전압이 인가된다.
제2 메모리 블록(BLK2)의 드레인 선택 라인(DSLb) 및 소스 선택 라인(SSLb)에 접지 전압 인가 후 플로팅(floating)된다. 제2 메모리 블록(BLK2)의 워드 라인들(WLb)이 플로팅된다.
제1 메모리 블록(BLK1)의 공통 소스 라인(CSLa) 및 비트 라인들(BLa)에 소거 전압(Verase)이 인가되고, 제2 메모리 블록(BLK2)의 공통 소스 라인(CSLb)에 0V의 전압이 인가된다. 제2 메모리 블록(BLK2)의 제2 비트 라인들(BLb)이 제1 메모리 블록(BLK1)의 제1 비트 라인들(BLa)과 연결되어 있으므로 제2 메모리 블록(BLK2)의 제2 비트 라인들(BLb)에도 소거 전압(Verase)이 인가된다.
이러한 바이어스에 의해서, 제1 메모리 블록(BLK1)의 셀 스트링들(CSTRa)의 채널 전위 및 제2 메모리 블록(BLK2)의 셀 스트링들(CSTRb)의 채널 전위가 소거 전압(Verase) 레벨로 상승한다.
제1 메모리 블록(BLK1)의 셀 스트링들(CSTRa)의 채널 전위가 소거 전압(Verase) 레벨로 상승하면, 채널의 전위와 워드 라인들(WLa)의 전위(0V) 차이가 메모리 셀 소거에 필요한 크기 이상으로 커지게 되어 제1 메모리 블록(BLK1)의 메모리 셀들(MCa)이 소거된다. 한편, 제2 메모리 블록(BLK2)의 셀 스트링들(CSTRb)의 채널 전위가 소거 전압(Verase) 레벨로 상승하면, 플로팅 상태인 제2 메모리 블록(BLK2)의 워드 라인들(WLb)의 전위는 커플링 현상에 의해 채널 전위를 따라서 상승된다. 이에 따라, 채널의 전위와 워드 라인들(WLb)의 전위 차이가 메모리 셀 소거에 필요한 크기보다 작아지게 되어, 제2 메모리 블록(BLK2)의 메모리 셀들(MCb)은 소거되지 않는다.
제2 메모리 블록(BLK2)에 대한 소거 동작도 제1 메모리 블록(BLK1)에 대한 소거 동작과 유사하다.
도 26b를 참조하면, 제1 메모리 블록(BLK1)의 드레인 선택 라인(DSLa) 및 소스 선택 라인(SSLa)에 접지 전압 인가 후 플로팅(floating)된다. 제1 메모리 블록(BLK1)의 워드 라인들(WLa)이 플로팅된다. 제2 메모리 블록(BLK2)의 드레인 선택 라인(DSLb) 및 소스 선택 라인(SSLb)에 접지 전압 인가 후 플로팅(floating)된다. 제2 메모리 블록(BLK2)의 워드 라인들(WLb)에 0V의 전압이 인가된다.
제1 메모리 블록(BLK1)의 공통 소스 라인(CSLa)에 0V의 전압이 인가되고, 제2 메모리 블록(BLK2)의 공통 소스 라인(CSLb) 및 비트 라인들(BLb)에 소거 전압(Verase)이 인가된다. 제1 메모리 블록(BLK1)의 제1 비트 라인들(BLa)이 제2 메모리 블록(BLK2)의 제2 비트 라인들(BLb)과 연결되어 있으므로 제1 메모리 블록(BLK1)의 제1 비트 라인들(BLa)에도 소거 전압(Verase)이 인가된다.
이러한 바이어스에 의해서, 제1 메모리 블록(BLK1)의 셀 스트링들(CSTRa)의 채널 전위 및 제2 메모리 블록(BLK2)의 셀 스트링들(CSTRb)의 채널 전위가 상승하게 된다.
제1 메모리 블록(BLK1)의 셀 스트링들(CSTRa)의 채널 전위가 소거 전압(Verase) 레벨로 상승하면, 플로팅 상태인 제1 메모리 블록(BLK1)의 워드 라인들(WLa)의 전위는 커플링 현상에 의해 채널의 전위를 따라서 상승된다. 따라서, 채널의 전위와 워드 라인들(WLa)의 전위 차이가 메모리 셀 소거에 필요한 크기보다 작아지게 되어, 제1 메모리 블록(BLK1)의 메모리 셀들(MCa)은 소거되지 않는다. 한편, 제2 메모리 블록(BLK2)의 셀 스트링들(CSTRb)의 채널 전위가 소거 전압(Verase) 레벨로 상승하면, 채널의 전위와 워드 라인들(WLb)의 전위(0V) 차이가 메모리 셀 소거에 필요한 크기 이상으로 커지게 되어 제2 메모리 블록(BLK2)의 메모리 셀들(MCb)이 소거된다.
이상의 소거 바이어스에 의하면, 서로 다른 사이즈를 갖는 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)이 개별적으로 소거될 수 있다.
도 27은 본 발명의 일 실시예에 따른 메모리 시스템(1000)의 개략적인 블록도이다 .
도 27을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 장치(100)는 복수의 메모리 블록들을 포함하며, 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 여기서, 메모리 장치(100)의 동작은 일 예로, 읽기 동작(Read Operation), 쓰기 동작(Write Operation, “Program Operation" 이라고도 함) 및 소거 동작(Erasure Operation) 등을 포함할 수 있다.
메모리 블록들은 복수의 라지 블록들(LB) 및 복수의 스몰 블록들(SB)을 포함할 수 있다. 앞서, 도 3 내지 도 20을 참조로 하여 설명한 바와 같이 라지 블록들(LB)과 스몰 블록들(SB)은 서로 다른 웨이퍼에 마련될 수 있다. 예시적으로, 스몰 블록들(SB)은 제1 웨이퍼에 마련될 수 있고, 라지 블록들(LB)은 제2 웨이퍼에 마련될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스 등을 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성될 수 있다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작, 읽기 동작 및 소거 동작 등을 수행할 수 있다. 이와 관련하여, 쓰기 동작 시, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 메모리 장치(100)에 대한 쓰기(프로그램), 읽기, 소거 및 백그라운드(background) 동작을 제어할 수 있다. 여기서, 백그라운드 동작은 일 예로 가비지 컬렉션(GC, Garbage Collection), 웨어 레벨링(WL, Wear Leveling), 또는 배드 블록 관리(BBM, Bad Block Management) 동작 등 중 하나 이상을 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)의 요청에 따라 메모리 장치(100)의 동작을 제어할 수 있다. 이와 다르게, 메모리 컨트롤러(200)는 호스트(HOST)의 요청과 무관하게 메모리 장치(100)의 동작을 제어할 수도 있다. 메모리 컨트롤러(200)와 호스트(HOST)는 서로 분리된 장치일 수 있다. 경우에 따라서, 메모리 컨트롤러(200)와 호스트(HOST)는 하나의 장치로 통합되어 구현될 수도 있다. 아래에서는, 설명의 편의를 위하여, 메모리 컨트롤러(200)와 호스트(HOST)가 서로 분리된 장치인 것을 예로 들어 설명한다.
플래시 메모리는 일정 수준의 수명을 갖는데, 이는 쓰기/소거 횟수를 기반으로 결정될 수 있다. 한편, 플래시 메모리는 물리적 특성으로 인하여 덮어 쓰기(overwite) 동작을 수행할 수 없다. 즉, 플래시 메모리는 데이터가 기입된 메모리 블록에 쓰기 동작을 수행할 경우, 메모리 블록의 쓰기 동작 전에 소거 동작을 수행해야 한다. 이와 같은 플래시 메모리의 특성으로 인하여 호스트의 파일 시스템과 메모리 장치(100) 사이에 플래시 변환 계층(Flash Translation Layer, 이하, “FTL”이라 함)이라는 시스템 소프트웨어를 사용한다.
플래시 변환 계층(FTL)은 호스트(HOST)의 파일 시스템과 메모리 장치(100) 사이에서 플래시 메모리의 삭제 연산을 감추기 위한 인터페이싱(interfacing)을 제공할 수 있다. 플래시 변환 계층(FTL)에 의하여 쓰기 전 소거(Erase-before-Write), 소거 단위와 쓰기 단위의 불일치라는 플래시 메모리 장치의 단점이 보완될 수 있다. 플래시 변환 계층(FTL)은 메모리 장치(100)의 쓰기 동작시 파일 시스템이 생성한 논리 주소(logical address)를 메모리 장치(100)의 물리 주소(physical address)로 맵핑시킨다. 메모리 시스템(200)에 의해 구동되는 플래시 변환 계층(FTL)은 로그 맵핑 방법(log mapping method)에 따라 주소를 맵핑할 수 있다. 하지만, 본 발명의 이점은 로그 맵핑 방법뿐만 아니라 다양한 주소 사상법들에 적용될 수 있다.
메모리 컨트롤러(200)는 입력되는 데이터의 사이즈를 참조하여 로그 블록을 할당할 수 있다. 특히, 메모리 컨트롤러(200)는 데이터의 사이즈를 참조하여 스몰 블록(SB) 단위로 로그 블록을 할당하거나 라지 블록(LB) 단위로 로그 블록을 할당할 수 있다. 이하에서는, 프리 블록 풀(free block pool)에 존재하는 메모리 블록들을 로그 블록으로 할당하는 것과 데이터 블록으로 할당하는 것은 유사한 의미로 사용될 것이다. 따라서, 프리 블록 풀에서 선택된 메모리 블록을 로그 블록으로 할당한다는 것은 데이터 블록으로도 할당될 수 있음을 의미한다.
전술한 바와 같이, 메모리 장치(100)는 복수의 메모리 블록들로 구성되며, 각 메모리 블록은 복수의 페이지들로 이루어져 있다. 예를 들어, 하나의 메모리 블록은 64개 또는 128개의 페이지로 구성될 수 있다. 메모리 장치(100)는 쓰기 및 읽기 동작을 페이지(page) 단위로 수행하며, 소거 동작을 메모리 블록 단위로 수행한다. 각 동작의 속도는 서로 상이한데, 예를 들어 읽기 동작은 약 25us, 쓰기 동작은 약 250us, 소거 동작은 2,000us정도로 각 동작의 속도가 비대칭적이다. 특히, 소거 동작의 속도는 읽기 동작 및 쓰기 동작의 속도에 비해 매우 느리다. 소거 동작 속도는 메모리 블록의 사이즈가 커질수록 저하되며, 느린 소거 동작은 메모리 장치의 성능 저하의 주요 원인이다.
도 26a 및 도 26b에 나타낸 소거 바이어스에 따르면, 본 발명의 메모리 장치(100)는 스몰 블록 단위 또는 라지 블록 단위로 소거 가능하다. 따라서, 메모리 컨트롤러(200)에 의한 로그 블록 할당시에 스몰 블록 단위로, 또는 라지 블록 단위로 할당될 수 있다.
만일, 프리 블록 플에 존재하는 스몰 블록이 로그 블록으로 할당되는 경우, 쓰기 전 소거(Erase-before-Write) 동작으로 할당된 서브 블록을 소거할 것이다. 본 발명의 실시예들에 따르면, 스몰 블록 단위의 소거가 가능하기 때문에 소거 시간의 단축에 따른 메모리 블록 성능 향상에 기여할 수 있다.
도 28은 본 발명의 일 실시예에 따른 쓰기 방법을 나타낸 순서도이다.
도 28을 참조하면, S10 단계에서, 메모리 컨트롤러는 쓰기 요청된 데이터의 사이즈를 검출할 수 있다.
S20 단계에서, 검출된 데이터가 기준 사이즈(예를 들면, 30MB) 미만, 즉 스몰 사이즈의 데이터인 것으로 판단되면 절차는 S30 단계로 이동한다. 반면, 쓰기 요청된 데이터가 기준 사이즈 이상, 즉 라지 사이즈의 데이터인 것으로 판단되는 경우 절차는 S40 단계로 이동한다.
S30 단계에서, 스몰 블록이 로그 블록으로 할당된다. 즉, 쓰기 요청되는 데이터가 스몰 사이즈인 경우 프리 블록 풀에 존재하는 메모리 블록들 중에서 스몰 블록이 로그 블록으로 제공된다. 로그 블록 할당이 완료되면, 절차는 할당된 로그 블록에 데이터를 프로그램하기 위한 S50 단계로 이동한다.
S40 단계에서, 라지 블록이 로그 블록으로 할당된다. 즉, 쓰기 요청되는 데이터가 라지 사이즈인 경우 프리 블록 풀에 존재하는 메모리 블록들 중에서 라지 블록이 로그 블록으로 제공된다. 로그 블록 할당이 완료되면, 절차는 할당된 로그 블록에 데이터를 프로그램하기 위한 S50 단계로 이동한다.
S50 단계에서, 메모리 컨트롤러는 할당된 스몰 블록 또는 라지 블록에 쓰기 요청된 데이터를 프로그램한다. 데이터를 프로그램하기 전에 할당된 메모리 블록에 대한 소거 동작이 수행될 수 있다. 쓰기 데이터의 프로그램이 완료되면 하나의 쓰기 요청에 대응하는 프로그램 사이클이 종료된다.
본 실시예에 의하면, 쓰기 요청된 데이터가 스몰 사이즈인 경우에 라지 블록을 할당하지 않고 스몰 블록을 할당하므로 쓰기 증폭(write amplication)을 줄이어 메모리 이용 효율을 높이는데 기여할 수 있다. 또한, 쓰기 요청된 데이터가 스몰 사이즈인 경우에 라지 블록을 할당하지 않고 스몰 블록을 할당함으로써 쓰기 전 소거 동작에 소요되는 시간을 줄이어 메모리 장치의 성능 향상에 기여할 수 있다.
도 29a 내지 도 29d는 본 발명에 따른 메모리 블록 관리 방법의 예를 나타낸 도면이다.
도 29a 내지 도 29d를 참조하면, 메모리 장치는 복수의 메모리 블록들(B1,B2,B3)을 포함할 수 있다. 메모리 블록은 라지 블록(LB) 또는 스몰 블록(SB)으로 구분될 수 있다. 도 29a 및 도 29b는 메모리 블록에 포함된 셀 스트링들의 개수를 기준으로 스몰 블록(SB)과 라지 블록(LB)을 구분한 예시를 나타내고, 도 29c 및 도 29d는 메모리 블록에 포함된 워드 라인들의 스택 개수를 기준으로 스몰 블록(SB)과 라지 블록(LB)을 구분한 예시를 나타낸다.
메모리는 저장되는 데이터의 종류에 따라서 유저 영역, 시스템 영역 및 오버 프로비져닝 영역으로 구분될 수 있다. 유저 블록(User Block, B1)은 유저 영역의 메모리 블록을 나타내고, 시스템 블록(System Block, B2)은 시스템 영역의 메모리 블록을 나타내고, 오버 프로비져닝 블록(OP Block, B3)은 오버 프로비져닝 영역의 메모리 블록을 나타낸다.
유저 블록(B1)에는 호스트가 쓰기 요청한 데이터들이 저장될 수 있다. 유저 블록(B1)은 데이터가 저장되어 있는지 여부에 따라 프리 블록(free block) 또는 데이터 블록(data block)으로 구분될 수 있다. 프리 블록은 데이터가 저장되어 있지 않고 비어 있는 블록을 나타내고, 데이터 블록은 데이터가 저장되어 있는 블록을 나타낸다. 도시하지 않았지만, 배드 블록은 데이터를 저장할 수 없는 메모리 블록이다. 배드 블록은 생성된 시점에 따라 메모리 장치의 제조시에 발생한 제조 불량 블록(Manufacture Bad Block; MBB)과 메모리 블록의 사용 과정에서 발생한 진행성 불량 블록(Growing Bad Block; GBB)으로 구분될 수 있다.
시스템 블록(B2)에는 시스템 정보가 저장될 수 있다. 시스템 정보는 논리 어드레스와 물리 어드레스의 맵핑 정보에 관한 맵 데이터, 저장 장치의 부팅 동작에 필요한 정보에 관한 부팅 정보, 메모리 컨트롤러의 펌웨어의 동작에 사용되는 설정 정보일 수 있다.
오버 프로비져닝 블록(B3)은 웨어 레벨링, 가비지 컬렉션, 배드 블록 관리 등 메모리 장치를 구동하는데 필요한 여러가지 가능들이 원활하게 동작할 수 있도록 할당된 예비 공간일 수 있다.
통상적으로, 모바일에서 유저의 임의대로 만드는 유저 데이터의 사이즈는 일정하지 않다. 예를 들어, 하나의 메모리 블록의 사이즈가 100MB이고 유저는 1MB의 데이터를 생성하여 저장을 할 수 있다. 이러한 경우, 99MB에 해당하는 나머지 공간은 버려지게 되어(write amplication) 메모리 효율이 저하된다. 하지만, 모든 유저 데이터의 사이즈가 작은 것은 아니다. 최근에는 카메라의 화소가 좋아지고 있고, 그에 따라서 큰 사이즈의 이미지 데이터를 저장할 수 있다. 한편, eSSD(enterprise SSD)의 경우 주로 대용량의 데이터가 저장된다.
도 29a 및 도 29c는 모바일에 사용하는 메모리 장치의 메모리 블록 관리 방법을 예시한 도면이고, 도 29b 및 도 29d는 eSSD에 사용되는 메모리 장치의 메모리 블록 관리 방법을 예시하는 도면이다.
도 29a 및 도 29c를 참조하면, 모바일에 사용되는 메모리 장치의 경우 쓰기 요청되는 데이터의 사이즈가 다양하므로, 메모리 컨트롤러는 유저 영역으로 관리되는 유저 블록들(B1) 중에서 스몰 블록(SB)이 차지하는 비율과 라지 블록(LB)이 차지하는 비율이 서로 동일하거나 유사하도록 구성할 수 있다. 예시적으로, 유저 영역으로 관리되는 유저 블록들(B1)의 절반은 스몰 블록(SB)이고, 나머지 절반은 라지 블록(LB)일 수 있다. 그리고, 유저 블록들(B1)을 제외한 나머지 블록들을 이용하여 시스템 블록(B2) 및 오버 프로비져닝 블록(B3)을 구성할 수 있다.
도 29b 및 도 29d를 참조하면, eSSD에 사용되는 메모리 장치의 경우 쓰기 요청되는 데이터 사이즈가 대부분 크므로, 모든 라지 블록들(LB)을 유저 영역으로 관리할 수 있다. 시스템 영역 및 오버 프로비져닝 영역은 스몰 블록(SB)에 구성되도록 관리할 수 있다. 그리고, 시스템 영역 및 오버 프로비져닝 영역을 구성하고 스몰 블록(SB)이 남은 경우에는 남은 스몰 블록(SB)을 유저 영역으로 관리할 수 있다.
도 30은 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 30을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해서 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (34)

  1. 제1 웨이퍼에 마련된 제1 메모리 블록; 및
    상기 제1 웨이퍼에 대해 수직 방향으로 배치된 제2 웨이퍼에 마련된 제2 메모리 블록;을 포함하며,
    상기 제1 메모리 블록의 사이즈가 상기 제2 메모리 블록의 사이즈보다 작은 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 메모리 블록에 포함된 메모리 셀들의 개수가 상기 제2 메모리 블록에 포함된 메모리 셀들의 개수보다 적은 것을 특징으로 하는 메모리 장치.
  3. 제1 항에 있어서, 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각은 기판 상에 적층된 복수의 워드 라인들 및 상기 복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함하고,
    상기 제1 메모리 블록에서 상기 복수의 워드 라인들 각각에 연결된 메모리 셀들의 개수가 상기 제2 메모리 블록에서 상기 복수의 워드 라인들 각각에 연결된 메모리 셀들의 개수보다 적은 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서, 상기 제1 메모리 블록 및 상기 제2 메모리 블록은 각각 복수의 셀 스트링들을 포함하며,
    상기 제1 메모리 블록에 포함된 셀 스트링들의 개수가 상기 제2 메모리 블록에 포함된 셀 스트링들의 개수보다 적은 것을 특징으로 하는 메모리 장치.
  5. 제1 항에 있어서, 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각은 기판 상에 상기 수직 방향을 따라서 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들; 및
    상기 교대로 적층된 복수의 전극층들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들을 포함하고,
    상기 제1 메모리 블록에 포함된 수직 채널들의 개수가 상기 제2 메모리 블록에 포함된 수직 채널들의 개수보다 적은 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서, 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각은 복수의 비트 라인들 및 상기 복수의 비트 라인들에 연결된 복수의 셀 스트링들을 포함하고,
    상기 제1 메모리 블록에서 상기 비트 라인들 각각에 연결되는 셀 스트링의 개수가 상기 제2 메모리 블록에서 상기 비트 라인들 각각에 연결되는 셀 스트링의 개수보다 적은 것을 특징으로 하는 메모리 장치.
  7. 제1 항에 있어서, 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각은 기판 상에 상기 수직 방향을 따라서 교대로 적층된 복수의 워드 라인들 및 복수의 층간절연층들; 및
    상기 교대로 적층된 복수의 워드 라인들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들을 포함하고,
    상기 수직 채널들은 상기 기판의 상부면과 평행한 제1 방향을 따라서 신장되는 복수의 비트 라인들에 연결되며,
    상기 제1 방향에서 상기 제1 메모리 블록의 폭이 상기 제1 방향에서 상기 제2 메모리 블록의 폭보다 작은 것을 특징으로 하는 메모리 장치.
  8. 제1 항에 있어서, 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각은 셀 스트링을 포함하며,
    상기 제1 메모리 블록의 셀 스트링에 포함된 메모리 셀들의 개수가 상기 제2 메모리 블록의 셀 스트링에 포함된 메모리 셀들의 개수보다 적은 것을 특징으로 하는 메모리 장치.
  9. 제1 항에 있어서, 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각은 기판 상에 교대로 적층된 복수의 워드 라인들 및 복수의 층간절연층들; 및
    상기 교대로 적층된 복수의 워드 라인들 및 복수의 층간절연층들을 관통하는 복수의 수직 채널들을 포함하며,
    상기 제1 메모리 블록에 포함된 워드 라인들의 적층 개수가 상기 제2 메모리 블록에 포함된 워드 라인들의 적층 개수보다 적은 것을 특징으로 하는 메모리 장치.
  10. 제1 항에 있어서, 상기 제1 웨이퍼에 마련되며 상기 제1 메모리 블록과 연결된 제1 비트 라인;
    상기 제2 웨이퍼에 마련되며 상기 제2 메모리 블록과 연결된 제2 비트 라인; 및
    상기 제2 웨이퍼와 본딩되는 상기 제1 웨이퍼의 일면에 제공되며 상기 제1 비트 라인과 연결된 제1 본딩 패드;
    상기 제1 웨이퍼와 본딩된 상기 제2 웨이퍼의 일측면에 제공되며 상기 제2 비트 라인과 연결되고 상기 제1 본딩 패드와 본딩된 제2 본딩 패드;를 더 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제1 항에 있어서, 상기 제1 웨이퍼는 상기 제1 메모리 블록 및 상기 제2 메모리 블록의 동작을 제어하기 위한 로직 회로를 더 포함하며,
    상기 로직 회로는 상기 제1 메모리 블록 하부의 기판 상에 배치되는 것을 특징으로 하는 메모리 장치.
  12. 제1 항에 있어서, 상기 제2 웨이퍼는 상기 제1 메모리 블록 및 상기 제2 메모리 블록의 동작을 제어하기 위한 로직 회로를 더 포함하며,
    상기 로직 회로는 상기 제2 메모리 블록 하부의 기판 상에 배치되는 것을 특징으로 하는 메모리 장치.
  13. 제1 항에 있어서, 상기 제1 메모리 블록과 상기 제2 메모리 블록이 서로 독립적으로 소거되는 것을 특징으로 하는 메모리 장치.
  14. 제1 기판, 상기 제1 기판의 상부면 상에 수직 방향으로 돌출된 제1 수직 채널을 따라서 교대로 적층된 복수의 제1 전극층들 및 복수의 제1 층간절연층들을 포함하는 제1 웨이퍼; 및
    상기 제1 웨이퍼 상에 배치되며, 제2 기판, 상기 제2 기판의 하부면 상에 상기 수직 방향으로 돌출된 제2 수직 채널을 따라서 교대로 적층된 복수의 제2 전극층들 및 복수의 제2 층간절연층들을 포함하는 제2 웨이퍼;를 포함하며,
    상기 제2 전극층들 각각은 패드부를 포함하고,
    상기 제1 웨이퍼는 상기 제2 전극층들의 패드부들과 상기 수직 방향으로 중첩되며 교대로 적층된 복수의 절연층들 및 상기 복수의 제1 층간절연층들로 이루어진 절연 스택을 포함하는 것을 특징으로 하는 메모리 장치.
  15. 제14항에 있어서, 상기 복수의 절연층들은 상기 복수의 제1 층간절연층들과 상이한 식각 선택성을 갖는 물질로 구성된 것을 특징으로 하는 메모리 장치.
  16. 제14 항에 있어서, 상기 제2 전극층들의 패드부들이 서로 스태거되어 계단 구조를 구성하는 것을 특징으로 하는 메모리 장치.
  17. 제14 항에 있어서, 상기 제2 전극층들에 각각 전기적으로 연결되고, 상기 절연 스택을 관통하는 복수의 컨택들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  18. 제17 항에 있어서, 상기 제1 웨이퍼는 상기 제1 기판 하부의 제3 기판 상에 마련되며 상기 복수의 컨택들을 통해서 상기 복수의 제2 전극층들에 연결되는 로직 회로를 더 포함하는 것을 특징으로 하는 메모리 장치.
  19. 제18 항에 있어서, 상기 교대로 적층된 복수의 제1 전극층들 및 복수의 제1 층간절연층들을 제1 메모리 블록 단위로 분리하는 복수의 제1 슬릿들;
    상기 교대로 적층된 복수의 제2 전극층들 및 복수의 제2 층간절연층들을 제2 메모리 블록 단위로 분리하는 복수의 제2 슬릿들;을 포함하며,
    이웃하는 제1 슬릿들 사이의 간격이 이웃하는 제2 슬릿들 사이의 간격보다 좁은 것을 특징으로 하는 메모리 장치.
  20. 제18 항에 있어서, 상기 교대로 적층된 복수의 제1 전극층들 및 복수의 제1 층간절연층들을 제1 메모리 블록 단위로 분리하는 복수의 제1 슬릿들;
    상기 교대로 적층된 복수의 제2 전극층들 및 복수의 제2 층간절연층들을 제2 메모리 블록 단위로 분리하는 복수의 제2 슬릿들;을 포함하며,
    이웃하는 제1 슬릿들 사이의 간격이 이웃하는 제2 슬릿들 사이의 간격보다 넓은 것을 특징으로 하는 메모리 장치.
  21. 제18 항에 있어서, 상기 제1 전극층들의 스택 개수가 상기 제2 전극층들의 스택 개수보다 적은 것을 특징으로 하는 메모리 장치.
  22. 제18 항에 있어서, 상기 제1 전극층들의 스택 개수가 상기 제2 전극층들의 스택 개수보다 많은 것을 특징으로 하는 메모리 장치.
  23. 제14 항에 있어서, 상기 제2 전극층들의 패드부들이 복수의 연결 영역들에 배치되되, 복수의 그룹으로 그룹화되어 그룹별로 서로 다른 연결 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  24. 제23 항에 있어서, 상기 복수의 연결 영역들 각각에서 상기 제2 전극층들의 패드부들이 서로 스태거되어 계단 구조를 구성하는 것을 특징으로 하는 메모리 장치.
  25. 제14 항에 있어서, 상기 제1 전극층들 각각은 패드부를 포함하며,
    상기 제1 전극층들의 패드부들은 복수의 연결 영역들에 배치되되, 복수의 그룹으로 그룹화되어 그룹별로 서로 다른 연결 영역에 배치되는 것을 특징으로 하는 메모리 장치.
  26. 제25 항에 있어서, 상기 복수의 연결 영역들 각각에서 상기 제1 전극층들의 패드부들은 서로 스태거되어 계단 구조를 구성하는 것을 특징으로 하는 메모리 장치.
  27. 제25 항에 있어서, 상기 제1 전극층들에 각각 전기적으로 연결되고, 상기 절연 스택을 관통하는 복수의 컨택들을 더 포함하는 것을 특징으로 하는 메모리 장치.
  28. 메모리 장치; 및
    메모리 컨트롤러;를 포함하며,
    상기 메모리 장치는 제1 웨이퍼에 마련된 스몰 블록; 및
    상기 제1 웨이퍼에 대해 수직 방향으로 배치된 상기 제2 웨이퍼에 마련된 라지 블록을 포함하며,
    상기 메모리 컨트롤러는 쓰기 요청된 데이터의 사이즈를 참조하여 상기 스몰 블록 또는 상기 라지 블록에 데이터를 저장하는 것을 특징으로 하는 메모리 시스템.
  29. 제28 항에 있어서, 상기 쓰기 요청된 데이터의 사이즈가 기준 사이즈 미만인 경우 상기 스몰 블록에 데이터를 저장하고, 상기 쓰기 요청된 데이터의 사이즈가 기준 사이즈 이상인 경우 상기 라지 블록에 데이터를 저장하는 것을 특징으로 하는 메모리 시스템.
  30. 제28 항에 있어서, 상기 스몰 블록 및 상기 라지 블록 각각은 복수의 셀 스트링들을 포함하며,
    상기 스몰 블록에 포함된 셀 스트링의 개수가 상기 라지 블록에 포함된 셀 스트링의 개수보다 적은 것을 특징으로 하는 메모리 시스템.
  31. 제28 항에 있어서, 상기 스몰 블록 및 상기 라지 블록이 독립적으로 소거되는 것을 특징으로 하는 메모리 시스템.
  32. 스몰 블록 및 라지 블록을 포함하는 메모리 장치의 데이터 쓰기 방법에 있어서,
    쓰기 요청을 수신하는 단계;
    상기 쓰기 요청된 쓰기 데이터의 사이즈를 검출하는 단계; 및
    상기 검출 결과에 따라 스몰 블록 또는 라지 블록에 데이터를 저장하는 단계; 를 포함하는 쓰기 방법.
  33. 제32 항에 있어서, 상기 쓰기 요청된 데이터의 사이즈가 기준 사이즈 미만인 경우 상기 스몰 블록에 데이터를 저장하고, 상기 쓰기 요청된 데이터의 사이즈가 기준 크기 이상인 경우 상기 라지 블록에 데이터를 저장하는 것을 특징으로 하는 쓰기 방법.
  34. 제32 항에 있어서, 상기 쓰기 요청된 데이터 사이즈가 기준 사이즈 미만인 경우 상기 스몰 블록에 데이터를 저장하기 전에 상기 스몰 블록을 소거하는 단계를 더 포함하는 것을 특징으로 하는 쓰기 방법.
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