KR20210151737A

KR20210151737A - 신경망을 위한 시냅스 스트링 및 시냅스 스트링 어레이

Info

Publication number: KR20210151737A
Application number: KR1020210168879A
Authority: KR
Inventors: 이종호; 이성태
Original assignee: 서울대학교산학협력단
Priority date: 2019-03-15
Filing date: 2021-11-30
Publication date: 2021-12-14
Also published as: US20200294602A1; US10957396B2; KR20200110582A; KR102354286B1

Abstract

본 발명은 시냅스 스트링 및 시냅스 스트링 어레이를 제공한다. 상기 시냅스 스트링은, 각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링; 및 제1 및 제2 셀 스트링들에 각각 연결된 제1 스위치 소자들;을 구비한다. 상기 제1 셀 스트링의 메모리 셀 소자들과 상기 제2 셀 스트링의 메모리 셀 소자들은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)은 읽기 (Read) 전압이 인가되는 단자가 서로 전기적으로 연결되어 하나의 시냅스 모방 소자를 구성함으로써, 상기 시냅스 스트링은 직렬 연결된 복수 개의 시냅스 모방소자들을 포함하게 된다. 상기 시냅스 스트링에는 뉴런 기능을 구현하는 주변회로 및 기준 전류원이 포함될 수 있다. 본 발명에 따른 시냅스 스트링은 고집적, 고신뢰성, 저전력을 특징을 가지므로, 고성능의 이진신경망(binary neural networks)을 포함한 다양한 신경망을 구현하는데 사용될 수 있다.

Description

신경망을 위한 시냅스 스트링 및 시냅스 스트링 어레이{Synapse string and synapse string array for neural networks}

본 발명은 이진 신경망(Binary neural networks)을 포함하는 다양한 신경망에 응용될 수 있는 신경 모방(neuromorphic) 기술에 관한 것으로서, 더욱 구체적으로는, 2차원이나 3차원 메모리 셀 스트링(string) 2개와 각 스트링에 직렬 연결된 스위치 소자를 활용하여 고집적, 저전력, 높은 내구성을 갖는 복수 개의 시냅스(synapse) 모방소자를 포함하는 시냅스 스트링(string), 뉴런 기능을 포함하는 시냅스 스트링 및 상기 시냅스 스트링을 이용한 시냅스 스트링 어레이에 관한 것이다.

최근 폰 노이만 아키텍처 기반의 집적회로에서 전력 소모가 크게 증가하고 발열 문제가 심각해지면서 동물의 신경계를 모방하려는 시도가 많이 시도되고 있다. 특히, 동물의 신경계를 모방한 기술에서는 전력 소모를 크게 줄이면서, 인지 기능이 가능하고 학습이 가능함으로써 인식 기능과 판단 기능을 개선할 수 있게 되었다. 이에 따라 기존의 폰 노이만 방식의 집적회로의 기능을 대체하거나 크게 개선할 수 있는 기회가 생겼다. 따라서, 이에 대한 관심이 증가하고 연구의 필요성이 크게 대두되었다.

뉴런의 기본 기능은 임계치 이상의 자극을 받았을 경우 전기적 스파이크를 발생시켜 다른 세포에 정보를 전달하는 것이다. 이렇게 발생하는 전기 신호를 활동전위(活動電位:action potential)라고 한다. 뉴런은 크게 세 가지 부분으로 나눌 수 있다. 핵이 있는 세포 부분이 신경세포체이며, 다른 세포에서 신호를 받는 부분이 수상돌기(樹狀突起:dendrite), 그리고 다른 세포에 신호를 주는 부분이 축삭돌기(軸索突起:axon)이다. 돌기 사이에 신호를 전달하는 부분을 시냅스(synapse)라고 한다.

뉴런은 다른 신경세포나 자극수용세포에서 자극을 받아 다른 신경세포 또는 샘세포로 자극을 전달하는데, 이러한 자극의 상호교환은 시냅스에서 일어난다. 1개의 신경세포(뉴런)는 다수의 시냅스를 통하여 자극을 받아 흥분을 통합한 후 신경세포체에 가까운 축삭 돌기로 전기적 스파이크를 전달하여 시냅스에 도달하게 한다.

이와 같이, 뉴런의 흥분이 시냅스를 거쳐 다른 신경세포에 전해지는 것을 흥분 전달이라고 한다. 시냅스에서의 흥분전달은 신경섬유로부터 세포체 또는 수상돌기 방향으로만 전해지고, 역방향으로는 전달되지 않으므로, 전체로서 한 방향으로만 흥분을 전달하게 된다.

또한, 시냅스는 단지 흥분을 전달하는 중계 장소일 뿐만 아니라 거기에 도착하는 흥분의 시간적/공간적 변화에 따라 가중을 일으키거나, 또는 억제를 일으켜 신경계의 고차적인 통합작용을 가능하게 하고 있다.

한편, 시냅스는 흥분을 전달하는 것 이외에 다른 신경세포로부터의 흥분의 전달을 억제하는 작용을 가진 것도 있다. 이런 것을 억제성 시냅스라고 한다. 어떤 신경섬유를 따라 전달되어 온 흥분이 억제성 시냅스에 도달하면 거기에서 억제성 전달물질이 분비된다. 이 물질은 시냅스에 접하는 신경세포의 세포막에 작용하여 그 세포의 흥분(활동전위의 발생)을 억제하는 작용이 있다. 그 때문에 억제성 전달물질이 작용하고 있는 동안, 다른 시냅스에 도달한 흥분은 전달되지 않게 된다.

또한 최근에 시냅스와 뉴런의 값을 -1 과 1의 값으로 제한시켜서 순방향전파와 역방향전파를 진행하는 이진신경망 (binary neural networks)이 활발히 연구되고 있다. 이진신경망 (binary neural networks)은 곱셈연산기 (multiplier)를 없앰으로써 면적과 전력측면에서 유리하다. 최근 RRAM 소자를 이용하여 이진신경망을 구현하는 시도가 있었다 (Xiaoyu Sun et al., "XNOR-RRAM: A Scalable and Parallel Resistive Synaptic Architecture for Binary Neural Networks", 　2018 Design, Automation & Test in Europe Conference & Exhibition). 여기서는 2T2R구조를 하나의 시냅스로 사용하고 이를 이용하여 XNOR operation을 하는 구조를 고안하고 이를 binary neural networks에 사용하였다. 그러나 종래 기술의 MEMRISTOR기반 시냅스의 경우, 소자의 신뢰성이 좋지 않고 또한 소자 사이의 산포가 큰 단점이 있다.

또한 최근 logic gate를 이용하여 이진신경망을 구현하는 시도가 있었다 (Daniel Bankman et al., "An always-on 3.8uJ/86% CIFAR-10 Mixed-signal binary CNN processor with all memory on chip in 28nm CMOS", 　2018 ISSCC). 그러나, 전술한 종래의 기술에 따라 logic gate를 이용하여 이진 신경망을 구현하는 것은 신뢰성은 좋으나 여러 개의 소자를 사용함으로써 직접도가 낮은 단점이 있다.

따라서 본 발명에서는 바람직하게는 고집적이면서 신뢰성이 우수한 NAND flash memory cell을 시냅스 모방소자로 사용하여 이진신경망 (binary neural networks)을 구현하는 방법을 제안하고, 이를 변화시켜 좀 더 복잡하고 다양한 신경망에 적용할 수 있는 방법을 제안한다.

국제특허공개공보 PCT/EP2012/062420

High-Performance Mixed-Signal Neurocomputing with Nanoscale Floating -Gate Memory Cell Arrays (IEEE Trans. on Neural Networks and Learning Systems, vol. 29, pp. 4782　- 4790, 2017)

전술한 문제점을 해결하기 위한 본 발명은, 높은 신뢰성과 저전력, 그리고 높은 집적도를 갖는 다수의 시냅스 모방 소자와 스위치 소자를 포함하는 시냅스 스트링을 제공하는 것을 목적으로 한다.

또한, 상기 시냅스 스트링에 뉴런의 기능을 구현할 수 있는 주변회로를 포함하는 시냅스 스트링과 그 어레이를 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 높은 신뢰성과 저전력, 그리고 높은 집적도를 갖는 다수의 시냅스 모방 소자와 스위치 소자를 포함하는 다수 개의 시냅스 스트링들과 주변회로들을 포함하는 시냅스 스트링 어레이를 제공하는 것을 목적으로 한다.

전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 시냅스 스트링은, 각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링; 및 제1 및 제2 셀 스트링의 양단부들 중 하나에 각각 연결된 제1 스위치 소자들;을 구 비하고, 상기 제1 셀 스트링의 메모리 셀 소자들과 상기 제2 셀 스트링의 메모리 셀 소자들은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)은 하나의 단자가 서로 전기적으로 연결되어 하나의 시냅스 모방 소자를 구성하며, 상기 일대일 대응되는 메모리 셀 소자의 서로 전기적 연결되는 단자는 읽기 (Read), 또는 통과 (Pass) 전압이 인가되거나 프로그램 또는 이레이저 (Program/Erase) 전압이 인가되는 단자인 것을 특징으로 하며, 상기 제1 및 제2 셀 스트링에 포함된 메모리 셀 소자들의 복수 개의 쌍은 복수 개의 시냅스 모방 소자를 구성한다.

전술한 제1 특징에 따른 시냅스 스트링에 있어서, 하나의 시냅스를 구성하는 메모리 셀 소자들과 상기 제1 스위치 소자들은 XNOR 동작을 수행하도록 구성된 것이 바람직하다.

전술한 제1 특징에 따른 시냅스 스트링에 있어서, 상기 제1 및 제2 셀 스트링의 메모리 셀 소자는 비휘발성 메모리 기능을 가진 MOSFET으로 구성되고, 하나의 쌍을 이루는 메모리 셀 소자들은 게이트 단자 또는 제어 게이트 단자가 서로 연결되는 것이 바람직하다.

전술한 제1 특징에 따른 시냅스 스트링에 있어서, 상기 제1 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것이 바람직하다.

전술한 제1 특징에 따른 시냅스 스트링은 제2 및 제3 스위치 소자들을 더 구비하며, 제2 스위치 소자들은 상기 제1 스위치 소자들에 각각 직렬로 연결되거나 상기 제1 및 제2 셀 스트링과 상기 제1 스위치 소자들 사이에 각각 직렬로 연결되어 구비되고, 제3 스위치 소자들은 제1 및 제2 셀 스트링의 제2 스위치 소자들이 연결되지 않은 단부들에 각각 직렬로 연결되어 구비되고, 상기 제2 및 제3 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것이 바람직하다.

전술한 제1 특징에 따른 시냅스 스트링에 있어서, 상기 시냅스 스트링은 제4 스위치 소자를 더 구비하고, 상기 제4 스위치 소자는 상기 시냅스 스트링의 양단부 중 일단 또는 양단에 직렬로 연결되되, 상기 제4 스위치 소자는 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것이 바람직하다.

전술한 제1 특징에 따른 시냅스 스트링에 있어서, 하나의 시냅스를 구성하는 제1 셀 스트링의 메모리 셀 소자와 제2 셀 스트링의 메모리 셀 소자의 쌍은 인접한 위치에 배치되어 두 소자 특성이 동일하도록 하는 것이 바람직하다.

전술한 제1 특징에 따른 시냅스 스트링에 있어서, 특정 시냅스를 구성하는 한 쌍의 메모리 셀 소자들의 연결된 단자에 읽기 전압(Read Bias)을 인가하고, 상기 특정 시냅스를 제외한 나머지 시냅스를 구성하는 메모리 셀 소자 쌍들의 연결 단자에는 패스 전압(Pass Bias)을 인가하여, 제1 스위치 소자들의 입력 단자에 각각 입력 신호가 인가된 상태에서 상기 특정 시냅스를 구성하는 메모리 셀 소자들에 저장된 정보를 읽는 것이 바람직하다.

본 발명의 제2 특징에 따른 시냅스 스트링은, 각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링; 제1 및 제2 셀 스트링의 양단부들 중 하나에 각각 연결된 제1 스위치 소자들; 기준 전류를 제공하는 기준 전류원; 및 상기 제1 및 제2 셀 스트링으로부터 각 시냅스에 대한 시냅스 스트링 전류들이 순차적으로 입력되고, 상기 기준 전류원으로부터 흐르는 기준 전류(I _ref)가 입력되고, 순차적으로 입력되는 각 시냅스에 대한 시냅스 스트링 전류(I _ss)들과 상기 기준 전류를 비교하여 처리하여 그 결과를 출력하는 주변 회로((peripheral circuit);를 구비하고,

상기 제1 셀 스트링의 메모리 셀 소자들과 상기 제2 셀 스트링의 메모리 셀 소자들은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)은 하나의 단자가 서로 전기적으로 연결되어 하나의 시냅스 모방 소자를 구성하며, 상기 일대일 대응되는 메모리 셀 소자의 서로 전기적 연결되는 단자는 읽기 (Read), 또는 통과 (Pass) 전압이 인가되거나 프로그램 또는 이레이저 (Program/Erase) 전압이 인가되는 단자인 것을 특징으로 하며, 상기 제1 및 제2 셀 스트링에 의해 이루어지는 메모리 셀 소자들의 복수 개의 쌍은 복수 개의 시냅스 모방 소자를 구성하는 것이 바람직하다.

전술한 제2 특징에 따른 시냅스 스트링에 있어서, 상기 기준 전류원을 구성하는 소자는 MOSFET 또는 상기 제1 및 제2 셀 스트링의 메모리 셀 소자들과 같은 소자로 구성되거나, 상기 제1 및 제2 셀 스트링의 메모리 셀 소자들과 같은 소자를 직렬 또는 병렬로 2개 이상을 연결하여 구성된 것을 특징으로 하며, 상기 기준 전류원을 구성하는 소자가 MOSFET인 경우 채널의 길이 또는 폭을 조절하는 것이 바람직하다.

전술한 제2 특징에 따른 시냅스 스트링에 있어서, 상기 주변 회로는, 순차적으로 입력되는 각 시냅스 모방 소자에 대한 시냅스 스트링 전류들과 상기 기준 전류를 비교하여 비교 결과들을 순차적으로 출력하는 제1 비교 회로; 상기 재1 비교 회로로부터 상기 시냅스 스트링의 모든 시냅스 모방 소자에 대한 비교 결과값들을 순차적으로 입력 받아 처리하는 적산 회로; 상기 적산 회로의 최종 결과값을 사전 설정된 기준값과 비교하여 두 개의 값으로 구분하여 출력하는 제3 비교 회로;를 구비하는 것이 바람직하다.

전술한 제2 특징에 따른 시냅스 스트링에 있어서, 하나의 시냅스 모방소자를 구성하는 메모리 셀 소자들과 상기 제1 스위치 소자들은 XNOR 동작을 수행하도록 구성된 것이 바람직하다.

전술한 제2 특징에 따른 시냅스 스트링에 있어서, 상기 제1 및 제2 셀 스트링의 메모리 셀 소자는 비휘발성 메모리 기능을 가진 MOSFET으로 구성되고, 하나의 쌍을 이루는 메모리 셀 소자들은 게이트 단자 또는 제어 게이트 단자가 서로 연결되어 읽기 (Read), 통과 (Pass), 프로그램/이레이저 (Program/Erase) 전압이 인가되는 것이 바람직하다.

전술한 제2 특징에 따른 시냅스 스트링에 있어서, 상기 제1 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것이 바람직하다.

전술한 제2 특징에 따른 시냅스 스트링에 있어서, 상기 시냅스 스트링은 제2 및 제3 스위치 소자들을 더 구비하며, 제2 스위치 소자들은 상기 제1 스위치 소자들에 각각 직렬로 연결되거나 상기 제1 및 제2 셀 스트링과 상기 제1 스위치 소자들 사이에 각각 직렬로 연결되어 구비되고, 제3 스위치 소자들은 제1 및 제2 셀 스트링의 제2 스위치 소자들이 연결되지 않은 단부들에 각각 직렬로 연결되어 구비되고, 상기 제2 및 제3 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것이 바람직하다.

전술한 제2 특징에 따른 시냅스 스트링에 있어서, 상기 시냅스 스트링은 제4 스위치 소자를 더 구비하고, 상기 제4 스위치 소자는 상기 제2 및 제3 스위치 소자들과 직렬로 연결되거나 제2 또는 제3 스위치 소자들 중 어느 한 스위치 소자들과 직렬로 연결되고, 상기 제4 스위치 소자는 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것이 바람직하다.

전술한 제2 특징에 따른 시냅스 스트링에 있어서, 하나의 시냅스 모방 소자를 구성하는 제1 셀 스트링의 메모리 셀 소자와 제2 셀 스트링의 메모리 셀 소자의 쌍은 인접한 위치에 배치되어 두 소자 특성이 동일하도록 구성된 것이 바람직하다.

본 발명의 제3 특징에 따른 시냅스 스트링은, 각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링; 및 제1 및 제2 셀 스트링의 양단부들 중 하나에 각각 연결된 스위치 소자들; 및 상기 제1 및 제2 셀 스트링의 각 시냅스 모방 소자에 의한 시냅스 스트링 전류들에 의해 임의의 노드(P)에서 감지된 전압들이 순차적으로 입력되고, 상기 순차적으로 입력된 전압을 적산한 값과 사전 설정된 기준값을 비교하여 처리하여 그 결과를 출력하는 주변 회로((peripheral circuit);를 구비하고,

상기 주변 회로는, 상기 노드(P)에 직렬 연결되고, 상기 노드(P)는 상기 제1 및 제2 셀 스트링의 일단부 및 스위치 소자들의 일단부들 중 하나의 노드인 것을 특징으로 하는 리셋용 스위치; 상기 노드(P)의 전압을 읽어내는 전압 감지 회로; 상기 전압 감지 회로에 의해, 상기 제1 및 제2 셀 스트링의 각 시냅스 스트링 전류에 의해 상기 노드(P)에서 감지된 전압들이 순차적으로 입력되고, 상기 순차적으로 입력된 전압들을 적산하는 적산 회로; 및 상기 적산 회로에 의해 적산된 값과 사전 설정된 기준값을 비교하여 출력하는 비교 회로;를 구비하는 것을 특징으로 하며,

상기 제1 셀 스트링의 메모리 셀 소자들과 상기 제2 셀 스트링의 메모리 셀 소자들은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)은 하나의 단자가 서로 전기적으로 연결되어 하나의 시냅스 모방 소자를 구성하며, 상기 일대일 대응되는 메모리 셀 소자의 서로 전기적 연결되는 단자는 읽기 (Read), 또는 통과 (Pass) 전압이 인가되거나 프로그램 또는 이레이저 (Program/Erase) 전압이 인가되는 단자인 것을 특징으로 하며, 상기 제1 및 제2 셀 스트링에 의해 이루어지는 메모리 셀 소자들의 복수 개의 쌍은 복수 개의 시냅스 모방 소자를 구성한다.

본 발명의 제4 특징에 따른 시냅스 스트링 어레이는, 전술한 제1 특징에 따른 시냅스 스트링을 다수 개로 배치하여 어레이로 확장될 수 있도록 하고, 각 시냅스 스트링의 전류를 공통으로 처리하거나 모듈별로 처리할 수 있는 주변회로를 포함한다.

본 발명의 제5 특징에 따른 시냅스 스트링 어레이는, 전술한 제2 특징 또는 제3 특징에 따른 시냅스 스트링을 다수 개로 배치하여 어레이로 확장될 수 있도록 한다.

본 발명에 따른 시냅스 스트링은 직렬로 연결된 다수의 시냅스 모방소자를 포함하고 있어 집적도를 크게 개선할 수 있다.

또한, 본 발명에 따른 시냅스 스트링의 시냅스 모방소자는 전하저장층을 포함하는 2개의 MOSFETs 또는 플래시 메모리 셀 소자들로 구성되어 내구성이나 신뢰성이 우수하다.

또한, 본 발명에 따른 시냅스 스트링은 직렬로 연결된 다수 개의 시냅스 모방소자와 제1 스위치 소자로 구성되어, XNOR 연산을 안정적으로 수행할 수 있다.

또한, 본 발명에 따른 시냅스 스트링 및 시냅스 스트링 어레이는 기존의 2차원 또는 3차원 낸드 플래시 기술을 활용하여 제작될 수 있다. 따라서, 본 발명에 따른 시냅스 스트링 및 시냅스 스트링 어레이를 이용하여 이진 신경망을 구성하는 경우, 이진 신경망 (binary neural networks)의 집적도와 신뢰성을 크게 높일 수 있고 전력소모를 줄일 수 있다.

또한, 본 발명의 시냅스 스트링에 부가적인 회로와 스위치를 추가하여 ternary 신경망 또는 좀 더 다양한 신경망을 구현할 수 있어 복잡하고 수준이 높은 데이터의 인식을 가능하게 할 수 있다.

도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 시냅스 스트링의 일 실시형태를 도시한 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 시냅스 스트링의 제2 실시 형태를 도시한 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 시냅스 스트링의 제2 실시 형태에 있어서, 상기 제2 스위치 소자들의 위치를 변형한 형태를 도시한 회로도이다.
도 4a 내지 도 4c는 본 발명의 제1 실시예에 따른 시냅스 스트링의 제4 실시 형태를 도시한 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 시냅스 스트링의 제5 실시 형태를 도시한 회로도이다.
도 6은 본 발명의 바람직한 제2 실시예에 따른 시냅스 스트링의 일 실시 형태를 도시한 회로도이다.
도 7a 내지 도 7d는 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 주변 회로(40)에 연결된 기준 전류원(30)의 다양한 실시 형태를 도시한 회로도이다.
도 8a 내지 도 8d는 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 기준 전류원과 기본 시냅스 스트링의 전류를 비교하기 위한 스위치 동작의 다양한 실시 형태를 도시한 회로도이다.
도 9a는 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 주변 회로에 대한 제1 실시형태를 개략적으로 도시한 블록도이다.
도 9b는 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 주변 회로에 대한 제2 실시형태를 개략적으로 도시한 블록도이다.
도 10은 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 기본 시냅스 스트링의 제1 실시 형태, 주변회로 및 전류원을 이용하여 XNOR 동작하는 일례를 설명하기 위하여 도시한 회로도이다.
도 11은 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 기본 시냅스 스트링의 제5 실시 형태, 주변회로 및 전류원을 이용하여 XNOR 동작하는 일례를 설명하기 위하여 도시한 회로도이다.
도 12a 및 도 12b는 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 기본 시냅스 스트링의 각 시냅스 모방 소자의 전류들을 차례로 읽기 위하여 인가되는 펄스 구조(pulse scheme)를 설명하기 위하여 도시한 회로도 및 그래프들이다.
도 13은 본 발명의 제3 실시예에 따른 시냅스 스트링 어레이의 제1 실시 형태를 도시한 회로도이다.
도 14는 본 발명의 제3 실시예에 따른 시냅스 스트링 어레이의 제2 실시 형태를 도시한 회로도이다.

본 발명에서는 바람직하게 두개의 NAND 플래시 메모리 셀 스트링에서 각 스트링의 셀 두개가 한 쌍으로 시냅스 모방 소자를 구현하고 이들 시냅스 모방 소자와 각 셀 스트링에 구비된 스위치 소자를 이용하여 XNOR 동작이 가능하고 신뢰성이 좋은 고집적의 시냅스 스트링을 제공하는 것을 특징으로 한다.

특히, 본 발명에 따른 시냅스 모방 소자는 전하 저장층에 음(-) 또는 양(+)의 전하를 프로그램 또는 이레이져 동작에 따라 다양한 양으로 저장할 수 있도록 하여 일반적인 시냅스의 가중치 변화가 가능하도록 한다. 또한, 본 발명에 따른 시냅스 모방 소자는 바람직하게 NAND flash memory 셀을 이용하기 때문에 신뢰성이 좋고 작은 면적에서 구현이 가능하도록 한다.

또한, 본 발명에 따른 XNOR 동작이 가능한 시냅스 스트링은 뉴런 기능을 구현하기 위해 기존의 낸드 플래시 메모리에서 셀 스트링에 있는 각 셀을 읽는 동작과 유사하게 시냅스 모방 소자를 읽어서 출력으로 2개의 값을 구분하여 내놓는 주변회로를 포함한다. 이를 위해 시냅스 스트링의 한 단부에 스위치가 연결되고 이 스위치의 단부 노드를 P라 하며, 상기 주변 회로는 상기 노드 P에 reset을 위한 리셋용 스위치 소자가 직렬로 연결되고 노드 P의 전압을 읽어 들이기 위한 전압 감지 회로를 더 구비하게 된다.

또한, 본 발명에 따른 XNOR 동작이 가능한 시냅스 스트링은 뉴런 기능을 구현하기 위해 기준 전류원과 주변회로를 포함한다. 주변회로는 시냅스로부터 읽어 들인 전류의 값을 기준전류값과 비교하여 2개의 값으로 구분해주는 역할을 한다.

또한, 본 발명에 따른 시냅스 스트링은 이진신경망 (binary neural networks) 또는 다양한 신경망 시스템에 사용될 수 있도록 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 시냅스 스트링 및 시냅스 스트링 어레이에 대하여 구체적으로 설명한다. 본 발명의 제1 실시예는 시냅스 스트링의 기본 구조들의 다양한 실시 형태들에 관한 것이며, 본 발명의 제2 실시예는 제1 실시예에 따른 시냅스 스트링의 기본 구조에 주변 회로 및 기준 전류원을 포함하여 뉴런으로서의 기능을 수행할 수 있도록 한 시냅스 스트링의 다양한 실시 형태들에 관한 것이며, 본 발명의 제3 실시예는 제1 실시예에 따른 시냅스 스트링의 기본 구조에 리셋용 스위치 소자 (Switch for Reset)와 전압 감지 회로를 포함하는 주변 회로를 구비하여 뉴런으로서의 기능을 수행할 수 있도록 한 시냅스 스트링의 다양한 실시 형태들에 관한 것이며, 본 발명의 제4 실시예는 전술한 복수 개의 시냅스 스트링들을 어레이로 연결한 시냅스 스트링 어레이에 관한 것이다.

< 제1 실시예 >

도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 시냅스 스트링의 일 실시형태를 도시한 회로도이다.

도 1a 및 도 1b를 참조하면, 본 발명의 제1 실시예에 따른 시냅스 스트링(1)은 각각 직렬 연결된 복수 개의 메모리 셀 소자들(100, 200)을 구비한 제1 및 제2 셀 스트링(10, 20), 및 제1 및 제2 셀 스트링의 양단부들 중 하나의 단부들에 각각 연결된 제1 스위치 소자들(12, 22)을 구비한다. 본 명세서에서는, 설명의 편의상, 제1 및 제2 셀 스트링의 양단부들 중 하나의 단부들에 각각 제1 스위치 소자들이 연결되며, 제1 스위치 소자들이 연결된 제1 및 제2 셀 스트링의 단부를 제1 단부로 정의하고, 제1 및 제2 셀 스트링의 나머지 단부를 제2 단부로 정의한다.

상기 제1 셀 스트링(10)의 메모리 셀 소자들(100)과 상기 제2 셀 스트링(20)의 메모리 셀 소자들(200)은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)(300)은 하나의 시냅스 모방 소자를 구성한다. 하나의 시냅스 모방 소자를 구성하는 상기 메모리 셀 소자들에서 서로 전기적으로 연결되는 단자는 상기 메모리 셀 소자의 단자들 중 읽기(Read) 전압 또는 통과(Pass) 전압이 인가되거나 프로그램(Program) 전압 또는 이레이저(Erase) 전압이 인가되는 단자인 것이 바람직하다. 한편, 상기 메모리 셀 소자들에서 서로 전기적으로 연결되는 단자에는 필요에 따라 스위칭을 위한 전압 또는 기준 전류원을 턴온시키거나 턴오프시키기 위해 인가되는 전압이 인가될 수도 있다.

상기 제1 및 제2 셀 스트링에 포함된 메모리 셀 소자들의 복수 개의 쌍은 복수 개의 시냅스 모방 소자를 구성하게 되고, 그 결과 제1 및 제2 셀 스트링을 구비하는 상기 시냅스 스트링은 복수 개의 시냅스 모방 소자들을 포함하게 된다.

상기 시냅스 스트링에서 하나의 시냅스를 구성하는 메모리 셀 소자들과 상기 제1 스위치 소자들은 XNOR 동작을 수행하도록 구성된 것이 바람직하다.

상기 제1 및 제2 셀 스트링의 메모리 셀 소자는 비휘발성 메모리 기능을 가진 MOSFET으로 구성되고, 이 경우 하나의 쌍을 이루는 메모리 셀 소자들은 게이트 단자 또는 제어 게이트 단자가 서로 연결되는 것이 바람직하다.

상기 제1 스위치 소자들(12, 22)은 제1 및 제2 셀 스트링들(10, 20)의 양단부들 중 어느 하나의 단부에만 연결된다. 본 명세서에서는, 설명의 편의상 제1 스위치 소자들(12, 22)이 연결된 제1 및 제2 셀 스트링의 단부를 제1 및 제2 셀 스트링들의 제1 단부로 정의하고, 제1 및 제2 셀 스트링의 나머지 단부를 제2 단부로 정의한다. 상기 제1 스위치 소자들의 입력 단자들로 각각 입력되는 입력 신호는 이전 뉴런들로부터 나오는 신호들로 구성될 수 있다. 상기 제1 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어질 수 있다. 도 1a는 상기 제1 스위치 소자들을 비휘발성 메모리 기능을 갖는 MOSFET 또는 플래시 메모리 셀 소자로 구성한 것이며, 도 1b는 상기 제1 스위치 소자들을 MOSFET으로 구성한 것이다. 이 경우, 상기 제1 스위치 소자들의 입력 단자는 게이트 전극 또는 제어 전극이 될 수 있으며, 상기 제1 스위치 소자가 비휘발성 메모리 기능을 갖는 소자이면 비휘발성 메모리 기능을 이용하여 문턱 전압을 바꿀 수 있게 된다.

상기 시냅스 스트링에서 하나의 시냅스 모방 소자를 구성하는 제1 셀 스트링의 메모리 셀 소자와 제2 셀 스트링의 메모리 셀 소자의 쌍은 인접한 위치에 배치되어 두 소자의 특성이 동일하도록 하는 것이 바람직하다.

도 2는 본 발명의 제1 실시예에 따른 시냅스 스트링의 제2 실시 형태를 도시한 회로도이다.

도 2를 참조하면, 본 발명의 제1 실시예에 따른 시냅스 스트링의 제2 실시 형태는 전술한 제1 실시 형태에 따른 시냅스 스트링에 제2 및 제3 스위치 소자를 더 구비하는 것을 특징으로 한다. 따라서, 본 발명의 제1 실시예에 따른 시냅스 스트링의 제2 실시 형태는, 각각 직렬 연결된 복수 개의 메모리 셀 소자들(100, 200)을 구비한 제1 및 제2 셀 스트링(10, 20), 제1 및 제2 셀 스트링의 제1 단부들에 각각 연결된 제1 스위치 소자들(12, 22), 상기 제1 스위치 소자들에 직렬 연결된 제2 스위치 소자들(14, 24), 및 제1 및 제2 셀 스트링의 제2 단부들에 각각 직렬 연결된 제3 스위치 소자들(16, 26)을 구비한다.

상기 제1 및 제2 셀 스트링과 제1 스위치 소자들의 구조 및 동작은 전술한 제1 실시형태와 동일하므로, 중복되는 설명은 생략한다.

상기 제2 스위치 소자들(14, 24)은 각각, 도 2에 도시된 바와 같이 상기 제1 스위치 소자들에 직렬로 연결되는 것이 바람직하다.

도 3은 본 발명의 제1 실시예에 따른 시냅스 스트링의 제2 실시 형태에 있어서, 상기 제2 스위치 소자들의 변형 형태를 도시한 회로도이다. 상기 제2 스위치 소자들의 변형 형태는, 도 3에 도시된 바와 같이, 제1 스위치 소자들과 제1 및 제2 셀 스트링의 제1 단부의 사이에 직렬로 연결될 수 있다.

상기 제3 스위치 소자들(16, 26)은 제1 및 제2 셀 스트링의 제2 단부들에 각각 직렬 연결된 것이 바람직하다.

상기 제2 및 제3 스위치 소자들은, 제1 스위치 소자들과 마찬가지로, MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것이 바람직하다.

본 발명의 제1 실시예에 따른 시냅스 스트링의 제2 실시 형태에 있어서, 제1 스위치는 입력값(IPUT)이 입력되며, 제2 및 제3 스위치는 제1 및 제2 셀 스트링에 있는 메모리 셀 소자들을 독립적으로 프로그램 또는 이레이저할 수 있도록 하기 위해 구비한다.

제2 스위치와 제3 스위치를 이용하여 제1 및 제2 셀 스트링들을 서로 분리하여 각각 프로그램 또는 이레이저하거나 제1 및 제2 셀 스트링을 같이 프로그램 또는 이레이저할 수 있도록 한다. 한편, 시냅스 스트링 어레이를 구성하는 경우, 상기 제2 스위치와 제3 스위치를 이용하여 시냅스 스트링 어레이에서 특정 시냅스 스트링을 선택하여 동작시킬 수 있다.

본 발명의 제1 실시예에 따른 시냅스 스트링의 제3 실시 형태는 전술한 제1 실시 형태에 따른 시냅스 스트링에 제2 스위치 소자를 더 구비하는 것을 특징으로 한다.

따라서, 본 발명의 제1 실시예에 따른 시냅스 스트링의 제3 실시 형태는, 각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링, 제1 및 제2 셀 스트링의 제1 단부들에 각각 연결된 제1 스위치 소자들 및 제2 스위치 소자들을 구비한다. 상기 제1 및 제2 셀 스트링과 제1 스위치 소자들의 구조 및 동작은 전술한 제1 실시형태와 동일하므로, 중복되는 설명은 생략한다.

상기 제2 스위치 소자들은 각각 상기 제1 스위치 소자들에 직렬로 연결되거나, 제1 스위치 소자들과 제1 및 제2 셀 스트링의 제1 단부의 사이에 직렬로 연결되거나, 제1 및 제2 셀 스트링의 제2 단부들에 직렬 연결되는 것이 바람직하며, 특히 제2 스위치 소자들은 제2 단부들에 직렬로 연결되는 것이 가장 바람직하다. 가장 바람직한 경우, 각 시냅스 모방소자의 셀 소자를 프로그램/이레이져 할 때 제1 스위치 소자와 제2 스위치 소자를 이용하여 독립적으로 셀 소자의 문턱전압을 제어할 수 있다. 상기 제2 스위치 소자들은, 제1 스위치 소자들과 마찬가지로, MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것이 바람직하다. 상기 제3 실시 형태에 따른 제2 스위치 소자는 제2 실시 형태의 제2 또는 제3 스위치 소자와 동일하게 동작된다. 제1 스위치 소자와 제2 스위치 소자는 시냅스 모방 소자의 셀 소자를 독립적으로 프로그램 또는 이레이져하여 문턱전압을 바꿀 때 사용될 수 있다. 여기서 XNOR 동작 시에는 제1 스위치 소자의 입력에 입력 신호가 주어진다.

도 4a 내지 도 4c는 본 발명의 제1 실시예에 따른 시냅스 스트링의 제4 실시 형태를 도시한 회로도이다.

도 4a 내지 도 4c를 참조하면, 본 발명의 제1 실시예에 따른 시냅스 스트링의 제4 실시 형태는 전술한 제1 실시 형태에 따른 시냅스 스트링에 제4 스위치 소자를 더 구비하는 것을 특징으로 한다. 따라서, 본 발명의 제1 실시예에 따른 시냅스 스트링의 제4 실시 형태는, 각각 직렬 연결된 복수 개의 메모리 셀 소자들(100, 200)을 구비한 제1 및 제2 셀 스트링(10, 20), 제1 및 제2 셀 스트링의 제1 단부들에 각각 연결된 제1 스위치 소자들(12, 22), 및 제4 스위치 소자(18, 28)을 구비한다. 상기 제1 및 제2 셀 스트링, 제1 스위치 소자들은 전술한 제1 실시형태와 동일하므로 중복되는 설명은 생략한다.

상기 제4 스위치 소자들(18, 28)은 각각, 도 4a에 도시된 바와 같이 전기적으로 서로 연결된 상기 제1 스위치 소자들에 직렬로 연결되고 전기적으로 서로 연결된 제1 및 제2 셀 스트링의 제2 단부에 직렬로 연결되거나, 도 4b에 도시된 바와 같이 전기적으로 서로 연결된 상기 제1 스위치 소자들에만 직렬로 연결되거나, 도 4c에 도시된 바와 같이 전기적으로 서로 연결된 제1 및 제2 셀 스트링의 제2 단부에 직렬로 연결되는 것이 바람직하다.

상기 제4 스위치 소자들은, 제1 스위치 소자들과 마찬가지로, MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것이 바람직하다. 상기 제4 스위치는, 복수 개의 시냅스 스트링들을 포함하는 시냅스 스트링 어레이를 구현하는 경우, 복수 개의 시냅스 스트링들 중 특정 시냅스 스트링을 선택하기 위하여 사용되거나, 기준 전류원과 해당 시냅스 스트링을 서로 동기화시켜 동작시키기 위해 사용될 수 있다.

도 5는 본 발명의 제1 실시예에 따른 시냅스 스트링의 제5 실시 형태를 도시한 회로도이다. 도 5를 참조하면, 본 발명의 제1 실시예에 따른 시냅스 스트링의 제5 실시 형태는 전술한 제2 실시 형태에 따른 시냅스 스트링에 제4 스위치 소자를 더 구비하는 것을 특징으로 한다. 따라서, 본 발명의 제1 실시예에 따른 시냅스 스트링의 제5 실시 형태는, 각각 직렬 연결된 복수 개의 메모리 셀 소자들(100, 200)을 구비한 제1 및 제2 셀 스트링(10, 20), 제1 및 제2 셀 스트링의 제1 단부들에 각각 연결된 제1 스위치 소자들(12, 22), 상기 제1 스위치 소자들에 직렬 연결된 제2 스위치 소자들(14, 24), 제1 및 제2 셀 스트링의 제2 단부들에 각각 직렬 연결된 제3 스위치 소자들(16, 26) 및 제4 스위치 소자들(18, 28)을 구비한다. 상기 제1 및 제2 셀 스트링과 제1, 제2 및 제3 스위치 소자들은 전술한 제2 실시형태와 동일하므로, 중복되는 설명은 생략한다.

상기 제4 스위치 소자들(18, 28)은 각각, 도 5에 도시된 바와 같이 전기적으로 서로 연결된 상기 제2 스위치 소자들에 직렬로 연결되고 전기적으로 서로 연결된 제3 스위치 소자들에 직렬로 연결되거나, 전기적으로 서로 연결된 상기 제2 스위치 소자들에만 직렬로 연결되거나, 전기적으로 서로 연결된 제3 스위치 소자들에만 병렬로 연결되는 것이 바람직하다. 상기 제4 스위치 소자들은, 제1 스위치 소자들과 마찬가지로, MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것이 바람직하다. 상기 제4 스위치는, 복수 개의 시냅스 스트링들을 포함하는 시냅스 스트링 어레이를 구현하는 경우, 복수 개의 시냅스 스트링들 중 특정 시냅스 스트링을 선택하기 위하여 사용되거나, 기준 전류원과 해당 시냅스 스트링을 서로 동기화시켜 동작시키기 위해 사용될 수 있다.

< 제2 실시예 >

이하, 본 발명의 제2 실시예에 따른 시냅스 스트링에 대하여 구체적으로 설명한다. 본 발명의 제2 실시예에 따른 시냅스 스트링은 제1 실시예에 따른 기본 구조의 시냅스 스트링에 주변 회로 및 기준 전류원을 더 구비하는 것을 특징으로 한다.

도 6은 본 발명의 바람직한 제2 실시예에 따른 시냅스 스트링의 일 실시 형태를 도시한 회로도이다. 도 6을 참조하면, 본 발명의 바람직한 제2 실시예에 따른 시냅스 스트링(2)은 기본 구조의 시냅스 스트링(1), 기준 전류를 제공하는 기준 전류원(30), 및 주변 회로(peripheral circuit;40)를 구비한다. 상기 기본 구조의 시냅스 스트링(1)은 제1 실시예에 따른 시냅스 스트링의 제1 내지 제5 실시 형태들 중 하나로 구성될 수 있다. 도 6에 도시된 시냅스 스트링은 제1 실시예의 제1 실시 형태에 따른 기본 구조의 시냅스 스트링에 기준 전류원과 주변 회로를 더 포함시킨 것을 특징으로 한다. 따라서, 도 6을 참조하면, 본 발명의 제2 실시예에 따른 시냅스 스트링(2)은 각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링, 제1 및 제2 셀 스트링의 양단부들 중 하나의 단부들에 각각 연결된 제1 스위치 소자들, 기준 전류원 및 주변 회로를 구비한다.

상기 주변 회로(peripheral circuit;40)는 제1 및 제2 입력 단자를 적어도 구비하고, 제1 입력 단자로는 상기 기본 시냅스 스트링으로부터 각 시냅스 모방 소자에 대한 시냅스 스트링 전류(I _ss)들이 순차적으로 입력되고, 제2 입력 단자로는 상기 기준 전류원으로부터 흐르는 기준 전류(I _ref)가 입력된다. 상기 주변 회로는 순차적으로 입력되는 각 시냅스 모방 소자에 대한 시냅스 스트링 전류(I _ss)들과 상기 기준 전류를 순차적으로 비교하여 처리하여 그 결과를 출력한다.

상기 기준 전류원(30)은 상기 주변 회로의 제2 입력 단자로 사전 설정된 기준 전류(I _ref)를 제공한다. 도 7a 내지 도 7d는 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 주변 회로(40)에 연결된 기준 전류원(30)의 다양한 실시 형태를 도시한 회로도이다. 상기 기준 전류원을 구성하는 소자는, 도 7a에 도시된 바와 같이 MOSFET으로 구성되거나, 도 7b에 도시된 바와 같이 비휘발성 기능을 갖는 MOSFET이나 플래시 메모리 소자로 구성되거나, 기본 구조의 시냅스 스트링을 구성하는 제1 및 제2 셀 스트링의 메모리 셀 소자들과 같은 소자로 구성될 수 있다. 도 7c 및 도 7d에 도시된 바와 같이 상기 제1 및 제2 셀 스트링의 메모리 셀 소자들과 같은 소자를 직렬 또는 병렬로 1개 이상을 연결하여 구성될 수 있다. 또한, 상기 기준 전류원을 구성하는 소자가 MOSFET인 경우 채널의 길이 또는 폭을 조절할 수 있도록 구성된 것이 바람직하다.

한편, 상기 기준 전류원을 구성하는 소자는 기본 구조의 시냅스 스트링과 전기적으로 절연되되 최대한 인접하게 배치하여, 상기 시냅스 스트링 전류와 기준 전류의 편차가 감소하도록 하여 상기 시냅스 스트링 전류와 기준 전류의 비교를 정확하게 할 수 있도록 하는 것이 바람직하다. 상기 기본 구조의 시냅스 스트링에 있어서, 하나의 시냅스 모방 소자를 구성하는 메모리 셀 소자들과 상기 제1 스위치 소자들은 XNOR 동작을 수행하도록 구성된 것이 바람직하다.

도 8a 내지 도 8d는 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 기준 전류원과 기본 시냅스 스트링의 전류를 비교하기 위한 스위치 동작의 다양한 실시 형태를 도시한 회로도이다. 도 8a 내지 도 8d를 참조하면, 기준 전류원을 MOSFET으로 구성한 경우, 기준 전류원의 게이트 단자와 기본 구조의 시냅스 스트링의 스위치 소자의 게이트 단자를 같이 연결하고 펄스 전압(V _comp)을 동시에 인가함으로써, 같은 시간에 전류가 흐르도록 하는 것이 바람직하다. 도 8a는 기준 전류원의 게이트 단자와 기본 구조의 시냅스 스트링의 마지막 시냅스 모방 소자의 게이트 단자들이 연결된 경우이며, 도 8b는 기준 전류원의 게이트 단자와 기본 구조의 시냅스 스트링의 제2 스위치 소자의 게이트 단자들이 연결된 경우이며, 도 8c는 기준 전류원의 게이트 단자와 기본 구조의 시냅스 스트링의 제3 스위치 소자들의 게이트 단자들이 연결된 경우이며, 도 8d는 기준 전류원의 게이트 단자와 기본 구조의 시냅스 스트링의 제4 스위치 소자의 게이트 단자들이 연결된 경우이다.

도 9a는 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 주변 회로에 대한 제1 실시 형태를 개략적으로 도시한 블록도이다. 도 9a를 참조하면, 상기 주변 회로(40)의 제1 실시 형태는 제1 비교 회로(400), 적산 회로(410) 및 제2 비교 회로(420)를 구비하며, 상기 제1 비교 회로(400)는 기준 전류원과 셀 스트링으로부터 입력된 전류들을 비교하게 된다.

상기 제1 비교 회로(400)는 적어도 제1 및 제2 입력 단자들을 구비하고, 상기 제1 입력 단자는 기본 시냅스 스트링의 일단과 연결되어 기본 시냅스 스트링으로부터 각 시냅스 모방 소자들로부터 발생되는 시냅스 스트링 전류들을 순차적으로 입력받고, 상기 제2 입력 단자는 기준 전류원의 출력단과 연결되어 기준 전류원으로부터 기준 전류를 입력받는다. 상기 제1 비교 회로(400)는 전류 비교기로 구성되어, 제1 입력 단자로 순차적으로 입력되는 각 시냅스에 대한 시냅스 스트링 전류들과 제2 입력 단자로 입력되는 상기 기준 전류를 비교하여 비교 결과들을 순차적으로 출력하게 된다.

상기 적산 회로(410)는 디지털 카운터나 덧셈기 또는 커패시터를 포함하는 아날로그 회로로 구성될 수 있으며, 상기 제1 비교 회로(400)로부터 상기 시냅스 스트링의 모든 시냅스 모방 소자에 대한 비교 결과값들을 순차적으로 입력 받아 적산 처리하게 된다. 상기 제2 비교 회로(420)는 비교기로 구성되어, 상기 적산 회로의 최종 결과값을 사전 설정된 기준값과 비교하여 두 개의 값으로 구분하여 출력하게 된다.

도 9b는 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 주변 회로에 대한 제2 실시 형태를 개략적으로 도시한 블록도이다. 도 9b를 참조하면, 상기 주변 회로(42)의 제2 실시 형태는 제1 비교 회로(402), 적산 회로(412), 제2 비교 회로(422) 및 전류-전압 변환 회로(432)를 구비한다. 상기 전류-전압 변환 회로(432)는 기준 전류원과 셀 스트링으로부터 입력된 전류들을 전압으로 변환시킨 후 상기 제1 비교 회로(402)의 입력 단자들로 제공한다. 상기 제1 비교 회로(402)는 상기 전류-전압 변환 회로로부터 입력된 전압들을 비교하고, 비교 결과를 순차적으로 출력하게 된다. 상기 적산 회로(412) 및 상기 제2 비교 회로(422)는 제1 실시 형태의 적산 회로(410) 및 상기 제2 비교 회로(420)와 동일하게 구성될 수 있다.

< 제3 실시예 >

이하, 본 발명의 제3 실시예에 따른 시냅스 스트링에 대하여 구체적으로 설명한다. 본 발명의 제3 실시예에 따른 시냅스 스트링은 제1 실시예에 따른 기본 구조의 시냅스 스트링에 주변 회로를 더 구비하여 뉴런의 기능을 구현하는 것을 특징으로 한다. 제3 실시예는 제2 실시예와는 달리 기준 전류원을 포함하지 아니한 것을 특징으로 하며, 따라서 제3 실시예의 주변 회로는 제2 실시예의 주변 회로와는 구성이 일부 상이하다. 제3 실시예에 따른 시냅스 스트링은, 기존의 낸드 플래시 메모리의 셀 스트링에서 특정 셀을 읽을 때와 유사한 방식으로 상기 시냅스 스트링의 특정 시냅스 정보를 읽어 낼 수 있다.

본 발명의 바람직한 제3 실시예에 따른 시냅스 스트링은 기본 구조의 시냅스 스트링 및 상기 시냅스 스트링의 일단에 연결된 주변 회로(peripheral circuit;40)를 구비하며, 상기 기본 구조의 시냅스 스트링은 제1 실시예에 따른 시냅스 스트링의 제1 내지 제5 실시 형태들 중 하나로 구성될 수 있다.

상기 주변 회로(peripheral circuit)는 리셋용 스위치 소자, 전압 감지 회로, 적산 회로 및 비교 회로를 구비하여, 상기 제1 및 제2 셀 스트링의 각 시냅스 모방 소자의 읽기 동작에서 상기 전압 감지 회로로부터 얻어진 전압들이 순차적으로 입력되고, 상기 순차적으로 입력된 전압들을 적산한 결과와 사전 설정된 기준 전압들을 비교하여 처리하여 그 결과를 출력할 수 있게 된다.

상기 리셋용 스위치 소자는, 트랜지스터 등으로 구현될 수 있으며, 상기 제1 및 제2 셀 스트링의 일단부 및 스위치 소자들의 일단부들 중 하나의 노드(이하, 설명의 편의상 '노드 P'라 한다)에 직렬 연결된다.

상기 전압 감지 회로는 일례로 n형 MOSFET이나 p형 MOSFET으로 구성될 수 있다. 시냅스 모방 소자들에 대한 읽기 동작에서 상기 노드 P의 전압을 읽어내어 제공한다. 노드 P에 의도적으로 연결된 커패시터나 기생 커패시터에 상기 리셋용 스위치 소자를 이용해 전하를 선충전(pre-charge)함으로써 특정 전압을 저장할 수 있다. 시간에 따라 이 전압은 전하가 빠져나가면서 조금씩 변할 수 있으나 읽기 동작에서 크게 변화될 수 있다. 만약, 시냅스 스트링에 있는 특정 시냅스를 읽을 때 전류가 흐르면 상기 pre-charge된 노드의 전압은 줄어들 것이고, 전류가 흐르지 않으면 높은 전압 상태를 유지할 것이다. 상기 전압 감지 회로는 이와 같이 노드 P의 전압을 감지하여 적산 회로로 제공하게 된다.

상기 적산 회로는, 상기 전압 감지 회로에 의해, 상기 제1 및 제2 셀 스트링의 각 시냅스 모방 소자의 턴온에 의해 흐르는 셀 스트링 전류들에 의해 노드 P에 서 감지된 전압들이 순차적으로 입력되고, 상기 순차적으로 입력된 전압들을 적산하여 제공한다. 상기 비교 회로는 상기 적산 회로에 의해 제공된 값과 사전 설정된 기준 값을 비교하여 출력한다. 상기 적산 회로 및 비교 회로는 제2 실시예의 그것들과 동일하게 구성될 수 있다.

< 시냅스 스트링의 동작 >

도 10은 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 기본 구조의 시냅스 스트링의 제1 실시 형태, 주변회로 및 전류원을 이용하여 XNOR 동작하는 일례를 설명하기 위하여 도시한 회로도이다. 그리고, 도 11은 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 기본 구조의 시냅스 스트링의 제5 실시 형태, 주변회로 및 전류원을 이용하여 XNOR 동작하는 일례를 설명하기 위하여 도시한 회로도이다. 도 11에 도시된 시냅스 스트링은, 기준 전류원은 일례로 MOSFET으로 구성되고, 시냅스 스트링의 끝단에 있는 제4 스위치 소자의 게이트와 상기 기준 전류원의 게이트 단자에 같은 펄스 전압 (V _comp)가 인가되며, 기본적인 정의나 동작은 도 10의 시냅스 스트링과 동일하다. 도 11에 도시된 시냅스 스트링에 있어서, 시냅스 스트링의 전류를 읽을 때 V _comp가 인가되는 소자는 turn-on됨은 물론이고 제2 및 제3 스위치 소자 모두 turn-on된다.

도 10 및 도 11에 있어서, 왼쪽의 제1 셀 스트링의 메모리 셀 소자를 M1, 오른쪽의 제2 셀 스트링의 메모리 셀 소자를 M2, 제1 셀 스트링에 연결된 제1 스위치에 입력되는 값을 V_BL1, 제2 셀 스트링에 연결된 제1 스위치에 입력되는 값을 V_BL2라고 정의한다. 여기서, M1과 M2는 하나의 시냅스 모방 소자가 된다. 도 10 및 도 11에서, 제1 스위치 소자는 셀 스트링의 메모리 셀 소자와 동일하다고 가정한다.

일례로, 아래 표1 및 표2를 참조하여, 입력값(INPUT)과 가중치값(Synapse Weight)의 정의를 설명한다. 이 때 입력 값과 가중치 값은 +1 또는 -1의 두가지 값을 가질 수 있다. 즉, 입력 값이 +1이라는 것은 높은 전압(1 상태)의 V _BL1이 왼쪽 스위치 소자에 인가되어 on시키고 낮은 전압(0 상태)의 V _BL2가 오른쪽 스위치 소자에 인가되어 off시키는 것을 의미한다. 표 1 및 표 2는 도 10 및 도 11에서 M1, M2의 문턱 전압에 따른 시냅스 가중치 값과 V _BL1, V _BL2의 상태(state)에 따른 입력(INPUT) 값을 일례로 나타낸 표들이며, 표 3은 입력 값과 시냅스 가중치 값에 따른 출력(OUTPUT) 값을 일례로 나타낸 표이다.

먼저, 표 1에 기재된 바와 같이, V_BL1에 1 상태(state)에 해당하는 전압이 입력되고 V_BL2에 0 상태에 해당하는 전압이 입력되면 입력(INPUT) 값을 +1로 정의하고, V_BL1에 0 상태에 해당하는 전압이 입력되고 V_BL2에 1 상태에 해당하는 전압이 입력되면 입력(INPUT) 값을 -1로 정의한다.

VBL1	VBL2	INPUT
1	0	+1
0	1	-1

하나의 시냅스 모방 소자에 있어서, 표 2에 기재된 바와 같이, M1의 소자가 낮은 문턱전압(low V _th)으로서 ON 상태이고 M2의 소자가 높은 문턱전압(high V _th)으로서 OFF 상태이면 가중치(Synapse Weight)가 +1로 정의되고, M1의 소자가 높은 문턱전압(high V _th)으로서 OFF 상태이고 M2의 소자가 낮은 문턱전압(low V _th)으로서 ON 상태이면 가중치가 -1로 정의된다. 이 때 입력 값과 가중치 값은 1또는 -1의 두가지 값을 가질 수 있게 된다.

M1 Vth	M2 Vth	Synapse Weight
LOW (ON)	HIGH (OFF)	+1
HIGH (OFF)	LOW (ON)	-1

표 3은 입력 (INPUT) 값과 시냅스 가중치(Synapse Weight) 값에 따른 출력(OUTPUT) 값의 일례를 나타낸다. 동작의 일례로, 읽기 전압이 하나의 시냅스 모방 소자의 입력 단자에 인가될 때, 문턱전압이 낮은 소자는 ON 되고, 문턱 전압이 높은 소자는 OFF 된다. 그리고, 제1 스위치 소자의 입력전압(V_BL1)이 1이면 소자가 ON되고 제1 스위치 소자의 입력 전압이 0이면 OFF 된다. 이는 입력과 가중치 값이 같을 때만 출력(OUTPUT)이 1이 나오는 XNOR 동작을 수행하게 된다. 표 3에 기재된 바와 같이, 본 발명에 따른 시냅스 스트링은 XNOR 동작을 구현할 수 있게 된다.

INPUT	Synapse Weight	OUTPUT
+1	+1	1
-1	+1	-1
+1	-1	-1
-1	-1	1

도 10 또는 도 11의 동작 설명에서 XNOR 동작을 위해 입력 (INPUT) 값이 +1과 -1만 허용되는 것으로 설명한다. 이 경우는 이진 신경망에 적합하다. 만약 상기 입력 값이 +1, -1 이외에 0이 가능하게 하면 ternary neural network를 구현할 수 있다. 일례로 0의 입력 값에 해당하는 상태 (State)로 V _BL1과 V _BL2가 동시에 0 상태 또는 1 상태가 되도록 한다. 물론 ternary neural network이 가능하도록 시냅스의 가중치 값, 기준 전류원과 주변회로는 변경될 수 있다. 예를 들어 0의 입력 값을 위해 V _BL1과 V _BL2가 동시에 1 상태가 되도록 한 경우, 이 상태가 AND 또는 NAND 게이트를 통과하도록 하고 이 정보를 주변회로에 전달하여 처리될 수 있도록 할 수 있다.도 12a 및 도 12b는 본 발명의 제2 실시예에 따른 시냅스 스트링에 있어서, 기본 구조의 시냅스 스트링의 각 시냅스 모방 소자의 전류들을 차례로 읽기 위하여 인가되는 펄스 구조(pulse scheme)를 설명하기 위하여 도시한 회로도 및 그래프들이다. 도 12a 및 도 12b를 참조하면, 시냅스 스트링의 전류를 읽는 동작에 있어서, 특정 시냅스 모방 소자를 구성하는 한 쌍의 메모리 셀 소자들의 연결된 단자에 읽기 전압(Read Bias)을 인가하고, 상기 특정 시냅스 모방 소자를 제외한 나머지 시냅스 모방 소자들을 구성하는 메모리 셀 소자 쌍들의 연결 단자에는 패스 전압(Pass Bias)을 인가함으로써, 제1 스위치 소자들의 입력 단자에 각각 입력 신호가 인가된 상태에서 상기 특정 시냅스 모방 소자를 구성하는 메모리 셀 소자들에 저장된 정보를 읽을 수 있게 된다.

한편, 특정 시냅스 모방 소자에 대한 시냅스 스트링 전류를 읽는 동안, 제2 스위치와 제3 스위치는 ON 되도록 bias가 인가되어야 한다. 또한 기준 전류원의 게이트 단자와 기본 구조의 시냅스 스트링의 단부의 제4 스위치 소자의 게이트 단자는 서로 전기적으로 연결하고, 상기 전기적으로 연결된 단자들에 시냅스 모방 소자에 인가되는 읽기 전압과 동기화된 전압 펄스(V _comp)를 인가함으로써, 상기 시냅스 모방 소자에 대한 시냅스 스트링 전류를 읽을 수 있게 된다.

< 제4 실시예 >

도 13은 본 발명의 제3 실시예에 따른 시냅스 스트링 어레이의 제1 실시 형태를 도시한 회로도이다. 도 13을 참조하면, 본 발명의 제3 실시예에 따른 시냅스 스트링 어레이(Synapse String Array)는 복수 개의 시냅스 스트링을 배치하여 어레이로 확장한 것을 특징으로 하며, 상기 시냅스 스트링은 제1 및 제2 실시예에 따른 시냅스 스트링들 중 하나로 구성된다. 여기서, 기준 전류원은 MOSFET으로 구성된 경우를 가정하여 설명한다.

상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링을 사용할 경우, Bit-line(BL) decoder를 이용하여 읽기 전압을 제1 스위치 소자에 인가할 수 있다.

또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링 또는 시냅스 스트링을 사용할 경우 Word-line(WL) decoder를 이용하여 읽기 전압과 패스 전압을 시냅스 스트링의 각 시냅스 모방 소자를 구성하는 메모리 셀 소자들의 게이트 단자들에 인가할 수 있다. 또한, 필요한 경우, WL decoder에서 기준 전류원을 턴온(Turn-on)시키기 위한 전압도 제어할 수 있다.

또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 시냅스 스트링을 사용할 경우 시냅스 스트링의 전류값을 동시에 또는 순차적으로 읽고, 기준 전류원의 기준 전류와 비교할 수도 있다. 예를 들면, 도 13에 도시된 바와 같이, 상기 시냅스 스트링 어레이는 복수 개의 주변 회로들과 복수 개의 시냅스 스트링들의 사이에 멀티플렉서(Multiplexer; MUX)를 더 구비함으로써, 복수 개의 주변 회로들은 각 시냅스 스트링의 전류값들을 순차적으로 읽을 수 있게 된다. MUX를 사용하지 않은 경우 기본 시냅스 스트링 마다 상기 주변회로는 적어도 구비되어야 한다. MUX를 사용하는 경우, 상기 주변회로와 기준 전류원을 기본 시냅스 수 보다 작게 구비하고, 순차적으로 전류를 읽고 출력을 내 놓을 수 있다.

도 14는 본 발명의 제3 실시예에 따른 시냅스 스트링 어레이의 제2 실시 형태를 도시한 회로도이다. 도 14를 참조하면, 본 발명의 제3 실시예에 따른 시냅스 스트링 어레이(Synapse String Array)는 복수 개의 기본 시냅스 스트링을 어레이로 배치하여 확장하고, 각 시냅스 스트링의 전류를 공통으로 처리하거나 모듈별로 처리할 수 있는 공통 주변 회로를 구비하는 것을 특징으로 한다. 여기서, 기준 전류원을 위한 소자는 표시되어 있지 아니하나, MOSFET으로 구성되어 공통 주변 회로에 포함된 것으로 가정하여 설명한다. 또한, 도 14에서는 각 시냅스 스트링을 하나씩 순차적으로 읽을 때를 가정하여 하나의 기준 전류원만이 표시되어 있다. 하지만, 다수 개의 시냅스 스트링들이 하나의 모듈로 구성되어 있는 경우 다수 개의 기준 전류원이 사용될 수 있다.

상기 제2 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링을 사용할 경우, Bit-line(BL) decoder를 이용하여 읽기 전압을 제1 스위치 소자에 인가할 수 있다.

또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 셀 스트링 또는 시냅스 스트링을 사용할 경우 Word-line(WL) decoder를 이용하여 읽기 전압과 패스 전압을 시냅스 스트링의 각 시냅스 모방 소자를 구성하는 메모리 셀 소자들의 게이트 단자들에 인가할 수 있다. 한편, WL decoder에서 기준 전류원을 턴온(Turn ON)시키기 위한 전압도 제어할 수 있다.

또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 시냅스 스트링을 사용할 경우 시냅스 스트링의 전류값을 순차적으로 읽고, 기준 전류원의 기준 전류와 비교할 수도 있다. 예를 들면, 상기 시냅스 스트링 어레이는 공통 주변 회로들과 복수 개의 시냅스 스트링들의 사이에 멀티플렉서(Multiplexer; MUX)를 더 구비함으로써, 복수 개의 주변 회로들은 각 시냅스 스트링의 전류값들을 순차적으로 읽을 수 있게 된다.

또한, 상기 제1 실시 형태에 따른 시냅스 스트링 어레이의 일례는, 복수 개의 시냅스 스트링이 하나의 모듈로 구성되고, 이들 모듈들이 다수 개로 구성된 어레이에서, 각 모듈 내에서 시냅스 스트링을 순차적으로 읽어 기준 전류원과 비교할 수 있다. 또한, 이러한 경우 각 모듈별로 주변 회로를 구성할 수 있고, 각 모듈내에서 시냅스 스트링을 순차적으로 읽기 위하여 멀티플렉서(MUX)를 사용할 수 있다.

이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

본 발명에 따른 두개의 셀 스트링 및 스위치 소자를 적어도 포함하는 시냅스 스트링은 점유 면적이 작아 집적도가 높고, 실리콘 기술 기반으로 신뢰성이 있으며, 신경모방 기술에서 구현해야 하는 다양한 기능의 구현이 가능하므로, 신경모방 기술 분야에 널리 사용될 수 있다.

1 : 기본 구조의 시냅스 스트링
2 : 시냅스 스트링
3 : 시냅스 스트링 어레이
10 : 제1 셀 스트링
20 : 제2 셀 스트링
100, 200 : 메모리 셀 소자
12, 22 : 제1 스위치 소자
14, 24 : 제2 스위치 소자
16,26 : 제3 스위치 소자
18, 28 : 제4 스위치 소자
30 : 기준 전류원
40, 42 : 주변 회로
400, 402 : 제1 비교 회로
410, 412 : 적산 회로
420, 422 : 제2 비교 회로
432 : 전류-전압 변환 회로

Claims

각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링; 및
제1 및 제2 셀 스트링에 각각 연결된 제1 스위치 소자들;을 구비하고,
상기 제1 셀 스트링의 메모리 셀 소자들과 상기 제2 셀 스트링의 메모리 셀 소자들은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)은 하나의 단자가 서로 전기적으로 연결되어 하나의 시냅스 모방 소자를 구성하며,
상기 일대일 대응되는 메모리 셀 소자의 서로 전기적 연결되는 단자는 읽기 (Read), 또는 통과 (Pass) 전압이 인가되거나 프로그램 또는 이레이저 (Program/Erase) 전압이 인가되는 단자인 것을 특징으로 하며
상기 제1 및 제2 셀 스트링에 포함된 메모리 셀 소자들의 복수 개의 쌍은 복수 개의 시냅스 모방 소자를 구성하는 것을 특징으로 하는 시냅스 스트링.
제1항에 있어서,
상기 시냅스 스트링을 구성하는 각 시냅스 모방소자의 시냅스 가중치(Synapse Weight)는 해당 시냅스 모방소자를 구성하는 2개의 메모리 셀 소자들에 대한 문턱전압의 조합에 따라 결정되며,
하나의 시냅스 모방소자를 구성하는 메모리 셀 소자들과 상기 제1 스위치 소자들은 XNOR 동작을 수행하도록 구성된 것을 특징으로 하며,
상기 XNOR 동작을 수행하기 위한 입력 신호는 하나의 시냅스 모방 소자를 구성하는 메모리 셀 소자들의 문턱 전압들의 조합과 상기 제1 스위치 소자들로 인가되는 입력 전압들의 조합으로 이루어지며,
상기 XNOR 동작의 출력 신호는 각 시냅스 모방 소자에 대한 시냅스 스트링 전류인 것을 특징으로 하는 시냅스 스트링.
제1항에 있어서,
상기 제1 및 제2 셀 스트링의 메모리 셀 소자는 비휘발성 메모리 기능을 가진 MOSFET으로 구성되고,
하나의 쌍을 이루는 메모리 셀 소자들은 게이트 단자 또는 제어 게이트 단자가 서로 연결되는 것을 특징으로 하는 시냅스 스트링.
제1항에 있어서,
상기 제1 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것을 특징으로 하는 시냅스 스트링.
제1항에 있어서,
상기 시냅스 스트링은 제2 및 제3 스위치 소자들을 더 구비하며,
제2 스위치 소자들은 상기 제1 스위치 소자들에 각각 직렬로 연결되거나 상기 제1 및 제2 셀 스트링과 상기 제1 스위치 소자들 사이에 각각 직렬로 연결되어 구비되고,
제3 스위치 소자들은 제1 및 제2 셀 스트링의 제2 스위치 소자들이 연결되지 않은 단부들에 각각 직렬로 연결되어 구비되고,
상기 제2 및 제3 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것을 특징으로 하는 시냅스 스트링.
제1항 및 제5항 중 어느 한 항에 있어서,
상기 시냅스 스트링은 제4 스위치 소자를 더 구비하고,
상기 제4 스위치 소자는 상기 시냅스 스트링의 양단부 중 일단 또는 양단에 직렬로 연결되되,
상기 제4 스위치 소자는 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것을 특징으로 하는 시냅스 스트링.
제1항에 있어서,
하나의 시냅스를 구성하는 제1 셀 스트링의 메모리 셀 소자와 제2 셀 스트링의 메모리 셀 소자의 쌍은 인접한 위치에 배치되어 두 소자 특성이 동일하도록 하는 것을 특징으로 하는 시냅스 스트링.
제1항에 있어서,
특정 시냅스를 구성하는 한 쌍의 메모리 셀 소자들의 연결된 단자에 읽기 전압(Read Bias)을 인가하고,
상기 특정 시냅스를 제외한 나머지 시냅스를 구성하는 메모리 셀 소자 쌍들의 연결 단자에는 패스 전압(Pass Bias)을 인가하여,
제1 스위치 소자들의 입력 단자에 각각 입력 신호가 인가된 상태에서 상기 특정 시냅스를 구성하는 메모리 셀 소자들에 저장된 정보를 읽는 것을 특징으로 하는 시냅스 스트링.
각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링; 및
제1 및 제2 셀 스트링에 각각 연결된 제1 스위치 소자들;
기준 전류를 제공하는 기준 전류원; 및
상기 제1 및 제2 셀 스트링으로부터 각 시냅스에 대한 시냅스 스트링 전류들이 순차적으로 입력되고, 상기 기준 전류원으로부터 흐르는 기준 전류(I _ref)가 입력되고, 순차적으로 입력되는 각 시냅스에 대한 시냅스 스트링 전류(I _ss)들과 상기 기준 전류를 비교하여 처리하여 그 결과를 출력하는 주변 회로((peripheral circuit);를 구비하고,
상기 제1 셀 스트링의 메모리 셀 소자들과 상기 제2 셀 스트링의 메모리 셀 소자들은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)은 하나의 단자가 서로 전기적으로 연결되어 하나의 시냅스 모방 소자를 구성하며,
상기 일대일 대응되는 메모리 셀 소자의 서로 전기적 연결되는 단자는 읽기 (Read), 또는 통과 (Pass) 전압이 인가되거나 프로그램 또는 이레이저 (Program/Erase) 전압이 인가되는 단자인 것을 특징으로 하며
상기 제1 및 제2 셀 스트링에 의해 이루어지는 메모리 셀 소자들의 복수 개의 쌍은 복수 개의 시냅스 모방 소자를 구성하는 것을 특징으로 하는 시냅스 스트링.
제9항에 있어서,
상기 기준 전류원을 구성하는 소자는 MOSFET 또는 상기 제1 및 제2 셀 스트링의 메모리 셀 소자들과 같은 소자로 구성되거나, 상기 제1 및 제2 셀 스트링의 메모리 셀 소자들과 같은 소자를 직렬 또는 병렬로 2개 이상을 연결하여 구성된 것을 특징으로 하며,
상기 기준 전류원을 구성하는 소자가 MOSFET인 경우 채널의 길이 또는 폭을 조절하는 것을 특징으로 하는 시냅스 스트링.
제9항에 있어서, 상기 주변 회로는
순차적으로 입력되는 각 시냅스 모방 소자에 대한 시냅스 스트링 전류들과 상기 기준 전류를 비교하여 비교 결과들을 순차적으로 출력하는 제1 비교 회로;
상기 재1 비교 회로로부터 상기 시냅스 스트링의 모든 시냅스 모방 소자에 대한 비교 결과값들을 순차적으로 입력 받아 처리하는 적산 회로; 및
상기 적산 회로의 최종 결과값을 사전 설정된 기준값과 비교하여 두 개의 값으로 구분하여 출력하는 제3 비교 회로;
를 구비하는 것을 특징으로 하는 시냅스 스트링.
제9항에 있어서,
상기 시냅스 스트링을 구성하는 각 시냅스 모방소자의 시냅스 가중치(Synapse Weight)는 해당 시냅스 모방소자를 구성하는 2개의 메모리 셀 소자들에 대한 문턱전압의 조합에 따라 결정되며,
하나의 시냅스 모방소자를 구성하는 메모리 셀 소자들과 상기 제1 스위치 소자들은 XNOR 동작을 수행하도록 구성된 것을 특징으로 하며,
상기 XNOR 동작을 수행하기 위한 입력 신호는 하나의 시냅스 모방 소자를 구성하는 메모리 셀 소자들의 문턱 전압들의 조합과 상기 제1 스위치 소자들로 인가되는 입력 전압들의 조합으로 이루어지며,
상기 XNOR 동작의 출력 신호는 각 시냅스 모방 소자에 대한 시냅스 스트링 전류인 것을 특징으로 하는 시냅스 스트링.
제9항에 있어서,
상기 제1 및 제2 셀 스트링의 메모리 셀 소자는 비휘발성 메모리 기능을 가진 MOSFET으로 구성되고,
하나의 쌍을 이루는 메모리 셀 소자들은 게이트 단자 또는 제어 게이트 단자가 서로 연결되어 읽기 (Read), 통과 (Pass), 프로그램/이레이저 (Program/Erase) 전압이 인가되는 것을 특징으로 하는 시냅스 스트링.
제9항에 있어서,
상기 제1 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것을 특징으로 하는 시냅스 스트링.
제9항에 있어서,
상기 시냅스 스트링은 제2 및 제3 스위치 소자들을 더 구비하며,
제2 스위치 소자들은 상기 제1 스위치 소자들에 각각 직렬로 연결되거나 상기 제1 및 제2 셀 스트링과 상기 제1 스위치 소자들 사이에 각각 직렬로 연결되어 구비되고,
제3 스위치 소자들은 제1 및 제2 셀 스트링의 제2 스위치 소자들이 연결되지 않은 단부들에 각각 직렬로 연결되어 구비되고,
상기 제2 및 제3 스위치 소자들은 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어진 것을 특징으로 하는 시냅스 스트링.
제15항에 있어서,
상기 시냅스 스트링은 제4 스위치 소자를 더 구비하고,
상기 제4 스위치 소자는 상기 제2 및 제3 스위치 소자들과 직렬로 연결되거나 제2 또는 제3 스위치 소자들 중 어느 한 스위치 소자들과 직렬로 연결되고,
상기 제4 스위치 소자는 MOSFET, 비휘발성 메모리 기능을 갖는 MOSFET 및 상기 메모리 셀 소자와 같은 소자 중 하나로 이루어지는 것을 특징으로 하는 시냅스 스트링.
제9항에 있어서,
하나의 시냅스 모방 소자를 구성하는 제1 셀 스트링의 메모리 셀 소자와 제2 셀 스트링의 메모리 셀 소자의 쌍은 인접한 위치에 배치되어 두 소자 특성이 동일하도록 구성된 것을 특징으로 하는 시냅스 스트링.
각각 직렬 연결된 복수 개의 메모리 셀 소자들을 구비한 제1 및 제2 셀 스트링; 및
제1 및 제2 셀 스트링에 각각 연결된 스위치 소자들;
및
상기 제1 및 제2 셀 스트링의 각 시냅스 모방 소자에 의한 시냅스 스트링 전류들에 의해 임의의 노드(P)에서 감지된 전압들이 순차적으로 입력되고, 상기 순차적으로 입력된 전압을 적산한 값과 사전 설정된 기준값을 비교하여 처리하여 그 결과를 출력하는 주변 회로((peripheral circuit);를 구비하고,
상기 주변 회로는,
상기 노드(P)에 직렬 연결되고, 상기 노드(P)는 상기 제1 및 제2 셀 스트링의 일단부 및 스위치 소자들의 일단부들 중 하나의 노드인 것을 특징으로 하는 리셋용 스위치;
상기 노드(P)의 전압을 읽어내는 전압 감지 회로;
상기 전압 감지 회로에 의해, 상기 제1 및 제2 셀 스트링의 각 시냅스 스트링 전류에 의해 상기 노드(P)에서 감지된 전압들이 순차적으로 입력되고, 상기 순차적으로 입력된 전압들을 적산하는 적산 회로; 및
상기 적산 회로에 의해 적산된 값과 사전 설정된 기준값을 비교하여 출력하는 비교 회로;를 구비하는 것을 특징으로 하며,
상기 제1 셀 스트링의 메모리 셀 소자들과 상기 제2 셀 스트링의 메모리 셀 소자들은 서로 일대일 대응되고, 일대일 대응되는 메모리 셀 소자들의 쌍(pair)은 하나의 단자가 서로 전기적으로 연결되어 하나의 시냅스 모방 소자를 구성하며,
상기 일대일 대응되는 메모리 셀 소자의 서로 전기적 연결되는 단자는 읽기 (Read), 또는 통과 (Pass) 전압이 인가되거나 프로그램 또는 이레이저 (Program/Erase) 전압이 인가되는 단자인 것을 특징으로 하며
상기 제1 및 제2 셀 스트링에 의해 이루어지는 메모리 셀 소자들의 복수 개의 쌍은 복수 개의 시냅스 모방 소자를 구성하는 것을 특징으로 하는 시냅스 스트링.
제1항의 상기 시냅스 스트링을 다수 개로 배치하여 어레이로 확장될 수 있도록 하고, 각 시냅스 스트링의 전류를 공통으로 처리하거나 모듈별로 처리할 수 있는 주변회로를 포함하는 것으로 특징으로 하는 시냅스 스트링 어레이.
제9항의 상기 시냅스 스트링을 다수 개로 배치하여 어레이로 확장될 수 있도록 하는 것으로 특징으로 하는 시냅스 스트링 어레이.