KR20210137705A - 화소의 구동을 위한 클럭생성장치 및 이를 포함하는 디스플레이장치 - Google Patents

화소의 구동을 위한 클럭생성장치 및 이를 포함하는 디스플레이장치 Download PDF

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KR20210137705A
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Abstract

일 실시예는, 디스플레이장치에서 화소를 구동하는데 이용되는 구동클럭이 타겟주파수에 도달하면 지연회로 중 일부를 비활성화함으로써, 구동클럭의 생성을 위한 전력소모를 줄일 수 있다.

Description

화소의 구동을 위한 클럭생성장치 및 이를 포함하는 디스플레이장치{CLOCK GENERATOR FOR DRIVING PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 실시예는 디스플레이장치의 화소에 포함된 엘이디를 구동하기 위한 클럭을 생성하는 기술에 관한 것이다.
엘이디패널은 각각의 화소마다 하나 이상의 엘이디(LED: Light Emitting Diode)를 포함할 수 있다.
엘이디패널을 구동하는 데이터구동장치는 각 화소의 엘이디로 공급되는 전력의 크기를 조절하여 영상데이터 즉, 계조값(gray scale)을 표현할 수 있다. 엘이디로 공급되는 전력의 크기를 조절하는 방법으로는, 엘이디로 공급되는 전압의 크기를 조절하는 방법, 엘이디로 공급되는 전류의 크기를 조절하는 방법 및 엘이디로 공급되는 전류의 시간을 조절하는 방법이 있을 수 있다.
엘이디로 공급되는 전류의 시간을 조절하는 방법은 PWM(Pulse Width Modulation)방법이라고 호칭될 수 있다. PWM방법에서 데이터구동장치는 구동클럭을 카운트하는데, 데이터구동장치는 카운트값이 각 화소의 특정한 계조값과 같아질 때까지 각 화소의 엘이디로 전류를 공급할 수 있다. 그리고, 데이터구동장치는 카운트값이 상기 특정한 계조값과 같아지면, 카운트값을 리셋하고 다음 계조값을 위하여 구동클럭을 다시 카운트할 수 있다.
데이터구동장치는 제어장치로부터 데이터클럭을 수신하고 데이터클럭에 맞추어 영상데이터를 수신할 수 있다. 그리고, 데이터구동장치는 데이터클럭을 이용하여 구동클럭을 생성할 수 있다.
그런데, 종래의 데이터구동장치는, 데이터클럭을 이용하여 구동클럭을 생성하기 위해 위상검출기(PD: phase detector)와, 위상검출기에 의해 생성되는 업신호(up-signal) 또는 다운신호(down-signal)에 의해 지연시간이 조절되는 멀티스테이지지연체인(multi-stage delay chain)을 포함하곤 했다. 그러나 이러한 구조는 전력소모를 증가시키는 문제를 가질 수 있다. 입력신호를 일정한 단위로 지연시키는 다수의 지연유닛(delay unit)-또는 지연셀(delay cell)-이 멀티스테이지지연체인에 포함되는데, 멀티스테이지지연체인의 구조에서는 모든 지연유닛이 업다운신호에 따라 항상 전부 구동되어야 해서 동작하지 않아도 되는 지연셀도 구동되기 때문이다.
이와 관련하여, 본 실시예는 엘이디를 구동하기 위한 전압 또는 전류를 제어하는 구동클럭을 생성함과 동시에 불필요한 지연유닛의 구동을 억제함으로써 구동클럭 생성을 위한 전력소모를 줄일 수 있는 클럭생성기술을 제공하고자 한다.
이러한 배경에서, 본 실시예의 일 목적은, 영상데이터를 수신하기 위한 데이터클럭으로부터 화소의 구동신호의 공급을 제어하는데 이용되는 구동클럭을 생성하는 기술을 제공하는 것이다.
본 실시예의 다른 목적은, 윈도우신호를 지연시켜 지연신호를 생성하고, 지연신호로부터 적어도 하나 이상의 펄스를 가지는 서브신호를 생성하며, 서브신호를 조합하여 구동클럭을 생성하는 기술을 제공하는 것이다.
본 실시예의 또 다른 목적은, 데이터클럭에 대하여 P배(P는 1이상의 자연수)에 해당하는 주파수를 가지는 구동클럭을 생성하는 기술을 제공하는 것이다.
본 실시예의 또 다른 목적은, 구동클럭이 목적으로 하는 주파수- 타겟주파수-를 가질 때까지 지연의 정도를 조정하고, 구동클럭의 주파수가 타겟주파수에 도달하면 지연회로 중 일부를 비활성화하는 기술을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 일 실시예는, 영상데이터가 동기화되는 데이터클럭을 수신하고, 상기 영상데이터를 표시하기 위한 구동신호의 공급을 제어하는데 이용되는 구동클럭을 생성하는 클럭생성회로에 있어서, 상기 데이터클럭의 일 주기에 상응하는 펄스를 가지는 윈도우신호를 수신하고, 상기 윈도우신호를 반복적으로 지연시켜 복수의 지연신호를 생성하며, 상기 복수의 지연신호를 반전시켜 복수의 반전지연신호를 생성하는 신호지연부; 상기 복수의 지연신호 및 상기 복수의 반전지연신호를 조합하여 적어도 하나 이상의 펄스를 가지는 서브신호를 복수로 생성하는 펄스생성부; 및 상기 복수의 서브신호를 조합하여 상기 구동클럭을 생성하는 신호조합부를 포함하는 클럭생성회로를 제공한다.
상기 클럭생성회로에서, 상기 신호조합부는, 상기 복수의 서브신호 중 일부를 조합하여 복수의 클럭을 생성하고, 상기 복수의 클럭 중 일 클럭을 구동클럭으로서 출력하며, 상기 복수의 클럭 중 다른 클럭을 상기 윈도우신호를 카운트(count)하는 카운터클럭(counter clock)으로서 출력할 수 있다.
상기 클럭생성회로에서, 상기 신호조합부는, 상기 복수의 지연신호 및 상기 복수의 반전지연신호를 조합하여 상기 구동클럭이 미리 설정된 개수의 펄스를 가지도록 상기 구동클럭을 생성할 수 있다.
상기 클럭생성회로에서, 상기 신호조합부를 초기화하는 구동클럭마스크신호를 생성하는 교정초기화부를 더 포함하고, 상기 신호조합부는, 상기 구동클럭마스크신호에 따른 초기화를 위해 상기 구동클럭의 생성을 중단할 수 있다.
상기 클럭생성회로에서, 상기 신호조합부는, 초기화의 경우 상기 구동클럭 대신 단일 레벨의 신호를 생성할 수 있다.
상기 클럭생성회로에서, 상기 구동클럭의 생성을 시작하는 교정시작신호를 수신하고, 상기 교정시작신호에 따라 상기 윈도우신호 또는 상기 데이터클럭을 상기 신호지연부로 송신하는 교정선택부를 더 포함할 수 있다.
상기 클럭생성회로에서, 상기 신호지연부는, 상기 데이터클럭을 수신하는 경우, 상기 윈도우신호 대신 상기 데이터클럭을 반복적으로 지연시켜 상기 복수의 지연신호와 상기 복수의 반전지연신호를 생성할 수 있다.
상기 클럭생성회로에서, 상기 신호지연부는, 서로 직렬로 연결된 복수의 지연유닛을 포함하고, 상기 복수의 지연유닛 중 일 지연유닛은, 일 지연신호를 생성하기 위하여 다른 지연유닛으로부터 수신한 다른 지연신호를 일 단위만큼 지연할 수 있다.
상기 클럭생성회로에서, 상기 일 지연유닛은, 상기 일 지연신호를 반전시켜 일 반전지연신호를 생성하고, 상기 다른 지연유닛은, 상기 다른 지연신호를 반전시켜 다른 반전지연신호를 생성하며, 상기 펄스생성부는, 내부의 펄스생성유닛을 통해 상기 일 반전지연신호와 상기 다른 지연신호를 조합하여 일 서브신호를 생성할 수 있다.
상기 클럭생성회로에서, 상기 펄스생성유닛은, 상기 일 지연신호와 상기 다른 반전지연신호에 대하여 논리곱을 수행하여 상기 일 서브신호를 생성할 수 있다.
상기 클럭생성회로에서, 상기 펄스생성부는, M(M은 2이상의 자연수)개의 펄스생성유닛을 포함하고, 상기 신호조합부는, X(X는 M이하의 홀수)번째 펄스생성유닛이 생성한 서브신호를 조합하여 제1 클럭을 생성하는 제1 신호조합부를 포함하고, Y(Y는 M이하의 짝수)번째 펄스생성유닛이 생성한 서브신호를 조합하여 제2 클럭을 생성하는 제2 신호조합부를 포함할 수 있다.
상기 클럭생성회로에서, 상기 신호조합부는, 상기 제1 클럭을 구동클럭으로서 출력하고, 상기 제2 클럭을 상기 윈도우신호를 카운트하는 카운터클럭으로서 출력할 수 있다.
상기 클럭생성회로에서, 상기 구동클럭은, 상기 데이터클럭의 주파수에 N배(N은 1이상의 자연수)에 해당하는 주파수를 가질 수 있다.
다른 실시예는, 제1 클럭의 주파수에 P배(P는 1이상의 자연수)에 해당하는 타겟주파수(target frequency)를 가지는 제2 클럭을 생성하는 클럭생성회로에 있어서, 상기 제1 클럭의 일 주기에 상응하는 펄스를 가지는 윈도우신호를 수신하고, 상기 윈도우신호를 지연시켜 복수의 지연신호를 생성하는 신호지연부; 상기 복수의 지연신호를 조합하여 적어도 하나 이상의 펄스를 가지는 서브신호를 복수로 생성하는 펄스생성부; 및 상기 복수의 서브신호를 조합하여 일 클럭을 생성하고, 상기 일 클럭을 상기 제2 클럭으로서 출력하는 신호조합부를 포함하고, 상기 신호지연부는, 상기 일 클럭의 주파수가 상기 타겟주파수에 도달할 때까지 상기 윈도우신호의 지연을 조정하는 것을 반복하는 클럭생성회로를 제공한다.
상기 클럭생성회로에서, 상기 제1 클럭은, 영상데이터를 동기화하고, 상기 제2 클럭은, 상기 영상데이터를 표시하기 위한 구동신호의 공급을 제어하기 위하여 이용될 수 있다.
상기 클럭생성회로에서, 상기 신호지연부는, 상기 복수의 지연신호를 생성하는 복수의 지연유닛을 포함하고, 상기 복수의 지연유닛 중 일부는, 상기 일 클럭의 주파수가 상기 타겟주파수에 도달하면, 비활성화되고, 상기 제2 클럭은, 상기 복수의 지연유닛 중 활성화된 지연유닛이 생성하는 지연신호에 기반하여 생성될 수 있다.
상기 클럭생성회로에서, 상기 펄스생성부는, 상기 복수의 서브신호를 생성하는 복수의 펄스생성유닛을 포함하고, 상기 복수의 펄스생성유닛 중 일부는, 상기 일 클럭의 주파수가 상기 타겟주파수에 도달하면, 비활성화되고, 상기 제2 클럭은, 상기 복수의 펄스생성유닛 중 활성화된 펄스생성유닛이 생성하는 서브신호의 조합에 의하여 생성될 수 있다.
상기 클럭생성회로에서, 상기 펄스생성부는, 상기 복수의 서브신호를 생성하는 홀수의 펄스생성유닛과 짝수의 펄스생성유닛을 포함하고, 상기 홀수의 펄스생성유닛 중 일부는, 상기 일 클럭의 주파수가 상기 타겟주파수에 도달하면, 비활성화되고, 상기 제2 클럭은, 상기 홀수의 펄스생성유닛 중 활성화된 펄스생성유닛이 생성하는 서브신호의 조합에 의하여 생성될 수 있다.
상기 클럭생성회로에서, 상기 신호지연부는, 상기 복수의 지연신호를 생성하기 위하여 상기 윈도우신호를 일 단위만큼 지연하는 복수의 지연유닛을 포함하고, 각 지연유닛은, 내부에 상기 일 단위의 크기를 결정하는 복수의 지연소유닛을 포함하고, 상기 일 단위의 크기는, 복수의 지연소유닛이 활성화 또는 비활성화됨에 따라 결정될 수 있다.
상기 클럭생성회로에서, 상기 신호지연부는, 상기 윈도우신호를 최소로 지연하기 위하여 상기 복수의 지연소유닛 중 상기 윈도우신호를 가장 먼저 수신하는 지연소유닛만을 활성화할 수 있다.
이상에서 설명한 바와 같이 본 실시예에 의하면, 구동클럭이 타겟주파수에 도달하면 지연회로 중 일부를 비활성화함으로써, 구동클럭의 생성을 위한 전력소모를 줄일 수 있다.
그리고, 본 실시예에 의하면, 클럭생성장치가 온전히 디지털회로로만 구성될 수 있어서, 설계가 용이할 수 있다.
도 1은 일 실시예에 따른 디스플레이장치의 구성도이다.
도 2는 일 실시예에 따른 데이터구동장치의 구성도이다.
도 3은 일 실시예에 따른 클럭생성회로의 구성도이다.
도 4는 일 실시예에 따른 데이터클럭, 제1 클럭, 제2 클럭 및 구동클럭을 포함하는 클럭신호와, 윈도우신호에 대한 파형도이다.
도 5는 일 실시예에 따른 신호지연부의 상세한 구성을 포함하는 클럭생성회로의 구성도이다.
도 6은 일 실시예에 따른 신호지연부 및 펄스생성부의 상세한 구성을 포함하는 클럭생성회로의 구성도이다.
도 7은 일 실시예에 따른 제1 신호조합부 및 제2 신호조합부의 상세한 구성을 포함하는 클럭생성회로의 구성도이다.
도 8은 일 실시예에 따른 제3 신호조합부의 상세한 구성을 포함하는 클럭생성회로의 구성도이다.
도 9는 일 실시예에 따른 윈도우신호, 지연신호, 서브신호에 대한 파형도이다.
도 10은 일 실시예에 따른 윈도우신호, 서브신호, 제1 클럭, 제2 클럭 및 구동클럭에 대한 파형도이다.
도 11은 일 실시예에 따른 교정선택부 및 지연비활성화부의 상세한 구성을 포함하는 클럭생성회로의 구성도이다.
도 12는 일 실시예에 따른 지연유닛의 상세 구성도이다.
도 13은 다른 실시예에 따른 지연유닛의 전단부에 대한 상세 구성도이다.
도 14는 다른 실시예에 따른 지연유닛의 후단부에 대한 상세 구성도이다.
도 15는 다른 실시예에 따른 지연소유닛을 설명하기 위한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 일 실시예에 따른 디스플레이장치의 구성도이다.
도 1을 참조하면, 디스플레이장치(100)는 제어장치(110), 데이터구동장치(120), 게이트구동장치(130) 및 패널(140) 등을 포함할 수 있다.
패널(140)에는 다수의 엘이디(LED: Light Emitting Diode)가 각각의 화소마다 하나 이상 배치될 수 있다. 엘이디(LED)는 매트릭스의 형태로 배치될 수 있다.
패널(140)에는 일 방향(예를 들어, 도 1에서 세로방향)으로 데이터라인(DL)이 길게 연장되면서 배치되고 다른 일 방향(예를 들어, 도 1에서 가로방향)으로 게이트라인(GL)이 길게 연장되면서 배치될 수 있다. 그리고, 데이터라인(DL)에는 엘이디(LED)의 일 전극(예를 들어, 캐소드전극)이 연결되고, 게이트라인(GL)에는 엘이디(LED)의 다른 일 전극(예를 들어, 애노드전극)이 연결될 수 있다.
게이트구동장치(130)는 복수의 게이트라인(GL) 중 하나의 게이트라인(GL)을 선택하여 특정 전압(예를 들어, 구동고전압(VDD) 혹은 구동저전압(VSS))과 연결시킬 수 있다.
그리고, 데이터구동장치(120)는 게이트라인(GL)과 연결된 엘이디(LED)에 전류가 흐를 수 있도록 엘이디(LED)로 구동전류(iled)를 소싱(sourcing)하거나 엘이디(LED)로부터 구동전류(iled)를 싱킹(sinking)할 수 있다.
제어장치(110)는 데이터구동장치(120)로 영상데이터(RGB)와 데이터클럭(DCLK)을 송신할 수 있다. 그리고, 데이터구동장치(120)는 데이터클럭(DCLK)에 맞추어 영상데이터(RGB)를 수신하고, 영상데이터(RGB)에 따라 각 화소로 공급할 구동전류(iled)를 제어할 수 있다.
도 2는 일 실시예에 따른 데이터구동장치의 구성도이다.
도 2를 참조하면, 데이터구동장치(120)는 데이터수신회로(210), 클럭생성회로(220) 및 화소구동회로(230) 등을 포함할 수 있다.
데이터수신회로(210)는 제어장치로부터 수신되는 데이터클럭(DCLK)에 따라 영상데이터(RGB)를 수신할 수 있다. 그리고, 영상데이터(RGB)로부터 각 화소의 계조값에 대응되는 화소데이터(DP)를 추출하여 화소구동회로(230)로 전달할 수 있다.
화소구동회로(230)는 화소데이터(DP)에 포함된 각 화소의 계조값을 확인하고 계조값에 따라 각 화소로 공급할 구동전력의 크기를 조절할 수 있다. 예를 들어, 화소구동회로(230)는 계조값이 클수록 구동전력의 크기를 크게 하고, 계조값이 작을수록 구동전력의 크기를 작게 할 수 있다.
각 화소에 배치되는 엘이디(LED)로 공급되는 구동전압이 일정하다고 가정할 때, 각 화소로 공급되는 구동전력의 크기는 각 화소로 공급되는 구동전류(iled)의 크기에 따라 결정될 수 있다. 그리고, 화소구동회로(230)는 각 화소로 공급되는 구동전류(iled)의 크기를 조절하여 각 화소의 계조값을 표현할 수 있다.
화소구동회로(230)는 일정시간 내에서 구동전류(iled)를 공급하는 시간을 조절하여 각 화소로 공급되는 구동전류(iled)의 크기를 조절할 수 있다. 이러한 방법은 PWM(Pulse Width Modulation)방법으로 호칭될 수 있다. PWM방법에서 일정시간 대비 구동전류(iled)가 공급되는 시간의 비율을 듀티(duty)라고 부르기도 하는데, 화소구동회로(230)는 듀티를 조절하여 각 화소의 계조값을 표현할 수 있다. 예를 들어, 계조값이 높으면 화소구동회로(230)는 듀티를 크게 하고, 계조값이 낮은 경우 화소구동회로(230)는 듀티를 작게 할 수 있다.
화소구동회로(230)는 클럭을 이용하여 PWM방법을 구현할 수 있다. 화소구동회로(230)는 클럭을 카운트(count)함으로써 구동전류(iled)의 공급시간을 조절함으로써 구동전류(iled)의 크기를 조절할 수 있다. 계조값이 높은 경우, 클럭의 카운트값이 커지고 이에 따라 듀티와 구동전류(iled)가 커질 수 있다. 계조값이 낮은 경우, 클럭의 카운트값이 작아지고 이에 따라 듀티와 구동전류(iled)가 작아질 수 있다. 여기서 화소구동회로(230)는 클럭의 펄스를 이용하여 카운트할 수 있는데, 펄스의 상승에지 또는 하강에지를 기준으로 카운트할 수 있다. 그리고 클럭의 카운트값-카운트횟수-은 계조값과 동일 또는 비례할 수 있다.
예를 들어, 화소구동회로(230)는 클럭을 카운트하고 카운트값과 계조값-또는 계조값에 비례하는 값-을 비교하고, 카운트값이 계조값-또는 계조값에 비례하는 값-과 같아질 때까지 화소구동회로(230)는 화소로 구동전류(iled)를 공급할 수 있다. 영상데이터가 8비트이고 계조값이 0~255를 가지는 경우, 카운트값은 0에서 255사이가 될 수 있다. 8비트 영상데이터의 카운트를 위하여, 클럭은 적어도 255개의 펄스를 포함할 수 있다. 그래서 카운트값이 특정값과 같아지면, 화소구동회로(230)는 카운트를 리셋하고 다른 화소의 구동을 위하여 카운트를 다시 시작할 수 있다. 이때, 화소구동회로(230)는 클럭을 필요로 하는데, 이 클럭은 구동클럭(GCLK)으로 명명될 수 있다.
클럭생성회로(220)는 데이터클럭(DCLK)을 이용하여 구동클럭(GCLK)을 생성할 수 있다. 영상데이터를 송수신하는 주기와 패널에 배치되는 화소를 구동하는 주기는 실질적으로 같거나 일정한 배수 관계에 있어야 하는데, 이를 구현하기 위해 클럭생성회로(220)는 영상데이터의 송수신 주기와 관련된 데이터클럭(DCLK)을 이용하여 화소의 구동 주기와 관련된 구동클럭(GCLK)을 생성할 수 있다.
도 3은 일 실시예에 따른 클럭생성회로의 구성도이다.
도 3을 참조하면, 클럭생성회로(220)는 제1 신호조합부(310), 제2 신호조합부(320), 제3 신호조합부(330), 교정선택부(340), 교정초기화부(350), 지연비활성화부(360), 신호지연부(370) 및 펄스생성부(380)를 포함할 수 있다.
클럭생성회로(220)는 데이터클럭(DCLK)로부터 구동클럭(GCLK)을 생성할 수 있다. 데이터클럭(DCLK)는 영상데이터와 동기화되어 클럭생성회로(220)에 의하여 수신될 수 있다. 구동클럭(GCLK)은 영상데이터를 표시하기 위한 구동신호-구동전압 또는 구동전류-의 공급을 제어하는데 이용될 수 있다. 여기서 구동클럭(GCLK)을 생성하기 위하여 클럭생성회로(220)는 데이터클럭(DCLK) 자체를 이용할 수 있으나, 이에 한정되지 않고 윈도우신호(WIN)를 이용할 수 있다. 윈도우신호(WIN)는 데이터클럭(DCLK)의 일 주기에 해당하는 펄스를 가지는 신호로서, 구동클럭(GCLK)을 생성하는 원천이 되는 신호일 수 있다.
신호지연부(370)는 지연입력신호(DLY_IN)를 교정선택부(340)로부터 수신할 수 있다. 지연입력신호(DLY_IN)는 교정선택부(340)에서 나와 신호지연부(370)로 들어가는 신호로서, 교정선택부(340)의 선택에 따라 데이터클럭(DCLK) 또는 윈도우신호(WIN)를 포함할 수 있다. 신호지연부(370)는 지연입력신호(DLY_IN) 즉, 데이터클럭(DCLK) 및 윈도우신호(WIN) 중 어느 하나를 수신하여 지연시킬 수 있다.
그래서 신호지연부(370)는 교정선택부(340)로부터 데이터클럭(DCLK) 자체 또는 데이터클럭(DCLK)의 일 주기에 상응하는 펄스를 가지는 윈도우신호(WIN)를 수신할 수 있다. 신호지연부(370)는 데이터클럭(DCLK) 또는 윈도우신호(WIN)를 반복적으로 지연시켜 복수의 지연신호(DLY_xx)를 생성할 수 있다. 신호지연부(370)는 복수의 지연신호 각각을 반전시켜 복수의 반전지연신호(DLY_xxb)를 생성할 수 있다. 신호지연부(370)는 복수의 지연신호(DLY_xx) 또는 복수의 반전지연신호(DLY_xxb)를 펄스생성부(380) 또는 제3 신호조합부(330)로 출력할 수 있다.
또한 신호지연부(370)는 외부에서 지연활성화신호(DLY_EN)를 수신할 수 있다. 신호지연부(370)는 지연비활성화부(360)로부터 지연비활성화신호(DLY_DIS)를 수신할 수 있다. 신호지연부(370)는 지연활성화신호(DLY_EN)에 따라 내부에 포함된 복수의 지연유닛 중 일부를 활성화 또는 턴온(turn-on)시키고, 지연비활성화신호(DLY_DIS)에 따라 복수의 지연유닛 중 일부를 비활성화 또는 턴오프(turn-off)시킬 수 있다.
또한 신호지연부(370)는 지연제어신호(DLY_CTR)에 따라 지연입력신호(DLY_IN)의 지연의 정도를 조정할 수 있다. 신호지연부(370)는 내부에서 직렬로 연속적으로 연결된 복수의 지연유닛을 통해 지연입력신호(DLY_IN)를 지연시킬 수 있다. 신호지연부(370)가 지연유닛을 많이 활성화할수록, 지연입력신호(DLY_IN)가 지연유닛을 더 많이 통과하여 그 지연이 길어질 수 있다. 신호지연부(370)가 지연유닛을 적게 활성화할수록, 지연입력신호(DLY_IN)가 지연유닛을 더 적게 통과하여 그 지연이 짧아질 수 있다. 이와 같이 지연입력신호(DLY_IN)는 지연유닛을 통과할 때마다 일정한 정도 지연되는데, 이렇게 각 지연유닛이 지연입력신호(DLY_IN)를 지연하는 정도 즉, 지연 단위는 지연제어신호(DLY_CTR)에 의하여 조정될 수 있다.
펄스생성부(380)는 신호지연부(370)로부터 복수의 지연신호(DLY_xx) 및 복수의 반전지연신호(DLY_xxb)를 수신할 수 있다. 펄스생성부(380)는 복수의 지연신호(DLY_xx) 및 복수의 반전지연신호(DLY_xxb)를 조합하여 적어도 하나 이상의 펄스를 가지는 서브신호(SUB_CK)를 복수로 생성할 수 있다. 그리고 펄스생성부(380)는 서브신호(SUB_CK)를 제1 신호조합부(310) 및 제2 신호조합부(320)로 송신할 수 있다.
그리고 펄스생성부(380)는 교정시작신호(CALB_ON)를 통해 내부에 포함된 복수의 펄스생성유닛을 활성화 또는 비활성화시킬 수 있다. 또한 펄스생성부(380)는 선택신호(SEL)를 통해 복수의 펄스생성유닛을 활성화 또는 비활성화시킬 수 있다. 경우에 따라 교정시작신호(CALB_ON) 및 선택신호(SEL) 중 어느 하나가 펄스생성유닛 전부를 비활성화할 수 있거나, 교정시작신호(CALB_ON)가 펄스생성유닛 중 일부를 비활성화하고 선택신호(SEL)가 나머지를 비활성화할 수 있다. 후자의 경우, 교정시작신호(CALB_ON)는 짝수 번째 펄스생성유닛에 대한 활성화를 제어하고, 선택신호(SEL)는 홀수 번째 펄스생성유닛에 대한 활성화를 제어할 수 있다. 그러면 교정시작신호(CALB_ON) 또는 선택신호(SEL)가 펄스생성유닛 중 일부를 비활성화-마스킹(masking)-함으로써 펄스생성부(380)의 전력소비는 감소할 수 있다.
한편 신호지연부(370)는 구동클럭(GCLK)의 주파수가 타겟주파수에 도달할 때까지 지연입력신호(DLY_IN)의 지연에 대한 조정을 반복할 수 있다. 구동클럭(GCLK)이 화소를 구동하는 구동신호-예를 들어 PWM신호-에 이용되기 위해서는 다량의 펄스를 포함하여 구동신호를 카운트할 수 있어야 한다. 그래서 구동클럭(GCLK)은 데이터클럭(DCLK)에 P배(P는 1이상의 자연수)에 해당하는 타겟주파수(target frequency)를 가질 수 있다. 즉 구동클럭(GCLK)은 체배될 수 있다. 이를 위해서, 구동클럭(GCLK)이 구동신호를 카운트하기에 충분한 펄스를 가져야하고 이에 따라 주파수도 높아져야만 할 수 있다. 신호지연부(370)는 구동클럭(GCLK)이 충분한 펄스를 가질 때까지 또는 타겟주파수를 가질 때까지 지연입력신호(DLY_IN)의 지연을 조정할 수 있다. 이 때까지 신호지연부(370)는 지연입력신호(DLY_IN)에 대한 지연의 조정을 반복할 수 있다.
그리고 구동클럭(GCLK)의 주파수가 타겟주파수에 도달하면, 신호지연부(370)의 지연유닛 중 일부는 비활성화될 수 있다. 비활성화된 지연유닛들은 구동클럭(GCLK)을 생성하는데 더 이상 동작할 필요가 없기 때문이다. 신호지연부(370)의 지연유닛의 활성화 및 비활성화는 지연활성화신호(DLY_EN) 및 지연비활성화신호(DLY_DIS)에 의하여 결정될 수 있다.
나아가 구동클럭(GCLK)의 주파수가 타겟주파수에 도달하면, 펄스생성부(380)의 펄스생성유닛 중 일부는 비활성화될 수 있다. 비활성화된 펄스생성유닛들은 구동클럭(GCLK)을 생성하는데 더 이상 동작할 필요가 없기 때문이다. 펄스생성부(380)의 펄스생성유닛의 활성화 및 비활성화는 선택신호(SEL) 및 교정시작신호(CALB_ON)에 의하여 결정될 수 있다.
신호조합부(310~330)는 복수의 지연신호(DLY_xx) 및 복수의 반전지연신호(DLY_xxb)를 조합하여 구동클럭(GCLK)이 미리 설정된 개수의 펄스를 가지도록 구동클럭(GCLK)을 생성할 수 있다. 구체적으로, 신호조합부(310~330)는 신호지연부(370)로부터 복수의 지연신호(DLY_xx) 및 복수의 반전지연신호(DLY_xxb)를 수신하거나, 펄스생성부(380)로부터 복수의 서브신호(SUB_CK)를 수신할 수 있다. 신호조합부(310~330) 중 제1 신호조합부(310)는 복수의 서브신호(SUB_CK)를 수신하고 조합하여 제1 클럭(CLK_1)을 생성할 수 있다. 제2 신호조합부(320)는 복수의 서브신호(SUB_CK)를 수신하고 조합하여 제2 클럭(CLK_2)을 생성할 수 있다. 제3 신호조합부(330)는 복수의 지연신호(DLY_xx) 및 복수의 반전지연신호(DLY_xxb)를 수신하고 조합하여 제3 클럭(CLK_3)을 생성할 수 있다.
여기서 제1 신호조합부(310)는 홀수 번째 펄스생성유닛이 생성한 복수의 서브신호(SUB_CK)를 조합하여 제1 클럭(CLK_1)을 생성할 수 있고, 제2 신호조합부(320)는 짝수 번째 펄스생성유닛이 생성한 복수의 서브신호(SUB_CK)를 조합하여 제2 클럭(CLK_2)을 생성할 수 있다. 제3 신호조합부(330)는 데이터클럭(DCLK)의 2배의 주파수를 가지는 제3 클럭(CLK_3)을 생성할 수 있다.
신호조합부(310~330)는 복수의 클럭을 생성하고, 복수의 클럭 중 일 클럭은 구동클럭(GCLK)으로서 이용되며, 복수의 클럭 중 다른 클럭은 윈도우신호(WIN)를 카운트(count)하는 카운터클럭(counter clock)으로서 이용될 수 있다. 본 도면에서는 제1 클럭(CLK_1)이 구동클럭(GCLK)으로 이용될 수 있고, 제2 클럭(CLK_2)이 카운터클럭으로 이용될 수 있다.
교정선택부(340)는 교정시작신호(CALB_ON)를 수신하여 구동클럭(GCLK)의 생성을 시작할 수 있다. 교정선택부(340)가 데이터클럭(DCLK) 및 윈도우신호(WIN) 중 어느 하나를 신호지연부(370)로 보내야만 구동클럭(GCLK)가 생성될 수 있기 때문이다. 교정선택부(340)는 교정시작신호(CALB_ON)에 따라서 데이터클럭(DCLK) 및 윈도우신호(WIN) 중 어느 하나를 신호지연부(370)로 송신할 수 있다. 교정시작신호(CALB_ON)가 1이면 윈도우신호(WIN)가 출력되고, 교정시작신호(CALB_ON)가 0이면 데이터클럭(DCLK)이 출력될 수 있다.
교정초기화부(350)는 구동클럭마스크신호(GCLK_MASK)를 통해 신호조합부(310~330)를 초기화할 수 있다. 신호조합부(310~330)는 구동클럭마스크신호(GCLK_MASK)를 수신하면, 구동클럭(GCLK)의 생성을 중단함으로써 초기화될 수 있다. 신호조합부(310~330)는 클럭(CLK_1~CLK_3)을 생성하는 대신 단일 레벨-예를 들어 일정 시간동안 지속되는 저레벨 또는 고레벨-의 신호를 생성하여 출력할 수 있다. 교정초기화부(350)는 신호조합부(310~330) 중 일부만을 초기화할 수 있는데, 본 도면에서는 제1 신호조합부(310)가 교정초기화부(350)에 의하여 초기화될 수 있다.
지연비활성화부(360)는 지연비활성화신호(DLY_DIS)를 신호지연부(370)로 송신할 수 있다. 지연활성화신호(DLY_EN)는 신호지연부(370)에 포함된 복수의 지연유닛 중 일부를 활성화 또는 턴온(turn-on)시킬 수 있다. 지연비활성화신호(DLY_DIS)는 복수의 지연유닛 중 일부를 비활성화 또는 턴오프(turn-off)시킬 수 있다.
지연비활성화부(360)는 주파수체배신호(MUL_X)를 통해 신호지연부(370)의 지연유닛을 얼마나 활성화 또는 비활성화시킬지 결정할 수 있다. 주파수체배신호(MUL_X)는 종국적으로 생성되어야 할 구동클럭(GCLK)이 데이터클럭(DCLK)에 비해 얼마나 체배가 되어야하는지를 나타낼 수 있다. 여기서 체배는 구동클럭(GCLK)의 주파수를 데이터클럭(DCLK)의 주파수보다 높이는 것으로 이해될 수 있다. 주파수체배신호(MUL_X)가 높다면, 구동클럭(GCLK)은 많은 펄스를 가져야하고 신호의 지연도 많이 일어나야하므로, 많은 지연유닛이 활성화될 수 있다. 반면 주파수체배신호(MUL_X)가 낮다면, 구동클럭(GCLK)은 적은 펄스를 가져야하고 신호의 지연도 적게 일어나야하므로, 더 적은 지연유닛이 활성화될 수 있다.
한편 클럭생성회로(220)는 데이터클럭(DCLK)의 주파수에 P배(P는 1이상의 자연수)에 해당하는 타겟주파수(target frequency)를 가지는 구동클럭(GCLK)을 생성할 수 있다. 클럭생성회로(220)는, 구동클럭(GCLK)으로서 선택되는 제1 클럭(CLK_1)이 타겟주파수를 가질 때까지 제1 클럭(CLK_1)을 지속적으로 생성할 수 있다. 그 동안, 클럭생성회로(220)는 지연제어신호(DLY_CTR)를 수신하여 신호지연부(370)의 지연을 조절할 수 있다. 제1 클럭(CLK_1)이 타겟주파수에 도달하지 않는 경우, 신호지연부(370)는 지연제어신호(DLY_CTR)에 따라 지연 단위를 조정할 수 있다. 제1 클럭(CLK_1)이 타겟주파수에 도달하여 구동클럭(GCLK)으로서 이용될 수 있을 때까지, 클럭생성회로(220)는 이 동작을 반복할 수 있다.
그리고 제1 클럭(CLK_1)이 타겟주파수에 도달하면, 즉, 제1 클럭(CLK_1)이 PWM신호를 카운트하기에 충분한 개수의 펄스를 가질 수 있다면, 신호지연부(370)는 지연입력신호(DLY_IN)를 지연하는 내부의 복수의 지연유닛 중 일부를 비활성화할 수 있다. 복수의 지연유닛 중 일부가 비활성화되면, 그 만큼 신호지연부(370)의 전력소비는 감소할 수 있다. 또한 제1 클럭(CLK_1)이 타겟주파수에 도달하면, 즉, 제1 클럭(CLK_1)이 PWM신호를 카운트하기에 충분한 개수의 펄스를 가질 수 있다면, 펄스생성부(380)는 지연신호 및 반전지연신호를 조합하여 서브신호를 만드는 내부의 복수의 펄스생성유닛 중 일부를 비활성화할 수 있다. 복수의 펄스생성유닛 중 일부가 비활성화되면, 그 만큼 펄스생성부(380)의 전력소비는 감소할 수 있다.
도 4는 일 실시예에 따른 데이터클럭, 제1 클럭, 제2 클럭 및 구동클럭을 포함하는 클럭신호와, 윈도우신호에 대한 파형도이다.
도 4를 참조하면, 데이터클럭(DCLK), 윈도우신호(WIN), 제1 클럭(CLK_1), 제2 클럭(CLK_2) 및 구동클럭(GCLK)에 대한 파형이 도시될 수 있다.
윈도우신호(WIN)는 데이터클럭(DCLK)의 주기(TDCLK)에 상응하는 펄스(PWIN)를 포함할 수 있다. 펄스(PWIN)는 신호의 저레벨에서 고레벨로 변동하고 변동된 고레벨을 유지하는 구간을 의미할 수 있다. 그래서 윈도우신호(WIN)의 펄스폭은 데이터클럭(DCLK)의 주기(TDCLK)와 실질적으로 동일할 수 있다.
한편 제1 클럭(CLK_1)과 제2 클럭(CLK_2)은, 제1 클럭(CLK_1)의 펄스(PCLK_1)와 제2 클럭(CLK_2)의 펄스(PCLK_2)가 서로 교차하도록 생성될 수 있다. 즉, 제1 클럭(CLK_1)과 제2 클럭(CLK_2)의 위상은 서로 틀어져서, 제1 클럭(CLK_1)과 제2 클럭(CLK_2)은 서로 엇갈리게 될 수 있다. 이것은 제1 클럭(CLK_1)이 펄스생성부의 홀수 번째 펄스생성유닛으로부터 생성되고, 제2 클럭(CLK_2)이 펄스생성부의 짝수 번째 펄스생성유닛으로부터 생성되기 때문이다. 이것은 도 9 및 10에 의하여 자세히 설명될 수 있다.
구동클럭(GCLK)은 신호조합부가 생성한 복수의 클럭 중 어느 하나일 수 있다. 신호조합부가 생성한 복수의 클럭 중 일 클럭은 구동클럭(GCLK)으로서 이용되고, 다른 클럭은 윈도우신호(WIN)를 카운트하기 위한 카운터클럭으로서 이용될 수 있다. 여기서 제1 신호조합부가 홀수 번째 펄스생성유닛의 복수의 서브신호로 생성한 제1 클럭(CLK_1)이, 구동클럭으로서 이용될 수 있다. 제2 신호조합부가 짝수 번째 펄스생성유닛의 복수의 서브신호로 생성한 제2 클럭(CLK_2)이, 카운터클럭으로서 이용될 수 있다. 따라서 구동클럭(GCLK)의 펄스(PGCLK)는 제1 클럭(CLK_1)의 펄스(PCLK_1)와 실질적으로 동일할 수 있다.
도 5는 일 실시예에 따른 신호지연부의 상세한 구성을 포함하는 클럭생성회로의 구성도이다.
도 5를 참조하면, 신호지연부(370)는 내부에 복수의 지연유닛(DLY2N, 501, ..., 504, 505, ..., 543)을 포함할 수 있다. 복수의 지연유닛(501, ..., 504, 505, ..., 543)은 캐스캐이드(cascade) 방식으로 서로 직렬로 연결될 수 있다.
복수의 지연유닛(501, ..., 504, 505, ..., 543) 중 일 지연유닛은, 직렬로 연결된 이전의 다른 지연유닛으로부터 다른 지연신호를 수신하고, 다른 지연신호를 미리 설정된 단위만큼 지연하여 일 지연신호를 생성할 수 있다. 일 지연신호는 다음의 또 다른 지연유닛에 의하여 미리 설정된 단위만큼 지연되면서, 또 다른 지연신호가 생성될 수 있다. 동시에 각 지연유닛은 지연신호를 디지털적으로 반전시켜서 반전지연신호를 생성할 수 있다. 반전지연신호는 지연신호와 비교하여 반대의 논리레벨을 가질 수 있다.
본 도면에서 제4 지연유닛(504)은 제4 지연신호(DLY_04)를 생성하여 제5 지연유닛(505)으로 전달할 수 있다. 동시에 제4 지연유닛(504)은 제4 반전지연신호(DLY_04b)를 생성할 수 있다. 이어서 제5 지연유닛(505)은 제4 지연신호(DLY_04)를 지연하여 제5 지연신호(DLY_05)를 생성하고, 제5 지연신호(DLY_05)를 제6 지연유닛(미도시)으로 전달할 수 있다. 동시에 제5 지연유닛(505)은 제5 반전지연신호(DLY_05b)를 생성할 수 있다. 이와 같은 동작이 제1 지연유닛(501)내지 제43 지연유닛(543)을 통해 연속적으로 일어날 수 있다. 그리고 신호지연부(370)는 복수의 지연신호(DLY_xx)와 복수의 반전지연신호(DLY_xxb)를 펄스생성부(380)로 전달할 수 있다.
또한 복수의 지연유닛(501, ..., 504, 505, ..., 543)는 지연 단위를 조정하는 지연제어신호(DLY_CTR)를 수신할 수 있다. 지연제어신호(DLY_CTR)는 각 지연유닛의 지연 단위를 지연제어신호(DLY_CTR)에 포함된 데이터에 따라 조정할 수 있다.
한편 복수의 지연유닛(501, ..., 504, 505, ..., 543)은 각 지연유닛 사이에 앤드논리게이트(AND)를 더 포함할 수 있다. 앤드논리게이트(AND)는 지연활성화신호(DLY_EN)와 지연비활성화신호(DLY_DIS)의 논리값에 따라서 각 지연유닛을 이어주거나 차단하는 역할을 할 수 있다. 앤드논리게이트(AND)는 위치에 따라 지연활성화신호(DLY_EN)와 지연비활성화신호(DLY_DIS)를 수신할 수 있다.
예를 들어 제1 지연유닛(501) 내지 제3 지연유닛(미도시)과 연결된 앤드논리게이트(AND)는 지연활성화신호(DLY_EN)를 수신하고, 제4 지연유닛(504) 내지 제43 지연유닛(543)과 연결된 앤드논리게이트(AND)는 지연비활성화신호(DLY_DIS)를 수신할 수 있다. 지연활성화신호(DLY_EN)가 1의 논리값을 가지면, 제1 지연유닛(501) 내지 제4 지연유닛(504)은 활성화되어 서로 도통할 수 있다. 지연활성화신호(DLY_EN)가 0의 논리값을 가지면, 제1 지연유닛(501) 내지 제4 지연유닛(504)은 비활성화되어 서로 차단될 수 있다. 그리고 지연비활성화신호(DLY_DIS)가 1의 논리값을 가지면, 제5 지연유닛(505) 내지 제43 지연유닛(543)은 활성화되어 서로 도통할 수 있다. 지연비활성화신호(DLY_DIS)가 0의 논리값을 가지면, 제5 지연유닛(505) 내지 제43 지연유닛(543)은 비활성화되어 서로 차단될 수 있다.
도 6은 일 실시예에 따른 신호지연부 및 펄스생성부의 상세한 구성을 포함하는 클럭생성회로의 구성도이다.
도 6을 참조하면, 펄스생성부(380)는 내부에 복수의 펄스생성유닛(601, ..., 630, 631, ..., 642)을 포함할 수 있다. 복수의 펄스생성유닛(601, ..., 630, 631, ..., 642)은 서로 연결되지 않고 독립적으로 존재하면서, 복수의 서브신호(SUB_CK1, ..., SUB_CK30, SUB_CK31, ..., SUB_CK42)를 생성할 수 있다.
복수의 펄스생성유닛(601, ..., 630, 631, ..., 642) 중 일 펄스생성유닛은, 복수의 지연유닛(501, ..., 504, 505, ..., 543) 중 2 이상의 지연유닛으로부터 지연신호 및 반전지연신호를 수신할 수 있다. 일 펄스생성유닛은 지연신호 및 반전지연신호를 조합하여 일 서브신호를 생성할 수 있다. 지연신호 및 반전지연신호를 조합을 위하여, 일 펄스생성유닛은 앤드논리게이트(AND)를 이용한 논리곱 연산을 수행할 수 있다. 그러면 일 서브신호는 적어도 하나 이상의 펄스를 가질 수 있다. 각 펄스생성유닛이 생성하는 서브신호들은 동일한 개수의 펄스를 가질 수 있으나, 그 위상은 서로 상이할 수 있다.
본 도면에서, 제1 펄스생성유닛(601)은 제1 지연신호(DLY_01)와 제2 반전지연신호(DLY_02b)를 수신하여 조합할 수 있다. 제1 펄스생성유닛(601)은 제1 지연신호(DLY_01)와 제2 반전지연신호(DLY_02b)를 논리곱하여 제1 서브신호(SUB_CK1)를 생성할 수 있다. 마찬가지로 제30 펄스생성유닛(630), 제31 펄스생성유닛(631) 및 제42 펄스생성유닛(642) 역시 지연신호와 반전지연신호를 논리곱하여 각각 제30 서브신호(SUB_CK30), 제31 서브신호(SUB_CK31) 및 제42 서브신호(SUB_CK42)를 생성할 수 있다.
한편 복수의 펄스생성유닛(601, ..., 630, 631, ..., 642)은 선택신호(SEL) 및 교정시작신호(CALB_ON)를 통해 내부에 포함된 복수의 펄스생성유닛을 전부 또는 부분적으로 활성화 또는 비활성화시킬 수 있다. 여기서 선택신호(SEL)는 홀수 번째 펄스생성유닛을 활성화 또는 비활성화시킬 수 있다. 교정시작신호(CALB_ON)는 짝수 번째 펄스생성유닛을 활성화 또는 비활성화시킬 수 있다.
그리고 복수의 펄스생성유닛(601, ..., 630, 631, ..., 642)은 선택신호(SEL) 및 교정시작신호(CALB_ON)를 지연신호 및 반전지연신호와 함께 논리곱할 수 있다. 따라서 선택신호(SEL) 및 교정시작신호(CALB_ON)의 논리값에 따라 복수의 펄스생성유닛(601, ..., 630, 631, ..., 642) 전부 또는 일부가 활성화 또는 비활성화될 수 있다.
도 7은 일 실시예에 따른 제1 신호조합부 및 제2 신호조합부의 상세한 구성을 포함하는 클럭생성회로의 구성도이다.
도 7을 참조하면, 제1 신호조합부(310)는 복수의 서브신호 중 일부를 조합하여 제1 클럭(CLK_1)을 생성하고, 제2 신호조합부(320)는 복수의 서브신호 중 일부를 조합하여 제2 클럭(CLK_2)을 생성할 수 있다. 제1 및 2 신호조합부(310, 320)는 통틀어서 신호조합부로 호칭될 수 있다.
예를 들어 펄스생성부(380)는 M(M은 2이상의 자연수)개의 펄스생성유닛을 포함할 수 있다. 그러면 제1 신호조합부(310)는 X(X는 M이하의 홀수)번째 펄스생성유닛이 생성한 서브신호를 조합하여 제1 클럭(CLK_1)을 생성할 수 있다. 제2 신호조합부(320)는 Y(Y는 M이하의 짝수)번째 펄스생성유닛이 생성한 서브신호를 조합하여 제2 클럭(CLK_2)을 생성할 수 있다.
본 도면에는 제1 펄스생성유닛(601)과 제31 펄스생성유닛(631)이 홀수 번째 펄스생성유닛으로 도시되고, 제30 펄스생성유닛(630)과 제42 펄스생성유닛(642)이 짝수 번째 펄스생성유닛으로 도시된다. 또한 제1, 3, 5, ..., 41 서브신호(SUB_CK1, 3, 5, ..., 41)가 홀수 번째 펄스생성유닛이 생성한 홀수 서브신호로서 도시되고, 제2, 4, 6, ..., 42 서브신호(SUB_CK2, 4, 6, ..., 42)가 짝수 번째 펄스생성유닛이 생성한 짝수 서브신호로서 도시된다.
다음으로 신호조합부는 복수의 서브신호를 조합하여 클럭을 생성할 수 있다. 신호조합부는 복수의 서브신호에 대하여 논리합 연산을 수행하여 복수의 서브신호를 조합할 수 있다.
예를 들어 제1 신호조합부(310)는 홀수 서브신호인 제1, 3, 5, ..., 41 서브신호(SUB_CK1, 3, 5, ..., 41)를 수신하여 논리합 연산을 수행할 수 있다. 각 서브신호는 서로 위상이 다른 적어도 하나 이상의 펄스를 가지고 있으므로, 복수의 서브신호가 합쳐지면 다수의 펄스를 가지는 제1 클럭(CLK_1)이 나올 수 있다. 마찬가지로 제2 신호조합부(320)는 짝수 서브신호인 제2, 4, 6, ..., 42 서브신호(SUB_CK2, 4, 6, ..., 42)를 수신하여 논리합 연산을 수행할 수 있다. 각 서브신호는 서로 위상이 다른 적어도 하나 이상의 펄스를 가지고 있으므로, 복수의 서브신호가 합쳐지면 다수의 펄스를 가지는 제2 클럭(CLK_2)이 나올 수 있다. 그러면 제1 클럭(CLK_1)은 구동클럭(GCLK)으로서 이용되고, 제2 클럭(CLK_2)은 카운터클럭으로서 이용될 수 있다.
한편 제1 신호조합부(310)는 제1 신호조합부(310)를 마스크하기 위하여 구동클럭마스크신호(GCLK_MASK)를 수신할 수 있다. 여기서 제1 신호조합부(310)는 구동클럭마스크신호(GCLK_MASK)에 대하여 논리합을 수행할 수 있다. 만약 구동클럭마스크신호(GCLK_MASK)의 논리값이 1이면, 제1 클럭(CLK_1)은 단일 레벨을 출력하게 될 수 있다. 즉, 제1 신호조합부(310)이 초기화될 수 있다. 이러한 초기화 동작은 구동클럭(GCLK)의 생성이 시작하기 전에 미리 수행될 수 있다.
도 8은 일 실시예에 따른 제3 신호조합부의 상세한 구성을 포함하는 클럭생성회로의 구성도이다.
도 8을 참조하면, 제3 신호조합부(330)는 복수의 서브신호 중 일부를 조합하여 제3 클럭(CLK_3)을 생성할 수 있다. 제1 내지 3 신호조합부(310, 320, 330)는 통틀어서 신호조합부로 호칭될 수 있다.
제1 및 2 신호조합부와 마찬가지로, 제3 신호조합부(330) 역시 복수의 서브신호를 조합하여 제3 클럭(CLK_3)을 생성할 수 있다. 다만 제3 신호조합부(330)는 오로지 특정한 몇몇의 지연신호와 반전지연신호를 수신하여 조합할 수 있다. 예를 들어 구동클럭(GCLK)의 주파수가 데이터클럭(DCLK)보다 그다지 높지 않을 때, 무수한 지연신호를 만들면서까지 많은 서브신호를 만들 필요가 없기 때문이다. 즉, 구동클럭(GCLK)을 생성하기 위하여 몇몇의 지연신호와 반전지연신호만 있어도 PWM신호를 카운트하기 충분한 개수의 펄스가 생성될 수 있다. 따라서 제3 신호조합부(330)는 구동클럭(GCLK)의 주파수가 데이터클럭(DCLK)보다 2배에 불과하다면, 지연신호와 반전신호를 조합하여 클럭을 생성할 수 있다.
본 도면에서, 제3 신호조합부(330)는 제1 지연신호(DLY_01)와 제4 반전지연신호(DLY_04b)를 논리곱하여 일 서브신호를 생성하고, 제1 반전지연신호(DLY_01b)와 제4 지연신호(DLY_04)를 논리곱하여 다른 서브신호를 생성할 수 있다. 일 서브신호와 다른 서브신호는 각각 다른 위상에서 펄스를 가질 수 있다. 제3 신호조합부(330)는 일 서브신호와 다른 신호를 논리합하여 제3 클럭(CLK_3)을 생성할 수 있다.
도 9는 일 실시예에 따른 윈도우신호, 지연신호, 서브신호에 대한 파형도이다.
도 9를 참조하면, 윈도우신호(WIN), 지연신호(DLY_01~DLY_43) 및 서브신호(SUB_CK1, SUB_CK2)는 서로 다른 위상차이를 가질 수 있다. 지연신호(DLY_01~DLY_43)는 윈도우신호(WIN)를 반복적으로 지연할 때마다 생성될 수 있다. 서브신호(SUB_CK1, SUB_CK2)는 지연신호(DLY_01~DLY_43)와 이들의 반전 신호의 조합을 통해 적어도 하나의 펄스를 가질 수 있다.
윈도우신호(WIN)가 신호지연부의 제1 지연유닛을 통과하면, 윈도우신호(WIN)가 t1만큼 지연되어 제1 지연신호(DLY_01)가 생성될 수 있다. 제1 지연신호(DLY_01)는 윈도우신호(WIN)에 비하여 t1의 위상차를 가질 수 있다.
제1 지연신호(DLY_01)가 신호지연부의 제2 지연유닛을 통과하면, 제1 지연신호(DLY_01)가 t2만큼 지연되어 제2 지연신호(DLY_02)가 생성될 수 있다. 제2 지연신호(DLY_02)는 제1 지연신호(DLY_01)에 비하여 t2의 위상차를 가질 수 있다.
마찬가지로, 제2 지연신호(DLY_02)가 t3만큼 지연되어 제3 지연신호(DLY_03)가 생성되고, 제3 지연신호(DLY_03)가 t4만큼 지연되어 제4 지연신호(DLY_04)가 생성될 수 있다. 윈도우신호(WIN)가 신호지연부의 모든 지연유닛을 통과하면, 제43 지연신호(DLY_43)가 최종적으로 생성될 수 있다.
여기서 각 지연신호의 지연 정도 t1 내지 t4는 제1 내지 4 지연유닛의 지연 단위에 대응할 수 있다. 각 지연유닛의 지연 단위는 서로 동일하거나 다를 수 있다. 바람직하게는 일정 간격의 펄스를 가지는 클럭이 생성되어야 하므로, 각 지연유닛의 지연 단위는 서로 동일할 수 있다. 각 지연유닛의 지연 단위는 외부로부터 수신되는 지연제어신호에 의하여 결정될 수 있다.
한편 서브신호는 지연신호와 반전지연신호의 조합으로 생성될 수 있다. 예를 들어 제1 서브신호(SUB_CK1)는 제1 지연신호(DLY_01)와 제2 반전지연신호(미도시)-제2 지연신호(DLY_02)의 반전 신호-에 대하여 논리곱 연산을 수행할 수 있다. 그러면 제1 지연신호(DLY_01)와 제2 반전지연신호(미도시)의 중복되는 지점에 펄스를 가지는 제1 서브신호(SUB_CK1)가 생성될 수 있다.
마찬가지로, 제2 서브신호(SUB_CK2)는 제2 지연신호(DLY_02)와 제3 반전지연신호(미도시)-제3 지연신호(DLY_03)의 반전 신호-에 대하여 논리곱 연산을 수행할 수 있다. 그러면 제2 지연신호(DLY_02)와 제3 반전지연신호(미도시)의 중복되는 지점에 펄스를 가지는 제2 서브신호(SUB_CK2)가 생성될 수 있다.
도 10은 일 실시예에 따른 윈도우신호, 서브신호, 제1 클럭, 제2 클럭 및 구동클럭에 대한 파형도이다.
도 10을 참조하면, 윈도우신호(WIN) 및 서브신호(SUB_CK1, SUB_CK2, SUB_CK3, SUB_CK4)는 서로 다른 위상차이를 가질 수 있다. 서브신호(SUB_CK1, SUB_CK2, SUB_CK3, SUB_CK4)는 적어도 하나의 펄스를 포함할 수 있다. 서브신호(SUB_CK1, SUB_CK2, SUB_CK3, SUB_CK4)는 지연된 신호들이 조합되어 만들어지기 때문에, 각 서브신호의 펄스는 서로 다른 위상차이를 가질 수 있다.
예를 들어 제1 서브신호(SUB_CK1)는 제1 지연신호와 제2 반전지연신호의 논리곱에 의하여 생성되고, 윈도우신호(WIN)에 비하여 t1의 지연을 가질 수 있다. 제2 서브신호(SUB_CK2)는 제2 지연신호와 제3 반전지연신호의 논리곱에 의하여 생성되고, 제1 서브신호(SUB_CK1)에 비하여 t2의 지연을 가질 수 있다. 제3 서브신호(SUB_CK3)는 제3 지연신호와 제4 반전지연신호의 논리곱에 의하여 생성되고, 제2 서브신호(SUB_CK2)에 비하여 t3의 지연을 가질 수 있다. 제4 서브신호(SUB_CK4)는 제4 지연신호와 제5 반전지연신호의 논리곱에 의하여 생성되고, 제3 서브신호(SUB_CK3)에 비하여 t1의 지연을 가질 수 있다.
한편 제1 클럭(CLK_1) 및 제2 클럭(CLK_2)은 복수의 서브신호들의 조합에 의하여 만들어질 수 있다. 여기서 모든 서브신호가 클럭의 생성을 위하여 이용되지 않고, 일부의 서브신호만이 이용될 수 있다.
예를 들어 제1 신호조합부는 펄스생성부의 홀수 번째 펄스생성유닛으로부터 홀수의 서브신호들을 수신하고, 홀수의 서브신호들만을 조합하여 제1 클럭(CLK_1)을 생성할 수 있다. 그래서 제1 클럭(CLK_1)은 제1 서브신호(SUB_CK1)의 펄스와 동일한 지점에서 펄스를 가지고, 나아가 제3 서브신호(SUB_CK3)의 펄스와 동일한 지점에서도 펄스를 가질 수 있다. 또한 제2 신호조합부는 펄스생성부의 짝수 번째 펄스생성유닛으로부터 짝수의 서브신호들을 수신하고, 짝수의 서브신호들만을 조합하여 제2 클럭(CLK_2)을 생성할 수 있다. 그래서 제2 클럭(CLK_2)은 제2 서브신호(SUB_CK2)의 펄스와 동일한 지점에서 펄스를 가지고, 나아가 제4 서브신호(SUB_CK4)의 펄스와 동일한 지점에서도 펄스를 가질 수 있다.
제1 클럭(CLK_1) 및 제2 클럭(CLK_2) 중 어느 하나는 구동클럭(GCLK)으로 이용될 수 있다. 본 도면에서 홀수의 서브신호들의 펄스를 가지는 제1 클럭(CLK_1)이 구동클럭(GCLK)으로 이용될 수 있다. 따라서 구동클럭(GCLK)은 제1 클럭(CLK_1)과 동일할 수 있다.
도 11은 일 실시예에 따른 교정선택부 및 지연비활성화부의 상세한 구성을 포함하는 클럭생성회로의 구성도이다.
도 11을 참조하면, 교정선택부(340)는 내부에 먹스(MUX)와 앤드논리게이트(AND)를 포함할 수 있다. 교정선택부(340)는 먹스(MUX)를 통해 데이터클럭(DCLK), 윈도우신호(WIN) 및 교정시작신호(CALB_ON)를 수신할 수 있다. 교정선택부(340)는 교정시작신호(CALB_ON)에 따라 윈도우신호(WIN) 또는 데이터클럭(DCLK)을 선택할 수 있다.
그리고 교정선택부(340)는 앤드논리게이트(AND)를 통해 지연활성화신호(DLY_EN)와 먹스(MUX)의 출력을 수신할 수 있다. 교정선택부(340)는 지연활성화신호(DLY_EN)에 따라 데이터클럭(DCLK)이나 윈도우신호(WIN)를 신호지연부(370)로 출력하거나 또는 출력하지 않을 수 있다.
한편 지연비활성화부(360)는 내부에 앤드논리게이트(AND)를 포함할 수 있다. 지연비활성화부(360)는 앤드논리게이트(AND)를 통해 지연비활성화신호(DLY_DIS)를 생성할 수 있다. 지연비활성화부(360)는 주파수체배신호(MUL_X)와 지연활성화신호(DLY_EN)의 논리값에 대하여 논리곱 연산을 수행한 결과를 지연비활성화신호(DLY_DIS)로서 출력할 수 있다.
도 12는 일 실시예에 따른 지연유닛의 상세 구성도이다.
도 12를 참조하면, 지연유닛은 적어도 하나의 지연소유닛(1201 내지 1232), 지연마스크부(1290) 및 먹스(MUX)를 포함할 수 있다. 지연유닛은 지연소유닛(1201 내지 1232)을 통해 지연입력신호(DLY_IN)를 지연할 수 있다. 일 지연유닛은 지연입력신호(DLY_IN)의 윈도우신호를 수신하여 일 단위만큼 지연할 수 있다. 다른 지연유닛도 상기 일 단위만큼 이미 지연된 윈도우신호를 연속하여 지연할 수 있다. 여기서 지연소유닛(1201 내지 1232)이 상기 일 단위를 결정할 수 있는데, 지연마스크부(1290)가 지연소유닛(1201 내지 1232) 중 일부를 활성화 또는 비활성화함으로써 상기 일 단위의 크기가 결정될 수 있다.
예를 들어 제1 지연유닛(501)의 경우, 지연소유닛(1201 내지 1232)은 지연입력신호(DLY_IN)를 수신할 수 있다. 지연입력신호(DLY_IN)는 윈도우신호 또는 데이터클럭이 될 수 있다. 여기서는 윈도우신호가 지연입력신호(DLY_IN)임을 전제로 설명하도록 한다. 제1 지연소유닛(1201)은 윈도우신호를 지연하여 제1 소지연신호를 생성할 수 있다. 제1 소지연신호는 먹스(MUX)의 제1 입력단자로 전달될 수 있다. 이어서 제2 지연소유닛(1202)은 제1 소지연신호를 지연하여 제2 소지연신호를 생성할 수 있다. 제2 소지연신호는 먹스(MUX)의 제2 입력단자로 전달될 수 있다. 나머지 지연소유닛도 이와 동일하게 동작할 수 있다. 최후에는 제32 지연소유닛(1232)이 제31 소지연신호를 지연하여 제32 소지연신호를 생성하고, 먹스(MUX)의 제32 입력단자로 전달될 수 있다. 윈도우신호가 각 지연소유닛을 통과할수록 윈도우신호의 지연은 더 길어질 수 있다. 윈도우신호가 마지막 지연소유닛-제32 지연소유닛(1232)-을 통과하면, 윈도우신호는 제1 지연유닛(501)이 지연할 수 있는 최대한으로 지연되게 된다. 반면에 윈도우신호가 맨 처음 지연소유닛-제1 지연소유닛(1201)-만 통과하면, 윈도우신호는 제1 지연유닛(501)이 지연할 수 있는 최소한으로 지연되게 된다. 먹스(MUX)는 제1 내지 32 소지연신호 중 하나를 지연제어신호(DLY_CTR)에 따라 선택할 수 있다.
만약 제1 지연유닛(501)이 윈도우신호를 최대로 지연하지 않는다면, 즉 제1 지연유닛(501)이 제32 소지연신호가 아닌 다른 소지연신호를 제1 지연신호(DLY_01)로서 출력한다면, 지연마스크부(1290)는 지연소유닛(1201 내지 1232)의 일부를 비활성화할 수 있다.
예를 들어 제1 지연유닛(501)이 제2 소지연신호를 제1 지연신호(DLY_01)로서 출력한다면, 지연마스크부(1290)는 제3 지연소유닛(미도시) 내지 제32 지연소유닛(1232)을 비활성화할 수 있다. 지연마스크부(1290)는 지연제어신호(DLY_CTR)를 수신하고, 지연제어신호(DLY_CTR)에 따라서 지연소유닛(1201 내지 1232)을 활성화 또는 비활성화할 수 있다. 동시에 먹스(MUX)도 지연제어신호(DLY_CTR)를 수신하고, 지연제어신호(DLY_CTR)에 따라서 제1 내지 32 소지연신호 중 하나를 제1 지연신호(DLY_01)로서 출력할 수 있다.
이와 같이 각 지연유닛은 지연제어신호(DLY_CTR)에 따라서 신호를 지연시키는 지연 단위를 조정할 수 있다. 이것은 각 지연유닛 내부의 지연소유닛 중 일부를 활성화 또는 비활성화함으로써 구현될 수 있다. 따라서 사용자가 지연 단위를 용이하게 설정할 수 있을 뿐만 아니라 지연에 사용되지 않는 구성에 대한 전력소비가 감소할 수 있다.
도 13은 다른 실시예에 따른 지연유닛의 전단부에 대한 상세 구성도이고, 도 14는 다른 실시예에 따른 지연유닛의 후단부에 대한 상세 구성도이다.
도 13 및 14를 참조하면, 본 발명의 다른 실시에 따른 지연유닛은 지연의 확장을 가능하게 하는 복수의 지연소유닛을 포함할 수 있다. 일 지연유닛 내부에 포함된 일 지연소유닛은 소지연의 정도를 확장 또는 축소할 수 있다. 여기서는 설명의 편의상, 일 지연유닛에 의한 지연은 대지연으로, 일 지연소유닛에 의한 지연은 소지연으로 각각 명명될 수 있다. 즉 대지연은 지연입력신호(DLY_IN)가 일 지연유닛을 통과할 때 지연되는 정도로 이해되고, 소지연은 지연입력신호(DLY_IN)가 일 지연소유닛을 통과할 때 지연되는 정도로 이해될 수 있다. 일 지연소유닛은 소지연을 확장 또는 축소하기 위하여 내부에 앤드논리게이트(AND), 복수의 지연미세유닛(DL2) 및 먹스(MUX)를 포함할 수 있다. 도 13에서는 일 지연유닛 중 전단부에 포함된 3개의 지연소유닛만이 도시되고, 도 14에서는 일 지연유닛 중 후단부에 포함된 2개의 지연소유닛만이 도시될 수 있다.
예를 들어 제2 지연소유닛(1302)은 제1 지연소유닛(1301)으로부터 제1 소지연신호를 수신할 수 있다. 제1 소지연신호는 앤드논리게이트(AND), 복수의 지연미세유닛(DL2) 및 먹스(MUX)를 통과할 수 있다. 제2 지연소유닛(1302)은 제1 소지연신호를 소지연 만큼 지연하여 제2 소지연신호를 생성할 수 있다. 여기서 소지연의 크기를 조정하기 위하여, 제2 지연소유닛(1302)은 제1 소지연신호를 하나의 지연미세유닛(DL2)만으로 지연시키거나 2이상의 지연미세유닛(DL2)로 지연시킬 수 있다. 제1 소지연신호가 지연미세유닛(DL2)를 많이 통과할수록 더 많이 지연될 수 있다. 본 도면에서는 2개의 지연미세유닛(DL2)만이 이용될 수 있다. 제1 지연소유닛(1301)의 먹스(MUX)는 하나의 지연미세유닛(DL2)을 통과한 제1 지연신호 또는 2개의 지연미세유닛(DL2)을 통과한 제1 지연신호를 선택할 수 있다.
그리고 제2 지연소유닛(1302)은 지연확장신호(DLY_EXT)를 수신하고, 지연확장신호(DLY_EXT)에 따라 하나의 지연미세유닛(DL2)을 통과한 제1 지연신호 또는 2개의 지연미세유닛(DL2)을 통과한 제1 지연신호 중 하나를 선택할 수 있다.
또한 각 지연소유닛은 인버터논리게이트를 통해 지연마스크부(1290)로부터 마스크신호를 수신할 수 있다. 마스크신호를 수신한 지연소유닛은 활성화 또는 비활성화될 수 있다.
도 15는 다른 실시예에 따른 지연소유닛을 설명하기 위한 도면이다.
도 15를 참조하면, 다른 실시에 따르면 지연유닛 중 최초로 지연입력신호(DLY_IN)를 입력받는 지연유닛만이 활성화되고 나머지 지연유닛은 비활성화될 수 있다. 신호지연부는 지연입력신호(DLY_IN)-윈도우신호 또는 데이터클럭-를 최소한으로 지연시키기 위하여 가장 첫 번째 지연유닛만을 활성화할 수 있다.
예를 들어 제1 지연소유닛(1501)은 지연입력신호(DLY_IN)를 가장 먼저 입력받을 수 있다. 제1 지연소유닛(1501)은 복수의 지연미세유닛(DL2)과 먹스(MUX)를 포함할 수 있다. 지연미세유닛(DL2)은 지연입력신호(DLY_IN)를 지연시키며, 얼마나 많은 지연미세유닛(DL2)이 이용되느냐에 따라 지연입력신호(DLY_IN)의 지연 정도는 달라질 수 있다. 본 도면에서는 2개의 지연미세유닛(DL2)과 3개의 지연미세유닛(DL2)이 제1 지연소유닛(1501)에 포함될 수 있다. 지연입력신호(DLY_IN)가 2개의 지연미세유닛(DL2) 보다 3개의 지연미세유닛(DL2)을 통과하면, 더 길게 지연될 수 있다.
그리고 제1 지연소유닛(1501)은 지연최소신호(DLY_MIN)를 수신하고, 지연최소신호(DLY_MIN)에 따라 2개의 지연미세유닛(DL2)을 통과한 신호 및 3개의 지연미세유닛(DL2)을 통과한 신호 중 하나를 선택할 수 있다. 지연최소신호(DLY_MIN)는 최초의 지연유닛만을 동작시키는 신호로서, 제1 지연유닛(501)이 신호를 최소한으로 지연시키도록 할 수 있다. 동시에 제2 지연소유닛(1502)을 포함하는 나머지 지연소유닛은 모두 비활성화될 수 있다.

Claims (20)

  1. 영상데이터가 동기화되는 데이터클럭을 수신하고, 상기 영상데이터를 표시하기 위한 구동신호의 공급을 제어하는데 이용되는 구동클럭을 생성하는 클럭생성회로에 있어서,
    상기 데이터클럭의 일 주기에 상응하는 펄스를 가지는 윈도우신호를 수신하고, 상기 윈도우신호를 반복적으로 지연시켜 복수의 지연신호를 생성하며, 상기 복수의 지연신호를 반전시켜 복수의 반전지연신호를 생성하는 신호지연부;
    상기 복수의 지연신호 및 상기 복수의 반전지연신호를 조합하여 적어도 하나 이상의 펄스를 가지는 서브신호를 복수로 생성하는 펄스생성부; 및
    상기 복수의 서브신호를 조합하여 상기 구동클럭을 생성하는 신호조합부를 포함하는 클럭생성회로.
  2. 제1항에 있어서,
    상기 신호조합부는, 상기 복수의 서브신호 중 일부를 조합하여 복수의 클럭을 생성하고, 상기 복수의 클럭 중 일 클럭을 구동클럭으로서 출력하며, 상기 복수의 클럭 중 다른 클럭을 상기 윈도우신호를 카운트(count)하는 카운터클럭(counter clock)으로서 출력하는 클럭생성회로.
  3. 제1항에 있어서,
    상기 신호조합부는, 상기 복수의 지연신호 및 상기 복수의 반전지연신호를 조합하여 상기 구동클럭이 미리 설정된 개수의 펄스를 가지도록 상기 구동클럭을 생성하는 클럭생성회로.
  4. 제1항에 있어서,
    상기 신호조합부를 초기화하는 구동클럭마스크신호를 생성하는 교정초기화부를 더 포함하고,
    상기 신호조합부는, 상기 구동클럭마스크신호에 따른 초기화를 위해 상기 구동클럭의 생성을 중단하는 클럭생성회로.
  5. 제4항에 있어서,
    상기 신호조합부는, 초기화의 경우 상기 구동클럭 대신 단일 레벨의 신호를 생성하는 클럭생성회로.
  6. 제1항에 있어서,
    상기 구동클럭의 생성을 시작하는 교정시작신호를 수신하고, 상기 교정시작신호에 따라 상기 윈도우신호 또는 상기 데이터클럭을 상기 신호지연부로 송신하는 교정선택부를 더 포함하는 클럭생성회로.
  7. 제6항에 있어서,
    상기 신호지연부는, 상기 데이터클럭을 수신하는 경우, 상기 윈도우신호 대신 상기 데이터클럭을 반복적으로 지연시켜 상기 복수의 지연신호와 상기 복수의 반전지연신호를 생성하는 클럭생성회로.
  8. 제1항에 있어서,
    상기 신호지연부는, 서로 직렬로 연결된 복수의 지연유닛을 포함하고,
    상기 복수의 지연유닛 중 일 지연유닛은, 일 지연신호를 생성하기 위하여 다른 지연유닛으로부터 수신한 다른 지연신호를 일 단위만큼 지연하는 클럭생성회로.
  9. 제8항에 있어서,
    상기 일 지연유닛은, 상기 일 지연신호를 반전시켜 일 반전지연신호를 생성하고,
    상기 다른 지연유닛은, 상기 다른 지연신호를 반전시켜 다른 반전지연신호를 생성하며,
    상기 펄스생성부는, 내부의 펄스생성유닛을 통해 상기 일 반전지연신호와 상기 다른 지연신호를 조합하여 일 서브신호를 생성하는 클럭생성회로.
  10. 제9항에 있어서,
    상기 펄스생성유닛은, 상기 일 지연신호와 상기 다른 반전지연신호에 대하여 논리곱을 수행하여 상기 일 서브신호를 생성하는 클럭생성회로.
  11. 제9항에 있어서,
    상기 펄스생성부는, M(M은 2이상의 자연수)개의 펄스생성유닛을 포함하고,
    상기 신호조합부는, X(X는 M이하의 홀수)번째 펄스생성유닛이 생성한 서브신호를 조합하여 제1 클럭을 생성하는 제1 신호조합부를 포함하고, Y(Y는 M이하의 짝수)번째 펄스생성유닛이 생성한 서브신호를 조합하여 제2 클럭을 생성하는 제2 신호조합부를 포함하는 클럭생성회로.
  12. 제11항에 있어서,
    상기 신호조합부는, 상기 제1 클럭을 구동클럭으로서 출력하고, 상기 제2 클럭을 상기 윈도우신호를 카운트하는 카운터클럭으로서 출력하는 클럭생성회로.
  13. 제1항에 있어서,
    상기 구동클럭은, 상기 데이터클럭의 주파수에 N배(N은 1이상의 자연수)에 해당하는 주파수를 가지는 클럭생성회로.
  14. 제1 클럭의 주파수에 P배(P는 1이상의 자연수)에 해당하는 타겟주파수(target frequency)를 가지는 제2 클럭을 생성하는 클럭생성회로에 있어서,
    상기 제1 클럭의 일 주기에 상응하는 펄스를 가지는 윈도우신호를 수신하고, 상기 윈도우신호를 지연시켜 복수의 지연신호를 생성하는 신호지연부;
    상기 복수의 지연신호를 조합하여 적어도 하나 이상의 펄스를 가지는 서브신호를 복수로 생성하는 펄스생성부; 및
    상기 복수의 서브신호를 조합하여 일 클럭을 생성하고, 상기 일 클럭을 상기 제2 클럭으로서 출력하는 신호조합부를 포함하고,
    상기 신호지연부는, 상기 일 클럭의 주파수가 상기 타겟주파수에 도달할 때까지 상기 윈도우신호의 지연을 조정하는 것을 반복하는 클럭생성회로.
  15. 제14항에 있어서,
    상기 제1 클럭은, 영상데이터를 동기화하고,
    상기 제2 클럭은, 상기 영상데이터를 표시하기 위한 구동신호의 공급을 제어하기 위하여 이용되는 클럭생성회로.
  16. 제14항에 있어서,
    상기 신호지연부는, 상기 복수의 지연신호를 생성하는 복수의 지연유닛을 포함하고,
    상기 복수의 지연유닛 중 일부는, 상기 일 클럭의 주파수가 상기 타겟주파수에 도달하면, 비활성화되고
    상기 제2 클럭은, 상기 복수의 지연유닛 중 활성화된 지연유닛이 생성하는 지연신호에 기반하여 생성되는 클럭생성회로.
  17. 제14항에 있어서,
    상기 펄스생성부는, 상기 복수의 서브신호를 생성하는 복수의 펄스생성유닛을 포함하고,
    상기 복수의 펄스생성유닛 중 일부는, 상기 일 클럭의 주파수가 상기 타겟주파수에 도달하면, 비활성화되고,
    상기 제2 클럭은, 상기 복수의 펄스생성유닛 중 활성화된 펄스생성유닛이 생성하는 서브신호의 조합에 의하여 생성되는 클럭생성회로.
  18. 제17항에 있어서,
    상기 펄스생성부는, 상기 복수의 서브신호를 생성하는 홀수의 펄스생성유닛과 짝수의 펄스생성유닛을 포함하고,
    상기 홀수의 펄스생성유닛 중 일부는, 상기 일 클럭의 주파수가 상기 타겟주파수에 도달하면, 비활성화되고,
    상기 제2 클럭은, 상기 홀수의 펄스생성유닛 중 활성화된 펄스생성유닛이 생성하는 서브신호의 조합에 의하여 생성되는 클럭생성회로.
  19. 제14항에 있어서,
    상기 신호지연부는, 상기 복수의 지연신호를 생성하기 위하여 상기 윈도우신호를 일 단위만큼 지연하는 복수의 지연유닛을 포함하고,
    각 지연유닛은, 내부에 상기 일 단위의 크기를 결정하는 복수의 지연소유닛을 포함하고,
    상기 일 단위의 크기는, 복수의 지연소유닛이 활성화 또는 비활성화됨에 따라 결정되는 클럭생성회로.
  20. 제19항에 있어서,
    상기 신호지연부는, 상기 윈도우신호를 최소로 지연하기 위하여 상기 복수의 지연소유닛 중 상기 윈도우신호를 가장 먼저 수신하는 지연소유닛만을 활성화하는 클럭생성회로.
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