KR20210132253A - 메모리 장치 - Google Patents

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KR20210132253A
KR20210132253A KR1020200049740A KR20200049740A KR20210132253A KR 20210132253 A KR20210132253 A KR 20210132253A KR 1020200049740 A KR1020200049740 A KR 1020200049740A KR 20200049740 A KR20200049740 A KR 20200049740A KR 20210132253 A KR20210132253 A KR 20210132253A
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memory block
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김태효
변대석
조영민
이승원
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 제1 메모리 블록 및 제2 메모리 블록을 갖는 메모리 영역, 및 상기 제1 메모리 블록에 대한 제어 동작만 실행하는 제1 모드, 및 상기 제1 메모리 블록 및 상기 제2 메모리 블록에 대한 제어 동작을 실행하는 제2 모드 중 하나를 선택하여 상기 메모리 영역을 제어하며, 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각을 단위로 삭제 동작을 실행하는 제어 로직을 포함하며, 상기 제어 로직은, 상기 제1 모드에서 상기 제2 메모리 블록에 대한 접근 횟수를 카운트하고, 상기 접근 횟수를 포함하는 스캔 데이터를 상기 제2 메모리 블록에 저장한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 메모리 장치를 탑재하거나 메모리 장치와 연결된 시스템의 보안과 관련된 보안 데이터는 전원이 차단된 상태에서도 데이터가 그대로 유지되는 비휘발성 메모리 장치에 기록될 수 있다. 메모리 장치는 보안 데이터의 해킹 등을 방지하기 위해 일반 데이터와 분리하여 보안 데이터를 저장할 수 있으나, 이러한 방식에도 불구하고 보안 데이터가 해킹될 위험성은 여전히 존재할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 보안 데이터에 대한 접근 시도 횟수를 저장하는 플래그 데이터를 보안 데이터와 동일한 하나의 메모리 블록에 저장하고, 플래그 데이터의 초기화 시에 보안 데이터가 함께 삭제되도록 함으로써 보안 데이터를 효과적으로 보호할 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 메모리 블록 및 제2 메모리 블록을 갖는 메모리 영역, 및 상기 제1 메모리 블록에 대한 제어 동작만 실행하는 제1 모드, 및 상기 제1 메모리 블록 및 상기 제2 메모리 블록에 대한 제어 동작을 실행하는 제2 모드 중 하나를 선택하여 상기 메모리 영역을 제어하며, 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각을 단위로 삭제 동작을 실행하는 제어 로직을 포함하며, 상기 제어 로직은, 상기 제1 모드에서 상기 제2 메모리 블록에 대한 접근 횟수를 카운트하고, 상기 접근 횟수를 포함하는 스캔 데이터를 상기 제2 메모리 블록에 저장한다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 블록들을 갖는 메모리 영역, 및 상기 메모리 영역을 제어하는 제어 로직을 포함하고, 상기 제어 로직은 제1 모드에서 상기 메모리 블록들 중 적어도 하나의 보안 블록에 대한 접근을 차단하고, 상기 제1 모드와 다른 제2 모드에서 상기 보안 블록에 대한 접근을 허용하며, 상기 제1 모드에서 상기 보안 블록에 대한 읽기 동작이 실행되면, 상기 보안 블록에 대한 읽기 동작과 프로그램 동작을 실행한다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판 상에 적층되는 제1 워드라인들, 상기 제1 워드라인들을 관통하여 상기 기판에 수직하는 제1 방향으로 연장되며, 제1 모드 및 제1 모드와 다른 제2 모드에서 접근 가능한 제1 메모리 셀들을 제공하는 제1 채널층들, 상기 기판 상에 적층되며, 상기 제1 워드라인들과 전기적으로 분리되는 제2 워드라인들, 상기 제2 워드라인들을 관통하여 상기 기판에 수직하는 제2 방향으로 연장되며, 상기 제2 모드에서만 접근 가능한 제2 메모리 셀들을 제공하는 제2 채널층들, 및 상기 제1 모드 및 상기 제2 모드 중 하나를 동작 모드로 선택하며, 상기 제1 모드에서 상기 제2 메모리 셀들에 대한 접근 횟수를 기록하는 스캔 데이터를 상기 제2 메모리 셀들에 저장하는 제어 로직을 포함한다.
본 발명의 일 실시예에 따르면, 메모리 장치의 제어 로직은 제1 모드 및 제2 모드 중 하나를 선택하여 메모리 영역을 제어하며, 메모리 영역은 제1 모드 및 제2 모드에서 접근 가능한 제1 메모리 블록 및 제2 모드에서만 접근 가능하며 보안 데이터를 저장하는 제2 메모리 블록을 포함할 수 있다. 제어 로직은, 제1 모드에서 제2 메모리 블록에 대한 접근이 감지되면, 제2 메모리 블록에 대한 접근 시도 횟수를 제2 메모리 블록에 저장할 수 있다. 제2 메모리 블록에 저장된 접근 시도 횟수의 초기화 시도 시, 보안 데이터가 함께 삭제되므로 보안 성능이 향상된 메모리 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다.
도 7 내지 도 9는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 페이지 버퍼를 간단하게 도시한 회로도들이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 메모리 장치에서 스캔 데이터의 저장 방법을 설명하기 위해 제공되는 도면들이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 모바일 시스템을 간단하게 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1)은 메모리 컨트롤러(10), 메모리 장치들(21-25: 20), 및 입출력 인터페이스(30) 등을 포함할 수 있다. 메모리 시스템(1)은 SSD(Solid State Drive) 장치, 메모리 카드 등일 수 있으며, 입출력 인터페이스(30)를 통해 호스트(2)와 통신할 수 있다. 호스트(2)는 메모리 시스템(1)에 데이터를 저장하고 메모리 시스템(1)으로부터 데이터를 읽어오는 장치로서, 스마트폰, 태블릿 PC, 랩톱 컴퓨터, 데스크톱 컴퓨터 등과 같은 컴퓨터 장치와, 텔레비전, 셋탑 박스 등과 같은 가전 기기 등을 포함할 수 있다.
메모리 컨트롤러(10)는 메모리 장치들(20)과 별도의 반도체 칩으로 제공되며, 메모리 장치들(20)을 제어할 수 있다. 메모리 장치들(20) 각각은 별개의 반도체 칩으로 구현되며, 메모리 컨트롤러(10)로부터 수신하는 제어 커맨드에 따라 동작할 수 있다. 일례로, 메모리 장치들(20) 각각은 메모리 컨트롤러(10)로부터 수신한 데이터를 저장하거나, 저장된 데이터를 읽어와서 메모리 컨트롤러(10)에 전송할 수 있다.
메모리 장치들(20)은 비휘발성 특성을 가질 수 있으며, 호스트(2) 혹은 메모리 시스템(1) 내부로부터의 전원이 차단된 이후에도 메모리 장치들(20)에 저장된 데이터가 그대로 유지될 수 있다. 따라서 메모리 시스템(1) 및/또는 호스트(2)의 동작에 필요한 다양한 형태의 보안 데이터, 예를 들어 루트 키, 마스터 키, 공개 키, 개별 키 등의 보안 데이터가 메모리 시스템(1)에 저장될 수 있다. 메모리 시스템(1)은 보안 데이터를 외부의 해킹 등과 같은 공격으로부터 보호하기 위해, 다양한 보안 정책들을 채택할 수 있다.
예시로서, 메모리 시스템(1)의 동작 모드를 구분하고, 특정 동작 모드에서만 보안 데이터에 접근할 수 있도록 메모리 장치들(20)에 대한 접근 권한을 관리할 수 있다. 다만, 이와 같은 보안 정책에도 불구하고, 메모리 장치들(20)에 포함되는 모든 메모리 영역들을 스캔하여 데이터 패턴을 분석하는 방식 등에 의해, 보안 데이터가 외부로 유출될 수 있다.
본 발명의 일 실시예에서는 메모리 장치들(20) 각각의 동작 모드를 구분하여 특정 동작 모드에서만 보안 데이터에 접근할 수 있도록 접근 권한을 관리하고, 보안 데이터에 대한 비정상적인 접근이 감지되면 비정상적인 접근 횟수를 카운트하여 저장할 수 있다. 비정상적인 접근 횟수는, 보안 데이터와 같은 메모리 영역에 플래그 데이터로서 저장될 수 있으며, 일례로 상기 메모리 영역은 삭제 동작이 실행되는 단위 영역일 수 있다. 따라서 공격자가 플래그 데이터를 삭제하고자 하는 경우, 플래그 데이터와 같은 메모리 영역에 저장된 보안 데이터가 함께 삭제되어 보안 데이터의 유출을 방지할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다.
도 2를 참조하면, 메모리 장치(40)는 메모리 영역(50) 및 주변 회로(60)를 포함할 수 있다. 주변 회로(60)는 로우 디코더(61), 전압 생성기(62), 페이지 버퍼(63), 입출력 회로(64), 및 제어 로직(65) 등을 포함할 수 있다.
메모리 영역(50)은 복수의 메모리 셀들을 포함하며, 복수의 블록들(BLK1-BLKn)로 구분될 수 있다. 복수의 메모리 셀들은, 스트링 선택 라인(SSL), 워드라인들(WL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(61)와 연결될 수 있으며, 비트라인들(BL)을 통해 페이지 버퍼(63)와 연결될 수 있다. 일례로, 블록들(BLK1-BLKn) 각각에서, 기판으로부터 동일한 높이에 배열되는 복수의 메모리 셀들은 동일한 워드라인(WL)에 연결되고, 기판의 상면에 평행한 평면에서 동일한 위치에 배치되는 복수의 메모리 셀들은 하나의 채널 영역을 공유하는 메모리 셀 스트링을 제공할 수 있다. 또한, 블록들(BLK1-BLKn) 각각에 포함되는 메모리 셀 스트링들 중 일부는 동일한 비트라인(BL)에 연결될 수 있다.
로우 디코더(61)는 제어 로직(65) 등으로부터 입력받은 어드레스 데이터(ADDR)를 디코딩하여, 워드라인(WL)을 구동하기 위한 전압들을 생성하고 전달할 수 있다. 로우 디코더(61)는 제어 로직(65)의 제어에 응답하여 전압 생성기(62)가 생성한 워드라인 전압을, 워드라인들(WL)에 입력할 수 있다. 일례로, 로우 디코더(61)는 패스 트랜지스터들을 통해 워드라인들(WL)에 연결되며, 패스 트랜지스터들이 턴-온될 때 워드라인들(WL)에 워드라인 전압을 입력할 수 있다.
페이지 버퍼(63)는 비트라인들(BL)을 통해 메모리 영역(50)과 연결되며, 메모리 셀들에 저장된 데이터를 읽어오거나, 메모리 셀들에 데이터를 기록할 수 있다. 페이지 버퍼(63)는 칼럼 디코더, 래치 회로 등을 포함할 수 있다. 칼럼 디코더는 메모리 영역(50)의 비트라인들(BL)을 중 적어도 일부를 선택할 수 있으며, 래치 회로는 읽기 동작 시에 칼럼 디코더가 선택한 비트라인(BL)에 연결된 메모리 셀의 데이터를 읽어올 수 있다.
입출력 회로(64)는 프로그램 동작 시 데이터(DATA)를 입력 받아 페이지 버퍼(63)에 전달할 수 있으며, 읽기 동작 시 페이지 버퍼(63)가 메모리 영역(50)으로부터 읽어 온 데이터(DATA)를 외부로 출력할 수 있다. 입출력 회로(64)는 외부의 메모리 컨트롤러로부터 입력받는 어드레스 또는 명령어를 컨트롤 로직(65)에 전달할 수 있다.
제어 로직(65)은 로우 디코더(61), 전압 생성기(62), 및 페이지 버퍼(63) 등의 동작을 제어할 수 있다. 일 실시예에서 제어 로직(65)은 외부의 메모리 컨트롤러 등으로부터 전달되는 제어 커맨드에 따라 동작할 수 있다.
전압 생성기(62)는 외부에서 입력되는 전원 전압을 이용하여 메모리 장치(40)의 동작에 필요한 제어 전압들, 예를 들어, 프로그램 전압, 읽기 전압, 소거 전압, 패스 전압 등을 생성할 수 있다. 전압 생성기(62)가 생성하는 전압은 주변 회로(60)에 공급되거나, 로우 디코더(61) 등을 통해 메모리 영역(50)에 입력될 수 있다.
제어 로직(65)은 제1 모드와 제2 모드 중 하나를 선택하여 메모리 영역(50)에 포함되는 메모리 블록들(BLK1-BLKn)을 제어할 수 있다. 일 실시예에서, 메모리 블록들(BLK1-BLKn) 중 적어도 하나가 보안 블록으로 설정될 수 있으며, 보안 블록은 다른 메모리 블록들과 달리 제2 모드에서만 접근 가능하도록 설정될 수 있다. 제어 로직(65)은, 메모리 장치(40) 및/또는 메모리 장치(40)와 연결되어 동작하는 호스트의 보안 데이터를 보안 블록에 저장할 수 있다.
제1 모드에서 보안 블록에 대한 접근이 감지되면, 제어 로직(65)은 제1 모드에서 보안 블록에 대한 접근 횟수를 카운트하고, 카운트한 접근 횟수를 스캔 데이터로서 보안 블록에 저장할 수 있다. 다시 말해, 제어 로직(65)은 보안 블록에 대해 정상적으로 접근할 수 없는 동작 모드에서, 보안 블록에 대한 비정상적 접근이 발생하는지 여부를 감지할 수 있다. 또한, 보안 블록에 대한 비정상적 접근의 실행 횟수를, 스캔 데이터로 보안 블록에 저장할 수 있다. 따라서, 제1 모드에서 보안 블록에 대한 접근이 발생하거나 또는 접근 시도가 발생할 경우, 보안 블록에서는 스캔 데이터를 기록하는 프로그램 동작이 읽기 동작과 함께 실행될 수 있다. 일례로, 프로그램 동작은 읽기 동작의 전후에 실행되거나, 또는 읽기 동작과 동시에 실행될 수도 있다.
제어 로직(65)은, 스캔 데이터에 포함되는 실행 횟수가 소정의 기준 횟수까지 증가하면, 보안 프로세스를 실행할 수 있다. 일례로 보안 프로세스는, 보안 데이터 및 스캔 데이터가 저장된 보안 블록에 대한 접근을 완전히 차단하는 프로세스를 포함할 수 있다. 일례로 소정의 패스워드, 생체 정보 등을 이용하는 인증 절차를 통과한 이후에 보안 블록에 대한 접근 차단이 해제될 수 있다. 또는 패스워드, 생체 정보 등에 기초한 인증 프로세스를 통과한 이후에 보안 블록에 접근할 수 있도록 보안 프로세스가 실행될 수도 있다.
또한, 보안 데이터가 저장된 보안 블록에 스캔 데이터를 저장함으로써, 스캔 데이터에 대한 초기화 시도를 방어할 수 있다. 일례로, 메모리 장치(40)에서 메모리 영역(50)에 저장된 데이터를 삭제하는 삭제 동작은, 메모리 블록들(BLK1-BLKn) 각각을 단위로 실행될 수 있다. 따라서, 스캔 데이터에 대한 초기화가 시도될 경우, 보안 블록에 저장된 데이터 전체가 삭제되며, 보안 데이터 유출을 방지할 수 있다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
먼저 도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 복수의 블록들(BLK1, BLK2)을 포함할 수 있다. 복수의 블록들(BLK1, BLK2)은 서로 동일한 구조를 가질 수 있으며, 분리층들(140)에 의해 구분될 수 있다.
도 4는 도 3에 도시한 메모리 장치(100)에서 블록들(BLK1, BLK2) 중 하나를 도시한 사시도일 수 있다. 도 3 및 도 4를 함께 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 서로 상하로 배치되는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 셀 영역(C)의 하부에 배치될 수 있으며, 주변 회로 영역(P)은 제1 기판(101)을 포함하고, 셀 영역(C)은 제1 기판(101)과 다른 제2 기판(102)을 포함할 수 있다.
예를 들어 주변 회로 영역(P)은 제1 기판(101) 상에 마련되는 복수의 주변 회로 소자들(103), 주변 회로 소자들(103)과 연결되는 복수의 배선 라인들(105), 및 주변 회로 소자들(103)과 배선 라인들(105)을 커버하는 제1 층간 절연층(107) 등을 포함할 수 있다. 주변 회로 영역(P)에 포함되는 주변 회로 소자들(103)은 메모리 장치(100)의 구동에 필요한 회로, 예를 들어 페이지 버퍼, 로우 디코더 등을 제공할 수 있다.
셀 영역(C)에 포함되는 제2 기판(102)은 제1 층간 절연층(107) 상에 배치될 수 있다. 셀 영역(C)은 제2 기판(102) 상에 적층되는 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 복수의 절연층들(IL)을 포함할 수 있다. 절연층들(IL)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)과 교대로 적층될 수 있다. 접지 선택 라인(GSL)과 스트링 선택 라인들(SSL1, SSL2)의 개수는, 도 4에 도시한 바와 같이 한정되지 않으며, 다양하게 변형될 수 있다.
또한 셀 영역(C)은 제2 기판(102)의 상면에 수직하는 제1 방향(Z축 방향)으로 연장되는 채널 구조체들(CH)을 포함할 수 있으며, 채널 구조체들(CH)은 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 관통하여 제2 기판(102)에 연결될 수 있다. 채널 구조체들(CH)은 채널 영역(110), 채널 영역(110)의 내부 공간을 채우는 매립 절연층(120), 및 비트라인 연결층(130) 등을 포함할 수 있다. 채널 구조체들(CH) 각각은 비트라인 연결층(130)을 통해 적어도 하나의 비트라인에 연결될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL), 스트링 선택 라인들(SSL1, SSL2), 절연층들(IL), 및 채널 구조체들(CH) 등은 적층 구조체로 정의될 수 있다.
채널 영역(110)의 외측에는 적어도 하나의 게이트 절연층이 배치될 수 있다. 일 실시예에서 게이트 절연층은 채널 영역(110)으로부터 순차적으로 배치되는 터널링층, 전하 저장층, 블록킹층 등을 포함할 수 있다. 실시예에 따라, 터널링층, 전하 저장층, 블록킹층 중 적어도 하나는, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)을 둘러싸는 형상으로 형성될 수도 있다.
접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 층간 절연층(150)에 의해 커버될 수 있다. 또한, 접지 선택 라인(GSL), 워드라인들(WL), 및 스트링 선택 라인들(SSL1, SSL2)은 분리층들(140)에 의해 복수의 블록들(BLK1, BLK2)로 분리될 수 있다. 일 실시예에서, 제2 방향(Y축 방향)으로 서로 인접한 한 쌍의 분리층들(140) 사이에서, 스트링 선택 라인들(SSL1, SSL2)은 상부 분리층(160)에 의해 복수의 영역들로 분리될 수 있다.
일 실시예에서, 상부 분리층(160)이 배치되는 영역에는, 더미 채널 구조체들(DCH)이 마련될 수 있다. 더미 채널 구조체들(DCH)은 채널 구조체들(CH)과 같은 구조를 가질 수 있으며, 다만 비트라인과는 연결되지 않을 수 있다.
도 4에 도시한 일 실시예에서, 채널 구조체들(CH)과 분리층들(140)은 제1 방향으로 길게 연장되는 형상을 가지며, 따라서 제1 방향에서 그 폭이 변할 수 있다. 도 4를 참조하면, 채널 구조체들(CH)과 분리층들(140)은, 제2 기판(102)에 가까워질수록 좁아지는 폭을 갖는 테이퍼드 구조를 가질 수 있다.
다음으로 도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(200)는 서로 상하로 배치되는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 도 5에 도시한 일 실시예에 따른 메모리 장치(200)는 도 4에 도시한 일 실시예에 따른 메모리 장치(100)와 유사한 구조를 가질 수 있으며, 따라서 도 4를 참조하여 이해될 수 있는 특징에 대한 설명은 생략하기로 한다.
도 5에 도시한 일 실시예에서는, 워드라인들(WL)의 개수 증가에 따른 공정 상의 어려움을 극복하기 위해, 일부 워드라인들(WL)을 적층하고 하부 채널 구조체를 형성한 후, 나머지 워드라인들(WL)을 적층하고 상부 채널 구조체를 형성할 수 있다. 따라서 도 5에 도시한 바와 같이 채널 구조체들(CH) 각각은, 상부 채널 구조체 및 하부 채널 구조체를 포함할 수 있다. 일례로, 하부 채널 구조체 및 하부 채널 구조체가 관통하는 워드라인들은 하부 적층 구조체로 정의될 수 있으며, 상부 채널 구조체 및 상부 채널 구조체가 관통하는 워드라인들은 상부 적층 구조체로 정의될 수 있다.
하부 채널 구조체는 제2 기판(202)으로부터 연장될 수 있으며, 상부 채널 구조체는 하부 채널 구조체로부터 연장되어 비트라인 연결층(230)을 통해 비트라인에 연결될 수 있다. 채널 구조체들(CH) 각각에서 상부 채널 구조체의 채널 영역(210)과 하부 채널 구조체의 채널 영역(210)은 서로 연결될 수 있다.
도 3 내지 도 5를 참조하여 설명한 실시예들에 따른 메모리 장치들(100, 200)에서, 메모리 셀들은 채널 구조체들(CH)과 워드라인들(WL)에 의해 제공될 수 있다. 메모리 블록들(BLK1, BLK2) 각각에 포함되는 메모리 셀들은, 채널 구조체들(CH) 또는 워드라인들(WL)을 공유할 수 있다. 일례로, 메모리 블록들(BLK1, BLK2) 각각에서 제1 방향(Z축 방향)으로 동일한 높이에 배치되는 메모리 셀들은 워드라인들(WL) 중 하나를 공유할 수 있다. 또한 메모리 블록들(BLK1, BLK2) 각각에서 제2 방향(Y축 방향) 및 제3 방향(X축 방향)으로 동일한 위치에 배치되는 메모리 셀들은 채널 구조체들(CH) 중 하나를 공유할 수 있다.
메모리 셀들에 기록된 데이터에 대한 삭제 동작은, 분리층들(140, 240)에 의해 구분되는 메모리 블록들(BLK1, BLK2) 각각을 단위로 실행될 수 있다. 일 실시예에서, 워드라인들(WL)에 소정의 바이어스 전압을 입력하고, 기판(102, 202)에 삭제 전압을 입력하여 삭제 동작을 실행할 수 있다. 따라서, 워드라인들(WL)을 분리하는 메모리 블록들(BLK1, BLK2) 단위로 삭제 동작이 실행될 수 있다.
본 발명의 일 실시예에서는, 메모리 블록들(BLK1, BLK2) 중 적어도 하나를 보안 블록으로 할당하여 보안 데이터를 저장하고, 보안 데이터에 비정상적으로 접근하는 제어 동작의 실행 횟수를 카운트한 스캔 데이터 역시 보안 블록에 저장할 수 있다. 또한 스캔 데이터에 포함되는 실행 횟수가 소정의 기준 횟수까지 증가하면, 보안 프로세스를 실행하여 보안 블록에 대한 접근을 차단할 수 있다. 스캔 데이터를 초기화하여 다시 보안 데이터에 접근하려는 시도가 발생할 경우, 스캔 데이터와 함께 보안 블록에 저장된 보안 데이터가 함께 초기화(삭제)되며, 따라서 보안 데이터를 효과적으로 보호할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다.
도 6을 참조하면, 하나의 메모리 블록(BLK)은 복수의 메모리 셀 스트링들(CS)을 포함할 수 있으며, 적어도 일부의 메모리 셀 스트링들(CS)은 워드라인들(WL1-WLn) 및/또는 비트라인들(BL1-BL3)을 공유할 수 있다.
메모리 셀 스트링들(CS) 각각은, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 직렬로 연결되며, 상부에 배치되는 제2 스트링 선택 트랜지스터(SST2)는 비트라인들(BL1-BL3) 중 하나와 연결될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 메모리 셀 스트링들(CS) 각각에 포함되는 메모리 셀들(MC)은, 하나의 채널 영역을 공유할 수 있다.
복수의 메모리 셀들(MC)은 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST) 사이에서 서로 직렬로 연결될 수 있다. 실시예들에 따라, 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST)의 개수는 다양하게 변형될 수 있으며, 메모리 셀 스트링들(CS) 각각은 적어도 하나의 더미 메모리 셀을 더 포함할 수 있다. 일례로 더미 메모리 셀들은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀들(MC) 사이, 및/또는 접지 선택 트랜지스터(GST)와 메모리 셀들(MC) 사이에 연결될 수 있다.
복수의 메모리 셀들(MC)의 게이트 전극들은, 워드라인들(WL1-WLn)에 연결될 수 있다. 또한, 접지 선택 트랜지스터(GST)의 게이트 전극은 접지 선택 라인(GSL)에 연결되며, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들은 스트링 선택 라인들(SSL11-SSL23)에 연결될 수 있다.
접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 기판의 상면 위에 수직하는 제1 방향에서 적층될 수 있다. 접지 선택 라인(GSL), 워드라인들(WL1-WLn), 및 스트링 선택 라인들(SSL11-SSL23)은 채널 영역을 포함하는 채널 구조체에 의해 관통될 수 있다. 채널 구조체는 비트라인들(BL1-BL3) 중 하나에 연결될 수 있다.
하나의 메모리 블록(BLK)은 메모리 장치에서 실행되는 삭제 동작의 단위 영역일 수 있다. 일례로, 워드라인들(WL1-WLn)과 스트링 선택 라인들(SSL11-SSL23) 및 접지 선택 라인(GSL)에 바이어스 전압들을 입력하고, 공통 소스 라인(CSL)에 높은 삭제 전압을 입력할 수 있다. 공통 소스 라인(CSL)에 입력되는 삭제 전압에 의해 메모리 셀들에 트랩된 전하가 제거될 수 있으며, 메모리 블록(BLK)에 포함되는 메모리 셀들이 소거 상태로 변경될 수 있다.
메모리 블록(BLK)이 보안 데이터를 저장하는 보안 블록인 경우, 보안 데이터에 대한 비정상적 접근 횟수를 카운트한 스캔 데이터가 메모리 블록(BLK)에 저장될 수 있다. 일례로, 보안 데이터는 j번째 워드라인(WLj)에 연결되는 메모리 셀들에 저장되고, 스캔 데이터는 i번째 워드라인(WLi)에 연결되는 메모리 셀들에 저장될 수 있다. 즉, 보안 데이터와 스캔 데이터는 메모리 블록(BLK) 내에서 서로 다른 페이지들에 저장될 수 있다.
스캔 데이터를 삭제하고자 하는 초기화 시도가 발생하면, 메모리 블록(BLK)에 포함되는 모든 메모리 셀들의 데이터가 삭제될 수 있다. 따라서, 스캔 데이터의 초기화 시도에 의해 보안 데이터가 함께 삭제되며, 보안 데이터의 유출을 방지할 수 있다.
도 7 내지 도 9는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300)는, 메모리 영역(310) 및 주변 회로(320)를 포함할 수 있다. 주변 회로(320)는 로우 디코더(321), 전압 생성기(322), 페이지 버퍼(323), 입출력 회로(324), 및 제어 로직(325) 등을 포함할 수 있다. 주변 회로(320)에 포함되는 구성 요소들(321-325)의 동작은, 앞서 도 2를 참조하여 설명한 일 실시예와 유사할 수 있다.
메모리 영역(310)은 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)을 포함할 수 있다. 다만, 메모리 영역(310)은 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2) 외에 다른 메모리 블록들을 더 포함할 수도 있다. 제1 메모리 블록(BLK1)은 제1 페이지 버퍼(PB1)와 연결되고, 제2 메모리 블록(BLK2)은 제2 페이지 버퍼(PB2)와 연결될 수 있다.
제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2) 각각은 복수의 페이지들(PAGE1-PAGEn)을 포함할 수 있다. 페이지들(PAGE1-PAGEn) 각각은 주변 회로(320)가 데이터를 기록하는 단위일 수 있으며, 일 실시예에서 페이지들(PAGE1-PAGEn)은 메모리 블록들(BLK1, BLK2) 각각에 포함되는 워드라인들에 의해 정의될 수 있다.
도 7에 도시한 일 실시예에서, 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)은, 제어 로직(325)에 의해 서로 다른 방식으로 제어될 수 있다. 일례로, 제어 로직(325)은 제1 모드와 제2 모드 중 하나를 선택하여 메모리 영역(310)을 제어할 수 있다. 예를 들어, 제1 모드와 제2 모드 중 하나는 메모리 영역(310)에 포함되는 메모리 블록들(BLK1, BLK2) 중 적어도 하나에 대한 접근이 제한되는 일반 모드이고, 나머지 하나는 메모리 블록들(BLK1, BLK2) 모두에 접근 가능한 보안 모드일 수 있다. 이하, 설명의 편의를 위하여 제1 모드가 일반 모드이고 제2 모드가 보안 모드이며, 제2 메모리 블록(BLK2)은 제2 모드에서만 접근 가능한 보안 블록인 것으로 가정한다.
도 8은 제1 모드에서 메모리 장치(300)의 동작을 설명하기 위해 제공되는 도면이다. 도 8을 참조하면, 제1 모드에서 제어 로직(325)은 제1 메모리 블록(BLK1)에만 접근이 가능하도록 메모리 장치(300)를 제어할 수 있다. 보안 블록으로 할당되는 제2 메모리 블록(BLK2)에는 메모리 장치(300) 및/또는 메모리 장치(300)와 연동되는 호스트의 보안 데이터가 저장될 수 있으며, 제1 모드에서는 제2 메모리 블록(BLK2)에 대한 접근이 제한될 수 있다.
도 8에 도시한 일 실시예에서, 보안 데이터는 제2 메모리 블록(BLK2)의 제1 페이지(PAGE1)에 저장될 수 있다. 다만, 보안 데이터의 용량에 따라 보안 데이터가 제2 메모리 블록(BLK2)에 포함되는 두 개 이상의 페이지들(PAGE1-PAGEn)에 저장될 수도 있다. 또한 제2 메모리 블록(BLK2)의 제2 페이지(PAGE2)에는 보안 데이터에 대한 접근 횟수를 나타내는 스캔 데이터가 기록될 수 있다. 스캔 데이터는, 제1 모드에서 제2 메모리 블록(BLK2)에 접근하거나, 또는 접근을 시도한 횟수 등을 카운트하여 기록한 데이터일 수 있다.
일반 모드인 제1 모드에서는 제2 메모리 블록(BLK2)에 대한 접근이 기본적으로 제한되나, 해커 등의 공격자가 메모리 영역(310) 전체를 스캔하고 데이터 패턴을 분석하는 방식 등으로 인해 제2 메모리 블록(BLK2)에 저장된 보안 데이터가 유출될 수 있다. 본 발명의 일 실시예에서는, 제1 모드에서 제2 메모리 블록(BLK2)에 접근하거나 접근을 시도한 횟수를 카운트하고, 이를 스캔 데이터로 제2 메모리 블록(BLK2)에 기록할 수 있다.
스캔 데이터로 저장된 횟수가 소정의 기준 횟수에 도달하면, 제어 로직(325)은 다양한 방식으로 제2 메모리 블록(BLK2)을 외부로부터 차단할 수 있다. 예시로서, 제어 로직(325)은, 제2 메모리 블록(BLK2)에 연결된 워드라인들(WL)에 프로그램 동작, 읽기 동작 등에 필요한 바이어스 전압이 공급되지 않도록 로우 디코더(321) 및/또는 전압 생성기(322)를 제어할 수 있다. 또는, 제2 메모리 블록(BLK2)에 연결된 제2 페이지 버퍼(PB2)를 비활성화시켜 제2 메모리 블록(BLK2)에 대한 접근을 제한할 수도 있다.
도 9는 제2 모드에서 메모리 장치(300)의 동작을 설명하기 위해 제공되는 도면이다. 도 9를 참조하면, 제2 모드에서 제어 로직(325)은 제2 메모리 블록(BLK2)에 접근이 가능하도록 메모리 장치(300)를 제어할 수 있다. 제2 모드에서는 제2 메모리 블록(BLK2)에 데이터를 기록하거나, 제2 메모리 블록(BLK2)의 제1 페이지(PAGE1)에 저장된 보안 데이터를 읽어오는 등의 동작이 정상적으로 실행될 수 있으며, 스캔 데이터로 저장된 횟수로 카운트되지 않을 수 있다.
실시예들에 따라, 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)은 서로 다른 방식으로 제어될 수 있다. 일반적인 데이터가 저장되는 제1 메모리 블록(BLK1)에 비해, 제2 메모리 블록(BLK2)은 상대적으로 중요도가 높은 보안 데이터 등이 저장되므로, 제1 메모리 블록(BLK1)에 상대적으로 큰 데이터 저장 용량이 할당될 수 있다. 일례로, 제1 메모리 블록(BLK1)에 포함되는 메모리 셀들 각각에는 N 비트의 데이터가 저장될 수 있으며, 제2 메모리 블록(BLK2)에 포함되는 메모리 셀들 각각에는 M 비트의 데이터가 저장될 수 있다. N과 M은 모두 자연수이고, M은 N보다 작을 수 있다. 예를 들어, 제1 메모리 블록(BLK1)의 메모리 셀들 각각은 트리플 레벨 셀(Triple Level Cell) 또는 쿼드 레벨 셀(Quad Level Cell)로 동작하고, 제2 메모리 블록(BLK2)의 메모리 셀들 각각은 싱글 레벨 셀(Single Level Cell) 또는 멀티 레벨 셀(Multi Level Cell)로 동작할 수 있다.
제2 메모리 블록(BLK2)에서, 중요도가 높은 보안 데이터 및 스캔 데이터는 싱글 레벨 셀로 동작하는 메모리 셀들로 구성되는 페이지들(PAGE1, PAGE2)에 저장될 수 있다. 일례로, 스캔 데이터는 싱글 레벨 셀로 동작하는 복수의 플래그(flag) 셀들에 저장될 수 있으며, 플래그 셀들은 제2 메모리 블록(BLK2)에서 하나의 워드라인을 공유할 수 있다. 또한, 스캔 데이터를 비트 포맷 형태로 플래그 셀들에 나눠 저장할 수도 있다. 제2 메모리 블록(BLK2)에 스캔 데이터를 저장하는 방법들에 대해서는 후술하기로 한다.
제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)을 서로 다른 방식으로 제어할 경우, 제1 페이지 버퍼(PB1)와 제2 페이지 버퍼(PB2)의 구조가 달라질 수 있다. 이하, 도 10 및 도 11을 참조하여 설명하기로 한다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 페이지 버퍼를 간단하게 도시한 회로도들이다.
도 10 및 도 11을 참조하면, 하나의 메모리 장치(400)가 복수의 메모리 블록들(BLK1, BLK2)과 복수의 페이지 버퍼들(PB1, PB2)을 포함할 수 있다. 일례로 제1 메모리 블록(BLK1)은 메모리 장치(400)가 일반 모드로 동작할 때와 보안 모드로 동작할 때 모두 접근 가능한 블록일 수 있다. 반면, 제2 메모리 블록(BLK2)은 일반 모드에서는 접근이 불가능하고, 보안 모드에서만 접근 가능한 블록일 수 있다.
먼저 도 10을 참조하면, 제1 메모리 블록(BLK1)에 연결되는 제1 페이지 버퍼(PB1)는 PMOS 소자(PM1)와 제1 내지 제3 NMOS 소자들(NM1-NM3), 및 래치들(LAT1-LAT3)을 포함할 수 있다. 제1 메모리 블록(BLK1)은 복수의 메모리 셀들(MC1-MCn)을 포함하고, 메모리 셀들(MC1-MCn)은 워드라인들(WL1-WLn)에 연결될 수 있다. 제1 페이지 버퍼(PB1)에 포함되는 래치들(LAT1-LAT3)의 개수는 실시예에 따라 달라질 수 있으며, 래치들(LAT1-LAT3)은 센싱 노드(SO)에 연결될 수 있다. 일례로, 메모리 셀들(MC1-MCn) 각각에 저장되는 데이터의 비트 수에 따라, 제1 페이지 버퍼(PB1)에 포함되는 래치들(LAT1-LAT3)의 개수가 달라질 수 있다.
제1 페이지 버퍼(PB1)는 비트라인(BL)을 통해 제1 메모리 블록(BLK1)의 메모리 셀들(MC1-MCn)에 연결될 수 있다. 도 10에는 도시되지 않았으나, 메모리 셀들(MC1-MCn)의 양단에는 스트링 선택 소자 및 접지 선택 소자가 연결될 수 있다. 또한 제1 페이지 버퍼(PB1)에 연결되는 비트라인(BL)에는 도 10에 도시한 일 실시예보다 많은 개수의 메모리 셀들(MC1-MCn)이 더 연결될 수 있다.
읽기 동작에서, 제1 페이지 버퍼(PB1)는 센싱 노드(SO)와 비트라인(BL)을 프리차지하고, 메모리 셀들(MC1-MCn)에 소정의 바이어스 전압을 입력하여 센싱 노드(SO)를 디벨롭시켜 선택 메모리 셀(MCSEL)의 데이터를 읽어올 수 있다. 일례로, 센싱 노드(SO)와 비트라인(BL)을 프리차지하기 위해, 로드 신호(LOAD)에 의해 PMOS 소자(PM1)가 턴-온되어 전원 전압(VDD)이 센싱 노드(SO)에 입력될 수 있다. 또한 비트라인 선택 신호(BLSLT)와 제어 신호(BLSHF)에 의해 제1 NMOS 소자(NM1)와 제2 NMOS 소자(NM2)를 턴-온시켜 비트라인(BL)을 프리차지할 수 있다.
프리차지 동작이 완료되면, PMOS 소자(PM1)가 턴-오프될 수 있다. 선택 메모리 셀(MCSEL)을 제외한 나머지 메모리 셀들에는 패스 전압이 입력되고, 선택 메모리 셀(MCSEL)에는 소정의 읽기 전압이 입력될 수 있다. 선택 메모리 셀(MCSEL)의 문턱 전압과 읽기 전압의 대소 관계에 따라 선택 메모리 셀(MCSEL)은 온-셀 또는 오프-셀로 판단될 수 있다. 선택 메모리 셀(MCSEL)의 문턱 전압에 따라 센싱 노드(SO)의 전압이 결정되며, 래치들(LAT1) 중 하나가 센싱 노드(SO)의 전압을 래치함으로써 선택 메모리 셀(MCSEL)의 데이터를 읽어올 수 있다.
일반 모드와 보안 모드에서 모두 접근이 가능한 제1 메모리 블록(BLK1)의 메모리 셀들(MC1-MCn) 각각에는 2 비트 이상의 데이터가 저장될 수 있다. 따라서, 제1 페이지 버퍼(PB1)는 복수의 래치들(LAT1-LAT3)을 포함할 수 있다. 도 10에 도시한 일 실시예에서, 제1 메모리 블록(BLK1)의 메모리 셀들(MC1-MCn)은 3 비트 이상의 데이터를 저장할 수 있다.
도 11을 참조하면, 보안 모드에서만 접근 가능한 제2 메모리 블록(BLK2)에 제2 페이지 버퍼(PB2)가 연결될 수 있다. 제2 페이지 버퍼(PB2)의 구조 및 동작은 앞서 도 10을 참조하여 설명한 제1 페이지 버퍼(PB1)와 유사할 수 있다.
다만, 제2 메모리 블록(BLK2)의 메모리 셀들(MC1-MCn) 각각에 저장되는 데이터의 비트 수는, 제1 메모리 블록(BLK1)의 메모리 셀들(MC1-MCn) 각각에 저장되는 데이터의 비트 수보다 작을 수 있다. 도 11을 참조하면, 제2 페이지 버퍼(PB2)는 제1 래치(LAT1)와 제2 래치(LAT2)를 포함하며, 따라서 제2 메모리 블록(BLK2)의 메모리 셀들(MC1-MCn) 각각에는 2 비트 이하의 데이터가 저장될 수 있다. 본 발명의 일 실시예에서는, 보안 모드와 일반 모드에서 모두 접근 가능한 제1 메모리 블록(BLK1)에 연결되는 제1 페이지 버퍼(PB1)에 포함되는 래치들의 개수가, 보안 모드에서만 접근 가능한 제2 메모리 블록(BLK2)에 연결되는 제2 페이지 버퍼(PB2)에 포함되는 래치들의 개수와 다를 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 흐름도이다.
도 12를 참조하면, 메모리 장치의 동작은 메모리 장치가 읽기 커맨드를 수신하는 것으로 시작될 수 있다(S10). 읽기 커맨드는 메모리 장치와 연결되는 호스트 및/또는 메모리 컨트롤러로부터 생성될 수 있다. 메모리 장치는 읽기 커맨드와 함께 읽어오고자 하는 데이터가 저장된 주소 정보를 수신할 수 있으며, 주소 정보가 보안 블록에 해당하는지 여부를 판단할 수 있다(S11).
읽기 커맨드에 의해 보안 블록에 접근해야 하는 것으로 판단되면, 메모리 장치는 현재 동작 모드가 제1 모드와 제2 모드 중 무엇인지를 판단할 수 있다(S12). 일례로, 제1 모드는 일반 모드로서 보안 블록에 접근 불가능한 동작 모드일 수 있다. 반면 제2 모드는 보안 모드로서, 보안 블록에 접근 가능한 동작 모드일 수 있다. 읽기 커맨드와 함께 수신한 주소 정보가 보안 블록에 해당하지 않으면, 메모리 장치는 데이터 읽기 동작을 실행할 수 있다(S16).
S12 단계의 판단 결과 현재 동작 모드가 제1 모드가 아니면, 다시 말해 현재 동작 모드가 제2 모드이면, 메모리 장치는 데이터 읽기 동작을 실행할 수 있다(S16). 반면 S12 단계의 판단 결과 현재 동작 모드가 제1 모드이면, 메모리 장치는 제1 모드에서 보안 블록에 대한 비정상적인 접근이 발생한 것으로 판단할 수 있다. 메모리 장치는 제1 모드에서 보안 블록에 대해 제어 동작이 실행된 횟수를 카운트하고(S13), 실행 횟수가 소정의 기준 횟수 이상까지 카운트되었는지 여부를 판단할 수 있다(S14).
S14 단계의 판단 결과 카운트한 실행 횟수가 기준 횟수보다 작으면, 메모리 장치는 데이터 읽기 동작을 실행할 수 있다(S16). 반면, S14 단계의 판단 결과 카운트한 실행 횟수가 기준 횟수 이상까지 증가한 것으로 판단되면, 메모리 장치는 보안 블록에 대한 보안 프로세스를 실행할 수 있다(S15). 보안 프로세스는 보안 블록에 대한 접근을 차단하는 동작을 포함할 수 있다. 일례로, 메모리 장치의 제어 로직이, 보안 블록에 연결된 페이지 버퍼에 저장된 데이터를 삭제하거나, 페이지 버퍼를 사용 불가능한 상태로 설정할 수 있다. 또는, 메모리 컨트롤러나 호스트 등으로부터 읽기 커맨드와 함께 수신한 주소 정보가 보안 블록에 대응할 경우, 로우 디코더 및/또는 전압 생성기의 동작을 중단시킴으로써 보안 블록에 대한 접근을 차단할 수 있다. 또는, 읽기 커맨드와 함께 수신한 주소 정보가 보안 블록에 대응할 경우, 전압 생성기가 출력하는 전압의 크기를 변경하여 정상적인 동작이 실행되지 않도록 제어할 수도 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 13에 도시한 일 실시예에서 메모리 장치는 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)을 포함하며, 중요도가 높은 보안 데이터는 제2 메모리 블록(BLK2)에 저장될 수 있다. 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2) 각각은 메모리 장치에서 삭제 동작이 실행되는 단위 영역일 수 있다. 해커 등의 공격자가 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)을 포함하는 메모리 영역 전체를 스캔하고, 데이터 패턴을 분석하는 방식으로 제2 메모리 블록(BLK2)에 저장된 보안 데이터를 탈취할 수 있다.
본 발명의 일 실시예에서는, 상기와 같은 메모리 영역 스캔에 의한 제2 메모리 블록(BLK2)의 접근이 감지되면, 제2 메모리 블록(BLK2)에 대한 접근 횟수를 카운트하여 스캔 데이터로 제2 메모리 블록(BLK2)에 저장할 수 있다. 다시 말해, 보안 데이터가 저장된 제2 메모리 블록(BLK2)에 대한 비정상적인 접근 횟수를 카운트하여 제2 메모리 블록(BLK2)에 저장할 수 있다. 도 13을 참조하면, 제2 메모리 블록(BLK2)에서 보안 데이터는 제2 페이지(PAGE2)에 저장되고, 스캔 데이터는 제4 페이지(PAGE4)에 저장될 수 있다. 또한 앞서 설명한 바와 같이 스캔 데이터에 저장된 횟수가 소정의 기준 횟수까지 증가하면, 제2 메모리 블록(BLK2)에 대한 접근을 차단하는 보안 프로세스가 실행될 수 있다.
다만, 보안 프로세스가 실행된 상태에서도 제2 메모리 블록(BLK2)에 대한 공격이 다시 시도될 수 있다. 예를 들어, 해커 등의 공격자가 스캔 데이터를 초기화하여 보안 프로세스를 해제하고 다시 제2 메모리 블록(BLK2)에 대한 접근을 시도할 수 있다. 본 발명의 일 실시예에서는 스캔 데이터가 보안 데이터와 함께 제2 메모리 블록(BLK2)에 저장되므로, 공격자가 스캔 데이터 초기화를 시도할 경우, 보안 데이터가 스캔 데이터와 함께 삭제되어 보안 데이터의 유출을 방지할 수 있다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 메모리 장치에서 스캔 데이터의 저장 방법을 설명하기 위해 제공되는 도면들이다.
먼저 도 14에 도시한 일 실시예에서, 메모리 장치는 스캔 데이터를 저장하는 플래그 셀의 문턱 전압을 증가시키는 방식으로 스캔 데이터를 저장할 수 있다. 도 14를 참조하면, 일반 모드에서 보안 블록에 대한 접근 횟수가 0이면 제1 그래프(510)와 같이 플래그 셀이 소거 상태(E0)를 가질 수 있다. 일반 모드에서 보안 블록에 대한 접근 횟수가 감지하면, 제2 그래프(520)에 도시한 바와 같이 메모리 장치가 플래그 셀의 문턱 전압을 증가시켜 소거 상태(E0)에서 제1 프로그램 상태(P1)로 천이시킬 수 있다.
플래그 셀이 제1 프로그램 상태(P1)를 갖는 동안, 일반 모드에서 보안 블록에 대한 접근이 다시 감지되면, 메모리 장치는 제3 그래프(530)에 도시한 바와 같이 플래그 셀이 제2 프로그램 상태(P2)를 갖도록 플래그 셀을 다시 프로그램할 수 있다. 일반 모드에서 보안 블록에 대한 접근이 n번 감지되면, 제4 그래프(540)와 같이 플래그 셀은 제n 프로그램 상태(Pn)로 프로그램될 수 있다.
일반 모드에서 보안 블록에 대한 접근 및/또는 접근 시도가 소정의 기준 횟수 이상 발생하면, 메모리 장치는 보안 블록에 대한 접근을 차단하는 보안 프로세스를 실행할 수 있다. 일례로, 기준 횟수를 n으로 가정하면, 메모리 장치는 플래그 셀의 문턱 전압이 제4 그래프(530)에 도시한 기준 전압(VREF)보다 큰 경우에, 일반 모드에서 보안 블록에 대한 접근 횟수가 기준 횟수 이상인 것으로 판단할 수 있다. 따라서, 메모리 장치는 플래그 셀의 문턱 전압을 기준 전압(VREF)과 비교하고 플래그 셀의 문턱 전압이 기준 전압(VREF)보다 크면 보안 프로세스를 실행할 수 있다.
도 14를 참조하여 설명한 일 실시예에서, 플래그 셀은 둘 이상일 수 있다. 메모리 장치는, 둘 이상의 플래그 셀들 각각의 문턱 전압이 기준 전압(VREF)보다 클 때 보안 프로세스를 실행할 수 있다. 실시예들에 따라, 둘 이상의 플래그 셀들 중 적어도 일부에는 서로 다른 기준 전압(VREF)이 적용될 수도 있다.
도 15에 도시한 일 실시예에서는, 하나의 워드라인(WL)에 연결되는 복수의 플래그 셀들(MC1-MCn)에 스캔 데이터(D1-Dn)가 분산되어 저장될 수 있다. 일 실시예에서 플래그 셀들(MC1-MCn) 각각은 서로 다른 채널 영역들(CH1-CHn)에 의해 제공될 수 있다.
도 15에 도시한 일 실시예에서 플래그 셀들(MC1-MCn) 각각이 1비트의 데이터를 저장하는 경우, 스캔 데이터(D1-Dn)는 n비트의 데이터일 수 있다. 또한, 플래그 셀들(MC1-MCn) 각각이 2비트의 데이터를 저장하는 경우, 스캔 데이터(D1-Dn)는 2n 비트의 데이터일 수 있다. 메모리 장치는 플래그 셀들(MC1-MCn) 각각에서 읽어온 데이터들을 병합하여 스캔 데이터(D1-Dn)를 생성할 수 있다.
일례로, 스캔 데이터(D1-Dn)는 비트 포맷 형태로 플래그 셀들(MC1-MCn)에 분산되어 저장될 수 있다. 스캔 데이터(D1-Dn)에 저장되는 보안 블록에 대한 비정상적인 접근 횟수는 최대 2n 으로 정의될 수 있다. 플래그 셀들(MC1-MCn) 각각에 저장되는 데이터와, 보안 블록에 대해 발생한 비정상적인 접근 횟수를 카운트한 횟수는 아래의 표 1과 같이 정의될 수 있다. 설명의 편의를 위하여 표 1에서는 스캔 데이터를 저장하는 플래그 셀들(MC1-MCn)의 개수를 여섯 개로 가정한다.
카운트 횟수 D1 D2 D3 D4 D5 D6
0 0 0 0 0 0 0
1 1 0 0 0 0 0
2 0 1 0 0 0 0
3 1 1 0 0 0 0
?? ?? ?? ?? ?? ?? ??
63 1 1 1 1 1 1
표 1을 참조하여 설명하는 일 실시예에서는, 보안 블록에 대해 발생한 비정상적인 접근 횟수를 최대 32 회까지 카운트하여 스캔 데이터로 플래그 셀들에 저장할 수 있다. 다만, 메모리 장치가 보안 블록에 대한 보안 프로세스를 실행하는 기준 횟수가 반드시 저장 가능한 최대 횟수인 32회로 한정되는 것은 아니며, 기준 횟수는 필요에 따라 다양하게 정의될 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 16 및 도 17에 도시한 일 실시예에서 메모리 장치(600)는 메모리 영역(610) 및 주변 회로(620)를 포함할 수 있다. 주변 회로(620)는 로우 디코더(621), 전압 생성기(622), 페이지 버퍼(623), 입출력 회로(624), 및 제어 로직(625) 등을 포함할 수 있다. 주변 회로(620)에 포함되는 구성 요소들(621-625)의 동작은, 앞서 도 2 및 도 7 내지 도 9 등을 참조하여 설명한 일 실시예와 유사할 수 있다. 일례로, 메모리 장치(600)는 제1 모드와 제2 모드 중 하나에서 동작할 수 있으며, 제1 모드에서는 제1 메모리 블록(BLK1)에만 접근이 가능하고, 제2 모드에서는 제2 메모리 블록(BLK2)에 접근할 수 있다.
도 16을 참조하면, 제1 모드에서 제2 메모리 블록(BLK2)에 대해 제어 동작이 실행된 횟수가 소정의 기준 횟수 이상으로 증가하여, 제어 로직(625)이 제2 메모리 블록(BLK2)에 대한 보안 프로세스를 실행할 수 있다. 따라서 도 16에 도시한 바와 같이 제2 메모리 블록(BLK2)에 대한 접근이 차단될 수 있다. 제어 로직(625)은 로우 디코더(621), 전압 생성기(622) 및 제2 페이지 버퍼(PB2) 중 적어도 하나를 제어하여 제2 메모리 블록(BLK2)에 대한 접근을 차단할 수 있다.
일 실시예에서, 제1 모드에서 제2 메모리 블록(BLK2)에 대해 제어 동작의 실행 횟수는 스캔 데이터로서 제2 메모리 블록(BLK2)에 저장될 수 있다. 도 16에 도시한 일 실시예에서 스캔 데이터는 제2 메모리 블록(BLK2)의 제2 페이지(PAGE2)에 저장되고, 보안 데이터가 제2 메모리 블록(BLK2)의 제1 페이지(PAGE1)에 저장될 수 있다.
일 실시예에서, 스캔 데이터가 초기화되면 제어 로직(625)은 제2 메모리 블록(BLK2)에 대해 실행된 보안 프로세스를 해제할 수 있다. 일례로, 메모리 장치(600)에서 제공하는 소정의 인증 프로세스가 통과되는 경우, 제어 로직(625)이 스캔 데이터에 포함된 접근 횟수를 0으로 다시 프로그램하고 제2 메모리 블록(BLK2)에 대한 보안 프로세스를 해제할 수 있다.
다만, 해커 등의 공격자가 강제로 스캔 데이터를 삭제하는 방식으로 스캔 데이터를 초기화하고 보안 프로세스를 해제하고자 하는 시도가 발생할 수 있다. 본 발명의 일 실시예에서는 스캔 데이터가 보안 데이터와 같은 제2 메모리 블록(BLK2)에 저장되므로, 도 17에 도시한 바와 같이 공격자가 스캔 데이터를 삭제할 경우 보안 데이터가 함께 삭제될 수 있다. 따라서 보안 데이터의 유출을 방지할 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(700)은 메모리 컨트롤러(710) 및 복수의 메모리 장치들(720-750)을 포함할 수 있다. 메모리 컨트롤러(710)는 메모리 시스템(700)이 연결되는 호스트와 통신할 수 있으며, 호스트로부터 수신하는 제어 커맨드에 응답하여 메모리 장치들(720-750)을 제어할 수 있다.
메모리 장치들(720-750) 각각은 별개의 반도체 칩으로 구현될 수 있다. 도 18에 도시한 일 실시예에서, 메모리 장치들(720-750) 중 적어도 일부는 일반 블록(NB)과 보안 블록(SB)을 포함할 수 있다. 메모리 시스템(700)이 일반 모드에서 동작할 때에는 일반 블록(NB)만이 활성화되며, 보안 블록(SB)에는 정상적인 방법으로의 접근이 불가능할 수 있다. 다만, 메모리 장치들(720-750)에 포함되는 블록들(NB, SB) 전체를 스캔하고 데이터 패턴을 분석하는 방식 등으로, 일반 모드에서도 보안 블록(SB)에 저장된 보안 데이터에 접근하는 등의 해킹이 발생할 수 있다.
본 발명의 실시예들에 따르면, 일반 모드에서 보안 블록(SB)에 저장된 데이터에 접근하는 횟수를 카운트하며, 카운트한 접근 횟수를 스캔 데이터로서 보안 블록(SB)에 저장할 수 있다. 일반 모드에서 보안 블록(SB)에 대한 접근 횟수를 카운트하고 이를 스캔 데이터로 보안 블록(SB)에 저장하는 동작은 메모리 컨트롤러(710) 및/또는 메모리 장치들(720-750) 각각에 포함되는 제어 로직에 의해 실행될 수 있다. 따라서, 해커 등의 공격자가 메모리 장치들(720-750) 중 특정 장치를 분리하여 메모리 컨트롤러(710)를 건너뛰고 바로 보안 블록(SB)에 접근하는 경우도 카운트하여 스캔 데이터로 저장할 수 있으며, 보안 블록(SB)에 저장된 보안 데이터를 효과적으로 보호할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 모바일 시스템을 간단하게 나타낸 도면이다.
도 19를 참조하면, 모바일 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM(1500a, 1500b), 플래시 메모리 장치(1600a, 1600b), 입출력 장치(1700a, 1700b), 및 어플리케이션 프로세서(Application Processor, 이하 "AP")(1800)를 포함할 수 있다.
모바일 시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기, 스마트폰, 태블릿 PC, 웨어러블 기기, 헬스케어 기기, 또는 IoT(Internet-of-Things) 기기로 구현될 수 있다. 또한, 모바일 시스템(1000)은 서버, 또는 개인용 컴퓨터로 구현될 수도 있다.
카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영할 수 있다. 모바일 시스템(1000)은 카메라(1100)로 촬영한 정지 영상/동영상을 이용하여 특정 정보를 획득하거나, 정지 영상/동영상을 문자 등과 같은 다른 형태의 데이터로 변환하여 저장할 수 있다. 또는, 모바일 시스템(1000)은 카메라(1100)로 촬영한 정지 영상/동영상에 포함되는 문자열을 인식하여 해당 문자열에 대응하는 텍스트나 오디오 번역본을 제공할 수도 있다. 이와 같이 모바일 시스템(1000)에서 카메라(1100)의 활용 분야는 점점 다양해지는 추세이다. 일 실시예에서, 카메라(1100)는 MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 정지 영상/동영상 등의 데이터를 AP(1800)로 전송할 수 있다.
디스플레이(1200)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes) 디스플레이, AM-OLED(Active-Matrix Organic Light-Emitting Diode), PDP(Plasma Display Panel), FED(Field Emission Display), 전자 종이 등과 같은 다양한 형태로 구현될 수 있다. 일 실시예에서 디스플레이(1200)는 터치스크린 기능을 제공하여 모바일 시스템(1000)의 입력장치로도 사용될 수 있다. 또한, 디스플레이(1200)는 지문 센서 등과 일체로 제공되어 모바일 시스템(1000)의 보안 기능을 제공할 수도 있다. 일 실시예에서, AP(1800)는, MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 디스플레이(1200)에 표시하고자 하는 영상 데이터를 디스플레이(1200)로 전송할 수 있다.
오디오 처리부(1300)는 플래시 메모리 장치(1600a, 1600b)에 저장된 오디오 데이터나 모뎀(1400) 또는 입출력 장치(1700a, 1700b) 등을 통해 외부에서 수신한 컨텐츠에 포함되는 오디오 데이터를 처리할 수 있다. 예를 들어, 오디오 처리부(1300)는 오디오 데이터에 대한 코딩/디코딩, 증폭, 노이즈 필터링 등과 같은 다양한 처리를 수행할 수 있다.
모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하는 한편, 외부로부터 수신한 신호를 복조하여 원래 신호를 복구할 수 있다. 입출력 장치(1700a, 1700b)는 디지털 입출력을 제공하는 장치로서, 외부의 기록 매체와 연결 가능한 포트(port), 터치 스크린이나 기계식 버튼 키 등과 같은 입력 장치, 햅틱 등의 방식으로 진동을 출력할 수 있는 출력 장치 등을 포함할 수 있다. 일부 예에서, 입출력 장치(1700a, 1700b)는 USB, 라이트닝 케이블, SD 카드, 마이크로 SD 카드, DVD, 네트워크 어댑터 등과 같은 포트를 통해 외부의 기록 매체와 연결될 수 있다.
AP(1800)는 모바일 시스템(1000)의 전반적인 동작을 제어할 수 있다. 구체적으로, AP(1800)는 플래시 메모리 장치(1600a, 1600b)에 저장된 컨텐츠의 일부가 화면에 표시되도록 디스플레이(1200)를 제어할 수 있다. 또한, AP(1800)는 입출력 장치(1700a, 1700b) 등을 통해 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다.
AP(1800)는 응용 프로그램, 운영 체제(Operating System, OS) 등을 구동하는 시스템 온 칩(System-on-Chip, SoC)으로 제공될 수 있다. 또한, AP(1800)는 모바일 시스템(1000)에 포함되는 다른 장치들, 예를 들어 DRAM(1500a), 플래시 메모리(1620) 및/또는 메모리 컨트롤러(1610)등과 하나의 반도체 패키지에 포함될 수도 있다. 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지 형태로, AP(1800)와 다른 적어도 하나의 장치가 제공될 수 있다. AP(1800)상에서 구동되는 운영 체제의 커널(Kernel)에는 입출력 스케줄러 및 플래시 메모리 장치(1600a, 1600b)를 제어하기 위한 장치 드라이버가 포함될 수 있다. 장치 드라이버는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 플래시 메모리 장치(1600a, 1600b)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS(Dynamic Voltage and Frequency Scaling) 레벨 등을 제어할 수 있다.
일 실시예에서, AP(1800)는 연산을 실행하거나, 응용 프로그램 및/또는 운영 체제를 구동하는 프로세서 블록, 프로세서 블록과 시스템 버스를 통해 연결되는 다른 다양한 주변 구성 요소들을 포함할 수 있다. 주변 구성 요소들에는 메모리 컨트롤러, 내부 메모리, 전원 관리 블록, 에러 검출 블록, 모니터링 블록 등이 포함될 수 있다. 프로세서 블록은 하나 이상의 코어를 포함할 수 있으며, 프로세서 블록에 복수의 코어들이 포함되는 경우 코어들 각각은 캐시 메모리를 포함하고, 코어들이 공유하는 공통 캐시가 프로세서 블록에 포함될 수 있다.
일 실시예에서, AP(1800)는 AI 데이터 연산을 위한 전용 회로인 Accelerator 블록(1820)을 포함할 수도 있다. 또는, 실시예들에 따라, 별도의 Accelerator 칩이 AP(1800)와 분리되어 제공될 수도 있으며, Accelerator 블록(1820) 또는 Accelerator 칩에는 DRAM(1500b)이 추가로 연결될 수 있다. Accelerator 블록(1820)은 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로서, 그래픽 데이터 처리를 전문적으로 수행하는 기능블럭인 GPU(Graphics Processing Unit), AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit) 등을 포함할 수 있다.
실시예에 따라, 모바일 시스템(1000)은 복수의 DRAM(1500a, 1500b)을 포함할 수 있다. 일 실시예에서, AP(1800)는 DRAM(1500a, 1500b)을 제어하기 위한 컨트롤러(1810)를 포함할 수 있고, DRAM(1500a)은 AP(1800)와 직접 연결될 수 있다.
AP(1800)는 JEDEC 표준 규격에 맞는 커맨드와 모드 레지스터 셋(Mode Register Set: MRS)을 설정하여 DRAM을 제어하거나, 저전압/고속/신뢰성 등 모바일 시스템(1000)에서 요구하는 스펙과 기능 및 CRC/ECC를 위한 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어, AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있다. 또는, AP(1800)는 Accelerator 블록(1820) 또는 AP(1800)와 별도로 마련되는 Accelerator 칩이 DRAM(1500a)보다 높은 대역폭을 가지는 Accelerator용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수도 있다.
도 19에서는 DRAM(1500a, 1500b)만을 도시하였으나, 모바일 시스템(1000)의 구성이 반드시 이와 같은 형태로 한정되는 것은 아니며, AP(1800)나 Accelerator 블록(1820)의 대역폭과 반응 속도, 전압 조건에 따라 DRAM(1500a, 1500b)이 아닌 다른 메모리들도 모바일 시스템(1000)에 포함될 수 있다. 일례로, 컨트롤러(1810) 및/또는 Accelerator 블록(1820)은 PRAM이나 SRAM, MRAM, RRAM, FRAM, Hybrid RAM등과 같은 다양한 메모리들을 제어할 수 있다. DRAM(1500a, 1500b)은 입출력 장치(1700a, 1700b)나 플래시 메모리 장치(1600a, 1600b)보다 상대적으로 작은 레이턴시(latency)와 높은 대역폭(bandwidth)를 가지고 있다. DRAM(1500a, 1500b)은 모바일 시스템(1000)의 파워 온 시점에 초기화될 수 있으며, 운영 체제와 어플리케이션 데이터가 로딩되면 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.
DRAM(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙연산과 벡터 연산, 어드레스 연산, 또는 FFT 연산 데이터가 저장될 수 있다. 또 다른 실시예로 DRAM(1500a, 1500b)은 연산기능을 탑재한 PIM(Processing in memory)로 제공될 수도 있다. 일례로 DRAM(1500a, 1500b) 내에서 인퍼런스(inference)에 사용되는 수행을 위한 함수기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 예를 들어, 인퍼런스에 사용되는 함수는 쌍곡선 탄젠트(hyperbolic tangent) 함수, 시그모이드(sigmoid) 함수, ReLU(Rectified Linear Unit) 함수 등을 포함할 수 있다.
실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호처리되어 DRAM(1500b) 내에 저장될 수 있으며, Accelerator 블록(1820) 또는 Accelerator 칩은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
실시예에 따라, 모바일 시스템(1000)은 DRAM(1500a, 1500b)보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리 장치(1600a, 1600b)를 포함할 수 있다. 플래시 메모리 장치(1600a, 1600b)는 컨트롤러(1610)와 플래시 메모리(1620)를 포함할 수 있다. 컨트롤러(1610)는 AP(1800)로부터 제어 커맨드와 데이터 등을 수신하며, 제어 커맨드에 응답하여 플래시 메모리(1620)에 데이터를 기록하거나, 플래시 메모리(1620)에 저장된 데이터를 읽어와서 AP(1800)에 전송할 수 있다.
실시예에 따라 Accelerator 블록(1820) 또는 Accelerator 칩은 플래시 메모리 장치(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로 플래시 메모리 장치(1600a, 1600b)의 내부에 소정의 연산을 실행할 수 있는 연산 로직이 컨트롤러(1610) 내에 구현될 수 있으며, 연산 로직은 플래시 메모리(1620)에 저장된 데이터를 이용하여 AP(1800) 및/또는 Accelerator 블록(1820)이 수행하는 트레이닝(training) 단계와 인퍼런스 AI 데이터 연산 중 적어도 일부를 대신 실행할 수도 있다.
일 실시예에서, AP(1800)는 인터페이스(1830)를 포함할 수 있고, 이에 따라, 플래시 메모리 장치(1600a, 1600b)는 AP(1800)와 직접 연결될 수 있다. 예를 들어, AP(1800)는 SoC로 구현될 수 있고, 플래시 메모리 장치(1600a)는 AP(1800)와 다른 별도의 칩으로 구현될 수 있으며, AP(1800)와 플래시 메모리 장치(1600a)는 하나의 패키지(package)에 탑재될 수 있다. 그러나, 본 발명의 실시예들은 이에 한정되지 않으며, 복수의 플래시 메모리 장치(1600a, 1600b)는 커넥션(connection)을 통하여 모바일 시스템(1000)에 전기적으로 연결될 수 있다.
플래시 메모리 장치(1600a, 1600b)는 카메라(1100)가 촬영한 정지 영상/동영상 등의 데이터를 저장하거나, 통신 네트워크 및/또는 입출력 장치(1700a, 1700b)에 포함된 포트 등을 통해 수신한 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
도 19에 도시한 일 실시예에서, 플래시 메모리 장치(1600a, 1600b)는 앞서 도 1 내지 도 18을 참조하여 설명한 실시예들에 따른 메모리 장치 또는 메모리 시스템으로 구현될 수 있다. 플래시 메모리 장치(1600a, 1600b)는 비휘발성 특성을 가지므로, 모바일 시스템(1000) 및 그 구성 요소들 중 적어도 하나의 동작에 필요한 보안 키, 개인 키 등의 보안 데이터를 저장할 수 있다. 플래시 메모리 장치(1600a, 1600b) 중 적어도 하나는 보안 데이터를 저장하기 위한 보안 블록을 포함할 수 있으며, 보안 블록에는 보안 데이터와 함께, 보안 데이터에 대한 비정상적인 접근 횟수를 카운트한 스캔 데이터가 저장될 수 있다.
스캔 데이터에 저장된 접근 횟수가 소정의 기준 횟수 이상이 되면, 플래시 메모리 장치(1600a, 1600b)는 보안 블록에 대한 접근을 차단할 수 있다. 또한 스캔 데이터가 보안 데이터와 함께 보안 블록에 저장되므로, 스캔 데이터에 대한 초기화 시도 시에 보안 데이터가 함께 삭제되어 보안 데이터의 유출을 방지할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
40, 100, 200, 300, 400, 600: 메모리 장치
1, 700: 메모리 시스템
65, 325, 425, 625: 제어 로직
BLK1: 제1 메모리 블록
BLK2: 제2 메모리 블록
PB1: 제1 페이지 버퍼
PB2: 제2 페이지 버퍼

Claims (10)

  1. 제1 메모리 블록 및 제2 메모리 블록을 갖는 메모리 영역; 및
    상기 제1 메모리 블록에 대한 제어 동작만 실행하는 제1 모드, 및 상기 제1 메모리 블록 및 상기 제2 메모리 블록에 대한 제어 동작을 실행하는 제2 모드 중 하나를 선택하여 상기 메모리 영역을 제어하며, 상기 제1 메모리 블록 및 상기 제2 메모리 블록 각각을 단위로 삭제 동작을 실행하는 제어 로직; 을 포함하며,
    상기 제어 로직은, 상기 제1 모드에서 상기 제2 메모리 블록에 대한 접근 횟수를 카운트하고, 상기 접근 횟수를 포함하는 스캔 데이터를 상기 제2 메모리 블록에 저장하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 메모리 블록은 상기 제2 모드에서만 읽어올 수 있는 보안 데이터를 저장하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제어 로직은, 상기 스캔 데이터에 포함되는 상기 접근 횟수가 소정의 기준 횟수와 동일하면, 상기 제2 메모리 블록에 대한 제어 동작을 제한하는 보안 프로세스를 실행하는 메모리 장치.
  4. 제3항에 있어서,
    상기 보안 프로세스는, 상기 제2 메모리 블록에 연결된 페이지 버퍼에 저장된 데이터를 삭제하는 프로세스, 및 상기 제2 메모리 블록에 연결된 전압 생성기가 출력하는 전압의 크기를 변경하는 프로세스 중 적어도 하나를 포함하는 메모리 장치.
  5. 제2항에 있어서,
    상기 제어 로직은, 상기 스캔 데이터에 대한 초기화 시도가 감지되면, 상기 제2 메모리 블록의 데이터를 삭제하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 메모리 블록에 포함되는 메모리 셀들의 개수와 상기 제2 메모리 블록에 포함되는 메모리 셀들의 개수는 동일하며,
    상기 제1 메모리 블록에 저장되는 데이터의 용량은 상기 제2 메모리 블록에 저장되는 데이터의 용량보다 큰 메모리 장치.
  7. 제1항에 있어서,
    상기 제어 로직은, 상기 제2 메모리 블록에 포함되며 싱글 레벨 셀(Single Level Cell, SLC) 방식으로 프로그램되는 플래그(flag) 셀들에 상기 스캔 데이터를 저장하며,
    상기 플래그 셀들은 상기 제2 메모리 블록에서 하나의 워드라인에 연결되는 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 메모리 블록에 연결되며 상기 제1 메모리 블록에 대한 읽기 동작 및 프로그램 동작을 실행하는 제1 페이지 버퍼들; 및
    상기 제2 메모리 블록에 연결되며 상기 제2 메모리 블록에 대한 읽기 동작 및 프로그램 동작을 실행하는 제2 페이지 버퍼들; 을 더 포함하며,
    상기 제1 페이지 버퍼들 각각에 포함되는 래치들의 개수는, 상기 제2 페이지 버퍼들 각각에 포함되는 래치들의 개수와 다른 메모리 장치.
  9. 복수의 메모리 블록들을 갖는 메모리 영역; 및
    상기 메모리 영역을 제어하는 제어 로직; 을 포함하고,
    상기 제어 로직은 제1 모드에서 상기 메모리 블록들 중 적어도 하나의 보안 블록에 대한 접근을 차단하고, 상기 제1 모드와 다른 제2 모드에서 상기 보안 블록에 대한 접근을 허용하며,
    상기 제1 모드에서 상기 보안 블록에 대한 읽기 동작이 실행되면, 상기 보안 블록에 대한 읽기 동작과 프로그램 동작을 실행하는 메모리 장치.
  10. 기판 상에 적층되는 제1 워드라인들;
    상기 제1 워드라인들을 관통하여 상기 기판에 수직하는 제1 방향으로 연장되며, 제1 모드 및 제1 모드와 다른 제2 모드에서 접근 가능한 제1 메모리 셀들을 제공하는 제1 채널층들;
    상기 기판 상에 적층되며, 상기 제1 워드라인들과 전기적으로 분리되는 제2 워드라인들;
    상기 제2 워드라인들을 관통하여 상기 기판에 수직하는 제2 방향으로 연장되며, 상기 제2 모드에서만 접근 가능한 제2 메모리 셀들을 제공하는 제2 채널층들; 및
    상기 제1 모드 및 상기 제2 모드 중 하나를 동작 모드로 선택하며, 상기 제1 모드에서 상기 제2 메모리 셀들에 대한 접근 횟수를 기록하는 스캔 데이터를 상기 제2 메모리 셀들에 저장하는 제어 로직; 을 포함하는 메모리 장치.
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