KR20210121142A - 반도체 디바이스 제조의 방법들 - Google Patents

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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본 개시의 양태들은 반도체 디바이스 및 반도체 디바이스를 제조하기 위한 방법을 제공한다. 반도체 디바이스는 수직 방향으로 연장하는 채널 구조를 갖는 반도체 디바이스의 기판 위에 수직 방향으로 적층된 트랜지스터들의 스트링을 포함한다. 트랜지스터들의 스트링은 채널 구조의 제1, 제2, 및 제3 부분들을 따라 각각 배열되는 트랜지스터들의 제1, 제2 및 제3 서브스트링들을 포함한다. 제1, 제2, 및 제3 서브스트링에서의 트랜지스터들의 게이트 구조들은 각각의 제1, 제2, 및 제3 절연층들에 의해 분리되고, 제2 절연층들은 제3 절연층들의 에칭율 보다 높은 에칭율을 갖는다.

Description

반도체 디바이스 제조의 방법들
집적 회로들에서 디바이스들의 임계 치수들이 공통 메모리 셀 기술들의 한계로 축소됨에 따라, 더 큰 저장 용량을 달성하기 위한 기술들이 개발된다. 3D 낸드(NAND) 메모리 디바이스들의 수직 구조는, 평면 트랜지스터 구조에 비해 더욱 복잡한 제조 공정들이 수반된다. 3D 낸드 메모리 디바이스들이 더 낮은 비트당 비용으로 더 높은 밀도를 달성하기 위해 더 많은 메모리 셀 층들을 갖는 구성으로 이동함에 따라, 이를 제조하기 위한 구조 및 방법을 개선하는 것이 점점 더 어려워지고 있다.
본 개시의 양태들에 따르면, 반도체 디바이스는 수직 방향으로 연장하는 채널 구조를 갖는 반도체 디바이스의 기판 위에 수직 방향으로 적층된 트랜지스터들의 스트링을 포함한다. 트랜지스터들의 스트링은 채널 구조의 제1, 제2, 및 제3 부분들을 따라 각각 배열되는 트랜지스터들의 제1, 제2 및 제3 서브스트링들을 포함한다. 제1, 제2, 및 제3 서브스트링들에서의 트랜지스터들의 게이트 구조들은 각각의 제1, 제2, 및 제3 절연층들에 의해 분리되고, 제2 절연층들은 제3 절연층들의 에칭율 보다 높은 에칭율을 갖는다.
실시예에서, 채널 구조의 제2 부분의 저면 측에서의 임계 치수(CD)와 채널 구조의 제1 부분의 상면 측에서의 CD 사이의 불연속성(discontinuity)은 임계값 보다 작다. 채널 구조의 제3 부분의 저면 측에서의 CD와 채널 구조의 제2 부분의 상면 측에서의 CD 사이의 불연속성은 임계값 보다 작다. 임계값은 0.05와 0.15 사이일 수 있다.
실시예에서, 제2 절연층들의 체적 질량 밀도는 제3 절연층들의 체적 질량 밀도보다 낮다. 예에서, 제2 절연층들은 고밀도 플라즈마 화학 기상 증착에 의해 형성된 실리콘 산화물이고, 제3 절연층들은 테트라에톡시실란(TEOS)에 기초하여 형성된 실리콘 산화물이다.
실시예에서, 제2 절연층들의 재료 조성은 제3 절연층들의 재료 조성과 상이하다.
예에서, 제2 서브스트링에서의 트랜지스터들의 수와 제3 서브스트링에서의 트랜지스터들의 수의 합에 대한 제2 서브스트링에서의 트랜지스터들의 수의 비율은 10%와 30% 사이이다. 제1 절연층들 및 제3 절연층들은 실질적으로 동일한 에칭율을 가질 수 있다.
본 개시의 양태들에 따르면, 반도체 디바이스를 제조하는 방법은 교번하는 제1 절연층들과 제1 게이트층들을 포함하는 제1 스택의 제1 비아에 희생층을 충진하는 단계를 포함하고, 제1 스택은 반도체 디바이스의 기판 위에 있고, 초기 상면 CD(CD2init)는 제1 비아의 초기 저면 CD(CD1init) 보다 크다. 방법은, 교번하는 제2 절연층들과 제2 게이트층들을 포함하는 제2 스택을 제1 스택 위에 수직 방향을 따라 형성하는 단계, 및 교번하는 제3 절연층들과 제3 게이트층들을 포함하는 제3 스택을 제2 스택 위에 수직 방향을 따라 형성하는 단계를 포함한다. 제2 절연층들은 제3 절연층들 보다 빠른 레이트로 에칭되고, 제2 게이트층들은 제3 게이트층들 보다 빠른 레이트로 에칭된다. 방법은 제1, 제2, 및 제3 스택들에 비아를 형성하는 단계를 더 포함하고, 비아는 각각의 제1, 제2, 및 제3 스택들에서 제1, 제2, 및 제3 비아들을 포함한다.
실시예에서, 비아를 형성하는 단계는, 제2 및 제3 비아들을 포함하는 결합된 비아를 형성하기 위해 제2 및 제3 스택의 부분들을 제거하는 단계를 더 포함하고, 여기서, 결합된 비아는 제1 비아 위에 있고, 결합된 비아의 초기 저면 CD(CD3init)는 CD2init 보다 작으며, 초기 불연속성은 CD2init와 CD3init 사이이다. 비아를 형성하는 단계는, 제2 비아를 확장시키고 초기 불연속성을 결합된 비아의 최종 저면 CD와 제1 비아의 최종 상면 CD 사이의 최종 불연속성으로 감소시키기 위해 제2 스택의 추가 부분을 에칭하는 단계를 더 포함하고, 여기서, 제2 절연층들은 제3 절연층들 보다 빠른 레이트로 에칭되고, 제2 게이트층들은 제3 게이트층들 보다 빠른 레이트로 에칭된다. 비아를 형성하는 단계는 희생층을 제1 비아로부터 제거하는 단계를 더 포함한다.
예에서, 비아를 형성하는 단계는, 제2 스택의 추가 부분을 에칭하는 동안, 제3 스택의 추가의 부분을 제거하는 단계를 더 포함하고, 여기서, 제3 비아의 저면 측에서의 CD와 제2 비아의 상면 측에서의 CD 사이의 불연속성은 CD2init와 CD3init 사이의 초기 불연속성 보다 작다.
실시예에서, 제2 게이트층들의 체적 질량 밀도는 제3 게이트층들의 체적 질량 밀도보다 낮다. 예에서, 제2 스택을 형성하는 단계는, 고밀도 플라즈마 화학 기상 증착에 의해 제2 절연층들로서 실리콘 산화물 및 제2 게이트층들로서 폴리실리콘을 증착하는 단계를 포함하고, 제3 스택을 형성하는 단계는, TEOS로부터 제3 절연층들로서 실리콘 산화물 및 제3 게이트층들로서 실리콘 질화물을 형성하는 단계를 포함한다.
실시예에서, 제2 게이트층들의 재료 조성은 제3 게이트층들의 재료 조성과 상이하다.
실시예에서, 방법은 채널층 및 게이트 유전체 구조를 포함하는 채널 구조를 비아에 형성하는 단계를 더 포함하고, 여기서, 채널 구조는 제1, 제2, 및 제3 비아들 각각에서 제1, 제2, 및 제3 부분들을 포함한다. 방법은 제1, 제2, 및 제3 게이트층들을 각각 게이트 금속 재료로 대체함으로써 제1, 제2, 및 제3 게이트 구조들을 형성하는 단계를 포함하고, 여기서, 채널 구조들의 제1, 제2, 및 제3 부분들 및 대응하는 제1, 제2, 및 제3 게이트 구조들은 트랜지스터들의 스트링의 트랜지스터들의 제1, 제2, 제3 서브스트링들을 각각 형성한다.
예에서, 제1 게이트층들 및 제3 게이트층들은 실질적으로 동일한 에칭율을 갖는다.
본 개시의 양태들에 따르면, 반도체 디바이스를 제조하는 방법은 제1 스택 위에 수직 방향으로 제2 스택을 형성하는 단계를 포함하고, 여기서, 제2 스택은 교번하는 제2 절연층들과 제2 게이트층들을 포함한다. 방법은 교번하는 제3 절연층들과 제3 게이트층들을 포함하는 제3 스택을 제2 스택 위에 수직 방향을 따라 형성하는 단계 - 제2 절연층들은 제3 절연층들 보다 빠른 레이트로 에칭되고, 제2 게이트층들은 제3 게이트층들 보다 빠른 레이트로 에칭됨 -; 및 제1, 제2, 및 제3 스택들에 비아를 형성하는 단계를 더 포함한다. 비아는 각각의 제1, 제2, 및 제3 스택들에서 제1, 제2, 및 제3 비아들을 포함한다. 예에서, 제2 비아의 저면 측에서의 CD와 제1 비아의 상면 측에서의 CD 사이의 불연속성은 임계값 보다 작다. 예에서, 제3 비아의 저면 측에서의 CD와 제2 비아의 상면 측에서의 CD 사이의 불연속성은 임계값 보다 작다.
본 개시의 양태들이 첨부한 도면들과 읽을 때 아래의 상세한 설명으로부터 최상으로 이해된다. 업계의 표준 관행에 따라 다양한 특징들이 일정한 비율로 도시되지 않는다는 점에 유의해야 한다. 사실, 다양한 특징들의 치수들은 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 디바이스(100)의 일부의 단면도를 도시한다.
도 2 내지 도 8은 본 개시의 예시적인 실시예들에 따른 공정의 다양한 단계들에서 반도체 디바이스(100)의 일부의 단면도들이다.
도 9는 본 개시의 실시예에 따른 반도체 제조를 위한 예시적인 공정을 개략적으로 설명하는 흐름도를 도시한다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정한 예들이 본 개시를 단순화하기 위해 아래에 설명된다. 물론, 이들은 단지 예들일 뿐이고 한정하는 것으로 의도되지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한, 제1 및 제2 피처들이 직접 접촉되어 있지 않을 수 있도록 추가의 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예들에 있어서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이고, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 그 자체로 지시하지 않는다.
예를 들어, "아래", "밑", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되어 있는 바와 같이 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위해 설명의 용이함을 위해 본원에 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 배향에 부가하여 사용 중 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 그렇지 않으면, 장치는 배향될 수 있고(90도 또는 다른 배향들로 회전될 수 있고) 본원에 사용된 공간적으로 상대적 서술자들이 그에 따라 유사하게 해석된다.
트랜지스터들의 스트링이, 교번하는 절연층들과 게이트층들을 포함하는 스택을 형성하고, 스택에 비아를 형성하며, 수직 방향을 따라 연장되는 비아의 측벽을 따라 채널 구조를 형성함으로써 반도체 디바이스에 형성될 수 있다. 트랜지스터 밀도(즉, 단위 면적 당 트랜지스터들의 수)가 증가하고 비아가 더 깊어짐에 따라, 비아는 예를 들어, 비아의 상하부를 형성하기 위해 다중의 에칭 공정들을 사용하여 형성될 수 있다. 그러나, 폭 불연속성(불연속성이라고도 지칭함)이 비아의 하부와 상부를 분리하는 경계에서 발생할 수 있으며, 그 결과 비아 측벽에 날카로운 에지 또는 계단 프로파일이 발생한다. 그에 따라, 이후에 형성되는 채널 구조에서 층들은 경계 근처에서 불균일한 두께를 가질 수 있고, 따라서, 반도체 디바이스의 디바이스 성능에 부정적인 영향을 미칠 수 있다.
디바이스 성능을 최적화하기 위해, 추가의 에칭 공정이 불연속성을 감소시켜서 더 평활한 에지를 발생시키기 위해 수행될 수 있다. 이러한 결과를 달성하기 위해, 경계 근처의 스택의 일부는 스택의 다른 일부와 상이한 에칭율을 갖는 하나 이상의 재료들로 이루어질 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 디바이스(100)의 일부의 단면도를 도시한다. 반도체 디바이스(100)는 기판(101) 위에 트랜지스터들의 복수의 스트링들(102)을 포함한다. 각 스트링(102)은 트랜지스터 밀도를 증가시키기 위해 기판(101) 위에 수직 방향(103)을 따라 적층된 트랜지스터들(121b 내지 121q)과 같은 다중의 트랜지스터들을 포함한다. 스트링(102)은 스트링(102)에서 비아(미도시)를 따라 측벽(160)을 따라 형성된 채널 구조(165)를 갖는다. 채널 구조(165)는 수직 방향(103)을 따라 연장된다. 도시되어 있는 바와 같이, 수직 방향(103)은 기판(101)의 작업 표면 또는 측면에 수직일 수 있다.
스트링(102)은 채널 구조(165)의 제1 부분(165(1)), 제2 부분(165(2)), 및 제3 부분(165(3))을 따라 배열되는 제1 서브스트링(102(1)), 제2 서브스트링(102(2)), 및 제3 서브스트링(102(3))을 각각 포함한다. 제1 서브스트링(102(1)), 제2 서브스트링(102(2)), 및 제3 서브스트링(102(3))에서 트랜지스터들(121b 내지 121q)의 게이트 구조들(153b 내지 153q)은 각각의 제1 절연층들(124), 제2 절연층들(224), 및 제3 절연층들(324)에 의해 분리된다. 제1, 제2, 및 제3 절연층들(124, 224, 및 324)은 게이트 구조들(153b 내지 153q)을 서로 및 반도체 디바이스(100)의 다른 구조들로부터 전기적으로 절연시킬 수 있다. 제1, 제2, 및 제3 절연층들(124, 224, 및 324)은 실리콘 산화물, 실리콘 탄소 산화물(SiCO), 실리콘 게르마늄 산화물(SiGeO2)과 같은 임의의 적합한 절연 재료들을 포함할 수 있다.
본 개시의 양태들에 따르면, 에칭 공정 동안, 제2 절연층들(224)의 에칭율이 제3 절연층들(324)의 에칭율 보다 높다. 제2 절연층들(224)의 체적 질량 밀도(밀도 또는 막 밀도라고도 지칭함)가 제3 절연층들(324)의 밀도 보다 낮을 수 있고, 따라서, 제2 절연층들(224)의 에칭율은 제3 절연층들(324)의 에칭율 보다 높을 수 있다. 예를 들어, 제2 절연층들(224)은 고밀도 플라즈마 화학 기상 증착(CVD)에 의해 형성된 실리콘 산화물이고, 따라서, 제3 절연층들(324), 예를 들어 테트라에톡시실란(TEOS)을 기반으로 형성된 실리콘 산화물보다 밀도가 낮다. 대안으로 또는 추가로, 제2 절연층들(224)의 재료 조성은 제3 절연층들(324)의 재료 조성과 상이하고, 제3 절연층들(324) 보다 빠른 레이트에서 에칭된다. 제2 절연층들(224)은 제3 절연층들(324)의 재료(들), 예를 들어, 실리콘 산화물과 상이한 재료(들), 예를 들어, SiCO, SiGeO2 등으로 형성될 수 있고, 여기서, SiCO 및 SiGeO2는 실리콘 산화물의 에칭율 보다 높은 에칭율을 갖는다.
실시예에서, 제2 절연층들(224)의 밀도는 또한 제1 절연층들(124)의 밀도 보다 낮을 수 있고, 그리고/또는 제2 절연층들(224)의 재료 조성은 또한 제1 절연층들(124)의 재료 조성과 상이할 수 있어서, 제2 절연층들(224)의 에칭율은 제1 절연층들(124)의 에칭율 보다 높다.
예에서, 제1 및 제3 절연층들(124 및 324)은 실질적으로 동일한 두께 및 재료 조성을 가져서, 실질적으로 동일한 에칭율을 갖는다. 따라서, 제2 절연층들(224)의 에칭율은 제1 및 제3 절연층들(124 및 324)의 에칭율들 보다 높다.
제1, 제2, 및 제3 절연층들(124, 224, 및 324)은 반도체 디바이스(100)의 원하는 특성들에 따라 20 내지 40nm와 같은 임의의 적합한 두께를 가질 수 있다. 예에서, 제1, 제2, 및 제3 절연층들(124, 224, 및 324)은 25nm와 같은 실질적으로 동일한 두께들을 가질 수 있다.
본 개시의 양태들에 따르면, 제1 및 제2 서브스트링들(102(1) 내지 (2)) 사이의 경계(171)에서의 불연속성(
Figure pct00001
) 및 제2 및 제3 서브스트링들(102(2) 내지 (3)) 사이의 경계(172)에서의 불연속성(
Figure pct00002
)과 같은 스트링(102)에서의 불연속성들이 임계값 보다 작다. 예에서, 경계에서의 불연속성(
Figure pct00003
)은
Figure pct00004
으로서 표현될 수 있고, 여기서, W' 및 W는 경계 위 및 아래 각각의 임계 치수(CD)를 나타낸다. 실시예에서, CD는 측면(160)의 대향측들 사이의 거리를 지칭할 수 있다. 그에 따라, 불연속성(
Figure pct00005
)은
Figure pct00006
으로서 표현될 수 있고, 여기서, CD3 및 CD2는 제1 경계(171) 위 및 아래 각각의 임계 치수들을 나타낸다. CD3은 제2 부분(165(2))의 저면측에서의 임계 치수를 나타낼 수 있고, CD2는 제1 부분(165(1))의 상면측에서의 임계 치수를 나타낼 수 있다. 유사하게, 불연속성(
Figure pct00007
)은
Figure pct00008
으로서 표현될 수 있고, 여기서, CD6 및 CD5는 제2 경계(172) 위 및 아래 각각의 임계 치수들을 나타낸다. CD6은 제3 부분(165(3))의 저면측에서의 임계 치수를 나타낼 수 있고, CD5는 제2 부분(165(2))의 상면측에서의 임계 치수를 나타낼 수 있다. 임계값은 0.05와 0.15 사이일 수 있다. 예에서, 임계값은 0.1이다. 스트링(102)을 제조하기 위한 공정들에 의존하여, 추가의 불연속성들이 발생할 수 있다. 본 개시의 양태들에 따르면, 추가의 불연속성들이 또한 임계값 보다 작으며, 따라서, 측벽(160)이 상대적으로 평활하고, 경계들(171 및 172) 근처의 채널 구조(165)에서의 층들의 두께들이 상대적으로 균일하다.
도 1을 참조하면, 트랜지스터들(121b 내지 121i)을 포함하는 제1 서브스트링(102(1))이 기판(101) 위에 형성되고, 채널 구조(165)(제1 부분(165(1))이라 또한 지칭함)의 제1 부분(165(1))을 따라 배열된다. 트랜지스터들(121b 내지 121i)은 제1 부분(165(1))에 인접한 각각의 게이트 구조들(153b 내지 153i)을 더 포함한다. 트랜지스터들(121j 내지 121l)을 포함하는 제2 서브스트링(102(2))이 제1 서브스트링(102(1)) 위에 적층되고, 채널 구조(165)(제2 부분(165(2))이라 또한 지칭함)의 제2 부분(165(2))을 따라 배열된다. 트랜지스터들(121j 내지 121l)은 제2 부분(165(2))에 인접한 각각의 게이트 구조들(153j 내지 153l)을 더 포함한다. 트랜지스터들(121m 내지 121q)을 포함하는 제3 서브스트링(102(3))이 제2 서브스트링(102(2)) 위에 적층되고, 채널 구조(165)(제3 부분(165(3))이라 또한 지칭함)의 제3 부분(165(3))을 따라 배열된다. 트랜지스터들(121m 내지 121q)은 제3 부분(165(3))에 인접한 각각의 게이트 구조들(153m 내지 153q)을 더 포함한다.
실시예에서, 반도체 디바이스(100)는 3차원(3D) 낸드 플래시 메모리 디바이스와 같은 비휘발성 메모리 디바이스이고, 여기서, 트랜지스터들(121b 내지 121q)은 저장 밀도를 증가시키기 위해 수직 방향(103)을 따라 적층된다.
일부 예들에서, 트랜지스터들(121b 내지 121q)은 데이터를 저장하기 위한 메모리 셀들(121b 내지 121q)로서 사용된다. 스트링(102)은 메모리 셀들(121b 내지 121q)과 직렬로 연결되는 제1 선택 구조(121a) 및 제2 선택 구조(121r)를 또한 포함할 수 있다. 일반적으로, 메모리 디바이스에서 데이터를 저장하는 개별 트랜지스터들에 액세스하기 위해, 추가의 회로들이 후술하는 바와 같이 형성될 수 있다. 비트 라인(미도시)이, 예를 들어, 제2 선택 트랜지스터(121r)와 연관된 제2 컨택트(139)를 통해 스트링(102)의 일측에 연결될 수 있다. 소스 라인(미도시)이, 예를 들어, 제1 선택 구조(121a)와 연관된 제1 컨택트(131)를 통해 스트링(102)의 타측에 연결될 수 있다. 제2 선택 트랜지스터(121r)는 비트 라인과 최상위 메모리 셀(121q) 사이에 배치될 수 있다. 제1 선택 구조(121r)는 최하위 메모리 셀(121b)과 소스 라인 사이에 배치될 수 있다. 일부 예들에서, 동일한 층에서의 다중의 메모리 셀들이, 각각의 게이트 구조들에 연결된 워드 라인(미도시)에 의해 제어될 수 있다. 예를 들어, 메모리 셀들(121q)은 게이트 구조들(153q)에 연결된 워드 라인에 의해 제어될 수 있고, 메모리 셀들(121p)은 다른 워드 라인에 의해 제어될 수 있다.
(도 1에 도시되지 않은) 일부 실시예들에서, 제1 선택 구조(121a)는 메모리 셀들(121b 내지 121q)과 유사하거나 동일한 구조, 치수, 및 재료를 갖지만, 제1 선택 구조(121a)는 메모리 셀 대신에 제1 선택 트랜지스터로서 동작될 수 있다. 도 1에 도시되어 있는 바와 같은 일부 실시예들에서, 제1 선택 구조(121a)는 메모리 셀들(121b 내지 121q)과 상이한 구조 및 재료를 갖는다. 제2 선택 트랜지스터(121r)가 메모리 셀들(121b 내지 121q)과 유사하거나 동일한 구조, 치수, 및 재료를 가질 수 있지만, 제2 선택 트랜지스터(121r)는 또한 메모리 셀 대신에 제2 선택 트랜지스터로서 동작될 수 있다.
제2 선택 트랜지스터(121r) 이외에, 하나 이상의 추가의 트랜지스터들이 트랜지스터(121r) 위에 배치될 수 있고 스트링(102)에서 제2 선택 트랜지스터들로서 사용될 수 있다. 유사하게는, 제1 선택 구조(121a) 이외에, 하나 이상의 추가의 선택 구조들이 트랜지스터(153b) 아래에 배치될 수 있고 스트링(102)에서 제1 선택 구조들로서 사용될 수 있다. 일부 실시예들에서, 제1 선택 구조들 및 제2 선택 구조들은 메모리 셀들과 유사하거나 동일한 구조를 가질 수 있다. 일부 실시예들에서, 제1 선택 구조들 및 제2 선택 트랜지스터들은 메모리 셀들과 상이한 구조들을 가질 수 있다. 예를 들어, 제2 선택 트랜지스터(121r)에 대응하는 게이트 유전체 구조(137)의 일부가 차단 절연층을 포함하는 반면, 트랜지스터들(121b 내지 121q)에 대응하는 게이트 유전체 구조(137)의 일부들은 터널 절연층(134), 전하 저장층(135), 및 차단 절연층(136)과 같은 다중의 유전체 층들을 포함한다.
도 1에 도시되어 있는 바와 같은 일부 실시예들에서, 게이트 구조(153a)는 저면 선택 게이트이다. 일부 예들에서, 제1 컨택트(131)는 유전체 층(도 1에 미도시)에 의해 게이트 구조(153a)로부터 분리된다. 제1 컨택트(131)는 기판(101)으로 더 연장될 수 있다. 일부 실시예들에서, 제1 컨택트(131)의 상면은 게이트 구조(153a)의 상면 위에 있고, 게이트 구조(153b)의 저면 아래에 있다. 예를 들어, 제1 컨택트(131)의 상면은 게이트 구조(153a)의 상면과 게이트 구조(153b)의 저면 사이의 중간 위치에 위치한다. 제2 선택 트랜지스터(121r)는 게이트 구조(153r)를 포함한다. 산화물 층(132)이 산화 공정에 의해 제1 컨택트(131) 위에 후속하여 형성될 수 있다.
채널 구조(165)는 임의의 적합한 형상, 치수, 및 재료들을 가질 수 있다. 다중의 채널 구조들(165)이 다중의 스트링들(102)을 형성하기 위해 기판(101) 위에 서로 개별적으로 배치될 수 있다. 예에서, 채널 구조(165)는 기둥 형상, 원통형 형상, 테이퍼링된 원통형 형상 등과 같은 수직 방향(103)으로 연장되는 형상들 중 하나 또는 조합을 갖는다. 도 1을 참조하면, 채널 구조(165)는 제1 내지 제3 부분들(165(1) 내지 (3))에 대한 다중의 형상들을 포함한다. 제1 및 제3 부분들(165(1) 및 165(3))은 테이퍼링된 원통형 형상들을 가지며, 제2 부분(165(2))은 원통형 형상을 갖는다.
채널 구조(165)는 비아의 측벽(160)을 따라 순차적으로 형성된 게이트 유전체 구조(137), 채널층(133) 및 절연층(138)을 포함할 수 있다. 게이트 유전체 구조(137)는 채널층(133)과 게이트 구조들(153a 내지 153r) 사이에 배치된다. 게이트 유전체 구조(137)는 수직 방향(103)으로 연장될 수 있다. 게이트 유전체 구조(137)는 임의의 적합한 형상(들), 치수, 및 재료들을 가질 수 있다. 예에서, 게이트 유전체 구조(137)는 중공의 원통형 형상, 테이퍼링된 중공의 원통형 형상 등과 같은 형상들 중 하나 또는 조합을 갖는다.
일부 실시예들에서, 게이트 유전체 구조(137)는 채널층(133) 위에 순차적으로 적층되는 터널 절연층(134), 전하 저장층(135), 및 차단 절연층(136)과 같은 다중의 유전체 층들을 포함한다. 메모리 셀들(121b 내지 121q)은 채널층(133)으로부터의 전하들이 터널링 절연층(134)을 통한 양자 터널링 공정을 통해 전하 저장층(135)으로 전달될 수 있는 플로팅 게이트 트랜지스터들일 수 있다. 전하 저장층(135)(플로팅 게이트라고도 지칭함)은 데이터, 예를 들어, 전하들을 저장할 수 있다.
채널층(133)은 임의의 적합한 형상(들), 치수, 및 재료들을 가질 수 있다. 예에서, 채널층(133)은 중공의 원통형 형상, 테이퍼링된 중공의 원통형 형상 등과 같은, 수직 방향(103)으로 연장되는 형상들 중 하나 또는 조합을 갖는다. 채널층(133)은 하나 이상의 반도체 재료들을 포함할 수 있다. 하나 이상의 반도체 재료들은 진성, p형 도핑, n형 도핑 등일 수 있다. 예에서, 채널층(133)은 폴리실리콘을 포함한다. 도 1을 참조하면, 절연층(138)은 채널층(133)이 둘러싸는 공간을 충진한다.
게이트 구조들(153a 내지 153r)은 금속들과 같은 도전성 재료들을 포함할 수 있다. 일부 예들에서, 게이트 구조들(153a 내지 153r)은 높은 유전 상수(하이-K) 재료(또한 하이-K 층으로 지칭됨)를 갖는 층 및 텅스텐(W)과 같은 금속층을 포함한다. 게이트 구조들(153a 내지 153r)의 두께들은 35nm와 같이 20 내지 50nm의 범위일 수 있다. 예에서, 게이트 구조(153a)와 기판(101) 사이에 하부 절연층(111)이 형성되고, 게이트 구조들(153a 및 153b) 사이에 절연층(116)이 형성된다. 게이트 구조들(153a 내지 153r)은 반도체 디바이스(100)의 원하는 특성들에 따라 임의의 적합한 두께들을 가질 수 있다. 예를 들어, 게이트 구조들(153a 내지 153r)의 두께들은 서로 동일할 수 있거나 서로 상이할 수 있다.
채널층(133), 게이트 유전체 구조(137), 및 게이트 구조들(153b 내지 153q)은 각각의 트랜지스터들(121b 내지 121q)을 형성한다. 일반적으로, 예를 들어, 데이터가 메모리 셀들(121b 내지 121q)에 기록되고, 메모리 셀들(121b 내지 121q)로부터 삭제되며, 메모리 셀들(121b 내지 121q)로부터 판독되는 트랜지스터들(121b 내지 121q)의 동작들은, 각각의 게이트 구조들(153b 내지 153q)에 적합한 전압들을 인가함으로써 제어된다.
일반적으로, 채널층(133)은 제1 컨택트(131)에 전기적으로 연결될 수 있고, 제1 컨택트(131)는 기판(101)에 전기적으로 연결될 수 있다. 제1 컨택트(131)는 단결정 실리콘과 같은 실리콘(Si)을 포함할 수 있다. 채널층(133)은 예를 들어, 폴리실리콘으로 이루어진 제2 컨택트(139)를 통해 비트 라인에 전기적으로 연결될 수 있다.
물론, 반도체 디바이스(100)의 용량에 따라, 임의의 적합한 수의 메모리 셀들이 스트링(102) 및/또는 서브스트링들(102(1) 내지 (3)) 각각에 형성될 수 있다. 예에서, 제1 서브스트링(102(1))에서의 제1 수의 메모리 셀들은 제2 서브스트링(102(2))에서의 제2 수의 메모리 셀들 및 제3 서브스트링(102(3))에서의 제3 수의 메모리 셀들의 합과 동일하다. 스트링(102)에서의 메모리 셀들의 수는 64개, 128개 등일 수 있어서, 제1 수, 및 제2 수와 제3 수의 합은 32개, 64 등이다. 제2 수는 제3 수보다 작을 수 있으며, 합에 대한 제2 수의 비율은 10과 30% 사이일 수 있다.
일부 실시예들에서, 스트링(102)은 제3 서브스트링(102(3)) 위에 적층된 추가의 서브스트링들을 포함할 수 있다. 예를 들어, 제4 서브스트링 및 제5 서브스트링이 제3 서브스트링(102(3)) 위에 순차적으로 적층될 수 있다. 제4 서브스트링은 제2 서브스트링(102(2))과 동일하거나 유사한 구조들, 치수들, 및 재료들을 가질 수 있으며, 제5 서브스트링은 제3 서브스트링(102(3))과 동일하거나 유사한 구조들, 치수들, 및 재료들을 가질 수 있다.
도 2 내지 도 8은 본 개시의 예시적인 실시예들에 따른 공정의 다양한 단계들에서 반도체 디바이스(100)의 일부의 단면도들이다. 도 9는 본 개시의 실시예에 따른 반도체 제조를 위한 공정(900)을 개략적으로 설명하는 흐름도를 도시한다. 공정(900)은 도 1에 도시되어 있는 반도체 디바이스(100)에서 스트링(102)을 제조하기 위해 사용될 수 있다. 본원에 사용되는 바와 같이, 반도체 디바이스는 트랜지스터들(예를 들어, 전계 효과 트랜지스터들 및 플로팅-게이트 트랜지스터들), 집적 회로들, 반도체 칩(예를 들어, 3D 낸드 메모리 디바이스를 포함하는 메모리 칩, 반도체 다이 상의 논리 칩), 반도체 칩들의 스택, 반도체 패키지, 반도체 웨이퍼 등을 포함할 수 있다.
도 2 및 도 9를 참조하면, 공정(900)은 단계(S901)에서 시작하여 단계(S910)로 진행한다. 단계(S910)에서, 제1 스택이 기판 위에 형성될 수 있다. 도 2에 도시되어 있는 바와 같이, 제1 스택(110)은 교번하는 제1 게이트층들(122)과 제1 절연층들(124)을 포함한다. 제1 서브스트링(102(1))과 같은, 트랜지스터들의 다중의 제1 서브스트링들이 제1 스택(110)에 형성될 수 있다. 기판(101)은 임의의 적합한 기판일 수 있으며, 다양한 적합한 피처들로 처리될 수 있다. 기판(101)은 실리콘(Si), 게르마늄(Ge), SiGe, 화합물 반도체, 합금 반도체 등과 같은 임의의 적합한 반도체 재료로 형성될 수 있다. 추가적으로, 기판(101)은 반도체 기판 상에 형성된 도전층 또는 절연층을 포함하는 다양한 층들을 포함할 수 있다. 기판(101)은 SOI(silicon-on-insulator) 기판일 수 있다. 또한, 기판(101)은 절연체 상에 형성된 에피택셜층을 포함할 수 있다. 기판(101)은 설계 요건들에 따라 다양한 도핑 구성들을 포함할 수 있다.
제1 스택(110)은, 포토리소그래피, 퍼니스(furnance) CVD, 저압 CVD 등을 포함하는 CVD, 물리적 기상 증착(PVD), 원자층 증착(ALD), 건식 에칭, 습식 에칭, 화학적 기계적 평탄화(CMP), 이온 주입 등과 같은, 각종의 반도체 처리 기법들을 사용하여 제조될 수 있다.
제1 스택(110)은, 기판(101)과 최하위 게이트층(122(1)) 사이에서, 절연층들(111 및 116) 및 층(123)과 같은 하나 이상의 추가의 층들을 더 포함할 수 있다. 일부 예들에서, 절연층(111)은 약 18nm의 두께를 갖는 SiO2를 포함하고, 층(123)은 10 내지 100nm의 두께를 갖는 실리콘 질화물을 포함하며, 절연층(116)은 130 내지 180nm의 두께를 갖는 SiO2를 포함한다.
제1 게이트층들(122) 및 제1 절연층들(124)은 절연층(116) 위에 교번하여 형성되며, 예를 들어, 상이한 에칭율들을 갖는 임의의 적합한 유전체 재료들을 포함할 수 있다. 예를 들어, 제1 게이트층들(122)은 실리콘 질화물로 형성될 수 있고, 제1 절연층들(124)은 제1 게이트층들(122)의 에칭율들과 상이한 에칭율을 갖는 SiO2와 같은 유전체 재료를 사용하여 형성될 수 있다. 다양한 실시예들에서, 층(123) 및 제1 게이트층들(122)은 제거되고 후속 단계들에서 각각의 게이트 구조들(153a 내지 153i)로 대체된다.
상술한 바와 같이, 일부 예들에서, 게이트 구조들(153b 내지 153i)은 메모리 셀들(121b 내지 121i)의 워드 라인들에 대응한다. 제1 게이트층들(122)의 두께들은 서로 상이하거나 동일할 수 있다. 예에서, 제1 게이트층들(122)의 두께들은 20 내지 50nm의 범위이고, 예를 들어, 제1 게이트층들(122)의 두께는 약 35nm일 수 있다. CVD, PVD, ALD, 또는 이들의 임의의 조합과 같은 임의의 적합한 증착 공정이 제1 게이트층들(122)을 형성하기 위해 적용될 수 있다.
제1 절연층들(124)은 20 내지 40nm와 같은 임의의 적합한 두께들을 가질 수 있으며, CVD, PVD, ALD 또는 이들의 조합을 수행하여 형성될 수 있다. 예에서, 제1 절연층들(124)의 두께는 25nm이다.
일 예에서, 제1 스택(110)의 두께는 약 1 내지 10 미크론, 보다 구체적으로 4 내지 6 미크론일 수 있다. 16개, 32개, 64개, 96개 등과 같은 임의의 적합한 수의 트랜지스터들 또는 메모리 셀들이 제1 스택(110)에 형성될 수 있다. 그에 따라서, 제1 게이트층들(122)의 수는 제1 스택(110)의 메모리 셀들(121b 내지 121i)의 수에 따라 달라질 수 있다.
후속 처리 동안 반도체 디바이스(100)를 보호하기 위해, 제1 스택(110)의 최상위층, 예를 들어, 도 2에 도시되어 있는 바와 같은 최상위 게이트층(122(2)) 위에 마스크 층 또는 희생층(250)이 형성되어 패터닝될 수 있다. 마스크 층(250)은 실리콘 질화물 및 실리콘 산화물과 같은 하나 이상의 하드 마스크 서브층들을 포함할 수 있다. 도 2를 참조하면, 마스크 층(250)은 서브층(251)이 실리콘 산화물이고, 서브층(252)이 실리콘 질화물이고, 서브층(253)이 실리콘 산화물인 서브층들(251 내지 253)을 포함한다. 다양한 실시예들에서, 마스크 층(250)은 포토레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱, 건조(예를 들어, 스핀-건조 및/또는 하드 베이킹) 등을 더 포함할 수 있는 리소그래피 공정(예를 들어, 포토리소그래피 또는 e-빔 리소그래피)과 같은 임의의 적합한 기법들에 따라 패터닝될 수 있다.
기판(101) 내로 연장되는 개구(280)가 임의의 적합한 공정을 사용하여 마스크 층(250)에 따라 형성될 수 있다. 예에서, 패터닝된 마스크 층(250)에 의해 노광된 기판(101)의 상부, 절연층들(111 및 116), 층(123), 제1 게이트층들(122), 및 제1 절연층들(124)의 일부들이 제거되어 개구(280)를 형성한다. 개구(280)는 습식 에칭, 플라즈마 펀치로 지칭되는 플라즈마 에칭과 같은 건식 에칭, 또는 이들의 조합과 같은 에칭 공정을 사용하여 형성된다.
개구(280)는 원형 기둥 형상, 정사각형 기둥 형상, 타원형 기둥 형상 등과 같은 임의의 적합한 형상을 가질 수 있다. 개구(280)는 도 2에 도시되어 있는 바와 같이 상부 개구가 하부 개구 보다 큰 테이퍼링된 프로파일을 가질 수 있다. 테이퍼링된 프로파일은 패터닝된 마스크 층(250)의 마스크 프로파일을 테이퍼링하고, 에칭 공정의 파라미터들을 조정함으로써 획득될 수 있다. 테이퍼링된 프로파일은 후속 증착 단계들을 돕고 측벽 커버리지를 개선할 수 있다. 일부 예들에서, 후속 플라즈마 애싱 및 습식 세정이 나머지 마스크 층(250)을 제거하기 위해 적용될 수 있다. 도 2에서, 마스크 층(250)은 제1 스택(110) 위에 남아 있다.
다양한 실시예들에서, 제1 컨택트(131)는 개구(280)에서 기판(101)으로부터 형성된다. 제1 컨택트(131)는 선택적 에피택셜 성장 기법을 통해 증착된 실리콘을 사용하여 형성될 수 있다. 제1 컨택트(131)는 단결정 Si를 포함할 수 있다. 예에서, 제1 컨택트(131)는 190nm의 두께를 갖는다. 일반적으로, 산화물 층(132)이 산화 공정에 의해 제1 컨택트(131) 위에 후속하여 형성될 수 있다. 예를 들어, 산화물 층(132)은 2 내지 5nm 두께를 갖는 실리콘 산화물을 포함한다. 제1 비아(230)는 개구(280)에 형성되고 제1 콘택트(131) 및 산화물 층(132) 위에 있다. 예에서, 제1 비아(230)의 상면 CD(CD2init)는 120nm와 같이 90 내지 160nm의 범위일 수 있고, 저면 CD(CD1init)는 95nm와 같이 50 내지 110nm의 범위일 수 있으며, 제1 비아(230)는 CD1init가 CD2init보다 작은 테이퍼링된 프로파일을 가질 수 있다.
도 3 및 도 9를 참조하면, 공정(900)의 단계(S920)에서, 제1 비아(230)는 희생층(310)으로 충진된다. 예에서, 희생층(310)은 제1 스택(110) 위에 있는 제1 부분(310a) 및 제1 비아(230)를 충진하는 제2 부분(310b)을 포함한다. 일부 예들에서, 제1 비아(230)는 완전히 커버되지만, 제2 부분(310b)에 의해 부분적으로 충진된다. 도 3에 도시된 예에서, 제1 비아(230)는 제2 부분(310b)에 의해 완전히 충진된다.
일반적으로, 희생층(310)은 산화물 층(132)의 상면 위에 하나 이상의 희생 재료들을 증착함으로써 컨포멀하게 형성될 수 있다. 다양한 실시예들에서, 희생층(310)은 또한 마스크 층(250)의 상면(320) 및 제1 비아(230)의 측벽(160) 위에 형성된다. 희생층(310)은 ALD 공정, CVD 공정, PVD 공정, 또는 이들의 조합과 같은 임의의 적합한 공정을 사용하여 형성될 수 있다. 예를 들어, 희생층(310)은 폴리실리콘, 텅스텐 등으로 형성될 수 있다. 예에서, 희생층(310)은 폴리실리콘으로 형성된다.
도 4 및 도 9를 참조하면, 공정(900)의 단계(S930)에서, 제1 스택(110)의 상면(420) 위에 증착된 과도한 반도체 재료들을 제거하기 위해 CMP와 같은 표면 평탄화 공정이 사용될 수 있다. 다양한 예들에서, 표면 평탄화 공정은 제1 부분(310a)을 제거한다. 그에 따라, 제1 스택(110)의 상면(420)과 제2 부분(310b)의 상면(421)은 동일 평면에 있어서, 제1 스택(110) 위에 제2 스택(120)의 후속 형성을 용이하게 한다.
도 5 및 도 9를 참조하면, 공정(900)의 단계(S940)에서, 제2 스택(120) 및 제3 스택(130)은 수직 방향(103)을 따라 제1 스택(110) 위에 형성된다. 제2 스택(120)은 제1 스택(110) 위에 교번하여 형성된 제2 절연층들(224) 및 제2 게이트층들(222)을 포함한다. 제3 스택(130)은 제2 스택(120) 위에 교번하여 형성된 제3 절연층들(324) 및 제3 게이트층들(322)을 포함한다. 제2 서브스트링(102(2))과 같은 다중의 제2 서브스트링들이 제2 스택(120)에 형성될 수 있고, 제3 서브스트링(102(3))과 같은 다중의 제3 서브스트링들이 제3 스택(130)에 형성될 수 있다. 예에서, 각각의 제1, 제2, 및 제3 서브스트링들(102(1) 내지 (3))이 수직 방향(103)을 따라 정렬되어, 반도체 디바이스(100)의 제1, 제2, 및 제3 스택들(110, 120, 및 130)을 포함하는 조합된 스택에서 다중의 스트링들(102)을 형성한다. CVD, PVD, ALD 또는 이들의 임의의 조합과 같은 임의의 적합한 증착 공정이 제2 스택(120) 및 제3 스택(130)을 형성하기 위해 적용될 수 있다. 실시예에서, 절연층들(551 내지 553)은 제3 스택(130) 위에 마스크, 하드 마스크, 또는 희생층(550)을 형성한다. 절연층들(551 내지 553)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다.
실시예에서, 제3 절연층들(324)은 제1 절연층들(124)과 유사하거나 동일한 재료들, 두께들, 및 기능들을 가질 수 있고, 제3 게이트층들(322)은 제1 게이트층들(122)과 유사하거나 동일한 재료들, 두께들, 및 기능들을 가질 수 있다. 따라서, 제3 절연층들(324) 및 제3 게이트층들(322)의 재료들, 두께들, 기능들에 대한 상세한 설명은 간결함을 위해 생략한다. 예에서, 제3 절연층들(324) 및 제3 게이트층들(322)은 각각 제1 절연층들(124) 및 제1 게이트층들(122)에 대해 사용된 공정들과 동일한 공정들을 사용하여 형성된다. 예에서, 제2 및 제3 게이트층들(222 및 322)은 35nm와 같이 20 내지 50nm의 범위일 수 있다.
본 개시의 양태들에 따르면, 제2 스택(120)은, 제2 절연층들(224)의 에칭율이 제3 절연층들(324)의 에칭율 보다 높은 특정한 에칭 공정들에서 제3 스택(130)의 에칭율 보다 높은 에칭율을 갖는다. 제2 게이트층들(222)의 에칭율은 제3 게이트층들(322)의 에칭율 보다 높을 수 있다. 실시예에서, 제2 절연층들(224) 및 제2 게이트층들(222)은 각각 실리콘 산화물 및 폴리실리콘이며, 제3 절연층들(324) 및 제3 게이트층들(222)은 실리콘 산화물 및 실리콘 질화물이다. 예에서, 제2 절연층들(224)에서의 실리콘 산화물은 고밀도 플라즈마 CVD에 의해 형성되며, 제3 절연층들(324)에서의 실리콘 산화물은 테트라에톡시실란(TEOS)에 기반하여 형성되어서, 제3 절연층들(324)은 제2 절연층들(224) 보다 밀도가 높다. 제2 게이트층들(222)의 폴리실리콘은 실란(SiH4), 디실란(Si2H6) 등으로부터 저압(LP) CVD에 의해 형성될 수 있다. 제3 게이트층들(322)에서의 실리콘 질화물은 실란, 할로실란 등으로부터 LPCVD에 의해 형성될 수 있다. 실리콘 질화물을 형성할 때 증착 온도를 변경하면 제3 게이트층들(322)의 막 밀도 및 에칭율을 조정할 수 있다. 예에서, 실리콘 질화물의 증착 온도는 제3 게이트층들(322)의 에칭율이 제2 게이트층들(222)의 에칭율 보다 낮도록 선택된다. 그 결과, 제3 스택(130)은 제2 스택(120)보다 밀도가 높다. 제2 스택(120)의 재료 조성은 제3 스택(130)의 재료 조성과 상이할 수 있고, 제2 스택(120)은 제3 스택(130) 보다 빠르게 에칭된다. 제3 절연층들(324) 및 제3 게이트층들(322)은 각각 실리콘 산화물 및 실리콘 질화물일 수 있다. 제2 절연층들(224) 및 제2 게이트층들(222)은 각각 SiCO 및 폴리실리콘일 수 있다. 제2 절연층들(224) 및 제2 게이트층들(222)은 또한 각각 SiGeO2 및 실리콘 산화물 질화물일 수 있다.
제2 스택은 또한, 제2 절연층들(224)의 에칭율이 제1 절연층들(124)의 에칭율 보다 높은 특정한 에칭 공정들에서 제1 스택(130)의 에칭율 보다 높은 에칭율을 가질 수 있다. 제2 게이트층들(222)의 에칭율은 또한, 제1 게이트층들(122)의 에칭율 보다 높을 수 있다.
다양한 실시예들에서, 제2 및 제3 게이트층들(222 및 322)은 제거되고 후속 단계들에서 트랜지스터들(121j 내지 121r)에 대한 게이트 구조들(153j 내지 153r)로 대체된다. 이어서, 제1, 제2, 및 제3 서브스트링들(102(1) 내지 (3))은 각각 제1, 제2, 및 제3 스택들(110, 120, 및 130)에 기초하여 형성될 수 있다. 다중의 스트링들(102)은 제1, 제2, 및 제3 스택들(110, 120, 및 130)을 포함하는 조합된 스택에 형성될 수 있다.
예에서, 제2 스택(120)의 제2 두께와 제3 스택(130)의 제3 두께의 합은 약 1 내지 10 미크론, 예를 들어, 4 내지 6 미크론이다. 제2 스택(120)에 형성된 제2 트랜지스터들의 수와 제3 스택(130)에 형성된 제3 트랜지스터들의 수의 합은 32개, 64개, 96개 등일 수 있다. 합에 대한 제2 수의 비율은 10%와 30% 사이일 수 있다. 예에서, 제2 절연층들(224)의 수는 10 내지 20의 범위일 수 있다.
도 6 및 도 9를 참조하면, 공정(900)의 단계(S950)에서, 마스크 층(550)의 패턴들에 의해 노광되는 제2 스택(120) 및 제3 스택(130)의 일부들을 제거함으로써 결합된 비아(630)가 제1 스택(110) 위에 형성된다. 도시되어 있는 바와 같이, 결합된 비아(630)는 각각 제2 스택(120) 및 제3 스택(130)에 형성되는 제2 비아(631) 및 제3 비아(632)를 포함한다. 결합된 비아(630)는 에칭 공정을 사용하여 형성될 수 있다. 도 6에 도시된 예에서, 결합된 비아(630)는 건식 에칭을 사용하여 형성된다.
결합된 비아(630)는 예를 들어, 제1 비아(230)와 유사하거나 동일한 임의의 적합한 형상 및 치수들을 가질 수 있다. 도 6에 도시된 예에서, 결합된 비아(630)는 결합된 비아(630)의 저면 CD(즉, CD3init)가 조합 비아(630)의 상면 CD(즉, CD4init) 보다 작은 테이퍼링된 프로파일을 가질 수 있다. 예를 들어, CD4init는 120과 같이 90 내지 160nm의 범위일 수 있고 CD3init는 95nm와 같이 50 내지 110nm의 범위일 수 있다. CD4init는 또한 제3 비아(632)(즉, 결합된 비아(630)의 상부)의 상면 CD이고, CD3init는 또한 제2 비아(631)(즉, 결합된 비아(630)의 하부)의 저면 CD이다. 그에 따라, 경계(171)에서의 초기 불연속성(
Figure pct00009
)은
Figure pct00010
이며, 여기서 CD3init 및 CD2init는 각각 경계(171) 위와 아래의 임계 치수들이다. 상술한 바와 같이, 단계들(S910 및 S960)에서 수행된 다중 에칭 공정들은 제1 비아(230) 및 결합된 비아(630)의 테이퍼링된 프로파일, 및 그에 따라, 제1 비아(230)와 제2 비아(631) 사이의 경계(171)에서의 초기 불연속성(
Figure pct00011
)을 초래할 수 있다. 예에서, 초기 불연속성(
Figure pct00012
)은 0.2와 같은 0.15와 0.35 사이의 범위일 수 있어서, 결과적으로 날카로운 에지를 발생시킨다. 따라서, 후속 공정들에서 형성되는 채널 구조(165)에서 층들은 경계(171) 근처에서 불균일한 두께들을 가질 수 있고, 디바이스 성능에 부정적인 영향을 미칠 수 있다.
경계(171)에서의 초기 불연속성(
Figure pct00013
)을 감소시키고 디바이스 성능을 최적화하기 위해, 경계(171) 근처에 있는 제2 스택(120)은 전술한 바와 같이 제3 스택(130)과 상이한 에칭율을 갖는 하나 이상의 재료들로 이루어질 수 있다. 도 6을 참조하면, CD3init는 CD2init보다 작고, 그에 따라, CD3init가 확장되는 반면 CD2init는 최소로 영향을 받도록 제2 스택(120)으로부터 추가의 부분을 제거하기 위해 경계(171) 근처의 추가의 에칭 공정이 수행될 수 있다. 따라서, 초기 불연속성(
Figure pct00014
)이 감소되어, 결과적으로, 도 7에 도시되어 있는 바와 같이, 더 평활한 에지를 발생시킨다.
도 7 및 도 9를 참조하면, 공정(900)의 단계(S960)에서, 제2 스택(120)으로부터 추가의 부분을 제거하기 위해 경계(171) 근처의 추가의 에칭 공정이 수행된다. 그 결과, (CD3init를 포함하는) 제2 비아(631)가 확장되고 경계(171)에서의 초기 불연속성(
Figure pct00015
)이 감소되어 불연속성(
Figure pct00016
)이 된다. CD2init 및 CD3init는 추가의 에칭 공정 이후에 각각 CD2 및 CD3가 되고, 여기서, CD2 및 CD3는 경계(171) 위 및 아래의 임계 치수들을 각각 나타낸다. CD2는 120nm와 같은 90 내지 160nm의 범위일 수 있다. CD3는 110nm와 같은 70 내지 140nm의 범위일 수 있다. CD4init는 CD4가 된다. 예에서, CD4는 CD4init와 유사하거나 동일하다.
추가의 에칭 공정은 또한, 예를 들어, 제2 스택(120)이 제3 스택(130)과 상이한 에칭율을 갖기 때문에, 제2 비아(631)와 제3 비아(632) 사이의 경계(172)에서 CD5와 CD6 사이의 불연속성(
Figure pct00017
)과 같은 하나 이상의 다른 불연속성들을 형성할 수 있다. CD6는 105nm와 같은 70 내지 140의 범위일 수 있다. 추가의 에칭 공정은 또한, 희생층(310b)의 일부 및/또는 제1 스택(110)의 일부를 에칭할 수 있어서, 결과적으로, 제1 비아(230)의 상이한 부분들 사이의 경계(173)에서 불연속성을 발생시킨다.
실시예에서, 추가의 에칭 공정은 예를 들어, 불화수소산 및 수산화 테트라메틸암모늄(TMAH)을 포함하는 용액에 기초한 습식 에칭 공정일 수 있다. TMAH에 대한 불화수소산의 비율, 에칭 시간 등과 같은, 용액을 조정함으로써, 추가의 에칭 공정은 제3 스택(130), 희생층(310b), 및 제1 스택(110)과 같은 인접 구조들 보다 빠르게 제2 스택(120)을 에칭할 수 있다. 예에서, 제1 스택이 최소로 영향을 받는다. 본 개시의 양태들에 따르면, 추가의 에칭 공정으로 인해, 불연속성(
Figure pct00018
)은 초기 불연속성(
Figure pct00019
) 보다 작다. 불연속성(
Figure pct00020
)은 임계값 보다 작을 수 있다. 만약 형성되면, 하나 이상의 다른 불연속성들이 또한 초기 불연속성(
Figure pct00021
) 보다 작다. 하나 이상의 다른 불연속성들은 또한 임계값 보다 작을 수 있다. 따라서, 결합된 비아(630)의 프로파일이 불연속성들을 가질 수 있지만, 이 불연속성들은 상대적으로 평활하고, 따라서, 채널 구조(165)에 순차적으로 형성된 층들이 상대적으로 균일한 두께들을 가질 수 있다.
도 8 및 도 9를 참조하면, 공정(900)의 단계(S970)에서, 연장 비아(830)(비아(830)라고도 지칭함)를 형성하기 위해 희생층(310b)이 제1 비아(230)로부터 제거된다. 비아(830)는 제1, 제2, 및 제3 비아들(230, 631, 및 632)을 포함한다. 다양한 실시예들에서, 습식 에칭, 건식 에칭, 또는 이들의 조합과 같은 에칭 공정이 희생층(310b)을 제거하기 위해 사용된다. 예에서, 에칭 공정은 습식 에칭이다. 에칭 공정은 비아(830)를 둘러싸는 제1, 제2, 및 제3 스택들(110, 120, 및 130)에 최소한으로 영향을 미치는 희생층(310) 밴드의 하나 이상의 재료들을 제거하도록 선택적일 수 있다. 비아(830)의 프로파일은, 초기 불연속성(
Figure pct00022
) 및/또는 임계값 보다 작은 불연속성들(
Figure pct00023
및
Figure pct00024
)과 같은 상대적으로 작은 불연속성들을 포함할 수 있다.
도 1 및 도 9를 참조하면, 공정(900)의 단계(S980)에서, 비아(830)에서 채널 구조(165)를 형성하고, 제2 컨택트(139)를 형성하며, 예를 들어, CMP에 의해 최상위의 제3 절연층(324) 위에서 추가의 재료들을 제거함으로써 스트링(102)이 형성된다. 도 1에 도시되어 있는 바와 같은 스트링(102)은 포토리소그래피, CVD, PVD, ALD 건식 에칭, 습식 에칭, CMP, 이온 주입 등과 같은 각종의 반도체 처리 기법들을 사용하여 제조될 수 있다. 일부 실시예들에서, 제1, 제2, 및 제3 게이트층들(122, 222, 및 322) 및 층(123)이 제거되고, 예를 들어, 하이-K 층 및 W와 같은 금속층을 포함하는 각각의 게이트 구조들(153a 내지 153r)로 대체된다. 그 후, 공정(900)은 단계(S999)로 진행하고, 종료된다.
물론, 반도체 디바이스(100)의 용량에 따라, 임의의 적합한 수의 트랜지스터들이 반도체 디바이스(100)에 적층될 수 있다. 예로서, 스트링(102)에서 메모리 셀들의 수는 64개, 128개 등이고, 스트링(102)의 두께는 8 내지 12 미크론의 범위이다.
또한, 공정(900) 이전, 도중, 및 이후에 추가의 단계들이 제공될 수 있으며, 상술한 하나 이상의 단계들은 공정(900)의 추가의 실시예들에 대해 대체, 제거, 적응 및/또는 다른 순서로 수행될 수 있다. 예에서, 도 2에 도시되어 있는 바와 같이 단계(S910)에서 형성되는 대신에, 희생층(310b)을 제거하는 단계(S970) 이후에 제1 컨택트(131)가 형성될 수 있다. 다양한 추가의 상호접속 구조들(예를 들어, 도전성 라인들 및/또는 비아들을 갖는 금속화 층들)이 반도체 디바이스(100) 위에 형성될 수 있다. 이러한 상호접속 구조는 반도체 디바이스(100)를 다른 컨택트 구조들 및/또는 능동 디바이스들과 전기적으로 연결하여 기능 회로들을 형성한다. 패시베이션 층들, 입/출력 구조들 등과 같은 추가의 디바이스 피처들이 또한 형성될 수 있다.
공정(900)은 다른 타입의 트랜지스터들, 바이폴라 접합 트랜지스터들, 저항기들, 커패시터들, 인덕터들, 다이오드들, 퓨즈들 등과 같은 다른 적합한 반도체 컴포넌트들(미도시)을 반도체 디바이스(100) 상에 제조하기 위해 다른 공정 흐름들과 조합될 수 있다. 다양한 실시예들에서, 공정(900)은 또한, 다른 적합한 회로들, 예를 들어, 메모리 셀들을 구동하는 주변 회로, 메모리 셀들에 저장된 데이터를 판독하는 감지 증폭기, 디코딩 회로 등을 제조하기 위해 추가의 공정 흐름들과 조합될 수 있다. 도 2 내지 도 9를 참조하여 주어진 임의의 설명들을 포함하는 공정(900)의 단계들은 단지 예시적이며 제한하려는 의도가 아니다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징을 개략적으로 설명한다. 당업자는 본 명세서에 도입된 실시예들의 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 공정들 및 구조들을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있음을 이해해야 한다. 당업자는 또한 이러한 등가 구성들이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 여기에서 다양한 변경들, 대체들, 및 변경들을 수행할 수 있음을 인식해야 한다.

Claims (21)

  1. 반도체 디바이스로서,
    수직 방향으로 연장하는 채널 구조를 갖는 상기 반도체 디바이스의 기판 위에 상기 수직 방향으로 적층된 트랜지스터들의 스트링 - 상기 트랜지스터들의 스트링은 각각 상기 채널 구조의 제1, 제2, 및 제3 부분들을 따라 배열되는 트랜지스터들의 제1, 제2, 및 제3 서브스트링들을 포함함-;
    을 포함하고,
    상기 제1, 제2, 및 제3 서브스트링들에서의 트랜지스터들의 게이트 구조들은 각각의 제1, 제2, 및 제3 절연층들에 의해 분리되고, 상기 제2 절연층들은 상기 제3 절연층들의 에칭율 보다 높은 에칭율을 갖는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 채널 구조의 상기 제2 부분의 저면 측에서의 임계 치수(CD)와 상기 채널 구조의 상기 제1 부분의 상면 측에서의 CD 사이의 불연속성(discontinuity)이 임계값 보다 작은, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 채널 구조의 상기 제3 부분의 저면 측에서의 CD와 상기 채널 구조의 상기 제2 부분의 상면 측에서의 CD 사이의 불연속성은 상기 임계값 보다 작은, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 임계값은 0.05와 0.15 사이인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제2 절연층들의 체적 질량 밀도(volumetric mass density)가 상기 제3 절연층들의 체적 질량 밀도보다 낮은, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제2 절연층들은 고밀도 플라즈마 화학 기상 증착에 의해 형성된 실리콘 산화물이고, 상기 제3 절연층들은 테트라에톡시실란(TEOS)에 기반하여 형성된 실리콘 산화물인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 제2 절연층들의 재료 조성이 상기 제3 절연층들의 재료 조성과 상이한, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제2 서브스트링에서의 트랜지스터들의 수와 상기 제3 서브스트링에서의 트랜지스터들의 수의 합에 대한 상기 제2 서브스트링에서의 트랜지스터들의 수의 비율이 10%와 30% 사이인, 반도체 디바이스.
  9. 제1항에 있어서,
    상기 제1 절연층들 및 상기 제3 절연층들은 실질적으로 동일한 에칭율을 갖는, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법으로서,
    교번하는 제1 절연층들과 제1 게이트층들을 포함하는 제1 스택의 제1 비아에 희생층을 충진하는 단계 - 상기 제1 스택은 상기 반도체 디바이스의 기판 위에 있고, 초기 상면 CD(CD2init)가 상기 제1 비아의 초기 저면 CD(CD1init) 보다 큼 -;
    교번하는 제2 절연층들과 제2 게이트층들을 포함하는 제2 스택을 상기 제1 스택 위에 수직 방향을 따라 형성하는 단계;
    교번하는 제3 절연층들과 제3 게이트층들을 포함하는 제3 스택을 상기 제2 스택 위에 상기 수직 방향을 따라 형성하는 단계 - 상기 제2 절연층들은 상기 제3 절연층들 보다 빠른 레이트로 에칭되고, 상기 제2 게이트층들은 상기 제3 게이트층들 보다 빠른 레이트로 에칭됨 -; 및
    상기 제1, 제2, 및 제3 스택들에 비아를 형성하는 단계 - 상기 비아는 각각의 제1, 제2, 및 제3 스택들에서 제1, 제2, 및 제3 비아들을 포함함 -;
    를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 비아를 형성하는 단계는:
    상기 제2 및 제3 비아들을 포함하는 결합된 비아를 형성하기 위해 상기 제2 및 제3 스택의 부분들을 제거하는 단계 - 상기 결합된 비아는 상기 제1 비아 위에 있고, 상기 결합된 비아의 초기 저면 CD(CD3init)는 CD2init 보다 작으며, 초기 불연속성은 CD2init와 CD3init 사이임 -;
    상기 제2 비아를 확장시키고 상기 초기 불연속성을 상기 결합된 비아의 최종 저면 CD와 상기 제1 비아의 최종 상면 CD 사이의 최종 불연속성으로 감소시키기 위해 상기 제2 스택의 추가 부분을 에칭하는 단계 - 상기 제2 절연층들은 상기 제3 절연층들 보다 빠른 레이트로 에칭되고, 상기 제2 게이트층들은 상기 제3 게이트층들 보다 빠른 레이트로 에칭됨 -; 및
    상기 제1 비아로부터 상기 희생층을 제거하는 단계
    를 더 포함하는, 방법.
  12. 제11항에 있어서,
    상기 비아를 형성하는 단계는:
    상기 제2 스택의 상기 추가 부분을 에칭하는 동안, 상기 제3 스택의 추가의 부분을 제거하는 단계
    를 더 포함하고, 상기 제3 비아의 저면 측에서의 CD와 상기 제2 비아의 상면 측에서의 CD 사이의 불연속성은 CD2init와 CD3init 사이의 상기 초기 불연속성 보다 작은, 방법.
  13. 제10항에 있어서,
    상기 제2 절연층들의 체적 질량 밀도가 상기 제3 절연층들의 체적 질량 밀도보다 낮고, 상기 제2 게이트층들의 체적 질량 밀도가 상기 제3 게이트층들의 체적 질량 밀도 보다 낮은, 방법.
  14. 제13항에 있어서,
    상기 제2 스택을 형성하는 단계는 고밀도 플라즈마 화학 기상 증착에 의해 상기 절연층들로서 실리콘 산화물 및 상기 제2 게이트층들로서 폴리실리콘을 증착하는 단계를 포함하고; 그리고
    상기 제3 스택을 형성하는 단계는 TEOS로부터 상기 제3 절연층들로서 실리콘 산화물 및 상기 제3 게이트층들로서 실리콘 질화물을 형성하는 단계를 포함하는, 방법.
  15. 제10항에 있어서,
    상기 제2 절연층들의 재료 조성이 상기 제3 절연층들의 재료 조성과 상이하고, 상기 제2 게이트층들의 재료 조성이 상기 제3 게이트층들의 재료 조성과 상이한, 방법.
  16. 제10항에 있어서,
    채널층 및 게이트 유전체 구조를 포함하는 채널 구조를 상기 비아에 형성하는 단계 - 상기 채널 구조는 상기 제1, 제2, 및 제3 비아들 각각에서 제1, 제2, 및 제3 부분들을 포함함 -; 및
    상기 제1, 제2, 및 제3 게이트층들을 각각 게이트 금속 재료로 대체함으로써 제1, 제2, 및 제3 게이트 구조들을 형성하는 단계 - 상기 채널 구조들의 상기 제1, 제2, 및 제3 부분들 및 대응하는 제1, 제2, 및 제3 게이트 구조들은 트랜지스터들의 스트링의 트랜지스터들의 제1, 제2, 제3 서브스트링들을 각각 형성함 -;
    를 더 포함하는, 방법.
  17. 제16항에 있어서,
    상기 제2 서브스트링에서의 트랜지스터들의 수와 상기 제3 서브스트링에서의 트랜지스터들의 수의 합에 대한 상기 제2 서브스트링에서의 트랜지스터들의 수의 비율이 10%와 30% 사이인, 방법.
  18. 제10항에 있어서,
    상기 제1 절연층들 및 상기 제3 절연층들은 실질적으로 동일한 에칭율을 가지며, 제1 게이트층들 및 상기 제3 게이트층들은 실질적으로 동일한 에칭율을 갖는, 방법.
  19. 반도체 디바이스를 제조하는 방법으로서,
    제1 스택 위에 수직 방향을 따라 제2 스택을 형성하는 단계 - 상기 제2 스택은 교번하는 제2 절연층들과 제2 게이트층들을 포함함 -;
    교번하는 제3 절연층들과 제3 게이트층들을 포함하는 제3 스택을 상기 제2 스택 위에 상기 수직 방향을 따라 형성하는 단계 - 상기 제2 절연층들은 상기 제3 절연층들 보다 빠른 레이트로 에칭되고, 상기 제2 게이트층들은 상기 제3 게이트층들 보다 빠른 레이트로 에칭됨 -; 및
    상기 제1, 제2, 및 제3 스택들에 비아를 형성하는 단계 - 상기 비아는 각각의 제1, 제2, 및 제3 스택들에서 제1, 제2, 및 제3 비아들을 포함함 -;
    를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 제2 비아의 저면 측에서의 CD와 상기 제1 비아의 상면 측에서의 CD 사이의 불연속성이 임계값 보다 작은, 방법.
  21. 제20항에 있어서,
    상기 제3 비아의 저면 측에서의 CD와 상기 제2 비아의 상면 측에서의 CD 사이의 불연속성이 상기 임계값 보다 작은, 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
JP2022513730A (ja) * 2018-12-07 2022-02-09 長江存儲科技有限責任公司 新規の３ｄ ｎａｎｄメモリデバイスおよびそれを形成する方法
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
CN112582422B (zh) * 2020-11-30 2022-02-11 长江存储科技有限责任公司 三维存储器的制备方法及三维存储器
WO2022151338A1 (en) * 2021-01-15 2022-07-21 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
KR102578437B1 (ko) * 2021-02-17 2023-09-14 한양대학교 산학협력단 개선된 스택 연결 부위를 갖는 3차원 플래시 메모리 및 그 제조 방법
US20240237341A1 (en) * 2023-01-10 2024-07-11 Samsung Electronics Co., Ltd. Non-volatile memory device, method for fabricating the same and electronic system including the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570463B1 (en) * 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
KR20170062870A (ko) * 2015-11-30 2017-06-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US20180350830A1 (en) * 2017-05-31 2018-12-06 Yeong Dae Lim Semiconductor device including insulating layers and method of forming the same

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008041895A (ja) * 2006-08-04 2008-02-21 Renesas Technology Corp 半導体装置およびその製造方法
JP4675996B2 (ja) * 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置
KR101539699B1 (ko) * 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101710089B1 (ko) 2010-08-26 2017-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101699515B1 (ko) * 2010-09-01 2017-02-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
CN102543877B (zh) * 2010-12-29 2014-03-12 中国科学院微电子研究所 制备三维半导体存储器件的方法
US9379126B2 (en) * 2013-03-14 2016-06-28 Macronix International Co., Ltd. Damascene conductor for a 3D device
US8946076B2 (en) * 2013-03-15 2015-02-03 Micron Technology, Inc. Methods of fabricating integrated structures, and methods of forming vertically-stacked memory cells
US11018149B2 (en) * 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
US9299450B1 (en) 2015-02-03 2016-03-29 Sandisk Technologies Inc. Adaptive increase in control gate voltage of a dummy memory cell to compensate for inadvertent programming
US10246772B2 (en) * 2015-04-01 2019-04-02 Applied Materials, Inc. Plasma enhanced chemical vapor deposition of films for improved vertical etch performance in 3D NAND memory devices
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
KR102424368B1 (ko) * 2015-10-15 2022-07-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN106887435B (zh) * 2015-12-15 2020-01-07 北京兆易创新科技股份有限公司 一种3DNand闪存设备及其制作方法
US10381371B2 (en) * 2015-12-22 2019-08-13 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
CN107316807B (zh) * 2016-04-22 2020-06-26 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
KR20170131121A (ko) 2016-05-20 2017-11-29 삼성전자주식회사 반도체 소자
TWI765122B (zh) * 2016-08-18 2022-05-21 日商鎧俠股份有限公司 半導體裝置
KR102630925B1 (ko) * 2016-09-09 2024-01-30 삼성전자주식회사 적층 구조체를 포함하는 반도체 소자
JP6716402B2 (ja) 2016-09-09 2020-07-01 株式会社ディスコ ウェーハの加工方法
JP2018049935A (ja) * 2016-09-21 2018-03-29 東芝メモリ株式会社 半導体装置およびその製造方法
CN106920798B (zh) * 2017-03-07 2018-06-26 长江存储科技有限责任公司 一种三维存储器堆栈结构及其堆叠方法及三维存储器
CN106653684B (zh) * 2017-03-08 2019-04-02 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
CN106987272A (zh) 2017-04-04 2017-07-28 林群祥 加压光氯化鼓泡鼓动气冷热法生产改性氯化石蜡‑70方法
KR102576211B1 (ko) * 2018-01-31 2023-09-07 삼성전자주식회사 반도체 장치
KR102620598B1 (ko) * 2018-06-05 2024-01-04 삼성전자주식회사 3차원 반도체 소자
KR102608833B1 (ko) * 2018-06-07 2023-12-04 에스케이하이닉스 주식회사 반도체 장치의 제조방법
CN109300906B (zh) * 2018-10-15 2020-12-04 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
CN109256384B (zh) * 2018-10-26 2021-02-26 长江存储科技有限责任公司 一种通孔结构及其制备方法、三维存储器
CN109496358B (zh) * 2018-10-26 2020-10-30 长江存储科技有限责任公司 3d nand存储器件的结构及其形成方法
CN109712987A (zh) * 2018-11-29 2019-05-03 长江存储科技有限责任公司 3d存储器件的制造方法及3d存储器件
KR20200070610A (ko) * 2018-12-10 2020-06-18 삼성전자주식회사 수직형 메모리 장치
US10930669B2 (en) * 2019-02-12 2021-02-23 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
KR102650424B1 (ko) * 2019-02-25 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치
CN109887918B (zh) * 2019-03-05 2020-04-10 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
EP3891810B1 (en) * 2019-03-18 2023-10-04 Yangtze Memory Technologies Co., Ltd. High-k dielectric layer in three-dimensional memory devices and methods for forming the same
KR20210103255A (ko) * 2020-02-13 2021-08-23 삼성전자주식회사 3차원 비휘발성 메모리 소자 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570463B1 (en) * 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
KR20170062870A (ko) * 2015-11-30 2017-06-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US20180350830A1 (en) * 2017-05-31 2018-12-06 Yeong Dae Lim Semiconductor device including insulating layers and method of forming the same

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