KR20210112548A - 메모리 시스템 내 맵 정보를 제어하는 장치 및 방법 - Google Patents

메모리 시스템 내 맵 정보를 제어하는 장치 및 방법 Download PDF

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Abstract

본 기술은 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치 및 외부에서 입력되는 복수의 데이터 입출력 요청에 대한 패턴을 결정하고, 패턴에 대응하여 결정되는 자료 구조를 가지는 맵 데이터를 생성하며, 맵 데이터에 포함된 맵 정보를 메모리 장치에 프로그램하는 컨트롤러를 포함하고, 맵 정보를 프로그램하기 위한 동작 시점은 자료 구조에 대응하여 결정되는 메모리 시스템을 제공한다.

Description

메모리 시스템 내 맵 정보를 제어하는 장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING MAP DATA IN A MEMORY SYSTEM}
본 발명의 실시예들은 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 시스템 내 맵 정보의 자료 구조를 제어하는 장치 및 방법에 관한 것이다.
시스템 반도체 장치는 데이터 연산, 제어 등의 정보를 처리하는 역할을 수행하고, 메모리 반도체 장치는 데이터를 저장하는 역할을 수행한다. 메모리 반도체 장치는 데이터를 임시 저장하기 위해 사용되는 휘발성(volatile) 메모리 장치와 데이터를 영구 저장하기 위해 사용되는 비휘발성(non-volatile) 메모리 장치를 포함할 수 있다.
자기 디스크와 기계적인 구동장치(예, mechanical arm)을 포함하는 하드 디스크와 비교하면, 비휘발성 메모리 장치는 반도체 공정 기술의 발달로 작은 면적에 많은 데이터를 저장할 수 있을 뿐만 아니라 기계적인 구동장치를 사용할 필요가 없어 데이터를 액세스하는 속도가 빠르고 전력 소모가 적을 수 있다. 이러한 장점을 갖는 비휘발성 메모리 장치를 포함하는 메모리 시스템의 예로서, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등이 있다.
본 발명의 일 실시 예는 메모리 시스템의 복잡도 및 성능 저하를 피하고, 메모리 장치의 사용 효율을 개선하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있는 메모리 시스템, 데이터 처리 시스템, 혹은 그것의 동작 방법을 제공할 수 있다.
본 발명의 일 실시 예는 메모리 시스템의 데이터 입출력 성능을 향상시키기 위해 사용되는 맵 정보의 자료 구조(data structure)를 데이터 입출력 동작에 대응하여 변경할 수 있도록 하여, 데이터 입출력 동작에 소모되는 자원(resources)를 줄이고 동작 효율성을 개선할 수 있는 방법 및 장치를 제공할 수 있다. 이를 위해, 메모리 시스템은 외부 장치에서 전달된 명령 혹은 데이터에 대응하여 맵 정보의 자료 구조를 선택할 수 있고, 맵 정보를 비휘발성 메모리 셀을 포함하는 메모리 장치에 프로그램하는 동작 시점을 다르게 할 수 있다.
본 발명의 일 실시 예는 메모리 시스템이 주소 변환(address translation), 맵 정보 관리 등의 내부 동작을 위해 할당하고 사용하는 캐시 메모리 등의 자원(resources)의 소모를 줄일 수 있고, 메모리 시스템이 자원(resources)을 외부 장치에서 전달된 명령 혹은 데이터를 처리하기 위한 용도로 재분배하여 데이터 입출력 성능을 향상시킬 수 있다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예들은 메모리 시스템, 메모리 시스템에 포함되는 컨트롤러 혹은 메모리 시스템을 포함하는 데이터 처리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치; 및 외부에서 입력되는 복수의 데이터 입출력 요청에 대한 패턴을 결정하고, 상기 패턴에 대응하여 결정되는 자료 구조를 가지는 맵 데이터를 생성하며, 상기 맵 데이터에 포함된 맵 정보를 상기 메모리 장치에 프로그램하는 컨트롤러를 포함할 수 있다. 상기 맵 정보를 프로그램하기 위한 동작 시점은 상기 자료 구조에 대응하여 결정될 수 있다.
또한, 상기 패턴은 상기 복수의 데이터 입출력 요청이 순차적인 데이터 또는 랜덤 데이터 중 적어도 하나에 대한 것임을 가리킬 수 있다.
또한, 상기 맵 데이터는 물리 주소를 논리 주소에 연관시키는 제2 맵 데이터(Physical to Logical, P2L)를 포함할 수 있다.
또한, 상기 자료 구조는 물리 주소와 논리 주소를 일대일 연결하는 제1구조; 및 상기 물리 주소 혹은 상기 논리 주소의 시작 주소와 연속된 개수를 통해 연결하는 제2구조 중 적어도 하나로 결정될 수 있다.
또한, 상기 자료 구조는 상기 제1구조 및 상기 제2구조가 혼합된 제3구조로 결정될 수 있다.
또한, 상기 메모리 장치는 논리 주소를 물리 주소에 연관시키는 제1 맵 데이터(Logical to Physical table, L2P table)를 저장하고, 상기 컨트롤러는 상기 제1 맵 데이터(L2P table)를 휘발성 메모리에 로딩한 후 상기 복수의 데이터 입출력 요청에 대응하여 주소 변환(Address translation)을 수행하며, 상기 컨트롤러가 상기 제2 맵 정보를 포함하는 제2 맵 데이터(Physical to Logical table, P2L table)를 바탕으로 상기 메모리 장치에 저장된 상기 제1 맵 데이터(L2P table)를 갱신할 수 있다.
또한, 상기 컨트롤러는 휘발성 메모리에 기 설정된 크기의 영역을 상기 맵 데이터를 저장하기 위해 할당하고, 상기 영역이 상기 맵 정보로 가득차면 상기 맵 정보를 상기 메모리 장치에 프로그램할 수 있다.
또한, 상기 컨트롤러는 상기 패턴에 대응하여 상기 자료 구조를 변경하고, 상기 자료 구조가 변경되면 변경 전 자료 구조의 맵 데이터에 포함된 맵 정보를 상기 메모리 장치에 프로그램할 수 있다.
또한, 상기 컨트롤러는 상기 맵 정보를 상기 메모리 장치에 프로그램한 후, 상기 복수의 데이터 입출력 요청에 대한 패턴을 결정할 수 있다.
또한, 상기 컨트롤러는 상기 맵 정보를 상기 메모리 장치에 프로그램한 후 휘발성 메모리에서 상기 맵 데이터를 삭제할 수 있다.
실시예에 따라, 메모리 시스템의 동작 방법은 외부에서 입력되는 복수의 데이터 입출력 요청에 대한 패턴을 결정하는 단계; 상기 패턴에 대응하여 결정되는 자료 구조를 가지는 맵 데이터를 생성하는 단계; 및 상기 맵 데이터에 포함된 맵 정보를 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치에 프로그램하는 단계를 포함할 수 있다. 상기 맵 정보를 프로그램하기 위한 동작 시점은 상기 자료 구조에 대응하여 결정될 수 있다.
또한, 상기 패턴은 상기 복수의 데이터 입출력 요청이 순차적인 데이터 또는 랜덤 데이터 중 적어도 하나에 대한 것임을 가리킬 수 있다.
또한, 상기 맵 데이터는 물리 주소를 논리 주소에 연관시키는 제2 맵 데이터(Physical to Logical, P2L)를 포함할 수 있다.
또한, 상기 맵 데이터를 생성하는 단계는 상기 자료 구조를 물리 주소와 논리 주소를 일대일 연결하는 제1구조 및 상기 물리 주소 혹은 상기 논리 주소의 시작 주소와 연속된 개수를 통해 연결하는 제2구조 중 적어도 하나로 결정하는 단계를 포함할 수 있다.
또한, 상기 맵 데이터를 생성하는 단계는 상기 자료 구조를 상기 제1구조 및 상기 제2구조가 혼합된 제3구조로 결정하는 단계를 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 메모리 장치는 논리 주소를 물리 주소에 연관시키는 제1 맵 데이터(Logical to Physical, L2P)를 저장하는 단계; 상기 컨트롤러는 상기 제1 맵 데이터(L2P table)를 휘발성 메모리에 로딩한 후 상기 복수의 데이터 입출력 요청에 대응하여 주소 변환(Address translation)을 수행하는 단계; 및 상기 컨트롤러가 상기 제2 맵 정보를 포함하는 제2 맵 데이터(Physical to Logical table, P2L table)를 바탕으로 상기 메모리 장치에 저장된 상기 제1 맵 데이터(L2P table)를 갱신하는 단계를 더 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 휘발성 메모리에 기 설정된 크기의 영역을 상기 맵 데이터를 저장하기 위해 할당하는 단계; 및 상기 영역이 상기 맵 정보로 가득차면 상기 맵 정보를 상기 메모리 장치에 프로그램하는 단계를 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 패턴에 대응하여 상기 자료 구조를 변경하는 단계; 및 상기 자료 구조가 변경되면 변경 전 자료 구조의 맵 데이터에 포함된 맵 정보를 상기 메모리 장치에 프로그램하는 단계를 더 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 맵 정보를 상기 메모리 장치에 프로그램한 후, 상기 복수의 데이터 입출력 요청에 대한 패턴을 결정하는 단계를 더 포함할 수 있다.
또한, 메모리 시스템의 동작 방법은 상기 맵 정보를 상기 메모리 장치에 프로그램한 후 휘발성 메모리에서 상기 맵 데이터를 삭제하는 단계를 더 포함할 수 있다.
실시예에 따라, 서로 다른 주소 체계를 가지는 복수의 장치를 연동시키기 위해, 상기 서로 다른 주소 체계를 연관시키기 위한 제1맵 정보 및 제2 맵 정보를 생성하는 제어 장치는 상기 복수의 장치 중 하나가 전달하는 복수의 주소에 대한 패턴을 결정하는 단계; 상기 패턴에 대응하여 이후 수행될 쓰기 동작에 대응하는 제2 맵 정보를 저장하기 위한 제2 맵 데이터의 자료 구조를 선택하는 단계; 상기 제2 맵 데이터에 저장된 지금까지 수행된 쓰기 동작에 대응하는 제2 맵 정보를 바탕으로 제1 맵 정보를 갱신하는 단계; 선택된 자료 구조를 가지는 상기 제2 맵 데이터에 새로운 제2 맵 정보를 저장하는 단계를 수행할 수 있다.
또한, 상기 제1 맵 정보는 논리 주소를 물리 주소에 연관시키고, 상기 제2 맵 정보는 상기 물리 주소를 상기 논리 주소에 연관시킬 수 있다.
또한, 상기 자료 구조는 물리 주소와 논리 주소를 일대일 연결하는 제1구조; 상기 물리 주소 혹은 상기 논리 주소의 시작 주소와 연속된 개수를 통해 연결하는 제2구조 중 적어도 하나로 선택될 수 있다.
또한, 상기 제1 맵 정보는 상기 제2 맵 데이터에 상기 제2 맵 정보를 더 이상 저장할 수 없을 때 갱신될 수 있다.
상기 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명에 따른 장치에 대한 효과에 대해 설명하면 다음과 같다.
본 발명의 일 실시 예에 따른 메모리 시스템은 캐시 메모리 혹은 휘발성 메모리에 임시 저장되는 맵 정보의 자료 구조를 변경할 수 있도록 하여, 캐시 메모리 혹은 휘발성 메모리 내 맵 정보를 위한 할당 영역을 줄일 수 있다.
또한, 본 발명의 다른 실시 예에 따른 메모리 시스템은 캐시 메모리 혹은 휘발성 메모리 내 맵 정보를 위한 할당 영역을 줄여, 메모리 시스템에서 소모되는 전력을 줄일 수 있다.
또한, 본 발명의 다른 실시 예에 따른 메모리 시스템은 캐시 메모리 혹은 휘발성 메모리 내 맵 정보를 위한 할당 영역이 줄며 발생하는 여유 공간을 메모리 시스템에서 수행되는 다른 동작을 위해 사용함으로써, 메모리 시스템의 동작 성능을 개선할 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 맵 데이터의 자료 구조를 설명한다.
도 5는 본 발명의 일 실시예에 따른 휘발성 메모리 내 맵 데이터를 위한 영역의 변화를 설명한다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템이 수행하는 데이터 입출력 동작을 설명한다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제1예를 설명한다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제2예를 설명한다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제3예를 설명한다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제4예를 설명한다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다.
도 1을 참조하면, 메모리 시스템(110)은 메모리 장치(150)와 컨트롤러(130)를 포함할 수 있다. 메모리 시스템(110) 내 메모리 장치(150)와 컨트롤러(130)는 물리적으로 구분되는 구성요소일 수 있다. 메모리 장치(150)와 컨트롤러(130)는 적어도 하나의 데이터 패스(data path)로 연결될 수 있다. 예를 들면, 데이터 패스는 채널(channel) 및/또는 웨이(way) 등으로 구성될 수 있다.
실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 기능적으로 구분되는 구성요소일 수 있다. 또한, 실시예에 따라, 메모리 장치(150)와 컨트롤러(130)는 하나의 칩(chip) 혹은 복수의 칩(chip)을 통해 구현될 수 있다.
메모리 장치(150)는 복수의 메모리 블록(60)을 포함할 수 있다. 메모리 블록(60)은 삭제 동작을 통해 함께 데이터가 제거되는 비휘발성 메모리 셀들의 그룹으로 이해할 수 있다. 도시되지 않았지만, 메모리 블록(60)은 프로그램 동작 시 함께 데이터가 저장되거나 리드 동작 시 데이터를 함께 출력하는 비휘발성 메모리 셀들의 그룹인 페이지(page)를 포함할 수 있다. 예를 들면, 하나의 메모리 블록(60)에는 복수의 페이지가 포함될 수 있다.
도시되지 않았지만, 메모리 장치(150)는 복수의 메모리 플레인(plane) 혹은 복수의 메모리 다이(die)를 포함할 수 있다. 실시예에 따라, 메모리 플레인은 적어도 하나의 메모리 블록(60)을 포함할 수 있으며, 복수의 비휘발성 메모리 셀로 구성된 어레이를 제어할 수 있는 구동 회로 및 복수의 비휘발성 메모리 셀로 입력 혹은 복수의 비휘발성 메모리 셀로부터 출력되는 데이터를 임시 저장할 수 있는 버퍼를 포함하는 논리적 혹은 물리적인 파티션(partition)으로 이해할 수 있다.
또한, 실시예에 따라, 메모리 다이(die)는 적어도 하나의 메모리 플레인을 포함할 수 있으며, 물리적으로 구분될 수 있는 기판 상에 구현되는 구성 요소의 집합으로 이해될 수 있다. 각 메모리 다이(die)는 컨트롤러(130)와 데이터 패스를 통해 연결될 수 있으며, 컨트롤러(130)와 데이터, 신호 등을 주고받기 위한 인터페이스를 포함할 수 있다.
실시예에 따라, 메모리 장치(150)는 적어도 하나의 메모리 블록(60), 적어도 하나의 메모리 플레인, 혹은 적어도 하나의 메모리 다이를 포함할 수 있다. 도 1에서 설명한 메모리 장치(150)는 메모리 시스템(110)의 동작 성능에 대응하여 내부 구성이 달라질 수 있다. 본 발명의 일 실시예는 도 1에서 설명한 내부 구성에 한정되지 않을 수 있다.
도 1을 참조하면, 메모리 장치(150)는 메모리 블록(60)에 적어도 하나의 전압을 공급할 수 있는 전압 공급 회로(70)를 포함할 수 있다. 전압 공급 회로(70)는 리드 전압(Vrd), 프로그램 전압(Vprog), 패스 전압(Vpass) 혹은 삭제 전압(Vers)을 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 공급할 수 있다. 예를 들어, 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 읽기 위한 리드 동작 중, 전압 공급 회로(70)는 선택된 비휘발성 메모리 셀에 리드 전압(Vrd)을 공급할 수 있다. 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 데이터를 저장하기 위한 프로그램 동작 중, 전압 공급 회로(70)는 선택된 비휘발성 메모리 셀에 프로그램 전압(Vprog)을 공급할 수 있다. 또한, 선택된 비휘발성 메모리 셀에 리드 동작 혹은 프로그램 동작 중, 전압 공급 회로(70)는 선택되지 않은 비휘발성 메모리 셀에 패스 전압(Vpass)을 공급할 수 있다. 메모리 블록(60)에 포함된 비휘발성 메모리 셀에 저장된 데이터를 삭제하기 위한 삭제 동작 중, 전압 공급 회로(70)는 메모리 블록(60)에 삭제 전압(Vers)을 공급할 수 있다.
비휘발성 메모리셀을 포함하는 저장 공간에 외부 장치(예, 호스트(102), 도 2~3 참조)가 요구한 데이터를 저장하기 위해서, 메모리 시스템(110)은 호스트(102)가 사용하는 파일 시스템과 비휘발성 메모리셀을 포함하는 저장 공간을 연결시키는 주소 변환(Address translation)을 수행할 수 있다. 예를 들면, 호스트(102)가 사용하는 파일 시스템에 따른 데이터의 주소를 논리 주소 혹은 논리 블록 주소라고 부를 수 있고, 비휘발성 메모리셀을 포함하는 저장 공간에서 데이터의 주소를 물리 주소 혹은 물리 블록 주소라고 부를 수 있다. 호스트(102)가 읽기 명령과 함께 논리 주소를 메모리 시스템(110)에 전달하는 경우, 메모리 시스템(110)은 논리 주소에 대응하는 물리 주소를 탐색한 후 탐색된 물리 주소에 저장된 데이터를 호스트(102)에 출력할 수 있다. 이러한 과정 중 메모리 시스템(110)이 호스트(102)가 전달한 논리 주소에 대응하는 물리 주소를 탐색하는 과정에서 주소 변환(Address translation)이 수행될 수 있다.
외부 장치에서 전달된 요청에 대응하여 컨트롤러(130)는 데이터 입출력 동작을 수행할 수 있다. 예를 들어, 컨트롤러(130)가 외부 장치에서 전달된 읽기 요청에 대응하여 리드 동작을 수행하면 메모리 장치(150)에 포함된 복수의 비휘발성 메모리 셀에 저장된 데이터가 컨트롤러(130)로 전달된다. 리드 동작을 위해, 입출력 제어기(192)는 외부 장치에서 전달된 논리 주소를 주소 변환한 후, 송수신기(198)를 통해 물리 주소에 대응하는 메모리 장치(150)에 리드 명령을 전달할 수 있다. 송수신기(198)는 리드 명령을 메모리 장치(150)에 전달하고, 메모리 장치(150)에서 출력되는 데이터를 수신할 수 있다. 송수신기(198)는 메모리 장치(150)에서 전달된 데이터를 메모리(144)에 저장할 수 있다. 입출력 제어기(192)는 읽기 요청에 대한 응답으로 메모리(144)에 저장된 데이터를 외부 장치에 출력할 수 있다.
또한, 입출력 제어기(192)는 외부 장치에서 전달된 쓰기 요청과 함께 전달된 데이터를 송수신기(198)를 통해 메모리 장치(150)에 전달할 수 있다. 메모리 장치(150) 내 데이터를 저장한 후, 입출력 제어기(192)는 쓰기 요청에 대한 응답을 외부 장치에 전달할 수 있다. 입출력 제어기(192)는 메모리 장치(150) 내 데이터가 저장된 위치인 물리 주소와 쓰기 요청과 함께 전달된 논리 주소를 연관시키는 맵 데이터를 갱신할 수 있다.
입출력 제어기(192)가 데이터 입출력 동작을 수행할 때, 패턴 확인부(194)는 외부 장치에서 전달된 읽기/쓰기 요청과 입출력 데이터를 바탕으로 동작 패턴을 결정할 수 있다. 예를 들면, 패턴 확인부(194)는 외부 장치가 전송한 읽기 요청들이 연속적인 데이터(sequential data)에 관한 것인지 랜덤 데이터(random data)에 관한 것인지를 결정할 수 있다. 패턴 확인부(194)가 메모리 시스템(110)에서 수행되는 동작에 대한 패턴을 결정하면, 입출력 제어기(192)는 패턴을 바탕으로 외부 장치에서 요청한 복수의 요청에 대해 스케줄링(scheduling)을 할 수 있다. 예를 들어, 연속적인 데이터(sequential data) 및 랜덤 데이터(random data)에 대한 요청이 섞여 있는 경우, 패턴 확인부(194)가 결정한 패턴을 바탕으로 입출력 제어기(192)는 각 요청을 재분류할 수 있고, 수행 순서를 변경할 수 있다. 만약 순차적인 데이터(sequential data) 및 랜덤 데이터(random data)에 대한 요청이 섞여 있는 경우, 입출력 제어기(192)는 데이터 입출력 성능을 향상시키기 위해 연속적인 데이터에 대한 요청을 먼저 수행하고 랜덤 데이터에 대한 요청을 나중에 수행할 수 있다.
패턴 확인부(194)가 결정한 복수의 요청에 대한 패턴을 바탕으로, 맵 데이터 제어부(196)는 컨트롤러(130)가 사용하는 맵 데이터의 자료 구조(data structure)를 결정할 수 있다. 여기서, 맵 데이터는 복수의 맵 정보를 포함할 수 있고, 맵 정보는 컨트롤러(130)가 수행하는 데이터 입출력 동작을 위해 필요한 정보로서 논리 주소와 물리 주소를 연관시킬 수 있다. 예를 들어, 입출력 제어기(192)가 주소 변환을 위해 맵 정보를 사용할 수 있고, 쓰기 요청에 대응하는 데이터를 메모리 장치(150)에 프로그램한 후에는 맵 정보가 갱신될 수 있다. 실시예에 따라, 맵 데이터는 논리 주소를 물리 주소에 연관시키기 위한 제1 맵 데이터(Logical to Physical, L2P)와 물리 주소를 논리 주소에 연관시키기 위한 제2 맵 데이터(Physical to Logical, P2L)로 구분될 수 있다. 맵 데이터 제어부(196)는 메모리(144)에 로딩되거나 저장되는 제1 맵 데이터 및 제2 맵 데이터의 자료 구조를 결정하거나 변경할 수 있다.
실시예에 따라, 메모리 장치(150)에 저장된 제1 맵 데이터 혹은 제2 맵 데이터에 포함된 맵 정보는 하나의 논리 주소와 하나의 물리 주소를 연관시킬 수 있도록 저장될 수 있다. 컨트롤러(130)가 메모리 장치(150)로부터 제1 맵 데이터와 제2 맵 데이터의 적어도 일부를 메모리(144)에 불러와 저장한 후, 데이터 입출력 동작을 위해 사용할 수 있다. 메모리(144) 내 제1 맵 데이터와 제2 맵 데이터를 임시 저장하기 위해 할당할 수 있는 공간이 충분한 경우, 제1 맵 데이터와 제2 맵 데이터의 자료 구조(data structure) 혹은 형태를 변경하는 것이 불필요한 오버헤드(overheads)를 야기시킬 수 있다. 하지만, 메모리 시스템(110) 내 메모리(144)의 저장 용량은 한정적일 수 있고, 복수의 맵 정보를 포함하는 제1 맵 데이터와 제2 맵 데이터를 임시 저장하기 위해 할당할 수 있는 공간을 줄일 수 있다면, 해당 공간이 다른 용도 혹은 목적을 위해 할당되어 사용될 수 있다.
실시예에 따라, 메모리 장치(150)에는 논리 주소를 물리 주소에 연관시키기 위한 제1 맵 정보(Logical to Physical, L2P)를 포함하는 제1 맵 데이터(L2P table)가 저장될 수 있고, 컨트롤러(130)는 물리 주소를 논리 주소에 연관시키기 위한 데이터 입출력 동작 중 발생하는 제2 맵 정보(Physical to Logical, P2L)를 저장하거나 갱신하기 위해 제2 맵 데이터(P2L table)를 생성할 수 있다. 예를 들어, 컨트롤러(130)가 새로운 데이터를 메모리 장치(150)에 프로그램한 후, 컨트롤러(130)는 새로운 데이터가 프로그램된 위치인 물리 주소를 해당 데이터에 대한 논리 주소와 연결시키는 제2 맵 정보(P2L)을 생성할 수 있다. 이러한 제2 맵 정보(P2L)는 메모리 장치(150)에 저장된 데이터의 최근 위치를 가리킬 수 있다. 메모리(144)에 로딩된 제1 맵 데이터(L2P table)에 특정 논리 주소(예, '0A0')와 제1 물리 주소(예, '123')가 연관되어 있음을 가리키는 제1 맵 정보(L2P)가 포함되어 있다고 가정한다. 컨트롤러(130)가 프로그램 동작을 수행한 후, 메모리(144) 내 제2 맵 정보(P2L)에 동일한 논리 주소(예, '0A0')가 포함되고 제2 물리 주소(예, '876')와 연관될 수 있다. 이 경우, 제1 맵 데이터(L2P table)에 저장된 제1 맵 정보(L2P)는 오래된 정보이고, 제2 맵 정보(P2L)는 최신 정보라고 판단할 수 있다. 컨트롤러(130)는 제2 맵 정보(P2L)를 바탕으로, 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)를 갱신할 수 있다. 전술한 바와 같이, 컨트롤러(130)는 주기적, 간헐적 혹은 필요에 따라 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)를 갱신하는 과정을 맵 플러시(map flush)라고 부를 수 있다. 맵 플러시(map flush)가 수행되면, 메모리(144) 내 제2 맵 정보(P2L)들이 포함된 제2 맵 데이터(P2L table)는 삭제되거나 파괴될 수 있다. 맵 플러시(map flush)이후 데이터를 메모리 장치(150)에 프로그램하는 동작이 수행되면, 컨트롤러(130)는 새로운 제2 맵 데이터(P2L table)를 다시 생성할 수 있다.
맵 플러시(map flush)가 수행되는 시점은 실시예에 따라 다르게 결정될 수 있다. 예를 들어, 컨트롤러(130)가 프로그램 동작을 10번 수행하면, 맵 플러시가 수행되도록 결정할 수 있다. 또한, 컨트롤러(130)가 할당한 제2 맵 데이터(P2L table)를 위한 공간이 다 차면, 새로운 제2 맵 정보(P2L)을 저장할 수 없어 맵 플러시가 수행되도록 결정할 수도 있다. 또한, 실시예에 따라, 컨트롤러(130)는 기 설정된 주기(예, 1시간, 10분, 1분 등)마다 맵 플러시가 수행되도록 결정할 수도 있다.
맵 플러시(map flush)는 메모리 시스템(110)이 외부 장치와 동일하지 않은 주소 체계(예, 논리 주소와 다른 물리 주소)를 가지기 때문에 발생하는 동작 중 하나로, 외부 장치는 맵 플러시를 지시할 필요가 없으며, 메모리 시스템(110)이 스스로 수행하고 맵 플러시 동안 데이터 입출력 동작은 지연될 수 있다. 메모리 시스템(110) 내 맵 플러시는 외부 장치의 관점에서는 오버헤드(overheads)로 인식될 수 있다. 따라서, 맵 플러시가 너무 자주 일어나는 경우, 데이터 입출력 성능이 저하되는 문제가 발생한다.
한편, 맵 플러시를 오래 동안 수행되지 않을 경우, 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)에 부정확한 혹은 더 이상 유효하지 않은 맵 정보가 많아질 수 있다. 이 경우, 메모리 시스템(110)의 동작 안전성이 저하될 수 있고, 읽기 요청을 수행하기 위해 주소 변환을 수행하는 컨트롤러(130)가 참조해야 하는 맵 정보의 양이 많아질 수 있다. 제1 맵 데이터(L2P table)가 최근 맵 정보를 포함하지 않으면, 컨트롤러(130)는 주소 변환을 위해 메모리(144)에 저장된 제2 맵 데이터(P2L table)를 참조해야 한다. 또한, 맵 플러시를 오래 동안 수행하지 않을 경우, 메모리(144)에 저장된 제2 맵 데이터(P2L table)의 크기가 증가할 수 있고, 메모리(144)의 사용 효율이 악화될 수 있다.
도 1을 참조하면, 외부 장치로부터 전달된 복수의 요청에 대한 패턴을 바탕으로, 맵 데이터 제어부(196)가 메모리(144)에 저장되는 제2 맵 데이터(P2L table)의 자료 구조를 결정할 수 있다. 컨트롤러(130)가 기 설정된 크기의 영역을 제2 맵 데이터(P2L table)을 저장하기 위해 할당할 수 있다. 맵 데이터 제어부(196)가 제2 맵 데이터(P2L table)의 자료 구조를 변경하면, 제2 맵 데이터(P2L table)을 위해 할당된 공간이 맵 정보로 가득차는 시점이 달라질 수 있다. 제2 맵 데이터(P2L table)을 위한 공간이 가득차면 맵 플러시가 수행되도록 설정된 경우, 맵 플러시가 수행되는 시점은 제2 맵 데이터(P2L table)의 자료 구조에 대응하여 변경될 수 있다.
예를 들어, 외부 장치로부터 전달된 복수의 요청이 순차적인 데이터(sequential data)에 관한 것일 경우, 복수의 요청이 랜덤 데이터(random data)에 관한 것일 때에 비하여, 맵 데이터 제어부(196)는 제2 맵 데이터(P2L table)의 자료 구조를 변경하여 맵 정보가 압축될 수 있도록 한다. 이 경우, 복수의 요청이 순차적인 데이터(sequential data)에 관한 것일 경우, 랜덤 데이터(random data)에 관한 것일 때에 비하여, 맵 플러시의 시점이 늦추어 질 수 있고, 컨트롤러(130)는 순차적인 데이터(sequential data)에 대한 복수의 요청을 처리하는 데 자원(resources)을 보다 더 사용할 수 있다. 이를 통해, 메모리 시스템(110)의 데이터 입출력 성능이 향상될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 데이터 처리 시스템을 설명한다.
도 2를 참조하면, 데이터 처리 시스템(100)은 호스트(102) 및 메모리 시스템(110)을 포함한다. 예를 들면, 호스트(102)와 메모리 시스템(110)은 데이터 버스(data bus), 호스트 케이블(host cable) 등과 같은 데이터 전달 수단을 통해 연결되어, 데이터를 송수신할 수 있다.
호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 비휴대용 전자 장치들을 포함할 수 있다. 예를 들어, 호스트(102)는 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템을 포함할 수 있고, 기업용 운영 시스템은 고성능을 확보 및 지원하도록 특성화된 시스템을 포함할 수 있다. 한편, 호스트(102)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다. 호스트(102)는 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 메모리 시스템(110)에서는 복수의 커맨드들에 해당하는 동작들(즉, 사용자 요청에 상응하는 동작들)을 수행한다.
메모리 시스템(110) 내 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어할 수 있다. 예를 들면, 컨트롤러(130)는 리드 동작을 수행하여 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공할 수 있고, 쓰기 동작(프로그램 동작)을 수행하여 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 데이터 입출력 동작을 수행하기 위해, 컨트롤러(130)는 리드, 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
실시예에 따라, 컨트롤러(130)는 호스트 인터페이스(132), 프로세서(134), 에러 정정부(138), 파워 관리 유닛(Power Management Unit, PMU)(140), 메모리 인터페이스(142), 및 메모리(144)를 포함할 수 있다. 도 2에서 설명한 컨트롤러(130)에 포함된 구성 요소들은 메모리 시스템(110)의 구현 형태, 동작 성능 등에 따라 달라질 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 컨트롤러(130)의 내부에 포함되는 구성 요소들은 메모리 시스템(110)의 구현 형태에 따라 추가되거나 제거될 수 있다.
호스트(102)와 메모리 시스템(110)은 약속된 규격에 대응하여 신호, 데이터 등을 송수신하기 위한 컨트롤러 혹은 인터페이스를 포함할 수 있다. 예를 들면, 메모리 시스템(110) 내 호스트 인터페이스(132)는 호스트(102)에 신호, 데이터 등을 송신하거나 호스트(102)로부터 전달되는 신호, 데이터 등을 수신할 수 있는 장치를 포함할 수 있다.
컨트롤러(130)에 포함된 호스트 인터페이스(132)는 호스트(102)로부터 전달되는 신호, 커맨드(command) 또는 데이터를 수신할 수 있다. 즉, 호스트(102)와 메모리 시스템(110)은 서로 약속된 규격을 통해 데이터를 송수신할 수 있다. 데이터를 송수신하기 위한 약속된 규격의 예로서 USB(Universal Serial Bus), MMC(Multi-Media Card), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCIE(Peripheral Component Interconnect Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜이 있다. 실시예에 따라, 호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
데이터를 송수신하기 위한 규격 중 하나인 IDE(Integrated Drive Electronics) 혹은 ATA(Advanced Technology Attachment)는 40개의 선이 병렬로 연결된 케이블을 사용하여 호스트(102)와 메모리 시스템(110) 간의 데이터의 송수신을 지원할 수 있다. 하나의 호스트(102)에 복수의 메모리 시스템(110)이 연결되는 경우, 복수의 메모리 시스템(110)이 연결되는 위치 혹은 딥스위치를 이용하여 복수의 메모리 시스템(110)을 마스터 혹은 슬레이브로 구분할 수 있다. 마스터로 설정된 메모리 시스템(110)이 주된 메모리 장치로 사용될 수 있다. IDE(ATA)는 Fast-ATA, ATAPI, EIDE(Enhanced IDE) 방식 등으로 발전해왔다.
SATA(Seral Advanced Technology Attachment, S-ATA)는 IDE(Integrated Drive Electronics) 장치의 접속 규격인 병렬 데이터 송수신 방식의 각종 ATA 규격과 호환성을 갖는 직렬 데이터 송수신 방식으로서, 연결선은 병렬 신호 40개에서 직렬 신호 6개로 줄일 수 있다. SATA는 IDE보다 데이터 송수신 속도가 빠르고, 데이터 송수신에 사용되는 호스트(102) 내 자원을 소모가 적은 이유로 널리 사용되어 왔다. SATA는 호스트(102)에 포함된 하나의 송수신 장치에 최대 30개의 외부 장치를 연결할 수 있다. 또한, SATA는 데이터 통신이 실행 중에도 외부 장치를 탈착할 수 있는 핫 플러깅을 지원하기 때문에, 호스트(102)에 전원이 공급된 상태에서도 유니버설 시리얼 버스(USB)처럼 메모리 시스템(110)을 추가 장치로서 연결하거나 분리할 수 있다. 예를 들어, eSATA 포트가 있는 장치의 경우, 호스트(102)에 메모리 시스템(110)을 외장 하드처럼 자유롭게 탈착할 수 있다.
SCSI(Small Computer System Interface)는 컴퓨터, 서버 등과 주변 장치를 연결하는 데 사용하는 직렬 연결 방식으로서, IDE 및 SATA와 같은 인터페이스에 비하여 전송 속도가 빠른 장점이 있다. SCSI에서는 호스트(102)와 복수의 주변 장치(예, 메모리 시스템(110)이 직렬로 연결되지만, 호스트(102)와 각 주변 장치 간 데이터 송수신은 병렬 데이터 송수신 방식으로 구현될 수 있다. SCSI에서는 호스트(102)에 메모리 시스템(110)과 같은 장치의 연결과 분리가 쉽다. SCSI는 호스트(102)에 포함된 하나의 송수신 장치에 15개의 외부 장치가 연결되는 것을 지원할 수 있다.
SAS(Serial Attached SCSI)는 SCSI의 직렬 데이터 송수신 버전으로 이해할 수 있다. SAS는 호스트(102)와 복수의 주변 장치가 직렬로 연결될 뿐만 아니라, 호스트(102)와 각 주변 장치간 데이터 송수신도 직렬 데이터 송수신 방식으로 수행될 수 있다. SAS는 많은 연결선을 포함하는 넓은 병렬 케이블 대신 시리얼 케이블로 연결하여 장비 관리가 쉽고 신뢰성과 성능이 개선될 수 있다. SAS는 호스트(102)에 포함된 하나의 송수신 장치에 최대 8개의 외부 장치를 연결할 수 있다.
NVMe(Non-volatile memory express)는 비휘발성 메모리 시스템(110)을 탑재한 서버, 컴퓨팅 장치 등의 호스트(102)의 성능 향상과 설계 유연성을 높일 수 있도록 만든 PCIe(Peripheral Component Interconnect Express, PCI Express) 인터페이스 기반의 프로토콜을 가리킬 수 있다. 여기서, PCIe는 컴퓨팅 장치와 같은 호스트(102)와 컴퓨팅 장치와 연결되는 주변 장치와 같은 메모리 시스템(110)을 연결하기 위한 슬롯(slot) 혹은 특정 케이블을 이용하여, 복수의 핀(예, 18개, 32개, 49개, 82개 등)과 적어도 하나의 배선(예, x1, x4, x8, x16 등)을 통해 배선 당 초당 수백 MB이상(예, 250 MB/s, 500 MB/s, 984.6250 MB/s, 1969 MB/s 등)의 대역폭을 가질 수 있다. 이를 통해, PCIe는 초당 수십~수백 Gbit의 대역폭을 구현할 수 있다. NVMe는 하드 디스크보다 더 빠른 속도로 동작하는 SSD와 같은 비휘발성 메모리 시스템(110)의 속도를 지원할 수 있다.
실시예에 따라, 호스트(102)와 메모리 시스템(110)은 범용 직렬 버스(Universal Serial Bus, USB)를 통해 연결될 수 있다. 범용 직렬 버스(USB)는 키보드, 마우스, 조이스틱, 프린터, 스캐너, 저장 장치, 모뎀, 화상 회의 카메라 등과 같은 주변 장치에 대한 경제적인 표준 연결을 보장하는 확장성이 뛰어난 핫 플러그형 플러그 앤 플레이 직렬 인터페이스를 포함할 수 있다. 호스트(102)에 포함된 하나의 송수신 장치에 메모리 시스템(110)과 같은 복수의 주변 장치를 연결할 수 있다.
도 2를 참조하면, 컨트롤러(130) 내 에러 정정부(error correction circuitry, 138)는 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정할 수 있다. 실시예에 따라, 에러 정정부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성할 수 있다. 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
실시예에 따라, 에러 정정부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에러 정정부(138)는 데이터에 포함된 오류를 정정하기 위한 프로그램, 회로, 모듈, 시스템, 또는 장치를 포함할 수 있다.
PMU(140)는 메모리 시스템(110)에 인가되는 전원(예, 컨트롤러(130)에 공급되는 전압)을 감시하고, 컨트롤러(130)에 포함된 구성 요소들에 파워를 제공할 수 있다. PMU(140)는 전원의 온(On) 혹은 오프(Off)를 감지할 뿐만 아니라, 공급되는 전압 레벨이 불안정한 경우, 메모리 시스템(110)이 긴급하게 현재 상태를 백업할 수 있도록 트리거 신호를 생성할 수 있다. 실시예에 따라, PMU(140)는 긴급 상황에서 사용될 수 있는 전력을 축적할 수 있는 장치를 포함할 수 있다.
메모리 인터페이스(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 신호, 데이터를 송수신할 수 있다. 메모리 장치(150)가 플래시 메모리(예, NAND 플래시 메모리)일 경우, 메모리 인터페이스(142)는 NAND 플래시 컨트롤러(NAND Flash Controller, NFC)를 포함할 수 있다. 프로세서(134)의 제어에 따라, 메모리 인터페이스(142)는 메모리 장치(150)의 동작을 제어하기 위한 신호를 생성할 수 있고, 메모리 장치(150)에서 출력된 데이터를 수신하거나, 메모리 장치(150)에 저장될 데이터를 송신할 수 있다. 실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구현되거나 구동될 수 있다.
실시예에 따라, 메모리 인터페이스(142)는 메모리 장치(150) 간 데이터 입출력을 위해 Open NAND Flash Interface(ONFi), 토글(toggle) 모드 등을 지원할 수 있다. 예를 들면, ONFi는 8-비트 혹은 16-비트의 단위 데이터에 대한 양방향(bidirectional) 송수신을 지원할 수 있는 신호선을 포함하는 데이터 경로(예, 채널, 웨이 등)를 사용할 수 있다. 컨트롤러(130)와 메모리 장치(150) 사이의 데이터 통신은 비동기식 SDR(Asynchronous Single Data Rate), 동기식 DDR(Synchronous Double Data Rate) 및 토글 DDR(Toggle Double Data Rate) 중 적어도 하나에 대한 인터페이스(interface)를 지원하는 장치를 통해 수행될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리(working memory)로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위해 필요한 데이터 혹은 구동 중 발생한 데이터를 저장할 수 있다. 예를 들어, 메모리(144)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)로부터 제공된 리드 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 쓰기 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저정할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 리드 데이터 또는 쓰기 데이터뿐만 아니라, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 정보(예, 맵 데이터, 리드 명령, 프로그램 명령 등)를 저장할 수 있다. 메모리(144)는 명령큐(command queue), 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다. 여기서, 맵 버퍼/캐시는 도 1에서 설명한 맵 정보인 제1 맵 데이터(L2P table)와 제2 맵 데이터(P2L table)을 저장하기 위한 장치 혹은 영역일 수 있다.
실시예에 따라, 메모리(144)는 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 2에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
프로세서(134)는 컨트롤러(130)의 동작을 제어할 수 있다. 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 프로세서(134)는 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 수행할 수 있다. 프로세서(134)는, 컨트롤러(130)의 데이터 입출력 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동할 수 있다. 플래시 변환 계층(FTL)은 도 3에서 보다 구체적으로 설명한다. 실시예에 따라, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
또한, 실시예에 따라, 프로세서(134)는 서로 구별되는 연산 처리 영역인 코어(core)가 두 개 이상이 집적된 회로인 멀티 코어(multi-core) 프로세서로 구현될 수도 있다. 예를 들어, 멀티 코어 프로세서 내 복수의 코어는 복수의 플래시 변환 계층(FTL)을 각각 구동하면, 메모리 시스템(110)의 데이터 입출력 속도를 향상시킬 수 있다.
컨트롤러(130) 내 프로세서(134)는 호스트(102)로부터 입력된 커맨드에 대응하는 동작을 수행할 수도 있고, 호스트(102)와 같은 외부 장치에서 입력되는 커맨드와 무관하게 메모리 시스템(110)이 독립적으로 동작을 수행할 수도 있다. 통상적으로 호스트(102)로부터 전달된 커맨드에 대응하여 컨트롤러(130)가 수행하는 동작이 포그라운드(foreground) 동작으로 이해될 수 있고, 호스트(102)로부터 전달된 커맨드와 무관하게 컨트롤러(130)가 독립적으로 수행하는 동작이 백그라운드(background) 동작으로 이해될 수 있다. 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로, 컨트롤러(130)는 메모리 장치(150)에 저장된 데이터에 대한 읽기(read), 쓰기(write) 혹은 프로그램(program), 삭제(erase) 등을 위한 동작을 수행할 수도 있다. 또한, 호스트(102)로부터 전달된 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등도 포그라운드 동작으로 이해될 수 있다. 한편, 호스트(102)에서 전달되는 명령없이 백그라운드 동작으로, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)과 관련하여, 메모리 시스템(110)은 가비지 컬렉션(Garbage Collection, GC), 웨어 레벨링(Wear Leveling, WL), 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 등을 위한 동작들을 수행할 수도 있다.
한편, 포그라운드(foreground) 동작 또는 백그라운드(background) 동작으로 실질적으로 유사한 동작이 수행될 수도 있다. 예를 들어, 메모리 시스템(110)이 호스트(102)의 명령에 대응하여 수동 가비지 컬렉션(Manual GC)을 수행하면 포그라운드 동작으로 이해될 수 있고, 메모리 시스템(110)이 독립적으로 자동 가비지 컬렉션(Auto GC)을 수행하면 백그라운드 동작으로 이해될 수 있다.
메모리 장치(150)가 비휘발성 메모리 셀을 포함하는 복수의 다이(dies) 혹은 복수의 칩(chips)으로 구성된 경우, 컨트롤러(130)는 메모리 시스템(110)의 성능 향상을 위해 호스트(102)에서 전달된 요청 혹은 명령들을 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)에 나누어 동시에 처리할 수 있다. 컨트롤러(130) 내 메모리 인터페이스(142)은 메모리 장치(150) 내 복수의 다이(dies) 혹은 복수의 칩(chips)과 적어도 하나의 채널(channel)과 적어도 하나의 웨이(way)를 통해 연결될 수 있다. 컨트롤러(130)가 비휘발성 메모리 셀로 구성되는 복수의 페이지에 대응하는 요청 혹은 명령을 처리하기 위해 데이터를 각 채널 혹은 각 웨이를 통해 분산하여 저장할 경우, 해당 요청 혹은 명령에 대한 동작이 동시에 혹은 병렬로 수행될 수 있다. 이러한 처리 방식 혹은 방법을 인터리빙(interleaving) 방식으로 이해할 수 있다. 메모리 장치(150) 내 각 다이(die) 혹은 각 칩(chip)의 데이터 입출력 속도보다 인터리빙 방식으로 동작할 수 있는 메모리 시스템(110)의 데이터 입출력 속도는 빠를 수 있으므로, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
컨트롤러(130)는 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들 또는 웨이들의 상태를 확인할 수 있다. 예컨대, 채널들 또는 웨이들의 상태는 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등으로 구분할 수 있다. 컨트롤러(130)가 명령, 요청 및/또는 데이터가 전달되는 채널 또는 웨이에 대응하여, 저장되는 데이터의 물리 주소가 결정될 수 있다. 한편, 컨트롤러(130)는 메모리 디바이스 (150)로부터 전달된 디스크립터(descriptor)를 참조할 수 있다. 디스크립터는 미리 결정된 포맷 또는 구조를 갖는 데이터로서, 메모리 장치(150)에 관한 무언가를 기술하는 파라미터의 블록 또는 페이지를 포함할 수 있다. 예를 들어, 디스크립터는 장치 디스크립터, 구성 디스크립터, 유닛 디스크립터 등을 포함할 수 있다. 컨트롤러(130)는 명령 또는 데이터가 어떤 채널(들) 또는 방법(들)을 통해 교환되는지를 결정하기 위해 디스크립터를 참조하거나 사용한다.
메모리 시스템(110) 내 메모리 장치(150)는 복수의 메모리 블록(152, 154, 156)을 포함할 수 있다. 복수의 메모리 블록(152, 154, 156) 각각은 복수의 비휘발성 메모리 셀을 포함한다. 도시되지 않았지만, 실시예에 따라, 복수의 메모리 블록(152, 154, 156) 각각은 3차원(dimension) 입체 스택(stack) 구조를 가질 수 있다. 복수의 메모리 블록(152, 154, 156)은 도 1에서 설명한 메모리 블록(60)에 대응할 수 있다.
메모리 장치(150)에 포함된 복수의 메모리 블록들(152, 154, 156)은, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(Single Level Cell, SLC) 메모리 블록 및 멀티 레벨 셀(Multi Level Cell, MLC) 메모리 블록 등으로 구분될 수 있다. SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 비휘발성 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다. MLC 메모리 블록에 비하여, SLC 메모리 블록은 데이터 연산 성능이 빠르며 내구성이 높을 수 있다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들로 구현된 복수의 페이지들을 포함할 수 있다 SLC 메모리 블록에 비하여, MLC 메모리 블록은 동일한 면적, 공간에 더 많은 데이터를 저장할 수 있다. 메모리 장치(150)에 포함된 MLC 메모리 블록은 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 더블 레벨 셀(Double Level Cell, DLC), 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(Triple Level Cell, TLC), 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(Quadruple Level Cell, QLC), 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 등을 포함할 수 있다.
실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록을 하나의 메모리 셀에 1 비트 데이터를 저장하는 SLC 메모리 블록과 같이 운용할 수 있다. 예를 들어, 멀티 레벨 셀(MLC) 메모리 블록의 일부에서 다른 블록에 비하여 더 빠를 수 있는 데이터 입출력 속도를 활용하여, 컨트롤러(130)는 멀티 레벨 셀(MLC) 메모리 블록의 일부를 SLC 메모리 블록으로 운용함으로써 데이터를 임시로 저장하기 위한 버퍼(buffer)로 사용할 수도 있다.
또한, 실시예에 따라, 컨트롤러(130)는 메모리 시스템(150)에 포함된 멀티 레벨 셀(MLC) 메모리 블록에 삭제 동작 없이 복수 번 데이터를 프로그램할 수 있다. 일반적으로, 비휘발성 메모리 셀은 덮어 쓰기(overwrite)를 지원하지 않는 특징을 가지고 있다. 하지만, 멀티 레벨 셀(MLC) 메모리 블록이 멀티 비트 데이터를 저장할 수 있는 특징을 이용하여, 컨트롤러(130)는 비휘발성 메모리 셀에 1비트 데이터를 복수 번 프로그램할 수도 있다. 이를 위해, 컨트롤러(130)는 비휘발성 메모리 셀에 데이터를 프로그램한 횟수를 별도의 동작 정보로 저장할 수 있고, 동일한 비휘발성 메모리 셀에 다시 프로그램하기 전 비휘발성 메모리 셀의 문턱 전압의 레벨을 균일하게 하기 위한 균일화(uniformity) 동작을 수행할 수도 있다.
실시예에 따라, 메모리 장치(150)는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND 혹은 NOR 플래시 메모리(flash memory), 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 또는 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리 장치로 구현될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명한다.
도 3을 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 호스트 인터페이스(132), 플래시 변환 계층(FTL, 240), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다. 도 3에서 설명하는 플래시 변환 계층(Flash Translation Layer (FTL), 240)의 하나의 실시예로서, 플래시 변환 계층(FTL, 240)은 메모리 시스템(110)의 동작 성능에 따라 다양한 형태로 구현될 수 있다.
호스트 인터페이스(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL, 240)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL, 240)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL, 240)은 이벤트규(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다. 도 3에서 도시되지 않았지만, 실시예에 따라, 도 2에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL, 240)에 포함될 수 있다. 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
또한, 실시예에 따라, 플래시 변환 계층(FTL, 240)은 도 1에서 설명한 입출력 제어기(192)의 역할을 수행할 수 있고, 메모리 인터페이스 유닛(142)은 도 1에서 설명한 송수신기(198)의 역할을 수행할 수 있다.
호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리 주소에 해당하는 물리 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고, 맵데이터 관리자(MM, 44)는 주소 변환(address translation)을 수행할 수 있다. 호스트 요구 관리자(HRM, 46)는 물리 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리-물리 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 2 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리(예, 인터리빙 동작)를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리-물리 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메몰시 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 맵 데이터의 자료 구조를 설명한다. 구체적으로, 도 4a 내지 도 4c는 제2 맵 데이터(P2L table)의 자료 구조를 설명한다.
도 4a를 참조하면, 메모리 시스템(110, 도 1 내지 3 참조) 내에 포함된 메모리 장치(150, 도 1 내지 3 참조)에는 복수의 메모리 블록이 포함될 수 있다. 도 4a에 도시된 메모리 블록은 8개의 페이지를 포함할 수 있고, 8개의 페이지는 페이지 인덱스(0~7)를 통해 구별될 수 있다. 실시예에 따라, 메모리 장치(150)에는 복수의 메모리 블록을 서로 구별하기 위한 블록 주소와 페이지 인덱스를 결합하면, 메모리 장치(150) 내 데이터가 저장된 위치를 가리키는 물리 주소가 될 수 있다.
메모리 시스템(110) 내 쓰기 동작을 통해 메모리 블록의 8개의 페이지(페이지 인덱스 0~7)에 논리 주소(LBA100~LBA107)에 대응하는 데이터가 순차적으로 저장될 수 있다. 컨트롤러(130, 도 1 내지 3 참조)는 논리 주소(LBA100~LBA107)에 대응하는 복수의 데이터를 메모리 블록에 프로그램한 후, 메모리(144, 도 1 내지 도 3 참조) 내 제2 맵 데이터(P2L table)에 맵 정보를 기록할 수 있다.
도 4a에 도시된 제1 자료 구조를 가지는 제2 맵 데이터(1st Type P2L table)은 메모리 블록에 저장된 데이터의 논리 주소(LBA100~LBA107)를 포함할 수 있다. 제1 자료 구조를 가지는 제2 맵 데이터(1st Type P2L table)의 첫번째 항목은 메모리 장치(150) 내 대응하는 메모리 블록의 첫번째 페이지 인덱스(0)에 대응된다. 메모리 블록의 첫번째 페이지 인덱스(0)에 대응하는 첫번째 항목에는 메모리 블록의 첫번째 페이지 인덱스(0)에 저장된 데이터의 논리 주소(LBA100)가 저장될 수 있다. 메모리 블록의 8개의 페이지(페이지 인덱스 0~7)에 8개의 논리 주소(LBA100~LBA107)에 대응하는 데이터가 저장되어 있으므로, 제1 자료 구조를 가지는 제2 맵 데이터(1st Type P2L table)의 8개의 항목에 8개의 논리 주소(LBA100~LBA107)가 순차적으로 저장될 수 있다.
도 4a에 도시된 제1 자료 구조를 가지는 제2 맵 데이터(1st Type P2L table)는 하나의 항목에 하나의 논리 주소를 기입하는 방식을 채택하고 있다. 예를 들어, 제2 맵 데이터(1st Type P2L table)가 제1 자료 구조를 가지는 경우, 컨트롤러(130)가 50개의 데이터를 메모리 장치(150) 내 저장하면, 메모리(144) 내 생성된 제2 맵 데이터(1st Type P2L table)는 적어도 50개의 항목을 가질 수 있다. 만약 메모리(144) 내 50개의 항목을 가지는 제2 맵 데이터(1st Type P2L table)에 대응하는 영역이 할당되어 있지 않다면, 컨트롤러(130)가 50개의 데이터를 메모리 장치(150)에 저장하기 전에 제2 맵 데이터(1st Type P2L table)에 대응하는 영역은 맵 정보로 가득 채워진다. 제2 맵 데이터(1st Type P2L table)에 대응하는 영역은 맵 정보로 가득 채워지면, 컨트롤러(130)가 맵 정보를 메모리 장치(150)에 저장하는 동작을 수행한다. 이는 맵 플러시(map flush)로 이해할 수 있다. 맵 플러시(map flush)가 수행되는 동안 50개의 데이터 중 일부에 대한 메모리 장치(150)에 저장하는 동작은 지연될 수 있다.
도 4a에 도시된 제1 자료 구조를 가지는 제2 맵 데이터(1st Type P2L table)는 하나의 항목에 하나의 논리 주소를 기입하고 있으므로, 컨트롤러(130)는 랜덤 데이터(random data)에 대한 데이터 입출력 동작을 수행하는 과정에서 제1 자료 구조를 가지는 제2 맵 데이터(1st Type P2L table)를 생성하고 사용할 수 있다. 예를 들어, 도 1에서 설명한 패턴 확인부(194)에 의해 데이터 입출력 동작이 랜덤 데이터(random data)에 대한 것이라고 결정하면, 맵 데이터 제어부(196)는 제1 자료 구조를 가지는 제2 맵 데이터(1st Type P2L table)를 메모리(144)에 생성할 수 있다.
도 4b를 참조하면, 제2 자료 구조를 가지는 제2 맵 데이터(2nd Type P2L table)는 하나의 항목에 논리 주소의 시작과 길이를 저장할 수 있다. 컨트롤러(130)는 순차적인 데이터(sequential data)에 대한 데이터 입출력 동작을 수행하는 과정에서 제2 자료 구조를 가지는 제2 맵 데이터(2nd Type P2L table)를 생성하고 사용할 수 있다. 여기서, 논리 주소의 시작은 순차적인 데이터의 시작에 대응하고, 논리 주소의 길이는 순차적인 데이터가 몇 개인지에 대응할 수 있다. 도 4b에서는 도 4a와 같이 메모리 블록의 8개의 페이지(페이지 인덱스 0~7)에 8개의 논리 주소(LBA100~LBA107)에 대응하는 데이터가 순차적으로 저장되어 있다고 가정한다. 메모리 블록에 8개의 데이터가 순차적으로 저장되면, 제2 자료 구조를 가지는 제2 맵 데이터(2nd Type P2L table)의 첫번째 항목은 논리 주소의 시작으로 8개의 논리 주소(LBA100~LBA107) 중 첫번째 논리 주소(LBA100)와 8개를 가리키는 논리 주소의 길이를 저장할 수 있다.
도 4a와 도 4b를 비교하면, 메모리 블록의 8개의 페이지(페이지 인덱스 0~7)에 8개의 논리 주소(LBA100~LBA107)에 대응하는 데이터가 저장된 경우, 제1 자료 구조를 가지는 제2 맵 데이터(1st Type P2L table)는 8개의 항목에 맵 정보가 가득 채워졌으나, 제2 자료 구조를 가지는 제2 맵 데이터(2nd Type P2L table)에는 8개의 항목을 모두 채우지 않을 수 있다. 제2 자료 구조를 가지는 제2 맵 데이터(2nd Type P2L table)가 가득 채워지지 않았기 때문에, 컨트롤러(130)는 맵 플러시(map flush)를 수행하기 전 다른 데이터를 메모리 장치(150)에 저장하기 위한 추가적인 프로그램 동작을 수행할 수 있다. 컨트롤러(130)가 맵 플러시의 시점을 늦추고 추가적인 프로그램 동작을 수행할 수 있는 경우, 메모리 시스템(110)의 데이터 입출력 성능이 향상될 수 있다.
실시예에 따라, 제2 맵 데이터(P2L table)를 위해 할당된 영역의 크기가 고정되어 있다고 가정한다. 컨트롤러(130)가 생성하는 제2 맵 데이터(P2L table)의 자료 구조에 따라, 데이터 입출력 동작(예, 프로그램 동작)에 따라 제2 맵 데이터(P2L table)에 제2 맵 정보(P2L)가 가득 채워지는 시점에 차이가 발생할 수 있다. 제2 맵 데이터(P2L table)에 제2 맵 정보(P2L)가 가득 채워지는 시점에 변화가 발생하면, 맵 플러시(map flush)가 수행되는 시점이 달라질 수 있다.
실시예에 따라, 제2 맵 데이터(P2L table)를 위해 할당된 영역의 크기가 고정되어 있지 않는다고 가정한다. 컨트롤러(130)가 생성하는 제2 맵 데이터(P2L table)의 자료 구조에 따라, 제2 맵 데이터(P2L table)를 위해 요구되는 영역의 크기가 달라질 수 있다. 메모리(144)의 저장 공간은 유한하다. 만약 제2 맵 데이터(P2L table)를 위해 요구되는 영역이 줄어들면, 컨트롤러(130)는 줄어든 영역을 다른 목적, 용도로 할당, 분배할 수 있다. 이를 통해 컨트롤러(130)는 보다 많은 자원을 데이터 입출력 동작을 위해 할당하거나 분배하면, 메모리 시스템(110)의 데이터 입출력 성능을 향상시킬 수 있다.
도 4c를 참조하면, 제3 자료 구조를 가지는 제2 맵 데이터(3rd Type P2L table)는 제1 자료 구조와 제2 자료 구조를 혼합한 형태를 가질 수 있다. 컨트롤러(130)는 랜덤 데이터(random data) 및 순차적인 데이터(sequential data)에 대한 데이터 입출력 동작을 수행하는 과정에서 제3 자료 구조를 가지는 제2 맵 데이터(2nd Type P2L table)를 생성하고 사용할 수 있다. 예를 들어, 외부 장치인 호스트(102)가 메모리 시스템(110)에 요구하는 요청들이 랜덤 데이터(random data) 및 순차적인 데이터(sequential data)가 혼합된 경우에 관한 것이라면, 컨트롤러(130)는 제3 자료 구조를 가지는 제2 맵 데이터(3rd Type P2L table)를 생성할 수 있다.
실시예에 따라, 호스트(102)가 메모리 시스템(110)에 요구하는 요청들이 랜덤 데이터(random data) 및 순차적인 데이터(sequential data)가 혼합된 경우, 컨트롤러(130)가 제1 자료 구조 또는 제2 자료 구조를 가진 제2 맵 데이터(P2L table)를 생성하거나, 메모리(144) 내 제2 맵 데이터(P2L table)의 자료 구조를 변경할 수 있다. 컨트롤러(130)가 메모리(144) 내 제2 맵 데이터(P2L table)의 자료 구조를 변경하는 경우, 변경 전 제2 맵 데이터(P2L table)에 포함된 맵 정보를 메모리 장치(150)에 저장할 필요가 있다. 이러한 경우, 제2 맵 데이터(P2L table)가 맵 정보로 가득 채워지지 않더라도, 제2 맵 데이터(P2L table)의 자료 구조를 변경하기 전 맵 플러시(map flush)를 수행할 수 있다.
도 5는 본 발명의 일 실시예에 따른 휘발성 메모리 내 맵 데이터를 위한 영역의 변화를 설명한다.
도 5를 참조하면, 컨트롤러(130, 도 1 내지 3 참조)는 메모리 시스템(110, 도 1 내지 3 참조) 내 메모리(144)에 제2 맵 데이터(P2L table)를 위한 영역을 할당할 수 있다. 도 4a 내지 도 4c에서 설명한 제2 맵 데이터(P2L table)의 다양한 자료 구조에 대응하여, 메모리(144)에서 제2 맵 데이터(P2L table)가 차지하는 영역의 크기가 상이해질 수 있다.
예를 들어, 메모리 시스템(110)이 순차적인 데이터(sequential data)에 대한 데이터 입출력 동작을 수행하는 경우, 도 5에 도시된 바와 같이 제2 맵 데이터(P2L table)가 차지하는 영역의 크기는 제1 자료 구조(1st Type)에 비해 제2 자료 구조(2nd Type)인 경우가 더 작을 수 있다.
도시되지 않았지만, 메모리 시스템(110)이 랜덤 데이터(random data)에 대한 데이터 입출력 동작을 수행하는 경우, 제2 맵 데이터(P2L table)가 차지하는 영역의 크기는 제2 자료 구조(2nd Type)에 비하여 제1 자료 구조(1st Type)인 경우가 더 작을 수 있다.
따라서, 컨트롤러(130)가 데이터 입출력 동작의 패턴에 대응하여 서로 다른 형태의 자료 구조를 가지는 제2 맵 데이터(P2L table)를 생성하는 경우, 메모리(144) 내 영역을 보다 효율적으로 사용할 수 있다. 또한, 메모리(144) 내 제2 맵 데이터(P2L table)를 위한 영역이 줄어든 만큼 컨트롤러(130)가 다른 동작을 위해 영역을 할당하면, 메모리 시스템(110)의 동작 성능을 개선할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템이 수행하는 데이터 입출력 동작을 설명한다.
도 6을 참조하면, 메모리 시스템(110, 도 1 내지 3 참조)이 외부 장치로부터 입력된 복수의 쓰기 요청(WRs)을 수신한다고 가정한다. 예를 들어, 복수의 쓰기 요청(WRs)은 8개의 쓰기 요청(WR1~WR8)을 포함할 수 있다. 메모리 시스템(110)은 8개의 쓰기 요청(WR1~WR8)을 8개의 논리 주소에 대응하는 8개의 데이터와 함께 수신할 수 있다. 8개의 쓰기 요청(WR1~WR8)은 순차적인 데이터(Sequential data)에 관한 것이라고 가정한다. 메모리 시스템(110)은 8개의 쓰기 요청(WR1~WR8)에 대응하는 8개의 쓰기 동작(WO1~WO8)을 수행할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템(110)은 제1 쓰기 요청(WR1)보다 이전에 입력된 요청에 대한 패턴을 결정한 후, 제2 맵 데이터(P2L table)의 자료 구조를 결정할 수 있다. 도 6에서는 컨트롤러(130)가 제1 자료 구조를 가지는 제2 맵 데이터(1st Type P2L table)를 생성한 경우(WOs w/ 1st Type P2L table)와 제2 자료 구조를 가지는 제2 맵 데이터(2nd Type P2L table)를 생성한 경우(WOs w/ 2nd Type P2L table)를 비교하여, 메모리 시스템(110) 내에서 수행되는 8개의 쓰기 동작(WO1~WO8)에 대해 설명한다. 도 6에서는 제2 맵 데이터(P2L table)의 크기가 8개보다 작은 개수의 제2 맵 정보를 저장할 수 있다고 가정한다.
컨트롤러(130)가 제1 자료 구조를 가지는 제2 맵 데이터(1st Type P2L table)를 생성한 경우(WOs w/ 1st Type P2L table), 제2 맵 데이터(P2L table)의 크기가 8개보다 작은 개수의 제2 맵 정보를 저장할 수 있기 때문에, 8개의 쓰기 요청(WR1~WR8)에 대응하는 8개의 쓰기 동작(WO1~WO8)을 모두 수행하기 전에 맵 플러시(MF)를 수행할 수 있다. 맵 플러시(MF)로 인해, 제7 쓰기 동작(WO7) 및 제8 쓰기 동작(WO8)은 지연될 수 있다. 또한, 맵 플러시(MF) 이후 수행되는 제7 쓰기 동작(WO7) 및 제8 쓰기 동작(WO8)에 대응하는 맵 정보는 다음 맵 플러시(MF)가 수행될 때까지 지연될 수 있다.
한편, 컨트롤러(130)가 제2 자료 구조를 가지는 제2 맵 데이터(2nd Type P2L table)를 생성한 경우(WOs w/ 2nd Type P2L table), 제2 맵 데이터(P2L table)의 크기가 8개보다 작은 개수의 제2 맵 정보를 저장할 수 있다고 하더라도, 8개의 쓰기 요청(WR1~WR8)에 대응하는 8개의 쓰기 동작(WO1~WO8)을 모두 수행한 후에 맵 플러시(MF)를 수행할 수 있다. 도 4b를 참조하면, 순차적인 데이터(Sequential data)에 관한 쓰기 동작이 수행된 경우, 제2 맵 데이터(P2L table) 내 복수의 맵 정보를 압축하여 크기를 줄일 수 있다. 따라서, 맵 플러시(MF)는 8개의 쓰기 동작(WO1~WO8)을 모두 수행한 후에 일어날 수 있으며, 메모리 시스템(110)이 외부 장치로 8개의 쓰기 요청(WR1~WR8)에 대응하는 동작이 완료되었음을 통보하는 시점이 빨라질 수 있다. 또한, 8개의 쓰기 동작(WO1~WO8)에 대응하는 맵 정보가 맵 플러시(MF)를 통해 모두 메모리 장치(150)에 저장될 수 있으므로, 제1 자료 구조를 가지는 제2 맵 데이터(1st Type P2L table)를 생성한 경우(WOs w/ 1st Type P2L table)에 비하여, 제2 자료 구조를 가지는 제2 맵 데이터(2nd Type P2L table)를 생성한 경우(WOs w/ 2nd Type P2L table)의 동작 안정성이 향상될 수 있다.
도 6은, 단순한 예를 통해, 제2 맵 데이터(P2L table)의 자료 구조에 따라 메모리 시스템(110)의 동작 성능 혹은 동작 안정성이 향상될 수 있는 지를 설명한다. 메모리 시스템(110)이 대용량의 데이터를 저장하기 위한 요청을 외부 장치로부터 수신하는 경우, 대용량의 데이터는 순차적인 데이터(Sequential data)일 가능성이 높다. 이러한 경우, 대용량의 데이터를 저장하는 과정에서 맵 플러시(MF)를 늦출 경우, 외부 장치의 측면에서 메모리 시스템(110)의 동작 성능은 매우 크게 향상될 수 있다.
한편, 실시예에 따라, 외부 장치로부터 전달되는 요청이 랜덤 데이터(random data) 혹은 순차적인 데이터(sequential data)에 관한 것인지를 가리키는 식별자 혹은 파라미터를 포함할 수 있다. 컨트롤러(130)가 외부 장치로부터 전달되는 요청에 패턴에 대한 식별자 혹은 파라미터를 수신하는 경우, 컨트롤러(130)는 식별자 혹은 파라미터에 대응하여 제2 맵 데이터(P2L table)의 자료 구조를 결정할 수 있다. 만약 식별자 혹은 파라미터에 대응하여 제2 맵 데이터(P2L table)의 자료 구조가 변경될 필요가 있는 경우, 컨트롤러(130)는 이전 제2 맵 데이터(P2L table)에 포함된 제2 맵 정보를 메모리 장치(150)에 저장한 후, 제2 맵 데이터(P2L table)의 자료 구조를 변경할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제1예를 설명한다.
도 7을 참조하면, 메모리 시스템의 동작 방법은 외부에서 입력되는 복수의 데이터 입출력 요청에 대한 패턴을 결정하는 단계(342), 패턴에 대응하여 결정되는 자료 구조를 가지는 맵 데이터를 생성하는 단계(344) 및 맵 데이터에 포함된 맵 정보를 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치에 프로그램하는 단계(346)를 포함할 수 잇다. 여기서 외부는 메모리 시스템과 물리적으로 구분될 수 있는 장치를 포함할 수 있다. 예를 들어, 도 1 내지 3을 참조하면, 외부에는 메모리 시스템(110)과 데이터 경로(data path)를 통해 연결된 호스트(102)가 포함될 수 있다.
실시예에 따라, 복수의 데이터 입출력 요청에 대한 패턴을 결정하기 위해, 메모리 시스템은 데이터 입출력 요청에 포함된 파라미터 혹은 식별자를 확인할 수 있다. 예를 들어, 데이터 입출력 요청은 호스트(102)가 메모리 시스템(110)에 전송하는 리드 요청, 쓰기 요청, 삭제 요청 등을 포함할 수 있다. 호스트(102)로부터 입력된 쓰기 요청에는 순차적인 데이터(sequential data)에 관한 것인지 랜덤 데이터(random data)에 관한 것인지를 가리키는 파라미터 혹은 식별자가 포함될 수 있다. 메모리 시스템(110)이 쓰기 요청에 포함된 파라미터 혹은 식별자를 통해 이후에 수행할 데이터 입출력 동작이 어떠한 패턴에 관한 것인지를 결정할 수 있다.
또 다른 실시예에서는, 메모리 시스템이 일정 기간 동안 수행한 데이터 입출력 동작을 추적하거나 감시하여 패턴을 결정할 수 있다. 예를 들어, 메모리 시스템은 맵 플러시(map flush) 전 수행된 복수의 데이터 입출력 동작이 순차적인 데이터(sequential data)에 관한 것인지 랜덤 데이터(random data)에 관한 것인지를 판단할 수 있다. 메모리 시스템이 쓰기 동작을 수행한 후, 해당 쓰기 동작이 순차적인 데이터에 관한 것이라면 제1카운트를 증가시키고 해당 쓰기 동작이 랜덤 데이터에 관한 것이라면 제2카운트를 증가시킬 수 있다. 맵 플러시를 수행할 때 제1카운트와 제2카운트를 비교하면, 맵 플러시 사이에 어떠한 데이터에 대한 쓰기 동작이 많았는지를 결정할 수 있다. 예를 들어, 도 1을 참조하면, 패턴 확인부(194)는 복수의 데이터 입출력 요청을 처리하면서 제1카운트와 제2카운트를 증가시킬 수 있고, 제1카운트와 제2카운트를 바탕으로 복수의 데이터 입출력 동작이 순차적인 데이터(sequential data)에 관한 것인지 랜덤 데이터(random data)에 관한 것인지를 판단할 수 있다.
실시예에 따라, 메모리 시스템은 복수의 데이터 입출력 요청 각각과 함께 전달된 논리 주소를 확인할 수 있다. 복수의 데이터 입출력 요청 각각과 함께 전달된 논리 주소를 바탕으로, 메모리 시스템은 해당하는 복수의 데이터 입출력 요청이 순차적인 데이터(sequential data)에 관한 것인지 랜덤 데이터(random data)에 관한 것인지를 판단할 수 있다. 예를 들어, 도 3을 참조하면, 컨트롤러(130) 내 호스트 인터페이스(132)는 호스트(102)에서 입력된 복수의 데이터 입출력 요청을 명령큐(56)에 저장한다. 컨트롤러(130) 내 버퍼 관리자(52)는 명령규(56)에 저장된 복수의 데이터 입출력 요청이 순차적인 데이터(sequential data)에 관한 것인지 랜덤 데이터(random data)에 관한 것인지를 판단하고 분류할 수 있다.
메모리 시스템이 복수의 데이터 입출력 요청에 대한 패턴을 결정한 후, 패턴에 대응하여 맵 데이터의 자료 구조를 결정할 수 있다(344). 예를 들면, 도 4a 내지 도 4c를 참조하면, 맵 데이터는 제2 맵 데이터(P2L table)을 포함할 수 있고, 자료 구조는 제1 자료 구조, 제2 자료 구조 및 제3 자료 구조 중 하나로 결정될 수 있다. 도 4a 내지 도 4c에서 설명한 제2 맵 데이터(P2L table)의 자료 구조는 예시일 뿐, 본 발명의 실시예는 도시된 예에 한정되지 않을 수 있다.
도 1 내지 도 3을 참조하면, 메모리 시스템은 맵 데이터의 자료 구조를 결정한 후, 메모리(144)에 결정된 자료 구조를 가지는 맵 데이터를 생성할 수 있다(344). 메모리 시스템 내 메모리(144)에 생성된 맵 데이터를 통해, 메모리 시스템은 데이터 입출력 동작에 따른 맵 정보의 변화를 기록할 수 있다.
맵 데이터에 포함된 맵 정보는 비휘발성 메모리 셀을 포함하는 메모리 장치에 저장될 수 있다(346). 도 1 내지 도 3을 참조하면, 메모리 장치(150)에 저장된 맵 데이터를 갱신하여, 메모리 시스템(110)이 호스트(102)의 데이터 입출력 요청과 함께 전달된 논리 주소에 대응하는 가장 최근 데이터를 출력할 수 있도록 한다. 맵 데이터에 포함된 맵 정보를 메모리 장치(150)에 저장하는 동작은 맵 플러시(map flush)로 설명될 수 있다.
실시예에 따라, 맵 플러시의 시점은 달라질 수 있다. 예를 들어, 메모리(144)에 생성된 맵 데이터에 맵 정보가 가득 채워지면, 메모리 시스템은 맵 플러시를 수행할 수 있다. 맵 데이터의 자료 구조에 따라, 맵 데이터에 저장 혹은 기록할 수 있는 맵 정보의 개수 혹은 범위 등이 상이할 수 있다. 따라서, 도 1 내지 도 5를 참조하면, 맵 플러시의 시점은 맵 데이터의 자료 구조를 바탕으로 복수의 데이터 입출력 요청의 패턴에 대응하여 결정될 수 있다.
맵 플러시가 수행되면, 기존의 맵 데이터를 삭제, 소멸될 수 있고, 메모리 시스템은 새로운 맵 데이터를 생성할 수 있다. 메모리 시스템이 새로운 맵 데이터를 생성하기 위해, 외부에서 입력되는 복수의 데이터 입출력 요청에 대한 패턴을 결정할 수 있다(342).
다른 실시예로서, 맵 데이터의 자료 구조가 변경되는 경우, 맵 플러시가 수행될 수 있다. 실시예에 따라, 메모리 시스템은 맵 데이터를 생성하거나, 맵 데이터의 자료 구조를 변경하는 시점을 동적으로 결정할 수 있다. 예를 들어, 맵 데이터가 맵 정보로 가득 채워지지 않더라도, 메모리 시스템이 외부에서 입력되는 복수의 데이터 입출력 요청의 패턴이 변경되었음을 감지할 수 있다. 예를 들어, 랜덤 데이터에 대한 복수의 데이터 입출력 동작이 수행된 후, 대용량의 순차적인 데이터에 대한 복수의 데이터 입출력 요청이 수신될 수 있다. 이러한 경우, 메모리 시스템은 변경된 패턴에 대응하는 새로운 맵 데이터를 생성하고, 이전의 맵 데이터에 포함된 맵 정보는 메모리 장치에 저장할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제2예를 설명한다. 구체적으로, 도 8은 메모리 시스템의 동작 방법의 제2예는 메모리 시스템이 수신한 쓰기 요청에 대응하는 내부 동작을 설명할 수 있다.
도 8을 참조하면, 메모리 시스템의 동작 방법은 외부에서 입력된 쓰기 요청 및 데이터를 수신하는 단계(360), 쓰기 요청에 대응하는 데이터를 저장할 위치를 결정하고 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치에 데이터를 프로그램하는 단계(362), 휘발성 메모리에 프로그램된 데이터에 대응하는 맵 정보를 추가 혹은 갱신하는 단계(364), 프로그램되어야 하는 데이터가 남아 있는 지 확인하는 단계(366) 및 쓰기 요청에 대한 동작을 종료하는 단계(368)를 포함할 수 있다.
도 1 내지 3 및 도 8을 참조하면, 메모리 시스템(110) 내 컨트롤러(130)는 외부에 위치하는 호스트(102)가 전송한 쓰기 요청 및 데이터를 수신할 수 있다(360). 실시예에 다라, 호스트(102)가 전송한 쓰기 요청은 논리 주소와 데이터과 함께 전달될 수 있다. 한편, 실시예에 따라, 쓰기 요청은 순차적인 데이터(sequential data) 혹은 랜덤 데이터(random data)에 관한 것인지를 표시하는 파라미터 혹은 식별자 등을 포함할 수 있다.
컨트롤러(130)는 쓰기 요청에 대응하는 데이터를 메모리 장치(150)에 저장할 수 있다(362). 컨트롤러(130)는 메모리 장치(150) 내 오픈 블록(open block)에 쓰기 요청에 대응하는 데이터를 저장할 수 있다. 한편, 메모리 장치(150) 내 복수의 오픈 블록이 있는 경우, 컨트롤러(130)는 데이터를 복수의 오픈 블록 모두 혹은 일부에 저장할 수 있다. 이를 위해, 컨트롤러(130)는 메모리 장치(150)의 동작 상태 혹은 컨트롤러(130)와 메모리 장치(150) 간 데이터 경로의 상태 등에 따라 쓰기 요청에 대응하는 데이터를 어디에 저장할 지를 결정할 수 있다. 컨트롤러(130)는 데이터를 저장할 위치를 결정한 후, 해당하는 위치에 대응하는 다이(die), 플레인(plane) 혹은 블록(block)과 관련한 메모리 장치(150) 내 데이터 버퍼 혹은 페이지 버퍼에 해당 데이터를 전달할 수 있다. 메모리 장치(150)는 데이터를 수신한 후, 메모리 블록에 데이터를 저장(프로그램)하고 저장되었음을 컨트롤러(130)에 통지할 수 있다.
컨트롤러(130)는 메모리 장치(150) 내 데이터가 저장되었다는 통지에 대응하여 해당 데이터에 대응하는 맵 정보(논리 주소와 물리 주소를 연결시킬 수 있는 정보)를 메모리(144)에 있는 제2 맵 데이터(P2L table)에 추가 혹은 갱신할 수 있다(364). 실시예에 따라, 메모리(144) 내 제2 맵 데이터(P2L table)가 포함되지 않은 경우, 컨트롤러(130)는 제2 맵 데이터(P2L table)를 메모리(144) 내 생성할 수 있다. 만약 메모리(144) 내 제2 맵 데이터(P2L table)에 여유 공간이 없어 맵 정보를 추가할 수 없는 경우, 컨트롤러(130)는 맵 플러시(map flush)를 수행할 수 있다. 여기서, 제2 맵 데이터(P2L table)를 생성하거나 맵 플러시를 수행하는 동작은 도 7을 참조하여 이해될 수 있다.
메모리 장치(150)에 저장된 데이터와 관련한 맵 정보를 제2 맵 데이터(P2L table)에 추가 혹은 갱신한 후, 컨트롤러(130)는 프로그램되어야 하는 데이터가 남아 있는 지를 확인할 수 있다(366). 만약 프로그램되어야 하는 데이터가 있는 경우, 컨트롤러(130)는 해당 데이터를 저장할 위치를 결정하고, 메모리 장치(150)에 해당 데이터를 저장할 수 있다(362). 한편 프로그램되어야 하는 데이터가 없다면, 컨트롤러(130)는 쓰기 요청에 대한 내부 동작을 종료할 수 있다(368).
도시되지 않았지만, 컨트롤러(130)가 쓰기 요청에 대한 내부 동작을 종료한 후, 컨트롤러(130)는 쓰기 요청을 송부한 호스트(102)에 쓰기 요청에 대한 동작이 정상적으로 완료되었음을 통지할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제3예를 설명한다. 구체적으로, 도 9는 메모리 시스템 내 휘발성 메모리에 포함된 제2 맵 데이터(P2L table)을 제어, 관리하기 위한 방법을 설명한다.
여기서, 휘발성 메모리는 도 1 내지 도 3에서 설명한 메모리(144)에 대응할 수 있다. 메모리(144)는 메모리 시스템(110)의 동작 성능을 향상시키기 위해 데이터 입출력 속도가 빠른 비휘발성 메모리로 구현될 수 있다. 하지만, 실시예에 따라, 메모리(144)는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있고, 메모리 시스템(110) 내에서 수행되는 내부 동작의 중요성과 동작 마진 등을 고려하여 휘발성 메모리 또는 비휘발성 메모리를 선택적으로 사용할 수 있다.
도 9를 참조하면, 메모리 시스템의 동작 방법은 휘발성 메모리에 제2 맵 데이터(P2L table)에 추가 맵 정보를 저장하기 위한 여유 공간이 있는 지를 확인하는 단계(380), 제2 맵데이터(P2L)를 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치에 프로그램하는 단계(382), 휘발성 메모리 내 제2 맵데이터를 삭제 혹은 소멸시키는 단계(384), 패턴에 대응하여 제2 맵 데이터의 자료 구조를 결정하고 휘발성 메모리 내에 생성하는 단계(386) 및 제2 맵 데이터(P2L table) 내 여유 공간에 프로그램 동작에 따른 맵 정보를 저장하는 단게(388)를 포함할 수 있다.
도 1 내지 3 및 도 8 내지 9를 참조하면, 데이터를 메모리 장치에 저장하면 해당 데이터와 연관된 맵 정보가 발생하고, 맵 정보는 제2 맵 데이터(P2L table)에 기록 혹은 저장될 수 있다. 이를 위해, 컨트롤러(130)는 메모리(144) 내 제2 맵 데이터(P2L table)에 맵 정보를 저장할 수 있는 지를 확인할 수 있다(380). 만약 제2 맵 데이터(P2L table)에 맵 정보를 추가할 수 있는 경우, 컨트롤러(130)는 프로그램 동작에 대응하여 발생한 맵 정보를 제2 맵 데이터(P2L table)에 기록하거나 저장할 수 있다(388).
도시되지 않았지만, 맵 정보를 제2 맵 데이터(P2L table)에 저장한 후, 컨트롤러(130)는 또 다른 데이터 입출력 동작을 수행할 수 있다. 컨트롤러(130)가 다른 프로그램 동작을 수행하면, 해당 프로그램 동작에 대응하는 맵 정보가 발생한다. 컨트롤러(130)는 맵 정보가 발생하면, 제2 맵 데이터(P2L table)에 해당 맵 데이터를 저장할 수 있는 여유 공간이 있는 지를 확인할 수 있다(380).
제2 맵 데이터(P2L table)에 해당 맵 데이터를 저장할 수 있는 여유 공간이 없다면, 컨트롤러(130)는 제2 맵데이터(P2L)를 메모리 장치(150)에 프로그램할 수 있다(382). 이러한 동작은 맵 플러시(map flush)에 대응할 수 있다. 제2 맵 데이터(P2L table)이 더 이상 새로운 맵 정보를 포함할 수 없다면, 컨트롤러(130)는 제2 맵 데이터(P2L table)가 맵 정보로 가득 채워져 있다고 판단할 수 있다. 컨트롤러(130)는 제2 맵 데이터(P2L table)에 가득 채워진 맵 정보를 바탕으로 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)를 갱신할 수 있다.
메모리 장치(150)에 데이터가 프로그램될 때마다 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)를 갱신하는 방법이 사용될 수 있다. 하지만, 이러한 동작은 불필요한 오버헤드(overheads)를 야기시킨다. 이는 메모리 장치(150)가 비휘발성 메모리 셀을 포함하고 있으므로, 덮어쓰기(overwrite)를 지원하지 않고, 읽기/프로그램 동작은 페이지 단위로 수행되지만 메모리 블록 단위로 삭제 동작이 수행될 수 있기 때문이다. 따라서, 메모리 시스템(110)의 동작 성능을 향상시키기 위해, 데이터가 프로그램될 때마다 제1 맵 데이터(L2P table)를 갱신하지 않고, 제2 맵데이터(P2L)를 통해 복수의 데이터가 프로그램될 때까지 제1 맵 데이터(L2P table)의 갱신을 지연시킬 수 있다. 다만, 제2 맵 데이터(P2L table)이 맵 정보로 가득 채워지면, 컨트롤러(130)는 맵 플러시를 통해 제1 맵 데이터(L2P table)를 갱신할 수 있다.
맵 플러시를 통해 제1 맵 데이터(L2P table)를 갱신되면, 컨트롤러(130)는 메모리(144) 내 제2 맵 데이터(P2L table)를 삭제 혹은 소멸시킬 수 있다(384). 맵 플리서를 통해 제1 맵 데이터(L2P table)가 최신 정보로 갱신되면, 메모리(144) 내 제2 맵 데이터(P2L table)은 더 이상 필요하지 않을 수 있다. 컨트롤러(130)는 이러한 불필요해진 제2 맵 데이터(P2L table)을 삭제 혹은 소멸할 수 있다.
컨트롤러(130)는 패턴에 대응하여 제2 맵 데이터(P2L table)의 자료 구조를 결정하고 메모리(144) 내 결정된 자료 구조를 가진 제2 맵 데이터(P2L table)를 생성할 수 있다. 여기서, 패턴은 복수의 데이터 입출력 동작이 순차적인 데이터(sequential data) 혹은 랜덤 데이터(random data)에 관한 것인지를 가리킬 수 있다. 제2 맵 데이터(P2L table)의 자료 구조는 도 4a 내지 도 4c를 참조하여 이해될 수 있다. 메모리(144) 내 제2 맵 데이터(P2L table)을 생성한 후에는, 컨트롤러(130)는 프로그램 동작에 대응하는 맵 정보를 제2 맵 데이터(P2L table)에 기록, 저장할 수 있다(388).
도시되지 않았지만, 메모리 시스템(110)에 공급되는 전압이 불안정하거나, 공급되던 전압이 갑작스럽게 중단되는 경우, 컨트롤러(130)는 메모리(144) 내 제2 맵 데이터(P2L table)를 메모리 장치(150)에 저장할 수 있다. 컨트롤러(130)가 제2 맵 데이터(P2L table)를 바탕으로 제1 맵 데이터(L2P table)를 갱신하기 위한 동작 마진이 확보되지 않기 때문에, 제2 맵 데이터(P2L table)를 메모리 장치(150)에 저장한다. 메모리 시스템(110)에 전원이 다시 공급되면, 컨트롤러(130)는 메모리 장치(150)에 저장된 제2 맵 데이터(P2L table)를 메모리(144)에 로딩한 후, 메모리 장치(150)에 저장된 제1 맵 데이터(L2P table)를 갱신할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법의 제4예를 설명한다. 도 10은 메모리 시스템이 비휘발성 메모리 장치에 데이터를 프로그램하는 동작을 구체적으로 설명한다.
도 10을 참조하면, 메모리 시스템의 동작 방법은 외부 장치로부터 입력된 쓰기 요청에 대응하여 쓰기 동작을 시작할 수 있다(420). 메모리 시스템은 쓰기 요청과 함께 전달된 데이터를 메모리 장치(예, NAND 장치)에 저장할 수 있다(422). 데이터를 메모리 장치에 저장한 후, 메모리 시스템은 제2 맵 데이터(P2L table)를 갱신할 수 있다(424). 쓰기 요청과 함께 전달된 데이터를 모두 메모리 장치에 저장했는 지 확인한다(426). 메모리 장치에 저장할 데이터가 남아 있으면, 메모리 시스템은 남아 있는 데이터를 메모리 장치에 저장할 수 있다(422). 메모리 장치에 저장할 데이터가 남지 않았으면, 메모리 시스템은 쓰기 동작을 종료할 수 있다(428).
제2 맵 데이터(P2L table)를 갱신하는 동작(424)은 메모리 장치에 저장한 데이터에 대한 맵 정보를 제2 맵 데이터(P2L table)에 갱신하는 동작을 시작할 수 있다(430). 메모리 시스템은 메모리(144)에 저장된 제2 맵 데이터(P2L table)의 자료 구조를 확인할 수 있다. 예를 들면, 제2 맵 데이터(P2L table)는 도 4a 내지 도 4b에서 설명한 제1 자료 구조 혹은 제2 자료 구조를 가질 수 있다. 메모리 시스템은 메모리 장치에 저장한 데이터에 대한 맵 정보를 메모리(144)에 저장된 제2 맵 데이터(P2L table)의 자료 구조에 대응하도록 변환할 수 있다(434). 다만, 맵 정보가 제2 맵 데이터(P2L table)의 자료 구조에 적합하지 않을 경우, 맵 정보는 변환없이 제2 맵 데이터(P2L table)에 추가될 수 있다. 메모리 시스템은 제2 맵 데이터(P2L table)에 맵 정보를 추가할 수 있는 지를 확인할 수 있다(436). 제2 맵 데이터(P2L table)에 맵 정보를 추가할 수 있다면, 맵 정보를 제2 맵 데이터(P2L table)에 갱신하는 동작을 종료할 수 있다(442). 제2 맵 데이터(P2L table)에 맵 정보를 추가할 수 없다면, 메모리 시스템은 이후 수행되는 쓰기 동작에 대응하는 맵 정보를 저장하기 위한 제2 맵 데이터(P2L table)의 자료 구조를 선택할 수 있다(438). 새로운 제2 맵 데이터(P2L table)의 자료 구조를 결정한 후, 메모리 시스템은 맵 정보가 가득 저장된 제2 맵 데이터(P2L table)를 바탕으로 제1 맵 데이터(L2P table)를 갱신하고 메모리 장치에 저장할 수 있다(440). 제2 맵 데이터(P2L table)를 바탕으로 제1 맵 데이터(L2P table)를 갱신하고 메모리 장치에 저장하는 과정은 맵 플러시(map flush)로 이해할 수 있으며, 맵 플러시 후 맵 정보를 제2 맵 데이터(P2L table)에 갱신하는 동작은 종료될 수 있다(442).
새로운 제2 맵 데이터(P2L table)의 자료 구조를 결정하는 동작(438)은 제2 맵 데이터(P2L table)에 저장된 맵 정보 중 제1 자료 구조에 대응하는 맵 정보의 수를 확인할 수 있다(444). 이를 통해, 메모리 시스템은 제2 맵 데이터(P2L table)에 저장되는 맵 정보 중 제1 자료 구조에 대응하는 것이 제2 자료 구조에 대응하는 것보다 많은 지 혹은 적은지를 판단할 수 있다. 만약 제2 맵 데이터(P2L table)에 저장되는 맵 정보 중 제1 자료 구조에 대응하는 수가 많다면, 제2 맵 데이터(P2L table)는 제1 자료 구조를 계속 유지할 수 있다(446). 반면, 제2 맵 데이터(P2L table)에 저장되는 맵 정보 중 제1 자료 구조에 대응하는 수가 적다면, 제2 맵 데이터(P2L table)는 제2 자료 구조를 가질 수 있다(448). 이를 통해, 메모리 시스템은 제2 맵 데이터(P2L table)를 가득 채운 맵 정보를 제1 자료 구조 또는 제2 자료 구조로 저장하는 것이 더 적합한 지를 판단할 수 있고, 이후 수행되는 쓰기 동작에 대응하는 맵 정보를 저장하기 위한 제2 맵 데이터(P2L table)의 자료 구조를 결정할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치; 및
    외부에서 입력되는 복수의 데이터 입출력 요청에 대한 패턴을 결정하고, 상기 패턴에 대응하여 결정되는 자료 구조를 가지는 맵 데이터를 생성하며, 상기 맵 데이터에 포함된 맵 정보를 상기 메모리 장치에 프로그램하는 컨트롤러를 포함하고,
    상기 맵 정보를 프로그램하기 위한 동작 시점은 상기 자료 구조에 대응하여 결정되는,
    메모리 시스템.
  2. 제1항에 있어서,
    상기 패턴은 상기 복수의 데이터 입출력 요청이 순차적인 데이터 또는 랜덤 데이터 중 적어도 하나에 대한 것임을 가리키는,
    메모리 시스템.
  3. 제1항에 있어서,
    상기 맵 데이터는 물리 주소를 논리 주소에 연관시키는 제2 맵 정보(Physical to Logical, P2L)를 포함하는,
    메모리 시스템.
  4. 제1항에 있어서,
    상기 자료 구조는
    물리 주소와 논리 주소를 일대일 연결하는 제1구조;
    상기 물리 주소 혹은 상기 논리 주소의 시작 주소와 연속된 개수를 통해 연결하는 제2구조; 및
    상기 제1구조 및 상기 제2구조가 혼합된 제3구조
    중 적어도 하나로 결정되는,
    메모리 시스템.
  5. 제3항에 있어서,
    상기 메모리 장치는 논리 주소를 물리 주소에 연관시키는 제1 맵 데이터(Logical to Physical table, L2P table)를 저장하고,
    상기 컨트롤러는 상기 제1 맵 데이터(L2P table)를 메모리에 로딩한 후 상기 복수의 데이터 입출력 요청에 대응하여 주소 변환(Address translation)을 수행하며,
    상기 컨트롤러가 상기 제2 맵 정보를 포함하는 제2 맵 데이터(Physical to Logical table, P2L table)를 바탕으로 상기 메모리 장치에 저장된 상기 제1 맵 데이터(L2P table)를 갱신하는,
    메모리 시스템.
  6. 제1항에 있어서,
    상기 컨트롤러는
    메모리에 기 설정된 크기의 영역을 상기 맵 데이터를 저장하기 위해 할당하고,
    상기 영역이 상기 맵 정보로 가득차면 상기 맵 정보를 상기 메모리 장치에 프로그램하는,
    메모리 시스템.
  7. 제1항에 있어서,
    상기 컨트롤러는
    상기 패턴에 대응하여 상기 자료 구조를 변경하고,
    상기 자료 구조가 변경되면 변경 전 자료 구조의 맵 데이터에 포함된 맵 정보를 상기 메모리 장치에 프로그램하는,
    메모리 시스템.
  8. 제1항에 있어서,
    상기 컨트롤러는
    상기 맵 정보를 상기 메모리 장치에 프로그램한 후, 상기 복수의 데이터 입출력 요청에 대한 패턴을 결정하는,
    메모리 시스템.
  9. 외부에서 입력되는 복수의 데이터 입출력 요청에 대한 패턴을 결정하는 단계;
    상기 패턴에 대응하여 결정되는 자료 구조를 가지는 맵 데이터를 생성하는 단계; 및
    상기 맵 데이터에 포함된 맵 정보를 복수의 비휘발성 메모리 셀을 포함하는 메모리 장치에 프로그램하는 단계를 포함하고,
    상기 맵 정보를 프로그램하기 위한 동작 시점은 상기 자료 구조에 대응하여 결정되는,
    메모리 시스템의 동작 방법.
  10. 제9항에 있어서,
    상기 패턴은 상기 복수의 데이터 입출력 요청이 순차적인 데이터 또는 랜덤 데이터 중 적어도 하나에 대한 것임을 가리키는,
    메모리 시스템의 동작 방법.
  11. 제9항에 있어서,
    상기 맵 데이터는 물리 주소를 논리 주소에 연관시키는 제2 맵 데이터(Physical to Logical, P2L)를 포함하는,
    메모리 시스템의 동작 방법.
  12. 제9항에 있어서,
    상기 맵 데이터를 생성하는 단계는
    상기 자료 구조를 물리 주소와 논리 주소를 일대일 연결하는 제1구조, 상기 물리 주소 혹은 상기 논리 주소의 시작 주소와 연속된 개수를 통해 연결하는 제2구조 및 상기 제1구조 및 상기 제2구조가 혼합된 제3구조 중 적어도 하나로 결정하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 메모리 장치는 논리 주소를 물리 주소에 연관시키는 제1 맵 데이터(Logical to Physical table, L2P table)를 저장하는 단계;
    상기 컨트롤러는 상기 제1 맵 데이터(L2P table)를 휘발성 메모리에 로딩한 후 상기 복수의 데이터 입출력 요청에 대응하여 주소 변환(Address translation)을 수행하는 단계; 및
    상기 컨트롤러가 상기 제2 맵 정보를 포함하는 제2 맵 데이터(Physical to Logical table, P2L table)를 바탕으로 상기 메모리 장치에 저장된 상기 제1 맵 데이터(L2P table)를 갱신하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  14. 제9항에 있어서,
    휘발성 메모리에 기 설정된 크기의 영역을 상기 맵 데이터를 저장하기 위해 할당하는 단계; 및
    상기 영역이 상기 맵 정보로 가득차면 상기 맵 정보를 상기 메모리 장치에 프로그램하는 단계
    를 포함하는, 메모리 시스템의 동작 방법.
  15. 제9항에 있어서,
    상기 패턴에 대응하여 상기 자료 구조를 변경하는 단계; 및
    상기 자료 구조가 변경되면 변경 전 자료 구조의 맵 데이터에 포함된 맵 정보를 상기 메모리 장치에 프로그램하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  16. 제11항에 있어서,
    상기 맵 정보를 상기 메모리 장치에 프로그램한 후, 상기 복수의 데이터 입출력 요청에 대한 패턴을 결정하는 단계
    를 더 포함하는, 메모리 시스템의 동작 방법.
  17. 서로 다른 주소 체계를 가지는 복수의 장치를 연동시키기 위해, 상기 서로 다른 주소 체계를 연관시키기 위한 제1맵 정보 및 제2 맵 정보를 생성하는 제어 장치에 있어서,
    상기 복수의 장치 중 하나가 전달하는 복수의 주소에 대한 패턴을 결정하는 단계;
    상기 패턴에 대응하여 이후 수행될 쓰기 동작에 대응하는 제2 맵 정보를 저장하기 위한 제2 맵 데이터의 자료 구조를 선택하는 단계;
    상기 제2 맵 데이터에 저장된 지금까지 수행된 쓰기 동작에 대응하는 제2 맵 정보를 바탕으로 제1 맵 정보를 갱신하는 단계;
    선택된 자료 구조를 가지는 상기 제2 맵 데이터에 새로운 제2 맵 정보를 저장하는 단계
    를 수행하는, 제어 장치.
  18. 제17항에 있어서,
    상기 제1 맵 정보는 논리 주소를 물리 주소에 연관시키고, 상기 제2 맵 정보는 상기 물리 주소를 상기 논리 주소에 연관시키는,
    제어 장치.
  19. 제17항에 있어서,
    상기 자료 구조는
    물리 주소와 논리 주소를 일대일 연결하는 제1구조;
    상기 물리 주소 혹은 상기 논리 주소의 시작 주소와 연속된 개수를 통해 연결하는 제2구조
    중 적어도 하나로 선택되는,
    제어 장치.
  20. 제17항에 있어서,
    상기 제1 맵 정보는 상기 제2 맵 데이터에 상기 제2 맵 정보를 더 이상 저장할 수 없을 때 갱신되는,
    제어 장치.
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